JP2003249646A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、特にパワーＩＣに用いられる高耐圧ＭＯＳＦＥＴを
構成する半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device which constitutes a high breakdown voltage MOSFET used for a power IC.
【０００２】[0002]
【従来の技術】従来より、縦型ＭＯＳＦＥＴにおいて、
トレンチ内部にゲート電極を埋め込み、トレンチ側面に
チャネルを形成するようにした、いわゆるトレンチＭＯ
ＳＦＥＴが開発されている。このトレンチＭＯＳＦＥＴ
には、セルピッチを縮小するとともに、単位面積あたり
のオン抵抗を低減することができるという利点がある。
しかし、パワーＩＣに搭載される横型ＭＯＳＦＥＴにお
いては、トレンチＭＯＳＦＥＴに関していくつかの提案
や報告はなされているが、未だ実用化に至っていない。2. Description of the Related Art Conventionally, in a vertical MOSFET,
A so-called trench MO in which a gate electrode is embedded inside the trench to form a channel on the side surface of the trench
SFET is being developed. This trench MOSFET
Has the advantage that the cell pitch can be reduced and the on-resistance per unit area can be reduced.
However, regarding the lateral MOSFET mounted on the power IC, some proposals and reports have been made on the trench MOSFET, but the trench MOSFET has not yet been put to practical use.
【０００３】そのような提案の一つに、ソースとドレイ
ンとの間にトレンチを形成し、そのトレンチ内にゲート
を設けたトップ・ドレイン・トレンチ形ＲＥＳＵＲＦ
ＤＭＯＳトランジスタがある（例えば、特許文献１参
照。）。この提案と同様に、トレンチ内をゲートポリシ
リコンで埋めたトレンチゲート構造に関する報告もある
（例えば、非特許文献１参照。）。One of such proposals is a top-drain-trench type RESURF in which a trench is formed between a source and a drain, and a gate is provided in the trench.
There is a DMOS transistor (for example, refer to Patent Document 1). Similar to this proposal, there is also a report on a trench gate structure in which the trench is filled with gate polysilicon (for example, see Non-Patent Document 1).
【０００４】また、別の提案として、基板にドレインと
ソースとトレンチを形成し、ソースとトレンチとの間
の、チャネルを形成する空間上の表面にゲートを形成し
た横方向電力用トランジスタがある（例えば、特許文献
２参照。）。Another proposal is a lateral power transistor in which a drain, a source, and a trench are formed in a substrate, and a gate is formed on a surface on a space for forming a channel between the source and the trench ( For example, see Patent Document 2.).
【０００５】また、本発明者は、オフセットドレイン領
域内に表面からトレンチを形成し、そのトレンチ内を絶
縁物または半絶縁物を充填し、ゲート電極をトレンチの
上まで伸長した構造のトランジスタについて先に提案し
ている（例えば、特許文献３参照。）。Further, the present inventor has previously described a transistor having a structure in which a trench is formed in the offset drain region from the surface, the trench is filled with an insulating material or a semi-insulating material, and the gate electrode is extended to above the trench. (See, for example, Patent Document 3).
【特許文献１】特開平６−９７４５０号公報[Patent Document 1] JP-A-6-97450
【特許文献２】特開平７−７４３５２号公報[Patent Document 2] Japanese Patent Laid-Open No. 7-74352
【特許文献３】特開平８−９７４１１号公報[Patent Document 3] Japanese Unexamined Patent Publication No. 8-97411
【非特許文献１】ＩＳＰＳＤ’２０００（Ｐ．４７〜５
０）[Non-Patent Document 1] ISPSD'2000 (P.47-5
0)
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、特許文
献１に開示されたトランジスタでは、その製造にあたっ
て、トレンチ内面に生成した酸化膜に対して選択酸化を
おこない、厚さの不均一な酸化物層を生成した後、薄い
方の酸化物層を湿式エッチングしてゲート酸化膜を形成
し、その後にトレンチ内をゲートポリシリコンで埋める
必要があるため、製造プロセスが複雑であり、工数が大
幅に増大するという問題点がある。However, in the transistor disclosed in Patent Document 1, the oxide film formed on the inner surface of the trench is selectively oxidized in manufacturing the transistor to form an oxide layer having a nonuniform thickness. After generation, it is necessary to wet etch the thin oxide layer to form a gate oxide film, and then fill the trench with gate polysilicon, which complicates the manufacturing process and significantly increases the man-hour. There is a problem.
【０００７】また、非特許文献１において報告されたト
レンチゲート構造のトランジスタは、耐圧が２０Ｖ以下
と低く、そこで律速されるチャネル抵抗を低減すること
を目的としており、また同報告のＦｉｇ．１に示されて
いる平面図からも明らかなように、ソース電極およびド
レイン電極によるフィールドプレート効果がないため、
数百ボルトの耐圧クラスを有するトランジスタには不適
である。Further, the transistor of the trench gate structure reported in Non-Patent Document 1 has a low breakdown voltage of 20 V or less, and its purpose is to reduce the channel resistance controlled by the transistor. As is clear from the plan view shown in FIG. 1, since there is no field plate effect due to the source electrode and the drain electrode,
It is not suitable for a transistor having a breakdown voltage class of several hundred volts.
【０００８】また、特許文献２に開示されたトランジス
タでは、同文献の図２に示されている構造からも明らか
なように、ソース電極およびドレイン電極によるフィー
ルドプレート効果がないため、耐圧が２００Ｖ以上のト
ランジスタには不適である。Further, in the transistor disclosed in Patent Document 2, as is clear from the structure shown in FIG. 2 of the document, there is no field plate effect due to the source electrode and the drain electrode, so that the breakdown voltage is 200 V or more. Is not suitable for the transistor.
【０００９】また、特許文献３に開示されたトランジス
タでは、トレンチ上へのゲート電極の張り出しによるフ
ィールドプレート効果については期待されるが、同文献
の図１に示されている構造からも明らかなように、ソー
ス電極およびドレイン電極によるフィールドプレート効
果がないため、耐圧が２００Ｖ以上のトランジスタには
不適である。Further, in the transistor disclosed in Patent Document 3, the field plate effect due to the extension of the gate electrode on the trench is expected, but it is clear from the structure shown in FIG. 1 of the document. In addition, since there is no field plate effect due to the source electrode and the drain electrode, it is not suitable for a transistor having a breakdown voltage of 200 V or more.
【００１０】本発明は、上記問題点に鑑みてなされたも
のであって、ソース端部またはドレイン端部への電界集
中の緩和により端部耐圧を改善し、それによって数百Ｖ
以上の耐圧を有し、かつ工数を大幅に増大させることな
く製造可能な構造の横型高耐圧トレンチＭＯＳＦＥＴを
構成する半導体装置を提供することを目的とする。The present invention has been made in view of the above problems, and improves the end breakdown voltage by alleviating the electric field concentration at the source end or the drain end, whereby a few hundreds of V
It is an object of the present invention to provide a semiconductor device that constitutes a lateral high breakdown voltage trench MOSFET having the above breakdown voltage and capable of being manufactured without significantly increasing the number of steps.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、第１導電型の半導体
基板の表面部分に当該表面から形成された細長のトレン
チと、トレンチから離れて半導体基板の表面部分に形成
された細長の第２導電型ソース領域と、半導体基板の、
ソース領域から離れた表面およびトレンチの側壁および
底部表面に沿って形成された第２導電型のオフセットド
レイン領域と、トレンチ内に充填された酸化物と、半導
体基板の、トレンチを挟んでソース領域と反対側の表面
部分に形成された細長の第２導電型ドレイン領域と、半
導体基板の、ソース領域とオフセットドレイン領域との
間の表面上に形成されたゲート絶縁膜と、ゲート絶縁膜
上に形成されたゲート電極と、ドレイン領域に電気的に
接続するソース電極と、ドレイン領域に電気的に接続す
るドレイン電極と、を具備した構成の数百Ｖクラスの横
型高耐圧トレンチＭＯＳＦＥＴの平面レイアウトに関し
て、ドレイン領域の長手方向をｙ方向とし、このｙ方向
に直交する方向をｘ方向とした場合、ドレイン領域のｙ
方向の端部よりもｙ方向に延長され、かつ同ドレイン領
域のｙ方向の端部を前記オフセットドレイン領域で囲
み、ドレイン領域とトレンチ間の前記オフセットドレイ
ン領域の長さを、ｙ方向の長さがｘ方向の長さよりも長
くする。また、ソース領域を、半導体基板の表面部分に
形成された第１導電型ベース領域内に形成し、平面レイ
アウトに関して、オフセットドレインを前記ベース領域
により囲む構成とする。In order to achieve the above-mentioned object, a semiconductor device according to the present invention has an elongated trench formed in the surface portion of a semiconductor substrate of the first conductivity type and separated from the trench. An elongated second conductivity type source region formed on a surface portion of the semiconductor substrate, and the semiconductor substrate,
A second conductivity type offset drain region formed along a surface remote from the source region and along a sidewall and a bottom surface of the trench; an oxide filling the trench; and a source region of the semiconductor substrate across the trench. An elongated second conductivity type drain region formed on the opposite surface portion, a gate insulating film formed on the surface of the semiconductor substrate between the source region and the offset drain region, and formed on the gate insulating film With respect to a planar layout of a lateral high breakdown voltage trench MOSFET of several hundreds V class having a configuration including a gate electrode that is electrically connected to the drain region, a source electrode that is electrically connected to the drain region, and a drain electrode that is electrically connected to the drain region, When the longitudinal direction of the drain region is the y direction and the direction orthogonal to this y direction is the x direction, the y of the drain region is
The end of the drain region in the y direction is surrounded by the offset drain region, and the length of the offset drain region between the drain region and the trench is the y direction. Is longer than the length in the x direction. Further, the source region is formed in the first conductivity type base region formed in the surface portion of the semiconductor substrate, and the offset drain is surrounded by the base region in the plan layout.
【００１２】あるいは、第１導電型の半導体基板の表面
部分に当該表面から形成された環状のトレンチと、トレ
ンチから離れてその周囲を取り囲むように前記半導体基
板の表面部分に形成された細長の第２導電型ソース領域
と、ソース領域から離れた表面およびトレンチの側壁お
よび底部表面に沿って形成された第２導電型のオフセッ
トドレイン領域と、トレンチ内に充填された酸化物と、
半導体基板の、トレンチを挟んでソース領域と反対側の
トレンチに囲まれた表面部分に形成された細長の第２導
電型ドレイン領域と、半導体基板の、ソース領域とオフ
セットドレイン領域との間の表面上に形成されたゲート
絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、
ドレイン領域に電気的に接続するソース電極と、ドレイ
ン領域に電気的に接続するドレイン電極と、を具備した
構成の数百Ｖクラスの横型高耐圧トレンチＭＯＳＦＥＴ
の平面レイアウトに関して、ドレイン領域の長手方向を
ｙ方向とし、このｙ方向に直交する方向をｘ方向とした
場合、トレンチの幅を、ｙ方向の幅がｘ方向の幅より広
くし、上記ソース領域を、半導体基板の表面部分に形成
された第１導電型ベース領域内に形成する。Alternatively, an annular trench formed in the surface portion of the first conductivity type semiconductor substrate and an elongated first trench formed in the surface portion of the semiconductor substrate so as to surround the periphery of the trench apart from the trench. A second conductivity type source region, a second conductivity type offset drain region formed along a surface remote from the source region and along a sidewall and a bottom surface of the trench, and an oxide filling the trench.
A surface between the source region and the offset drain region of the semiconductor substrate, and an elongated second conductivity type drain region formed in a surface portion of the semiconductor substrate surrounded by the trench opposite to the source region with the trench in between. A gate insulating film formed on the gate insulating film, a gate electrode formed on the gate insulating film,
A lateral high breakdown voltage trench MOSFET of a few hundreds V class having a configuration including a source electrode electrically connected to the drain region and a drain electrode electrically connected to the drain region.
In the planar layout of (1), when the longitudinal direction of the drain region is the y direction and the direction orthogonal to this y direction is the x direction, the width of the trench is made wider in the y direction than in the x direction. Are formed in the first conductivity type base region formed on the surface portion of the semiconductor substrate.
【００１３】また、上記平面レイアウトに関して、ドレ
イン領域の長手方向をｙ方向とし、このｙ方向に直交す
る方向をｘ方向した場合、ｙ方向のドレイン領域とトレ
ンチとの間にオフセットドレイン領域を形成する。ま
た、オフセットドレイン領域のドレイン領域からゲート
までの長さを、ｙ方向の方がｘ方向より長くする。ま
た、上記ソース領域を、半導体基板の表面部分に形成さ
れた第１導電型ベース領域内に形成する。この発明によ
れば、ｙ方向のオフセットドレイン長が十分に確保され
ているため、ドレイン領域のｙ方向の端部への電界集中
が緩和される。Further, regarding the above-mentioned plane layout, when the longitudinal direction of the drain region is the y direction and the direction orthogonal to this y direction is the x direction, an offset drain region is formed between the drain region and the trench in the y direction. . Further, the length of the offset drain region from the drain region to the gate is made longer in the y direction than in the x direction. Further, the source region is formed in the first conductivity type base region formed in the surface portion of the semiconductor substrate. According to the present invention, since the offset drain length in the y direction is sufficiently secured, the electric field concentration on the end portion of the drain region in the y direction is relaxed.
【００１４】また、上記目的を達成するため、本発明に
かかる半導体装置は、数百Ｖクラスの横型高耐圧トレン
チＭＯＳＦＥＴの平面レイアウトに関して、ソース領域
のｙ方向の端部、ベース領域のｙ方向の端部およびゲー
ト電極のｙ方向の端部よりもｙ方向に延長し、かつ、ベ
ース領域およびゲート電極のｙ方向の端部を前記オフセ
ットドレイン領域により囲む構成とする。この発明によ
れば、ソース領域のｙ方向の端部における電界が緩和さ
れるとともに、ドレイン電極の、ボンディングワイヤが
圧着される部位の下側の電位がドレイン電位付近に保持
されるので、層間絶縁模にかかる電界が緩和される。Further, in order to achieve the above object, the semiconductor device according to the present invention has a lateral layout of a high withstand voltage trench MOSFET of several hundreds V class, in which the end of the source region in the y direction and the base region in the y direction are arranged. The offset drain region is formed so as to extend in the y direction more than the y direction end of the end portion and the gate electrode, and surround the base region and the end portion of the gate electrode in the y direction by the offset drain region. According to the present invention, the electric field at the end portion of the source region in the y direction is relaxed, and the potential below the portion of the drain electrode where the bonding wire is crimped is maintained near the drain potential. The simulated electric field is relaxed.
【００１５】[0015]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。なお、各図にお
いては付記した寸法を厳密に反映しているわけではな
い。以下の各実施の形態においては、Ｐ型を第１導電型
とし、Ｎ型を第２導電型として説明するが、本発明はそ
の逆でも成り立つのは勿論である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. In addition, in each figure, the additional dimensions are not strictly reflected. In each of the following embodiments, the P-type is described as the first conductivity type and the N-type is described as the second conductivity type, but it goes without saying that the present invention can be applied in the opposite way.
【００１６】実施の形態１．図１は、本発明の実施の形
態１にかかる半導体装置を示す平面レイアウト図であ
る。図２は、図１のＸ−Ｘ’における縦断面図である。
ただし、図１には４個の横型高耐圧トレンチＭＯＳＦＥ
Ｔが示されている。また、図１ではゲート電極よりも上
側のソース電極、ドレイン電極、層間酸化膜およびパッ
シベーション膜などは省略されている。まず、図２に示
す断面構造について説明する。Embodiment 1. FIG. 1 is a plan layout diagram showing a semiconductor device according to a first exemplary embodiment of the present invention. FIG. 2 is a vertical sectional view taken along line XX ′ of FIG.
However, in FIG. 1, four lateral high-voltage trench MOSFEs are used.
T is shown. Further, in FIG. 1, a source electrode, a drain electrode, an interlayer oxide film, a passivation film and the like above the gate electrode are omitted. First, the cross-sectional structure shown in FIG. 2 will be described.
【００１７】この半導体装置は、Ｐ型の半導体基板１、
トレンチ２、Ｎ-オフセットドレイン領域３、トレンチ
２内を埋めるＳｉＯ2などの酸化物４、Ｐベース領域
５、Ｎ+ソース領域６、Ｎ+ドレイン領域７、ゲート酸化
膜８、ポリシリコンゲート電極９、層間酸化膜１０、ソ
ース電極１１、ドレイン電極１２、および図示しないパ
ッシベーション膜を備えており、横型トレンチＭＯＳＦ
ＥＴを構成する。This semiconductor device comprises a P-type semiconductor substrate 1,
Trench 2, N − offset drain region 3, oxide 4 such as SiO 2 filling the trench 2, P base region 5, N + source region 6, N + drain region 7, gate oxide film 8, polysilicon gate electrode 9, The lateral trench MOSF includes an interlayer oxide film 10, a source electrode 11, a drain electrode 12, and a passivation film (not shown).
Make up ET.
【００１８】トレンチ２は、半導体基板１の表面部分に
おいて、その表面から形成されており、酸化物４で充填
されている。Ｎ-オフセットドレイン領域３はトレンチ
２の側面および底面を囲むように形成されている。Ｐベ
ース領域５は、Ｎ-オフセットドレイン領域３の、トレ
ンチ２に対してソース側の表面部分において、Ｎ-オフ
セットドレイン領域３に接して形成されている。Ｎ+ソ
ース領域６は、Ｐベース領域５の表面部分において、Ｎ
-オフセットドレイン領域３から離れて形成されてい
る。Ｎ+ドレイン領域７は、Ｎ-オフセットドレイン領域
３の、トレンチ２に対してドレイン側（ソース側の反対
側）の表面部分に形成されている。The trench 2 is formed in the surface portion of the semiconductor substrate 1 from the surface thereof, and is filled with the oxide 4. The N − offset drain region 3 is formed so as to surround the side surface and the bottom surface of the trench 2. The P base region 5 is formed in contact with the N − offset drain region 3 in the surface portion of the N − offset drain region 3 on the source side with respect to the trench 2. The N + source region 6 is formed on the surface of the P base region 5 by N
- are formed apart from the offset drain region 3. The N + drain region 7 is formed in the surface portion of the N − offset drain region 3 on the drain side (the side opposite to the source side) with respect to the trench 2.
【００１９】ゲート酸化膜８はＮ+ソース領域６と、Ｎ-
オフセットドレイン領域３のソース側部分との間の表面
上に形成されている。ポリシリコンゲート電極９はゲー
ト酸化膜８上に形成されており、さらにトレンチ２の上
まで伸長されている。層間酸化膜１０はポリシリコンゲ
ート電極９およびトレンチ２の上部を覆っている。ソー
ス電極１１はＰベース領域５およびＮ+ソース領域６に
電気的に接続しており、層間酸化膜１０の表面に沿って
トレンチ２の上まで伸長されている。The gate oxide film 8 includes an N + source region 6 and an N − source region 6.
It is formed on the surface between the offset drain region 3 and the source side portion. The polysilicon gate electrode 9 is formed on the gate oxide film 8 and further extends to above the trench 2. The interlayer oxide film 10 covers the polysilicon gate electrode 9 and the upper portion of the trench 2. Source electrode 11 is electrically connected to P base region 5 and N + source region 6 and extends along the surface of interlayer oxide film 10 to above trench 2.
【００２０】ドレイン電極１２はＮ+ドレイン領域７に
電気的に接続しており、層間酸化膜１０の表面に沿って
トレンチ２の上まで伸長されている。ソース電極１１と
ドレイン電極１２とは当然のことながら離れており、絶
縁されている。ここで、Ｎ-オフセットドレイン領域３
において、トレンチ側面に沿う部分、トレンチ底面に沿
う部分、および基板表面に沿う部分は同一の拡散工程で
形成されていてもよいし、別の拡散工程で形成されてい
てもよい。Drain electrode 12 is electrically connected to N + drain region 7 and extends along the surface of interlayer oxide film 10 to above trench 2. The source electrode 11 and the drain electrode 12 are naturally separated from each other and insulated. Where N - offset drain region 3
In the above, the portion along the side surface of the trench, the portion along the bottom surface of the trench, and the portion along the surface of the substrate may be formed in the same diffusion step or may be formed in another diffusion step.
【００２１】ここで、一例として、半導体基板１の比抵
抗を１００Ωｃｍ程度とし、トレンチ２の幅および深さ
をともに２０μｍとし、トレンチ２の側面と基板表面と
がなす角を９０°とする。また、Ｎ-オフセットドレイ
ン領域３の表面濃度を５×１０15〜５×１０16ｃｍ-3と
し、Ｎ-オフセットドレイン領域３の深さを３〜８μｍ
程度とする。また、ポリシリコンゲート電極９、ソース
電極１１およびドレイン電極１２の、トレンチ２上への
張り出し量をそれぞれ５μｍ、１０μｍおよび５μｍと
する。このように構成されたゲート電極９、ソース電極
１１およびドレイン電極１２はいずれもフィールドプレ
ートとしての機能を有する。Here, as an example, the specific resistance of the semiconductor substrate 1 is about 100 Ωcm, the width and depth of the trench 2 are both 20 μm, and the angle between the side surface of the trench 2 and the substrate surface is 90 °. The surface concentration of the N − offset drain region 3 is 5 × 10 15 to 5 × 10 16 cm −3, and the depth of the N − offset drain region 3 is 3 to 8 μm.
The degree. Further, the protrusion amounts of the polysilicon gate electrode 9, the source electrode 11 and the drain electrode 12 above the trench 2 are 5 μm, 10 μm and 5 μm, respectively. Each of the gate electrode 9, the source electrode 11, and the drain electrode 12 thus configured has a function as a field plate.
【００２２】つぎに、図１に示す平面レイアウト構造に
ついて説明する。説明の便宜上、図１においてＸ−Ｘ’
に沿う方向（図面の横方向）をｘ方向とし、それに直交
する方向（図面の縦方向）をｙ方向とする。図１に示す
ように、平面レイアウトとしては、Ｎ+ソース領域６お
よびＮ+ドレイン領域７はいずれもｙ方向に細長い矩形
状をなし、ｘ方向にストライプ状に並べられる。トレン
チ２もｙ方向に細長い矩形状をなし、ｘ方向にストライ
プ状に並べられる。そして、Ｎ+ドレイン領域７のｙ方
向の両端、すなわち短辺となる両端は、トレンチ２のｙ
方向の両端よりもそれぞれたとえば７０μｍ内側に位置
する。Ｎ+ドレイン領域７のｙ方向の両外側の基板表面
はＮ-オフセットドレイン領域３である。Next, the plane layout structure shown in FIG. 1 will be described. For convenience of explanation, XX ′ in FIG.
The direction (horizontal direction in the drawing) along the direction is defined as the x direction, and the direction orthogonal thereto (longitudinal direction in the drawing) is defined as the y direction. As shown in FIG. 1, as a planar layout, both the N + source region 6 and the N + drain region 7 have a rectangular shape elongated in the y direction and are arranged in a stripe shape in the x direction. The trenches 2 also have a long and narrow rectangular shape in the y direction and are arranged in a stripe shape in the x direction. Then, both ends of the N + drain region 7 in the y direction, that is, both ends which are short sides, are formed in the y direction of the trench 2.
They are located, for example, 70 μm inward from both ends in the direction. The substrate surface on both sides of the N + drain region 7 in the y direction is the N − offset drain region 3.
【００２３】図１において、左端の横型トレンチＭＯＳ
ＦＥＴのＸ−Ｘ’における縦断面構造は上述したとおり
であるが、左から３番目の横型トレンチＭＯＳＦＥＴの
対応する箇所における縦断面構造も同じである。また、
左から２番目および４番目の横型トレンチＭＯＳＦＥＴ
の対応する箇所における縦断面構造は左端の横型トレン
チＭＯＳＦＥＴの縦断面構造の鏡映像となる。In FIG. 1, the leftmost lateral trench MOS is shown.
The vertical cross-section structure of the FET along the line XX 'is as described above, but the vertical cross-section structure at the corresponding portion of the third lateral trench MOSFET from the left is also the same. Also,
Second and fourth lateral trench MOSFETs from the left
The vertical cross-section structure at the corresponding position is a mirror image of the vertical cross-section structure of the leftmost lateral trench MOSFET.
【００２４】上述したような構造であるため、空乏層は
Ｐベース領域５とＮ-オフセットドレイン領域３との接
合箇所からトレンチ２の側面および底面に沿って伸び
る。その際、ｘ方向のオフセットドレイン長は６０μｍ
（２０μｍ＋２０μｍ＋２０μｍ）である。ｙ方向につ
いては、上述したようにＮ+ドレイン領域７がトレンチ
２よりもたとえば７０μｍ後退していることにより、オ
フセットドレイン長は７０μｍとなり、十分に長さが確
保されている。そのためＮ+ドレイン領域７のｙ方向の
端部への電界集中が緩和される。これにより、この半導
体装置の耐圧は７００Ｖ程度となる。Due to the structure as described above, the depletion layer extends from the junction between the P base region 5 and the N − offset drain region 3 along the side surface and the bottom surface of the trench 2. At that time, the offset drain length in the x direction is 60 μm.
(20 μm + 20 μm + 20 μm). In the y direction, as described above, the N + drain region 7 is recessed from the trench 2 by, for example, 70 μm, so that the offset drain length is 70 μm, and a sufficient length is secured. Therefore, the electric field concentration on the end of the N + drain region 7 in the y direction is relaxed. As a result, the breakdown voltage of this semiconductor device becomes about 700V.
【００２５】つぎに、図１および図２に示す構成の半導
体装置の製造方法について簡単に説明する。まず、比抵
抗が１００ΩｃｍのＰ型半導体基板１の表面部分に、フ
ォトエッチング技術により、幅２０μｍで深さ２０μｍ
のトレンチ２を形成し、Ｎ型のドープドポリシリコンを
堆積させた後、熱処理をしてドープドポリシリコン中の
Ｎ型の不純物をトレンチ２の内面から拡散させ、トレン
チ２の側面および底面に均等に表面濃度が５×１０15〜
５×１０16ｃｍ-3で、拡散深さ（ｘｊ）が３〜８μｍ程
度のＮ-オフセットドレイン領域３を形成する。つづい
て、ポリシリコンをエッチング除去し、トレンチ２に酸
化物４となる酸化膜を堆積する。Next, a method of manufacturing the semiconductor device having the structure shown in FIGS. 1 and 2 will be briefly described. First, on the surface portion of the P-type semiconductor substrate 1 having a specific resistance of 100 Ωcm, a width of 20 μm and a depth of 20 μm are formed by a photoetching technique.
Trench 2 is formed, N-type doped polysilicon is deposited, and then heat treatment is performed to diffuse N-type impurities in the doped polysilicon from the inner surface of the trench 2 to the side surface and the bottom surface of the trench 2. The surface density is evenly 5 × 10 15 〜
An N − offset drain region 3 having a diffusion depth (xj) of about 5 to 10 16 cm −3 and about 3 to 8 μm is formed. Subsequently, the polysilicon is removed by etching, and an oxide film to be the oxide 4 is deposited in the trench 2.
【００２６】その後、ゲート酸化膜８を形成し、その上
にポリシリコンを堆積しフォトエッチング技術によりポ
リシリコンゲート電極９を形成する。このポリシリコン
ゲート電極９のドレイン側の端はトレンチ２上に５μｍ
張り出して形成される。つづいて、基板表面部分にＰベ
ース領域５とＮ+ソース領域６を形成する。Ｎ+ソース領
域６と同時、または別々にトレンチ２の反対側のＮ-オ
フセットドレイン領域３の表面部分にＮ+ドレイン領域
７を、上述したようにｙ方向に関してトレンチ２よりも
たとえば７０μｍ後退するように形成する。層間酸化膜
１０を堆積した後、ソース電極１１をトレンチ２上に１
０μｍ張り出して形成し、またドレイン電極１２をトレ
ンチ２上に５μｍ張り出して形成する。最後に、図示し
ないパッシベーション膜で表面を覆う。従来の横型ＤＭ
ＯＳＦＥＴの製造工程に、トレンチ２の形成工程および
トレンチ２を埋める酸化物４の充填工程が増えるだけ
で、特に困難な工程はない。After that, a gate oxide film 8 is formed, polysilicon is deposited thereon, and a polysilicon gate electrode 9 is formed by a photoetching technique. The drain side end of the polysilicon gate electrode 9 is 5 μm above the trench 2.
It is formed by overhanging. Subsequently, the P base region 5 and the N + source region 6 are formed on the substrate surface portion. At the same time as or separately from the N + source region 6, the N + drain region 7 is set back in the surface portion of the N − offset drain region 3 on the opposite side of the trench 2 from the trench 2 in the y direction by, for example, 70 μm as described above. To form. After depositing the interlayer oxide film 10, the source electrode 11 is formed on the trench 2 by 1
The drain electrode 12 is formed by projecting 0 μm, and the drain electrode 12 is formed by projecting 5 μm on the trench 2. Finally, the surface is covered with a passivation film (not shown). Conventional horizontal DM
In the manufacturing process of the OSFET, only the steps of forming the trench 2 and the step of filling the trench 2 with the oxide 4 are increased, and there are no particularly difficult steps.
【００２７】上述した実施の形態１によれば、Ｎ+ドレ
イン領域７のｙ方向の端部がトレンチ２のｙ方向の端部
よりも素子中央寄りに位置し、Ｎ+ドレイン領域７のｙ
方向の端部の外側に十分な長さのＮ-オフセットドレイ
ン領域３が存在するので、Ｎ+ドレイン領域７のｙ方向
の端部への電界集中が緩和される。Ｙ方向のオフセット
ドレイン長を長くすることで、ソースとドレインを含む
活性領域の構造で決定される（Ｘ方向のオフセットドレ
イン長で決定される）素子の耐圧がＮ+ドレイン領域７
のＹ方向に沿う端部における耐圧に支配されないように
することができるので、全体の素子耐圧が向上し、工数
を大幅に増大させることなく、たとえば７００Ｖの高耐
圧を有する横型トレンチＭＯＳＦＥＴを得ることができ
る。また、実施の形態１によれば、耐圧がソースとドレ
インを含む活性領域の構造により決定されるため、アバ
ランシェ耐量を向上させることができる。According to the first embodiment described above, the end of the N + drain region 7 in the y direction is located closer to the center of the element than the end of the trench 2 in the y direction, and the y of the N + drain region 7 is located.
Since the N − offset drain region 3 having a sufficient length exists outside the end in the direction, the electric field concentration on the end in the y direction of the N + drain region 7 is relaxed. By increasing the offset drain length in the Y direction, the breakdown voltage of the element determined by the structure of the active region including the source and drain (determined by the offset drain length in the X direction) is N + drain region 7
Therefore, it is possible to obtain a lateral trench MOSFET having a high breakdown voltage of, for example, 700 V without increasing the breakdown voltage of the entire device because the breakdown voltage at the end along the Y direction can be prevented. You can Further, according to the first embodiment, the breakdown voltage is determined by the structure of the active region including the source and the drain, so that the avalanche withstand capability can be improved.
【００２８】実施の形態２．図３は、本発明の実施の形
態２にかかる半導体装置を示す平面レイアウト図であ
る。図３には４個の横型高耐圧トレンチＭＯＳＦＥＴ
が、ゲート電極よりも上側のソース電極、ドレイン電
極、層間酸化膜およびパッシベーション膜などを省略し
て示されている。説明の便宜上、図３においても図１と
同様にｘ方向およびｙ方向をきめる。Embodiment 2. FIG. 3 is a plan layout diagram showing a semiconductor device according to the second exemplary embodiment of the present invention. FIG. 3 shows four lateral high voltage trench MOSFETs.
However, the source electrode, the drain electrode, the interlayer oxide film, the passivation film and the like above the gate electrode are omitted. For convenience of explanation, the x direction and the y direction are determined in FIG. 3 as in FIG.
【００２９】図３に示すように、実施の形態２の平面レ
イアウトでは、Ｎ+ドレイン領域１０７はトレンチ１０
２により囲まれている。つまり、一つのＮ+ドレイン領
域１０７を共通とする一対の横型トレンチＭＯＳＦＥＴ
において、両方のＭＯＳＦＥＴのトレンチ１０２は連続
しており、その中央に島状にＮ+ドレイン領域１０７が
設けられている。ここで、ｘ方向のトレンチ幅はたとえ
ば２０μｍであり、ｙ方向のトレンチ幅はそれよりも若
干広く、たとえば３０μｍである。また、トレンチ１０
２と同様に、ポリシリコンゲート電極１０９およびＮ+
ソース領域１０６も、一つのＮ+ドレイン領域１０７を
共通とする一対の横型トレンチＭＯＳＦＥＴにおいてそ
れぞれ連続している。As shown in FIG. 3, in the planar layout of the second embodiment, the N + drain region 107 is formed in the trench 10.
Surrounded by two. That is, a pair of lateral trench MOSFETs sharing one N + drain region 107 in common.
In, the trenches 102 of both MOSFETs are continuous, and an N + drain region 107 is provided in an island shape in the center thereof. Here, the trench width in the x direction is, for example, 20 μm, and the trench width in the y direction is slightly wider than that, for example, 30 μm. Also, the trench 10
2 as well as the polysilicon gate electrode 109 and N +
The source region 106 is also continuous in each of the pair of lateral trench MOSFETs having one N + drain region 107 in common.
【００３０】図３において、左端および左から３番目の
横型トレンチＭＯＳＦＥＴの縦断面構造は同じであり、
左から２番目および４番目の横型トレンチＭＯＳＦＥＴ
の縦断面構造は左端の横型トレンチＭＯＳＦＥＴの鏡映
像となる。In FIG. 3, the left end and the third lateral trench MOSFET from the left have the same vertical sectional structure,
Second and fourth lateral trench MOSFETs from the left
The vertical cross-section structure is a mirror image of the leftmost lateral trench MOSFET.
【００３１】上述したような構造であるため、図３には
現われていないが、オフセットドレイン長がｘ方向の６
０μｍ（２０μｍ＋２０μｍ＋２０μｍ）よりもｙ方向
の７０μｍ（２０μｍ＋３０μｍ＋２０μｍ）の方が長
くなり、Ｎ+ドレイン領域１０７のｙ方向の端部への電
界集中が緩和される。これにより、この半導体装置の耐
圧は７００Ｖ程度となる。Although it does not appear in FIG. 3 because of the structure described above, the offset drain length is 6 in the x direction.
70 μm (20 μm + 30 μm + 20 μm) in the y direction becomes longer than 0 μm (20 μm + 20 μm + 20 μm), and the electric field concentration on the end of the N + drain region 107 in the y direction is relaxed. As a result, the breakdown voltage of this semiconductor device becomes about 700V.
【００３２】なお、図３のＸ−Ｘ’における縦断面構造
は図２と同様であるため、実施の形態１の図２に関連す
る説明においてトレンチ２、Ｐベース領域５、Ｎ+ソー
ス領域６、Ｎ+ドレイン領域７およびポリシリコンゲー
ト電極９をそれぞれトレンチ１０２、Ｐベース領域１０
５、Ｎ+ソース領域１０６、Ｎ+ドレイン領域１０７およ
びポリシリコンゲート電極１０９と読み替えることとし
て、説明を省略する。また、図３に示す構成の半導体装
置は、実施の形態１で説明した製造方法においてマスク
パターンを適宜変更することにより得られるので、ここ
では製造方法の説明を省略する。Since the vertical cross sectional structure taken along line XX 'of FIG. 3 is similar to that of FIG. 2, the trench 2, the P base region 5, and the N + source region 6 will be described in the description relating to FIG. 2 of the first embodiment. , N + drain region 7 and polysilicon gate electrode 9 are formed in trench 102 and P base region 10, respectively.
5, the N + source region 106, the N + drain region 107, and the polysilicon gate electrode 109 will be read instead, and the description thereof will be omitted. Further, the semiconductor device having the configuration shown in FIG. 3 can be obtained by appropriately changing the mask pattern in the manufacturing method described in the first embodiment, and therefore the description of the manufacturing method is omitted here.
【００３３】上述した実施の形態２によれば、Ｎ+ドレ
イン領域１０７のｙ方向の端部への電界集中が緩和され
るため、実施の形態１と同様に、工数を大幅に増大させ
ることなく、たとえば７００Ｖの高耐圧を有する横型ト
レンチＭＯＳＦＥＴを得ることができる。また、アバラ
ンシェ耐量を向上させることができる。According to the second embodiment described above, the electric field concentration on the end portion of N + drain region 107 in the y direction is relaxed, so that the man-hours are not significantly increased as in the first embodiment. Therefore, a lateral trench MOSFET having a high breakdown voltage of, for example, 700 V can be obtained. Further, the avalanche resistance can be improved.
【００３４】実施の形態３．図４は、本発明の実施の形
態３にかかる半導体装置を示す平面レイアウト図であ
る。図４には４個の横型高耐圧トレンチＭＯＳＦＥＴ
が、ゲート電極よりも上側のソース電極、ドレイン電
極、層間酸化膜およびパッシベーション膜などを省略し
て示されている。説明の便宜上、図４においても図１と
同様にｘ方向およびｙ方向をきめる。Embodiment 3. FIG. 4 is a plan layout view showing a semiconductor device according to the third exemplary embodiment of the present invention. FIG. 4 shows four lateral high breakdown voltage trench MOSFETs.
However, the source electrode, the drain electrode, the interlayer oxide film, the passivation film and the like above the gate electrode are omitted. For convenience of explanation, the x direction and the y direction are determined in FIG. 4 as in FIG.
【００３５】図４に示すように、実施の形態３の平面レ
イアウトは、実施の形態２のレイアウトにおいて、ｙ方
向のトレンチ幅をたとえば２０μｍ以上とし、さらにＮ
+ドレイン領域１０７のｙ方向の両外側においてトレン
チ１０２との間の基板表面に、ｙ方向の長さがたとえば
１０μｍのＮ-オフセットドレイン領域２０３を形成し
たものである。ｘ方向のトレンチ幅は実施の形態２と同
様にたとえば２０μｍである。As shown in FIG. 4, the planar layout of the third embodiment is different from the layout of the second embodiment in that the trench width in the y direction is, for example, 20 μm or more, and N
The N − offset drain region 203 having a length in the y direction of, for example, 10 μm is formed on the substrate surface between the trenches 102 on both sides of the + drain region 107 in the y direction. The trench width in the x direction is, for example, 20 μm as in the second embodiment.
【００３６】図４において、左端および左から３番目の
横型トレンチＭＯＳＦＥＴの縦断面構造は同じであり、
左から２番目および４番目の横型トレンチＭＯＳＦＥＴ
の縦断面構造は左端の横型トレンチＭＯＳＦＥＴの鏡映
像となる。In FIG. 4, the left end and the third lateral trench MOSFET from the left have the same vertical sectional structure,
Second and fourth lateral trench MOSFETs from the left
The vertical cross-section structure is a mirror image of the leftmost lateral trench MOSFET.
【００３７】上述したような構造であるため、図４には
その一部しか現われていないが、たとえばｘ方向のオフ
セットドレイン長が６０μｍ（２０μｍ＋２０μｍ＋２
０μｍ）であるのに対して、ｙ方向のオフセットドレイ
ン長がそれよりも長い７０μｍ（１０μｍ＋２０μｍ＋
２０μｍ＋２０μｍ）となり、Ｎ+ドレイン領域１０７
のｙ方向の端部への電界集中が緩和される。これによ
り、この半導体装置の耐圧は７００Ｖ程度となる。Since the structure is as described above, only a part thereof is shown in FIG. 4, but for example, the offset drain length in the x direction is 60 μm (20 μm + 20 μm + 2).
0 μm), while the offset drain length in the y direction is longer than 70 μm (10 μm + 20 μm +)
20 μm + 20 μm), and the N + drain region 107
The electric field concentration on the y-direction end portion is relaxed. As a result, the breakdown voltage of this semiconductor device becomes about 700V.
【００３８】なお、図４のＸ−Ｘ’における縦断面構造
は図２と同様であるため、実施の形態１の図２に関連す
る説明においてトレンチ２、Ｐベース領域５、Ｎ+ソー
ス領域６、Ｎ+ドレイン領域７およびポリシリコンゲー
ト電極９をそれぞれトレンチ１０２、Ｐベース領域１０
５、Ｎ+ソース領域１０６、Ｎ+ドレイン領域１０７およ
びポリシリコンゲート電極１０９と読み替えることとし
て、説明を省略する。また、図４に示す構成の半導体装
置の製造方法については、実施の形態２と同じ理由によ
り省略する。Since the vertical sectional structure taken along line XX 'in FIG. 4 is the same as that in FIG. 2, the trench 2, the P base region 5, and the N + source region 6 will be described in the description relating to FIG. 2 of the first embodiment. , N + drain region 7 and polysilicon gate electrode 9 are formed in trench 102 and P base region 10, respectively.
5, the N + source region 106, the N + drain region 107, and the polysilicon gate electrode 109 will be read instead, and the description thereof will be omitted. The manufacturing method of the semiconductor device having the configuration shown in FIG. 4 will be omitted for the same reason as in the second embodiment.
【００３９】上述した実施の形態３によれば、Ｎ+ドレ
イン領域１０７のｙ方向の端部への電界集中が緩和され
るため、実施の形態１または２と同様に、工数を大幅に
増大させることなく、たとえば７００Ｖの高耐圧を有す
る横型トレンチＭＯＳＦＥＴを得ることができる。ま
た、アバランシェ耐量を向上させることができる。According to the third embodiment described above, electric field concentration on the end portion of N + drain region 107 in the y direction is alleviated, so that the number of steps is significantly increased as in the first or second embodiment. Without, it is possible to obtain a lateral trench MOSFET having a high breakdown voltage of, for example, 700V. Further, the avalanche resistance can be improved.
【００４０】実施の形態４．図５は、本発明の実施の形
態４にかかる半導体装置を示す平面レイアウト図であ
る。図５には４個の横型高耐圧トレンチＭＯＳＦＥＴ
が、ゲート電極よりも上側のソース電極、層間酸化膜お
よびパッシベーション膜などを省略して示されている。
説明の便宜上、図５においても図１と同様にｘ方向およ
びｙ方向をきめる。Fourth Embodiment FIG. 5 is a plan layout view showing a semiconductor device according to the fourth exemplary embodiment of the present invention. FIG. 5 shows four lateral high voltage trench MOSFETs.
However, the source electrode above the gate electrode, the interlayer oxide film, the passivation film and the like are omitted.
For convenience of explanation, the x direction and the y direction are determined in FIG. 5 as in FIG.
【００４１】図５に示すように、実施の形態４の平面レ
イアウトは、実施の形態１のレイアウトにおいて、一つ
のＮ+ドレイン領域７を共通とする横型トレンチＭＯＳ
ＦＥＴ対３００ａと、これと隣り合う別のＮ+ドレイン
領域７を共通とする横型トレンチＭＯＳＦＥＴ対３００
ｂとにおいて、それらが向かい合う側のそれぞれのＮ +
ソース領域３０６およびポリシリコンゲート電極３０９
を短く形成し、それによってできたｙ方向の空き領域の
上にドレイン電極用のパッド開孔部３２１を設ける構成
としたものである。As shown in FIG. 5, the planar layout of the fourth embodiment is shown.
There is one out in the layout of the first embodiment.
N+Lateral trench MOS with common drain region 7
FET pair 300a and another N adjacent to it+drain
Lateral trench MOSFET pair 300 having region 7 in common
b and N on the side where they face each other +
Source region 306 and polysilicon gate electrode 309
Of the free space in the y direction
Structure in which pad opening portion 321 for drain electrode is provided on top
It is what
【００４２】向かい合うＮ+ソース領域３０６の、パッ
ド開孔部側の端部は、最外周のＰベース領域５からつづ
くＰベース領域３０５により囲まれている。このＰベー
ス領域３０５と最外周のＰベース領域５との間の基板表
面には、Ｎ+ドレイン領域７と最外周のＰベース領域５
との間のＮ-オフセットドレイン領域３からつづくＮ-オ
フセットドレイン領域３３３，３０３が伸びている。そ
して、トレンチ２およびＮ-オフセットドレイン領域
３，３０３，３３３上に層間絶縁模（酸化膜）を介して
ドレイン電極３２２が形成される。The ends of the N + source regions 306 facing each other on the pad opening side are surrounded by the P base region 305 continuing from the outermost P base region 5. The N + drain region 7 and the outermost P base region 5 are formed on the substrate surface between the P base region 305 and the outermost P base region 5.
The N - offset drain region 3 and the N - offset drain regions 333, 303 extending from the N - offset drain region 3 extend between the lines. Then, a drain electrode 322 is formed on the trench 2 and the N − offset drain regions 3, 303 and 333 via an interlayer insulating pattern (oxide film).
【００４３】このドレイン電極３２２は、２つのＮ+ド
レイン領域７に沿って伸び、その一端で互いに接続され
たＵ字状をしている。そして、ドレイン電極３２２の、
その接続部分（Ｕ字上の底の部分）にパッド開孔部（パ
ッシベーション膜開孔）３２１が形成され、そこにボン
ディングワイヤ３２３が圧着される。ドレイン電極３２
２の、パッド開孔部３２１が形成される部分と、向かい
合うＮ+ソース領域３０６の端部を囲むＰベース領域３
０５とは、たとえばおおよそ７０μｍ離れている。ま
た、ドレイン電極３２２の、パッド開孔部３２１が形成
される部分と最外周のＰベース領域５との距離もたとえ
ばおおよそ７０μｍである。The drain electrode 322 has a U-shape extending along the two N + drain regions 7 and connected to each other at one end thereof. Then, of the drain electrode 322,
A pad opening portion (passivation film opening) 321 is formed in the connecting portion (bottom portion in U shape), and the bonding wire 323 is pressure-bonded thereto. Drain electrode 32
P base region 3 surrounding the end of the N + source region 306 facing the part where the pad opening 321 is formed.
The distance from 05 is, for example, about 70 μm. Further, the distance between the portion of the drain electrode 322 where the pad opening 321 is formed and the outermost P base region 5 is, for example, about 70 μm.
【００４４】図５において、左端の横型トレンチＭＯＳ
ＦＥＴのＸ−Ｘ’における縦断面構造と左から３番目の
横型トレンチＭＯＳＦＥＴの対応する箇所における縦断
面構造は同じである。また、左から２番目および４番目
の横型トレンチＭＯＳＦＥＴの対応する箇所における縦
断面構造は左端の横型トレンチＭＯＳＦＥＴの鏡映像と
なる。In FIG. 5, the leftmost lateral trench MOS is shown.
The vertical cross-sectional structure of the FET along the line XX ′ is the same as the vertical cross-sectional structure of the third corresponding lateral trench MOSFET from the left. In addition, the vertical cross-sectional structure of the second and fourth lateral trench MOSFETs from the left corresponding to each other is a mirror image of the left lateral trench MOSFET.
【００４５】なお、図５のＸ−Ｘ’における縦断面構造
は図２と同様であるため、説明を省略する。また、図５
に示す構成の半導体装置は、実施の形態１で説明した製
造方法においてマスクパターンを適宜変更するととも
に、周知の技術によりドレイン電極３２２およびパッド
開孔部３２１を形成し、ワイヤボンディングをおこなう
ことにより得られるので、ここでは製造方法の説明を省
略する。The vertical cross sectional structure taken along the line XX 'in FIG. 5 is the same as that in FIG. Also, FIG.
The semiconductor device having the configuration shown in (1) is obtained by appropriately changing the mask pattern in the manufacturing method described in the first embodiment, forming the drain electrode 322 and the pad opening 321 by a known technique, and performing wire bonding. Therefore, the description of the manufacturing method is omitted here.
【００４６】ところで、上述したような構成とする理由
は、メタル−基板間の層間膜耐圧が１０００Ｖで、かつ
３００Ｖ以上のソース・ドレイン間耐圧が求められる場
合、ドレイン電極をソース領域、ベース領域およびゲー
ト電極上に形成することができないからである。また、
図２に示す縦断面構造では、ソース・ドレイン間ピッチ
が３０μｍであるため、ドレインライン上にワイヤボン
ディングを形成することができないからである。これら
の理由により、実施の形態４では、図５に示すようなソ
ース領域端部の構成とし、ドレイン電極用のパッド開孔
部３２１を形成するための領域を設けている。By the way, the reason why the above-mentioned structure is adopted is that when the withstand voltage between the metal-substrate interlayer film is 1000 V and the source-drain withstand voltage of 300 V or more is required, the drain electrode is formed into the source region, the base region and the drain region. This is because it cannot be formed on the gate electrode. Also,
This is because, in the vertical cross-section structure shown in FIG. 2, since the source-drain pitch is 30 μm, wire bonding cannot be formed on the drain line. For these reasons, in the fourth embodiment, the end of the source region is configured as shown in FIG. 5 and the region for forming the pad opening 321 for the drain electrode is provided.
【００４７】上述した実施の形態４によれば、横型トレ
ンチＭＯＳＦＥＴ対３００ａ、およびこれに隣り合う別
の横型トレンチＭＯＳＦＥＴ対３００ｂの向かい合うＮ
+ソース領域３０６のｙ方向の端部における電界が緩和
される。また、パッド開孔部３２１の下側の電位がドレ
イン電位付近に保持されるので、層間絶縁模にかかる電
界が緩和される。したがって、工数を大幅に増大させる
ことなく、数百Ｖの高耐圧を有する横型トレンチＭＯＳ
ＦＥＴを得ることができる。According to the above-described fourth embodiment, the lateral trench MOSFET pair 300a and another lateral trench MOSFET pair 300b adjacent to the lateral trench MOSFET pair 300a are opposed to each other by N.
+ The electric field at the end of the source region 306 in the y direction is relaxed. Further, since the potential below the pad opening 321 is maintained near the drain potential, the electric field applied to the interlayer insulation pattern is relaxed. Therefore, a lateral trench MOS having a high breakdown voltage of several hundreds V without significantly increasing the number of steps.
FET can be obtained.
【００４８】以上において本発明は、上述した各実施の
形態に限らず、種々変更可能である。たとえば、各実施
の形態において挙げた寸法等は一例であり、仕様に応じ
て適宜選択される。In the above, the present invention is not limited to the above-mentioned respective embodiments, but can be variously modified. For example, the dimensions and the like mentioned in each embodiment are examples, and may be appropriately selected according to the specifications.
【００４９】[0049]
【発明の効果】本発明によれば、ソース領域およびドレ
イン領域の、ソース領域およびドレイン領域を横切る方
向における耐圧（即ち、素子の耐圧）が、ソース領域お
よびドレイン領域を横切る方向に直交して延びる端部に
より支配されないようにすることができるため、全体的
な耐圧と単位面積あたりのオン抵抗のトレードオフを改
善することができ、かつアバランシェ耐量を向上させる
ことができる。したがって、工数を大幅に増大させるこ
となく、数百Ｖクラスの高耐圧を有する横型トレンチＭ
ＯＳＦＥＴを構成する半導体装置を得ることができる。According to the present invention, the breakdown voltage of the source region and the drain region in the direction crossing the source region and the drain region (that is, the breakdown voltage of the element) extends orthogonally to the direction crossing the source region and the drain region. Since it can be prevented from being dominated by the end portions, it is possible to improve the trade-off between the overall breakdown voltage and the on-resistance per unit area, and it is possible to improve the avalanche withstand capability. Therefore, the lateral trench M having a high withstand voltage of several hundreds V class without significantly increasing the number of steps.
A semiconductor device that forms the OSFET can be obtained.
【図１】本発明の実施の形態１にかかる半導体装置を示
す平面レイアウト図である。FIG. 1 is a plan layout view showing a semiconductor device according to a first exemplary embodiment of the present invention.
【図２】図１のＸ−Ｘ’における縦断面図である。FIG. 2 is a vertical sectional view taken along line X-X ′ in FIG.
【図３】本発明の実施の形態２にかかる半導体装置を示
す平面レイアウト図である。FIG. 3 is a plan layout diagram showing a semiconductor device according to a second exemplary embodiment of the present invention.
【図４】本発明の実施の形態３にかかる半導体装置を示
す平面レイアウト図である。FIG. 4 is a plan layout diagram showing a semiconductor device according to a third embodiment of the present invention.
【図５】本発明の実施の形態４にかかる半導体装置を示
す平面レイアウト図である。FIG. 5 is a plan layout view showing a semiconductor device according to a fourth exemplary embodiment of the present invention.
１ 半導体基板
２，１０２ トレンチ
３，２０３，３０３，３３３ Ｎ-オフセットドレイ
ン領域
４ 酸化物
５，１０５ Ｐベース領域
６，１０６，３０６ Ｎ+ソース領域
７，１０７ Ｎ+ドレイン領域
８ ゲート酸化膜
９，１０９，３０９ ポリシリコンゲート電極
１１ ソース電極
１２，３２２ ドレイン電極1 semiconductor substrate 2, 102 trench 3, 203, 303, 333 N - offset drain region 4 oxide 5, 105 P base region 6, 106, 306 N + source region 7, 107 N + drain region 8 gate oxide film 9, 109, 309 Polysilicon gate electrode 11 Source electrode 12, 322 Drain electrode
Claims (9)
該表面から形成された細長のトレンチと、 前記トレンチから離れて前記半導体基板の表面部分に形
成された細長の第２導電型ソース領域と、 前記半導体基板の、前記ソース領域から離れた表面およ
び前記トレンチの側壁および底部表面に沿って形成され
た第２導電型のオフセットドレイン領域と、 前記トレンチ内に充填された酸化物と、 前記半導体基板の、前記トレンチを挟んで前記ソース領
域と反対側の表面部分に形成された細長の第２導電型ド
レイン領域と、 前記半導体基板の、前記ソース領域と前記オフセットド
レイン領域との間の表面上に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ドレイン領域に電気的に接続するドレイン電極と、 を具備し、 平面レイアウトに関して、前記ドレイン領域の長手方向
をｙ方向とし、このｙ方向に直交する方向をｘ方向とす
ると、 前記トレンチは、前記ドレイン領域のｙ方向の端部より
もｙ方向に延長されており、かつ同ドレイン領域のｙ方
向の端部は前記オフセットドレイン領域により囲まれて
いることを特徴とする半導体装置。1. An elongated trench formed in a surface portion of a first conductivity type semiconductor substrate from the surface, and an elongated second conductivity type source region formed in a surface portion of the semiconductor substrate away from the trench. A second conductivity type offset drain region formed along a surface of the semiconductor substrate remote from the source region and a sidewall and a bottom surface of the trench; and an oxide filled in the trench, An elongated second conductivity type drain region formed in a surface portion of the semiconductor substrate opposite to the source region with the trench interposed therebetween, and a surface of the semiconductor substrate between the source region and the offset drain region. A gate insulating film formed on the gate insulating film, a gate electrode formed on the gate insulating film, a source electrode electrically connected to the source region, A drain electrode electrically connected to the rain region; and, in a planar layout, assuming that a longitudinal direction of the drain region is ay direction and a direction orthogonal to the y direction is an x direction, the trench is the drain. A semiconductor device, wherein the region extends in the y direction more than the y direction end, and the y direction end of the drain region is surrounded by the offset drain region.
イン領域と前記トレンチ間の前記オフセットドレイン領
域の長さは、ｙ方向の長さがｘ方向の長さよりも長いこ
とを特徴とする請求項１に記載の半導体装置。2. The planar layout, wherein the offset drain region between the drain region and the trench has a length in the y direction longer than that in the x direction. Semiconductor device.
面部分に形成された第１導電型ベース領域内に形成され
たものであり、 前記平面レイアウトに関して、前記オフセットドレイン
は前記ベース領域により囲まれていることを特徴とする
請求項１または２に記載の半導体装置。3. The source region is formed in a first conductivity type base region formed in a surface portion of the semiconductor substrate, and the offset drain is surrounded by the base region in the planar layout. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
ベース領域のｙ方向の端部および前記ゲート電極のｙ方
向の端部よりもｙ方向に延長されており、かつ、前記ベ
ース領域および前記ゲート電極のｙ方向の端部は前記オ
フセットドレイン領域により囲まれていることを特徴と
する請求項３に記載の半導体装置。4. In a planar layout, the trench extends in the y direction beyond the y direction end of the source region, the y direction end of the base region, and the y direction end of the gate electrode. 4. The semiconductor device according to claim 3, wherein the base region and the end portion of the gate electrode in the y direction are surrounded by the offset drain region.
該表面から形成された環状のトレンチと、 前記トレンチから離れてその周囲を取り囲むように前記
半導体基板の表面部分に形成された細長の第２導電型ソ
ース領域と、 前記半導体基板の、前記ソース領域から離れた表面およ
び前記トレンチの側壁および底部表面に沿って形成され
た第２導電型のオフセットドレイン領域と、 前記トレンチ内に充填された酸化物と、 前記半導体基板の、前記トレンチを挟んで前記ソース領
域と反対側の前記トレンチに囲まれた表面部分に形成さ
れた細長の第２導電型ドレイン領域と、 前記半導体基板の、前記ソース領域と前記オフセットド
レイン領域との間の表面上に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域に電気的に接続するソース電極と、 前記ドレイン領域に電気的に接続するドレイン電極と、 を具備したことを特徴とする半導体装置。5. An annular trench formed in the surface portion of the semiconductor substrate of the first conductivity type from the surface, and an elongated trench formed in the surface portion of the semiconductor substrate so as to surround the periphery thereof apart from the trench. A second conductivity type source region; a second conductivity type offset drain region formed along a surface of the semiconductor substrate away from the source region and a sidewall and a bottom surface of the trench; and filling the trench. An oxide, an elongated second conductivity type drain region formed in a surface portion of the semiconductor substrate, which is opposite to the source region and is surrounded by the trench, with the trench interposed therebetween; A gate insulating film formed on a surface between the source region and the offset drain region; a gate electrode formed on the gate insulating film; The semiconductor device according to claim a source electrode electrically connected to the over scan region, by comprising a drain electrode electrically connected to the drain region.
領域の長手方向をｙ方向とし、このｙ方向に直交する方
向をｘ方向とすると、 前記トレンチの幅は、ｙ方向の幅がｘ方向の幅より広い
ことを特徴とする請求項５に記載の半導体装置。6. In a planar layout, when the longitudinal direction of the drain region is the y direction and the direction orthogonal to the y direction is the x direction, the width of the trench is wider in the y direction than in the x direction. The semiconductor device according to claim 5, wherein:
領域の長手方向をｙ方向とし、このｙ方向に直交する方
向をｘ方向とすると、 ｙ方向の前記ドレイン領域と前記トレンチとの間に前記
オフセットドレイン領域が形成されていることを特徴と
する請求項５に記載の半導体装置。7. In a planar layout, assuming that the longitudinal direction of the drain region is the y direction and the direction orthogonal to the y direction is the x direction, the offset drain region is located between the drain region and the trench in the y direction. The semiconductor device according to claim 5, wherein the semiconductor device is formed.
イン領域からゲートまでの長さが、ｙ方向の方がｘ方向
より長いことを特徴とする請求項７に記載の半導体装
置。8. The semiconductor device according to claim 7, wherein the length of the offset drain region from the drain region to the gate is longer in the y direction than in the x direction.
面部分に形成された第１導電型ベース領域内に形成され
たものであることを特徴とする請求項５〜８のいずれか
一つに記載の半導体装置。9. The method according to claim 5, wherein the source region is formed in a first conductivity type base region formed in a surface portion of the semiconductor substrate. The semiconductor device described.
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