JP2003249507A - Thin-film transistor and liquid crystal display using the same - Google Patents
Thin-film transistor and liquid crystal display using the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
及びそれを用いた液晶表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a liquid crystal display device using the thin film transistor.
【０００２】[0002]
【従来の技術】（第１の従来技術）従来、アモルファス
シリコン（以下、「ａ−Ｓｉ」と称する）で形成されて
いるアクティブマトリクス型の液晶表示装置の画素の駆
動性能は、ａ−Ｓｉで十分に満たされているが、同一の
基板上に同じプロセスで信号線の駆動回路を構成するこ
とは性能上困難であり、単結晶Ｓｉによって形成された
外付けの駆動回路（ドライバー）を用いてパネルを駆動
している。2. Description of the Related Art (First Prior Art) Conventionally, the driving performance of pixels of an active matrix type liquid crystal display device formed of amorphous silicon (hereinafter referred to as "a-Si") is a-Si. Although fully satisfied, it is difficult to configure a signal line drive circuit on the same substrate in the same process in terms of performance, and it is necessary to use an external drive circuit (driver) formed of single crystal Si. Driving the panel.
【０００３】しかしながら、ａ−Ｓｉの移動度は０．５
〜１ｃｍ2・ｓ-1・Ｖ-1であり、今後、液晶パネルの画
素数が増大した場合、一般的には最大１水平期間に相当
する画素のＴＦＴをＯＮする時間はますます短くなり、
画素への書き込み能力が不足する。However, the mobility of a-Si is 0.5.
~1cm a 2 · s -1 · V -1, future, when the number of pixels of the liquid crystal panel is increased, up to 1 time to turn ON the TFT of the pixel corresponding to the horizontal period becomes increasingly shorter in general,
The ability to write to pixels is insufficient.
【０００４】これに対して、画素のＴＦＴをポリシリコ
ン（以下、「ｐ−Ｓｉ」と称する）で作成することによ
り、このＴＦＴの移動度は、ａ−Ｓｉで作成された場合
に比較して１桁から２桁以上高いため画素への充電能力
が高くなる。従って、液晶パネルの高精細化が進むにつ
れて、画素ＴＦＴをｐ−Ｓｉで形成することは有利であ
る（ＦＰＤ Ｅｘｐｏ Ｆｏｒｕｍ９７、２−１４）。On the other hand, when the TFT of the pixel is made of polysilicon (hereinafter referred to as "p-Si"), the mobility of this TFT is higher than that of the TFT made of a-Si. Since it is higher by one digit to two digits or more, the charging ability to the pixel becomes higher. Therefore, as the definition of the liquid crystal panel becomes higher, it is advantageous to form the pixel TFT with p-Si (FPD Expo Forum 97, 2-14).
【０００５】一般的にｐ−ＳｉＴＦＴの構造としては、
ゲート電極がチャネル層上方に位置するトップゲート
型、ゲート電極がチャネル層に対して基板側に存在する
ボトムゲート型の２種類が存在する。トップゲート型構
造は、ボトムゲート型構造に比較して、不純物をゲート
電極をマスクとして自己整合的にドーピングすることに
より寄生容量の小さいＴＦＴを作成することが可能であ
り微細化に有利である。Generally, the structure of a p-Si TFT is as follows.
There are two types: a top gate type in which the gate electrode is located above the channel layer, and a bottom gate type in which the gate electrode is on the substrate side with respect to the channel layer. Compared to the bottom gate type structure, the top gate type structure is advantageous in miniaturization because it is possible to form a TFT having a small parasitic capacitance by doping impurities in a self-aligned manner using the gate electrode as a mask.
【０００６】上記トップゲート型のＴＦＴを例えば液晶
表示装置に適用し該ＴＦＴの裏面より光を照射した場
合、バックライトの光は直接ＴＦＴのチャネル領域に照
射される。そして、前記チャネル領域に光が照射される
と、この部分で光伝導電流が発生しＯＦＦ電流が大きく
なるという問題があった。ここで、「光伝導電流」につ
いて説明する。When the above-mentioned top gate type TFT is applied to, for example, a liquid crystal display device and light is emitted from the back surface of the TFT, the light of the backlight is directly emitted to the channel region of the TFT. Then, when the channel region is irradiated with light, there is a problem that a photoconductive current is generated in this portion and the OFF current is increased. Here, the "photoconductive current" will be described.
【０００７】半導体中での光伝導電流の発生のメカニズ
ムは太陽電池などを中心にこれまで多くの論文（たとえ
ば、田中一宣編著、“アモルファス半導体の基礎、”１
９８２年）などに紹介されているが、ｐ−ＳｉＴＦＴで
の光伝導電流の発生メカニズムについて論じられたもの
は少ない。Regarding the mechanism of generation of photoconductive current in semiconductors, many papers have been published centering on solar cells and the like (for example, edited by Kazunori Tanaka, "Basics of Amorphous Semiconductors," 1
982) and the like, but few discuss the generation mechanism of photoconductive current in p-Si TFT.
【０００８】一般的に、光伝導電流の発生は、電界の印
加された状態でバンドギャップを介して電子／正孔対が
生成され、生成された電子／正孔対が電界によりドリフ
トし、それぞれの領域で多数キャリヤの増加に対しキャ
リヤの再結合電流という形で観測されるものである。ゲ
ート電極下のチャネル領域は、逆バイアス条件下におい
てチャネル直下に正孔が誘起されるがそのキャリヤの濃
度は非常に低い。これに対しドレイン側の多数キャリヤ
である電子は、ｎ−領域のシート抵抗が２０ｋΩ／□〜
１００ｋΩ／□の範囲では１０16／ｃｍ3〜１０18／ｃ
ｍ3程度のキャリヤ密度であると推定される。この場
合、ｎ−領域の多数キャリヤである電子はチャネル側に
向かって拡散し拡散電位Ｖｄを形成する。尚、空乏層の
幅はＷｄで表される。Generally, in the generation of a photoconductive current, an electron / hole pair is generated through a band gap in the state where an electric field is applied, and the generated electron / hole pair drifts due to the electric field. This is observed in the form of carrier recombination current with respect to the increase of majority carriers in the region. In the channel region under the gate electrode, holes are induced directly under the channel under reverse bias conditions, but the carrier concentration is very low. On the other hand, electrons, which are the majority carriers on the drain side, have a sheet resistance of 20 kΩ / □ in the n-region.
10 16 / cm 3 to 10 18 / c in the range of 100 kΩ / □
It is estimated that the carrier density is about m 3 . In this case, the electrons, which are the majority carriers in the n-region, diffuse toward the channel side to form the diffusion potential Vd. The width of the depletion layer is represented by Wd.
【０００９】光が照射されることにより、この空乏化し
た領域で電子／正孔対が発生する。発生した電子／正孔
対は互いに電界にひかれ電子はドレイン方向、ホールは
チャネル方向に移動する。ドレイン側に移動した電子な
らびにチャネル側に移動した正孔はそれぞれの領域で再
結合して消滅する。この再結合に消費される電荷がそれ
ぞれソースおよびドレイン電極により供給され、これが
光伝導電流として観測される。By irradiation with light, electron / hole pairs are generated in this depleted region. The generated electron / hole pairs are attracted to each other by an electric field so that the electrons move in the drain direction and the holes move in the channel direction. The electrons moved to the drain side and the holes moved to the channel side are recombined and disappear in their respective regions. The charges consumed for this recombination are supplied by the source and drain electrodes, respectively, which are observed as photoconductive currents.
【００１０】（第２の従来技術）また、ｐ−ＳｉＴＦＴ
は高移動度であるので、画面内のアクティブマトリック
ス素子と信号駆動回路の一部あるいは全部をガラス基板
上に同時に形成することができる。しかしながら、ｐ−
ＳｉＴＦＴは、ａ−ＳｉＴＦＴやＭＯＳ型電解効果トラ
ンジスタに比較してＯＦＦ電流が大きいという欠点を有
している。(Second Prior Art) Further, p-SiTFT
Has a high mobility, it is possible to form part or all of the active matrix element and the signal driving circuit in the screen simultaneously on the glass substrate. However, p-
SiTFT has a drawback that the OFF current is larger than that of a-SiTFT and MOS field effect transistor.
【００１１】そこで、このＯＦＦ電流低減のために、特
開平５−１３６４１７号公報に開示されているように、
ＴＦＴのソース領域またはドレイン領域の少なくとも一
方に隣接して、低濃度不純物領域（ＬＤＤ領域）を設け
る方法が行われている（第１の従来の方法）。Therefore, in order to reduce this OFF current, as disclosed in Japanese Patent Laid-Open No. 5-136417,
A method of providing a low-concentration impurity region (LDD region) adjacent to at least one of a source region and a drain region of a TFT is used (first conventional method).
【００１２】また、ＬＤＤ領域を形成する他の方法とし
て、ＬＤＤ領域をＴａＯｘの有無によりコントロールす
る方法（Euro Display' 96 pp547）が開示されている
（第２の従来の方法）。As another method of forming the LDD region, a method of controlling the LDD region by the presence or absence of TaOx (Euro Display '96 pp547) has been disclosed (second conventional method).
【００１３】ＬＤＤ領域がＯＦＦ電流低減に有効である
メカニズムについては、特開平５−１３６４１７号公報
に開示されているように、ＬＤＤ領域がドレイン領域に
対して高抵抗であるため、チャンネル／ＬＤＤ領域の接
合部にかかる電界が、ＬＤＤ領域を設けない場合に対し
て小さくなるためと考えられている。As for the mechanism that the LDD region is effective in reducing the OFF current, as disclosed in Japanese Patent Laid-Open No. 5-136417, since the LDD region has a high resistance to the drain region, the channel / LDD region is It is considered that the electric field applied to the junction is smaller than that in the case where the LDD region is not provided.
【００１４】以上の２つの方法では、いずれの方法もＬ
ＤＤ領域をマスク合わせによりＴａＯｘの有無を制御、
あるいはレジスト膜の有無を制御することによりドーピ
ング濃度の違う部分を形成している。この方法では確実
にＬＤＤの領域を確保するために、ＬＤＤ領域の長さは
マスクあわせの寸法精度以上の長さを確保しなければな
らない。In the above two methods, each method is L
The presence or absence of TaOx is controlled by masking the DD area,
Alternatively, a portion having a different doping concentration is formed by controlling the presence or absence of a resist film. In this method, in order to ensure the LDD region with certainty, the length of the LDD region must be ensured to be equal to or greater than the dimensional accuracy of mask alignment.
【００１５】これに対し、特開平７−１４０４８５号公
報に示すように、ＬＤＤ領域をゲート電極に対して自己
整合的に形成する第３の従来の方法がある。本方法は、
ゲート電極となるＡｌを陽極酸化することによって、そ
の側面にＡｌの酸化物層を形成し、これをマスクとして
Ｎ型或いはＰ型の不純物元素を導入して、ソース領域、
ドレイン領域及び前記側面の酸化物層とほぼ同じ厚みを
持った低濃度不純物層を作成することを可能とするもの
である。On the other hand, there is a third conventional method of forming the LDD region in a self-aligned manner with respect to the gate electrode, as shown in Japanese Patent Laid-Open No. 7-140485. This method
By anodic oxidation of Al that will be the gate electrode, an Al oxide layer is formed on the side surface of the gate electrode, and using this as a mask, an N-type or P-type impurity element is introduced to form a source region,
It is possible to form a low-concentration impurity layer having almost the same thickness as the drain region and the oxide layer on the side surface.
【００１６】この方法を用いれば、ゲート電極に対して
自己整合的にＬＤＤ領域を形成することが可能で、ＬＤ
Ｄ領域形成のためのマスクを削減できると共に、不純物
濃度の高い領域の長さを、陽極酸化したＡｌの側面に存
在する酸化物の膜厚に相当する０．１μｍ〜０．５μｍ
程度とかなり小さく形成することが可能である。By using this method, the LDD region can be formed in a self-aligned manner with respect to the gate electrode.
The mask for forming the D region can be reduced, and the length of the region having a high impurity concentration is set to 0.1 μm to 0.5 μm corresponding to the film thickness of the oxide existing on the side surface of the anodized Al.
It can be formed to be considerably small.
【００１７】[0017]
【発明が解決しようとする課題】（第１の従来例に対す
る課題）上記のような光伝導電流によってＯＦＦ電流が
増加（オフ特性の劣化）した場合、次のような問題が発
生する。オフ特性の劣化により引き起こされる画質劣化
は、輝度傾斜とクロストークである。輝度傾斜とは、図
３８（ａ）に示すように、画面の上部と下部で、液晶の
電流／輝度特性が異なることにより発生するものであ
り、画面の上部と下部で輝度の差が生じる。一方、クロ
ストークとは、図３８（ｂ）のように白の中央部に黒の
ボックスパターンを表示した場合、黒の画像が上下ある
いは左右方向に尾を引くような現象である。また、その
他、オフ特性の劣化はフリッカーの増加、輝度むらの発
生など画質に大きな影響を与える。(Problems with respect to the first conventional example) When the OFF current increases (deteriorates the OFF characteristics) due to the photoconductive current as described above, the following problems occur. The image quality deterioration caused by the deterioration of the off characteristics is the luminance gradient and crosstalk. As shown in FIG. 38 (a), the brightness tilt is caused by the difference in the current / brightness characteristics of the liquid crystal between the upper part and the lower part of the screen, and the difference in brightness occurs between the upper part and the lower part of the screen. On the other hand, the crosstalk is a phenomenon in which, when a black box pattern is displayed in the center of white as shown in FIG. 38B, the black image has a vertical or horizontal tail. In addition, the deterioration of the off characteristics greatly affects the image quality such as an increase in flicker and uneven brightness.
【００１８】（第２の従来例に対する課題）ＬＤＤ構造
はＯＦＦ電流低減に関して効果が高いのであるが、ＴＦ
Ｔのゲート電極下のチャンネルが反転するＯＮ状態にお
いては、比較的高抵抗層であるＬＤＤ領域がチャンネル
領域に直列に挿入されることによりＯＮ電流が低下する
という欠点を有している。(Problem with Second Conventional Example) The LDD structure is highly effective in reducing the OFF current.
In the ON state in which the channel under the gate electrode of T is inverted, the LDD region, which is a relatively high resistance layer, is inserted in series in the channel region, which has a drawback that the ON current is reduced.
【００１９】本来、ＬＤＤ領域はソースならびにドレイ
ン領域である部分に対して高抵抗でありＴＦＴの特性が
上がるに従ってその抵抗の影響が顕著に現れる傾向をも
つ。よって、この高抵抗領域であるＬＤＤ領域の長さ
は、そのＯＦＦ電流を低減させるに十分であり、かつ高
いＯＮ電流を確保するに十分に低い抵抗値を持つもので
なければならない。Originally, the LDD region has a high resistance with respect to the source and drain regions, and as the characteristics of the TFT increase, the influence of the resistance tends to be more prominent. Therefore, the length of the LDD region, which is the high resistance region, must have a resistance value that is sufficient to reduce the OFF current and that is low enough to secure a high ON current.
【００２０】しかしながら、現状ではＬＤＤ領域の長さ
の指針を決める方法が皆無であり、ＯＦＦ電流低減のた
めに必要以上にＬＤＤ領域を確保する必要がある。一般
的には１．５μｍよりも長いＬＤＤ領域を確保する必要
があり、その結果、ＴＦＴのＯＮ電流を低下させる原因
となっている。However, at present, there is no method for determining the guideline for the length of the LDD region, and it is necessary to secure the LDD region more than necessary in order to reduce the OFF current. Generally, it is necessary to secure an LDD region longer than 1.5 μm, which results in a reduction in the ON current of the TFT.
【００２１】また、第３の従来例に示す方法によれば、
ＬＤＤ領域を０．１μｍ〜０．５μｍ程度とかなり小さ
く形成することが可能であるが、一般に液晶パネルのド
ライバ或いは画素のＴＦＴとして用いる場合、その駆動
電圧は５〜１５Ｖ程度であり、一般のＩＣと比較してか
なり高い。従って、ＬＤＤ領域が０．１μｍ〜０．５μ
ｍの場合、その効果が不十分となり本プロセスでは十分
にＯＦＦ電流を下げることができない。According to the method shown in the third conventional example,
Although it is possible to form the LDD region as small as about 0.1 μm to 0.5 μm, generally, when it is used as a driver of a liquid crystal panel or a TFT of a pixel, its driving voltage is about 5 to 15 V, and a general IC Quite expensive compared to. Therefore, the LDD region is 0.1 μm to 0.5 μm.
In the case of m, the effect is insufficient and the OFF current cannot be sufficiently reduced in this process.
【００２２】そこで、本発明では、上記の点に鑑み、光
照射時のＯＦＦ電流（光伝導電流）を抑える構成をとる
ことにより、輝度傾斜やクロストーク等の画質劣化を抑
制し、高性能、高信頼性を実現した薄膜トランジスタの
提供を第１の目的としている。Therefore, in the present invention, in view of the above points, by adopting a configuration that suppresses the OFF current (photoconductive current) at the time of light irradiation, deterioration of image quality such as luminance gradient and crosstalk is suppressed, and high performance, A first object is to provide a thin film transistor having high reliability.
【００２３】また、ＯＦＦ電流を抑えるとともに、ＬＤ
Ｄ領域の長さを必要最小限に押さえてＯＮ電流の減少を
抑制する構成をとることにより、高性能、高信頼性を実
現した薄膜トランジスタの提供を第２の目的とするもの
である。Further, the OFF current is suppressed and the LD
A second object is to provide a thin film transistor that realizes high performance and high reliability by adopting a configuration in which the length of the D region is suppressed to a necessary minimum and the decrease of the ON current is suppressed.
【００２４】[0024]
【課題を解決するための手段】即ち、上記課題を解決す
るために、本発明の薄膜トランジスタは、チャネル領域
と、該チャネル領域の両側に配置されたソース領域およ
びドレイン領域とが形成された多結晶シリコン半導体層
を有し、前記チャネル領域と前記ドレイン領域との間に
は空乏層が形成され、該空乏層の幅と前記チャネル領域
に光が照射された場合に発生する光伝導電流とは比例関
係を有し、前記光伝導電流を所定許容値内とするため
に、空乏層の幅を前記比例関係に基づいて求めた値以下
とした構成であることを特徴としている。That is, in order to solve the above-mentioned problems, a thin film transistor of the present invention is a polycrystalline film in which a channel region and source and drain regions arranged on both sides of the channel region are formed. A depletion layer is formed between the channel region and the drain region, having a silicon semiconductor layer, and the width of the depletion layer is proportional to the photoconductive current generated when the channel region is irradiated with light. In order to keep the photoconductive current within a predetermined allowable value, the width of the depletion layer is set to a value equal to or less than the value obtained based on the proportional relationship.
【００２５】上記のように、空乏層幅が光伝導電流と比
例関係を有することが新たに見い出され、これにより、
空乏層幅を制御することで光伝導電流を所定の許容値以
下とすることが達成され、輝度傾斜やクロストーク等の
画質劣化のない薄膜トランジスタを提供することができ
る。As described above, it has been newly found that the depletion layer width has a proportional relationship with the photoconductive current.
By controlling the width of the depletion layer, it is possible to achieve a photoconductive current not more than a predetermined allowable value, and it is possible to provide a thin film transistor without deterioration in image quality such as brightness gradient and crosstalk.
【００２６】また、本発明の薄膜トランジスタは、上記
の薄膜トランジスタであって、前記ドレイン領域のシー
ト抵抗をＲ（ｋΩ／□）、前記チャネル領域のチャネル
幅をＷ（μｍ）とした場合、式（１）の関係を満たすこ
とを特徴としている。尚、Ａは光伝導電流と光強度によ
って定められる定数である。
（Ｒ＋３０）・Ｗ＜Ａ…（１）Further, the thin film transistor of the present invention is the above thin film transistor, and when the sheet resistance of the drain region is R (kΩ / □) and the channel width of the channel region is W (μm), the formula (1) ) Is satisfied. Incidentally, A is a constant determined by the photoconductive current and the light intensity. (R + 30) ・ W <A ... (1)
【００２７】また、本発明の薄膜トランジスタは、上記
の薄膜トランジスタであって、前記ドレイン領域のシー
ト抵抗をＲ（ｋΩ／□）、前記チャネル領域のチャネル
幅をＷ（μｍ）とした場合、式（２）の関係を満たすこ
とを特徴としている。
（Ｒ＋３０）・Ｗ＜１×１０3…（２）Further, the thin film transistor of the present invention is the above thin film transistor, and when the sheet resistance of the drain region is R (kΩ / □) and the channel width of the channel region is W (μm), the formula (2) ) Is satisfied. (R + 30) · W <1 × 10 3 (2)
【００２８】上記（１）式、（２）式のように、新たに
制御できる因子(ドレイン領域のシート抵抗)とチャネル
領域のチャネル幅との関係によって、光照射時のＯＦＦ
電流（光伝導電流）を抑制する範囲を規定することがで
きる。そして、上記（１）式、（２）式の関係を満たす
薄膜トランジスタは、光照射時のＯＦＦ電流の増加を抑
えることができるので、クロストークや輝度傾斜を防ぐ
ことができ、従って、高性能、高信頼性を実現すること
ができる。As in the above equations (1) and (2), depending on the relationship between the newly controllable factor (sheet resistance of the drain region) and the channel width of the channel region, it is turned off during light irradiation.
It is possible to define the range in which the current (photoconductive current) is suppressed. A thin film transistor satisfying the relationships of the above formulas (1) and (2) can suppress an increase in OFF current at the time of light irradiation, and thus can prevent crosstalk and brightness gradient, and thus can achieve high performance, High reliability can be realized.
【００２９】また、本発明の薄膜トランジスタは、上記
の薄膜トランジスタであって、前記チャネル領域のチャ
ネル幅Ｗが２μｍ以下であることを特徴としている。The thin film transistor of the invention is the thin film transistor described above, wherein the channel width W of the channel region is 2 μm or less.
【００３０】上記（２）式の関係は、チャネル領域のチ
ャネル幅Ｗを２μｍ以下とする場合であっても、シート
抵抗Ｒとチャネル幅Ｗによって、光照射時のＯＦＦ電流
の増加を抑えることができる。According to the relationship of the above equation (2), even when the channel width W of the channel region is set to 2 μm or less, the sheet resistance R and the channel width W can suppress the increase of the OFF current during light irradiation. it can.
【００３１】また、本発明の薄膜トランジスタは、上記
の薄膜トランジスタであって、前記ドレイン領域のシー
ト抵抗が２０ｋΩ／□以上、１００ｋΩ／□以下である
ことを特徴とする。The thin film transistor of the present invention is the thin film transistor described above, wherein the sheet resistance of the drain region is 20 kΩ / □ or more and 100 kΩ / □ or less.
【００３２】このように規制するのは、シート抵抗が２
０ｋΩ／□以下ではＯＦＦ電流は急激に大きくなり、ま
た、シート抵抗を１００ｋΩ／□以上にした場合、トラ
ンジスタのＯＮ電流が低下しパネルの動作が不安定とな
るためである。ドレイン領域のシート抵抗の範囲を２０
ｋΩ／□以上１００ｋΩ／□以下とすることにより、Ｏ
ＦＦ電流の低減を図ることができるとともに、ＯＮ電流
の減少は起こらない薄膜トランジスタを提供することが
できる。The sheet resistance is limited to 2 in this way.
This is because the OFF current sharply increases at 0 kΩ / □ or less, and when the sheet resistance is 100 kΩ / □ or more, the ON current of the transistor decreases and the panel operation becomes unstable. Set the sheet resistance range of the drain region to 20
By setting kΩ / □ or more and 100 kΩ / □ or less, O
It is possible to provide a thin film transistor capable of reducing the FF current and preventing the reduction of the ON current.
【００３３】また、本発明の薄膜トランジスタは、チャ
ネル領域と、該チャネル領域の両側にソース領域および
ドレイン領域とが配置された多結晶シリコン半導体層を
有し、液晶表示装置にスイッチング素子として備えられ
る薄膜トランジスタであって、前記液晶表示装置を構成
するバックライトの輝度を２０００（ｃｄ／ｍ2）以上
とする場合、前記ソース領域と前記チャネル領域との
間、または前記ドレイン領域と前記チャネル領域との間
の少なくともいずれか一方に、不純物濃度がソース領域
およびドレイン領域よりも低い低濃度不純物領域が形成
され、該低濃度不純物領域の長さΔＬは、１．０μｍ以
下であることを特徴としている。Further, the thin film transistor of the present invention has a channel region and a polycrystalline silicon semiconductor layer in which a source region and a drain region are arranged on both sides of the channel region, and the thin film transistor is provided as a switching element in a liquid crystal display device. Between the source region and the channel region or between the drain region and the channel region when the brightness of the backlight constituting the liquid crystal display device is 2000 (cd / m 2 ) or more. A low-concentration impurity region having an impurity concentration lower than that of the source region and the drain region is formed in at least one of the above, and the length ΔL of the low-concentration impurity region is 1.0 μm or less.
【００３４】このように、低濃度不純物領域を形成する
ことにより、空乏層の広がりを長さΔＬが１．０μｍ以
下とされた低濃度不純物領域の範囲内とすることがで
き、従って、光伝導電流（ＯＦＦ電流）が増加しない薄
膜トランジスタとすることができる。By thus forming the low-concentration impurity region, the depletion layer can be spread within the range of the low-concentration impurity region having a length ΔL of 1.0 μm or less, and therefore, the photoconduction can be achieved. A thin film transistor in which current (OFF current) does not increase can be used.
【００３５】また、本発明の請求項１に記載の発明は、
チャネル領域と、チャネル領域の両側に配置されたソー
ス領域およびドレイン領域とが形成され、前記ソース領
域とチャネル領域との間、またはドレイン領域とチャネ
ル領域との間の少なくともいずれかの間に、不純物濃度
がソース領域およびドレイン領域よりも低い低濃度不純
物領域が形成された多結晶シリコン半導体層を有する薄
膜トランジスタであって、前記低濃度不純物領域の長さ
をΔＬ（μｍ）、ソース−ドレイン間電圧をＶｌｃ
（Ｖ）、前記チャネル領域のチャネル幅をＷ（μｍ）と
した場合、式（３）の関係を満たすことを特徴としてい
る。
ΔＬ＞（Ｗ・Ｖｌｃ）／３６…（３）The invention according to claim 1 of the present invention is
A channel region and a source region and a drain region arranged on both sides of the channel region are formed, and an impurity is provided between the source region and the channel region or between the drain region and the channel region. A thin film transistor having a polycrystalline silicon semiconductor layer in which a low-concentration impurity region whose concentration is lower than that of a source region and a drain region is formed, wherein the length of the low-concentration impurity region is ΔL (μm), and the source-drain voltage is Vlc
(V), where the channel width of the channel region is W (μm), the relationship of equation (3) is satisfied. ΔL> (W ・ Vlc) / 36 ... (3)
【００３６】このような関係を満たすことにより、薄膜
トランジスタのＯＦＦ時には、前記低濃度不純物領域が
キャリアの枯渇する高抵抗層となるためＯＦＦ電流の低
減を図ることができる。そして、前記（１）式より、Ｌ
ＤＤ領域の長さの指針を決めることができ、ＯＦＦ電流
低減のために必要以上にＬＤＤ領域を確保する必要はな
くなるのである。By satisfying such a relationship, when the thin film transistor is turned off, the low-concentration impurity region becomes a high resistance layer in which carriers are depleted, so that the off current can be reduced. Then, from the equation (1), L
The guideline for the length of the DD region can be determined, and it becomes unnecessary to secure the LDD region more than necessary to reduce the OFF current.
【００３７】また、請求項２に記載の発明は、請求項１
に記載の薄膜トランジスタであって、前記チャネル領域
のチャネル長をＬ（μｍ）とした場合、式（４）の関係
を満たすことを特徴としている。
ΔＬ＜１．５・（Ｗ／Ｌ）…（４）The invention described in claim 2 is the same as claim 1.
In the thin film transistor described in (3), when the channel length of the channel region is L (μm), the relationship of Expression (4) is satisfied. ΔL <1.5 ・ (W / L) ... (4)
【００３８】このような関係を更に満たすことにより、
薄膜トランジスタのＯＮ時には、ゲート電極からの電界
の作用により、ゲート電極下の低濃度不純物領域はキャ
リアとなる電子が蓄積して低抵抗領域となり、ＯＮ電流
の減少は起こらない。よって、前記薄膜トランジスタ
は、ＯＮ電流を十分確保すると共にＯＦＦ電流を小さく
押さえることが可能となる。By further satisfying such a relationship,
When the thin film transistor is turned on, electrons acting as carriers accumulate in the low-concentration impurity region under the gate electrode due to the action of the electric field from the gate electrode to become a low resistance region, and the ON current does not decrease. Therefore, the thin film transistor can secure a sufficient ON current and suppress the OFF current to a small value.
【００３９】また、請求項３に記載の発明は、請求項２
に記載の薄膜トランジスタであって、前記チャネル領域
のチャネル幅Ｗ（μｍ）が２μｍ以下であることを特徴
としている。The invention described in claim 3 is the same as that of claim 2.
In the thin film transistor described in the item [1], the channel width W (μm) of the channel region is 2 μm or less.
【００４０】上記（２）式の関係は、チャネル領域のチ
ャネル幅Ｗを２μｍ以下とする場合であっても、シート
抵抗Ｒとチャネル幅Ｗによって、光照射時のＯＦＦ電流
の増加を抑えることができる。According to the relationship of the above equation (2), even when the channel width W of the channel region is set to 2 μm or less, the sheet resistance R and the channel width W can suppress the increase of the OFF current during light irradiation. it can.
【００４１】また、請求項４に記載の発明は、請求項２
または請求項３に記載の薄膜トランジスタであって、前
記低濃度不純物領域のシート抵抗が２０ｋΩ／□以上、
１００ｋΩ／□以下であることを特徴としている。The invention described in claim 4 is the same as that of claim 2.
The thin film transistor according to claim 3, wherein the low-concentration impurity region has a sheet resistance of 20 kΩ / □ or more,
It is characterized by being 100 kΩ / □ or less.
【００４２】また、請求項５に記載の発明は、請求項４
に記載の薄膜トランジスタであって、前記低濃度不純物
領域が、ドレイン領域とチャネル領域との間にのみ形成
されていることを特徴としている。The invention described in claim 5 is the same as in claim 4
The thin film transistor according to the aspect 1, wherein the low-concentration impurity region is formed only between the drain region and the channel region.
【００４３】低濃度不純物領域を設けるのは、本来的に
はドレイン領域に作用する電界を緩和するためであり、
かかる観点からすれば、ドレイン領域とチャネル領域の
双方に低濃度不純物領域を設ける必要はない。そこで、
ドレイン領域とチャネル領域との間、または前記ドレイ
ン領域と前記チャネル領域との間の少なくとも一方に低
濃度不純物領域を形成すれば、薄膜トランジスタの面積
を小さくすることが可能となる。The low-concentration impurity region is provided to originally relax the electric field acting on the drain region.
From this point of view, it is not necessary to provide the low concentration impurity region in both the drain region and the channel region. Therefore,
By forming a low-concentration impurity region in at least one of the drain region and the channel region or between the drain region and the channel region, the area of the thin film transistor can be reduced.
【００４４】また、本発明は、チャネル領域と、該チャ
ネル領域の両側に配置されたソース領域およびドレイン
領域とが形成された多結晶シリコン半導体層を有し、前
記チャネル領域と前記ドレイン領域との間には空乏層が
形成され、該空乏層の幅と前記チャネル領域に光が照射
された場合に発生する光伝導電流とは比例関係を有し、
前記光伝導電流を所定許容値内とするために、空乏層の
幅を前記比例関係に基づいて求めた値以下とした薄膜ト
ランジスタをスイッチング素子として備えた液晶パネル
部と、前記液晶パネル部に裏面側より光を供給するバッ
クライト部と、を備えた液晶表示装置であって、前記ド
レイン領域のシート抵抗をＲ（ｋΩ／□）、前記バック
ライト部の輝度をＢ（ｃｄ／ｍ2）、前記チャネル領域
のチャネル幅をＷ（μｍ）とした場合、式（５）の関係
を満たすことを特徴としている。尚、Ｃは光伝導電流に
よって定められる定数である。
（Ｒ＋３０）・Ｂ・Ｗ＜Ｃ…（５）Further, the present invention has a polycrystalline silicon semiconductor layer in which a channel region and a source region and a drain region arranged on both sides of the channel region are formed, and the channel region and the drain region are formed. A depletion layer is formed therebetween, and the width of the depletion layer and the photoconductive current generated when the channel region is irradiated with light have a proportional relationship,
In order to keep the photoconductive current within a predetermined allowable value, a liquid crystal panel section provided with a thin film transistor as a switching element having a width of a depletion layer equal to or less than a value obtained based on the proportional relationship, and a back surface side of the liquid crystal panel section. A liquid crystal display device including a backlight unit that supplies more light, wherein a sheet resistance of the drain region is R (kΩ / □), a brightness of the backlight unit is B (cd / m 2 ), and When the channel width of the channel region is W (μm), the relation of the expression (5) is satisfied. Note that C is a constant determined by the photoconductive current. (R + 30) ・ B ・ W <C… (5)
【００４５】また、本発明の液晶表示装置は、上記液晶
表示装置であって、前記ドレイン領域のシート抵抗をＲ
（ｋΩ／□）、前記バックライト部の輝度をＢ（ｃｄ／
ｍ2）、前記チャネル領域のチャネル幅をＷ（μｍ）と
した場合、式（６）の関係を満たすことを特徴としてい
る。
（Ｒ＋３０）・Ｂ・Ｗ＜１×１０6…（６）The liquid crystal display device of the present invention is the above liquid crystal display device, wherein the sheet resistance of the drain region is R.
(KΩ / □), and the brightness of the backlight unit is B (cd /
m 2 ) and the channel width of the channel region is W (μm), the relationship of the formula (6) is satisfied. (R + 30) ・ B ・ W <1 × 10 6 (6)
【００４６】また、本発明のＥＬ装置は、薄膜トランジ
スタを有する基板に形成された画素電極上層に発光層を
有し、該発光層上層に対向電極が形成されたＥＬ装置で
あって、前記薄膜トランジスタは、チャネル領域と、該
チャネル領域の両側に配置されたソース領域およびドレ
イン領域とが形成された多結晶シリコン半導体層を有
し、前記チャネル領域と前記ドレイン領域との間には空
乏層が形成され、該空乏層の幅と前記チャネル領域に光
が照射された場合に発生する光伝導電流とは比例関係を
有し、前記光伝導電流を所定許容値内とするために、空
乏層の幅を前記比例関係に基づいて求めた値以下とした
薄膜トランジスタであり、該薄膜トランジスタのチャネ
ル領域に照射される光強度をＢ（ｃｄ／ｍ2）とした場
合、式（５）の関係を満たすことを特徴としている。
尚、Ｃは光伝導電流によって定められる定数である。
（Ｒ＋３０）・Ｂ・Ｗ＜Ｃ…（５）The EL device of the present invention is an EL device in which a light emitting layer is formed on a pixel electrode upper layer formed on a substrate having a thin film transistor, and a counter electrode is formed on the light emitting layer upper layer. A polycrystalline silicon semiconductor layer in which a channel region and a source region and a drain region arranged on both sides of the channel region are formed, and a depletion layer is formed between the channel region and the drain region. The width of the depletion layer is proportional to the photoconductive current generated when the channel region is irradiated with light, and the width of the depletion layer is set to be within a predetermined allowable value. wherein a proportional TFT was less than the value determined based on the relationship, when the intensity of light irradiated to the channel region of the thin film transistor and B (cd / m 2), the relationship of formula (5) It is characterized by satisfying.
Note that C is a constant determined by the photoconductive current. (R + 30) ・ B ・ W <C… (5)
【００４７】また、本発明のＥＬ表示装置は、上記ＥＬ
表示装置であって、前記ドレイン領域のシート抵抗をＲ
（ｋΩ／□）、前記チャネル領域に照射される光強度を
Ｂ（ｃｄ／ｍ2）、前記チャネル領域のチャネル幅をＷ
（μｍ）とした場合、式（６）の関係を満たすことを特
徴としている。
（Ｒ＋３０）・Ｂ・Ｗ＜１×１０6…（６）Further, the EL display device of the present invention is
In a display device, the sheet resistance of the drain region is R
(KΩ / □), the intensity of light irradiated on the channel region is B (cd / m 2 ), and the channel width of the channel region is W.
(Μm) is characterized by satisfying the relationship of the expression (6). (R + 30) ・ B ・ W <1 × 10 6 (6)
【００４８】また、本発明の薄膜トランジスタの製造方
法は、絶縁性基板上に多結晶シリコン半導体層を形成す
る多結晶シリコン半導体層形成工程と、前記多結晶シリ
コン半導体層上にゲート絶縁膜を形成するゲート絶縁膜
形成工程と、前記ゲート絶縁膜上にゲート電極をパター
ン状に形成するゲート電極形成工程と、前記ゲート電極
の側面を酸化し、該ゲート電極の側面を覆う金属酸化膜
を形成する陽極酸化工程と、前記多結晶シリコン半導体
層に前記ゲート電極をマスクとして不純物をドープする
不純物ドープ工程と、を有する薄膜トランジスタの製造
方法であって、前記陽極酸化工程において形成される金
属酸化膜の膜厚を制御して、前記不純物ドープ工程にお
いて形成される低濃度不純物領域の長さΔＬを１．０μ
ｍ以下とすることを特徴としている。In the method of manufacturing a thin film transistor of the present invention, a polycrystalline silicon semiconductor layer forming step of forming a polycrystalline silicon semiconductor layer on an insulating substrate and a gate insulating film on the polycrystalline silicon semiconductor layer. Gate insulating film forming step, gate electrode forming step of forming a gate electrode on the gate insulating film in a pattern, and anode for oxidizing a side surface of the gate electrode and forming a metal oxide film covering the side surface of the gate electrode A method of manufacturing a thin film transistor, comprising: an oxidation step; and an impurity doping step of doping the polycrystalline silicon semiconductor layer with an impurity using the gate electrode as a mask, wherein a film thickness of a metal oxide film formed in the anodizing step. Is controlled so that the length ΔL of the low concentration impurity region formed in the impurity doping step is 1.0 μm.
It is characterized in that it is m or less.
【００４９】また、本発明の薄膜トランジスタは、絶縁
性基板上に多結晶シリコン半導体層を形成する多結晶シ
リコン半導体層形成工程と、前記多結晶シリコン半導体
層上にゲート絶縁膜を形成するゲート絶縁膜形成工程
と、前記ゲート絶縁膜上にゲート電極をパターン状に形
成するゲート電極形成工程と、前記多結晶シリコン半導
体層に前記ゲート電極をマスクとして不純物をドープす
る第１の不純物ドープ工程と、前記第１の不純物ドープ
工程により、不純物がドープされた半導体領域上に遮蔽
膜を形成し、該遮蔽膜を異方性エッチングによりパター
ン状に形成する遮蔽膜形成工程と、前記多結晶シリコン
半導体層に前記遮蔽膜をマスクとして不純物をドープし
て、遮蔽膜の下部領域とそれ以外の領域で不純物濃度差
が存在するようにして、ソース領域とチャネル領域との
間、またはドレイン領域とチャネル領域との間の少なく
ともいずれか一方に、不純物濃度がソース領域及びドレ
イン領域よりも低い低濃度不純物領域を形成し、該低濃
度不純物領域の長さを１．０μｍ以下とする第２の不純
物ドープ工程と、を有することを特徴としている。Further, the thin film transistor of the present invention comprises a step of forming a polycrystalline silicon semiconductor layer on an insulating substrate, and a gate insulating film for forming a gate insulating film on the polycrystalline silicon semiconductor layer. A forming step; a gate electrode forming step of forming a gate electrode in a pattern on the gate insulating film; a first impurity doping step of doping impurities into the polycrystalline silicon semiconductor layer using the gate electrode as a mask; A shielding film forming step of forming a shielding film on the semiconductor region doped with impurities by the first impurity doping step, and forming the shielding film in a pattern by anisotropic etching; Doping impurities with the shielding film as a mask so that there is a difference in impurity concentration between the lower region of the shielding film and other regions. A low-concentration impurity region having an impurity concentration lower than that of the source region and the drain region is formed in at least one of the source region and the channel region or between the drain region and the channel region. And a second impurity doping step in which the length of the above is set to 1.0 μm or less.
【００５０】また、本発明のは、上記の薄膜トランジス
タの製造方法であって、前記低濃度不純物領域の長さΔ
Ｌが１．０μｍ以下のものを良品とする検査工程を含む
ことを特徴としている。The present invention also provides a method of manufacturing a thin film transistor as described above, wherein the length Δ of the low concentration impurity region is Δ.
It is characterized in that it includes an inspection step in which L is 1.0 μm or less.
【００５１】[0051]
【発明の実施の形態】[第１の発明群]
(第１の発明群の概念)まず、第１の発明群の概念につい
て説明した後、具体的な実施の形態について図面に基づ
いて説明する。BEST MODE FOR CARRYING OUT THE INVENTION [First invention group] (Concept of first invention group) First, the concept of the first invention group will be described, and then specific embodiments will be described with reference to the drawings. .
【００５２】第１の発明群では、ＴＦＴへの光照射時の
光伝導電流を抑えることを目的としている。The first invention group aims to suppress the photoconductive current when the TFT is irradiated with light.
【００５３】そこで、上記目的を達成するために、本願
発明者らは、前記光伝導電流と相関性を有するパラメー
タを探索し、その結果、空乏層幅が光伝導電流と比例関
係を有することを新たに見い出した。この比例関係に基
づいて空乏層幅を制御（小さく）することによって、光
伝導電流を許容値以下とすることが達成され、輝度傾斜
やクロストーク等の画質劣化のない薄膜トランジスタを
提供することができる。Therefore, in order to achieve the above object, the inventors of the present invention searched for a parameter having a correlation with the photoconductive current, and as a result, found that the depletion layer width has a proportional relationship with the photoconductive current. Newly found. By controlling (decreasing) the width of the depletion layer based on this proportional relationship, it is possible to achieve the photoconductive current not more than the allowable value, and it is possible to provide a thin film transistor without deterioration in image quality such as luminance gradient and crosstalk. .
【００５４】尚、前記「空乏層幅」とは、後述する図２
(ａ)に示すように、電界強度が立ち上がる２点のそれぞ
れの接線間の距離と定義する。The "depletion layer width" means the width shown in FIG.
As shown in (a), it is defined as the distance between the respective tangents of two points where the electric field strength rises.
【００５５】また、従来、バックライトの輝度Ｂ及びチ
ャネル領域のチャネル幅Ｗは、光伝導電流と相関性があ
ることは分かっており、これら２つの制御パラメータに
基づいてＴＦＴの設計を行っていた。しかし、前記２つ
の制御パラメータだけでは光伝導電流抑制に対して十分
でなく、ＴＦＴを設計する上で誤差が生じることもあ
る。Further, conventionally, it has been known that the brightness B of the backlight and the channel width W of the channel region are correlated with the photoconductive current, and the TFT is designed based on these two control parameters. . However, the above two control parameters are not sufficient for suppressing the photoconductive current, and an error may occur in designing the TFT.
【００５６】そこで、本願発明者らは、前記「空乏層幅
と光伝導電流との比例関係」に関して更に鋭意検討を加
え、ドレイン領域のシート抵抗も光伝導電流に対して相
関性があることを新たに見出した。これにより、シート
抵抗Ｒという新たな因子を評価基準とすることにより制
御パラメータが３つとなり、従来の制御パラメータが２
つのものに比較して薄膜トランジスタの設計の精度が向
上し、光伝導電流を顕著に抑制することができる。以下
に、空乏層幅と光伝導電流との関係についてまず説明
し、その後、バックライトの輝度Ｂと、ドレイン領域の
シート抵抗Ｒと、チャネル領域のチャネル幅Ｗとの関係
について説明する。そして、光伝導電流を抑制するため
のＴＦＴの具体的な作製手法の原理について説明する。Therefore, the inventors of the present application further conducted extensive studies on the above-mentioned “proportional relationship between the depletion layer width and the photoconductive current”, and found that the sheet resistance of the drain region also has a correlation with the photoconductive current. Newly found. As a result, by using a new factor of sheet resistance R as an evaluation criterion, the number of control parameters becomes three and the conventional control parameter becomes two.
The precision of the design of the thin film transistor is improved compared to the two types, and the photoconductive current can be significantly suppressed. Hereinafter, the relationship between the depletion layer width and the photoconductive current will be described first, and then the relationship between the backlight brightness B, the drain region sheet resistance R, and the channel region channel width W will be described. Then, the principle of a specific manufacturing method of the TFT for suppressing the photoconductive current will be described.
【００５７】まず、本願発明者らは、ＴＦＴを構成する
チャネル領域のチャネル幅と光伝導電流の関係を測定す
るとともに、ドレイン領域のシート抵抗と光伝導電流の
関係を測定した。更に、シミュレーションにより動作解
析を行い、空乏層幅の範囲を求めた。First, the inventors of the present application measured the relationship between the channel width of the channel region of the TFT and the photoconductive current, and the relationship between the sheet resistance of the drain region and the photoconductive current. Furthermore, the operation was analyzed by simulation to find the range of the depletion layer width.
【００５８】図１（ａ）は、ＴＦＴを構成するチャネル
領域のチャネル幅Ｗと光伝導電流（ＯＦＦ電流：ＩOF
F）との関係を示すグラフである。尚、実線は６０００
ｃｄ／ｃｍ2、破線は４０００ｃｄ／ｃｍ2、１点鎖線は
２０００ｃｄ／ｃｍ2の光を照射した場合のチャネル幅
Ｗと光伝導電流ＩOFFの関係を示している。FIG. 1A shows the channel width W of the channel region forming the TFT and the photoconductive current (OFF current: IOF).
It is a graph which shows the relationship with F). The solid line is 6000.
cd / cm 2, dashed chain line 4000cd / cm 2, 1 point shows the relationship between the channel width W and the photoconductive current IOFF when irradiated with light of 2000 cd / cm 2.
【００５９】図１（ａ）より、光照射時のＯＦＦ電流Ｉ
OFFは、チャネル幅Ｗに比例することが明らかである。
また、図１（ｂ）は、バックライト輝度と光伝導電流と
の関係を示すグラフであるが、ＯＦＦ電流ＩOFFは、バ
ックライト輝度Ｂに比例することが確認できた。From FIG. 1A, the OFF current I during light irradiation is
It is clear that OFF is proportional to the channel width W.
Further, FIG. 1B is a graph showing the relationship between the backlight brightness and the photoconductive current, and it was confirmed that the OFF current IOFF is proportional to the backlight brightness B.
【００６０】図２（ａ）はＴＦＴをＯＦＦ状態にした場
合の電界をシミュレーションした結果を示すグラフであ
る。図２（ａ）に示すシミュレーション結果により、電
界はほぼチャネル／ドレイン領域の接合部にのみ集中し
ており、ＬＤＤ領域のシート抵抗が２０ｋΩ／□（実
線）の場合、空乏層幅は約０．５μｍ程度であり、その
空乏層領域は主にチャネル側に伸びていることが分か
る。これに対して、シート抵抗が１００ｋΩ／□（破
線）の場合、空乏層幅は０．９μｍ程度であり、ＬＤＤ
領域に拡がっていることが確認される。FIG. 2A is a graph showing the result of simulating the electric field when the TFT is turned off. According to the simulation result shown in FIG. 2A, the electric field is concentrated almost only at the junction of the channel / drain regions, and when the sheet resistance of the LDD region is 20 kΩ / □ (solid line), the depletion layer width is about 0. It is about 5 μm, and it can be seen that the depletion layer region mainly extends to the channel side. On the other hand, when the sheet resistance is 100 kΩ / □ (broken line), the depletion layer width is about 0.9 μm, and LDD
It is confirmed that it has spread to the area.
【００６１】これにより、シート抵抗が変化することに
より空乏層幅も変化することが新たに見い出された。そ
こで、本願発明者らは、シート抵抗と空乏層幅との関係
を調査した。その結果を図３に示す。図３はシミュレー
ションにより得られたシート抵抗と空乏層幅との関係を
示す。空乏層幅Ｗｄはシート抵抗Ｒに比例することが確
認された。これはｐ／ｎ接合の場合における空乏層の拡
がりと同様、キャリヤ濃度の低い領域に空乏層は伸びる
ためであると考えられる。そして、図３のシート抵抗と
空乏層幅との関係を下記（７）式に示す。
Ｗｄ＝８×１０-3・Ｒ＋０．２４…（７）As a result, it has been newly found that the depletion layer width changes as the sheet resistance changes. Therefore, the inventors of the present application investigated the relationship between the sheet resistance and the depletion layer width. The result is shown in FIG. FIG. 3 shows the relationship between the sheet resistance and the depletion layer width obtained by simulation. It was confirmed that the depletion layer width Wd is proportional to the sheet resistance R. It is considered that this is because the depletion layer extends to the region where the carrier concentration is low, similar to the expansion of the depletion layer in the case of p / n junction. Then, the relationship between the sheet resistance and the depletion layer width in FIG. Wd = 8 × 10 −3 · R + 0.24 (7)
【００６２】図４はシミュレーション（Ｗ＝４μｍの場
合）により求められた空乏層幅と、該空乏層幅に対応す
るシート抵抗での光伝導電流と、の関係を測定した結果
を示す。FIG. 4 shows the result of measuring the relationship between the depletion layer width obtained by simulation (when W = 4 μm) and the photoconductive current at the sheet resistance corresponding to the depletion layer width.
【００６３】空乏層幅と光伝導電流をそれぞれ対数でプ
ロットすると、ほぼ傾きが１の直線が得られた。これ
は、光伝導電流が空乏領域により発生することを示唆す
るものである。そして、空乏層幅Ｗｄと光伝導電流の関
係は下記（８）式のように表すことができる。
Ｉphoto＝５×１０-15・Ｗｄ…（８）When the depletion layer width and the photoconductive current were plotted logarithmically, a straight line with a slope of approximately 1 was obtained. This suggests that the photoconductive current is generated by the depletion region. The relationship between the depletion layer width Wd and the photoconductive current can be expressed by the following equation (8). Iphoto = 5 × 10 −15 · Wd… (8)
【００６４】尚、上記（８）式で、Ｉphotoは、チャネ
ル幅が４μｍでの光強度が１（ｃｄ／ｍ2）当たりの値
である。In the equation (8), Iphoto is a value per 1 (cd / m 2 ) of light intensity when the channel width is 4 μm.
【００６５】このように上記（８）式より、空乏層幅Ｗ
ｄが光伝導電流Ｉphotoと比例関係を有することが見い
出され、これにより、空乏層幅を制御（小さく）するこ
とで光伝導電流を許容値以下とすることができ、輝度傾
斜やクロストーク等の画質劣化ない、高性能、高信頼性
を実現した薄膜トランジスタを提供することができる。
尚、前記「許容値」とは、例えば後述するが、１０ｐＡ
以下の値である。Thus, from the above equation (8), the depletion layer width W
It has been found that d has a proportional relationship with the photoconducting current Iphoto, whereby the photoconducting current can be kept below the permissible value by controlling (decreasing) the width of the depletion layer, and it is possible to reduce the brightness gradient and crosstalk. A thin film transistor that achieves high performance and high reliability without deterioration in image quality can be provided.
The “allowable value” is, for example, 10 pA, which will be described later.
It is the following value.
【００６６】また、前述した図１（ａ）より、Ｉoffは
チャネル幅Ｗ及び光強度Ｂに比例するので、ＩoffとＩ
photoとは下記（９）式の関係を満たす。
Ｉoff＝Ｉphoto・（Ｗ／４）・Ｂ…（９）[0066] Further, from FIG. 1 described above (a), since Ioff is proportional to the channel width W and the light intensity B, I off and I
The relationship with photo satisfies the formula (9) below. I off = I photo・ (W / 4) ・ B ... (9)
【００６７】そこで、上記（９）式と（８）式よりＩ
photoを消去すると、下記（１０）式のようになる。Therefore, from the above equations (9) and (8), I
When photo is deleted, it becomes like the following formula (10).
【００６８】
Ｉoff（４／（Ｗ・Ｂ））＝５×１０-15・Ｗｄ…（１０）
そして、上記（７）、（１０）式より空乏層幅Ｗｄを消
去すると、下記（１１）式が得られる。ここで、図１
（ａ）よりＩoffはチャネル幅Ｗに比例する。
Ｒ＝Ｉoff・１０17／（Ｂ・Ｗ）−３０…（１１）I off (4 / (W · B)) = 5 × 10 −15 · Wd (10) Then, when the depletion layer width Wd is erased from the above equations (7) and (10), the following (11) The formula is obtained. Here, FIG.
From (a), I off is proportional to the channel width W. R = I off · 10 17 /(B·W)−30...(11)
【００６９】ところで、一般的に高品位の画質を維持す
るためには、Ｉoffは１０ｐＡ以下の値が必要である。
その理由について以下に説明する。図５にアクティブマ
トリックスの等価回路を示す。By the way, generally, in order to maintain a high quality image, I off needs to be a value of 10 pA or less.
The reason will be described below. FIG. 5 shows an equivalent circuit of the active matrix.
【００７０】ＴＦＴのＯＦＦ抵抗Ｒoffが小さくなる
と、次の書き込みまで電荷が保持できなくなり電圧ロス
となる。時間Ｔ後の画素電圧Ｖは（１２）式で記述され
る。
Ｖ＝Ｖ0｛１−exp（Ｔ/（Ｒoff×Ｃｔoｔ））…（１２）
ここで、Ｃｔoｔ＝Ｃs＋ＣlcWhen the OFF resistance R off of the TFT becomes small, the charge cannot be held until the next writing, resulting in a voltage loss. The pixel voltage V after the time T is described by the equation (12). V = V0 {1-exp ( T / (R off × Ctot)) ... (12) where, Ctot = Cs + Clc
【００７１】また、ＴＦＴのＯＦＦ電流（Ｒoff＝Ｖsd/
Ｉoff）をパラメータとした場合の、時間と電圧ロスの
シミュレーション結果を図６に示す。図６より、１６ｍ
ｓｅｃ（１／６０Hz）の保持時間で、電圧ロスを０．０
２Ｖ以下に抑制するためには、バックライト照射状態で
ＯＦＦ電流を1０ｐＡ以下にする必要があることが確認
される。Further, the OFF current of the TFT (R off = V sd /
FIG. 6 shows the simulation results of time and voltage loss when I off ) was used as a parameter. From Figure 6, 16m
Hold time of sec (1 / 60Hz), voltage loss of 0.0
It is confirmed that the OFF current needs to be 10 pA or less in the backlight irradiation state in order to suppress the voltage to 2 V or less.
【００７２】よって、前記（１１）式のＩoffを１０ｐ
Ａ以下とすると次式が得られる。
（Ｒ＋３０）・Ｂ・Ｗ＜１０・１０-12・１０17＝１×１０6…（６）となる。
また、薄膜トランジスタが使用される条件によっては、
ＯＦＦ電流を抑制する値は変化するので、下記（５）式
のように表すことができる。
（Ｒ＋３０）・Ｂ・Ｗ＜Ｃ…（５）
尚、Ｃは光伝導電流によって定められる定数である。Therefore, I off of the equation (11) is set to 10 p.
When A or less, the following equation is obtained. (R + 30) · B · W <10 · 10 −12 · 10 17 = 1 × 10 6 (6). Also, depending on the conditions under which the thin film transistor is used,
Since the value for suppressing the OFF current changes, it can be expressed as the following equation (5). (R + 30) · B · W <C (5) where C is a constant determined by the photoconductive current.
【００７３】このようにして、上記（６）式を満たす薄
膜トランジスタは、光伝導電流を抑制することができる
ものであり、従って、クロストークや輝度傾斜を防ぐこ
とができ、画質が優れ、高性能、高信頼性を実現するこ
とができる。As described above, the thin film transistor satisfying the above formula (6) can suppress the photoconductive current, and therefore can prevent crosstalk and brightness gradient, have excellent image quality and high performance. , High reliability can be realized.
【００７４】また、上記式（６）は液晶パネルとしての
バックライト輝度を含んだ式であるが、一般的に薄膜ト
ランジスタは常にバックライトを備えた透過型のみとは
限らない。従って、バックライト輝度Ｂを最高５０００
ｃｄ／ｍ2と仮定すると、前記（６）式は
（Ｒ＋３０）・Ｗ＜２×１０2…（２’）
となり、前記（２’）式を満たす薄膜トランジスタは、
バックライトの輝度Ｂに関係なく、即ち、透過、反射型
を問わない薄膜トランジスタとすることができる。Further, although the above formula (6) is a formula including the brightness of the backlight of the liquid crystal panel, the thin film transistor is not always limited to the transmissive type having a backlight. Therefore, the backlight brightness B is up to 5000
Assuming cd / m 2 , the equation (6) is (R + 30) · W <2 × 10 2 (2 ′), and the thin film transistor satisfying the equation (2 ′) is
The thin film transistor can be formed regardless of the brightness B of the backlight, that is, whether it is a transmissive type or a reflective type.
【００７５】尚、好ましくは、上記（２’）式は、薄膜
トランジスタの設計上の余裕を考慮して、下記（２）式
で表すことができる。
（Ｒ＋３０）・Ｗ＜１×１０3…（２）Preferably, the above formula (2 ') can be expressed by the following formula (2) in consideration of the design margin of the thin film transistor. (R + 30) · W <1 × 10 3 (2)
【００７６】また、前記（１１）式は、下記（１１’）
式のように表すことができる。即ち、
（Ｒ＋３０）・Ｗ＜（Ｉoff・１０17）／Ｂ…（１１’）The above equation (11) is expressed by the following (11 ')
It can be expressed as an expression. That is, (R + 30) · W <(I off · 10 17 ) / B ... (11 ′)
【００７７】上記（１１’）の右辺を、ＩoffとＢとに
よって定められる定数Ａで置き換えると、下記（１）式
で表すことができる。
（Ｒ＋３０）・Ｗ＜Ａ…（１）
（Ａは光伝導電流と光強度によって定められる定数）When the right side of the above (11 ') is replaced with a constant A defined by Ioff and B, it can be expressed by the following equation (1). (R + 30) · W <A ... (1) (A is a constant determined by photoconductive current and light intensity)
【００７８】また、前記ＴＦＴの構成において、ＬＤＤ
領域を形成することにより、該ＬＤＤ領域以上には空乏
層は広がらず、前述したように空乏層幅と比例関係にあ
る光伝導電流を抑制することができることとなる。図１
６は、チャネル領域とＬＤＤ領域において、ＴＦＴをＯ
ＦＦ状態にした場合（Ｖｇ＝−１０Ｖ、Ｖｄ＝６Ｖ時）
の電界をシミュレーションした結果を示す。In the structure of the TFT, LDD
By forming the region, the depletion layer does not spread beyond the LDD region, and as described above, the photoconductive current proportional to the depletion layer width can be suppressed. Figure 1
In the channel region and the LDD region, 6 is a TFT
When in FF state (when Vg = -10V, Vd = 6V)
The result of simulating the electric field of is shown.
【００７９】前記シミュレーション結果より、電界のか
かる領域はシート抵抗に依存しており、ＬＤＤ領域のシ
ート抵抗が２０ｋΩ／□の場合は０．４μｍ程度、シー
ト抵抗が１００ｋΩ／□の場合では１．０μｍであるこ
とが確認できた。From the above simulation results, the region to which an electric field is applied depends on the sheet resistance. When the sheet resistance of the LDD region is 20 kΩ / □, it is about 0.4 μm, and when the sheet resistance is 100 kΩ / □, it is 1.0 μm. It was confirmed that
【００８０】尚、前記チャネル幅は４μｍで行っている
が、チャネル領域のチャネル幅Ｗを微細化し、２μｍ以
下とする場合には、特に、前記関係式（１）式、（２）
式は薄膜トランジスタを作製する上での有効な指針とな
る。また、以下の実施の形態では、前記シミュレーショ
ンに基づき、ＴＦＴを作製したものについて具体的に説
明する。Although the channel width is set to 4 μm, when the channel width W of the channel region is reduced to 2 μm or less, the above relational expressions (1) and (2) are particularly used.
The formula is an effective guideline for manufacturing a thin film transistor. Further, in the following embodiments, a TFT manufactured based on the simulation will be specifically described.
【００８１】(実施の形態１−１)図７は、本発明の実施
の形態１に係る薄膜トランジスタを画素スイッチング素
子として使用した液晶表示装置の概略断面図、図８は、
本発明の実施の形態１に係る薄膜トランジスタの概略断
面図、図９は、図８の概略平面図である。(Embodiment 1-1) FIG. 7 is a schematic sectional view of a liquid crystal display device using the thin film transistor according to Embodiment 1 of the present invention as a pixel switching element, and FIG.
8 is a schematic cross-sectional view of the thin film transistor according to Embodiment 1 of the present invention, and FIG. 9 is a schematic plan view of FIG.
【００８２】図７に示すように、液晶表示装置５０は、
液晶パネル部５１と、該液晶パネル部５１の裏面側に配
置されたバックライト部５２等とを備えた透過型液晶表
示装置である。前記液晶パネル部５１は、偏光板５３・
５３、ガラス基板２・５４ｂ、マトリックス状に配置さ
れた薄膜トランジスタ１、画素電極５５、配向膜５６、
液晶層５７、共通電極５８等より構成されている。As shown in FIG. 7, the liquid crystal display device 50 includes
This is a transmissive liquid crystal display device including a liquid crystal panel section 51 and a backlight section 52 and the like arranged on the back surface side of the liquid crystal panel section 51. The liquid crystal panel section 51 includes a polarizing plate 53.
53, glass substrates 2 and 54b, thin film transistors 1 arranged in a matrix, pixel electrodes 55, alignment films 56,
It is composed of a liquid crystal layer 57, a common electrode 58, and the like.
【００８３】前記ガラス基板２上には薄膜トランジスタ
１（以下、ＴＦＴと称する）および画素電極５５を形成
し、前記基板５４ｂには共通電極５８を形成している。
また、前記基板２・５４ｂにはそれぞれ、ポリイミド樹
脂等よりなる配向膜５６・５６を形成し、前記配向膜５
６・５６を配向方向が互いに直交する方向に予めラビン
グ処理しており、基板２・５４ｂは、図示せぬスペーサ
ーを介して対向配置されている。A thin film transistor 1 (hereinafter referred to as a TFT) and a pixel electrode 55 are formed on the glass substrate 2, and a common electrode 58 is formed on the substrate 54b.
Alignment films 56 and 56 made of polyimide resin or the like are formed on the substrates 2 and 54b, respectively.
6 and 56 are preliminarily rubbed in directions orthogonal to each other, and the substrates 2 and 54b are arranged to face each other via a spacer (not shown).
【００８４】また、前記基板２・５４ｂ間には液晶層５
７が挟持されており、前記液晶層５７内の液晶は９０度
捻じれ配向している。さらに、前記２・５４ｂの外側面
には偏光板５３・５３が、規制する光の振動方向が互い
に平行となるように配置されている。The liquid crystal layer 5 is provided between the substrates 2 and 54b.
7 are sandwiched, and the liquid crystal in the liquid crystal layer 57 is twisted and oriented by 90 degrees. Further, polarizing plates 53, 53 are arranged on the outer side surfaces of the 2.54 b so that the vibrating directions of the regulated lights are parallel to each other.
【００８５】また、前記液晶パネル部５１の裏面（下
方）側にはバックライト部５２を配置している。前記バ
ックライト部５２は、冷陰極管等の発光素子と、光を均
一化するための光分散板等より構成されている。A backlight unit 52 is arranged on the back surface (lower side) of the liquid crystal panel unit 51. The backlight unit 52 includes a light emitting element such as a cold cathode tube and a light dispersion plate for making light uniform.
【００８６】次に、前記薄膜トランジスタについて、図
８、図９を用いて説明する。Next, the thin film transistor will be described with reference to FIGS.
【００８７】薄膜トランジスタ１は、ガラス基板２上
に、膜厚が５００Åの多結晶シリコン層３、膜厚が１０
００ÅのＳｉＯ2（二酸化シリコン）から成るゲート絶
縁層４、アルミニウムから成るゲート電極５ａ、及びＳ
ｉＯ2から成る層間絶縁層６が順に積層されて構成され
ている。The thin film transistor 1 comprises a polycrystalline silicon layer 3 having a film thickness of 500 Å and a film thickness of 10 on a glass substrate 2.
Gate insulating layer 4 made of 00Å SiO 2 (silicon dioxide), gate electrode 5a made of aluminum, and S
an interlayer insulating layer 6 made of iO 2 is formed by laminating in this order.
【００８８】また、前記多結晶シリコン層３は、ゲート
電極５ａの直下に位置するチャネル領域３ｃと、濃度が
高いソース領域３ａ（ｎ＋層）と、不純物濃度が高いド
レイン領域（ｎ＋層）３ｂとから構成されている。ま
た、本実施の形態においては、ＬＤＤ領域（ｎ−層）３
ｄ・３ｅの長さΔＬは０．４μｍに設定されている。ま
た、前記チャネル領域３ｃのチャネル幅Ｗは５μｍに設
定されている。The polycrystalline silicon layer 3 includes a channel region 3c located immediately below the gate electrode 5a, a source region 3a (n + layer) having a high concentration, and a drain region (n + layer) 3b having a high impurity concentration. It consists of In addition, in the present embodiment, the LDD region (n-layer) 3
The length ΔL of d · 3e is set to 0.4 μm. The channel width W of the channel region 3c is set to 5 μm.
【００８９】ここで、前記ドレイン領域のシート抵抗を
Ｒ（ｋΩ／□）、このアクティブマトリックスＴＦＴが
使われる液晶表示装置５０のバックライト部５２の輝度
をＢ（ｃｄ／ｍ2）、前記チャネル領域３ｃのチャネル
幅をＷ（μｍ）とした場合、下記（６）式を満たすよう
に設計する。
（Ｒ＋３０）・Ｂ・Ｗ＝Ｉoff＜１×１０6…（６）Here, the sheet resistance of the drain region is R (kΩ / □), the brightness of the backlight unit 52 of the liquid crystal display device 50 in which this active matrix TFT is used is B (cd / m 2 ), and the channel region is When the channel width of 3c is W (μm), it is designed to satisfy the following expression (6). (R + 30) · B · W = I off <1 × 10 6 (6)
【００９０】また、ＴＦＴ１には、更に、例えばアルミ
ニウムから成るソース電極７及びドレイン電極８が設け
られており、ソース電極７は、ゲート絶縁層４及び層間
絶縁層６に形成されているコンタクトホール９ａを介し
て、ソース領域３ａに接続され、また、ドレイン電極８
は、ゲート絶縁層４及び層間絶縁層６に形成されている
コンタクトホール９ｂを介して、ドレイン領域３ｂに接
続されている。Further, the TFT 1 is further provided with a source electrode 7 and a drain electrode 8 made of, for example, aluminum, and the source electrode 7 is provided with a contact hole 9a formed in the gate insulating layer 4 and the interlayer insulating layer 6. Connected to the source region 3a via the drain electrode 8
Are connected to the drain region 3b through contact holes 9b formed in the gate insulating layer 4 and the interlayer insulating layer 6.
【００９１】次に、薄膜トランジスタの製造方法を説明
する。図１０は本発明の実施の形態１−１に係る薄膜ト
ランジスタの製造方法を示す概略断面図、図１１は同じ
く薄膜トランジスタの製造方法を示す概略断面図、図１
２は同じく薄膜トランジスタの製造方法を示すフローチ
ャートである。Next, a method of manufacturing the thin film transistor will be described. 10 is a schematic cross-sectional view showing the method of manufacturing a thin-film transistor according to Embodiment 1-1 of the present invention, FIG. 11 is a schematic cross-sectional view showing the same method of manufacturing a thin-film transistor, and FIG.
2 is a flowchart showing the method of manufacturing the thin film transistor.
【００９２】（１）先ず、プラズマＣＶＤ法により、ガ
ラス基板２上に膜厚が５００Åのａ−Ｓｉ層１５を堆積
させ、次いで４００℃で脱水素処理を行なう（図１０
（ａ））。この脱水素処理は、結晶化を行う際に水素の
脱離によるＳｉ膜のアブレーションの発生を防ぐことを
目的としている。尚、ａ−Ｓｉを形成する工程はプラズ
マＣＶＤ以外でも減圧ＣＶＤやスパッタなどのプロセス
を用いることは可能である。また、プラズマＣＶＤその
他の方法を用いてポリシリコン膜を直接堆積することも
できる。この場合は、後述するレーザーによるアニール
工程が不要となる。(1) First, an a-Si layer 15 having a film thickness of 500 Å is deposited on the glass substrate 2 by the plasma CVD method, and then dehydrogenation treatment is performed at 400 ° C. (FIG. 10).
(A)). This dehydrogenation treatment is intended to prevent the occurrence of ablation of the Si film due to desorption of hydrogen during crystallization. Incidentally, in the step of forming a-Si, it is possible to use processes such as low pressure CVD and sputtering other than plasma CVD. Alternatively, the polysilicon film can be directly deposited by using plasma CVD or another method. In this case, the laser annealing process described later is unnecessary.
【００９３】（２）次いで、波長３０８ｎｍのエキシマ
レーザーを用いたレーザーアニールによりａ−Ｓｉ層１
５の溶融再結晶化（ｐ−Ｓｉ化）を行ない、多結晶シリ
コン層１６を形成する（図１０（ｂ））。(2) Next, the a-Si layer 1 is formed by laser annealing using an excimer laser having a wavelength of 308 nm.
5 is melted and recrystallized (p-Si) to form a polycrystalline silicon layer 16 (FIG. 10B).
【００９４】（３）次いで、多結晶シリコン層１６を所
定形状に島化して、多結晶シリコン層３を形成する（図
１０（ｃ））。(3) Next, the polycrystalline silicon layer 16 is islanded into a predetermined shape to form the polycrystalline silicon layer 3 (FIG. 10C).
【００９５】（４）次いで、ガラス基板２上に、多結晶
シリコン層３を覆うようにして、ゲート絶縁層４とな
る、厚さが１０００ÅのＳｉＯ2(二酸化シリコン) 層を
形成する（図１０（ｄ））。(4) Next, an SiO 2 (silicon dioxide) layer having a thickness of 1000 Å is formed on the glass substrate 2 so as to cover the polycrystalline silicon layer 3 and serve as the gate insulating layer 4 (FIG. 10). (D)).
【００９６】（５）次いで、ゲート電極５ａとなる、ア
ルミニウムから成る金属層１７を製膜する（図１０
（ｅ））。(5) Next, a metal layer 17 made of aluminum to be the gate electrode 5a is formed (FIG. 10).
(E)).
【００９７】（６）次いで、金属層１７を所定形状にパ
ターニングしてゲート電極５ａを形成する（図１０
（ｆ））。(6) Next, the metal layer 17 is patterned into a predetermined shape to form the gate electrode 5a (FIG. 10).
(F)).
【００９８】（７）次いで、ゲート電極５ａをマスクと
して使用し、不純物のドープを行なう（図１０
（ｇ））。具体的にはイオンドーピング法により不純物
としてリンイオンをドーピングする。これにより、ゲー
ト電極５ａの直下に位置するチャネル領域３ｃは、不純
物がドープされない領域となる。そして、多結晶シリコ
ン層３のチャネル領域３ｃを除く領域は、不純物がドー
プされた層となる。尚、この場合のドーピング加速電圧
は８０ｋＶでビーム電流密度は1μＡ／ｃｍ2とし、高加
速でｎ型領域を作成するものである。(7) Next, impurities are doped using the gate electrode 5a as a mask (FIG. 10).
(G)). Specifically, phosphorus ions are doped as impurities by an ion doping method. As a result, the channel region 3c located immediately below the gate electrode 5a becomes a region not doped with impurities. Then, the region of the polycrystalline silicon layer 3 excluding the channel region 3c becomes a layer doped with impurities. In this case, the doping acceleration voltage is 80 kV and the beam current density is 1 μA / cm 2, and the n-type region is formed with high acceleration.
【００９９】（８）次いで、ゲート電極５ａを覆って、
フォトレジスト１８を製膜する（図１０（ｈ））。(8) Next, covering the gate electrode 5a,
The photoresist 18 is formed into a film (FIG. 10 (h)).
【０１００】（９）次いで、フォトレジスト１８を異方
性エッチングによりパターン状に形成して、レジスト膜
５ｂを形成する（図１１（i））。この際、異方性エッ
チングにより正確なレジスト膜５ｂのパターンを形成す
ることができる。(9) Next, a photoresist 18 is formed in a pattern by anisotropic etching to form a resist film 5b (FIG. 11 (i)). At this time, an accurate pattern of the resist film 5b can be formed by anisotropic etching.
【０１０１】（１０）次いで、図１１（ｊ）に示すよう
に、レジスト膜５ｂをマスクとして使用し、第２回目の
不純物のドープを行なう。具体的には、イオンドーピン
グ法により不純物としてリンイオンをドーピングする。
この場合のドーピング加速電圧は１２ｋＶでビーム電流
密度は０．５μＡ／ｃｍ2とし、低加速で高濃度のｎ型
領域を作成するものである。(10) Next, as shown in FIG. 11 (j), the resist film 5b is used as a mask to perform second impurity doping. Specifically, phosphorus ions are doped as impurities by an ion doping method.
In this case, the doping accelerating voltage is 12 kV and the beam current density is 0.5 μA / cm 2, and an n-type region of low acceleration and high concentration is formed.
【０１０２】（１１）次いで、層間絶縁層（ＳｉＯx）
６を製膜する（図１１（ｋ））。(11) Next, interlayer insulating layer (SiOx)
6 is formed into a film (FIG. 11 (k)).
【０１０３】（１２）次いで、層間絶縁層６及びゲート
絶縁層４にコンタクトホール９ａ・９ｂを開口する（図
１１（Ｌ））。(12) Next, contact holes 9a and 9b are opened in the interlayer insulating layer 6 and the gate insulating layer 4 (FIG. 11 (L)).
【０１０４】（１３）そして、スパッタ法により、例え
ばＡｌなどの金属層をコンタクトホール９ａ・９ｂに充
填し、金属層の上部を所定形状にパターニングしてソー
ス電極７及びドレイン電極８を形成する（図１１
（ｍ））。こうして、ＴＦＴ１が作製される。(13) Then, a metal layer such as Al is filled in the contact holes 9a and 9b by the sputtering method, and the source electrode 7 and the drain electrode 8 are formed by patterning the upper portion of the metal layer into a predetermined shape ( Figure 11
(M)). In this way, the TFT 1 is manufactured.
【０１０５】前記の例では、ｎチャネルＴＦＴについて
説明したけれども、ｐチャネルＴＦＴについても同様の
製造プロセスにより製造することができる。Although an n-channel TFT has been described in the above example, a p-channel TFT can be manufactured by the same manufacturing process.
【０１０６】前記製造方法により作成した薄膜トランジ
スタの裏面より、５０００ｃｄ／ｍ 2の光を照射した場
合、ＯＦＦ電流はほぼ５ｐＡとなる。前述したように、
バックライト照射状態でＯＦＦ電流を1０ｐＡ以下にす
る必要があるので、本実施の形態に係る薄膜トランジス
タは、良好な表示特性を確保できる。Thin film transistor produced by the above-mentioned manufacturing method
From the rear side of the star, 5000 cd / m 2When the light of
In that case, the OFF current is about 5 pA. As previously mentioned,
Set OFF current to 10 pA or less with backlight irradiation.
Therefore, the thin film transistor according to the present embodiment
Can ensure good display characteristics.
【０１０７】また、薄膜トランジスタの電圧／電流特性
を図１３に、更にＯＦＦ電流の基板面内のばらつきを図
１４に示す。図１３に示すように、本実施の形態に係る
ＴＦＴ１（Ｌ３のグラフ）は、安定した大きいＯＮ電流
と小さいＯＦＦ電流を確保できた。また、図１４より、
このようにして作製されたＴＦＴ１は、基板面内上での
ばらつきを小さくすることができる。FIG. 13 shows the voltage / current characteristics of the thin film transistor, and FIG. 14 shows the variation of the OFF current within the substrate. As shown in FIG. 13, the TFT 1 according to the present embodiment (graph of L3) can secure a stable large ON current and a small OFF current. Also, from FIG.
The TFT 1 manufactured in this way can have a small variation on the surface of the substrate.
【０１０８】図１５にｎ型領域の濃度をパラメータとし
た、薄膜トランジスタのＶｇ−Ｉｄ特性をシミュレーシ
ョンした結果を示す。ＬＤＤ領域のシート抵抗が２０ｋ
Ω／□以下でＯＦＦ電流は急激に大きくなる。従って、
ＬＤＤ領域のシート抵抗は少なくとも２０ｋΩ／□以上
の値が必要である。一方、ＬＤＤ領域のシート抵抗を１
００ｋΩ／□以上にした場合、トランジスタのＯＮ電流
が低下しパネルの動作が不安定となった。従って、ＬＤ
Ｄ領域のシート抵抗の範囲は、２０ｋΩ／□以上１００
ｋΩ／□以下とすることが望ましい。FIG. 15 shows the result of simulating the Vg-Id characteristics of the thin film transistor using the concentration of the n-type region as a parameter. Sheet resistance of LDD area is 20k
The OFF current sharply increases below Ω / □. Therefore,
The sheet resistance in the LDD region needs to be at least 20 kΩ / □ or more. On the other hand, set the sheet resistance of the LDD area to 1
When it was more than 00 kΩ / □, the ON current of the transistor decreased and the operation of the panel became unstable. Therefore, LD
The range of sheet resistance in the D area is 20 kΩ / □ or more 100
It is desirable to set kΩ / □ or less.
【０１０９】一般的に、バックライト輝度は最大５００
０ｃｄ／ｍ2程度であり、その場合、光伝導電流を１０
ｐＡ以下に抑えるための空乏層幅Ｗｄを求めると以下の
ようになる。即ち、前記（１０）式にＷ＝４、Ｂ＝５０
００、Ｉoff＝１０×１０-12を代入することにより空乏
層幅を求めることができ、Ｗｄ＝０．４μｍとなる。In general, the backlight brightness is up to 500.
It is about 0 cd / m 2 , and in that case, the photoconductive current is 10
The width Wd of the depletion layer for suppressing the pA or less is as follows. That is, in the equation (10), W = 4 and B = 50
The depletion layer width can be obtained by substituting 00 and I off = 10 × 10 −12 , and Wd = 0.4 μm.
【０１１０】前記空乏層幅は、ＬＤＤ領域の長さ以上に
ならないので、ＬＤＤ領域の長さΔＬを０．４μｍ以下
とすることにより実効的な空乏層領域が０．４μｍ以下
となり、光伝導電流を抑制（１０ｐＡ以下と）した構成
とすることができる。尚、ＬＤＤ領域が０．１μｍより
小さくなると電界緩和効果がなくなり、図２（ｂ）に示
すように、ＯＦＦ電流が増大するので、前記ＬＤＤ領域
は０．１μｍより大きい方が望ましい。Since the width of the depletion layer does not exceed the length of the LDD region, by setting the length ΔL of the LDD region to 0.4 μm or less, the effective depletion layer region becomes 0.4 μm or less, and the photoconductive current is reduced. Can be suppressed (10 pA or less). When the LDD region is smaller than 0.1 μm, the electric field relaxation effect disappears and the OFF current increases as shown in FIG. 2B, so the LDD region is preferably larger than 0.1 μm.
【０１１１】また、前記（１０）式において、バックラ
イト輝度Ｂが、例えば２０００ｃｄ／ｍ2の場合には、
空乏層幅Ｗｄは１μｍとなる。Further, in the above equation (10), when the backlight brightness B is, for example, 2000 cd / m 2 ,
The depletion layer width Wd is 1 μm.
【０１１２】従って、空乏層幅は、ＬＤＤ領域の長さ以
上にならないので、ＬＤＤ領域の長さΔＬを１．０μｍ
以下とすることにより実効的な空乏層領域が１．０μｍ
以下となり、光伝導電流を抑制することができる。尚、
より好ましくは０．４μｍ以下とするのが良い。Therefore, since the width of the depletion layer does not exceed the length of the LDD region, the length ΔL of the LDD region is 1.0 μm.
By setting the following, the effective depletion layer region is 1.0 μm
Below, the photoconductive current can be suppressed. still,
More preferably, it is 0.4 μm or less.
【０１１３】また、検査工程において、ＬＤＤ領域が
１．０μｍを超えるようなデバイスはＯＦＦ特性を満足
できない。従って、ＬＤＤ領域の長さΔＬが１．０μｍ
以下であるものを良品とする検査工程を行うことによ
り、良品、不良品を選別することが可能となり、パネル
工程での材料ロスを削減することができる。Further, in the inspection process, the device having the LDD region exceeding 1.0 μm cannot satisfy the OFF characteristic. Therefore, the length ΔL of the LDD region is 1.0 μm
By performing the inspection process in which the following items are regarded as non-defective products, it is possible to select non-defective products and defective products, and it is possible to reduce material loss in the panel process.
【０１１４】また、表１に示すように、実験例１〜３
（即ち、前記（２）式を満たすもの）は、光照射時のＯ
ＦＦ電流を抑制することができるが、実験例４、５（即
ち、前記（６）式を満たさないもの）は、光照射時のＯ
ＦＦ電流を抑制することができないことが確認された。Further, as shown in Table 1, Experimental Examples 1 to 3
(That is, the one satisfying the above formula (2)) is O during light irradiation.
Although the FF current can be suppressed, the experimental examples 4 and 5 (that is, the ones that do not satisfy the formula (6) described above) have an O level during light irradiation.
It was confirmed that the FF current could not be suppressed.
【表１】 [Table 1]
【０１１５】このようにして、前記（６）式により、新
たに制御できる因子(ドレイン領域のシート抵抗)とチャ
ネル領域のチャネル幅との関係によって、光照射時のＯ
ＦＦ電流（光伝導電流）を抑制する範囲を規定すること
ができる。よって、上記（６）式の関係を満たす薄膜ト
ランジスタを作製することにより、ＯＦＦ電流の増加を
抑えることができるので、クロストークや輝度傾斜を防
ぐことができ、高性能、高信頼性を実現した薄膜トラン
ジスタの提供をすることができる。As described above, according to the equation (6), the O-value at the time of light irradiation can be determined by the relationship between the newly controllable factor (sheet resistance of the drain region) and the channel width of the channel region.
The range in which the FF current (photoconductive current) is suppressed can be defined. Therefore, by manufacturing a thin film transistor that satisfies the relationship of the above expression (6), an increase in OFF current can be suppressed, crosstalk and luminance gradient can be prevented, and high performance and high reliability can be achieved. Can be provided.
【０１１６】（実施の形態１−２）本発明の実施の形態
１−２に係る薄膜トランジスタの製造方法について説明
する。(Embodiment 1-2) A method of manufacturing a thin film transistor according to Embodiment 1-2 of the present invention will be described.
【０１１７】本実施の形態１−２の薄膜トランジスタは
陽極酸化によって、ＬＤＤ領域の長さを０．２μｍ〜
０．５μｍと小さく形成されたものである。これより、
ドレイン側の領域は高濃度不純物領域となるので、ＬＤ
Ｄ領域の長さ以上に空乏層幅が広がることがないので、
光伝導電流を抑制することができるものである。具体的
な製造方法の説明を以下に説明する。図１７は本発明の
実施の形態１−２に係る薄膜トランジスタの製造方法を
示す概略断面図、図１８は同じく、薄膜トランジスタの
製造方法を示す概略断面図である。In the thin film transistor of the present embodiment 1-2, the length of the LDD region is set to 0.2 μm by anodic oxidation.
It is formed as small as 0.5 μm. Than this,
Since the drain side region is a high concentration impurity region, LD
Since the depletion layer width does not extend beyond the length of the D region,
The photoconductive current can be suppressed. The specific manufacturing method will be described below. FIG. 17 is a schematic cross-sectional view showing the method of manufacturing the thin-film transistor according to Embodiment 1-2 of the present invention, and FIG. 18 is a schematic cross-sectional view showing the method of manufacturing the thin-film transistor.
【０１１８】前述した実施の形態１−１と同様にして、
ガラス基板２上にａ−Ｓｉ層１５を堆積させ、次いで、
波長３０８ｎｍのエキシマレーザーを用いたレーザーア
ニールによりａ−Ｓｉ層１５の溶融再結晶化（ｐ−Ｓｉ
化）を行ない、多結晶シリコン層１６を形成する。次い
で、多結晶シリコン層１６を所定形状に島化して、多結
晶シリコン層３を形成する。次いで、ガラス基板２上
に、多結晶シリコン層３を覆うようにして、ゲート絶縁
層４を形成する。（図１７（ａ）〜（ｄ））。In the same manner as in Embodiment 1-1 described above,
Deposit the a-Si layer 15 on the glass substrate 2 and then
Melt recrystallization (p-Si) of the a-Si layer 15 is performed by laser annealing using an excimer laser having a wavelength of 308 nm.
Is performed to form a polycrystalline silicon layer 16. Next, the polycrystalline silicon layer 16 is formed into a predetermined shape to form a polycrystalline silicon layer 3. Then, the gate insulating layer 4 is formed on the glass substrate 2 so as to cover the polycrystalline silicon layer 3. (FIGS. 17A to 17D).
【０１１９】次いで、金属層１７を製膜し、該金属層１
７上にフォトレジスト１７ａをパターン状に形成し、エ
ッチング技術により前記金属膜１７をパターニングして
ゲート電極５ａを形成する。次いで、ゲート電極５ａの
側面を陽極酸化して、酸化絶縁層５ｂを形成する。（図
１７（ｆ））。Next, the metal layer 17 is formed into a film, and the metal layer 1 is formed.
A photoresist 17a is formed in a pattern on 7 and the metal film 17 is patterned by an etching technique to form a gate electrode 5a. Then, the side surface of the gate electrode 5a is anodized to form an oxide insulating layer 5b. (FIG.17 (f)).
【０１２０】次いで、図１７（ｇ）に示すようにして、
ゲート電極５ａをマスクとして使用し、不純物のドープ
を行なう。具体的にはイオンドーピング法により不純物
としてリンイオンをドーピングする。これにより、ゲー
ト電極５ａの直下に位置するチャネル領域３ｃは、不純
物がドープされない領域となる。そして、酸化絶縁層５
ｂ・５ｂ直下に位置する領域にＬＤＤ領域３ｄ・３ｅが
形成され、それらの外側にチャネル領域３ａ、ドレイン
領域３ｂが形成される。Then, as shown in FIG. 17 (g),
Impurities are doped using the gate electrode 5a as a mask. Specifically, phosphorus ions are doped as impurities by an ion doping method. As a result, the channel region 3c located immediately below the gate electrode 5a becomes a region not doped with impurities. Then, the oxide insulating layer 5
LDD regions 3d and 3e are formed in the regions located immediately below b and 5b, and channel regions 3a and drain regions 3b are formed outside them.
【０１２１】次いで、図１８（ｈ）〜（ｊ）に示すよう
にして、層間絶縁層（ＳｉＯx）６を製膜し、次いで、
層間絶縁層６及びゲート絶縁層４にコンタクトホール９
ａ・９ｂを開口し、そして、スパッタ法により、例えば
Ａｌなどの金属層をコンタクトホール９ａ・９ｂに充填
し、金属層の上部を所定形状にパターニングしてソース
電極７及びドレイン電極８を形成する。こうして、ＴＦ
Ｔが作製される。Then, as shown in FIGS. 18 (h) to 18 (j), an interlayer insulating layer (SiOx) 6 is formed, and then,
Contact holes 9 are formed in the interlayer insulating layer 6 and the gate insulating layer 4.
Then, the contact holes 9a and 9b are filled with a metal layer such as Al by sputtering, and the upper portions of the metal layers are patterned into a predetermined shape to form the source electrode 7 and the drain electrode 8. . Thus, TF
T is created.
【０１２２】本実施の形態の陽極酸化によれば、ＬＤＤ
領域の長さを０．２μｍ〜０．５μｍと小さくすること
が可能である。これよりドレイン側の領域は高濃度不純
物領域となるので、本長さ以上に空乏層幅が広がること
がない。従って、光伝導電流を小さく抑えることができ
る。According to the anodization of this embodiment, LDD
The length of the region can be reduced to 0.2 μm to 0.5 μm. Since the region on the drain side is a high-concentration impurity region, the width of the depletion layer does not expand beyond the main length. Therefore, the photoconductive current can be suppressed small.
【０１２３】これにより、薄膜トランジスタのＯＦＦ時
には、前記低濃度不純物領域がキャリアの枯渇する高抵
抗層となるためＯＦＦ電流の低減を図ることができる。
そして、前記（２）式より、ＬＤＤ領域の長さの指針を
決めることができ、ＯＦＦ電流低減のために必要以上に
ＬＤＤ領域を確保する必要はなくなる。また、前記
（２）式は、更に（６）式を満たすことにより、薄膜ト
ランジスタのＯＮ時には、ゲート電極からの電界の作用
により、ゲート電極下の低濃度不純物領域はキャリアと
なる電子が蓄積して低抵抗領域となり、ＯＮ電流の減少
は起こらない。よって、（２）式および（６）式を満た
す薄膜トランジスタは、ＯＮ電流を十分確保すると共に
ＯＦＦ電流を少なく押さえることが可能となる。As a result, when the thin film transistor is turned off, the low-concentration impurity region serves as a high resistance layer in which carriers are depleted, so that the OFF current can be reduced.
Then, the formula (2) can be used to determine the guideline for the length of the LDD region, and it becomes unnecessary to secure the LDD region more than necessary to reduce the OFF current. Further, since the formula (2) further satisfies the formula (6), when the thin film transistor is turned on, electrons serving as carriers are accumulated in the low concentration impurity region under the gate electrode due to the action of the electric field from the gate electrode. It becomes a low resistance region, and the ON current does not decrease. Therefore, the thin film transistor satisfying the expressions (2) and (6) can secure a sufficient ON current and can suppress the OFF current to a small value.
【０１２４】加えて、不純物ドーピングは、加速電圧が
１０ｋＶ以上３０ｋＶ以下及びビーム電流密度が０．０
５μＡ／ｃｍ2以上１μＡ／ｃｍ2以下の低速でのイオン
ドーピング法を用いることにより、イオンドーピング時
でのイオンの加速電圧が低いために、ドーピング時にお
ける損傷を少なくすることができる。また、不純物ドー
ピング時でレジストをマスクとした場合でも、レジスト
が変質することなくきれいに除去できる。In addition, the impurity doping is performed by accelerating voltage of 10 kV or more and 30 kV or less and beam current density of 0.0 kV.
By using the ion doping method at a low speed of 5 μA / cm 2 or more and 1 μA / cm 2 or less, the ion acceleration voltage during ion doping is low, and thus damage during doping can be reduced. Further, even when the resist is used as a mask during the impurity doping, the resist can be removed cleanly without deterioration.
【０１２５】（実施の形態１−３）本発明の実施の形態
３について、図１９〜図２２を参照しながら説明する。
図１９は本発明の実施の形態１−３に係る薄膜トランジ
スタを用いたＣ−ＭＯＳインバータの配線パターンを示
す平面図であり、図２０はその等価回路図であり、図２
１は図１９の矢視Ｘ−Ｘ’断面図である。(Embodiment 1-3) A third embodiment of the present invention will be described with reference to FIGS.
FIG. 19 is a plan view showing a wiring pattern of a C-MOS inverter using thin film transistors according to Embodiment 1-3 of the present invention, FIG. 20 is an equivalent circuit diagram thereof, and FIG.
1 is a sectional view taken along the line XX 'in FIG.
【０１２６】Ｃ−ＭＯＳインバータ５０は、例えば液晶
表示装置の駆動回路を構成する。このＣ−ＭＯＳインバ
ータ５０は、ｎチャネルＴＦＴ２２とｐチャネルＴＦＴ
２３とから構成されている。ｎチャネルＴＦＴ２２は、
上記実施の形態１のｎチャネルＴＦＴ１と同様の構成を
有しており、対応する部分には同一の参照符号を付す。The C-MOS inverter 50 constitutes, for example, a drive circuit of a liquid crystal display device. The C-MOS inverter 50 includes an n-channel TFT 22 and a p-channel TFT.
23 and 23. The n-channel TFT 22 is
It has the same structure as the n-channel TFT 1 of the first embodiment, and the corresponding parts are designated by the same reference numerals.
【０１２７】ｐチャネルＴＦＴ２３は、ＬＤＤ構造でな
い通常タイプのＴＦＴである。即ち、ＴＦＴ２３は、ガ
ラス基板２上に、多結晶シリコン層２４、ＳｉＯ2（二
酸化シリコン）から成るゲート絶縁層４、アルミニウム
から成るゲート電極２５、及びＳｉＯ2から成る層間絶
縁層６が、順に積層されて構成されている。多結晶シリ
コン層２４は、ゲート電極２５の直下に位置するチャネ
ル領域２４ｃ、チャネル領域２４ｃの両側に配置される
ソース領域２４ａ（ｐ＋層）及びドレイン領域２４ｂ
（ｐ＋層）とから構成されている。更に、このＴＦＴ２
３には、例えばアルミニウムから成るソース電極２６及
びドレイン電極２７が設けられている。ソース電極２６
は、ゲート絶縁層４及び層間絶縁層６に形成されている
コンタクトホール２８ａを介して、ソース領域２４ａに
接続されている。また、ドレイン電極２７は、ゲート絶
縁層４及び層間絶縁層６に形成されているコンタクトホ
ール２８ｂを介して、ドレイン領域２４ｂに接続されて
いる。そして、ｎチャネルＴＦＴ２２のゲート電極５及
びｐチャネルＴＦＴ２３のゲート電極２５は、図２０に
示すように入力端子３０に共通に接続されている。ま
た、ｎチャネルＴＦＴ２２のドレイン電極８及びｐチャ
ネルＴＦＴ２３のドレイン電極２７は、図１９に示すよ
うに出力端子３１に共通に接続されている。The p-channel TFT 23 is a normal type TFT having no LDD structure. That is, in the TFT 23, the polycrystalline silicon layer 24, the gate insulating layer 4 made of SiO 2 (silicon dioxide), the gate electrode 25 made of aluminum, and the interlayer insulating layer 6 made of SiO 2 are sequentially laminated on the glass substrate 2. Is configured. The polycrystalline silicon layer 24 includes a channel region 24c located directly below the gate electrode 25, a source region 24a (p + layer) and a drain region 24b arranged on both sides of the channel region 24c.
(P + layer). Furthermore, this TFT2
3, a source electrode 26 and a drain electrode 27 made of, for example, aluminum are provided. Source electrode 26
Are connected to the source region 24a through contact holes 28a formed in the gate insulating layer 4 and the interlayer insulating layer 6. Further, the drain electrode 27 is connected to the drain region 24b via a contact hole 28b formed in the gate insulating layer 4 and the interlayer insulating layer 6. The gate electrode 5 of the n-channel TFT 22 and the gate electrode 25 of the p-channel TFT 23 are commonly connected to the input terminal 30 as shown in FIG. Further, the drain electrode 8 of the n-channel TFT 22 and the drain electrode 27 of the p-channel TFT 23 are commonly connected to the output terminal 31 as shown in FIG.
【０１２８】本実施の形態１−３においては、ｎチャネ
ルＴＦＴのドレイン側のみを前記実施の形態１−１で説
明したＬＤＤ構造とし、ＴＦＴのサイズを小さくするこ
とができ、ソース・ドレイン間距離を６μｍ程度に抑え
ることが可能であり、ソース、ドレインの両方にＬＤＤ
領域を形成する場合に比較して約５０％以下のサイズと
することができ、ＴＦＴの微細化を図ることができる。In the present Embodiment 1-3, only the drain side of the n-channel TFT has the LDD structure described in the above-mentioned Embodiment 1-1, the size of the TFT can be reduced, and the distance between the source and the drain can be reduced. Can be suppressed to about 6 μm, and LDD can be used for both the source and drain.
The size can be about 50% or less as compared with the case where the region is formed, and the TFT can be miniaturized.
【０１２９】尚、ｎチャネルＴＦＴ及びｐチャネルＴＦ
Ｔの両者ともＬＤＤ構造とするようにしてもよい。但
し、アレイ基板に占める回路面積を小さく抑えるため
に、ｎチャネルＴＦＴ及びｐチャネルＴＦＴのいずれか
一方のみをＬＤＤ構造とする場合には、ｎチャネルＴＦ
Ｔ側とするのが望ましい。なぜなら、ｐチャネルＴＦＴ
のキャリアであるホールと、ｎチャネルＴＦＴのキャリ
アである電子の各移動度を比較すると、電子の方が格段
に大きい。従って、ｐチャネルＴＦＴとｎチャネルＴＦ
Ｔとに、同じ電界が印加された場合、ｎチャネルＴＦＴ
の方がキャリアによって受ける衝撃が大きく、そのため
ｎチャネルＴＦＴの方が劣化し易い。よって、ＴＦＴの
劣化を防止して信頼性の向上を図る観点からすると、ｎ
チャネルＴＦＴの方をＬＤＤ構造とするのが望ましいか
らである。The n-channel TFT and the p-channel TF
Both T may have an LDD structure. However, when only one of the n-channel TFT and the p-channel TFT has the LDD structure in order to reduce the circuit area occupied in the array substrate, the n-channel TF is used.
The T side is desirable. Because p-channel TFT
Comparing the respective mobilities of the hole, which is the carrier, and the electron, which is the carrier of the n-channel TFT, the electron is significantly larger. Therefore, p-channel TFT and n-channel TF
When the same electric field is applied to T, n-channel TFT
In this case, the impact of the carrier is larger, and therefore the n-channel TFT is more likely to deteriorate. Therefore, from the viewpoint of preventing deterioration of the TFT and improving reliability, n
This is because it is desirable that the channel TFT has the LDD structure.
【０１３０】Ｃ−ＭＯＳインバータにおけるｏｎ／ｏｆ
ｆ時でのｎ−ｃｈトランジスタのバイアス状態における
動作ポイントを図２２に示す。このようにインバータに
おけるｎ−ｃｈＴＦＴにおいては、マイナス側の電源に
対しゲート電極の極性は常に０Ｖより高い電圧で動作す
る。したがってマイナス側の電源は常にｎ−ｃｈＴＦＴ
のソース電極となって作用し、出力側は常にドレイン電
極となって作用する。従ってこの部分を出力側部分のみ
を上記構成とした回路を用いることは、アレイ基板にお
ける回路部分のしめる面積の縮小に寄与する。またこの
部分での寄生容量の減少に寄与する。On / of in the C-MOS inverter
FIG. 22 shows operating points in the bias state of the n-ch transistor at the time of f. As described above, in the n-ch TFT in the inverter, the polarity of the gate electrode always operates at a voltage higher than 0 V with respect to the negative power source. Therefore, the power source on the minus side is always the n-ch TFT.
And the output side always acts as a drain electrode. Therefore, using a circuit in which only the output side portion is configured as described above contributes to the reduction of the area occupied by the circuit portion on the array substrate. It also contributes to the reduction of parasitic capacitance in this portion.
【０１３１】(その他の事項)実施の形態１−１〜１−３
では、１種類の濃度を有するＬＤＤ領域について説明し
たが、本発明はこれに限定されるものではなく、濃度差
が異なる複数のＬＤＤ領域を設けるようにしてもよい。
即ち、ＬＤＤ領域を、チャネル領域に向かうに連れて不
純物濃度が段階的に低下していく複数の接合領域から構
成することによって、多段階的に不純物濃度を変化させ
ることができるので、半導体層での電界の集中をより緩
和することができる。(Other Matters) Embodiments 1-1 to 1-3
Although the LDD region having one concentration has been described above, the present invention is not limited to this, and a plurality of LDD regions having different concentration differences may be provided.
That is, by forming the LDD region from a plurality of junction regions in which the impurity concentration gradually decreases toward the channel region, it is possible to change the impurity concentration in multiple stages, so that the semiconductor layer can be formed. It is possible to further reduce the concentration of the electric field.
【０１３２】また、前記ＬＤＤ領域はドレイン領域とチ
ャネル領域との間にのみ形成されても良く、このように
構成することにより、ＯＦＦ電流の低減等の効果を奏す
ると共に、薄膜トランジスタの面積を小さくすることが
可能となる。Further, the LDD region may be formed only between the drain region and the channel region. With this structure, the effect of reducing the OFF current and the like can be obtained and the area of the thin film transistor can be reduced. It becomes possible.
【０１３３】また、実施の形態１−１〜１−３では、ト
ップゲート型のＴＦＴを用いて説明したが、ボトムゲー
ト型のＴＦＴに本発明を適用することもできる。Further, in Embodiments 1-1 to 1-3, the description is made using the top gate type TFT, but the present invention can be applied to the bottom gate type TFT.
【０１３４】また、実施の形態１−１〜１−３で説明し
た薄膜トランジスタは、液晶表示装置以外にも、ＥＬ装
置にも適用することが可能である。即ち、実施の形態１
−１〜１−３に記載の薄膜トランジスタをスイッチング
素子として基板上に複数形成し、該基板を備えたＥＬ装
置とすることにより、光伝導電流を抑制した構成とする
ことができる。The thin film transistors described in Embodiments 1-1 to 1-3 can be applied to EL devices as well as liquid crystal display devices. That is, the first embodiment
A plurality of thin film transistors described in -1 to 1-3 are formed as switching elements on a substrate, and an EL device including the substrate is provided, whereby a photoconductive current can be suppressed.
【０１３５】[第２の発明群]
（第２の発明群の概念）本発明は、薄膜トランジスタ
（以下「ＴＦＴ」と称する）のＯＦＦ電流を抑えるとと
もに、ＬＤＤ領域の長さを必要最小限に押さえてＯＮ電
流の減少を抑制する構成をとることにより、高性能、高
信頼性を有するＴＦＴを実現することを目的とするもの
である。そこで、本発明者らは、真に必要なＬＤＤ領域
の長さを求めるために、ＬＤＤ領域部分をシミュレーシ
ョンにより動作解析を行い、電界のかかる領域がどの程
度かを求めた。[Second Invention Group] (Concept of the Second Invention Group) The present invention suppresses the OFF current of a thin film transistor (hereinafter referred to as “TFT”) and suppresses the length of the LDD region to a necessary minimum. The purpose of the present invention is to realize a TFT having high performance and high reliability by adopting a configuration that suppresses a decrease in ON current. Therefore, in order to obtain the length of the LDD region that is truly necessary, the present inventors performed an operation analysis of the LDD region portion by simulation and obtained the extent to which the electric field is applied.
【０１３６】図２３は、シート抵抗をパラメータとして
ＬＤＤ領域を０．５μｍから３μｍまで変化させた場合
のＶｇ−Ｉｄ特性をシミュレーションした結果を示すグ
ラフである。FIG. 23 is a graph showing the results of simulating the Vg-Id characteristics when the LDD region is changed from 0.5 μm to 3 μm using the sheet resistance as a parameter.
【０１３７】この結果より、Ｖｇ−Ｉｄ特性はＬＤＤ領
域の濃度に対して大きな依存性を持つが、ＬＤＤ領域の
長さに対しては依存性を持たないことが確認された。以
下にこの原因について考察する。From this result, it was confirmed that the Vg-Id characteristic has a large dependency on the concentration of the LDD region, but does not have a dependency on the length of the LDD region. The cause is considered below.
【０１３８】図２４にチャンネル領域とＬＤＤ領域にお
いて、ＴＦＴをＯＦＦ状態にした場合（Ｖｇ＝−１０
Ｖ、Ｖｄ＝６Ｖ時）の電界をシミュレーションした結果
を示す。FIG. 24 shows the case where the TFT is turned off in the channel region and the LDD region (Vg = -10).
The result of simulating the electric field of V, Vd = 6V) is shown.
【０１３９】前記シミュレーション結果より、電界のか
かる領域はシート抵抗に依存しており、シート抵抗が２
０ｋΩ／□の場合は０．４μｍ程度、シート抵抗が１０
０ｋΩ／□の場合では１．０μｍであることが確認でき
た。From the above simulation results, the region to which the electric field is applied depends on the sheet resistance, and the sheet resistance is 2
When 0 kΩ / □, the sheet resistance is about 0.4 μm and the sheet resistance is 10.
It was confirmed that it was 1.0 μm in the case of 0 kΩ / □.
【０１４０】従って、電界のかかる領域以上にＬＤＤ領
域を大きくしても電界の緩和効果には効果が無く、単に
トランジスタのチャンネル領域に抵抗が直列に挿入され
るだけであることが解った。Therefore, it has been found that even if the LDD region is made larger than the region to which the electric field is applied, there is no effect on the effect of relaxing the electric field, and the resistor is simply inserted in series in the channel region of the transistor.
【０１４１】また、図２５は、実際のＬＤＤ領域を持つ
ＴＦＴの、ＬＤＤ領域の長さ（ΔＬ）とＯＦＦ電流及び
ＬＤＤ領域の長さ（ΔＬ）とＯＮ電流との関係を示すグ
ラフである。尚、ＬＤＤ領域のシート抵抗は１００ｋΩ
／□である。FIG. 25 is a graph showing the relationship between the LDD region length (ΔL) and the OFF current, and the LDD region length (ΔL) and the ON current in the TFT having the actual LDD region. The sheet resistance in the LDD area is 100 kΩ.
/ □.
【０１４２】図２５（ａ）に示すように、ＬＤＤ領域を
１μｍより長くしても、ＯＦＦ電流の低減効果は無く、
前述したシミュレーション結果を反映している。また、
図２５（ｂ）に示すように、ＬＤＤ領域が１．５μｍよ
り長くなると、ＯＮ電流を十分確保することができずに
ＯＮ電流は低減した。この結果より、ＬＤＤ領域の範囲
を１μｍ以上１．５μｍ以下とすることにより、ＯＮ電
流を十分確保すると共にＯＦＦ電流を小さく押さえるこ
とが可能となる。尚、以下の実施の形態では、前記シミ
ュレーションに基づき、ＴＦＴを作製したものについて
具体的に説明する。また、実際のＴＦＴの作製工程にお
いては、前述のＬＤＤ領域を確実に確保するために、後
に説明するが、マスク合わせの際の合わせマークにより
決定することができる。As shown in FIG. 25A, even if the LDD region is made longer than 1 μm, there is no effect of reducing the OFF current.
It reflects the simulation results described above. Also,
As shown in FIG. 25B, when the LDD region was longer than 1.5 μm, the ON current could not be sufficiently secured, and the ON current decreased. From this result, by setting the range of the LDD region to 1 μm or more and 1.5 μm or less, it is possible to secure a sufficient ON current and suppress the OFF current to be small. In the following embodiments, a TFT manufactured based on the simulation will be specifically described. Further, in the actual manufacturing process of the TFT, in order to surely secure the above-mentioned LDD region, it can be determined by the alignment mark at the time of mask alignment, which will be described later.
【０１４３】(実施の形態２−１)図２６は、実施の形態
２−１に係る薄膜トランジスタの簡略化した断面図、図
２７は、図２６の概略平面図である。(Embodiment 2-1) FIG. 26 is a simplified sectional view of a thin film transistor according to Embodiment 2-1 and FIG. 27 is a schematic plan view of FIG.
【０１４４】本実施の形態２−１では、本発明をｎチャ
ネル薄膜トランジスタに適用した例が示されている。こ
の薄膜トランジスタ（以下、ＴＦＴと称する）１０１
は、ガラス基板１０２上に、膜厚が５００Åの多結晶シ
リコン層１０３、膜厚が１０００ÅのＳｉＯ2（二酸化
シリコン）から成るゲート絶縁層１０４、アルミニウム
から成るゲート電極１０５、及びＳｉＯ2から成る層間
絶縁層１０６が順に積層されて構成されている。前記ゲ
ート電極１０５ａは、レジスト膜１０５ｂに覆われて形
成されている。尚、前記レジスト膜１０５ｂの代わりに
金属膜を用いても良い。In Embodiment Mode 2-1, an example in which the present invention is applied to an n-channel thin film transistor is shown. This thin film transistor (hereinafter referred to as TFT) 101
Is a polycrystalline silicon layer 103 having a film thickness of 500 Å, a gate insulating layer 104 made of SiO 2 (silicon dioxide) having a film thickness of 1000 Å, a gate electrode 105 made of aluminum, and an interlayer made of SiO 2 on a glass substrate 102. The insulating layer 106 is formed by being sequentially stacked. The gate electrode 105a is formed so as to be covered with a resist film 105b. A metal film may be used instead of the resist film 105b.
【０１４５】また、前記多結晶シリコン層１０３は、ゲ
ート電極１０５ａの直下に位置するチャネル領域１０３
ｃと、不純物濃度が高いソース領域１０３ａ（ｎ＋層）
と、不純物濃度が高いドレイン領域（ｎ＋層）１０３ｂ
と、不純物濃度が低い低濃度不純物領域（ＬＤＤ領域：
ｎ−層）１０３ｄ，１０３ｅとから構成されている。低
濃度不純物領域１０３ｄは、ソース領域１０３ａとチャ
ネル領域１０３ｃとの間に介在し、低濃度不純物領域１
０３ｅは、ドレイン領域１０３ｂとチャネル領域１０３
ｃとの間に介在している。これら低濃度不純物領域１０
３ｄ，１０３ｅは、レジスト膜１０５ｂのゲート電極１
０５ａからはみ出た部分１０５ｂ1，１０５ｂ2の直下に
位置している。従って、低濃度不純物領域１０３ｄとソ
ース領域１０３ａとの接合面は、レジスト膜１０５ｂの
端面（図１の左側端面）とほぼ一致しており、低濃度不
純物領域１０３ｄとチャネル領域１０３ｃとの接合面
は、ゲート電極１０５ａの端面（図１の左側端面）とほ
ぼ一致している。また、低濃度不純物領域１０３ｅとド
レイン領域１０３ｂとの接合面は、レジスト膜１０５ｂ
の端面（図１の右側端面）とほぼ一致しており、低濃度
不純物領域１０３ｄとチャネル領域１０３ｃとの接合面
は、ゲート電極１０５ａの端面（図１の右側端面）とほ
ぼ一致している。また、本発明においては、前記低濃度
不純物領域の長さΔＬは、１μｍ以上１．５μｍ以下、
チャネル幅Ｗは５μｍに設定されている。In addition, the polycrystalline silicon layer 103 has a channel region 103 located immediately below the gate electrode 105a.
c and the source region 103a (n + layer) having a high impurity concentration
And a drain region (n + layer) 103b having a high impurity concentration
And a low-concentration impurity region (LDD region:
n-layer) 103d and 103e. The low-concentration impurity region 103d is interposed between the source region 103a and the channel region 103c, and the low-concentration impurity region 1d is formed.
03e is the drain region 103b and the channel region 103.
It intervenes with c. These low concentration impurity regions 10
3d and 103e are the gate electrodes 1 of the resist film 105b.
It is located directly below the portions 105b1 and 105b2 protruding from 05a. Therefore, the bonding surface between the low-concentration impurity region 103d and the source region 103a is substantially coincident with the end surface (left end surface in FIG. 1) of the resist film 105b, and the bonding surface between the low-concentration impurity region 103d and the channel region 103c is , Substantially coincides with the end surface of the gate electrode 105a (left end surface in FIG. 1). Further, the resist film 105b is formed on the bonding surface between the low-concentration impurity region 103e and the drain region 103b.
Of the low concentration impurity region 103d and the channel region 103c are substantially the same as the end face of the gate electrode 105a (the right end face of FIG. 1). Further, in the present invention, the length ΔL of the low concentration impurity region is 1 μm or more and 1.5 μm or less,
The channel width W is set to 5 μm.
【０１４６】また、ＴＦＴ１０１には、更に、例えばア
ルミニウムから成るソース電極１０７及びドレイン電極
１０８が設けられており、ソース電極１０７は、ゲート
絶縁層１０４及び層間絶縁層１０６に形成されているコ
ンタクトホール１０９ａを介して、ソース領域１０３ａ
に接続され、また、ドレイン電極１０８は、ゲート絶縁
層１０４及び層間絶縁層１０６に形成されているコンタ
クトホール１０９ｂを介して、ドレイン領域１０３ｂに
接続されている。Further, the TFT 101 is further provided with a source electrode 107 and a drain electrode 108 made of, for example, aluminum, and the source electrode 107 is provided with a contact hole 109a formed in the gate insulating layer 104 and the interlayer insulating layer 106. Through the source region 103a
The drain electrode 108 is connected to the drain region 103b through a contact hole 109b formed in the gate insulating layer 104 and the interlayer insulating layer 106.
【０１４７】次に、本発明の実施の形態２−１に係る薄
膜トランジスタの製造方法を説明する。図２８、図２９
は本発明の実施の形態２−１に係る薄膜トランジスタの
製造方法を示す概略断面図、図３０は、本発明の実施の
形態２−１に係る薄膜トランジスタの製造方法を示すフ
ローチャートである。Next, a method of manufacturing the thin film transistor according to the embodiment 2-1 of the present invention will be described. 28 and 29
Is a schematic cross-sectional view showing the method of manufacturing the thin film transistor according to Embodiment 2-1 of the present invention, and FIG. 30 is a flowchart showing the method of manufacturing the thin film transistor according to Embodiment 2-1 of the present invention.
【０１４８】（１）先ず、プラズマＣＶＤ法により、ガ
ラス基板１０２上に膜厚が５００Åのａ−Ｓｉ層１０５
を堆積させ、次いで４００℃で脱水素処理を行なう（図
２８（ａ））。この脱水素処理は、結晶化を行う際に水
素の脱離によるＳｉ膜のアブレーションの発生を防ぐこ
とを目的としている。尚、ａ−Ｓｉを形成する工程はプ
ラズマＣＶＤ以外でも減圧ＣＶＤやスパッタなどのプロ
セスを用いることは可能である。またプラズマＣＶＤそ
の他の方法を用いてポリシリコン膜を直接堆積すること
もできる。この場合は、後述するレーザーによるアニー
ル工程が不要となる。(1) First, the a-Si layer 105 having a film thickness of 500 Å is formed on the glass substrate 102 by the plasma CVD method.
Are deposited, and then dehydrogenation treatment is performed at 400 ° C. (FIG. 28A). This dehydrogenation treatment is intended to prevent the occurrence of ablation of the Si film due to desorption of hydrogen during crystallization. Incidentally, in the step of forming a-Si, it is possible to use processes such as low pressure CVD and sputtering other than plasma CVD. Alternatively, the polysilicon film can be directly deposited by using plasma CVD or another method. In this case, the laser annealing process described later is unnecessary.
【０１４９】（２）次いで、波長３０８ｎｍのエキシマ
レーザーを用いたレーザーアニールによりａ−Ｓｉ層１
１５の溶融再結晶化（ｐ−Ｓｉ化）を行ない、多結晶シ
リコン層１１６を形成する（図２８（ｂ））。(2) Next, the a-Si layer 1 is formed by laser annealing using an excimer laser having a wavelength of 308 nm.
Melt recrystallization (p-Si conversion) of 15 is performed to form a polycrystalline silicon layer 116 (FIG. 28B).
【０１５０】（３）次いで、多結晶シリコン層１１６を
所定形状に島化して、多結晶シリコン層１０３を形成す
る（図２８（ｃ））。(3) Next, the polycrystalline silicon layer 116 is islanded into a predetermined shape to form the polycrystalline silicon layer 103 (FIG. 28C).
【０１５１】（４）次いで、ガラス基板１０２上に、多
結晶シリコン層１０３を覆うようにして、ゲート絶縁層
１０４となる、厚さが１０００ÅのＳｉＯ2(二酸化シリ
コン) 層を形成する（図２８（ｄ））。(4) Next, a SiO 2 (silicon dioxide) layer having a thickness of 1000 Å is formed on the glass substrate 102 so as to cover the polycrystalline silicon layer 103 (FIG. 28). (D)).
【０１５２】（５）次いで、ゲート電極１０５ａとな
る、アルミニウムから成る金属層１１７を製膜する（図
２８（ｅ））。(5) Next, a metal layer 117 made of aluminum to be the gate electrode 105a is formed (FIG. 28 (e)).
【０１５３】（６）次いで、金属層１１７を所定形状に
パターニングしてゲート電極１０５ａを形成する（図２
８（ｆ））。(6) Next, the metal layer 117 is patterned into a predetermined shape to form the gate electrode 105a (FIG. 2).
8 (f)).
【０１５４】（７）次いで、ゲート電極１０５ａをマス
クとして使用し、第１回目の不純物のドープを行なう
（図２８（ｇ））。具体的にはイオンドーピング法によ
り不純物としてリンイオンをドーピングする。これによ
り、ゲート電極１０５ａの直下に位置するチャネル領域
１０３ｃは、不純物がドープされない領域となる。そし
て、多結晶シリコン層１０３のチャネル領域１０３ｃを
除く領域Ａ，Ｂは、不純物がドープされたｎ−層とな
る。尚、この場合のドーピング加速電圧は８０ｋＶでビ
ーム電流密度は1μＡ／ｃｍ2とし、高加速で低濃度のｎ
型領域を作成するものである。(7) Next, using the gate electrode 105a as a mask, the first impurity doping is carried out (FIG. 28 (g)). Specifically, phosphorus ions are doped as impurities by an ion doping method. As a result, the channel region 103c located immediately below the gate electrode 105a becomes a region not doped with impurities. Then, regions A and B of the polycrystalline silicon layer 103 excluding the channel region 103c become n-layers doped with impurities. In this case, the doping acceleration voltage is 80 kV, the beam current density is 1 μA / cm 2 , and the high acceleration and low concentration n
This is to create a type area.
【０１５５】（８）次いで、ゲート電極１０５ａを覆っ
て、フォトレジスト１１８を製膜する（図２８
（ｈ））。(8) Next, a photoresist 118 is formed so as to cover the gate electrode 105a (FIG. 28).
(H)).
【０１５６】（９）次いで、フォトレジスト１１８をパ
ターニングしてレジスト膜１０５ｂを形成する（図２９
（ａ））。ここで、（９）の工程については、図３１〜
図３４を用いて詳しく説明する。図３１は、ＬＤＤ領域
を形成する工程を説明する概略断面工程図、図３２は、
フォトマスクと基板の斜視図、図３３は同じく平面図、
図３４は、ＬＤＤ領域形成後の薄膜トランジスタの概略
断面図である。(9) Next, the photoresist 118 is patterned to form a resist film 105b (FIG. 29).
(A)). Here, as for the step (9), FIGS.
This will be described in detail with reference to FIG. FIG. 31 is a schematic cross-sectional process diagram illustrating a process of forming an LDD region, and FIG.
A perspective view of the photomask and the substrate, FIG. 33 is a plan view of the same,
FIG. 34 is a schematic cross-sectional view of the thin film transistor after forming the LDD region.
【０１５７】図７に示すように、フォトマスク１４０と
基板１０２とは対向するように配置され、フォトマスク
１４０の上方位置には位置合わせ用光源（図示せぬ）が
配置されており、前記位置合わせ用光源よりフォトマス
ク１４０及び基板１０２にそれぞれ形成された位置合わ
せマーク１４１・１４２にレーザービームを入射し、そ
れぞれの位置合わせマークの位置信号を読むことによっ
て位置合わせを行うようにしている。As shown in FIG. 7, the photomask 140 and the substrate 102 are arranged so as to face each other, and a light source for alignment (not shown) is arranged above the photomask 140. A laser beam is incident on the alignment marks 141 and 142 formed on the photomask 140 and the substrate 102 from the alignment light source, and the alignment marks are aligned by reading the position signals of the alignment marks.
【０１５８】前記フォトマスク１４０の所定位置（フォ
トマスクの隅の１０２箇所）には、略正方形状の位置合
わせマーク１４１が形成されている。また、フォトマス
ク１４０の中央位置には、基板１０２に転写する遮蔽膜
のパターン（図示せぬ）が形成されている。A substantially square alignment mark 141 is formed at a predetermined position of the photomask 140 (102 at the corner of the photomask). Further, a pattern (not shown) of a shielding film to be transferred onto the substrate 102 is formed at the central position of the photomask 140.
【０１５９】また、ガラス基板１０２上には、前記位置
合わせマーク１４１と対応する位置に、位置合わせマー
ク１４２が形成されている。該位置合わせマーク１４２
は、周囲を黒い領域で囲まれた略正方形状の透明な領域
とされている。尚、図示せぬが、前記位置合わせマーク
１４１・１４２の形状は正方形状に限定されるものでは
なく、例えば、円形状等とすることもできる。Further, alignment marks 142 are formed on the glass substrate 102 at positions corresponding to the alignment marks 141. The alignment mark 142
Is a substantially square transparent area surrounded by a black area. Although not shown, the shape of the alignment marks 141, 142 is not limited to a square shape, and may be a circular shape, for example.
【０１６０】そして、図３３(a)に示すように、フォト
マスク１４０と基板１０２との位置がずれていない場合
には、フォトマスク１４０に形成された位置合わせマー
ク１４１は、基板１０２に形成された位置合わせマーク
１４２の透明な領域の中央に位置し、その状態でＬＤＤ
領域を形成した場合には、該ＬＤＤ領域１０３ｄ・１０
３ｅの長さΔＬは１．２５μｍとなるように設定されて
いる。Then, as shown in FIG. 33A, when the photomask 140 and the substrate 102 are not misaligned with each other, the alignment mark 141 formed on the photomask 140 is formed on the substrate 102. Positioned in the center of the transparent area of the alignment mark 142, and in that state LDD
When a region is formed, the LDD region 103d.10
The length ΔL of 3e is set to be 1.25 μm.
【０１６１】また、前記基板１０２とフォトマスク１４
０の位置がずれ、位置合わせマーク１４２内に位置合わ
せマーク１４１が入っていなければ、形成されるＬＤＤ
領域の長さは１．５μｍより大きくなることが分かり、
従って、そのような場合には、位置合わせマーク１４２
内に位置合わせマーク１４１が入るように基板とフォト
マスクの位置を合わせるようにする。尚、前記位置合わ
せマーク１４１を位置合わせマーク１４２の中央に合わ
せるようにしても、実際には、図３３（ｂ）に示すよう
に、紙面上、左右にぶれる場合がある。しかし、本発明
の場合、位置合わせ装置の精度は±０．２５μｍである
ので、位置合わせマーク４２内に位置合わせマーク４１
を位置するようにすることができる。このようにして、
図３４に示すように、形成されるＬＤＤ領域３ｄ・３ｅ
の長さを１〜１．５μｍ以内とすることができるのであ
る。尚、位置合わせ装置の精度は、±０．２５μｍであ
るが、さらに精度の良い位置合わせ装置を用いれば、Ｌ
ＤＤ領域のばらつきを更に小さくすることができる。Also, the substrate 102 and the photomask 14
If the position of 0 is shifted and the alignment mark 141 is not included in the alignment mark 142, the LDD formed
It turns out that the length of the region is larger than 1.5 μm,
Therefore, in such a case, the alignment mark 142
The substrate and the photomask are aligned so that the alignment mark 141 is inside. Even if the alignment mark 141 is aligned with the center of the alignment mark 142, in actuality, as shown in FIG. However, in the case of the present invention, since the accuracy of the alignment device is ± 0.25 μm, the alignment mark 41 is located inside the alignment mark 42.
Can be located. In this way
As shown in FIG. 34, LDD regions 3d and 3e are formed.
The length can be within 1 to 1.5 μm. The accuracy of the alignment device is ± 0.25 μm, but if a more accurate alignment device is used, L
The variation in the DD area can be further reduced.
【０１６２】次に、前記基板とフォトマスクの位置合わ
せの工程について説明する。Next, the step of aligning the substrate and the photomask will be described.
【０１６３】図３１（ａ）に示すように、ゲート電極１
０５ａ上に遮蔽膜となるフォトレジストを形成する。As shown in FIG. 31A, the gate electrode 1
A photoresist serving as a shielding film is formed on 05a.
【０１６４】次に、図３１（ｂ）、（ｃ）に示すよう
に、該フォトレジストにフォトマスク１４０を介して露
光を行い、現像を行って所定のパターン状の遮蔽膜１０
５ｂを形成する。Next, as shown in FIGS. 31 (b) and 31 (c), the photoresist is exposed through a photomask 140 and developed to develop the shielding film 10 in a predetermined pattern.
5b is formed.
【０１６５】この場合、前述したように、位置合わせマ
ーク１４２の透明部分内に位置合わせマーク１４１が入
っていることを確認してから露光を行うようにする。In this case, as described above, the exposure is performed after confirming that the alignment mark 141 is included in the transparent portion of the alignment mark 142.
【０１６６】（１０）次いで、図２９（ｂ）に示すよう
に、レジスト膜１０５ｂをマスクとして使用し、第２回
目の不純物のドープを行なう。具体的には、イオンドー
ピング法により不純物としてリンイオンをドーピングす
る。この場合のドーピング加速電圧は１２ｋＶでビーム
電流密度は０．５μＡ／ｃｍ2とし、低加速で高濃度の
ｎ型領域を作成するものである。(10) Next, as shown in FIG. 29B, the resist film 105b is used as a mask to perform second impurity doping. Specifically, phosphorus ions are doped as impurities by an ion doping method. In this case, the doping accelerating voltage is 12 kV and the beam current density is 0.5 μA / cm 2, and an n-type region of low acceleration and high concentration is formed.
【０１６７】これにより、多結晶シリコン層１０３のう
ち、レジスト膜１０５ｂの直下に位置する領域を除く領
域にイオンがドープされる。よって、１回目のイオンド
ーピングにより不純物が既にドープされている領域Ａ，
Ｂのうち、レジスト膜１０５ｂに覆われていない領域
（ソース領域１０３ａ、ドレイン領域１０３ｂに相当す
る）では、更に不純物がドープされることになり、不純
物高濃度領域（ｎ＋層）となる。一方、領域Ａ，Ｂのう
ち、レジスト膜１０５ｂに覆われている領域（低濃度不
純物領域１０３ｄ，１０３ｅに相当する）では、２回目
のイオンドーピングによっては、不純物がドープされ
ず、低濃度不純物領域（ｎ−層）となる。こうして、ソ
ース領域１０３ａ（ｎ＋層）とチャネル領域１０３ｃの
間に、低濃度不純物領域１０３ｄ（ｎ−層）を形成し、
また、ドレイン領域１０３ｂ（ｎ＋層）とチャネル領域
１０３ｃの間に、低濃度不純物領域１０３ｅ（ｎ−層）
を形成することができる。しかも、ゲート電極１０５ａ
をマスクとして第１回目のイオンドーピングを行ない、
更に、レジスト膜５ｂをマスクとして第２回目のイオン
ドーピングを行なうので、ソース領域１０３ａ、低濃度
不純物領域１０３ｄ，１０３ｅ及びドレイン領域１０３
ｂを自己整合的に形成することができ、ゲート電極５と
ソース領域１０３ａの重なり部分、並びにゲート電極１
０５とドレイン領域１０３ｂの重なり部分を、考慮にい
れない程度に小さく抑えることができる。よって、ＬＤ
Ｄ領域の長さが１〜１．５μｍとした薄膜トランジスタ
を形成することができ、ＯＦＦ電流を低くすることがで
きると共に、ＯＮ電流の低下を可及的に抑えることがで
きる。As a result, the polycrystalline silicon layer 103 is doped with ions in the region except the region directly below the resist film 105b. Therefore, the region A, which is already doped with impurities by the first ion doping,
In B, a region not covered with the resist film 105b (corresponding to the source region 103a and the drain region 103b) is further doped with impurities, and becomes a high impurity concentration region (n + layer). On the other hand, in the regions A and B, which are covered with the resist film 105b (corresponding to the low-concentration impurity regions 103d and 103e), no impurities are doped by the second ion doping, and thus the low-concentration impurity regions are formed. (N-layer). Thus, the low-concentration impurity region 103d (n− layer) is formed between the source region 103a (n + layer) and the channel region 103c,
In addition, a low concentration impurity region 103e (n− layer) is provided between the drain region 103b (n + layer) and the channel region 103c.
Can be formed. Moreover, the gate electrode 105a
The first ion doping is performed by using as a mask,
Furthermore, since the second ion doping is performed using the resist film 5b as a mask, the source region 103a, the low-concentration impurity regions 103d and 103e, and the drain region 103 are formed.
b can be formed in a self-aligned manner, and the overlapping portion of the gate electrode 5 and the source region 103a and the gate electrode 1 can be formed.
The area where 05 and the drain region 103b overlap can be suppressed to a small value that cannot be taken into consideration. Therefore, LD
A thin film transistor in which the length of the D region is 1 to 1.5 μm can be formed, the OFF current can be reduced, and the decrease in the ON current can be suppressed as much as possible.
【０１６８】（１１）次いで、層間絶縁層（ＳｉＯx）
１０６を製膜する（図２９（ｃ））。(11) Next, interlayer insulating layer (SiOx)
The film of 106 is formed (FIG. 29 (c)).
【０１６９】（１２）次いで、層間絶縁層１０６及びゲ
ート絶縁層１０４にコンタクトホール１０９ａ，１０９
ｂを開口する（図２９（ｄ））。(12) Next, contact holes 109a and 109 are formed in the interlayer insulating layer 106 and the gate insulating layer 104.
b is opened (FIG. 29 (d)).
【０１７０】（１３）そして、スパッタ法により、例え
ばＡｌなどの金属層をコンタクトホール１０９ａ，１０
９ｂに充填し、金属層の上部を所定形状にパターニング
してソース電極１０７及びドレイン電極１０８を形成す
る（図２９（ｅ））。こうして、ＴＦＴ１０１が作製さ
れる。(13) Then, a metal layer such as Al is formed in the contact holes 109a and 10a by the sputtering method.
9b is filled and the upper portion of the metal layer is patterned into a predetermined shape to form the source electrode 107 and the drain electrode 108 (FIG. 29E). In this way, the TFT 101 is manufactured.
【０１７１】前記の例では、ｎチャネルＴＦＴについて
説明したけれども、ｐチャネルＴＦＴについても同様の
製造プロセスにより製造することができる。In the above example, the n-channel TFT has been described, but the p-channel TFT can be manufactured by the same manufacturing process.
【０１７２】前記製造方法により作成した薄膜トランジ
スタの電圧／電流特性を図３５に示す。更にそのＯＦＦ
電流の基板面内のばらつきを図３６に示す。FIG. 35 shows the voltage / current characteristics of the thin film transistor manufactured by the above manufacturing method. Further off
FIG. 36 shows the variation of the current in the substrate surface.
【０１７３】図３５に示すように、本実施の形態２−１
に係るＴＦＴ１０１（Ｌ３のグラフ）は、高抵抗領域で
あるＬＤＤ領域が１〜１．５μｍと小さいので、安定し
た大きいＯＮ電流と小さいＯＦＦ電流を確保できた。As shown in FIG. 35, the present embodiment 2-1 is used.
Since the LDD region, which is a high resistance region, of the TFT 101 (graph of L3) according to 1) is as small as 1 to 1.5 μm, stable large ON current and small OFF current can be secured.
【０１７４】また、アライナのあわせ精度が向上すれば
更にＬＤＤ領域の長さを小さくすることが可能であるこ
とは言うまでもない。また、ｎ−領域のキャリヤ濃度を
大きくすることによって、電界のかかる領域は小さくな
るが、一方電界のピーク値は高くなる為に、ＯＦＦ電流
は増加する。Needless to say, if the aligning accuracy of the aligner is improved, the length of the LDD region can be further reduced. Further, by increasing the carrier concentration in the n − region, the region to which the electric field is applied becomes smaller, while the peak value of the electric field becomes higher, so the OFF current increases.
【０１７５】図３７にＬＤＤ領域の濃度をパラメータと
した、薄膜トランジスタのＶｇ−Ｉｄ特性をシミュレー
ションした結果を示す。FIG. 37 shows the result of simulating the Vg-Id characteristics of the thin film transistor using the concentration of the LDD region as a parameter.
【０１７６】ＬＤＤ領域のシート抵抗が２０ｋΩ／□以
下でＯＦＦ電流は急激に大きくなる。従って、ｎ−領域
のシート抵抗は少なくとも２０ｋΩ／□以上の値が必要
である。一方、ＬＤＤ領域のシート抵抗を１００ｋΩ／
□以上にした場合、トランジスタのＯＮ電流が低下しパ
ネルの動作が不安定となった。従って、ＬＤＤ領域のシ
ート抵抗の範囲は、２０ｋΩ／□以上１００ｋΩ／□以
下とすることが望ましい。When the sheet resistance in the LDD region is 20 kΩ / □ or less, the OFF current sharply increases. Therefore, the sheet resistance in the n-region needs to be at least 20 kΩ / □ or more. On the other hand, the sheet resistance of the LDD area is 100 kΩ /
□ Above, the ON current of the transistor decreased and the panel operation became unstable. Therefore, it is desirable that the range of the sheet resistance in the LDD region is 20 kΩ / □ or more and 100 kΩ / □ or less.
【０１７７】加えて、最初の不純物ドーピングは、加速
電圧が１０ｋＶ以上３０ｋＶ以下及びビーム電流密度が
０．０５μＡ／ｃｍ2以上１μＡ／ｃｍ2以下の低速での
イオンドーピング法を用いることにより、イオンドーピ
ング時でのイオンの加速電圧が低いために、ドーピング
時における損傷を少なくすることができる。[0177] In addition, the first impurity doping by an acceleration voltage of 30kV or less and the beam current density than 10kV is an ion doping method in 0.05 A / cm 2 or more 1 .mu.A / cm 2 or less slow, ion doping Due to the low ion acceleration voltage over time, damage during doping can be reduced.
【０１７８】また、１回目の不純物ドーピング時でレジ
ストをマスクとした場合でも、レジストが変質すること
なくきれいに除去できる。Even when the resist is used as a mask during the first impurity doping, the resist can be removed cleanly without being altered.
【０１７９】あるいは２回目の不純物ドーピングは加速
電圧が３０ｋＶ以上及びビーム電流密度が１μＡ／ｃｍ
2以上の高速でのイオンドーピング法を用い、２回目の
イオンドーピング時でも十分なイオンをポリシリコンに
注入することも可能である。Alternatively, in the second impurity doping, the acceleration voltage is 30 kV or more and the beam current density is 1 μA / cm.
It is also possible to use the ion doping method at a high speed of 2 or more to inject sufficient ions into the polysilicon even during the second ion doping.
【０１８０】また、本実施の形態２−１で、ＴＦＴ１０
１を構成するＬＤＤ領域の長さΔＬは１μｍ以上１．５
μｍ以下とし、ソース−ドレイン間電圧Ｖｌｃを６Ｖ、
チャネル幅Ｗを６μｍの条件で行っている。ところで、
一般的にＯＦＦ電流は、ソース／ドレイン間の電界によ
り決定され、Ｖｌｃは、チャネル領域／ＬＤＤ領域にの
み印加されるため、電界の強さはＶｌｃ／ΔＬと表わさ
れる（Solid State Electron, 38, 2075(1995)。そし
て、電界の強さは、次式で表される。
４×１０6＜Ｖｌｃ／ΔＬ＜６×１０6 Further, in the present Embodiment 2-1, the TFT 10 is used.
1 has a length ΔL of 1 μm or more 1.5
and the source-drain voltage Vlc is 6 V,
The channel width W is 6 μm. by the way,
Generally, the OFF current is determined by the electric field between the source and the drain, and since Vlc is applied only to the channel region / LDD region, the electric field strength is expressed as Vlc / ΔL (Solid State Electron, 38, 2075 (1995), and the strength of the electric field is expressed by the following equation: 4 × 10 6 <Vlc / ΔL <6 × 10 6.
【０１８１】そして、ＯＦＦ電流は、チャネル幅Ｗに比
例するので、前記ＬＤＤ領域の長さΔＬと前記ソース−
ドレイン間電圧Ｖｌｃとチャネル幅Ｗとの関係を以下の
式（３）に表すことができる。
ΔＬ＞（Ｗ・Ｖｌｃ）／３６……（３）Since the OFF current is proportional to the channel width W, the length ΔL of the LDD region and the source-
The relationship between the drain-to-drain voltage Vlc and the channel width W can be expressed by the following equation (3). ΔL> (W ・ Vlc) / 36 …… (3)
【０１８２】前記（３）式の意味について説明する。Ｔ
ＦＴの小型化が進んだ場合には、前記ΔＬ、Ｗの値は小
さくなり、それに伴って、ソース−ドレイン間電圧Ｖｌ
ｃは低下する。そこで、ＬＤＤ領域の長さΔＬとソース
・ドレイン間電極Ｖｌｃとチャネル幅Ｗとを変化させた
ＴＦＴの特性を表２に示す。The meaning of the expression (3) will be described. T
When the size of the FT is reduced, the values of ΔL and W are reduced, and accordingly, the source-drain voltage Vl is reduced.
c decreases. Therefore, Table 2 shows the characteristics of the TFT in which the length ΔL of the LDD region, the source-drain electrode Vlc, and the channel width W are changed.
【表２】 [Table 2]
【０１８３】表２に示すように、実験例１〜５、７（即
ち、前記（１）式を満たすもの）は、ＯＦＦ電流を抑制
することができるが、実験例６（即ち、前記（３）式を
満たさないもの）は、ＯＦＦ電流を抑制することができ
ない。As shown in Table 2, Experimental Examples 1 to 5 and 7 (that is, those satisfying the above expression (1)) can suppress the OFF current, but Experimental Example 6 (that is, the above (3) Those which do not satisfy the expression ()) cannot suppress the OFF current.
【０１８４】また、前記チャネル領域のチャネル幅をＷ
とした場合、ＬＤＤ領域の長さΔＬとチャネル領域のチ
ャネル幅Ｌとチャネル幅Ｗとの関係は、下記（４’）式
で表すことができる。
ΔＬ＜３・（Ｗ／Ｌ）……（４’）The channel width of the channel region is set to W
In this case, the relationship between the length ΔL of the LDD region and the channel width L and channel width W of the channel region can be expressed by the following equation (4 ′). ΔL <3 · (W / L) …… (4 ′)
【０１８５】前記（４）式は、ＯＮ電流の制限を示すも
のであり、ＯＮ電流はＷ／Ｌに比例することにより導か
れる条件であり、ＯＮ電流の条件は、Ｗ／Ｌ＝０．５で
ΔＬが１．５μｍ以下で減少する実験結果より導かれた
ものである。そして、表１に示すように、前記（４）式
を満たす実験例１、３、４、６は、ＯＮ電流を確保する
ことができた。The above equation (4) shows the limitation of the ON current, which is a condition derived by being proportional to W / L, and the condition of the ON current is W / L = 0.5. It is derived from the experimental result that ΔL decreases at 1.5 μm or less. Then, as shown in Table 1, the experimental examples 1, 3, 4, and 6 satisfying the formula (4) could secure the ON current.
【０１８６】尚、上記（４’）式よりもさらにＯＮ電流
を確保するための好ましい条件として、下記（４）式に
より、ＯＮ電流を確保することができる。
ΔＬ＜１．５・（Ｗ／Ｌ）…（４）Incidentally, as a preferable condition for securing the ON current more than the above equation (4 '), the ON current can be secured by the following equation (4). ΔL <1.5 ・ (W / L) ... (4)
【０１８７】このように、薄膜トランジスタのＯＦＦ時
には、前記低濃度不純物領域がキャリアの枯渇する高抵
抗層となるためＯＦＦ電流の低減を図ることができる。
そして、前記（３）式より、ＬＤＤ領域の長さの指針を
決めることができ、ＯＦＦ電流低減のために必要以上に
ＬＤＤ領域を確保する必要はなくなる。また、前記
（３）式は、更に（４）式を満たすことにより、薄膜ト
ランジスタのＯＮ時には、ゲート電極からの電界の作用
により、ゲート電極下の低濃度不純物領域はキャリアと
なる電子が蓄積して低抵抗領域となり、ＯＮ電流の減少
は起こらない。よって、（３）式および（４）式を満た
す薄膜トランジスタは、ＯＮ電流を十分確保すると共に
ＯＦＦ電流を小さく押さえることが可能となる。尚、前
記チャネル幅は５μｍで行っているが、チャネル領域の
チャネル幅Ｗを微細化し、２μｍ以下とする場合には、
特に、前記関係式（３）式、（４）式は薄膜トランジス
タを作製する上での有効な指針となる。As described above, when the thin film transistor is turned off, the low-concentration impurity region serves as a high resistance layer in which carriers are depleted, so that the off current can be reduced.
Then, the formula (3) can be used to determine the guideline for the length of the LDD region, and it becomes unnecessary to secure the LDD region more than necessary to reduce the OFF current. Further, since the expression (3) further satisfies the expression (4), when the thin film transistor is turned on, electrons serving as carriers are accumulated in the low concentration impurity region under the gate electrode due to the action of the electric field from the gate electrode. It becomes a low resistance region, and the ON current does not decrease. Therefore, the thin film transistor satisfying the formulas (3) and (4) can secure a sufficient ON current and suppress the OFF current to a small value. Although the channel width is set to 5 μm, if the channel width W of the channel region is reduced to 2 μm or less,
In particular, the relational expressions (3) and (4) serve as effective guidelines for manufacturing a thin film transistor.
【０１８８】(実施の形態２−２)本実施の形態２−２で
は、前記実施の形態２−１の製造工程において、レジス
ト膜１０５ｂを形成する場合に、前記位置合わせマーク
を用いてＬＤＤ領域の長さを１μｍ以上１．５μｍ以下
とせずに、ＬＤＤ領域の長さが１μｍ以上１．５μｍ以
下の条件を満たしているものを良品とする検査工程によ
って、ＬＤＤ領域を前記範囲内とする薄膜トランジスタ
を得ることができる。従って、ＯＮ電流を十分確保する
と共にＯＦＦ電流を小さく押さえることが可能となる。
尚、本実施の形態２−２では、ＬＤＤ領域を１μｍ以上
１．５μｍ以下に限定するものではなく、前記実施の形
態２−１で説明した（３）式、（４）式の範囲とするこ
とができる。(Embodiment 2-2) In Embodiment 2-2, when the resist film 105b is formed in the manufacturing process of Embodiment 2-1 described above, the LDD region is formed by using the alignment mark. A thin film transistor having the LDD region within the above range by an inspection process in which the LDD region length is 1 μm or more and 1.5 μm or less and the LDD region length is 1 μm or more and 1.5 μm or less Can be obtained. Therefore, it becomes possible to sufficiently secure the ON current and suppress the OFF current to be small.
In addition, in the present Embodiment 2-2, the LDD region is not limited to 1 μm or more and 1.5 μm or less, and the range of the expressions (3) and (4) described in the above Embodiment 2-1 is set. be able to.
【０１８９】(その他の事項)前記実施の形態２−１、２
−２では、１種類の濃度を有する低濃度不純物領域につ
いて説明したが、本発明はこれに限定されるものではな
く、濃度差が異なる複数の低濃度不純物領域を設けるよ
うにしてもよい。即ち、低濃度不純物領域を、チャネル
領域に向かうに連れて不純物濃度が段階的に低下してい
く複数の接合領域から構成することによって、多段階的
に不純物濃度を変化させることができるので、半導体層
での電界の集中をより緩和することができる。(Other Matters) The Embodiments 2-1, 2
-2, the low concentration impurity region having one concentration has been described, but the present invention is not limited to this, and a plurality of low concentration impurity regions having different concentration differences may be provided. That is, by forming the low-concentration impurity region from a plurality of junction regions in which the impurity concentration gradually decreases toward the channel region, it is possible to change the impurity concentration in multiple stages. The concentration of the electric field in the layer can be further reduced.
【０１９０】また、前記低濃度不純物領域はドレイン領
域とチャネル領域との間にのみ形成されても良く、この
ように構成することにより、ＯＦＦ電流の低減等の効果
を奏すると共に、薄膜トランジスタの面積を小さくする
ことが可能となる。さらに、このような薄膜トランジス
タは液晶表示装置以外への適用も可能である。Further, the low-concentration impurity region may be formed only between the drain region and the channel region. With this structure, the effect of reducing the OFF current and the like can be obtained, and the area of the thin film transistor can be reduced. It is possible to make it smaller. Further, such a thin film transistor can be applied to other than the liquid crystal display device.
【０１９１】また、Ｃ−ＭＯＳインバータ回路であっ
て、ｐチャネル薄膜トランジスタとｎチャネル薄膜トラ
ンジスタのうち、少なくともｎチャネル薄膜トランジス
タを、実施の形態２−１、２−２に係る薄膜トランジス
タで構成することもできる。Further, in the C-MOS inverter circuit, at least the n-channel thin film transistor among the p-channel thin film transistor and the n-channel thin film transistor can be formed by the thin film transistor according to the embodiments 2-1 and 2-2.
【０１９２】[0192]
【発明の効果】以上に説明したように、本発明の構成に
よれば、本発明の課題を十分に達成することができる。As described above, according to the constitution of the present invention, the object of the present invention can be sufficiently achieved.
【０１９３】即ち、第１の発明群では、ＯＮ電流を十分
確保すると共に、光照射時の光伝導電流を小さく押さえ
ることが可能となり、消費電力が小さく、信頼性向上並
びに特性向上に対して、極めてその効果は大である。That is, in the first invention group, it is possible to secure a sufficient ON current and suppress the photoconductive current at the time of light irradiation to be small, which consumes less power and improves reliability and characteristics. The effect is extremely large.
【０１９４】また、第２の発明群では、ＯＮ電流を十分
確保すると共に、ＯＦＦ電流を小さく押さえることが可
能となり、消費電力が小さく、合わせて信頼性向上並び
に特性向上に対して、極めてその効果が大である薄膜ト
ランジスタを提供することができる。In the second invention group, the ON current can be sufficiently secured and the OFF current can be suppressed to a small value, the power consumption is small, and the effect of improving reliability and characteristics can be greatly improved. It is possible to provide a thin film transistor having a large size.
【図１】ＴＦＴを構成するチャネル領域のチャネル幅Ｗ
と光伝導電流（ＯＦＦ電流：ＩOFF）との関係、及びバ
ックライト輝度と光伝導電流との関係を示す図FIG. 1 is a channel width W of a channel region forming a TFT.
And the photoconductive current (OFF current: IOFF), and the relationship between the backlight brightness and the photoconductive current.
【図２】ＴＦＴをＯＦＦ状態にした場合の電界をシミュ
レーションした結果を示す図FIG. 2 is a diagram showing a result of simulating an electric field when a TFT is turned off.
【図３】シミュレーションにより得られたシート抵抗と
空乏層幅との関係を示す図FIG. 3 is a diagram showing a relationship between a sheet resistance and a depletion layer width obtained by simulation.
【図４】シミュレーション（Ｗ＝４μｍの場合）により
求められた空乏層幅と該空乏層幅に対応するシート抵抗
での光伝導電流との関係を測定した結果を示す図FIG. 4 is a diagram showing a result of measuring a relationship between a depletion layer width obtained by a simulation (when W = 4 μm) and a photoconductive current at a sheet resistance corresponding to the depletion layer width.
【図５】アクティブマトリックスの等価回路を示す図FIG. 5 is a diagram showing an equivalent circuit of an active matrix.
【図６】画素電圧ロスのシミュレーション結果を示す図FIG. 6 is a diagram showing a simulation result of pixel voltage loss.
【図７】本発明の実施の形態１−１に係る薄膜トランジ
スタを画素スイッチング素子として使用した液晶表示装
置の概略断面図FIG. 7 is a schematic cross-sectional view of a liquid crystal display device using the thin film transistor according to Embodiment 1-1 of the present invention as a pixel switching element.
【図８】本発明の実施の形態１−１に係る薄膜トランジ
スタの概略断面図FIG. 8 is a schematic sectional view of a thin film transistor according to Embodiment 1-1 of the present invention.
【図９】図８の概略平面図9 is a schematic plan view of FIG.
【図１０】本発明の実施の形態１−１に係る薄膜トラン
ジスタの製造方法を示す概略断面図FIG. 10 is a schematic cross-sectional view showing the method of manufacturing the thin film transistor according to the embodiment 1-1 of the present invention.
【図１１】同じく薄膜トランジスタの製造方法を示す概
略断面図FIG. 11 is a schematic sectional view showing a method of manufacturing a thin film transistor.
【図１２】同じく薄膜トランジスタの製造方法を示すフ
ローチャートFIG. 12 is a flowchart showing a method of manufacturing a thin film transistor.
【図１３】薄膜トランジスタの電圧／電流特性を示す図FIG. 13 is a diagram showing voltage / current characteristics of a thin film transistor.
【図１４】ＯＦＦ電流の基板面内のばらつきを示す図FIG. 14 is a diagram showing variations in OFF current within a substrate surface.
【図１５】ｎ型領域の濃度をパラメータとした、薄膜ト
ランジスタのＶｇ−Ｉｄ特性をシミュレーションした結
果を示す図FIG. 15 is a diagram showing a result of simulating Vg-Id characteristics of a thin film transistor using the concentration of an n-type region as a parameter.
【図１６】ＴＦＴをＯＦＦした場合の電界をシミュレー
ションした結果を示す図FIG. 16 is a diagram showing a result of simulating an electric field when the TFT is turned off.
【図１７】本発明の実施の形態１−２に係る薄膜トラン
ジスタの製造方法を示す概略断面図FIG. 17 is a schematic cross-sectional view showing the method of manufacturing the thin film transistor according to the embodiment 1-2 of the present invention.
【図１８】同じく、薄膜トランジスタの製造方法を示す
概略断面図FIG. 18 is a schematic sectional view showing a method of manufacturing a thin film transistor, similarly.
【図１９】本発明の実施の形態１−３に係る薄膜トラン
ジスタを用いたＣ−ＭＯＳインバータの配線パターンを
示す平面図FIG. 19 is a plan view showing a wiring pattern of a C-MOS inverter using a thin film transistor according to Embodiment 1-3 of the present invention.
【図２０】図１９の等価回路図20 is an equivalent circuit diagram of FIG.
【図２１】図１９の矢視Ｘ−Ｘ’断面図FIG. 21 is a sectional view taken along the line X-X ′ in FIG.
【図２２】Ｃ−ＭＯＳインバータにおけるｏｎ／ｏｆｆ
時でのｎ−ｃｈトランジスタのバイアス状態における動
作ポイントを示す図FIG. 22 shows on / off in a C-MOS inverter
Of operating points in biased state of n-ch transistor at time
【図２３】シート抵抗をパラメータとしてＬＤＤ領域を
０．５μｍから３μｍまで変化させた場合のＶｇ−Ｉｄ
特性をシミュレーションした結果を示す図FIG. 23 shows Vg-Id when the LDD region is changed from 0.5 μm to 3 μm with the sheet resistance as a parameter.
Figure showing the result of simulating characteristics
【図２４】チャンネル領域とＬＤＤ領域において、ＴＦ
ＴをＯＦＦ状態にした場合（Ｖｇ＝−１０Ｖ、Ｖｄ＝６
Ｖ時）の電界をシミュレーションした結果を示す図FIG. 24 shows TF in the channel region and the LDD region.
When T is turned off (Vg = -10V, Vd = 6
The figure which shows the result of simulating the electric field
【図２５】実際のＬＤＤ領域を持つＴＦＴの、ＬＤＤ領
域の長さ（ΔＬ）とＯＦＦ電流及びＬＤＤ領域の長さ
（ΔＬ）とＯＮ電流との関係を示す図FIG. 25 is a diagram showing a relationship between an LDD region length (ΔL) and an OFF current, and an LDD region length (ΔL) and an ON current in a TFT having an actual LDD region.
【図２６】実施の形態２−１に係る薄膜トランジスタの
簡略化した断面図FIG. 26 is a simplified cross-sectional view of the thin film transistor according to Embodiment 2-1.
【図２７】図２６の概略平面図27 is a schematic plan view of FIG.
【図２８】図２８は本発明の実施の形態２−１に係る薄
膜トランジスタの製造方法を示す概略断面図FIG. 28 is a schematic cross-sectional view showing the method of manufacturing the thin film transistor according to Embodiment 2-1 of the present invention.
【図２９】本発明の実施の形態２−１に係る薄膜トラン
ジスタの製造方法を示す概略断面図FIG. 29 is a schematic cross-sectional view showing the method of manufacturing the thin film transistor according to Embodiment 2-1 of the present invention.
【図３０】本発明の実施の形態２−１に係る薄膜トラン
ジスタの製造方法を示すフローチャートFIG. 30 is a flowchart showing a method of manufacturing the thin film transistor according to the embodiment 2-1 of the present invention.
【図３１】ＬＤＤ領域を形成する工程を説明する概略断
面工程図FIG. 31 is a schematic cross-sectional process diagram illustrating a process of forming an LDD region.
【図３２】フォトマスクと基板の斜視図FIG. 32 is a perspective view of a photomask and a substrate.
【図３３】フォトマスクと基板の平面図FIG. 33 is a plan view of a photomask and a substrate.
【図３４】ＬＤＤ領域形成後の薄膜トランジスタの概略
断面図FIG. 34 is a schematic cross-sectional view of a thin film transistor after forming an LDD region.
【図３５】実施の形態２−１に係る薄膜トランジスタの
電圧／電流特性を示す図FIG. 35 is a diagram showing voltage / current characteristics of the thin film transistor according to Embodiment 2-1.
【図３６】実施の形態２−１に係る薄膜トランジスタの
ＯＦＦ電流の基板面内のばらつきを示す図FIG. 36 is a diagram showing variations in OFF current in the substrate surface of the thin film transistor according to Embodiment 2-1.
【図３７】ＬＤＤ領域の濃度をパラメータとした、ＴＦ
ＴのＶｇ−Ｉｄ特性をシミュレーションした結果を示す
図FIG. 37: TF using the concentration of the LDD region as a parameter
The figure which shows the result of having simulated the Vg-Id characteristic of T.
【図３８】輝度傾斜とクロストークについて説明するた
めの概略図FIG. 38 is a schematic diagram for explaining a brightness gradient and crosstalk.
１ 薄膜トランジスタ
２ ガラス基板
３ 多結晶シリコン層
３ａ ソース領域
３ｂ ドレイン領域
３ｃ チャネル領域
３ｄ、３ｅ 低濃度不純物領域（ＬＤＤ領域：ｎ−層）
４ ゲート絶縁層
５ａ ゲート電極
５ｂ レジスト膜
６ 層間絶縁層
７ ソース電極
８ ドレイン電極
９ａ、９ｂ コンタクトホール
１５ ａ−Ｓｉ層
１６ 多結晶シリコン層
１７ 金属層
１８ フォトレジスト
２２ ポリシリコン
２３ 酸化シリコン膜
２４ コンタクトホール
２５ ゲート電極
２６ ゲート電極パターン
２７ ドレイン電極
３０ 層間絶縁膜
３１ ソース電極
３２ ドレイン電極
５０ 液晶表示装置
５１ 液晶パネル部
５２ バックライト部
５３ 偏光板
５４ｂ ガラス基板
５５ 画素電極
５６ 配向膜
５７ 液晶層
５８ 共通電極
１０１ ガラス基板
ΔＬ ＬＤＤ領域の長さ
Ｌ チャネル領域の長さ
Ｗ チャネル領域の幅
１０１ 薄膜トランジスタ
１０２ ガラス基板
１０３ 多結晶シリコン層
１０３ａ ソース領域
１０３ｂ ドレイン領域
１０３ｃ チャネル領域
１０３ｄ、１０３ｅ 低濃度不純物領域（ＬＤＤ領域：
ｎ−層）
１０４ ゲート絶縁層
１０５ａ ゲート電極
１０５ｂ レジスト膜
１０６ 層間絶縁層
１０７ ソース電極
１０８ ドレイン電極
１０９ａ、１０９ｂ コンタクトホール
１１５ ａ−Ｓｉ層
１１７ 金属層
１１８ フォトレジスト
１２２ ｎチャネルＴＦＴ
１２３ ｐチャネルＴＦＴ
１２４ 多結晶シリコン層
１２５ ゲート電極
１２６ ソース電極
１２７ ドレイン電極
１４０ フォトマスク
１４１、１４２ 位置合わせマークDESCRIPTION OF SYMBOLS 1 thin film transistor 2 glass substrate 3 polycrystalline silicon layer 3a source region 3b drain region 3c channel region 3d, 3e low concentration impurity region (LDD region: n-layer) 4 gate insulating layer 5a gate electrode 5b resist film 6 interlayer insulating layer 7 source Electrode 8 Drain electrodes 9a, 9b Contact hole 15 a-Si layer 16 Polycrystalline silicon layer 17 Metal layer 18 Photoresist 22 Polysilicon 23 Silicon oxide film 24 Contact hole 25 Gate electrode 26 Gate electrode pattern 27 Drain electrode 30 Interlayer insulation film 31 Source electrode 32 Drain electrode 50 Liquid crystal display device 51 Liquid crystal panel unit 52 Backlight unit 53 Polarizing plate 54b Glass substrate 55 Pixel electrode 56 Alignment film 57 Liquid crystal layer 58 Common electrode 101 Glass substrate ΔL LDD region length L Channel region length W Chi Width of channel region 101 Thin film transistor 102 Glass substrate 103 Polycrystalline silicon layer 103a Source region 103b Drain region 103c Channel regions 103d and 103e Low concentration impurity regions (LDD regions:
n-layer) 104 gate insulating layer 105a gate electrode 105b resist film 106 interlayer insulating layer 107 source electrode 108 drain electrodes 109a and 109b contact hole 115 a-Si layer 117 metal layer 118 photoresist 122 n-channel TFT 123 p-channel TFT 124 many Crystal silicon layer 125 Gate electrode 126 Source electrode 127 Drain electrode 140 Photomasks 141, 142 Alignment mark
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 隆史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山野 敦浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA24 JA25 JA26 JA34 JA37 JA41 JA46 KA03 KA04 MA02 MA05 MA08 MA13 MA14 MA15 MA17 MA24 MA29 MA30 NA25 PA01 PA02 PA03 PA06 PA11 PA12 PA13 5F110 AA06 BB01 BB04 CC02 DD02 EE03 FF02 GG02 GG13 GG25 GG29 GG43 GG45 GG47 HJ01 HJ12 HL03 HL23 HM15 NN02 NN23 NN72 PP03 PP35 QQ11 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Takashi Okada 1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric Sangyo Co., Ltd. (72) Inventor Atsuhiro Yamano 1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric Sangyo Co., Ltd. F-term (reference) 2H092 JA24 JA25 JA26 JA34 JA37 JA41 JA46 KA03 KA04 MA02 MA05 MA08 MA13 MA14 MA15 MA17 MA24 MA29 MA30 NA25 PA01 PA02 PA03 PA06 PA11 PA12 PA13 5F110 AA06 BB01 BB04 CC02 DD02 EE03 FF02 GG02 GG13 GG25 GG29 GG43 GG45 GG47 HJ01 HJ12 HL03 HL23 HM15 NN02 NN23 NN72 PP03 PP35 QQ11
Claims (6)
置されたソース領域およびドレイン領域とが形成され、
前記ソース領域とチャネル領域との間、またはドレイン
領域とチャネル領域との間の少なくともいずれかに、不
純物濃度がソース領域およびドレイン領域よりも低い低
濃度不純物領域が形成された多結晶シリコン半導体層を
有する薄膜トランジスタであって、 前記低濃度不純物領域の長さをΔＬ（μｍ）、ソース−
ドレイン間電圧をＶｌｃ（Ｖ）、前記チャネル領域のチ
ャネル幅をＷ（μｍ）とした場合、ΔＬ＞（Ｗ・Ｖｌ
ｃ）／３６の関係を満たすことを特徴とする薄膜トラン
ジスタ。1. A channel region and source and drain regions arranged on both sides of the channel region are formed,
A polycrystalline silicon semiconductor layer in which a low-concentration impurity region having an impurity concentration lower than that of the source region and the drain region is formed in at least one of the source region and the channel region or between the drain region and the channel region. A thin film transistor having a length of the low concentration impurity region of ΔL (μm), a source-
When the drain-to-drain voltage is Vlc (V) and the channel width of the channel region is W (μm), ΔL> (W · Vl
c) A thin film transistor having a relationship of / 36.
ｍ）とした場合、ΔＬ＜１．５・（Ｗ／Ｌ）の関係を満
たすことを特徴とする請求項１に記載の薄膜トランジス
タ。2. The channel length of the channel region is L (μ
The thin film transistor according to claim 1, wherein the relationship of ΔL <1.5 · (W / L) is satisfied when m).
が２μｍ以下であることを特徴とする請求項２に記載の
薄膜トランジスタ。3. A channel width W (μm) of the channel region
Is 2 μm or less, The thin film transistor according to claim 2.
ｋΩ／□以上、１００ｋΩ／□以下であることを特徴と
する請求項２または請求項３に記載の薄膜トランジス
タ。4. The sheet resistance of the low concentration impurity region is 20.
4. The thin film transistor according to claim 2, wherein the film thickness is not less than kΩ / □ and not more than 100 kΩ / □.
チャネル領域との間にのみ形成されていることを特徴と
する請求項４に記載の薄膜トランジスタ。5. The thin film transistor according to claim 4, wherein the low concentration impurity region is formed only between the drain region and the channel region.
タをスイッチング素子として備えた液晶パネル部を有す
る液晶表示装置。6. A liquid crystal display device having a liquid crystal panel section provided with the thin film transistor according to claim 1 as a switching element.
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071211 |