JPH1065177A - Thin-film transistor device, manufacturing method thereof, and liquid crystal display device - Google Patents
Thin-film transistor device, manufacturing method thereof, and liquid crystal display deviceInfo
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- JPH1065177A JPH1065177A JP22227696A JP22227696A JPH1065177A JP H1065177 A JPH1065177 A JP H1065177A JP 22227696 A JP22227696 A JP 22227696A JP 22227696 A JP22227696 A JP 22227696A JP H1065177 A JPH1065177 A JP H1065177A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は液晶表示装置に用い
る薄膜トランジスタ装置及び薄膜トランジスタ装置の製
造方法並びに画素電極の制御素子として薄膜トランジス
タを用いる液晶表示装置に関するThe present invention relates to a thin film transistor device used for a liquid crystal display device, a method of manufacturing the thin film transistor device, and a liquid crystal display device using a thin film transistor as a control element of a pixel electrode.
【０００２】[0002]
【従来の技術】近年、液晶表示装置のうち、隣接する画
素間のクロストークが無く、高コントラスト表示を得ら
れ、高画質及び中間調表示が可能であり応答速度が速い
と共に、可搬性、薄型、軽量、省スペース化が実現可能
である事から薄膜トランジスタ（以下ＴＦＴと称す
る。）を制御素子として用いるアクティブマトリクス型
の液晶表示装置が多用されている。2. Description of the Related Art In recent years, among liquid crystal display devices, there is no crosstalk between adjacent pixels, a high contrast display can be obtained, a high image quality and halftone display can be performed, a high response speed, a high portability, and a low profile. An active matrix type liquid crystal display device using a thin film transistor (hereinafter referred to as a TFT) as a control element has been widely used because it can realize light weight and space saving.
【０００３】一方、大画面でありながら高密度、高精細
な液晶表示装置の実用化の要求により、高性能ＴＦＴの
開発が要望されているが、従来液晶表示装置に用いるＴ
ＦＴとしては、半導体層を挾んで透明絶縁基板に近い側
にゲート電極、対向する側にソース電極及びドレイン電
極が配置される逆スタガード構造を有するＴＦＴ或い
は、透明絶縁基板上にソース電極及びドレイン電極を形
成し、更に半導体層を挾んで透明絶縁基板と対向する側
にゲート電極を配置した正スタガード構造を有するＴＦ
Ｔが用いられていた。On the other hand, development of a high-performance TFT has been demanded due to a demand for practical use of a liquid crystal display device having a large screen and a high density and a high definition.
As the FT, a TFT having an inverted staggered structure in which a gate electrode is arranged on the side near the transparent insulating substrate with the semiconductor layer interposed therebetween, and a source electrode and a drain electrode are arranged on the opposite side, or the source electrode and the drain electrode are formed on the transparent insulating substrate TF having a positive staggered structure in which a gate electrode is disposed on the side facing the transparent insulating substrate with the semiconductor layer interposed therebetween.
T was used.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら正スタガ
ード構造のＴＦＴにあっては、ソース電極及びドレイン
電極と半導体層との間に形成されるｎ型半導体層のコン
タクトがうまく形成されず、ＴＦＴが十分なオン電流を
得られず、画質が著しく劣化されるという問題を有して
いた。一方、逆スタガード構造のＴＦＴにあっては、ソ
ース電極及びドレイン電極とゲート電極との重なりが大
きいため、ＴＦＴに生じる寄生容量が大きくなりフリッ
カや焼付けにより画質が劣化されるという問題を有して
いた。However, in the case of a TFT having a positive staggered structure, the contact of the n-type semiconductor layer formed between the source and drain electrodes and the semiconductor layer is not formed well, and the TFT is not sufficiently formed. However, there is a problem that a high ON current cannot be obtained and the image quality is significantly deteriorated. On the other hand, a TFT having an inverted staggered structure has a problem that the parasitic capacitance generated in the TFT increases due to the large overlap between the source electrode and the drain electrode and the gate electrode, and the image quality is deteriorated by flickering and burning. Was.
【０００５】しかもいずれにあってもＴＦＴの移動度に
限界があり、大型アクティブマトリクス基板への適用が
不能とされていた。Further, in any case, the mobility of the TFT is limited, so that application to a large active matrix substrate has been impossible.
【０００６】そこで本発明は上記課題を除去するもの
で、ソース電極及びドレイン電極と半導体層を接続する
ｎ型半導体層の良好なコンタクトを得るとともに、ソー
ス電極及びドレイン電極とゲート電極との重なりにより
生じる寄生容量を解消し、液晶表示装置の表示品位を向
上し、更に移動度を向上する事により大型液晶表示装置
への適用を可能とする薄膜トランジスタ装置及び薄膜ト
ランジスタ装置の製造方法並びに液晶表示装置を提供す
る事を目的とする。Accordingly, the present invention has been made to solve the above-mentioned problems, and provides a good contact of an n-type semiconductor layer for connecting a source electrode and a drain electrode to a semiconductor layer. Provided are a thin film transistor device, a manufacturing method of the thin film transistor device, and a liquid crystal display device which can be applied to a large liquid crystal display device by eliminating a parasitic capacitance generated, improving display quality of the liquid crystal display device, and further improving mobility. The purpose is to do.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決する為の
請求項１に記載の発明は、絶縁基板上に形成される薄膜
トランジスタ装置において、絶縁基板と、この絶縁基板
上に設けられる第１のゲート電極と、ゲート絶縁膜を介
し前記第１のゲート電極上方に設けられソース電極及び
ドレイン電極に接続される半導体層と、この半導体層を
挾み前記第１のゲート電極と対向する側に設けられる第
２のゲート電極とを設けるものである。According to a first aspect of the present invention, there is provided a thin film transistor device formed on an insulating substrate, comprising: an insulating substrate; and a first thin film transistor provided on the insulating substrate. A gate electrode, a semiconductor layer provided above the first gate electrode via a gate insulating film and connected to a source electrode and a drain electrode, and provided on the side opposite to the first gate electrode with the semiconductor layer interposed therebetween. And a second gate electrode to be provided.
【０００８】又上記課題を解決する為の請求項２に記載
の発明は、絶縁基板上に形成される薄膜トランジスタ装
置において、絶縁基板と、遮光膜からなり前記絶縁基板
上に設けられる第１のゲート電極とゲート絶縁膜を介し
前記第１のゲート電極上方に設けられソース電極及びド
レイン電極に接続される半導体層と、透明導電性薄膜か
らなり前記半導体層を挾み前記第１のゲート電極と対向
する側に設けられ前記絶縁基板側からの露光により前記
第１のゲート電極をマスクにして自己整合的にパターン
形成される第２のゲート電極とを設けるものである。According to a second aspect of the present invention, there is provided a thin film transistor device formed on an insulating substrate, wherein the first gate comprises an insulating substrate and a light shielding film and is provided on the insulating substrate. A semiconductor layer provided above the first gate electrode via an electrode and a gate insulating film and connected to a source electrode and a drain electrode; and a transparent conductive thin film facing the first gate electrode with the semiconductor layer interposed therebetween. And a second gate electrode which is provided on the side where the pattern is formed in a self-aligned manner using the first gate electrode as a mask by exposure from the insulating substrate side.
【０００９】又上記課題を解決する為の請求項３に記載
の発明は、請求項１又は請求項２のいずれかに記載の薄
膜トランジスタ装置において、ソース電極及びドレイン
電極が第１のゲート電極及び第２のゲート電極に対して
オフセット領域を有するものである。According to a third aspect of the present invention, there is provided a thin film transistor device according to the first or second aspect, wherein the source electrode and the drain electrode are the first gate electrode and the first electrode. The second gate electrode has an offset region.
【００１０】又上記課題を解決する為の請求項４に記載
の発明は、請求項３の薄膜トランジスタ装置において、
オフセット領域にてソース電極及びドレイン電極がＮ型
多結晶シリコン層を介して半導体層と接続されるもので
ある。According to a fourth aspect of the present invention, there is provided a thin film transistor device according to the third aspect,
The source electrode and the drain electrode are connected to the semiconductor layer via the N-type polycrystalline silicon layer in the offset region.
【００１１】又上記課題を解決する為の請求項５に記載
の発明は、絶縁基板上に遮光性の第１のゲート電極を形
成する工程と、前記ゲート電極上方にて前記絶縁基板上
に第１のゲート絶縁膜を形成する工程と、前記第１のゲ
ート絶縁膜上にソース電極及びドレイン電極を形成する
工程と、前記ソース電極及び前記ドレイン電極上方にて
前記第１のゲート絶縁膜上に半導体層及び第２の絶縁膜
を順次成膜する工程と、前記半導体層及び前記第２の絶
縁膜を前記ソース電極及び前記ドレイン電極端部と積層
する所定の形状にパターン形成する工程と、前記第２の
絶縁膜上方にて前記第１のゲート絶縁膜上に第３のゲー
ト絶縁膜を成膜する工程と、前記第１のゲート電極上に
て前記第３のゲート絶縁膜にコンタクトホールを形成す
る工程と、前記第３のゲート絶縁膜上に透明導電膜を成
膜する工程と、前記第１のゲート電極をマスクにして前
記透明導電膜を自己整合的に形状加工し前記第１のゲー
ト電極と同形状の第２のゲート電極を形成する工程と、
前記第２のゲート電極をマスクにして前記第３のゲート
絶縁膜及び前記第２のゲート絶縁膜をパターン形成する
工程と、前記第２のゲート電極をマスクにして前記半導
体層にイオンドーピングする工程と、前記第１のゲート
電極或いは前記第２のゲート電極をマスクにして前記半
導体層をエキシマレーザアニールする工程とを実施する
ものである。According to a fifth aspect of the present invention, there is provided a semiconductor device comprising: a step of forming a light-shielding first gate electrode on an insulating substrate; and a step of forming a light-shielding first gate electrode on the insulating substrate above the gate electrode. Forming a first gate insulating film, forming a source electrode and a drain electrode on the first gate insulating film, and forming a source electrode and a drain electrode on the first gate insulating film above the source electrode and the drain electrode. A step of sequentially forming a semiconductor layer and a second insulating film; and a step of patterning the semiconductor layer and the second insulating film in a predetermined shape to be laminated with the end portions of the source electrode and the drain electrode; Forming a third gate insulating film on the first gate insulating film above the second insulating film; and forming a contact hole in the third gate insulating film on the first gate electrode. Forming, and Forming a transparent conductive film on the gate insulating film, and forming a second conductive film having the same shape as the first gate electrode by self-aligning the transparent conductive film using the first gate electrode as a mask. Forming a gate electrode of
Patterning the third gate insulating film and the second gate insulating film using the second gate electrode as a mask, and ion doping the semiconductor layer using the second gate electrode as a mask And excimer laser annealing the semiconductor layer using the first gate electrode or the second gate electrode as a mask.
【００１２】又本発明を解決する為の請求項６に記載の
発明は、請求項５に記載の薄膜トランジスタ装置の製造
方法において、半導体層成膜前に第１のゲート絶縁膜を
ＮＨ3 ガス、Ｎ2 ガスＨ2 ガスのいずれか１種類以上を
含むガス雰囲気中でプラズマ処理する工程を実施するも
のである。According to a sixth aspect of the present invention, there is provided a method of manufacturing a thin film transistor device according to the fifth aspect, wherein the first gate insulating film is formed of NH 3 gas before the semiconductor layer is formed. The step of performing plasma processing in a gas atmosphere containing at least one of N 2 gas and H 2 gas is performed.
【００１３】又本発明を解決する為の請求項７に記載の
発明は、絶縁基板上の走査線及び信号線の交点にマトリ
クス状に設けられる第１のゲート電極及び、下部ゲート
絶縁膜を介し前記第１のゲート電極に対してオフセット
領域を有するよう配置されるソース電極及びドレイン電
極並びに、前記第１のゲート絶縁膜上にて前記第１のゲ
ート電極上方に設けられＮ型多結晶シリコン層を介しソ
ース電極及びドレイン電極に接続される半導体層更に
は、上部ゲート絶縁膜を介し前記半導体層上方に設けら
れる第２のゲート電極とを備えマトリクス状に配列され
る薄膜トランジスタと、マトリクス状に配列され前記ソ
ース電極により前記薄膜トランジスタに接続される画素
電極とを有するアクティブマトリクス基板と、このアク
ティブマトリクス基板に対向され対向電極を有する対向
基板と、前記アクティブマトリクス基板及び前記対向基
板の間に封入される液晶組成物とを設けるものである。According to a seventh aspect of the present invention, there is provided a semiconductor device comprising: a first gate electrode provided in a matrix at an intersection of a scanning line and a signal line on an insulating substrate; A source electrode and a drain electrode arranged so as to have an offset region with respect to the first gate electrode; and an n-type polycrystalline silicon layer provided on the first gate insulating film and above the first gate electrode. A thin film transistor arranged in a matrix comprising a semiconductor layer connected to the source electrode and the drain electrode via the gate electrode and a second gate electrode provided above the semiconductor layer via an upper gate insulating film; An active matrix substrate having a pixel electrode connected to the thin film transistor by the source electrode; A counter substrate having a counter to the counter electrode, is intended to provide a liquid crystal composition sealed between the active matrix substrate and the counter substrate.
【００１４】そしてこの様な構成により本発明は、ゲー
ト電極を２層構造とすると共に良好なオーミックコンタ
クトを得る事によりＴＦＴの移動度を向上し、大型液晶
表示装置への適用を可能にするとともに、ソース電極及
びドレイン電極とゲート電極とをオフセットする事によ
り、ＴＦＴにかかる寄生容量を無くし、表示品位の向上
を図るものである。更に上下２層のゲート電極の一方
を、他方をマスクにして自己整合的に形成して薄膜トラ
ンジスタ製造時の工程数を減少し或いは、ソース電極及
びドレイン電極と半導体層とのコンタクト部分を自己整
合的に形成し工程数を減少する事により、製造時間を短
縮し、更には歩留まりの低下を防止する事により、薄膜
トランジスタ装置及び液晶表示装置の生産性向上を図る
ものである。With such a configuration, the present invention improves the mobility of the TFT by forming the gate electrode into a two-layer structure and obtaining a good ohmic contact, thereby enabling application to a large-sized liquid crystal display device. By offsetting the source and drain electrodes and the gate electrode, the parasitic capacitance applied to the TFT is eliminated and the display quality is improved. Further, one of the upper and lower gate electrodes is formed in a self-aligned manner by using the other as a mask to reduce the number of steps in manufacturing a thin film transistor, or to form a contact portion between the source and drain electrodes and the semiconductor layer in a self-aligned manner. By reducing the number of steps to reduce the number of steps, the manufacturing time is shortened, and the yield is prevented from lowering, thereby improving the productivity of the thin film transistor device and the liquid crystal display device.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態を図１
乃至図５を参照して説明する。１０は、アクティブマト
リクス型の液晶表示装置であり、駆動素子としてＴＦＴ
１１を用いるアクティブマトリクス基板１２及び対向基
板１３の間に、低温キュア型のポリイミド樹脂からなる
配向膜１４を介して、液晶組成物１６を挾持すると共に
偏光板１７を有している。FIG. 1 is a block diagram showing an embodiment of the present invention.
This will be described with reference to FIGS. Reference numeral 10 denotes an active matrix type liquid crystal display device, which has a TFT as a driving element.
A liquid crystal composition 16 is sandwiched between an active matrix substrate 12 using a substrate 11 and an opposing substrate 13 via an alignment film 14 made of a low-temperature curing type polyimide resin, and a polarizing plate 17 is provided.
【００１６】ここでアクティブマトリクス基板１２は、
透明なガラス（例えば日本電気碍子社製ＯＡ−２）から
なる絶縁基板１８上に、遮光性を有するモリブデン−タ
ングステン合金（ＭｏＷ）の様なモリブデン合金からな
り、走査線７と一体的に形成される厚さ０．１μｍの第
１のゲート電極２０がパターン形成され、その上には、
酸窒化シリコン（ＳｉＯＮｘ）、酸化シリコン（ＳｉＯ
ｘ）或いは窒化シリコン（ＳｉＮｘ）からなる厚さ０．
５μｍの下部ゲート絶縁膜である第１のゲート絶縁膜２
１が被覆されている。この第１のゲート絶縁膜２１を介
した第１のゲート電極２０上方には、アモルファスシリ
コン（以下ａ−Ｓｉと称する。）からなる厚さ０．１μ
ｍの半導体層２２及び良好なオーミックコンタクトを得
るためのｎ型多結晶シリコン層２３がオフセット領域
［Ｂ］、［Ｃ］に形成され、これ等半導体層２２及びｎ
型多結晶シリコン層２３を挾み、端部に３０°のテーパ
角度が形成されるモリブデン−タングステン合金（Ｍｏ
Ｗ）からなる厚さ０．３μｍのソース電極２４及びドレ
イン電極２６が設けられている。Here, the active matrix substrate 12
A molybdenum alloy such as a molybdenum-tungsten alloy (MoW) having a light-shielding property is formed on an insulating substrate 18 made of transparent glass (for example, OA-2 manufactured by Nippon Electric Insulators) and formed integrally with the scanning lines 7. A first gate electrode 20 having a thickness of 0.1 μm is patterned and formed thereon.
Silicon oxynitride (SiONx), silicon oxide (SiO
x) or silicon nitride (SiNx) having a thickness of 0.1 mm.
First gate insulating film 2 which is a lower gate insulating film of 5 μm
1 is coated. Above the first gate electrode 20 via the first gate insulating film 21, a thickness of 0.1 μm made of amorphous silicon (hereinafter referred to as a-Si).
m semiconductor layer 22 and an n-type polycrystalline silicon layer 23 for obtaining a good ohmic contact are formed in the offset regions [B] and [C].
Molybdenum-tungsten alloy (Mo) having a taper angle of 30 °
A source electrode 24 and a drain electrode 26 having a thickness of 0.3 μm and made of W) are provided.
【００１７】更に半導体層２２上には窒化シリコン（Ｓ
ｉＮｘ）からなる厚さ０．０５μｍの第２のゲート絶縁
膜２７、厚さ０．３５μｍの第３のゲート絶縁膜２８を
介し、インジウム錫酸化物（以下ＩＴＯと称する。）か
らなり、第１のゲート電極２０と導通される同形状の厚
さ０．３μｍの第２のゲート電極３０がオーバーラップ
するよう形成され、信号線８及び走査線７の交点にＴＦ
Ｔ１１を形成している。尚、第２のゲート絶縁膜２７及
び第３のゲート絶縁膜２８の２層構造により上部ゲート
絶縁膜を構成している。そしてＴＦＴ１１上面は窒化シ
リコン（ＳｉＮｘ）からなる絶縁保護膜３２により被覆
され、更に第１のゲート絶縁膜２１上には厚さ０．１μ
ｍのＩＴＯからなる画素電極３３がパターン形成されソ
ース電極２４と接続されている。Further, on the semiconductor layer 22, silicon nitride (S
a first gate insulating film 27 made of iNx) having a thickness of 0.05 μm and a third gate insulating film 28 having a thickness of 0.35 μm, and made of indium tin oxide (hereinafter referred to as ITO); A second gate electrode 30 of the same shape and having a thickness of 0.3 μm, which is electrically connected to the gate electrode 20, is formed so as to overlap with each other.
T11 is formed. Note that an upper gate insulating film is formed by a two-layer structure of the second gate insulating film 27 and the third gate insulating film 28. Then, the upper surface of the TFT 11 is covered with an insulating protective film 32 made of silicon nitride (SiNx), and a thickness of 0.1 μm is formed on the first gate insulating film 21.
A pixel electrode 33 made of m ITO is patterned and connected to the source electrode 24.
【００１８】一方対向基板１３は、透明なガラスからな
る絶縁基板３４上にＩＴＯからなる対向電極３６を有し
ている。On the other hand, the counter substrate 13 has a counter electrode 36 made of ITO on an insulating substrate 34 made of transparent glass.
【００１９】次に液晶表示装置１０に用いるＴＦＴ１１
の製造方法について述べる。先ず絶縁基板１８上にスパ
ッタリング法によりモリブデン−タングステン合金（Ｍ
ｏ−Ｗ）を成膜し、フォトレジスト（図示せず）をマス
クとしてフォトエッチング加工するフォトリソグラフィ
技術を用い、図４（ａ）に示す様に走査線７及び第１の
ゲート電極２０をパターン形成する。Next, the TFT 11 used in the liquid crystal display device 10
Will be described. First, a molybdenum-tungsten alloy (M
oW), and using the photolithography technique of photoetching using a photoresist (not shown) as a mask, the scanning line 7 and the first gate electrode 20 are patterned as shown in FIG. Form.
【００２０】次に絶縁基板１８を３５０℃に加熱してシ
ランガス（ＳｉＯ4 ）、亜酸化窒素ガス（Ｎ2 Ｏ）、ア
ンモニアガス（ＮＨ3 ）、窒素ガス（Ｎ2 ）等からなる
ガス雰囲気中でグロー放電によるプラズマＣＶＤ法によ
り図４（ｂ）に示すように第１のゲート絶縁膜２１を成
膜する。続いて第１のゲート絶縁膜２１上にスパッタリ
ング法によりモリブデン−タングステン合金（Ｍｏ−
Ｗ）を成膜し、フォトリソグラフィ技術により図４
（ｃ）に示すようにソース電極２４及び信号線８と一体
のドレイン電極２６をパターン形成する。Next, the insulating substrate 18 is heated to 350 ° C. in a gas atmosphere composed of silane gas (SiO 4 ), nitrous oxide gas (N 2 O), ammonia gas (NH 3 ), nitrogen gas (N 2 ) and the like. As shown in FIG. 4B, a first gate insulating film 21 is formed by a plasma CVD method using glow discharge. Subsequently, a molybdenum-tungsten alloy (Mo-
W) is formed and photolithography is used to form FIG.
As shown in (c), the drain electrode 26 integral with the source electrode 24 and the signal line 8 is formed by patterning.
【００２１】更にプラズマＣＶＤ装置内で、１３３Ｐａ
以上の高真空条件下で絶縁基板１８を３５０℃に加熱し
た後、装置内に水素ガス（Ｈ2 ）又はチッソガス
（Ｎ2 ）又はアンモニアガス（ＮＨ3 ）を２００ｓｃｃ
ｍ導入し、１６０Ｐａに調圧し、この雰囲気中でグロー
放電を発生させ、５分間プラズマ処理を施す。これによ
り、第１のゲート絶縁膜２１と半導体層２２との界面が
良好に形成され、ＴＦＴ１１の電流電圧特性においてＯ
ＦＦ領域のはね上がりを防止する。Further, in a plasma CVD apparatus, 133 Pa
After the insulating substrate 18 is heated to 350 ° C. under the above high vacuum condition, hydrogen gas (H 2 ), nitrogen gas (N 2 ) or ammonia gas (NH 3 ) is introduced into the apparatus at 200 scc.
m, the pressure is adjusted to 160 Pa, glow discharge is generated in this atmosphere, and plasma treatment is performed for 5 minutes. Thereby, the interface between the first gate insulating film 21 and the semiconductor layer 22 is formed well, and the current-voltage characteristics of the TFT 11 are
The FF area is prevented from jumping.
【００２２】この後、装置内にシランガス（Ｓｉ
Ｈ4 ）、水素ガス（Ｈ2 ）からなるガスを導入し、プラ
ズマＣＶＤ法によりａ−Ｓｉ膜２２ａを成膜し、更にグ
ロー放電を維持しながらシランガス（ＳｉＨ4 ）を停止
し、装置内の導入ガスを水素ガス（Ｈ2 ）或いはヘリウ
ムガス（Ｈｅ）或いはアンモニアガス（ＮＨ3 ）或いは
窒素ガス（Ｎ2 ）に切り替える。続いて、水素ガス（Ｈ
2 ）からアンモニアガス（ＮＨ3 ）、窒素ガス（Ｎ2 ）
等からなるゲート絶縁膜形成ガスに切り替え、放電を持
続させ、再びシランガス（ＳｉＨ4 ）を導入し、図４
（ｄ）に示す様に第２のゲート絶縁膜２７を成膜する。Thereafter, silane gas (Si
H 4 ) and hydrogen gas (H 2 ) are introduced, an a-Si film 22a is formed by plasma CVD, and the silane gas (SiH 4 ) is stopped while maintaining glow discharge. The introduced gas is switched to hydrogen gas (H 2 ), helium gas (He), ammonia gas (NH 3 ), or nitrogen gas (N 2 ). Subsequently, hydrogen gas (H
2 ) ammonia gas (NH 3 ), nitrogen gas (N 2 )
The gas is switched to a gate insulating film forming gas composed of the above, the discharge is continued, and a silane gas (SiH 4 ) is introduced again, and FIG.
As shown in (d), a second gate insulating film 27 is formed.
【００２３】次にフォトリソグラフィ技術により図４
（ｅ）に示す様に半導体層２２及び第２のゲート絶縁膜
２７をパターン形成する。Next, FIG.
As shown in (e), the semiconductor layer 22 and the second gate insulating film 27 are patterned.
【００２４】この後、プラズマＣＶＤ装置内で、１３３
Ｐａ以上の高真空条件下で絶縁基板１８を３５０℃に加
熱した後、装置内にてシランガス（ＳｉＨ4 ）、窒素ガ
ス（Ｎ2 ）、アンモニアガス（ＮＨ3 ）等からなるガス
雰囲気中でグロー放電によるプラズマＣＶＤ法により図
４（ｆ）に示す様に第３のゲート絶縁膜２８を成膜し、
フォトリソグラフィ技術により図４（ｇ）に示すように
コンタクトホール３７を形成する。After that, in a plasma CVD apparatus, 133
After the insulating substrate 18 is heated to 350 ° C. under a high vacuum condition of Pa or more, the substrate is glowed in a gas atmosphere composed of silane gas (SiH 4 ), nitrogen gas (N 2 ), ammonia gas (NH 3 ), and the like. As shown in FIG. 4F, a third gate insulating film 28 is formed by a plasma CVD method using discharge.
A contact hole 37 is formed by photolithography as shown in FIG.
【００２５】更に図４（ｈ）に示す様にスパッタ法によ
りＩＴＯ薄膜３０ａを成膜する。尚、ＩＴＯ薄膜３０ａ
はコンタクトホール３７を介して第１のゲート電極２０
に接続される。そして絶縁基板１８背面から露光し、第
１のゲート電極２０、ソース電極２４及びドレイン電極
２６をマスクにしてＩＴＯ薄膜３０ａ上に形成された感
光性レジスト（図示せず）をパターン形成し、この感光
性レジストを用いＩＴＯ薄膜３０ａをエッチングする裏
面露光技術によりＩＴＯ薄膜３０ａを図４（ｉ）に示す
様に第１のゲート電極２０、ソース電極２４及びドレイ
ン電極２６に対して自己整合的にパターニングし、第２
のゲート電極３０を形成する。Further, as shown in FIG. 4H, an ITO thin film 30a is formed by a sputtering method. The ITO thin film 30a
Is the first gate electrode 20 through the contact hole 37
Connected to. Then, exposure is performed from the back of the insulating substrate 18, and a photosensitive resist (not shown) formed on the ITO thin film 30a is patterned using the first gate electrode 20, the source electrode 24, and the drain electrode 26 as a mask. The ITO thin film 30a is patterned in a self-aligned manner with respect to the first gate electrode 20, the source electrode 24 and the drain electrode 26 as shown in FIG. , Second
Of the gate electrode 30 is formed.
【００２６】次いでパターン形成されたＩＴＯ薄膜３０
ａをマスクにして図４（ｊ）に示す様に第２のゲート絶
縁膜２７及び第３のゲート絶縁膜２８をパターン形成
し、第２のゲート電極３０両側のオフセット領域にてａ
−Ｓｉ膜２２ａを露出させ、イオンドーピング及びエキ
シマレーザアニールを実施する。Next, the patterned ITO thin film 30 is formed.
4A, a second gate insulating film 27 and a third gate insulating film 28 are formed in a pattern as shown in FIG. 4J, and a is formed in the offset regions on both sides of the second gate electrode 30.
Exposing the Si film 22a and performing ion doping and excimer laser annealing;
【００２７】即ち、図４（ｊ）の様に形成された絶縁基
板１８に、水素ガス（Ｈ2 ）で５％に希釈したホスフィ
ンガス（ＰＨ3 ）をプラズマ分解して発生したリン
（Ｐ）イオンを質量分離を行わずに一括して、ドーズ量
３×１０16ｃｍ-2、加速電圧６０ｋＶで加速し、露出さ
れたａ−Ｓｉ膜２２ａに打ち込み、続いて第１或いは第
２のゲート電極２０、３０側のいずれかから波長３０８
ｎｍのＸｅＣｌエキシマレーザをエネルギー密度７０ｍ
Ｊｃｍ-2で照射し、露出部のａ−Ｓｉ膜２２ａを低抵抗
のｎ型多結晶シリコン層２３に結晶化し、ＴＦＴ１１を
形成する。That is, phosphorus (P) generated by plasma decomposition of phosphine gas (PH 3 ) diluted to 5% with hydrogen gas (H 2 ) is applied to the insulating substrate 18 formed as shown in FIG. The ions are collectively accelerated at a dose of 3 × 10 16 cm −2 and at an acceleration voltage of 60 kV without performing mass separation, and are implanted into the exposed a-Si film 22a, followed by the first or second gate electrode. Wavelength 308 from either 20 or 30 side
nm XeCl excimer laser with energy density 70m
Irradiation is performed at Jcm −2 to crystallize the exposed portion of the a-Si film 22 a into a low-resistance n-type polycrystalline silicon layer 23 to form the TFT 11.
【００２８】そしてこの後、プラズマＣＶＤ法により絶
縁保護膜３２を成膜し、フォトリソグラフィ技術によ
り、ＴＦＴ１１部分を保護する様に残して、その周囲の
周辺電極部、及び画素電極部上方を除去するよう絶縁保
護膜３２をパターン形成する。更にＩＴＯ膜をスパッタ
法により成膜し、フォトリソグラフィ技術により画素電
極３３をパターン形成しアクティブマトリクス基板１２
を得る事となる。，一方対向基板１３にあっては、絶縁
基板３４上全面にスパッタ法により対向電極３６を形成
する。そしてアクティブマトリクス基板１２及び対向基
板１３の対向する面に、夫々配向膜１４を塗布し、両基
板１２、１３の対向時に配光軸が９０°となるようにラ
ビング処理した後、反対面に偏光板１７を貼着し両基板
１２、１３を対向して組み立て、セル化し、その間隙に
液晶組成物１６を注入した後封止し、液晶表示装置１０
を形成する。Thereafter, an insulating protective film 32 is formed by a plasma CVD method, and the peripheral electrode portion and the upper portion of the pixel electrode portion are removed by a photolithography technique while leaving the TFT 11 to be protected. The insulating protective film 32 is formed by patterning. Further, an ITO film is formed by a sputtering method, and a pixel electrode 33 is formed in a pattern by a photolithography technique.
Will be obtained. On the other hand, in the counter substrate 13, a counter electrode 36 is formed on the entire surface of the insulating substrate 34 by a sputtering method. Then, an orientation film 14 is applied to the opposing surfaces of the active matrix substrate 12 and the opposing substrate 13, respectively. A plate 17 is adhered, the two substrates 12 and 13 are assembled to face each other, a cell is formed, a liquid crystal composition 16 is injected into a gap between the cells, and the cell is sealed.
To form
【００２９】尚この液晶表示装置１０に用いたＴＦＴ１
１の電流電圧特性を測定したところ図５のグラフ（イ）
に示すように、グラフ（ロ）に示す従来の逆スタガード
構造のＴＦＴ或いはグラフ（ハ）に示す従来の正スタガ
ード構造のＴＦＴに比し、良好な電流特性を得られた。The TFT 1 used in the liquid crystal display device 10
When the current-voltage characteristics of No. 1 were measured, the graph of FIG.
As shown in the graph, better current characteristics were obtained as compared with the conventional TFT of the reverse staggered structure shown in graph (b) or the conventional TFT of the normal staggered structure shown in graph (c).
【００３０】この様に構成すれば、ＴＦＴ１１は、半導
体層２２を挾み第１のゲート電極２０及び、第２のゲー
ト電極３０の２層のゲートを有する事から、移動度が向
上され、十分なオン電流を得られ、大画面、高精細な液
晶表示装置への適用も可能となる。しかも第２のゲート
電極３０が、第１のゲート電極２０をマスクとして完全
自己整合的に形成され、両ゲート電極３０がずれを生じ
る事なく完全にオーバーラップされる事からもその特性
が低下される事なく、より良好な特性を有する事とな
る。更に、ｎ型多結晶シリコン層２３形成時、第２のゲ
ート電極３０をマスクにして自己整合的に露出されたａ
−Ｓｉ膜２２ａにリン（Ｐ）イオンをドーピングした後
アニールする事により容易に多結晶化出来る事から、ソ
ース電極２４及びドレイン電極２６と半導体層２２間に
て良好なコンタクトを得られる事からも移動度の向上が
図られる。又、ソース電極２４及びドレイン電極２６の
端部にテーパが形成されている事から、半導体層２２と
の断線も防止され、歩留まりが向上される。According to this structure, the TFT 11 has the two gates of the first gate electrode 20 and the second gate electrode 30 with the semiconductor layer 22 interposed therebetween. A high ON current can be obtained, and application to a large-screen, high-definition liquid crystal display device is also possible. Moreover, the second gate electrode 30 is formed in a completely self-aligned manner using the first gate electrode 20 as a mask, and the characteristics are degraded because the two gate electrodes 30 are completely overlapped without any displacement. Without having any better properties. Further, at the time of forming the n-type polycrystalline silicon layer 23, the exposed a
-Since the polycrystalline layer can be easily formed by doping phosphorus (P) ions into the Si film 22a and then annealing, a good contact can be obtained between the semiconductor layer 22 and the source electrode 24 and the drain electrode 26. The mobility is improved. Further, since the taper is formed at the ends of the source electrode 24 and the drain electrode 26, disconnection from the semiconductor layer 22 is prevented, and the yield is improved.
【００３１】又、前述したようにｎ型多結晶シリコン層
２３が第２のゲート電極３０をマスクに完全自己整合的
に形成され、ソース電極２４及びドレイン電極２６とゲ
ート電極２０、３０との間にオフセット領域が形成され
る事から、従来これ等が重なることにより発生していた
寄生容量を解消出来、表示品位を向上出来る。Further, as described above, the n-type polycrystalline silicon layer 23 is formed in a completely self-aligned manner using the second gate electrode 30 as a mask, and is formed between the source electrode 24 and the drain electrode 26 and the gate electrodes 20 and 30. Since the offset region is formed at the bottom, the parasitic capacitance which has conventionally occurred due to the overlapping of these regions can be eliminated, and the display quality can be improved.
【００３２】更に、第２のゲート電極３０及びｎ型多結
晶シリコン層２３を自己整合的に形成出来る事から、マ
スク数を減少出来、より少ない工程数にてＴＦＴ１１或
いは液晶表示装置１０を製造出来、歩留まりを向上出来
ると共に、製造工程時間の短縮により生産性向上を図れ
る。Further, since the second gate electrode 30 and the n-type polycrystalline silicon layer 23 can be formed in a self-aligned manner, the number of masks can be reduced, and the TFT 11 or the liquid crystal display device 10 can be manufactured with a smaller number of steps. In addition, the yield can be improved, and the productivity can be improved by shortening the manufacturing process time.
【００３３】又本実施の形態にあっては、ＴＦＴ１１の
第１のゲート絶縁膜２１と半導体層２２との界面にプラ
ズマ処理が施されていることから、電流電圧特性におけ
るＯＦＦ領域のはね上がりを防止出来、良好な特性を得
られる。In the present embodiment, since the plasma treatment is applied to the interface between the first gate insulating film 21 and the semiconductor layer 22 of the TFT 11, it is possible to prevent the OFF region from jumping in the current-voltage characteristics. And good characteristics can be obtained.
【００３４】尚本発明は上記実施の形態に限られるもの
ではなく、その趣旨を変えない範囲での変更は可能であ
って、例えばゲート電極やゲート絶縁膜の材質等任意で
あり、第１のゲート電極にあっては、遮光性のタリウム
（Ｔａ）、チタン（Ｔｉ）、クロム（Ｃｒ）或いはこれ
等の合金等であっても良い。The present invention is not limited to the above embodiment, but can be changed without departing from the spirit of the present invention. For example, the material of the gate electrode or the gate insulating film is arbitrary, and The gate electrode may be made of light-shielding thallium (Ta), titanium (Ti), chromium (Cr), or an alloy thereof.
【００３５】又画素電極形成時、ゲート絶縁膜上に感光
性アクリル有機保護膜を塗布し、フォトリソグラフィ技
術により所定の形状にパターニングした後、画素電極を
成膜する等しても良い。この様にすればアレイ基板が平
坦化され歩留りを更に向上させることができる。In forming the pixel electrode, a photosensitive acrylic organic protective film may be applied on the gate insulating film, patterned into a predetermined shape by photolithography, and then the pixel electrode may be formed. By doing so, the array substrate is flattened, and the yield can be further improved.
【００３６】[0036]
【発明の効果】以上説明したように本発明によれば、Ｔ
ＦＴのゲート電極を２層に形成すると共に、ソース電極
及びドレイン電極と半導体層との良好なコンタクトを得
られる事から、ＴＦＴの移動度を向上出来、十分なオン
電流を得られ、大画面、高精細な液晶表示装置への適用
が可能となる。又、第１のゲート電極をマスクとして第
２のゲ−ト電極を完全自己整合的に形成する事から、両
ゲート電極を完全にオーバーラップ出来、両ゲート電極
のずれによる特性の低下も防止出来る。As described above, according to the present invention, T
Since the FT gate electrode is formed in two layers and good contact between the source electrode and the drain electrode and the semiconductor layer can be obtained, the mobility of the TFT can be improved, a sufficient ON current can be obtained, and a large screen and a large screen can be obtained. Application to a high-definition liquid crystal display device becomes possible. In addition, since the second gate electrode is formed in a completely self-aligned manner using the first gate electrode as a mask, both gate electrodes can be completely overlapped, and deterioration in characteristics due to a shift between the two gate electrodes can be prevented. .
【００３７】又、ソース電極及びドレイン電極とゲート
電極との間にオフセット領域が設けられる事から、ＴＦ
Ｔにかかる寄生容量を解消出来、表示品位を向上出来
る。Further, since an offset region is provided between the source and drain electrodes and the gate electrode, the TF
The parasitic capacitance on T can be eliminated, and the display quality can be improved.
【００３８】しかも、第２のゲート電極或いは、ソース
電極及びドレイン電極と半導体層間のコンタクト層は、
夫々第１のゲート電極或いは第２のゲート電極をマスク
にして自己整合的に形成されることから、ＴＦＴ製造時
のマスク数を減少出来、製造工程を低減する事により歩
留まりを向上出来ると共に、製造工程時間の短縮によっ
ても生産性を向上出来る。Moreover, the contact layer between the second gate electrode or the source and drain electrodes and the semiconductor layer is
Since the TFTs are formed in a self-aligned manner by using the first gate electrode or the second gate electrode as a mask, the number of masks at the time of manufacturing a TFT can be reduced, and the manufacturing process can be reduced, thereby improving the yield. Productivity can also be improved by shortening the process time.
【図１】本発明の実施の形態の液晶表示装置を示す概略
断面図である。FIG. 1 is a schematic sectional view showing a liquid crystal display device according to an embodiment of the present invention.
【図２】本発明の実施の形態のアクティブマトリクス基
板を示す概略平面図である。FIG. 2 is a schematic plan view showing an active matrix substrate according to an embodiment of the present invention.
【図３】本発明の実施の形態のアクティブマトリクス基
板を示す図２のＡ−Ａ´線における概略断面図である。FIG. 3 is a schematic cross-sectional view taken along line AA ′ of FIG. 2 showing the active matrix substrate according to the embodiment of the present invention.
【図４】本発明の実施の形態のＴＦＴの製造工程を示し
（ａ）はその第１のゲート電極形成時、（ｂ）はその第
１のゲート絶縁膜の成膜時、（ｃ）はそのソース電極、
ドレイン電極形成時、（ｄ）はその半導体層、第２のゲ
ート絶縁膜形成時、（ｅ）はその半導体層、第２のゲー
ト絶縁膜のパターン形成時、（ｆ）はその第３のゲート
絶縁膜形成時、（ｇ）はそのコンタクトホール形成時、
（ｈ）はそのＩＴＯ膜形成時、（ｉ）はその第２のゲー
ト電極のパターン形成時、（ｊ）はそのオフセット領域
露出パターン形成時を示す概略説明図である。4A and 4B show a manufacturing process of a TFT according to an embodiment of the present invention, wherein FIG. 4A shows a process of forming a first gate electrode, FIG. 4B shows a process of forming a first gate insulating film, and FIG. Its source electrode,
At the time of forming the drain electrode, (d) is at the time of forming the semiconductor layer and the second gate insulating film, (e) is at the time of forming the pattern of the semiconductor layer and the second gate insulating film, and (f) is at the time of forming the third gate. (G) at the time of forming the contact hole,
(H) is a schematic explanatory view showing the time of forming the ITO film, (i) is a time of forming the pattern of the second gate electrode, and (j) is a schematic explanatory view showing the time of forming the offset region exposure pattern.
【図５】本発明の実施の形態におけるＴＦＴ及び従来の
逆スタガード構造ＴＦＴ並びに従来の正スタガード構造
ＴＦＴの電流電圧特性を比較するグラフである。FIG. 5 is a graph comparing current-voltage characteristics of a TFT according to an embodiment of the present invention, a conventional inverted staggered structure TFT, and a conventional positive staggered structure TFT.
１０…液晶表示装置 １１…ＴＦＴ １２…アクティブマトリクス基板 １３…対向基板 １８…絶縁基板 ２０…第１のゲート電極 ２２…半導体層 ２３…ｎ型多結晶シリコン層 ２４…ソース電極 ２６…ドレイン電極 ２７…第２のゲート絶縁膜 ２８…第３のゲート絶縁膜 ３０…第２のゲート電極 ３６…対向電極 DESCRIPTION OF SYMBOLS 10 ... Liquid crystal display device 11 ... TFT 12 ... Active matrix substrate 13 ... Counter substrate 18 ... Insulating substrate 20 ... First gate electrode 22 ... Semiconductor layer 23 ... N-type polycrystalline silicon layer 24 ... Source electrode 26 ... Drain electrode 27 ... Second gate insulating film 28... Third gate insulating film 30... Second gate electrode 36.
Claims (7)
タ装置において、絶縁基板と、この絶縁基板上に設けら
れる第１のゲート電極と、ゲート絶縁膜を介し前記第１
のゲート電極上方に設けられソース電極及びドレイン電
極に接続される半導体層と、この半導体層を挾み前記第
１のゲート電極と対向する側に設けられる第２のゲート
電極とを具備する事を特徴とする薄膜トランジスタ装
置。1. A thin film transistor device formed on an insulating substrate, wherein the first substrate is provided with an insulating substrate, a first gate electrode provided on the insulating substrate, and a gate insulating film interposed therebetween.
A semiconductor layer provided above the gate electrode and connected to the source electrode and the drain electrode, and a second gate electrode provided on the side of the semiconductor layer opposite to the first gate electrode. Characteristic thin film transistor device.
タ装置において、絶縁基板と、遮光膜からなり前記絶縁
基板上に設けられる第１のゲート電極とゲート絶縁膜を
介し前記第１のゲート電極上方に設けられソース電極及
びドレイン電極に接続される半導体層と、透明導電性薄
膜からなり前記半導体層を挾み前記第１のゲート電極と
対向する側に設けられ前記絶縁基板側からの露光により
前記第１のゲート電極をマスクにして自己整合的にパタ
ーン形成される第２のゲート電極とを具備する事を特徴
とする薄膜トランジスタ装置。2. A thin-film transistor device formed on an insulating substrate, wherein the thin-film transistor is provided above the first gate electrode via a gate insulating film and a first gate electrode comprising a light-shielding film and provided on the insulating substrate. A semiconductor layer provided to be connected to the source electrode and the drain electrode; and a transparent conductive thin film. The semiconductor layer is provided on a side opposed to the first gate electrode with the semiconductor layer interposed therebetween. A thin film transistor device comprising: a second gate electrode formed in a self-aligned pattern using the one gate electrode as a mask.
ート電極及び第２のゲート電極に対してオフセット領域
を有する事を特徴とする請求項１または請求項２のいず
れかに記載の薄膜トランジスタ装置。3. The thin film transistor device according to claim 1, wherein the source electrode and the drain electrode have offset regions with respect to the first gate electrode and the second gate electrode.
イン電極がＮ型多結晶シリコン層を介して半導体層と接
続される事を特徴とする請求項３に記載の薄膜トランジ
スタ装置。4. The thin film transistor device according to claim 3, wherein the source electrode and the drain electrode are connected to the semiconductor layer via an N-type polycrystalline silicon layer in the offset region.
を形成する工程と、前記ゲート電極上方にて前記絶縁基
板上に第１のゲート絶縁膜を形成する工程と、前記第１
のゲート絶縁膜上にソース電極及びドレイン電極を形成
する工程と、前記ソース電極及び前記ドレイン電極上方
にて前記第１のゲート絶縁膜上に半導体層及び第２の絶
縁膜を順次成膜する工程と、前記半導体層及び前記第２
の絶縁膜を前記ソース電極及び前記ドレイン電極端部と
積層する所定の形状にパターン形成する工程と、前記第
２の絶縁膜上方にて前記第１のゲート絶縁膜上に第３の
ゲート絶縁膜を成膜する工程と、前記第１のゲート電極
上にて前記第３のゲート絶縁膜にコンタクトホールを形
成する工程と、前記第３のゲート絶縁膜上に透明導電膜
を成膜する工程と、前記第１のゲート電極をマスクにし
て前記透明導電膜を自己整合的に形状加工し前記第１の
ゲート電極と同形状の第２のゲート電極を形成する工程
と、前記第２のゲート電極をマスクにして前記第３のゲ
ート絶縁膜及び前記第２のゲート絶縁膜をパターン形成
する工程と、前記第２のゲート電極をマスクにして前記
半導体層にイオンドーピングする工程と、前記第１のゲ
ート電極或いは前記第２のゲート電極をマスクにして前
記半導体層をエキシマレーザアニールする工程と、を具
備する事を特徴とする薄膜トランジスタ装置の製造方
法。5. A step of forming a light-shielding first gate electrode on an insulating substrate; a step of forming a first gate insulating film on the insulating substrate above the gate electrode;
Forming a source electrode and a drain electrode on the gate insulating film, and sequentially forming a semiconductor layer and a second insulating film on the first gate insulating film above the source electrode and the drain electrode. The semiconductor layer and the second
Forming a pattern in a predetermined shape by laminating the insulating film with the end portions of the source electrode and the drain electrode; and forming a third gate insulating film on the first gate insulating film above the second insulating film. Forming a contact hole in the third gate insulating film on the first gate electrode, and forming a transparent conductive film on the third gate insulating film. Forming a second gate electrode having the same shape as the first gate electrode by processing the shape of the transparent conductive film in a self-aligned manner using the first gate electrode as a mask; Patterning the third gate insulating film and the second gate insulating film using a mask as a mask; ion-doping the semiconductor layer using the second gate electrode as a mask; Gate electrode or front Method of manufacturing a thin film transistor device, characterized in that comprising the step of excimer laser annealing the semiconductor layer and the second gate electrode as a mask, the.
アンモニアガス（ＮＨ3 ）、窒素ガス（Ｎ2 ）、水素ガ
ス（Ｈ2 ）のいずれか１種類以上を含むガス雰囲気中で
プラズマ処理する工程を具備する事を特徴とする請求項
５に記載の薄膜トランジスタ装置の製造方法。6. A method for forming a first gate insulating film in a gas atmosphere containing at least one of ammonia gas (NH 3 ), nitrogen gas (N 2 ), and hydrogen gas (H 2 ) before forming a semiconductor layer. The method for manufacturing a thin film transistor device according to claim 5, further comprising a step of performing a plasma treatment.
マトリクス状に設けられる第１のゲート電極及び、下絶
縁膜を介し前記第１のゲート電極に対してオフセット領
域を有するよう配置されるソース電極及びドレイン電極
並びに、前記下部ゲート絶縁膜上にて前記第１のゲート
電極上方に設けられＮ型多結晶シリコン層を介しソース
電極及びドレイン電極に接続される半導体層更には、上
部ゲート絶縁膜を介し前記半導体層上方に設けられる第
２のゲート電極とを備えマトリクス状に配列される薄膜
トランジスタと、マトリクス状に配列され前記ソース電
極により前記薄膜トランジスタに接続される画素電極と
を有するアクティブマトリクス基板と、 このアクティブマトリクス基板に対向され対向電極を有
する対向基板と、 前記アクティブマトリクス基板及び前記対向基板の間に
封入される液晶組成物とを具備する事を特徴とする液晶
表示装置。7. A first gate electrode provided in a matrix at an intersection of a scanning line and a signal line on an insulating substrate, and is arranged so as to have an offset region with respect to the first gate electrode via a lower insulating film. A source electrode and a drain electrode, and a semiconductor layer provided on the lower gate insulating film above the first gate electrode and connected to the source and drain electrodes via an N-type polycrystalline silicon layer. An active matrix including thin film transistors arranged in a matrix including a second gate electrode provided above the semiconductor layer with an insulating film interposed therebetween, and pixel electrodes arranged in a matrix and connected to the thin film transistors by the source electrodes; A substrate; a counter substrate facing the active matrix substrate, the counter substrate having a counter electrode; A liquid crystal display device characterized by comprising a liquid crystal composition sealed between the Torikusu substrate and the counter substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22227696A JPH1065177A (en) | 1996-08-23 | 1996-08-23 | Thin-film transistor device, manufacturing method thereof, and liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22227696A JPH1065177A (en) | 1996-08-23 | 1996-08-23 | Thin-film transistor device, manufacturing method thereof, and liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065177A true JPH1065177A (en) | 1998-03-06 |
Family
ID=16779845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22227696A Pending JPH1065177A (en) | 1996-08-23 | 1996-08-23 | Thin-film transistor device, manufacturing method thereof, and liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065177A (en) |
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