JP2003248041A - Apparatus and method for testing semiconductor integrated circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an apparatus and a method for testing semiconductor integrated circuits capable of easily tracking down, at low cost and in a short time, the causes of malfunction which occurs in a wave-shaping part provided for the apparatus for testing the semiconductor integrated circuit. <P>SOLUTION: A memory 22 for events outputs an event signal (signal for specifying the waveform of a test signal S4) stored in an address specified by a pattern signal S1 (S11) outputted from a pattern-generating part 10. A test signal generating part 26 modulates the event signal S31 (S32) outputted from the memory 22 for events and outputs the test signal (S4) to a test head 18 at the timing, based on a timing signal S2 outputted from a timing-generating part 12. Event recording shift registers 28 and 30, each for recording the pattern signal S11 outputted from a register 20 and the event signal S32 outputted from a register 24, are provided. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路試
験装置及び方法に係り、特にＣＰＵ（中央処理装置）、
ゲートアレイ等のロジック系の半導体集積回路の動作を
試験する半導体集積回路試験装置及び方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit test apparatus and method, and more particularly to a CPU (Central Processing Unit),
The present invention relates to a semiconductor integrated circuit testing device and method for testing the operation of a logic semiconductor integrated circuit such as a gate array.

【０００２】[0002]

【従来の技術】従来から、ＣＰＵ（中央処理装置）、Ａ
ＳＩＣ等のロジック系の半導体集積回路の初期不良を試
験する装置として半導体集積回路試験装置が用いられて
いる。この半導体集積回路試験装置は、被試験対象とし
ての半導体集積回路に対して予めプログラミングしたテ
スト信号を印加して得られた信号と期待値とを比較し、
パス・フェイルを判断することにより半導体集積回路の
良、不良を試験している。2. Description of the Related Art Conventionally, a CPU (Central Processing Unit), A
A semiconductor integrated circuit testing device is used as a device for testing an initial failure of a logic semiconductor integrated circuit such as an SIC. This semiconductor integrated circuit test device compares a signal obtained by applying a pre-programmed test signal to a semiconductor integrated circuit as an object to be tested with an expected value,
A semiconductor integrated circuit is tested for pass / fail by determining pass / fail.

【０００３】ここで、半導体集積回路の試験は、直流試
験と交流試験とに大別される。直流試験とは、被試験対
象としての半導体集積回路の特定のピンに所定の電圧値
の直流電圧を印加したときに測定される電流値が予め定
められた規格内であるか否かを判定する静的な試験であ
り、交流試験とは、パルス状のテスト信号を被測定対象
である半導体集積回路に印加したときに、期待通りの信
号が半導体集積回路から得られるか否かを判定する動的
な試験である。Here, the test of the semiconductor integrated circuit is roughly classified into a DC test and an AC test. The direct current test determines whether or not a current value measured when a direct current voltage having a predetermined voltage value is applied to a specific pin of a semiconductor integrated circuit as a test target is within a predetermined standard. An AC test is a static test that determines whether or not the expected signal is obtained from the semiconductor integrated circuit when a pulsed test signal is applied to the semiconductor integrated circuit that is the object of measurement. Test.

【０００４】半導体集積回路試験装置は、上記の交流試
験を行うために、予めプログラミングされたパターン信
号を出力するパターン発生部と、テスト信号の出力タイ
ミングを規定するタイミング信号を出力するタイミング
発生部と、パターン信号及びタイミング信号とに基づい
てテスト信号を生成する波形整形部（フォーマッタ）と
を備えている。この波形整形部は、多種多様の半導体集
積回路を試験するために、被試験対象としての半導体集
積回路の動作周波数に応じて、印加するテスト信号の周
波数を種々の周波数（数十ＭＨｚ〜数百ＭＨｚの範囲）
に設定して出力する。The semiconductor integrated circuit test apparatus includes a pattern generating section for outputting a preprogrammed pattern signal and a timing generating section for outputting a timing signal defining the output timing of the test signal in order to perform the above-mentioned AC test. , A waveform shaping section (formatter) for generating a test signal based on the pattern signal and the timing signal. In order to test a wide variety of semiconductor integrated circuits, the waveform shaping section changes the frequency of the test signal to be applied to various frequencies (several tens of MHz to several hundreds of MHz) according to the operating frequency of the semiconductor integrated circuit as the test target. MHz range)
Set to and output.

【０００５】[0005]

【発明が解決しようとする課題】ところで、上述した半
導体集積回路試験装置では、パターン発生部から出力さ
れるパターン信号が正しくプログラミングされており、
且つ半導体集積回路に異常が無い場合であっても、波形
整形部が原因で試験に異常が生ずる場合がある。波形整
形部は、前述したように、テスト信号の周波数を種々の
周波数に設定可能に構成されているが、過渡的な特性に
よって動作に不具合が生ずることがある。特に、数百Ｍ
Ｈｚと高速な動作を行っているときに、信号波形のなま
り、又は、信号波形の劣化が原因で不具合の生ずる確率
が高くなる。By the way, in the above-mentioned semiconductor integrated circuit test apparatus, the pattern signal output from the pattern generating section is correctly programmed,
Moreover, even if the semiconductor integrated circuit has no abnormality, the waveform shaping unit may cause an abnormality in the test. As described above, the waveform shaping section is configured so that the frequency of the test signal can be set to various frequencies, but there may be a malfunction in operation due to transient characteristics. Especially several hundred M
During high-speed operation at Hz, there is a high probability that a defect will occur due to the distortion of the signal waveform or the deterioration of the signal waveform.

【０００６】従来、このような不具合が生じた場合に
は、熟練した保守作業員がオシロスコープ、ロジックア
ナライザの等の高価な計測器を用いて波形整形部内の各
部の出力波形及びその出力タイミングを測定し、回路図
を参照しつつ原因の究明を行っていたため、不良原因の
究明に時間を要し、効率が悪いという問題があった。ま
た、原因究明には高価な計測器が必要になり、更に熟練
した保守作業員が必要となるため、半導体集積回路試験
装置の保守に要するコストが高くなる傾向があった。Conventionally, when such a problem occurs, a skilled maintenance worker uses an expensive measuring instrument such as an oscilloscope or a logic analyzer to measure the output waveform of each section in the waveform shaping section and its output timing. However, since the cause was investigated while referring to the circuit diagram, it took time to find out the cause of the defect and there was a problem that the efficiency was poor. In addition, an expensive measuring instrument is required for investigating the cause, and more skilled maintenance workers are required. Therefore, the cost required for the maintenance of the semiconductor integrated circuit test device tends to increase.

【０００７】また、上述した原因究明の作業は、基本的
に半導体集積回路試験装置の設置場所へ保守作業員が出
向いて行う必要がある。これは、異常の生じた波形整形
部が設けられている基板を保守センターに持ち帰って原
因究明を行おうとしても、異常の再現性が得られないこ
とが往々にしてあるからである。このことも、保守に要
するコストを上昇させる要因の１つになっている。Further, the above-described work for investigating the cause must basically be carried out by a maintenance worker who goes to the place where the semiconductor integrated circuit test device is installed. This is because even if an attempt is made to bring back a board provided with a waveform shaping section where an abnormality has occurred to a maintenance center to investigate the cause, the reproducibility of the abnormality is often not obtained. This is also one of the factors that increase the cost required for maintenance.

【０００８】本発明は上記事情に鑑みてなされたもので
あり、半導体集積回路試験装置が備える波形整形部にお
いて生ずる不具合の原因究明を短時間で容易に且つ低コ
ストで行うことができる半導体集積回路試験装置及び方
法を提供することを目的とする。The present invention has been made in view of the above circumstances, and a semiconductor integrated circuit capable of investigating the cause of a defect occurring in a waveform shaping section included in a semiconductor integrated circuit test apparatus easily in a short time and at low cost. It is an object to provide a test apparatus and method.

【０００９】[0009]

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路試験装置は、パターン発生
部（１０）からのパターン信号（Ｓ１）とタイミング発
生部（１２）からのタイミング信号（Ｓ２）とに基づい
て、被試験対象に印加するテスト信号（Ｓ４）を生成す
る波形整形部（１６）を備える半導体集積回路試験装置
において、前記波形整形部（１６）内部に、前記パター
ン信号（Ｓ１）に応じた信号（Ｓ１１、Ｓ３２）を連続
的に一定量だけ順次記録する記録部（２８、３０）を備
えることを特徴としている。この発明によれば、波形整
形部において、パターン信号に応じた信号を連続的に一
定量だけ順次記録する記憶部を設け、異常が生じた時点
におけるパターン信号に応じた信号を記録するようにし
たため、波形整形部において生ずる不具合の原因究明を
短時間で容易に且つ低コストで行うことが可能となる。
また、本発明の半導体集積回路試験装置は、前記被試験
対象に印加するテスト信号（Ｓ４）の異常が生じた場合
に、前記パターン発生部（１０）、前記タイミング発生
部（１２）、及び前記波形整形部（１６）の動作を停止
させる制御部（１４）を備えることが好適である。ま
た、本発明の半導体集積回路試験装置は、前記制御部
（１４）が、前記パターン発生部（１０）、前記タイミ
ング発生部（１２）、及び前記波形整形部（１６）の動
作を停止させた場合に、前記波形整形部（１６）に設け
られた前記記録部の記録内容を読み出すことが好まし
い。上記課題を解決するために、本発明の半導体集積回
路試験装置は、パターン発生部（１０）からのパターン
信号（Ｓ１）とタイミング発生部（１２）からのタイミ
ング信号（Ｓ２）とに基づいて、被試験対象に印加する
テスト信号（Ｓ４）を生成する波形整形部（１６）を備
える半導体集積回路試験装置において、前記波形整形部
（１６）内部に、前記テスト信号（Ｓ４）の波形の形状
を規定する波形信号を記憶し、前記パターン発生部（１
０）からのパターン信号に応じた波形信号（Ｓ３１）を
出力する波形信号記憶部（２２）と、前記パターン信号
（Ｓ１）に応じた信号（Ｓ１１）を連続的に一定量だけ
順次記録する第１記録部（２８）と、前記波形信号記憶
部（２２）からの波形信号（Ｓ３１）に応じた信号（Ｓ
３２）を連続的に一定量だけ順次記録する第２記録部
（３０）とを備えることを特徴としている。また、本発
明の半導体集積回路試験装置は、前記被試験対象に印加
するテスト信号（Ｓ４）の異常が生じた場合に、前記パ
ターン発生部（１０）、前記タイミング発生部（１
２）、及び前記波形整形部（１６）の動作を停止させる
制御部（１４）を備えることが好適である。また、本発
明の半導体集積回路試験装置は、前記制御部（１４）
が、前記パターン発生部（１０）、前記タイミング発生
部（１２）、及び前記波形整形部（１６）の動作を停止
させた場合に、前記波形整形部（１６）に設けられた前
記第１記録部（２８）及び前記第２記録部（３０）の記
録内容を読み出すことが好ましい。上記課題を解決する
ために、本発明の半導体集積回路試験方法は、パターン
発生部（１０）からのパターン信号（Ｓ１）とタイミン
グ発生部（１２）からのタイミング信号（Ｓ２）とに基
づいてテスト信号（Ｓ４）を生成し、当該テスト信号
（Ｓ４）を被試験対象に印加して試験を行う半導体集積
回路試験方法において、前記パターン信号（Ｓ１）に応
じた信号を連続的に一定量だけ順次記録する記録ステッ
プを含むことを特徴としている。また、本発明の半導体
集積回路試験方法は、前記被試験対象に印加するテスト
信号（Ｓ４）の異常が生じたときに、異常が生じた時点
における前記記録ステップの記録内容を保持する保持ス
テップを含むことが好適である。また、本発明の半導体
集積回路試験方法は、前記保持ステップで保持された内
容を読み出す読出ステップを更に含むことが好ましい。In order to solve the above-mentioned problems, a semiconductor integrated circuit test apparatus according to the present invention has a pattern signal (S1) from a pattern generator (10) and a timing from a timing generator (12). In a semiconductor integrated circuit test device including a waveform shaping section (16) for generating a test signal (S4) to be applied to an object to be tested based on a signal (S2), the pattern is provided inside the waveform shaping section (16). It is characterized by including recording units (28, 30) for successively recording a fixed amount of signals (S11, S32) corresponding to the signal (S1). According to the present invention, the waveform shaping section is provided with the storage section for continuously recording a fixed amount of signals corresponding to the pattern signal, and records the signal corresponding to the pattern signal at the time when the abnormality occurs. Therefore, it becomes possible to easily and inexpensively investigate the cause of the problem that occurs in the waveform shaping section in a short time.
Further, the semiconductor integrated circuit test device of the present invention is such that, when an abnormality occurs in the test signal (S4) applied to the test object, the pattern generation section (10), the timing generation section (12), and the It is preferable to include a control unit (14) for stopping the operation of the waveform shaping unit (16). Further, in the semiconductor integrated circuit testing device of the present invention, the control unit (14) stops the operations of the pattern generation unit (10), the timing generation unit (12), and the waveform shaping unit (16). In this case, it is preferable to read the recorded contents of the recording unit provided in the waveform shaping unit (16). In order to solve the above-mentioned problems, the semiconductor integrated circuit test apparatus of the present invention, based on the pattern signal (S1) from the pattern generating section (10) and the timing signal (S2) from the timing generating section (12), In a semiconductor integrated circuit test apparatus including a waveform shaping section (16) for generating a test signal (S4) to be applied to a device under test, a waveform shape of the test signal (S4) is provided inside the waveform shaping section (16). The specified waveform signal is stored and stored in the pattern generator (1
0), a waveform signal storage unit (22) that outputs a waveform signal (S31) corresponding to the pattern signal, and a signal (S11) corresponding to the pattern signal (S1) are sequentially recorded by a fixed amount. 1 recording unit (28) and a signal (S31) corresponding to the waveform signal (S31) from the waveform signal storage unit (22).
32) and a second recording unit (30) for continuously recording a fixed amount of data successively. Further, the semiconductor integrated circuit test apparatus of the present invention is such that, when an abnormality occurs in the test signal (S4) applied to the test object, the pattern generation section (10) and the timing generation section (1
2) and a control unit (14) for stopping the operation of the waveform shaping unit (16) are preferable. Further, the semiconductor integrated circuit testing device of the present invention is the control unit (14).
However, when the operations of the pattern generation unit (10), the timing generation unit (12), and the waveform shaping unit (16) are stopped, the first recording provided in the waveform shaping unit (16). It is preferable to read the recorded contents of the section (28) and the second recording section (30). In order to solve the above problems, a semiconductor integrated circuit test method according to the present invention performs a test based on a pattern signal (S1) from a pattern generator (10) and a timing signal (S2) from a timing generator (12). In a semiconductor integrated circuit test method for generating a signal (S4) and applying the test signal (S4) to an object to be tested to perform a test, signals corresponding to the pattern signal (S1) are sequentially and continuously set by a fixed amount. It is characterized by including a recording step for recording. Further, the semiconductor integrated circuit test method of the present invention includes a holding step of holding the recorded contents of the recording step at the time of the abnormality when the abnormality occurs in the test signal (S4) applied to the test object. It is preferable to include. Further, it is preferable that the semiconductor integrated circuit test method of the present invention further includes a reading step of reading the contents held in the holding step.

【００１０】[0010]

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による半導体集積回路試験装置及び方法につい
て詳細に説明する。図１は、本発明の一実施形態による
半導体集積回路試験装置の主要部の電気的構成を示すブ
ロック図である。本実施形態の半導体集積回路試験装置
は、大別すると、パターン発生部１０、タイミング発生
部１２、制御用ＣＰＵ１４、波形整形部１６、及びテス
トヘッド１８を含んで構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor integrated circuit testing device and method according to an embodiment of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram showing an electrical configuration of a main part of a semiconductor integrated circuit test device according to an embodiment of the present invention. The semiconductor integrated circuit test apparatus according to the present embodiment roughly includes a pattern generation unit 10, a timing generation unit 12, a control CPU 14, a waveform shaping unit 16, and a test head 18.

【００１１】パターン発生部１０は、予めプログラミン
グされたデバイスプログラムに従って、被試験対象とし
ての半導体集積回路に印加するパターン信号Ｓ１を発生
する。ここで、パターン信号Ｓ１とは、「０」及び
「１」の２値からなる論理的な信号であり、実際に被試
験対象としての半導体集積回路に印加されるテスト信号
Ｓ４とは異なる点に注意されたい。詳細は後述するが、
半導体集積回路に実際に印加されるテスト信号Ｓ４は、
波形整形部１６が備えるテスト信号生成部２６で変調さ
れた信号である。The pattern generator 10 generates a pattern signal S1 to be applied to a semiconductor integrated circuit as a test object according to a preprogrammed device program. Here, the pattern signal S1 is a logical signal composed of two values of "0" and "1", and is different from the test signal S4 actually applied to the semiconductor integrated circuit as the test target. Please be careful. Details will be described later,
The test signal S4 actually applied to the semiconductor integrated circuit is
It is a signal modulated by the test signal generation unit 26 included in the waveform shaping unit 16.

【００１２】タイミング発生部１２は、被試験対象とし
ての半導体集積回路に印加するテスト信号Ｓ４の出力タ
イミングを規定するタイミング信号Ｓ２を発生する。こ
のタイミング信号Ｓ２も予めプログラミングされたデバ
イスプログラムに従って発生される。制御用ＣＰＵ１４
は、本発明にいう制御部に相当し、パターン発生部１
０、タイミング発生部１２、及び波形整形部１６、並び
に、図示しない構成の動作開始及び動作停止等を制御
し、半導体集積回路試験装置の全体動作を制御するもの
である。尚、ここにいう図示しない構成とは、例えば、
半導体集積回路のパス・フェイルを比較する比較部、比
較部の比較結果を記憶するフェイルメモリ、その他の構
成である。The timing generator 12 generates a timing signal S2 which defines the output timing of the test signal S4 applied to the semiconductor integrated circuit as the test object. This timing signal S2 is also generated according to a preprogrammed device program. Control CPU 14
Corresponds to the control unit according to the present invention, and the pattern generation unit 1
0, the timing generation unit 12, the waveform shaping unit 16, and the start and stop of the operation of a configuration (not shown), etc. to control the overall operation of the semiconductor integrated circuit test apparatus. The configuration not shown here is, for example,
The configuration includes a comparison unit that compares pass / fail of semiconductor integrated circuits, a fail memory that stores the comparison result of the comparison unit, and other configurations.

【００１３】波形整形部１６は、レジスタ２０、イベン
ト用メモリ２２、レジスタ２４、テスト信号生成部２
６、イベント記録シフトレジスタ２８、及びイベント記
録シフトレジスタ３０を含んで構成される。レジスタ２
０は、パターン発生部１０から出力されるパターン信号
Ｓ１の図示しない基準クロックに対するタイミング同期
を取るためものである。尚、この図示しない基準クロッ
クは、図１に示した半導体集積回路試験装置の動作周波
数を規定するものであり、例えば数十ＭＨｚ〜数百ＭＨ
ｚの範囲で可変することができる。The waveform shaping section 16 includes a register 20, an event memory 22, a register 24, and a test signal generating section 2.
6, the event recording shift register 28, and the event recording shift register 30 are included. Register 2
0 is for timing synchronization of the pattern signal S1 output from the pattern generation unit 10 with a reference clock (not shown). The reference clock (not shown) defines the operating frequency of the semiconductor integrated circuit test apparatus shown in FIG. 1, and is, for example, several tens MHz to several hundreds MH.
It can be changed in the range of z.

【００１４】イベント用メモリ２２は、制御用ＣＰＵ１
４から予め出力されるイベント信号Ｓ３をアドレス毎に
記憶し、レジスタ２０から出力されるパターン信号Ｓ１
１で指定されるアドレスに記憶しているイベント信号を
イベント信号Ｓ３１として出力する。尚、イベント用メ
モリ２２は、本発明にいう波形信号記憶部に相当する。The event memory 22 includes the control CPU 1
4 stores the event signal S3 output in advance for each address, and outputs the pattern signal S1 output from the register 20.
The event signal stored in the address designated by 1 is output as the event signal S31. The event memory 22 corresponds to the waveform signal storage section according to the present invention.

【００１５】ここで、イベント信号とは、半導体集積回
路に印加するテスト信号Ｓ４の波形を規定する信号であ
り、例えばテスト信号Ｓ４がリターンゼロ信号（ＲＮ
（Return to Zero）信号）であるか、又はノンリターン
ゼロ（ＮＲＺ（Non Return toZero）信号）であるかを
規定する信号である。このイベント情報Ｓ３は、「０」
及び「１」からなる２値の信号である。Here, the event signal is a signal that defines the waveform of the test signal S4 applied to the semiconductor integrated circuit. For example, the test signal S4 is a return zero signal (RN).
(Return to Zero) signal) or a non-return zero (NRZ (Non Return to Zero) signal). This event information S3 is "0"
And a binary signal consisting of "1".

【００１６】レジスタ２４は、上記基準クロックに対し
てイベント用メモリ２２から出力されるイベント信号Ｓ
３１のタイミング同期を取るためのものである。テスト
信号生成部２６は、レジスタ２４から出力されるイベン
ト信号Ｓ３２を変調し、タイミング発生部１２から出力
されるタイミング信号Ｓ２に基づいたタイミングでテス
ト信号Ｓ４をテストヘッド１８に出力する。The register 24 is an event signal S output from the event memory 22 in response to the reference clock.
31 for timing synchronization. The test signal generation unit 26 modulates the event signal S32 output from the register 24 and outputs the test signal S4 to the test head 18 at a timing based on the timing signal S2 output from the timing generation unit 12.

【００１７】イベント記録シフトレジスタ２８は、例え
ば数ｋバイトの容量を有するシフトレジスタであり、レ
ジスタ２０から出力されるパターン信号Ｓ１１を順次記
録する。パターン発生部１０が動作している時には、レ
ジスタ２０から順次パターン信号Ｓ１１が出力される訳
であるが、このイベント記録シフトレジスタ２８は、容
量が一杯になったときには、最も古い内容を破棄して新
たに入力されるパターン信号Ｓ１１を記録する。つま
り、イベント記録シフトレジスタ２８は、パターン信号
Ｓ１に応じたパターン信号Ｓ１１を連続的に一定量だけ
順次記録する本発明にいう第１記録部に相当する。The event recording shift register 28 is, for example, a shift register having a capacity of several kilobytes, and sequentially records the pattern signal S11 output from the register 20. The pattern signal S11 is sequentially output from the register 20 when the pattern generating section 10 is operating. When the capacity of the event recording shift register 28 becomes full, the oldest contents are discarded. The newly input pattern signal S11 is recorded. In other words, the event recording shift register 28 corresponds to the first recording unit according to the present invention that continuously records the pattern signal S11 corresponding to the pattern signal S1 by a constant amount.

【００１８】イベント記録シフトレジスタ３０は、例え
ば数ｋバイトの容量を有するシフトレジスタであり、レ
ジスタ２４から出力されるイベント信号Ｓ３２を順次記
録する。また、イベント記録シフトレジスタ２８と同様
に、イベント記録シフトレジスタ３０は、容量が一杯に
なったときには、最も古い内容を破棄して新たに入力さ
れるイベント信号Ｓ３２を記録する。つまり、イベント
記録シフトレジスタ３０は、波形信号記憶部としてのイ
ベント用メモリ２２から出力されるイベント信号Ｓ３１
に応じたイベント信号Ｓ３２を連続的に一定量だけ順次
記録する本発明にいう第２記録部に相当する。尚、本発
明にいう記録部は、上記イベント記録シフトレジスタ２
８，３０の少なくとも一方を含めた概念である。The event recording shift register 30 is, for example, a shift register having a capacity of several kilobytes, and sequentially records the event signal S32 output from the register 24. Further, like the event recording shift register 28, the event recording shift register 30 discards the oldest contents and records the newly input event signal S32 when the capacity is full. That is, the event recording shift register 30 has the event signal S31 output from the event memory 22 as the waveform signal storage unit.
Corresponds to the second recording section according to the present invention, which continuously records the event signal S32 corresponding to the above in a fixed amount. Incidentally, the recording section referred to in the present invention is the event recording shift register 2 described above.
It is a concept including at least one of 8 and 30.

【００１９】前述した制御用ＣＰＵ１４は、イベント記
録シフトレジスタ２８，３０に対して読み出し制御信号
Ｓ５を出力すると、イベント記録シフトレジスタ２８，
３０の記録内容を読み出し可能に構成されている。イベ
ント記録シフトレジスタ２８，３０から読み出された記
録内容は、読み出し信号Ｓ６として制御用ＣＰＵ１４に
入力される。When the above-mentioned control CPU 14 outputs the read control signal S5 to the event recording shift registers 28, 30, the event recording shift registers 28, 30
The recorded contents of 30 can be read. The recorded contents read from the event recording shift registers 28 and 30 are input to the control CPU 14 as a read signal S6.

【００２０】テストヘッド１８は、被試験対象としての
半導体集積回路を複数載置し、波形整形部１６から出力
されるテスト信号Ｓ４を順次載置している半導体集積回
路に印加するとともに、テスト信号Ｓ４を半導体集積回
路に印加して得られる信号を、図示しない比較部に出力
する。この比較部の比較結果は、図示しないフェイルメ
モリに記憶されるとともに、制御用ＣＰＵ１４に出力さ
れる。The test head 18 mounts a plurality of semiconductor integrated circuits to be tested, applies the test signal S4 output from the waveform shaping section 16 to the sequentially mounted semiconductor integrated circuits, and simultaneously tests the test signals. A signal obtained by applying S4 to the semiconductor integrated circuit is output to a comparison unit (not shown). The comparison result of the comparison unit is stored in a fail memory (not shown) and is output to the control CPU 14.

【００２１】次に、上記構成における本発明の一実施形
態による半導体集積回路試験装置の動作、つまり本発明
の一実施形態による半導体集積回路試験方法について説
明する。尚、波形整形部１６の異常の有無を調べる場合
には、テストヘッド１８上には被試験対象としての半導
体集積回路は載置されず、テストヘッド１８に印加した
テスト信号Ｓ４を、そのまま図示しない比較部に出力す
るように設定される。尚、試験を開始する前に、制御用
ＣＰＵ１４はイベント用メモリ２２に対してイベント信
号Ｓ３を出力し、各アドレスにイベント信号Ｓ３を記憶
させておく。Next, the operation of the semiconductor integrated circuit testing device according to the embodiment of the present invention having the above-described configuration, that is, the semiconductor integrated circuit testing method according to the embodiment of the present invention will be described. When checking the waveform shaping section 16 for an abnormality, the semiconductor integrated circuit as the test target is not placed on the test head 18, and the test signal S4 applied to the test head 18 is not shown as it is. It is set to output to the comparison unit. Before starting the test, the control CPU 14 outputs the event signal S3 to the event memory 22 and stores the event signal S3 at each address.

【００２２】試験が開始すると、パターン発生部１０か
らパターン信号Ｓ１が出力される。このパターン信号Ｓ
１はレジスタ２０に入力してタイミングの調整が行わ
れ、図示しない基準クロックにタイミング同期したパタ
ーン信号Ｓ１１としてレジスタ２０から出力される。こ
のパターン信号Ｓ１１は、イベント用メモリ２２に入力
するとともに、イベント記録シフトレジスタ２８に入力
して記録される（このステップは、本発明にいう記録ス
テップに相当する）。When the test starts, the pattern generator 10 outputs the pattern signal S1. This pattern signal S
1 is input to the register 20 for timing adjustment, and is output from the register 20 as a pattern signal S11 timing-synchronized with a reference clock (not shown). The pattern signal S11 is input to the event memory 22 and is also input to and recorded in the event recording shift register 28 (this step corresponds to the recording step in the present invention).

【００２３】パターン信号Ｓ１１がイベント用メモリ２
２に入力する、パターン信号Ｓ１１で指定されるアドレ
スに記憶されているイベント信号がイベント用メモリ２
２からイベント信号Ｓ３１として出力される。このイベ
ント信号Ｓ３１はレジスタ２４に入力してタイミングの
調整が行われ、図示しない基準クロックにタイミング同
期したイベント信号Ｓ３２としてレジスタ２４から出力
される。このイベント信号Ｓ３２は、テスト信号生成部
２６に入力するとともに、イベント記録シフトレジスタ
３０に入力して記録される（このステップは、本発明に
いう記録ステップに相当する）。The pattern signal S11 is the event memory 2
The event signal stored in the address specified by the pattern signal S11 input to the memory 2 is stored in the event memory 2
2 is output as the event signal S31. The event signal S31 is input to the register 24 for timing adjustment, and is output from the register 24 as an event signal S32 timing-synchronized with a reference clock (not shown). The event signal S32 is input to the test signal generation unit 26 and also input to and recorded in the event recording shift register 30 (this step corresponds to the recording step in the present invention).

【００２４】尚、パターン信号Ｓ１１及びイベント信号
Ｓ３２は、図示しない基準クロックに同期しているた
め、イベント記録シフトレジスタ２８に記録される内容
と、イベント記録シフトレジスタ３０に記録される内容
は、時間的に同期した内容が記録されることになる。Since the pattern signal S11 and the event signal S32 are synchronized with a reference clock (not shown), the contents recorded in the event recording shift register 28 and the contents recorded in the event recording shift register 30 are time-dependent. The contents that are synchronously recorded will be recorded.

【００２５】イベント信号Ｓ３２がテスト信号生成部２
６に入力すると、テスト信号生成部２６によって変調さ
れる。そして、タイミング発生部１２から出力されるタ
イミング信号Ｓ２に基づいたタイミングでテスト信号生
成部２６からテスト信号Ｓ４がテストヘッド１８に供給
される。テストヘッド１８に供給されたテスト信号Ｓ４
は、そのまま図示しない比較部に出力され、パス・フェ
イルが比較される。この比較結果は制御用ＣＰＵ１４に
出力される。The event signal S32 is the test signal generator 2
When input to 6, the test signal generator 26 modulates the signal. Then, the test signal generator 4 supplies the test signal S4 to the test head 18 at a timing based on the timing signal S2 output from the timing generator 12. Test signal S4 supplied to the test head 18
Is directly output to a comparison unit (not shown) to compare pass / fail. The comparison result is output to the control CPU 14.

【００２６】図示しない比較部の比較結果がパスを示す
ものである場合には、以上の動作が繰り返されて、テス
ト信号Ｓ４がテストヘッドに供給される。このとき、パ
ターン信号Ｓ１１がイベント記録シフトレジスタ２８に
順次記録されるとともに、イベント信号Ｓ３２がイベン
ト記録用シフトレジスタ３０に順次記録される。仮に、
イベント記録シフトレジスタ２８，３０の容量が一杯に
なったときには、最も古い内容を破棄して新たに入力さ
れるパターン信号Ｓ１１、イベント信号Ｓ３２をそれぞ
れ記録する。If the comparison result of the comparison section (not shown) indicates a pass, the above operation is repeated and the test signal S4 is supplied to the test head. At this time, the pattern signal S11 is sequentially recorded in the event recording shift register 28, and the event signal S32 is sequentially recorded in the event recording shift register 30. what if,
When the capacity of the event recording shift registers 28 and 30 is full, the oldest contents are discarded and the newly input pattern signal S11 and event signal S32 are recorded.

【００２７】一方、図示しない比較部の比較結果がフェ
イル（異常）を示すものである場合には、制御用ＣＰＵ
１４は、パターン発生部１０、タイミング発生部１２、
及び波形整形部１６の動作を停止させる。制御用ＣＰＵ
１４がパターン発生部１０、タイミング発生部１２、及
び波形整形部１６の動作を停止させることにより、異常
が生じた時点におけるパターン信号Ｓ１１の内容を含ん
だ内容がイベント記録シフトレジスタ２８に保持される
とともに、異常が生じた時点におけるイベント信号Ｓ３
２の内容を含む内容をイベント記録シフトレジスタ３０
に保持することができる（このステップは、本発明にい
う保持ステップに相当する）。On the other hand, if the comparison result of the comparison unit (not shown) indicates a failure (abnormality), the control CPU
14 is a pattern generator 10, a timing generator 12,
Also, the operation of the waveform shaping section 16 is stopped. CPU for control
By stopping the operations of the pattern generation unit 10, the timing generation unit 12, and the waveform shaping unit 16 by 14, the contents including the contents of the pattern signal S11 at the time when the abnormality occurs is held in the event recording shift register 28. In addition, the event signal S3 at the time when the abnormality occurs
The contents including the contents of 2 are recorded in the event recording shift register 30.
Can be held (this step corresponds to the holding step in the present invention).

【００２８】パターン発生部１０、タイミング発生部１
２、及び波形整形部１６の動作を停止させた後、制御用
ＣＰＵ１４は、イベント記録シフトレジスタ２８，３０
に対して読み出し制御信号Ｓ５を出力し、イベント記録
シフトレジスタ２８，３０の記録内容を読み出し信号Ｓ
６として読み出す（このステップは、本発明にいう読出
ステップに相当する）。Pattern generator 10, timing generator 1
2, and after stopping the operation of the waveform shaping section 16, the control CPU 14 causes the event recording shift registers 28, 30
A read control signal S5 is output to the read recording signal S of the event recording shift registers 28 and 30.
Read as 6 (this step corresponds to the reading step in the present invention).

【００２９】前述したように、イベント記録シフトレジ
スタ２８に記録される内容と、イベント記録シフトレジ
スタ３０に記録される内容は、時間的に同期した内容が
記録されるこるため、記録順の対応関係を調べること
で、どの時点で異常が生じたか及びどの部位が原因で異
常が生じたか解析することができる。As described above, since the contents recorded in the event recording shift register 28 and the contents recorded in the event recording shift register 30 are recorded in synchronism with each other in time, there is a corresponding relationship in the recording order. By investigating, it is possible to analyze at which point in time the abnormality occurred and which part caused the abnormality.

【００３０】具体的には、イベント記録シフトレジスタ
２８が記録するパターン信号Ｓ１１は、イベント用メモ
リ２２のアドレスを指定する信号であり、イベント用メ
モリ２２の記録内容は試験中において変更されないた
め、ある時点におけるイベント記録シフトレジスタ２８
の記録内容が正しいとすれば、その時点におけるイベン
ト記録シフトレジスタ３０の記録内容は一義的に分かる
ことになる。Specifically, the pattern signal S11 recorded by the event recording shift register 28 is a signal for designating the address of the event memory 22, and the recorded content of the event memory 22 is not changed during the test. Event recording shift register 28 at time point
If the recorded content of is correct, the recorded content of the event recording shift register 30 at that time will be uniquely known.

【００３１】仮に、ある時点におけるイベント記録シフ
トレジスタ２８の記録内容が正しいと仮定し、この記録
内容に対してイベント記録シフトレジスタ３０に記録さ
れるべき内容が異なる場合には、イベント用メモリ２２
からレジスタ２４を介してイベント記録シフトレジスタ
３０に至る経路に障害の原因があることが分かる。If the contents recorded in the event recording shift register 28 at a certain point of time are correct and the contents to be recorded in the event recording shift register 30 differ from the contents recorded, the event memory 22 is used.
It can be seen that there is a cause of failure in the path from to the event recording shift register 30 via the register 24.

【００３２】逆に、ある時点におけるイベント記録シフ
トレジスタ３０の記録内容が正しいと仮定し、この記録
内容に対してイベント記録シフトレジスタ２８に記録さ
れるべき内容が異なる場合には、パターン発生部１０か
らレジスタ２０を介してイベント記録シフトレジスタ２
８に至る経路に障害の原因があることが分かる。On the contrary, assuming that the recorded contents of the event recording shift register 30 at a certain time point are correct and the contents to be recorded in the event recording shift register 28 are different from the recorded contents, the pattern generating section 10 From the event recording shift register 2 via the register 20
It can be seen that there is a cause of failure in the route reaching 8.

【００３３】尚、イベント記録シフトレジスタ２８の記
録内容が正しいか否かは、イベント記録シフトレジスタ
２８の記録内容とパターン発生部１０が出力する既知の
パターン信号Ｓ１とを比較すれば良い。また、イベント
記録シフトレジスタ３０の記録内容が正しいか否かは、
イベント記録シフトレジスタ３０の記録内容と、パター
ン発生部１０が出力する既知のパターン信号Ｓ１及びイ
ベント用メモリ２２に記録されているイベント信号から
得られるであろう信号とを比較すれば良い。Whether the recorded content of the event recording shift register 28 is correct or not can be determined by comparing the recorded content of the event recording shift register 28 with the known pattern signal S1 output from the pattern generating section 10. In addition, whether or not the recorded contents of the event recording shift register 30 are correct,
The recorded content of the event recording shift register 30 may be compared with the known pattern signal S1 output from the pattern generating section 10 and a signal that may be obtained from the event signal recorded in the event memory 22.

【００３４】また、試験の最中に半導体集積回路試験装
置の動作周波数を刻々と変化させている場合において、
特定の周波数のみで異常が生ずることがある。このよう
な場合においても、イベント記録シフトレジスタ２８，
３０の記録内容に基づいて、半導体集積回路試験装置の
動作周波数を幾つに設定したときに異常が生じ、且つそ
の異常の原因となる部位がどの部位であるかを特定する
ことができる。Further, in the case where the operating frequency of the semiconductor integrated circuit test device is changed every moment during the test,
Abnormalities may occur only at specific frequencies. Even in such a case, the event recording shift register 28,
Based on the recorded contents of 30, it is possible to specify which part is the part causing the abnormality when the operating frequency of the semiconductor integrated circuit test device is set to what frequency.

【００３５】以上説明したように、本発明の一実施形態
による半導体集積回路試験装置及び方法によれば、波形
整形部において、パターン信号Ｓ１１を連続的に一定量
だけ順次記録するイベント記録シフトレジスタ２８を設
けるとともに、イベント信号Ｓ３２を連続的に一定量だ
け順次記録するイベント記録シフトレジスタ３０を設
け、異常が生じたときのパターン信号Ｓ１１及びイベン
ト信号Ｓ３２を記録して、読み出し可能にしたため、波
形整形部１６において生ずる不具合の原因究明を短時間
で容易に且つ低コストで行うことが可能となる。As described above, according to the semiconductor integrated circuit test apparatus and method according to the embodiment of the present invention, the event recording shift register 28 for successively recording the pattern signal S11 by the fixed amount in the waveform shaping section. In addition to the above, the event recording shift register 30 that continuously records the event signal S32 by a fixed amount is provided, and the pattern signal S11 and the event signal S32 when an abnormality occurs are recorded and can be read out. It is possible to easily investigate the cause of the problem occurring in the section 16 in a short time and at low cost.

【００３６】以上、本発明の一実施形態について説明し
たが、本発明は上記実施形態に制限されず本発明の範囲
内で自由に変更することができる。例えば、上記実施形
態では、レジスタ２０の出力側にイベント記録シフトレ
ジスタ２８を設けるとともに、レジスタ２４の出力側に
イベント記録シフトレジスタ３０を設けていたが、両方
のイベント記録レジスタ２８，３０は必ずしも必須では
なく、何れか一方の構成でもよい。Although one embodiment of the present invention has been described above, the present invention is not limited to the above embodiment and can be freely modified within the scope of the present invention. For example, in the above-described embodiment, the event recording shift register 28 is provided on the output side of the register 20 and the event recording shift register 30 is provided on the output side of the register 24, but both event recording registers 28, 30 are necessarily required. Instead, either configuration may be used.

【００３７】この場合には、上記実施形態のように、イ
ベント記録シフトレジスタ２８の記録内容とイベント記
録シフトレジスタ３０の記録内容とを比較する必要はな
い。イベント記録シフトレジスタ２８のみを設けた場合
には、イベント記録シフトレジスタ２８の記録内容とパ
ターン発生部１０が出力する既知のパターン信号Ｓ１と
を比較すれば良い。また、イベント記録シフトレジスタ
３０のみを設けた場合には、イベント記録シフトレジス
タ３０の記録内容と、パターン発生部１０が出力する既
知のパターン信号Ｓ１及びイベント用メモリ２２に記録
されているイベント信号から得られるであろう信号とを
比較すれば良い。In this case, it is not necessary to compare the recorded contents of the event recording shift register 28 and the recorded contents of the event recording shift register 30 as in the above embodiment. When only the event recording shift register 28 is provided, the recorded content of the event recording shift register 28 may be compared with the known pattern signal S1 output from the pattern generating section 10. When only the event recording shift register 30 is provided, the recorded contents of the event recording shift register 30 and the known pattern signal S1 output from the pattern generation unit 10 and the event signal recorded in the event memory 22 are used. You can compare it with the signal that would be obtained.

【００３８】[0038]

【発明の効果】以上説明したように、本発明によれば、
波形整形部において、パターン信号に応じた信号を連続
的に一定量だけ順次記録する記憶部を設け、異常が生じ
た時点におけるパターン信号に応じた信号を記録するよ
うにしたため、波形整形部において生ずる不具合の原因
究明を短時間で容易に且つ低コストで行うことが可能と
なるという効果がある。As described above, according to the present invention,
Since the waveform shaping section is provided with a storage section for continuously recording a fixed amount of signals corresponding to the pattern signal and recording the signal corresponding to the pattern signal at the time when the abnormality occurs, it occurs in the waveform shaping section. This has the effect of making it possible to investigate the cause of a defect in a short time easily and at low cost.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の一実施形態による半導体集積回路試
験装置の主要部の電気的構成を示すブロック図である。FIG. 1 is a block diagram showing an electrical configuration of a main part of a semiconductor integrated circuit test apparatus according to an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１０ パターン発生部 １２ タイミング発生部 １４ 制御部 １６ 波形整形部 ２２ イベント用メモリ（波形信号記憶部） ２８ イベント記録シフトレジスタ（第１記録部、記
録部） ３０ イベント記録シフトレジスタ（第２記録部、記
録部） Ｓ１ パターン信号 Ｓ２ タイミング信号 Ｓ４ テスト信号 Ｓ１１ パターン信号（パターン信号に応じた信号） Ｓ３１ イベント信号（波形信号） Ｓ３２ イベント信号（パターン信号に応じた信号、波
形信号に応じた信号）10 pattern generation unit 12 timing generation unit 14 control unit 16 waveform shaping unit 22 event memory (waveform signal storage unit) 28 event recording shift register (first recording unit, recording unit) 30 event recording shift register (second recording unit, Recording part) S1 pattern signal S2 timing signal S4 test signal S11 pattern signal (signal corresponding to pattern signal) S31 event signal (waveform signal) S32 event signal (signal corresponding to pattern signal, signal corresponding to waveform signal)

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 パターン発生部からのパターン信号とタ
イミング発生部からのタイミング信号とに基づいて、被
試験対象に印加するテスト信号を生成する波形整形部を
備える半導体集積回路試験装置において、 前記波形整形部は、前記パターン信号に応じた信号を連
続的に一定量だけ順次記録する記録部を備えることを特
徴とする半導体集積回路試験装置。1. A semiconductor integrated circuit test apparatus comprising a waveform shaping section for generating a test signal to be applied to a device under test based on a pattern signal from a pattern generation section and a timing signal from the timing generation section, wherein The shaping unit includes a recording unit that sequentially records a fixed amount of signals corresponding to the pattern signal, and a semiconductor integrated circuit test apparatus. 【請求項２】 前記被試験対象に印加するテスト信号の
異常が生じた場合に、前記パターン発生部、前記タイミ
ング発生部、及び前記波形整形部の動作を停止させる制
御部を備えることを特徴とする請求項１記載の半導体集
積回路試験装置。2. A control unit for stopping the operations of the pattern generation unit, the timing generation unit, and the waveform shaping unit when an abnormality occurs in a test signal applied to the device under test. The semiconductor integrated circuit testing device according to claim 1. 【請求項３】 前記制御部は、前記パターン発生部、前
記タイミング発生部、及び前記波形整形部の動作を停止
させた場合に、前記波形整形部に設けられた前記記録部
の記録内容を読み出すことを特徴とする請求項２記載の
半導体集積回路試験装置。3. The control unit reads the recorded contents of the recording unit provided in the waveform shaping unit when the operations of the pattern generation unit, the timing generation unit, and the waveform shaping unit are stopped. 3. The semiconductor integrated circuit test device according to claim 2, wherein: 【請求項４】 パターン発生部からのパターン信号とタ
イミング発生部からのタイミング信号とに基づいて、被
試験対象に印加するテスト信号を生成する波形整形部を
備える半導体集積回路試験装置において、 前記波形整形部は、前記テスト信号の波形の形状を規定
する波形信号を記憶し、前記パターン発生部からのパタ
ーン信号に応じた波形信号を出力する波形信号記憶部
と、 前記パターン信号に応じた信号を連続的に一定量だけ順
次記録する第１記録部と、 前記波形信号記憶部からの波形信号に応じた信号を連続
的に一定量だけ順次記録する第２記録部とを備えること
を特徴とする半導体集積回路試験装置。4. A semiconductor integrated circuit test apparatus comprising a waveform shaping section for generating a test signal to be applied to a device under test based on a pattern signal from the pattern generating section and a timing signal from the timing generating section, wherein the waveform The shaping unit stores a waveform signal that defines the waveform shape of the test signal, and outputs a waveform signal storage unit that outputs a waveform signal corresponding to the pattern signal from the pattern generation unit, and a signal corresponding to the pattern signal. It is characterized by comprising a first recording unit for continuously recording a fixed amount in succession and a second recording unit for continuously recording a signal corresponding to the waveform signal from the waveform signal storage unit in a continuous manner by a constant amount. Semiconductor integrated circuit test equipment. 【請求項５】 前記被試験対象に印加するテスト信号の
異常が生じた場合に、前記パターン発生部、前記タイミ
ング発生部、及び前記波形整形部の動作を停止させる制
御部を備えることを特徴とする請求項４記載の半導体集
積回路試験装置。5. A control unit for stopping the operations of the pattern generation unit, the timing generation unit, and the waveform shaping unit when an abnormality occurs in a test signal applied to the device under test. The semiconductor integrated circuit testing device according to claim 4. 【請求項６】 前記制御部は、前記パターン発生部、前
記タイミング発生部、及び前記波形整形部の動作を停止
させた場合に、前記波形整形部に設けられた前記第１記
録部及び前記第２記録部の記録内容を読み出すことを特
徴とする請求項５記載の半導体集積回路試験装置。6. The control unit includes the first recording unit and the first recording unit provided in the waveform shaping unit when the operations of the pattern generating unit, the timing generating unit, and the waveform shaping unit are stopped. The semiconductor integrated circuit testing device according to claim 5, wherein the recorded contents of the two recording units are read out. 【請求項７】 パターン発生部からのパターン信号とタ
イミング発生部からのタイミング信号とに基づいてテス
ト信号を生成し、当該テスト信号を被試験対象に印加し
て試験を行う半導体集積回路試験方法において、 前記パターン信号に応じた信号を連続的に一定量だけ順
次記録する記録ステップを含むことを特徴とする半導体
集積回路試験方法。7. A semiconductor integrated circuit test method for generating a test signal based on a pattern signal from a pattern generator and a timing signal from a timing generator, and applying the test signal to an object to be tested to perform a test. A semiconductor integrated circuit test method, comprising: a recording step of continuously recording a signal corresponding to the pattern signal by a constant amount. 【請求項８】 前記被試験対象に印加するテスト信号の
異常が生じたときに、異常が生じた時点における前記記
録ステップの記録内容を保持する保持ステップを含むこ
とを特徴とする請求項７記載の半導体集積回路試験方
法。8. A holding step for holding the recorded contents of the recording step at the time when the abnormality occurs in the test signal applied to the object to be tested. Semiconductor integrated circuit test method. 【請求項９】 前記保持ステップで保持された内容を読
み出す読出ステップを更に含むことを特徴とする請求項
８記載の半導体集積回路試験方法。9. The semiconductor integrated circuit testing method according to claim 8, further comprising a reading step of reading the content held in said holding step.