JP2003243696A - 自己走査型発光素子アレイチップ - Google Patents

Abstract

(57)【要約】 【課題】 Ｓｉを構造材料として用い、Ｓｉ基板上に形
成した自己走査型発光素子アレイを提供する。 【解決手段】 Ｓｉ基板３０上に格子不整合緩和層３２
を形成する。格子不整合緩和層３２上に、エピタキシャ
ル成長により、ｎ形ＡｌＧａＡｓ層１４，ｐ形ＡｌＧａ
Ａｓ層１６，ｎ形ＡｌＧａＡｓ層１８，ｐ形ＡｌＧａＡ
ｓ層２０が順次積層されている。ＡｌＧａＡｓ層２０上
には、アノード電極２２が、ＡｌＧａＡｓ層１８上には
ゲート電極２４が、ＧａＡｓ基板の裏面にはカソード電
極２６が設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発光サイリスタを
用いた自己走査型発光素子アレイチップ、特に、Ｓｉ基
板上に形成された自己走査型発光素子アレイチップに関
する。さらには、このような自己走査型発光素子アレイ
チップを用いた光書込みヘッドおよび光プリンタに関す
る。

【０００２】

【従来の技術】発光素子を配列したＬＥＤ（発光ダイオ
ード）アレイには、駆動回路とのワイヤボンドのために
ボンディングパッドと呼ばれるパターンが設けられてい
る。このパッドは、ワイヤボンドを行うために発光素子
よりも大きな面積が必要である。高精細になるほど単位
長さあたりの発光素子の数が増加するので、パッドの数
も増加する。このため、高精細になってもパッドの面積
が同じであれば、ＬＥＤアレイチップに占めるパッドの
面積が増加し、高精細になるほどＬＥＤアレイチップの
面積が増加するという問題点があった。

【０００３】このような問題点を解決した発光素子アレ
イとして、本発明者らは発光素子アレイの構成要素とし
てｐｎｐｎ構造を持つ発光サイリスタに注目し、発光点
の自己走査が実現できる自己走査型発光素子アレイを既
に特許出願（特許文献１〜４参照）し、光プリンタ用の
光書込みヘッドとして実装上簡便となること、発光素子
ピッチを細かくできること、コンパクトな自己走査型発
光素子アレイを作製できること等を示している。

【０００４】

【特許文献１】特開平１−２３８９６２号公報

【特許文献２】特開平２−１４５８４号公報

【特許文献３】特開平２−９２６５０号公報

【特許文献４】特開平２−９２６５１号公報

【０００５】図１は、発光サイリスタの基本構造を示す
概略断面図である。図１において、１０はｎ形のＧａＡ
ｓ基板であり、この基板上に、ｎ形ＧａＡｓバッファ層
１２，ｎ形ＡｌＧａＡｓ層１４，ｐ形ＡｌＧａＡｓ層１
６，ｎ形ＡｌＧａＡｓ層１８，ｐ形ＡｌＧａＡｓ層２０
が順次積層されている。ＡｌＧａＡｓ層２０上には、ア
ノード電極２２が、ＡｌＧａＡｓ層１８上にはゲート電
極２４が、ＧａＡｓ基板の裏面にはカソード電極２６が
設けられている。

【０００６】この例では、ｎ形ＧａＡｓ基板上にバッフ
ァ層を介してｎ形層，ｐ形層，ｎ形層，ｐ形層の順で積
層されているが、ｐ形ＧａＡｓ基板上に、バッファ層を
介してｐ形層，ｎ形層，ｐ形層，ｎ形層の順で積層され
る場合には、最上層の上の電極はカソード電極、基板裏
面の電極はアノード電極となる。

【０００７】以上のような発光サイリスタを用いた自己
走査型発光素子アレイの３つの基本構造について説明す
る。

【０００８】図２は、自己走査型発光素子アレイの第１
の基本構造の等価回路図である。発光素子として、発光
サイリスタＴ（−２）〜Ｔ（＋２）を用い、発光サイリ
スタＴ（−２）〜Ｔ（＋２）には、各々ゲート電極Ｇ_-2
〜Ｇ₊₂が設けられている。各々のゲート電極には、負荷
抵抗Ｒ_L を介して電源電圧Ｖ_GKが印加される。また、各
々のゲート電極Ｇ_-2〜Ｇ₊₂は、相互作用を作るために抵
抗Ｒ_I を介して電気的に接続されている。また、各単体
発光サイリスタのアノード電極に、３本の転送クロック
ライン（φ₁ ，φ₂ ，φ₃ ）が、それぞれ３素子おきに
（繰り返されるように）接続される。

【０００９】動作を説明すると、まず転送クロックφ₃
がハイレベルとなり、発光サイリスタＴ（０）がオンし
ているとする。このとき３端子サイリスタの特性から、
ゲート電極Ｇ₀ は零ボルト近くまで引き下げられる。電
源電圧Ｖ_GKを仮に５ボルトとすると、負荷抵抗Ｒ_L 、相
互作用抵抗Ｒ_I のネットワークから各発光サイリスタの
ゲート電圧が決まる。そして、発光サイリスタＴ（０）
に近い素子のゲート電圧が最も低下し、以降順にＴ
（０）から離れるにしたがいゲート電圧は上昇してい
く。これは次のように表せる。

【００１０】 Ｖ_G0＜Ｖ_G1＝Ｖ_G-1 ＜Ｖ_G2＝Ｖ_G-2 （１） これらの電圧の差は、負荷抵抗Ｒ_L ，相互作用抵抗Ｒ_I
の値を適当に選択することにより設定することができ
る。

【００１１】３端子サイリスタのアノード側のターンオ
ン電圧Ｖ_ONは、ゲート電圧より拡散電位Ｖ_dif だけ高い
電圧となることが知られている。

【００１２】Ｖ_ON≒Ｖ_G ＋Ｖ_dif （２） したがって、アノードにかける電圧をこのターンオン電
圧Ｖ_ONより高く設定すれば、その発光サイリスタはオン
することになる。

【００１３】さてこの発光サイリスタＴ（０）がオンし
ている状態で、次の転送クロックパルスφ₁ にハイレベ
ル電圧Ｖ_H を印加する。このクロックパルスφ₁ は発光
サイリスタＴ（＋１）とＴ（−２）に同時に加わるが、
ハイレベル電圧Ｖ_H の値を次の範囲に設定すると、発光
サイリスタＴ（＋１）のみをオンさせることができる。

【００１４】 Ｖ_G-2 ＋Ｖ_dif ＞Ｖ_H ＞Ｖ_G+1 ＋Ｖ_dif （３） これで発光サイリスタＴ（０），Ｔ（＋１）が同時にオ
ンしていることになる。そしてクロックパルスφ₃ のハ
イレベル電圧を切ると、発光サイリスタＴ（０）がオフ
となりオン状態の転送ができたことになる。

【００１５】このように、自己走査型発光素子アレイで
は抵抗ネットワークで各発光サイリスタのゲート電極間
を結ぶことにより、発光サイリスタに転送機能をもたせ
ることが可能となる。上に述べたような原理から、転送
クロックφ₁ ，φ₂ ，φ₃ のハイレベル電圧を順番に互
いに少しずつ重なるように設定すれば、発光サイリスタ
のオン状態は順次転送されていく。すなわち、発光点が
順次転送され、自己走査型発光素子アレイを実現するこ
とができる。

【００１６】このような自己走査型発光素子アレイで
は、１チップあたり、転送クロックφ ₁ ，φ₂ ，φ₃ 用
の３個のボンディングパッドと、電源電圧Ｖ_GK用の１個
のボンディングパッドとが必要とされる。

【００１７】図３は、自己走査型発光素子アレイの第２
の基本構造の等価回路図である。この自己走査型発光素
子アレイは、発光サイリスタのゲート電極間の電気的接
続の方法としてダイオードを用いている。発光サイリス
タＴ（−２）〜Ｔ（＋２）は、一列に並べられた構成と
なっている。Ｇ_-2〜Ｇ₊₂は、発光サイリスタＴ（−２）
〜Ｔ（＋２）のそれぞれのゲート電極を表す。Ｒ_L はゲ
ート電極の負荷抵抗を表し、Ｄ_-2〜Ｄ₊₂は電気的相互作
用を行うダイオードを表す。またＶ_GKは電源電圧を表
す。各単体発光サイリスタのアノード電極に、２本の転
送クロックライン（φ₁ ，φ₂ ）がそれぞれ１素子おき
に接続される。

【００１８】動作を説明する。まず転送クロックφ₂ が
ハイレベルとなり、発光サイリスタＴ（０）がオンして
いるとする。このとき３端子サイリスタの特性からゲー
ト電極Ｇ₀ は零ボルト近くまで引き下げられる。電源電
圧Ｖ_GKを仮に５ボルトとすると、抵抗Ｒ_L ，ダイオード
Ｄ_-2〜Ｄ₊₂のネットワークから各発光サイリスタのゲー
ト電圧が決まる。そして発光サイリスタＴ（０）に近い
素子のゲート電圧が最も低下し、以降順にＴ（０）から
離れるにしたがいゲート電圧は上昇していく。

【００１９】しかしながら、ダイオード特性の一方向
性，非対称性から、電圧を下げる効果は、Ｔ（０）の右
方向にしか働かない。すなわちゲート電極Ｇ₁ はＧ₀ に
対し、ダイオードの順方向立ち上がり電圧Ｖ_dif だけ高
い電圧に設定され、ゲート電極Ｇ₂ はＧ₁ に対し、さら
にダイオードの順方向立ち上がり電圧Ｖ_dif だけ高い電
圧に設定される。一方、Ｔ（０）の左側のゲート電極Ｇ
_-1はダイオードＤ_-1が逆バイアスになっているため電流
が流れず、したがって電源電圧Ｖ_GKと同電位となる。

【００２０】次の転送クロックパルスφ₁ は、最近接の
発光サイリスタＴ（１），Ｔ（−１）、そしてＴ（３）
およびＴ（−３）等に印加されるが、これらのなかで、
最もターンオン電圧の最も低い素子はＴ（１）であり、
Ｔ（１）のターンオン電圧は約Ｇ₁ のゲート電圧＋Ｖ
_dif であるが、これはＶ_dif の約２倍である。次にター
ン電圧の低い素子はＴ（３）であり、Ｖ_dif の約４倍で
ある。Ｔ（−１）とＴ（−３）のオン電圧は、約Ｖ_GK＋
Ｖ_dif となる。

【００２１】以上から、転送クロックパルスのハイレベ
ル電圧をＶ_dif の約２倍からＶ_difの約４倍の間に設定
しておけば、発光サイリスタＴ（１）のみをオンさせる
ことができ、転送動作を行うことができる。

【００２２】このような自己走査型発光素子アレイで
は、１チップあたり転送クロックφ₁，φ₂ 用の２個の
ボンディングパッドと、電源電圧Ｖ_GK用の１個のボンデ
ィングパッドとが必要とされる。

【００２３】図４は、自己走査型発光素子アレイの第３
の基本構造の等価回路図である。この自己走査型発光素
子アレイは、スイッチ素子Ｔ（−１）〜Ｔ（２）、書込
み用発光素子Ｌ（−１）〜Ｌ（２）からなる。スイッチ
素子部分の構成は、ダイオード接続を用いた例を示して
いる。スイッチ素子のゲート電極Ｇ_-1〜Ｇ₁ は、書込み
用発光素子のゲートにも接続される。書込み用発光素子
のアノードには、書込み信号Ｓ_inが加えられている。

【００２４】以下に、この自己走査型発光素子アレイの
動作を説明する。いま、転送素子Ｔ（０）がオン状態に
あるとすると、ゲート電極Ｇ₀ の電圧は、Ｖ_GK（ここで
は５ボルトと想定する）より低下し、ほぼ零ボルトとな
る。したがって、書込み信号Ｓ_inの電圧が、ｐｎ接合の
拡散電位（約１ボルト）以上であれば、発光素子Ｌ
（０）を発光状態とすることができる。

【００２５】これに対し、ゲート電極Ｇ_-1は約５ボルト
であり、ゲート電極Ｇ₁ は約１ボルトとなる。したがっ
て、発光素子Ｌ（−１）の書込み電圧は約６ボルト、発
光素子Ｌ（１）の書込み電圧は約２ボルトとなる。これ
から、発光素子Ｌ（０）のみに書き込める書込み信号Ｓ
_inの電圧は、約１〜２ボルトの範囲となる。発光素子Ｌ
（０）がオン、すなわち発光状態に入ると、書込み信号
Ｓ_inラインの電圧は約１ボルトに固定されてしまうの
で、他の発光素子が選択されてしまう、というエラーは
防ぐことができる。

【００２６】発光強度は書込み信号Ｓ_inに流す電流量で
決められ、任意の強度にて画像書込みが可能となる。ま
た、発光状態を次の素子に転送するためには、書込み信
号Ｓ _inラインの電圧を一度零ボルトまでおとし、発光し
ている素子をいったんオフにしておく必要がある。

【００２７】このような自己走査型発光素子アレイで
は、１チップあたり転送クロックφ₁，φ₂ ，φ₃ 用の
３個のボンディングパッドと、電源電圧Ｖ_GK用の１個の
ボンディングパッドと、書込み信号Ｓ_in用の１個のボン
ディングパッドとが必要とされる。

【００２８】以上のように、自己走査型発光素子アレイ
では、１チップあたり数個のボンディングパッドで多く
の発光点をコントロールできるため、高精細になっても
パッドの数はほとんど増やさなくても良いという利点が
ある。また、元々、ボンディングパッドの数が少ないの
で、チップ内でのボンディングパッドの配置を工夫、例
えばボンディングパッドをチップの両端に配置すること
により、高精細になってもチップの幅（短辺の長さ）を
小さくできるという特徴がある。したがって、同じ面積
のウェハからの取得数を多くすることができ、低コスト
化が可能である。

【００２９】

【発明が解決しようとする課題】しかし、自己走査型発
光素子アレイチップの幅が０．２ｍｍを下回ってくる
と、基板に使っているＧａＡｓは、もろい性質のためチ
ップ強度が十分でなく、光書込みヘッドの組立時に折れ
てしまうという問題点があった。

【００３０】本発明の目的は、上述のような問題点を解
決するために、Ｓｉを構造材料として用い、Ｓｉ基板上
に形成した自己走査型発光素子アレイチップを提供する
ことにある。

【００３１】本発明の他の目的は、このような自己走査
型発光素子アレイチップを用いた光書込みヘッド、さら
には光プリンタを提供することにある。

【００３２】

【課題を解決するための手段】本発明の自己走査型発光
素子アレイチップは、Ｓｉ基板と、Ｓｉ基板上に設けら
れたｐｎｐｎ層よりなる自己走査型発光素子アレイとを
備え、あるいは、Ｓｉ基板と、Ｓｉ基板上に形成された
格子不整合緩和層と、格子不整合緩和層上に形成された
ｐｎｐｎ層よりなる自己走査型発光素子アレイとを備え
ている。

【００３３】チップの幅は、０．０３ｍｍ以上で０．３
ｍｍ以下とするのが好適である。０．０３ｍｍより小さ
いと、チップの切断が困難であり、０．３ｍｍより大き
いと、チップ幅の増大で単位面積あたりのチップ取得数
が低下する。

【００３４】なお、チップの幅は、０．０５ｍｍ以上で
０．２ｍｍ以下とするのが、さらに好ましい。

【００３５】また、チップの長さは、２ｍｍ以上で１０
０ｍｍ以下とするのが好適である。２ｍｍよりも短いと
チップのハンドリングが難しくなり、１００ｍｍよりも
長いとシリコンウェハからの取得数が低下するので歩留
まりが悪くなる。

【００３６】なお、チップの長さは、５ｍｍ以上で２０
ｍｍ以下とするのが、さらに好ましい。

【００３７】以上のようなチップ幅およびチップ長の組
合わせとするのが、チップのハンドリングや取得数の観
点から好ましいことは、当業者であるならば、容易にわ
かるであろう。

【００３８】

【発明の実施の形態】

【実施例１】ウェハ上の繰り返し寸法ピッチが約５．４
ｍｍ（長さ）×約０．２ｍｍ（幅）の自己走査型発光素
子アレイを、Ｓｉ基板上に成膜したＡｌＧａＡｓダブル
ヘテロ構造のｐｎｐｎエピタキシャル層に形成した。

【００３９】図５は、このような構造の１個の発光素子
すなわち発光サイリスタの概略断面図である。Ｓｉ基板
３０上に格子不整合緩和層３２を形成する。格子不整合
緩和層を形成する理由は、Ｓｉ基板上に格子定数が異な
る膜を形成すると、基板が反ってしまうので、これを防
止するためである。格子不整合緩和層としては、ＩｎＧ
ａＡｓ／ＧａＡｓの歪み超格子構造を用いた。格子不整
合緩和層３２上に、エピタキシャル成長により、ｎ形Ａ
ｌＧａＡｓ層１４，ｐ形ＡｌＧａＡｓ層１６，ｎ形Ａｌ
ＧａＡｓ層１８，ｐ形ＡｌＧａＡｓ層２０が順次積層さ
れている。ＡｌＧａＡｓ層２０上には、アノード電極２
２が、ＡｌＧａＡｓ層１８上にはゲート電極２４が、Ｇ
ａＡｓ基板の裏面にはカソード電極２６が設けられてい
る。

【００４０】比較のために、図５の構成でＳｉ基板では
なくＧａＡｓ基板を用いたものも作製した。いずれの基
板もウェハプロセス時は０．６ｍｍ厚で行い、完成後、
１２００番手の砥石を使ったグラインディングで０．３
ｍｍ厚になるまで基板の裏面を削り、ダイシングソウで
所定の寸法に切断した。ダイシング時の刃厚は０．０３
ｍｍであったので、切りあがったときのチップ幅は０．
１７ｍｍとなった。

【００４１】この２種類のチップの曲げ強度を、４点曲
げ法で測定した。結果を図６に示す。横軸は曲げ力（Be
nding force ）ｆ_b （Ｎ）を、縦軸はチップ折れの発生
確率（Probability of failure）Ｆ（ｘ）％を示してい
る。

【００４２】また、ＧａＡｓ基板のもので、２チップ分
の幅のチップ（０．４ｍｍ繰り返し幅、切り上がり０．
３７ｍｍ幅）も切り出して評価を行った。

【００４３】図６より、ＧａＡｓ基板において出来上が
りチップ幅０．１７ｍｍのものと、０．３７ｍｍのもの
の曲げ強度は、ほぼチップ幅に比例していることが判
る。一方、Ｓｉ基板は、Ｆ（ｘ）＝５０％で比較する
と、チップ幅０．１７ｍｍのＧａＡｓ基板のものに比べ
て、曲げ強度は４倍程度強いことが判った。

【００４４】次に、前述の３種類のチップをボンディン
グマシンで光書込みヘッド実装基板上に配列し、導電性
ペーストで接着，焼成固着した。各１２０００チップに
対するチップ折れの発生数を表１に示す。

【００４５】

【表１】

【００４６】発生率は、それぞれＧａＡｓ基板の０．１
７ｍｍ幅品で０．５２％、０．３７ｍｍ幅品で０．０８
％、また、Ｓｉ基板の０．１７ｍｍ幅品では発生しなか
った。この発生率の差は、図６において、ある曲げ力ｆ
_b に対する折れの発生確率Ｆ（ｘ）と、ダイボンディン
グマシンや焼成で加わる力の確率分布Ｑ（ｘ）との積の
積分と考えられる。

【００４７】単純なモデルとして、 Ｑ（ｆ_b ＝２Ｎ）＝０．１ Ｑ（ｆ_b ＝０）＝０．９ （１０回のうち１回は２ニュートン（Ｎ）の力が加わ
り、９回は力が加わらない）を考えると、おおよそ折れ
の発生率を説明できる。このモデルを元に、Ｓｉ基板で
の折れの発生率を推定すると、３×１０^-6となり、同じ
幅のＧａＡｓ基板に比べて１／１０００程度と非常に小
さい発生率となる。このチップを光書込みヘッド用とし
て使う場合、Ａ３サイズ用のヘッドで６０個程度のチッ
プを配列する必要があり、折れ発生率をｘとすると、１
ヘッドあたり１個も折れない確率Ｐは、 Ｐ＝（１−ｘ）⁶⁰ であり、０．１７ｍｍ幅では約７３％、０．３７ｍｍ幅
では約９５％となる。このように、０．１７ｍｍ幅で
は、４ヘッドに１チップはチップ折れが発生するため、
ヘッドの生産は困難である。

【００４８】なお、本実施例ではグラインディング時の
砥石の番手として１２００番というかなり細かい番手を
用いた場合の実験結果を示したが、ＧａＡｓなどもろい
材料の強度は、この基板裏面のグラインディング時の傷
に負うところが大きいことが知られており、研削条件で
強度は大きく変化する。更に細かい番手の砥石を使うこ
とで、強度を増すことは可能であるが、切削速度が遅く
なるため、あまり細かい砥石を使うことには限界があ
る。また、グラインディング工程自体を排し、はじめか
ら薄いウェハでプロセスを行うことも考えられるが、Ｇ
ａＡｓ基板は強度の点から困難である。

【００４９】自己走査型発光素子アレイチップは、構造
上、非常に細幅にできるため、チップコストを下げられ
る可能性を持っているが、多数の発光点を一列に並べる
という要請から、チップは５ｍｍ以上の長さとなり、非
常に細長い形状となる。このため折れやすく、細幅化に
は限界があった。しかし、以上の所見から、Ｓｉを基板
とすることで、０．２ｍｍ幅以下のチップを歩留まりよ
く取り扱うことができるようになった。

【００５０】なお、本実施例はＳｉ基板上に格子不整合
緩和層としてＩｎＧａＡｓ／ＧａＡｓの歪み超格子を置
き、その上にＡｌＧａＡｓをエピタキシャル成長させた
場合を例としてあげたが、格子不整合緩和層としては別
の構成でもよく、また成長させる膜はＡｌＧａＡｓに限
らず、III 族元素としてＢ，Ａｌ，Ｇａ，Ｉｎ、Ｖ族元
素としてＮ，Ｐ，Ａｓ，Ｓｂを組成とするIII −Ｖ族化
合物半導体または、II族元素としてＺｎ，Ｃｄ、VI族元
素としてＯ，Ｓ，Ｓｅ，Ｔｅ組成とするII−VI族化合物
半導体でもよい。

【００５１】また、たとえばＧａＡｓ基板上に成長させ
たエピタキシャル層に素子を作り込んだ後、ＧａＡｓ基
板の大部分をグラインディングや化学的エッチングなど
で取り除き、Ｓｉ基板に張り付けたものでもよい。すな
わち、機械的な構造材料としてＳｉが使われていれば本
発明の効果は同様に得られる。

【００５２】このような構造の自己走査型発光素子アレ
イチップは、ＧａＡｓ基板上に、ｐｎｐｎ層よりなる自
己走査型発光素子アレイを形成し、ＧａＡｓ基板を除去
し、ＧａＡｓ基板が除去された部分に、Ｓｉ基板を張り
付け、Ｓｉ基板を研磨し、自己走査型発光素子アレイチ
ップに切断することにより作製される。

【００５３】

【実施例２】実施例１では、Ｓｉ基板を用いた０．１７
ｍｍ（幅）×５．４ｍｍ（長さ）×０．３ｍｍ（厚さ）
の寸法のチップについて説明した。

【００５４】従来の技術で説明したように、光書込みヘ
ッドに自己走査型発光素子アレイチップを用いること
で、ワイヤボンディングの数を激減することができた。
例えば、Ａ３サイズ用の光書込みヘッドに、２５６発光
点の自己走査型発光素子アレイチップを配列して１２０
０ｄｐｉの発光素子アレイを作製した場合、ワイヤボン
ディングの数が、約１５０００本から１３００本に減っ
た。

【００５５】しかし、発光素子アレイチップを並べるダ
イボンディングの作業は、従来と同数である。この作業
時間を縮めるには、チップの長さを長くし、書込みヘッ
ド１本あたりのチップ数を減らせばよい。従来のＧａＡ
ｓ基板では、機械的にもろいためあまり長いチップを作
ると折れやすくなっていた。また、ＧａＡｓ基板では、
大口径のウェハが得にくく、あまり長いチップを作ると
取得数が減ってしまうという問題点があった。

【００５６】そこで、Ｓｉ基板上に自己走査型発光素子
アレイを作ることで、基板厚さ０．３ｍｍ、実施例１の
チップの３倍の長さの１６．２ｍｍのチップを作った。
このチップを使って光書込みヘッドを試作したところ、
チップ折れは発生しなかった。１ヘッドあたりのチップ
の数が１／３となったため、ダイボンディングに要する
時間は、約１／２．５程度に縮まった。

【００５７】また、ＳｉはＧａＡｓに比べて硬い材料で
あるため、ダイシング時のチッピングが少なく、高速で
ダイシングが可能である。この特徴は、１枚のウェハか
ら細長いチップを多数個切断しなければならない自己走
査型発光素子アレイでは、特にメリットが大きい。

【００５８】

【実施例３】チップを並べて、光書込みヘッドを作ると
き、チップ表面の傾きは、そのまま発光点の副走査方向
のずれとなるため、できるだけ小さくしたい。このため
には、チップの厚さが薄い方が望ましい。特にチップ幅
が細くなると、より薄いチップにしないと、表面が傾い
てしまう。チップ表面の傾きを小さくするために、チッ
プの高さは幅よりも小さいことが望ましい。そこで、
０．６ｍｍ厚さのＳｉ基板を０．１ｍｍ厚になるまでグ
ラインダで研削した。この厚さになっても、チップのダ
イボンディングなどに特に支障はなくチップ折れも発生
しなかった。

【００５９】チップが薄くなった分、チップ傾きの影響
が少なくなり、副走査方向のずれの標準偏差は、０．３
ｍｍ厚の時の約１／３程度に減った。

【００６０】また、発熱源であるチップ表面と裏面の距
離が短くなったため、熱抵抗が下がり、発光によるチッ
プの温度上昇が抑制された。従来の０．３ｍｍ厚のＧａ
Ａｓ基板では、約１０００Ｋ／Ｗ程度の熱抵抗であった
が、０．１ｍｍ厚のＳｉ基板では、Ｓｉの熱伝導率がＧ
ａＡｓの２倍程度高い効果もあわせて、約４００Ｋ／Ｗ
まで下がった。従って、１０ｍＷ／チップの平均電力で
発光させると、これまで１０℃の温度上昇が起こってい
たが、４℃程度となった。この温度上昇は、チップ内で
均一には起こらず、ある固有の温度分布となり、光量分
布を生じさせる。このため、熱抵抗の改善は、光量分布
の改善となる。

【００６１】

【実施例４】Ｓｉ基板上に格子不整合緩和層を介して部
分的にＧａＡｓエピタキシャル膜を形成する技術を用い
ることにより、Ｓｉ基板側に駆動回路を作製し、ＧａＡ
ｓ側に発光素子を作製し、互いを配線することで、自己
走査型発光素子アレイチップ同様に、ボンディングパッ
ドの数を減らした発光素子アレイチップをモノリシック
に実現できる。しかし、駆動回路は発光素子の数だけ必
要なため、チップ面積は大きくなる。

【００６２】発光素子アレイに、自己走査型発光素子ア
レイを用いることによって、例えば図４に示した構造の
自己走査型発光素子アレイでは、駆動回路はφ₁ ，φ
₂ ，Ｓ _in用の３個程度で済む。このため、駆動回路を内
蔵させてもチップ面積は増加しない。

【００６３】したがって、本実施例では、Ｓｉ基板の一
部上に格子不整合層を介してｐｎｐｎ層よりなる自己走
査型発光素子アレイを形成し、Ｓｉ基板側に数個の駆動
回路を作製する。

【００６４】図７は、このようにして作製された自己走
査型発光素子アレイチップの構造を示す。Ｓｉ基板３０
の一部上に格子不整合層を介してｐｎｐｎ層よりなる自
己走査型発光素子アレイ４０が形成されている。Ｓｉ基
板３０上には、Ｖ_DD電源ボンディングパッド４２、Ｖ_SS
電源ボンディングパッド４４と、φ₁ 用ボンディングパ
ッド４６、φ₂ 用ボンディングパッド４８と、Ｓ_in用ボ
ンディングパッド５０が設けられている。

【００６５】Ｖ_DD電源ボンディングパッド４２から延び
るＶ_DD電源ライン５２は、自己走査型発光素子アレイ４
０のＶ_GK端子に接続されている。Ｖ_SS電源ボンディング
パッドから延びるＶ_SS電源ライン５４は、自己走査型発
光素子アレイ４０のカソード共通電極に接続されてい
る。Ｖ_DD電源ライン５２とＶ_SS電源ライン５４との間に
は、φ₁ 用ＣＭＯＳドライバ５６、φ₂ 用ＣＭＯＳドラ
イバ５８、Ｓ_in用ＣＭＯＳドライバ６０が形成されてい
る。各ドライバの入力端子は各ボンディングに接続され
ている。ドライバ５６の出力端子は、抵抗６２を経て自
己走査型発光素子アレイ４０のφ₁ 端子に接続され、ド
ライバ５８の出力端子は、抵抗６４を経てφ₂ 端子に接
続され、ドライバ６０の出力端子は、抵抗６６を経てＳ
_in端子に接続されている。

【００６６】このように、ドライバはφ₁ ，φ₂ ，Ｓ_in
用の３個程度で済むため、駆動回路を内蔵させてもチッ
プ面積は増加しない。

【００６７】

【実施例５】次に、以上に説明した自己走査型発光素子
アレイチップを用いた光書込みヘッド、このような光書
込みヘッドを用いた光プリンタについて説明する。

【００６８】図８は、光書込みヘッドの主要部を示す斜
視図である。光書込みヘッドは、実装基板７０上に複数
個の自己走査型発光素子アレイチップ７２を千鳥配置で
配列して構成された自己走査型発光素子アレイ７４と、
複数個の正立等倍レンズ（ロッドレンズ）７６を配列し
て構成された正立等倍レンズアレイ７８とを備えてい
る。発光素子アレイ７４から出た光は、レンズアレイ７
８により集光されて、感光ドラム（図示せず）上に照射
される。

【００６９】図９は、このような光書込みヘッド８０を
備える光プリンタの構成を示す。円筒形の感光ドラム８
２の表面に、アモルファスＳｉ等の光導電性を持つ材料
（感光体）が作られている。このドラムはプリントの速
度で回転している。回転しているドラムの感光体表面
を、帯電器８４で一様に帯電させる。そして、光書込み
ヘッド８０で、印字するドットイメージの光を感光体上
に照射し、光の当たったところの帯電を中和する。続い
て、現像器８８で感光体上の帯電状態にしたがって、ト
ナーを感光体上につける。そして、転写器９０でカセッ
ト９２中から送られてきた用紙９４上に、トナーを転写
する。用紙は、定着器９６にて熱等を加えられ定着さ
れ、スタッカ９８に送られる。一方、転写の終了したド
ラムは、消去ランプ１００で帯電が全面にわたって中和
され、清掃器１０２で残ったトナーが除去される。

【００７０】

【発明の効果】本発明によれば、以下の効果を有する自
己走査型発光素子チップを実現することが可能になっ
た。 （１）従来のＧａＡｓ基板のものに比べて、チップ強度
を増大させることができる。 （２）チップ強度を増大できるため、チップの幅を細く
することができ、ウェハからのチップ取得数を多くする
ことができ、さらなる低コスト化が可能になる。

【００７１】また、本実施例の光書込みヘッドおよび光
プリンタは、以下の効果を有する。 （１）チップ幅低減によりウェハからのチップ取得数が
増加するので、チップのコストダウンが行え、低コスト
の光書込みヘッドや光プリンタを提供できる。 （２）長いチップを用いることができるので、ダイボン
ディングのタクトが向上でき、光書込みヘッドを短時間
で生産できる。また、光プリンタの生産性も向上でき
る。 （３）チップ厚さを薄くできるので、チップの傾きが減
少でき、光量分布が均一な光書込みヘッドを生産でき
る。さらに、チップの薄型化により、発光時の温度上昇
が抑制できるので、ヘッドの光量分布の改善が行える。
この光量分布改善により、光プリンタの性能が向上でき
る。

【図面の簡単な説明】

【図１】従来の発光サイリスタの概略断面図である。

【図２】自己走査型発光装置の第１の基本構造の等価回
路図である。

【図３】自己走査型発光装置の第２の基本構造の等価回
路図である。

【図４】自己走査型発光装置の第３の基本構造の等価回
路図である。

【図５】本発明に係る発光サイリスタの概略断面図であ
る。

【図６】２種類のチップの曲げ強度を４点曲げ法で測定
した結果を示すグラフである。

【図７】駆動回路内蔵の自己走査型発光素子アレイチッ
プの構造を示す図である。

【図８】光プリンタヘッドの主要部を示す斜視図であ
る。

【図９】光プリンタヘッドを備える光プリンタの構成を
示す図である。

【符号の説明】

１０ ｎ形ＧａＡｓ基板 １２ ｎ形ＧａＡｓバッファ層 １４ ｎ形ＡｌＧａＡｓ層 １６ ｐ形ＡｌＧａＡｓ層 １８ ｎ形ＡｌＧａＡｓ層 ２０ ｐ形ＡｌＧａＡｓ層 ２２ アノード電極 ２４ ゲート電極 ２６ カソード電極 ３０ Ｓｉ基板 ３２ 格子不整合緩和層 ４０ 自己走査型発光素子アレイ ４２，４４，４６，４８，５０ ボンディング ５６，５８，６０ ＣＭＯＳドライバ

Claims (14)

【特許請求の範囲】
1. 【請求項１】Ｓｉ基板と、 前記Ｓｉ基板上に設けられたｐｎｐｎ層よりなる自己走
   査型発光素子アレイとを備える自己走査型発光素子アレ
   イチップ。
2. 【請求項２】Ｓｉ基板と、 前記Ｓｉ基板上に形成された格子不整合緩和層と、 前記格子不整合緩和層上に形成されたｐｎｐｎ層よりな
   る自己走査型発光素子アレイとを備える自己走査型発光
   素子アレイチップ。
3. 【請求項３】チップの幅が、０．０３ｍｍ以上で０．３
   ｍｍ以下の範囲にあることを特徴とする請求項１または
   ２に記載の自己走査型発光素子アレイチップ。
4. 【請求項４】チップの幅が、０．０５ｍｍ以上で０．２
   ｍｍ以下の範囲にあることを特徴とする請求項３に記載
   の自己走査型発光素子アレイチップ。
5. 【請求項５】チップの長さが２ｍｍ以上で１００ｍｍ以
   下の範囲にあることを特徴とする請求項３に記載の自己
   走査型発光素子アレイチップ。
6. 【請求項６】チップの長さが５ｍｍ以上で２０ｍｍ以下
   の範囲にあることを特徴とする請求項５に記載の自己走
   査型発光素子アレイチップ。
7. 【請求項７】チップの高さが、チップの幅よりも小さい
   ことを特徴とする請求項３〜６のいずれかに記載の自己
   走査型発光素子アレイチップ。
8. 【請求項８】Ｓｉ基板と、 前記Ｓｉ基板の一部上に形成された格子不整合緩和層
   と、 前記格子不整合緩和層上に形成されたｐｎｐｎ層よりな
   る自己走査型発光素子アレイと、 前記Ｓｉ基板上に形成された駆動回路とを備える自己走
   査型発光素子アレイチップ。
9. 【請求項９】前記ｐｎｐｎ層は、III 族元素としてＢ，
   Ａｌ，Ｇａ，Ｉｎ、Ｖ族元素としてＮ，Ｐ，Ａｓ，Ｓｂ
   を組成とする化合物半導体であることを特徴とする請求
   項１〜８のいずれかに記載の自己走査型発光素子アレイ
   チップ。
10. 【請求項１０】前記ｐｎｐｎ層は、II族元素としてＺ
    ｎ，Ｃｄ、VI族元素としてＯ，Ｓ，Ｓｅ，Ｔｅを組成と
    する化合物半導体であることを特徴とする請求項１〜８
    のいずれかに記載の自己走査型発光素子アレイチップ。
11. 【請求項１１】請求項１に記載の自己走査型発光素子ア
    レイチップを製造する方法であって、 半導体基板を準備する工程と、 前記半導体基板上に、 ｐｎｐｎ層よりなる自己走査型発光素子アレイを形成す
    る工程と、 前記半導体基板を除去する工程と、 前記半導体基板が除去された部分に、Ｓｉ基板を張り付
    ける工程と、 前記Ｓｉ基板を研磨する工程と、 自己走査型発光素子アレイチップに切断する工程とを含
    む、自己走査型発光素子アレイチップの製造方法。
12. 【請求項１２】請求項２に記載の自己走査型発光素子ア
    レイチップを製造する方法であって、 Ｓｉウェハを準備する工程と、 前記Ｓｉウェハ上に格子不整合緩和層を形成する工程
    と、 前記格子不整合緩和層上に、ｐｎｐｎ層よりなる自己走
    査型発光素子アレイを形成する工程と、 前記Ｓｉウェハの裏面を研磨する工程と、 自己走査型発光素子アレイチップに切断する工程とを含
    む自己走査型発光素子アレイチップの製造方法。
13. 【請求項１３】請求項１〜１０のいずれかに記載の自己
    走査型発光素子アレイチップを備える光書込みヘッド。
14. 【請求項１４】請求項１３に記載の光書込みヘッドを備
    える光プリンタ。