JP2003242795A - 不揮発性半導体メモリ装置とそのパワーアップ読み出し方法 - Google Patents
不揮発性半導体メモリ装置とそのパワーアップ読み出し方法Info
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 不揮発性半導体メモリ装置とそれパワー
アップ読み出し方法を提供する。 【解決手段】 不揮発性半導体メモリ装置はパワーアッ
プ時に、自体的に読み出し動作を実行する。そのような
読み出し動作に従うと、先ず、パワーアップ時に、電源
電圧が第１検出電圧に到達したか否かが検出される。電
源電圧が第１検出電圧に到達すると、ワードライン電圧
が生成され始める。前記ワードライン電圧が所望する電
圧に到達する時に、前記メモリ装置の読み出し動作がよ
く知られた方式に従って実行される。
アップ読み出し方法を提供する。 【解決手段】 不揮発性半導体メモリ装置はパワーアッ
プ時に、自体的に読み出し動作を実行する。そのような
読み出し動作に従うと、先ず、パワーアップ時に、電源
電圧が第１検出電圧に到達したか否かが検出される。電
源電圧が第１検出電圧に到達すると、ワードライン電圧
が生成され始める。前記ワードライン電圧が所望する電
圧に到達する時に、前記メモリ装置の読み出し動作がよ
く知られた方式に従って実行される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、さらに具体的には不揮発性半導体メ
モリ装置に関するものである。
関するものであり、さらに具体的には不揮発性半導体メ
モリ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置は揮発性メモリ装置と
不揮発性メモリ装置に分けることができる。ＳＲＡＭと
ＤＲＡＭのようなメモリ装置は揮発性メモリ装置に属
し、マスクＲＯＭとフラッシュメモリ装置のようなメモ
リ装置は、不揮発性メモリ装置に属する。どのようなシ
ステムで使われる時にも、揮発性メモリ装置はパワーア
ップ時に、読み出し動作の前に書き込み動作を実行しな
ければならない一方、不揮発性メモリ装置はパワーアッ
プ時に、書き込み動作を実行せず、読み出し動作を実行
することができる。パワーアップ時に実行される読み出
し動作は以下“パワーアップ読み出し動作（power-up t
o read operation）”と称する。
不揮発性メモリ装置に分けることができる。ＳＲＡＭと
ＤＲＡＭのようなメモリ装置は揮発性メモリ装置に属
し、マスクＲＯＭとフラッシュメモリ装置のようなメモ
リ装置は、不揮発性メモリ装置に属する。どのようなシ
ステムで使われる時にも、揮発性メモリ装置はパワーア
ップ時に、読み出し動作の前に書き込み動作を実行しな
ければならない一方、不揮発性メモリ装置はパワーアッ
プ時に、書き込み動作を実行せず、読み出し動作を実行
することができる。パワーアップ時に実行される読み出
し動作は以下“パワーアップ読み出し動作（power-up t
o read operation）”と称する。
【０００３】パワーアップ読み出し動作を実行するのに
必要な条件は、ワードライン電圧が所望する電圧まで増
加された後に、読み出し動作が実行されることである。
しかし、ワードライン電圧が所望する電圧に設定されな
い場合に、所望する電圧より低いワードライン電圧を利
用して感知動作が実行される場合がある。例えば、ワー
ドライン電圧が所望する電圧より低い時に、ワードライ
ン電圧が供給されるメモリセル（例えば、“オンセ
ル”）を通じて相対的に少ないセル電流が流れる場合が
ある。その結果、オンセルに対する読み出しエラーが起
こる確率が高くなる。
必要な条件は、ワードライン電圧が所望する電圧まで増
加された後に、読み出し動作が実行されることである。
しかし、ワードライン電圧が所望する電圧に設定されな
い場合に、所望する電圧より低いワードライン電圧を利
用して感知動作が実行される場合がある。例えば、ワー
ドライン電圧が所望する電圧より低い時に、ワードライ
ン電圧が供給されるメモリセル（例えば、“オンセ
ル”）を通じて相対的に少ないセル電流が流れる場合が
ある。その結果、オンセルに対する読み出しエラーが起
こる確率が高くなる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、安定
したパワーアップ読み出し動作を実行することができる
不揮発性半導体メモリ装置を提供することである。
したパワーアップ読み出し動作を実行することができる
不揮発性半導体メモリ装置を提供することである。
【０００５】
【課題を解決するための手段】本発明による不揮発性半
導体メモリ装置は、行と列に配列された複数のメモリセ
ルを具備したメモリセルアレイを含む。第１電圧検出器
はパワーアップ時に、電源電圧が第１検出電圧に到達す
る時に、第１検出信号を活性化させる。読み出し電圧発
生回路は、前記活性化された第１検出信号に応答して前
記読み出し電圧を発生し、前記読み出し電圧が第２検出
電圧に到達する時に、第２検出信号を活性化させる。信
号発生回路は、前記第２検出信号の活性化に応答して読
み出し開始信号を発生し、読み出し回路は、前記読み出
し開始信号に応答して前記メモリセルアレイからデータ
を読み出す。ここで、前記第１検出電圧は前記電源電圧
より低く、前記メモリ装置は、ブートアップメモリとし
て使われる。
導体メモリ装置は、行と列に配列された複数のメモリセ
ルを具備したメモリセルアレイを含む。第１電圧検出器
はパワーアップ時に、電源電圧が第１検出電圧に到達す
る時に、第１検出信号を活性化させる。読み出し電圧発
生回路は、前記活性化された第１検出信号に応答して前
記読み出し電圧を発生し、前記読み出し電圧が第２検出
電圧に到達する時に、第２検出信号を活性化させる。信
号発生回路は、前記第２検出信号の活性化に応答して読
み出し開始信号を発生し、読み出し回路は、前記読み出
し開始信号に応答して前記メモリセルアレイからデータ
を読み出す。ここで、前記第１検出電圧は前記電源電圧
より低く、前記メモリ装置は、ブートアップメモリとし
て使われる。
【０００６】本発明の他の特徴によれば、不揮発性半導
体メモリ装置には、行と列に配列された複数のメモリセ
ルを具備したメモリセルアレイが提供される。第１電圧
検出器は、パワーアップ時に、電源電圧が第１検出電圧
に到達する時に、第１検出信号を活性化させ、行選択回
路は、行アドレスに応答して前記行のうち少なくも一つ
の行を選択し、前記選択された行に読み出し電圧を供給
する。列選択回路は列アドレスに応答して前記列のうち
一部の列を選択し、感知回路は前記選択された行及び列
によって指定されるメモリセルからデータを読み出す。
読み出し電圧発生回路は、前記活性化された第１検出信
号に応答して前記読み出し電圧を発生し、前記読み出し
電圧が第２検出電圧に到達する時に、第２検出信号を活
性化させる第２電圧検出回路を含む。信号発生回路は、
前記第２検出信号の活性化に応答して読み出し開始信号
を発生し、制御回路は、前記読み出し開始信号に応答し
て前記読み出し回路の活性化を選択的に制御する。
体メモリ装置には、行と列に配列された複数のメモリセ
ルを具備したメモリセルアレイが提供される。第１電圧
検出器は、パワーアップ時に、電源電圧が第１検出電圧
に到達する時に、第１検出信号を活性化させ、行選択回
路は、行アドレスに応答して前記行のうち少なくも一つ
の行を選択し、前記選択された行に読み出し電圧を供給
する。列選択回路は列アドレスに応答して前記列のうち
一部の列を選択し、感知回路は前記選択された行及び列
によって指定されるメモリセルからデータを読み出す。
読み出し電圧発生回路は、前記活性化された第１検出信
号に応答して前記読み出し電圧を発生し、前記読み出し
電圧が第２検出電圧に到達する時に、第２検出信号を活
性化させる第２電圧検出回路を含む。信号発生回路は、
前記第２検出信号の活性化に応答して読み出し開始信号
を発生し、制御回路は、前記読み出し開始信号に応答し
て前記読み出し回路の活性化を選択的に制御する。
【０００７】本発明のまた他の特徴によれば、パワーア
ップ読み出し動作モードを有する不揮発性半導体メモリ
装置は、行と列に配列された複数のメモリセルを具備し
たメモリセルアレイと、パワーアップ時に、電源電圧が
第１検出電圧に到達する時に、第１検出信号を活性化さ
せる第１電圧検出器と、外部から供給されるアドレスを
受け入れてバッファリングするアドレスバッファ回路
と、前記アドレスバッファ回路から出力されるアドレス
のうち行アドレスに応答して前記行のうち少なくとも一
つの行を選択し、前記選択された行に読み出し電圧を供
給する行選択回路と、前記アドレスバッファ回路から出
力されるアドレスのうち列アドレスに応答して前記列の
うち一部の列を選択する列選択回路と、前記選択された
行及び列によって指定されるメモリセルからデータを読
み出す感知回路と、前記活性化された第１検出信号に応
答して前記読み出し電圧を発生し、前記読み出し電圧が
第２検出電圧に到達する時に、第２検出信号を活性化さ
せる第２電圧検出回路を含む読み出し電圧発生回路と、
前記第１検出信号の反転信号によってリセットされ、前
記第２検出信号の活性化によってセットされるＳ−Ｒフ
リップフロップと、前記Ｓ−Ｒフリップフロップが前記
第２検出信号の活性化によってセットされる時に、読み
出し開始時点を示すパルス信号を発生する読み出し開始
回路と、前記読み出し開始信号に応答して前記感知回路
の活性化を選択的に制御する制御回路とを含む。
ップ読み出し動作モードを有する不揮発性半導体メモリ
装置は、行と列に配列された複数のメモリセルを具備し
たメモリセルアレイと、パワーアップ時に、電源電圧が
第１検出電圧に到達する時に、第１検出信号を活性化さ
せる第１電圧検出器と、外部から供給されるアドレスを
受け入れてバッファリングするアドレスバッファ回路
と、前記アドレスバッファ回路から出力されるアドレス
のうち行アドレスに応答して前記行のうち少なくとも一
つの行を選択し、前記選択された行に読み出し電圧を供
給する行選択回路と、前記アドレスバッファ回路から出
力されるアドレスのうち列アドレスに応答して前記列の
うち一部の列を選択する列選択回路と、前記選択された
行及び列によって指定されるメモリセルからデータを読
み出す感知回路と、前記活性化された第１検出信号に応
答して前記読み出し電圧を発生し、前記読み出し電圧が
第２検出電圧に到達する時に、第２検出信号を活性化さ
せる第２電圧検出回路を含む読み出し電圧発生回路と、
前記第１検出信号の反転信号によってリセットされ、前
記第２検出信号の活性化によってセットされるＳ−Ｒフ
リップフロップと、前記Ｓ−Ｒフリップフロップが前記
第２検出信号の活性化によってセットされる時に、読み
出し開始時点を示すパルス信号を発生する読み出し開始
回路と、前記読み出し開始信号に応答して前記感知回路
の活性化を選択的に制御する制御回路とを含む。
【０００８】ここで、前記読み出し電圧発生回路は、前
記第２検出信号と前記第１検出信号の反転信号に応答し
てクロック信号を発生するオシレータと、前記クロック
信号に応答して前記読み出し電圧を発生する高電圧ポン
プをさらに含む。前記第２検出回路は前記第１検出信号
が活性化される時に動作し、分配した読み出し電圧を基
準電圧と比較して前記第２検出信号を発生する。
記第２検出信号と前記第１検出信号の反転信号に応答し
てクロック信号を発生するオシレータと、前記クロック
信号に応答して前記読み出し電圧を発生する高電圧ポン
プをさらに含む。前記第２検出回路は前記第１検出信号
が活性化される時に動作し、分配した読み出し電圧を基
準電圧と比較して前記第２検出信号を発生する。
【０００９】本発明のまた他の特徴によれば、不揮発性
半導体メモリ装置のパワーアップ読み出し方法が提供さ
れる。パワーアップ読み出し方法によれば、先ず、パワ
ーアップ電源電圧が第１検出電圧に到達する時に、第１
検出信号が活性化される。前記第１検出信号が活性化さ
れる時に、ワードライン電圧が生成し始める。前記ワー
ドライン電圧が第２検出電圧に到達したか否かが検出さ
れる。前記ワードライン電圧が前記第２検出電圧に到達
する時に、前記メモリ装置の読み出し動作が実行され
る。ここで、パワーアップの後に、前記メモリ装置の読
み出し動作は、外部から供給されるアドレスの遷移に同
期して実行される。
半導体メモリ装置のパワーアップ読み出し方法が提供さ
れる。パワーアップ読み出し方法によれば、先ず、パワ
ーアップ電源電圧が第１検出電圧に到達する時に、第１
検出信号が活性化される。前記第１検出信号が活性化さ
れる時に、ワードライン電圧が生成し始める。前記ワー
ドライン電圧が第２検出電圧に到達したか否かが検出さ
れる。前記ワードライン電圧が前記第２検出電圧に到達
する時に、前記メモリ装置の読み出し動作が実行され
る。ここで、パワーアップの後に、前記メモリ装置の読
み出し動作は、外部から供給されるアドレスの遷移に同
期して実行される。
【００１０】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００１１】図１は本発明による不揮発性半導体メモリ
装置のブロック図である。図１を参照すると、本発明の
好適な実施の形態に係る不揮発性半導体メモリ装置１０
０は、例えば、ブートアップメモリ（boot-up memory）
として使われる非同期メモリ装置であって、ＮＯＲフラ
ッシュメモリ装置、マスクＲＯＭ、及び強誘電体メモリ
装置を含む。しかし、本発明がそれらに限定されないこ
とは、当業者であれば自明であろう。図１に示した不揮
発性半導体メモリ装置１００はメモリセルアレイ１１
０、感知回路１２０、列ゲート回路１３０、データ出力
バッファ回路１４０、アドレスバッファ回路１５０、行
デコーダ回路１６０、及び列デコーダ回路１７０を含
む。ここで、感知回路１２０、列ゲート回路１３０、行
デコーダ回路１６０、及び列デコーダ回路１７０は読み
出し回路を構成し、前記読み出し回路はメモリセルアレ
イ１１０に貯蔵されたデータを読み出す。
装置のブロック図である。図１を参照すると、本発明の
好適な実施の形態に係る不揮発性半導体メモリ装置１０
０は、例えば、ブートアップメモリ（boot-up memory）
として使われる非同期メモリ装置であって、ＮＯＲフラ
ッシュメモリ装置、マスクＲＯＭ、及び強誘電体メモリ
装置を含む。しかし、本発明がそれらに限定されないこ
とは、当業者であれば自明であろう。図１に示した不揮
発性半導体メモリ装置１００はメモリセルアレイ１１
０、感知回路１２０、列ゲート回路１３０、データ出力
バッファ回路１４０、アドレスバッファ回路１５０、行
デコーダ回路１６０、及び列デコーダ回路１７０を含
む。ここで、感知回路１２０、列ゲート回路１３０、行
デコーダ回路１６０、及び列デコーダ回路１７０は読み
出し回路を構成し、前記読み出し回路はメモリセルアレ
イ１１０に貯蔵されたデータを読み出す。
【００１２】続けて、図１を参照すると、メモリセルア
レイ１１０は、図示しないが、ワードライン（または
行）とビットライン（または列）に配列される複数のメ
モリセルを含む。各メモリセルは、例えば、電気的にプ
ログラム／消去することができるＮＯＲ型フラッシュメ
モリセル、または製造時にイオン注入工程を通じてプロ
グラムすることができるマスクＲＯＭセルで実現され
る。または、各メモリセルは電気的にプログラム可能な
強誘電体メモリで実現される。前者の場合、感知回路１
２０は行デコーダ回路１６０によって選択された行と、
列デコーダ回路１７０の制御を受ける列ゲート回路１３
０によって選択された列との交差領域に配列されるメモ
リセルからデータを感知する。そのように感知されたデ
ータはデータ出力バッファ回路１４０に伝達される。後
者の場合、感知回路１２０は行デコータ回路１６０によ
って選択される行のメモリセルからデータを感知し、そ
のように感知されたデータは列デコーダ回路１７０の制
御を受ける列ゲート回路１３０を通じてデータ出力バッ
ファ１４０に伝達される。アドレスバッファ回路１５０
を通じて入力される外部アドレスのうち行アドレスは行
デコーダ回路１６０に伝達され、アドレスバッファ回路
１５０を通じて入力される外部アドレスのうち列アドレ
スは列デコーダ回路１７０に伝達される。
レイ１１０は、図示しないが、ワードライン（または
行）とビットライン（または列）に配列される複数のメ
モリセルを含む。各メモリセルは、例えば、電気的にプ
ログラム／消去することができるＮＯＲ型フラッシュメ
モリセル、または製造時にイオン注入工程を通じてプロ
グラムすることができるマスクＲＯＭセルで実現され
る。または、各メモリセルは電気的にプログラム可能な
強誘電体メモリで実現される。前者の場合、感知回路１
２０は行デコーダ回路１６０によって選択された行と、
列デコーダ回路１７０の制御を受ける列ゲート回路１３
０によって選択された列との交差領域に配列されるメモ
リセルからデータを感知する。そのように感知されたデ
ータはデータ出力バッファ回路１４０に伝達される。後
者の場合、感知回路１２０は行デコータ回路１６０によ
って選択される行のメモリセルからデータを感知し、そ
のように感知されたデータは列デコーダ回路１７０の制
御を受ける列ゲート回路１３０を通じてデータ出力バッ
ファ１４０に伝達される。アドレスバッファ回路１５０
を通じて入力される外部アドレスのうち行アドレスは行
デコーダ回路１６０に伝達され、アドレスバッファ回路
１５０を通じて入力される外部アドレスのうち列アドレ
スは列デコーダ回路１７０に伝達される。
【００１３】続けて、図１を参照すると、本発明の好適
な実施の形態に係る不揮発性半導体メモリ装置１００は
パワーアップ検出回路１８０、インバーターＩＮＶ１
０、Ｓ−Ｒフリップフロップ１９０、読み出し電圧発生
回路２００、読み出し開始回路２１０、及び読み出し制
御回路２２０をさらに含む。
な実施の形態に係る不揮発性半導体メモリ装置１００は
パワーアップ検出回路１８０、インバーターＩＮＶ１
０、Ｓ−Ｒフリップフロップ１９０、読み出し電圧発生
回路２００、読み出し開始回路２１０、及び読み出し制
御回路２２０をさらに含む。
【００１４】パワーアップ検出回路１８０は電源電圧Ｖ
ｃｃが所定の検出電圧ＶＤＥＴより高いか否かを検出
し、検出結果として、ハイレベルまたはローレベルの検
出信号ＰＷＲＵＰを出力する。例えば、電源電圧Ｖｃｃ
が所定の検出電圧ＶＤＥＴより低い時に、パワーアップ
検出回路１８０は検出結果として、ローレベルの検出信
号ＰＷＲＵＰを出力する。電源電圧Ｖｃｃが所定の検出
電圧ＶＤＥＴに到達する時に、または所定の検出電圧Ｖ
ＤＥＴより高い時に、パワーアップ検出回路１８０は検
出結果としてハイレベルの検出信号ＰＷＲＵＰを出力す
る。パワーアップ検出回路１８０は、図２に示したよう
に、抵抗器Ｒ１０、ＮＭＯＳトランジスタＭＮ１０、及
び三つのインバーターＩＮＶ１２、ＩＮＶ１４、ＩＮＶ
１６で構成される。抵抗器Ｒ１０は電源電圧ＶｃｃとＮ
１ノードとの間に連結され、ＮＭＯＳトランジスタＭＮ
１はＮ１ノードと接地電圧ＧＮＤとの間に連結される。
ＮＭＯＳトランジスタＭＮ１０のゲートはＮ１ノードに
電気的に連結されている。インバーターＩＮＶ１２、Ｉ
ＮＶ１４、ＩＮＶ１６はＮ１ノードと検出信号ＰＷＲＵ
Ｐラインとの間に直列に連結されている。パワーアップ
時に、Ｎ１ノードの電圧が電源電圧Ｖｃｃの増加に比べ
て増加する時に、パワーアップ検出回路１８０はローレ
ベルの検出信号ＰＷＲＵＰを出力する。この時に、ＮＭ
ＯＳトランジスタＭＮ１０はターンオフされている。続
けて、Ｎ１ノードの電圧がＮＭＯＳトランジスタＭＮ１
０をターンオンさせるのに十分な電圧の以上に増加する
時に、パワーアップ検出回路１８０はハイレベルの検出
信号ＰＷＲＵＰを出力する。
ｃｃが所定の検出電圧ＶＤＥＴより高いか否かを検出
し、検出結果として、ハイレベルまたはローレベルの検
出信号ＰＷＲＵＰを出力する。例えば、電源電圧Ｖｃｃ
が所定の検出電圧ＶＤＥＴより低い時に、パワーアップ
検出回路１８０は検出結果として、ローレベルの検出信
号ＰＷＲＵＰを出力する。電源電圧Ｖｃｃが所定の検出
電圧ＶＤＥＴに到達する時に、または所定の検出電圧Ｖ
ＤＥＴより高い時に、パワーアップ検出回路１８０は検
出結果としてハイレベルの検出信号ＰＷＲＵＰを出力す
る。パワーアップ検出回路１８０は、図２に示したよう
に、抵抗器Ｒ１０、ＮＭＯＳトランジスタＭＮ１０、及
び三つのインバーターＩＮＶ１２、ＩＮＶ１４、ＩＮＶ
１６で構成される。抵抗器Ｒ１０は電源電圧ＶｃｃとＮ
１ノードとの間に連結され、ＮＭＯＳトランジスタＭＮ
１はＮ１ノードと接地電圧ＧＮＤとの間に連結される。
ＮＭＯＳトランジスタＭＮ１０のゲートはＮ１ノードに
電気的に連結されている。インバーターＩＮＶ１２、Ｉ
ＮＶ１４、ＩＮＶ１６はＮ１ノードと検出信号ＰＷＲＵ
Ｐラインとの間に直列に連結されている。パワーアップ
時に、Ｎ１ノードの電圧が電源電圧Ｖｃｃの増加に比べ
て増加する時に、パワーアップ検出回路１８０はローレ
ベルの検出信号ＰＷＲＵＰを出力する。この時に、ＮＭ
ＯＳトランジスタＭＮ１０はターンオフされている。続
けて、Ｎ１ノードの電圧がＮＭＯＳトランジスタＭＮ１
０をターンオンさせるのに十分な電圧の以上に増加する
時に、パワーアップ検出回路１８０はハイレベルの検出
信号ＰＷＲＵＰを出力する。
【００１５】再び、図１を参照すると、Ｓ−Ｒフリップ
フロップ１９０はインバーターＩＮＶ１０によって反転
された検出信号ｎＰＷＲＵＰによってリセットされ、そ
の結果、出力信号ＦＦ＿ＯＵＴはローレベルになる。す
なわち、反転された検出信号ｎＰＷＲＵＰがローレベル
からハイレベルになる時（または、電源電圧Ｖｃｃが検
出電圧ＶＤＥＴより低い時）に、Ｓ−Ｒフリップフロッ
プ１９０はリセットされる。Ｓ−Ｒフリップフロップ１
９０は、セット信号として、読み出し電圧発生回路２０
０から出力される検出信号Ｃｏｍｐによってセットさ
れ、その結果、Ｓ−Ｒフリップフロップ１９０の出力信
号ＦＦ＿ＯＵＴはハイレベルになる。すなわち、反転さ
れた検出信号ｎＰＷＲＵＰがハイレベルからローレベル
になる時（または電源電圧Ｖｃｃが検出信号ＶＤＥＴよ
り高い時）に、Ｓ−Ｒフリップフロップ１９０はセット
される。
フロップ１９０はインバーターＩＮＶ１０によって反転
された検出信号ｎＰＷＲＵＰによってリセットされ、そ
の結果、出力信号ＦＦ＿ＯＵＴはローレベルになる。す
なわち、反転された検出信号ｎＰＷＲＵＰがローレベル
からハイレベルになる時（または、電源電圧Ｖｃｃが検
出電圧ＶＤＥＴより低い時）に、Ｓ−Ｒフリップフロッ
プ１９０はリセットされる。Ｓ−Ｒフリップフロップ１
９０は、セット信号として、読み出し電圧発生回路２０
０から出力される検出信号Ｃｏｍｐによってセットさ
れ、その結果、Ｓ−Ｒフリップフロップ１９０の出力信
号ＦＦ＿ＯＵＴはハイレベルになる。すなわち、反転さ
れた検出信号ｎＰＷＲＵＰがハイレベルからローレベル
になる時（または電源電圧Ｖｃｃが検出信号ＶＤＥＴよ
り高い時）に、Ｓ−Ｒフリップフロップ１９０はセット
される。
【００１６】読み出し電圧発生回路２００は検出信号Ｐ
ＷＲＵＰがハイに活性化される時に、読み出し電圧（ま
たはワードライン電圧）ＶＷＬを生成し始め、読み出し
電圧ＶＷＬが所望する電圧（または目標電圧）に到達す
る時に、読み出し電圧ＶＷＬの生成を中止する。読み出
し電圧ＶＷＬが再び所望する電圧以下に下がると、読み
出し電圧発生回路２００は読み出し電圧ＶＷＬを生成し
始める。読み出し電圧発生回路２００は読み出し電圧Ｖ
ＷＬが所望する電圧より高いか否かを示す検出信号をＣ
ｏｍｐを発生し、これは以後詳細に説明する。検出信号
ＣｏｍｐはＳ−Ｒフリップフロップ１９０のセット信号
として使われる。すなわち、検出信号Ｃｏｍｐが最初に
ローレベルからハイレベルに遷移する時に、Ｓ−Ｒフリ
ップフロップ１９０の出力信号ＦＦ＿ＯＵＴがローレベ
ルからハイレベルに遷移する。ハイレベルの出力信号Ｆ
Ｆ−ＯＵＴは電源電圧Ｖｃｃが遮断、または検出電圧Ｖ
ＤＥＴより低くなければそのまま維持される。
ＷＲＵＰがハイに活性化される時に、読み出し電圧（ま
たはワードライン電圧）ＶＷＬを生成し始め、読み出し
電圧ＶＷＬが所望する電圧（または目標電圧）に到達す
る時に、読み出し電圧ＶＷＬの生成を中止する。読み出
し電圧ＶＷＬが再び所望する電圧以下に下がると、読み
出し電圧発生回路２００は読み出し電圧ＶＷＬを生成し
始める。読み出し電圧発生回路２００は読み出し電圧Ｖ
ＷＬが所望する電圧より高いか否かを示す検出信号をＣ
ｏｍｐを発生し、これは以後詳細に説明する。検出信号
ＣｏｍｐはＳ−Ｒフリップフロップ１９０のセット信号
として使われる。すなわち、検出信号Ｃｏｍｐが最初に
ローレベルからハイレベルに遷移する時に、Ｓ−Ｒフリ
ップフロップ１９０の出力信号ＦＦ＿ＯＵＴがローレベ
ルからハイレベルに遷移する。ハイレベルの出力信号Ｆ
Ｆ−ＯＵＴは電源電圧Ｖｃｃが遮断、または検出電圧Ｖ
ＤＥＴより低くなければそのまま維持される。
【００１７】続けて、図１を参照すると、読み出し開始
回路２１０はＳ−Ｒフリップフロップ１９０の出力信号
ＦＦ＿ＯＵＴとアドレスバッファ回路１５０の出力に応
答して読み出し開始信号ＲＥＡＤ＿ＳＴＡＲＴを発生す
る。例えば、Ｓ−Ｒフリップフロップ１９０の出力信号
ＦＦ＿ＯＵＴがハイに活性化される時に、読み出し開始
回路２１０はパルス形態の読み出し開始信号ＲＥＡＤ＿
ＳＴＡＲＴを発生する。または、パワーアップ時に、読
み出し電圧ＶＷＬが所望する電圧になる時に、読み出し
開始回路２１０はパルス形態の読み出し開始信号ＲＥＡ
Ｄ＿ＳＴＡＲＴを発生する。そして、アドレスバッファ
回路１５０の出力が遷移する時に、読み出し開始回路２
１０はパルス形態の読み出し開始信号ＲＥＡＤ＿ＳＴＡ
ＲＴを発生する。これはパワーアップ読み出し動作が実
行された後、外部アドレスの入力に同期して読み出し動
作が実行されることを意味する。読み出し制御回路２２
０は読み出し開始信号ＲＥＡＤ＿ＳＴＡＲＴに応答して
感知回路１２０を制御し、その結果、パワーアップ時
に、安定した読み出し動作が実行される。
回路２１０はＳ−Ｒフリップフロップ１９０の出力信号
ＦＦ＿ＯＵＴとアドレスバッファ回路１５０の出力に応
答して読み出し開始信号ＲＥＡＤ＿ＳＴＡＲＴを発生す
る。例えば、Ｓ−Ｒフリップフロップ１９０の出力信号
ＦＦ＿ＯＵＴがハイに活性化される時に、読み出し開始
回路２１０はパルス形態の読み出し開始信号ＲＥＡＤ＿
ＳＴＡＲＴを発生する。または、パワーアップ時に、読
み出し電圧ＶＷＬが所望する電圧になる時に、読み出し
開始回路２１０はパルス形態の読み出し開始信号ＲＥＡ
Ｄ＿ＳＴＡＲＴを発生する。そして、アドレスバッファ
回路１５０の出力が遷移する時に、読み出し開始回路２
１０はパルス形態の読み出し開始信号ＲＥＡＤ＿ＳＴＡ
ＲＴを発生する。これはパワーアップ読み出し動作が実
行された後、外部アドレスの入力に同期して読み出し動
作が実行されることを意味する。読み出し制御回路２２
０は読み出し開始信号ＲＥＡＤ＿ＳＴＡＲＴに応答して
感知回路１２０を制御し、その結果、パワーアップ時
に、安定した読み出し動作が実行される。
【００１８】図１に示した読み出し電圧発生回路２００
を示す図３を参照すると、本発明の好適な実施の形態に
よる読み出し電圧発生回路２００は電圧分配器２０１、
比較器２０２、オシレータ２０３、及び高電圧ポンプ２
０４で構成されている。電圧分配器２０１は読み出し電
圧ＶＷＬを分配して分配電圧Ｖｄｉｖを出力し、読み出
し電圧ＶＷＬラインと接地電圧との間に直列に連結され
る抵抗器Ｒ１０、Ｒ１２で構成される。比較器２０２は
パワーアップ検出回路１８０からの検出信号ＰＷＲＵＰ
がハイに活性化される時に動作し、パワーアップ検出回
路１８０からの検出信号ＰＷＲＵＰがローに非活性化さ
れる時には動作しない。比較器２０２は電圧分配器２０
１からの分配電圧Ｖｄｉｖを基準電圧Ｖｒｅｆと比較
し、比較結果として、ハイレベルまたはローレベルの検
出信号Ｃｏｍｐを出力する。例えば、読み出し電圧ＶＷ
Ｌが所望する電圧より低い時に、比較器２０２はローレ
ベルの検出信号Ｃｏｍｐを出力する。読み出し電圧ＶＷ
Ｌが所望する電圧より高い時に、比較器２０２はハイレ
ベルの検出信号Ｃｏｍｐを出力する。Ｓ−Ｒフリップフ
ロップ１９０は検出信号Ｃｏｍｐの活性化によってセッ
トされる。
を示す図３を参照すると、本発明の好適な実施の形態に
よる読み出し電圧発生回路２００は電圧分配器２０１、
比較器２０２、オシレータ２０３、及び高電圧ポンプ２
０４で構成されている。電圧分配器２０１は読み出し電
圧ＶＷＬを分配して分配電圧Ｖｄｉｖを出力し、読み出
し電圧ＶＷＬラインと接地電圧との間に直列に連結され
る抵抗器Ｒ１０、Ｒ１２で構成される。比較器２０２は
パワーアップ検出回路１８０からの検出信号ＰＷＲＵＰ
がハイに活性化される時に動作し、パワーアップ検出回
路１８０からの検出信号ＰＷＲＵＰがローに非活性化さ
れる時には動作しない。比較器２０２は電圧分配器２０
１からの分配電圧Ｖｄｉｖを基準電圧Ｖｒｅｆと比較
し、比較結果として、ハイレベルまたはローレベルの検
出信号Ｃｏｍｐを出力する。例えば、読み出し電圧ＶＷ
Ｌが所望する電圧より低い時に、比較器２０２はローレ
ベルの検出信号Ｃｏｍｐを出力する。読み出し電圧ＶＷ
Ｌが所望する電圧より高い時に、比較器２０２はハイレ
ベルの検出信号Ｃｏｍｐを出力する。Ｓ−Ｒフリップフ
ロップ１９０は検出信号Ｃｏｍｐの活性化によってセッ
トされる。
【００１９】この実施形態において、電圧分配器２０１
と比較器２０２は読み出し電圧ＶＷＬが所望する電圧に
到達したか否かを検出する検出回路を構成する。
と比較器２０２は読み出し電圧ＶＷＬが所望する電圧に
到達したか否かを検出する検出回路を構成する。
【００２０】続けて、図３を参照すると、オシレータ２
０３は入力信号Ｃｏｍｐ、ｎＰＷＲＵＰに応答してクロ
ック信号ＣＬＫ＿ＰＵＭＰを発生する。オシレータ２０
３はＮＯＲゲートＧ１０、インバーターＩＮＶ１８、抵
抗器Ｒ１４、キャパシタＣ１０及びインバーターＮＶ２
０、ＩＮＶ２２で構成され、図４に示したように連結さ
れている。オシレータ２０３は電源電圧Ｖｃｃが検出電
圧ＶＤＥＴより低い時に、または読み出し電圧ＶＷＬが
所望する電圧より高い時に、クロック信号ＣＬＫ＿ＰＵ
ＭＰを発生しない。一方、オシレータ２０３は電源電圧
Ｖｃｃが検出電圧ＶＤＥＴ（例えば、３．３Ｖの電源電
圧で約２．３Ｖ）より高く、読み出し電圧ＶＷＬが所望
する電圧より低い時に、クロック信号ＣＬＫ＿ＰＵＭＰ
を発生し始める。図３に示した高電圧ポンプ２０４はオ
シレータ２０３からのクロック信号ＣＬＫ＿ＰＵＭＰに
応答して読み出し電圧（またはワードライン電圧）ＶＷ
Ｌを発生する。高電圧ポンプ２０４はインバーターＩＮ
Ｖ２４、ＩＮＶ２６、キャパシタＣ１２、Ｃ１４、Ｃ１
６、Ｃ１８、及びＰＭＯＳトランジスタＭＰ１０、ＭＰ
１２、ＭＰ１４、ＭＰ１６、ＭＰ１８で構成され、図５
に示したように連結されている。図示しないが、高電圧
ポンプ２０４の出力端子ＶＷＬは電源電圧Ｖｃｃを有す
るように予め充電される。
０３は入力信号Ｃｏｍｐ、ｎＰＷＲＵＰに応答してクロ
ック信号ＣＬＫ＿ＰＵＭＰを発生する。オシレータ２０
３はＮＯＲゲートＧ１０、インバーターＩＮＶ１８、抵
抗器Ｒ１４、キャパシタＣ１０及びインバーターＮＶ２
０、ＩＮＶ２２で構成され、図４に示したように連結さ
れている。オシレータ２０３は電源電圧Ｖｃｃが検出電
圧ＶＤＥＴより低い時に、または読み出し電圧ＶＷＬが
所望する電圧より高い時に、クロック信号ＣＬＫ＿ＰＵ
ＭＰを発生しない。一方、オシレータ２０３は電源電圧
Ｖｃｃが検出電圧ＶＤＥＴ（例えば、３．３Ｖの電源電
圧で約２．３Ｖ）より高く、読み出し電圧ＶＷＬが所望
する電圧より低い時に、クロック信号ＣＬＫ＿ＰＵＭＰ
を発生し始める。図３に示した高電圧ポンプ２０４はオ
シレータ２０３からのクロック信号ＣＬＫ＿ＰＵＭＰに
応答して読み出し電圧（またはワードライン電圧）ＶＷ
Ｌを発生する。高電圧ポンプ２０４はインバーターＩＮ
Ｖ２４、ＩＮＶ２６、キャパシタＣ１２、Ｃ１４、Ｃ１
６、Ｃ１８、及びＰＭＯＳトランジスタＭＰ１０、ＭＰ
１２、ＭＰ１４、ＭＰ１６、ＭＰ１８で構成され、図５
に示したように連結されている。図示しないが、高電圧
ポンプ２０４の出力端子ＶＷＬは電源電圧Ｖｃｃを有す
るように予め充電される。
【００２１】図６は本発明の好適な実施の形態による不
揮発性半導体メモリ装置のパワーアップ読み出し動作の
タイミング図である。図１〜図６を参照して、本発明の
好適な実施の形態によるパワーアップ読み出し動作が以
下詳細に説明される。
揮発性半導体メモリ装置のパワーアップ読み出し動作の
タイミング図である。図１〜図６を参照して、本発明の
好適な実施の形態によるパワーアップ読み出し動作が以
下詳細に説明される。
【００２２】どのようなシステムに装着される場合にお
いても、不揮発性半導体メモリ装置に印加される電源電
圧Ｖｃｃは、図６に示したように、徐々に増加する。パ
ワーアップ検出回路１８０は電源電圧Ｖｃｃが所定の検
出電圧ＶＤＥＴまで増加したか否かを検出する。電源電
圧Ｖｃｃが所定の検出電圧ＶＤＥＴより低ければ、パワ
ーアップ検出回路１８０はローレベルの検出信号ＰＷＲ
ＵＰを出力する。検出信号ＰＷＲＵＰがローレベルであ
るので、インバーターＩＮＶ１０の出力信号ｎＰＷＲＵ
Ｐはハイレベルになって、Ｓ−Ｒフリップフロップ１９
０をリセットさせる。
いても、不揮発性半導体メモリ装置に印加される電源電
圧Ｖｃｃは、図６に示したように、徐々に増加する。パ
ワーアップ検出回路１８０は電源電圧Ｖｃｃが所定の検
出電圧ＶＤＥＴまで増加したか否かを検出する。電源電
圧Ｖｃｃが所定の検出電圧ＶＤＥＴより低ければ、パワ
ーアップ検出回路１８０はローレベルの検出信号ＰＷＲ
ＵＰを出力する。検出信号ＰＷＲＵＰがローレベルであ
るので、インバーターＩＮＶ１０の出力信号ｎＰＷＲＵ
Ｐはハイレベルになって、Ｓ−Ｒフリップフロップ１９
０をリセットさせる。
【００２３】電源電圧Ｖｃｃが所定の検出電圧ＶＤＥＴ
に到達すると（または電源電圧Ｖｃｃが所定の検出電圧
ＶＤＥＴより高ければ）、パワーアップ検出回路１８０
はハイレベルの検出信号ＰＷＲＵＰを出力する。比較器
２０２のＮＭＯＳトランジスタＭＮ１２はハイレベルの
検出信号ＰＷＲＵＰによってターンオンされ、読み出し
電圧ＶＷＬを分配して得られた分配電圧Ｖｄｉｖが基準
電圧Ｖｒｅｆより高いか否かを検出する動作が開始され
る。パワーアップ時には、読み出し電圧ＶＷＬが所望す
る電圧（例えば、５Ｖ）より低いので、オシレータ２０
３は高電圧ポンプ２０４を駆動するためのクロック信号
ＣＬＫ＿ＰＵＭＰを発生する。
に到達すると（または電源電圧Ｖｃｃが所定の検出電圧
ＶＤＥＴより高ければ）、パワーアップ検出回路１８０
はハイレベルの検出信号ＰＷＲＵＰを出力する。比較器
２０２のＮＭＯＳトランジスタＭＮ１２はハイレベルの
検出信号ＰＷＲＵＰによってターンオンされ、読み出し
電圧ＶＷＬを分配して得られた分配電圧Ｖｄｉｖが基準
電圧Ｖｒｅｆより高いか否かを検出する動作が開始され
る。パワーアップ時には、読み出し電圧ＶＷＬが所望す
る電圧（例えば、５Ｖ）より低いので、オシレータ２０
３は高電圧ポンプ２０４を駆動するためのクロック信号
ＣＬＫ＿ＰＵＭＰを発生する。
【００２４】高電圧ポンプ２０４の動作によって読み出
し電圧ＶＷＬが徐々に増加し、読み出し電圧ＶＷＬが所
望する電圧に到達すると、比較器２０２の出力信号Ｃｏ
ｍｐはローレベルからハイレベルに遷移する。比較器２
０２の出力信号Ｃｏｍｐはローレベルからハイレベルに
遷移する時に、Ｓ−Ｒフリップフロップ１９０の出力Ｆ
Ｆ＿ＯＵＴもローレベルからハイレベルに遷移する。読
み出し開始回路２１０はＳ−Ｒフリップフロップ１９０
から出力される出力信号ＦＦ＿ＯＵＴのロー−ハイ遷移
に応答してパルス形態の読み出し開始信号ＲＥＡＤ＿Ｓ
ＴＡＲＴを発生する。
し電圧ＶＷＬが徐々に増加し、読み出し電圧ＶＷＬが所
望する電圧に到達すると、比較器２０２の出力信号Ｃｏ
ｍｐはローレベルからハイレベルに遷移する。比較器２
０２の出力信号Ｃｏｍｐはローレベルからハイレベルに
遷移する時に、Ｓ−Ｒフリップフロップ１９０の出力Ｆ
Ｆ＿ＯＵＴもローレベルからハイレベルに遷移する。読
み出し開始回路２１０はＳ−Ｒフリップフロップ１９０
から出力される出力信号ＦＦ＿ＯＵＴのロー−ハイ遷移
に応答してパルス形態の読み出し開始信号ＲＥＡＤ＿Ｓ
ＴＡＲＴを発生する。
【００２５】図１に示した読み出し制御回路２２０は読
み出し開始信号ＲＥＡＤ＿ＳＴＡＲＴの生成に応答して
感知回路１２０の動作を制御し、その結果、パワーアッ
プ読み出し動作が実行される。さらに具体的に説明する
と、次の通りである。電源電圧Ｖｃｃが所望の電圧レベ
ルに十分に到達する前に、システムは不揮発性半導体メ
モリ装置に、初期アドレスとして用いられる外部アドレ
スＸＡを提供する。そのように提供された外部アドレス
ＸＡはアドレスバッファ回路１５０を通じて行デコーダ
回路１６０及び列デコーダ回路１７０に伝達され、行デ
コーダ回路１６０及び列デコーダ回路１７０は入力され
たアドレスに応答してメモリセルアレイ１１０の特定領
域を選択する。選択された領域のメモリセルに貯蔵され
たデータは読み出し制御回路２２０によって制御される
感知回路１２０を通じて感知されるが、これについて
は、当業者によく知られている。感知回路１２０を通じ
て感知されたデータは列ゲート回路１３０を通じてデー
タ出力バッファ回路１４０に伝達される。以後、データ
出力バッファ回路１４０にラッチされるデータは出力イ
ネーブル信号のトグリング（ｔｏｇｇｌｉｎｇ）によっ
て外部に出力される。
み出し開始信号ＲＥＡＤ＿ＳＴＡＲＴの生成に応答して
感知回路１２０の動作を制御し、その結果、パワーアッ
プ読み出し動作が実行される。さらに具体的に説明する
と、次の通りである。電源電圧Ｖｃｃが所望の電圧レベ
ルに十分に到達する前に、システムは不揮発性半導体メ
モリ装置に、初期アドレスとして用いられる外部アドレ
スＸＡを提供する。そのように提供された外部アドレス
ＸＡはアドレスバッファ回路１５０を通じて行デコーダ
回路１６０及び列デコーダ回路１７０に伝達され、行デ
コーダ回路１６０及び列デコーダ回路１７０は入力され
たアドレスに応答してメモリセルアレイ１１０の特定領
域を選択する。選択された領域のメモリセルに貯蔵され
たデータは読み出し制御回路２２０によって制御される
感知回路１２０を通じて感知されるが、これについて
は、当業者によく知られている。感知回路１２０を通じ
て感知されたデータは列ゲート回路１３０を通じてデー
タ出力バッファ回路１４０に伝達される。以後、データ
出力バッファ回路１４０にラッチされるデータは出力イ
ネーブル信号のトグリング（ｔｏｇｇｌｉｎｇ）によっ
て外部に出力される。
【００２６】この実施形態において、パワーアップ読み
出し動作に必要なアドレスはメモリ装置が実装されるシ
ステムから提供される。しかし、メモリ装置自体がその
内部でパワーアップ読み出し動作に必要なアドレスを生
成することができることは、当業者に自明であろう。例
えば、パワーアップ検出回路１８０から出力される検出
信号ＰＷＲＵＰを利用してアドレスバッファ回路１５０
を制御することによって、メモリ装置は初期アドレスを
その内部で生成することができる。
出し動作に必要なアドレスはメモリ装置が実装されるシ
ステムから提供される。しかし、メモリ装置自体がその
内部でパワーアップ読み出し動作に必要なアドレスを生
成することができることは、当業者に自明であろう。例
えば、パワーアップ検出回路１８０から出力される検出
信号ＰＷＲＵＰを利用してアドレスバッファ回路１５０
を制御することによって、メモリ装置は初期アドレスを
その内部で生成することができる。
【００２７】以上のように、本発明による回路の構成及
び動作を上述の説明及び図面に従って示したが、これは
例を挙げて説明したに過ぎず、本発明の技術的思想及び
範囲を逸脱しない範囲内で多様な変化及び変更が可能で
ある。
び動作を上述の説明及び図面に従って示したが、これは
例を挙げて説明したに過ぎず、本発明の技術的思想及び
範囲を逸脱しない範囲内で多様な変化及び変更が可能で
ある。
【００２８】
【発明の効果】上述のように、本発明の不揮発性半導体
メモリ装置は、読み出し電圧が所望する電圧に到達した
か否かを判別し、パワーアップ読み出し動作を実行す
る。これによって、読み出し電圧が低い状態でパワーア
ップ読み出し動作が実行されないので、本発明による不
揮発性半導体メモリ装置はパワーアップ動作を安定的に
実行することができる。
メモリ装置は、読み出し電圧が所望する電圧に到達した
か否かを判別し、パワーアップ読み出し動作を実行す
る。これによって、読み出し電圧が低い状態でパワーア
ップ読み出し動作が実行されないので、本発明による不
揮発性半導体メモリ装置はパワーアップ動作を安定的に
実行することができる。
【図１】本発明の好適な実施の形態による不揮発性半導
体メモリ装置のブロック図である。
体メモリ装置のブロック図である。
【図２】図１に示した第１検出回路の詳細な回路図であ
る。
る。
【図３】図１に示した読み出し電圧発生回路のブロック
図である。
図である。
【図４】図３に示したオシレータの詳細な回路図であ
る。
る。
【図５】図４に示した高電圧ポンプの詳細な回路図であ
る。
る。
【図６】図１に示した不揮発性半導体メモリ装置のパワ
ーアップ読み出し動作のタイミング図である。
ーアップ読み出し動作のタイミング図である。
【符号の説明】
１１０ メモリセルアレイ
１２０ 感知回路
１３０ 列ゲート回路
１４０ データ出力バッファ回路
１５０ アドレスバッファ回路
１６０ 行デコーダ回路
１７０ 列デコーダ回路
１８０ パワーアップ検出回路
１９０ Ｓ−Ｒフリップフロップ
２００ 読み出し電圧発生回路
２１０ 読み出し開始回路
２２０ 読み出し制御回路
Claims (20)
- 【請求項１】 行と列に配列された複数のメモリセルを
具備したメモリセルアレイと、 パワーアップ時に、電源電圧が第１検出電圧に到達する
時に、第１検出信号を活性化させる第１電圧検出器と、 前記活性化された第１検出信号に応答して読み出し電圧
を発生し、前記読み出し電圧が第２検出電圧に到達する
時に、第２検出信号を活性化させる読み出し電圧発生回
路と、 前記第２検出信号の活性化に応答して読み出し開始信号
を発生する信号発生回路と、 前記読み出し開始信号に応答して前記メモリセルアレイ
からデータを読み出す読み出し回路と、 を含むことを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 前記第１検出電圧は、前記電源電圧より
低いことを特徴とする請求項１に記載の不揮発性半導体
メモリ装置。 - 【請求項３】 ブートアップメモリとして用いられるこ
とを特徴とする請求項１に記載の不揮発性半導体メモリ
装置。 - 【請求項４】 非同期型メモリ装置であることを特徴と
する請求項１に記載の不揮発性半導体メモリ装置。 - 【請求項５】 前記非同期型メモリ装置は、ＮＯＲフラ
ッシュメモリ装置とマスクＲＯＭ装置のうちいずれか一
つであることを特徴とする請求項４に記載の不揮発性半
導体メモリ装置。 - 【請求項６】 行と列に配列された複数のメモリセルを
具備したメモリセルアレイと、 パワーアップ時に、電源電圧が第１検出電圧に到達する
時に、第１検出信号を発生化させる第１電圧検出器と、 行アドレスに応答して前記行のうち少なくとも一つの行
を選択し、前記選択された行に読み出し電圧を供給する
行選択回路と、 列アドレスに応答して前記列のうち一部の列を選択する
列選択回路と、 前記選択された行及び列によって指定されるメモリセル
からデータを読み出す感知回路と、 前記活性化された第１検出信号に応答して前記読み出し
電圧を発生し、前記読み出し電圧が第２検出電圧に到達
する時に、第２検出信号を活性化させる第２電圧検出回
路を含む読み出し電圧発生回路と、 前記第２検出信号の活性化に応答して読み出し開始信号
を発生する信号発生回路と、 前記読み出し開始信号に応答して前記読み出し回路の活
性化を選択的に制御する制御回路と、 を含むことを特徴とする不揮発性半導体メモリ装置。 - 【請求項７】 前記第１検出電圧は前記電源電圧より低
いことを特徴とする請求項６に記載の不揮発性半導体メ
モリ装置。 - 【請求項８】 ブートアップメモリとして用いられるこ
とを特徴とする請求項６に記載の不揮発性半導体メモリ
装置。 - 【請求項９】 非同期型メモリ装置であることを特徴と
する請求項６に記載の不揮発性半導体メモリ装置。 - 【請求項１０】 前記非同期型メモリ装置はＮＯＲフラ
ッシュメモリ装置とマスクＲＯＭ装置のうちいずれか一
つであることを特徴とする請求項９に記載の不揮発性半
導体メモリ装置。 - 【請求項１１】 前記行アドレス及び列アドレスは外部
から供給されることを特徴とする請求項６に記載の不揮
発性半導体メモリ装置。 - 【請求項１２】 パワーアップ読み出し動作モードを有
する不揮発性メモリ装置において、 行と列に配列された複数のメモリセルを具備したメモリ
セルアレイと、 パワーアップ時に、電源電圧が第１検出電圧に到達する
時に、第１検出信号を活性化させる第１電圧検出器と、 外部から供給されるアドレスを受け入れてバッファリン
グするアドレスバッファ回路と、 前記アドレスバッファ回路から出力されるアドレスのう
ち行アドレスに応答して前記行のうち少なくとも一つの
行を選択し、前記選択された行に読み出し電圧を供給す
る行選択回路と、 前記アドレスバッファ回路から出力されるアドレスのう
ち列アドレスに応答して前記列のうち一部の列を選択す
る列選択回路と、 前記選択された行及び列によって指定されるメモリセル
からデータを読み出す感知回路と、 前記活性化された第１検出信号に応答して前記読み出し
電圧を発生し、前記読み出し電圧が第２検出電圧に到達
する時に、第２検出信号を発生化させる第２電圧検出回
路を含む読み出し電圧発生回路と、 前記第１検出信号の反転信号によってリセットされ、前
記第２検出信号の活性化によってセットされるＳ−Ｒフ
リップフロップと、 前記Ｓ−Ｒフリップフロップが前記第２検出信号の活性
化によってセットされる時に、読み出し開始時点を示す
パルス信号を発生する読み出し開始回路と、 前記読み出し開始信号に応答して前記感知回路の活性化
を選択的に制御する制御回路とを含むことを特徴とする
不揮発性半導体メモリ装置。 - 【請求項１３】 前記第１検出電圧は前記電源電圧より
低いことを特徴とする請求項１２に記載の不揮発性半導
体メモリ装置。 - 【請求項１４】 ブートアップメモリとして用いられる
ことを特徴とする請求項１２に記載の不揮発性半導体メ
モリ装置。 - 【請求項１５】 前記読み出し電圧発生回路は、 前記第２検出信号と前記第１検出信号の反転信号に応答
してクロック信号を発生するオシレータと、 前記クロック信号に応答して前記読み出し電圧を発生す
る高電圧ポンプをさらに含み、 前記第２検出回路は前記第１検出信号が活性化される時
に動作し、分配した読み出し電圧を基準電圧と比較して
前記第２検出信号を発生することを特徴とする請求項１
２に記載の不揮発性半導体メモリ装置。 - 【請求項１６】 非同期型メモリ装置であることを特徴
とする請求項１２に記載の不揮発性半導体メモリ装置。 - 【請求項１７】 前記非同期型メモリ装置はＮＯＲフラ
ッシュメモリ装置とマスクＲＯＭ装置のうちいずれか一
つであることを特徴とする請求項１６に記載の不揮発性
半導体メモリ装置。 - 【請求項１８】 前記電源電圧が目標電圧に到達した後
に、前記読み出し開始回路は前記アドレスバッファ回路
の出力が遷移するごとに、前記パルス信号を発生するこ
とを特徴とする請求項１２に記載の不揮発性半導体メモ
リ装置。 - 【請求項１９】 不揮発性半導体メモリ装置のパワーア
ップ読み出し方法において、 パワーアップ時に、電源電圧が第１検出電圧に到達する
時に、第１検出信号を活性化させる段階と、 前記第１検出信号が活性化される時に、ワードライン電
圧を発生し始める段階と、 前記ワードライン電圧が第２検出電圧に到達したか否か
を検出する段階と、 前記ワードライン電圧が前記第２検出電圧に到達する時
に、前記メモリ装置の読み出し動作を実行する段階と、 を含むことを特徴とするパワーアップ読み出し方法。 - 【請求項２０】 パワーアップの後に、前記メモリ装置
の読み出し動作は外部から供給されるアドレスの遷移に
同期して実行されることを特徴とする請求項１９に記載
のパワーアップ読み出し方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2002-006043 | 2002-02-02 | ||
| KR10-2002-0006043A KR100420125B1 (ko) | 2002-02-02 | 2002-02-02 | 비휘발성 반도체 메모리 장치와 그것의 파워-업 독출 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003242795A true JP2003242795A (ja) | 2003-08-29 |
Family
ID=27607067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003018692A Pending JP2003242795A (ja) | 2002-02-02 | 2003-01-28 | 不揮発性半導体メモリ装置とそのパワーアップ読み出し方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6842384B2 (ja) |
| JP (1) | JP2003242795A (ja) |
| KR (1) | KR100420125B1 (ja) |
| CN (1) | CN100412989C (ja) |
| DE (1) | DE10304173B4 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2780674B2 (ja) * | 1995-06-20 | 1998-07-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
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- 2003-01-28 JP JP2003018692A patent/JP2003242795A/ja active Pending
- 2003-01-29 DE DE10304173A patent/DE10304173B4/de not_active Expired - Lifetime
- 2003-01-31 US US10/355,401 patent/US6842384B2/en not_active Expired - Lifetime
- 2003-02-02 CN CNB031198627A patent/CN100412989C/zh not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030065951A (ko) | 2003-08-09 |
| CN1435845A (zh) | 2003-08-13 |
| US20030147287A1 (en) | 2003-08-07 |
| KR100420125B1 (ko) | 2004-03-02 |
| DE10304173B4 (de) | 2010-05-06 |
| US6842384B2 (en) | 2005-01-11 |
| CN100412989C (zh) | 2008-08-20 |
| DE10304173A1 (de) | 2003-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
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|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080616 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080708 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080812 |