JP2003234643A - 半導体集積回路装置の設計方法および半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速クロック信号に同期して正確に動作する
パイプラインを設計する。 【解決手段】 クロック信号周期を、目標値よりもフリ
ップフロップ回路のラッチ回路置換による利得（ＭＲＴ
Ｐ２）長くして論理回路（ＬＧＡ−ＬＧＣ）を配置す
る。次いで、クロック信号を目標値（ＴＫ）に変更して
セットアップ条件のエラーが生じるクリティカルパスを
検出する。このエラーパスに関連するフリップフロップ
（ＦＦＣ）を互いに相補的に動作するラッチ回路（ＬＬ
Ａ，ＬＨＡ）で置換した後、このラッチ回路により、関
連のロジック（ＬＧＢ，ＬＧＣ）を再配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置の設計方法および半導体集積回路装置に関し、特に、
集積回路装置におけるパイプライン設計時のクロックス
キューおよびクロックジッタなどのオーバーヘッドを削
減することのできる半導体集積回路装置の設計方法およ
びその設計方法に従って作製される半導体集積回路装置
の構成に関する。

【０００２】

【従来の技術】ＬＳＩ（大規模集積回路）においては、
高速で信号／データを転送するために、クロック信号に
同期して信号の処理／転送を行なう同期式多段パイプラ
インが広く用いられる。このような同期式多段パイプラ
インを構成する場合には、一般にフリップフロップまた
はラッチなどが転送回路として用いられる。

【０００３】図９は、フリップフロップにより構成され
る２段パイプラインの構成の一例を示す図である。図９
において、２段パイプラインは、クロック信号ＣＬＫ０
１に同期して入力信号ＩＮを転送するフリップフロップ
回路ＦＦ０１と、フリップフロップ回路ＦＦ０１から与
えられる信号に所定の論理処理を施して出力するロジッ
クＬＧ１と、ロジックＬＧ１の出力信号をクロック信号
ＣＬＫ０２に同期して転送するフリップフロップ回路Ｆ
Ｆ０２と、フリップフロップ回路ＦＦ０２から与えられ
る信号に所定の論理処理を施して出力するロジックＬＧ
２と、クロック信号ＣＬＫ０３に同期してロジックＬＧ
２の出力信号を転送して出力信号／データＯＵＴを生成
するフリップフロップ回路ＦＦ０３を含む。

【０００４】ロジックＬＧ１およびＬＧ２は、それぞれ
与えられた信号に論理処理を施して出力するため、その
信号伝搬に対し論理遅延時間Ｌ０１およびＬ０２を有す
る。

【０００５】ここで、ロジックＬＧ１からＬＧ３は、一
般的に、複数の信号を受けて論理処理を行う。以下の説
明においては、特に明確に断らないが、フリップフロッ
プ回路ＦＦは、１つまたは複数の信号を転送する。フリ
ップフロップ回路ＦＦが転送する信号の数は、次段のロ
ジックＬＧの構成に従って、決定される。

【０００６】フリップフロップ回路ＦＦ０１は、クロッ
ク信号ＣＬＫ０１に対しセットアップ時間ＳＵＰ１１と
ホールド時間ＨＬＤ１１を有する。また、このフリップ
フロップ回路ＦＦ０１は、クロック信号ＣＬＫ０１のト
リガエッジが与えられてから有効信号が出力されるまで
の出力遅延時間ＴＰＤ１１を有する。

【０００７】フリップフロップ回路ＦＦ０２は、セット
アップ時間ＳＵＰ１２とホールド時間ＨＬＤ１２と出力
遅延時間ＴＰＤ１２を有する。

【０００８】フリップフロップ回路ＦＦ０３は、セット
アップ時間ＳＵＰ１３とホールド時間ＨＬＤ１３と出力
遅延時間ＴＰＤ１３を有する。

【０００９】また、フリップフロップ回路ＦＦ０１から
ＦＦ０３に対して与えられるクロック信号に対しては、
後に説明するクロック信号の不確定要素に起因する固定
のスキューが存在する。

【００１０】図１０は、図９に示す出力遅延時間ＴＰ
Ｄ、セットアップ時間ＳＵＰおよびホールド時間ＨＬＤ
を示す図である。図１０においては、フリップフロップ
回路ＦＦ０１−ＦＦ０３が、クロック信号ＣＬＫの立上
がりエッジで与えられた信号をラッチして出力するアッ
プエッジトリガ型フリップフロップの場合の各パラメー
タを示す。

【００１１】セットアップ時間ＳＵＰは、クロック信号
ＣＬＫの立上がりエッジに対して入力信号ＳＩＮが確定
状態に維持される時間である。ホールド時間ＨＬＤは、
クロック信号ＣＬＫの立上がりエッジから入力信号ＳＩ
Ｎが確定状態に維持されるのに必要な時間である。出力
遅延時間ＴＰＤは、クロック信号ＣＬＫが立上がってか
らフリップフロップ回路の出力信号ＦＯＵＴが確定する
までに要する時間を示す。

【００１２】通常、セットアップ時間ＳＵＰは、フリッ
プフロップを構成するトランジスタの動作パラメータの
最悪条件下で決定され、またホールド時間ＨＬＤは、フ
リップフロップを構成するトランジスタの最も良い動作
パラメータを用いて算出される。

【００１３】クロック信号ＣＬＫは、周期ＴＫを有す
る。クロック信号ＣＬＫ０１−ＣＬＫ０３は、図１１に
示すように、クロック発生回路１００から発生されるク
ロック信号ＣＬＫＯを受けるクロック分配回路１１０に
より与えられる。クロック分配回路１１０は、与えられ
たクロック信号ＣＬＫＯをパイプラインの各ステージの
フリップフロップ回路へ転送する。

【００１４】クロック発生回路１００は、たとえばＰＬ
Ｌ（位相ロックループ）で構成され、システムクロック
などの外部からのクロック信号に位相同期した内部クロ
ック信号ＣＬＫＯを生成する。クロック分配回路１１０
は、このパイプラインの構成に応じて、ツリー状クロッ
クネットワーク、フィッシュボーン型クロック分配回路
などのさまざまな形態をとる。

【００１５】クロック信号ＣＬＫ０１からＣＬＫ３は、
予め定められた経路を介して転送されるため、図９に示
すフリップフロップ回路ＦＦ０１−ＦＦ０３へ与えられ
るクロック信号ＣＬＫ０１−ＣＬＫ０３は、それぞれ、
スキューおよびジッタと呼ばれるクロック信号の曖昧さ
を有し、これらのクロック信号ＣＬＫ０１−ＣＬＫ０３
は、理想的なクロック信号のエッジに対しずれを生じ
る。

【００１６】ここで、以下の説明において、「クロック
スキュー」は、プロセスのばらつきおよびクロック分配
回路１１０における配線不均一などの原因により生じる
空間的なクロック信号のずれであると定義する。すなわ
ち、クロックスキューは、クロック発生回路１００に対
するフリップフロップ回路ＦＦ０１−ＦＦ０３の位置関
係に応じて生じるこのクロック信号の位相のずれを示
す。

【００１７】ただし、クロックスキューにおいては、配
線の不均一性およびレイアウト依存によるプロセスばら
つきなどにより生じる固定要素と、予測不可能なプロセ
スばらつきおよびクロック分配回路１１０における電源
電圧の変動および温度変動などに依存する不確定要素を
分離して考える。なお、配線の不均一性は、線幅および
配線長さ等のばらつきを示し、レイアウト依存によるプ
ロセスばらつきは、たとえば、クロック分配回路１１０
に含まれるクロック信号を伝送するリピータを構成する
トランジスタにおけるレイアウトに依存する不純物濃度
のばらつきによる動作特性のばらつきなどを示す。

【００１８】「クロックジッタ」は、クロック発生回路
（ＰＬＬ）１００の電源変動や温度変動などにより生じ
る時間的なクロック信号のずれと定義する。したがっ
て、クロックジッタは、不確定要素のみが存在するもの
と仮定する。このクロックジッタは、時間的なクロック
信号のずれであり、各フリップフロップ回路に対して、
同様にジッタが生じる。

【００１９】図９を再び参照して、フリップフロップ回
路ＦＦ０１およびＦＦ０２の間のクロックスキューＳＫ
Ｗ０１とフリップフロップ回路ＦＦ０２およびＦＦ０３
の間のクロックスキューＳＫＷ０２は、クロックスキュ
ーの固定要素成分である。また、フリップフロップ回路
ＦＦ０１およびＦＦ０３の間のクロックスキューは、Ｓ
ＫＷＡで示すが、このクロックスキューＳＫＷＡも固定
要素成分である。このクロックスキューの固定要素は、
正および負の値をとることができる。あるクロック信号
に対して位相が遅れるクロック信号のスキューの固定要
素（ＳＫＷ０１４，ＳＫＷ０２）は正の値となる（前段
のロジックに対し、サイクル時間を長くすることができ
る）。また、このクロック信号に対して位相が速くなる
クロック信号のスキューの固定要素は、負の値となる。

【００２０】クロックスキューの不確定要素は、フリッ
プフロップ回路ＦＦ０１およびＦＦ０２の間およびフリ
ップフロップ回路ＦＦ０２およびＦＦ０３の間で等しい
と示し、絶対値でＳＫＷＥＴと定義する。これは、不確
定要素であり、常に最悪ケースを想定するためである。

【００２１】また、クロックジッタは、上述のように、
フリップフロップ回路ＦＦ０１およびＦＦＦ０２の間お
よびフリップフロップ回路ＦＦ０２およびＦＦ０３の間
で互いに等しいとして、絶対値でＪＴＲとして示す。た
だし、クロックジッタＪＴＲは、クロック信号の１周期
ＴＫでの値と考える。

【００２２】スキューＭＲＧは、ジッタ成分ＪＴＲとク
ロックスキューの不確定要素ＳＫＷＥＴとの和と定義す
る。

【００２３】ロジックＬＧ１およびＬＧ２は、クロック
信号ＣＬＫＯの１周期ＴＫ期間内において与えられた信
号に対し所定の論理処理を施して次段のフリップフロッ
プへ転送する必要がある。

【００２４】図１２は、ロジックＬＧ１およびＬＧ２が
クロック信号ＣＬＫの１周期において使用することので
きる時間（論理遅延時間）Ｌを示す。図１２を参照し
て、クロック信号ＣＬＫの１周期ＴＫにおいて、出力遅
延時間ＴＰＤと、ロジックの信号論理遅延時間Ｌと、ジ
ッタＪＴＲと、クロックスキューの不確定要素ＳＫＷＥ
Ｔと、次段のフリップフロップのセットアップ時間ＳＵ
Ｐと、２段のフリップフロップのクロックスキューの固
定要素ＳＫＷが含まれる。ジッタＪＴＲは、クロック信
号ＣＬＫのトリガエッジ（立上がりエッジ）の位相の変
化範囲の大きさを示す。

【００２５】したがって、この図１２において、ロジッ
クＬＧ１およびＬＧ２は、次式で示されるセットアップ
条件式を満たす必要がある。

【００２６】 Ｌ０１≦ＴＫ−ＴＰＤ０１−ＳＵＰ０２＋ＳＫＷ０１−ＳＫＷＥＴ−ＪＴＲ… （１） Ｌ０２≦ＴＫ−ＴＰＤ０２−ＳＵＰ０３＋ＳＫＷ０２−ＳＫＷＥＴ−ＪＴＲ… （２） また、ホールド時間についても、これらのロジックＬＧ
１およびＬＧ２の論理遅延時間Ｌ０１およびＬ０２は、
次段のフリップフロップ回路のホールド時間内において
フリップフロップ回路の出力信号が変化するのを防止す
る必要があり、以下に示すホールド条件を満たす必要が
ある。

【００２７】 ＬＨ０１≧ＨＬＤ０２−ＴＰＤＨ０１＋ＳＫＷＨ０１＋ＳＫＷＥＴＨ…（３） ＬＨ０２≧ＨＬＤ０３−ＴＰＤＨ０２＋ＳＫＷＨ０２＋ＳＫＷＥＴＨ…（４） ホールド条件において、ジッタＪＴＲが現われていない
のは、ジッタは、各クロック信号に対して生じ、これら
のジッタ成分が相殺されるためである。

【００２８】ここで、ＬＳＩの製造プロセスのばらつき
などを考慮した場合、一般的には、セットアップ条件で
用いられる遅延時間とホールド条件で用いられる遅延時
間とは異なる値を用いる場合が多い。これは、セットア
ップ条件式においては、このセットアップ時間が長くな
る場合を考慮し、またホールド条件式においては、次段
フリップフロップ回路が最高速で信号を伝搬する条件を
考慮して、ホールド時間が最小となる場合を考慮するた
めである。

【００２９】したがって、遅延時間に関連するセットア
ップ条件下での各パラメータに対し、それぞれ対応の符
号の末尾に“Ｈ”を付して、ホールド条件であることを
示し、論理遅延時間およびクロック信号の立上りからそ
のフリップフロップ回路の出力の遅れを示す出力遅延時
間をそれぞれＬＨおよびＴＰＤＨで示す。また、クロッ
クスキューに関しても、別の条件下で考慮される場合が
あるため、同様、クロックスキューに関連する記号につ
いても、ホールド条件時においては、セットアップ条件
での対応の記号の末尾にＨを付す。

【００３０】上式（１）から（４）において、レイアウ
ト依存によるプロセスばらつきなどの固定要素は、正確
な計算が不可能な場合およびＣＡＤ（コンピュータ支援
設計）ツール上の制約などにより、その一部またはすべ
てを、不確定要素のクロックスキューＳＫＷＥＴにおい
て考慮することが要求される場合がある。たとえば、Ｃ
ＡＤツール上の制約により、任意のフリップフロップ間
におけるクロックスキュー値として一定値を用いる場合
には、このクロックスキューの固定要素ＳＫＷ０１およ
びＳＫＷ０２を０とし、一方、不確定要素のクロックス
キューＳＫＷＥＴに、このクロックスキューの最大値を
含むことが要求される。逆に、電源電圧の変動および温
度変動などによるばらつきなどを、正確に計算または制
御できる場合には、不確定要素のクロックスキューＳＫ
ＷＥＴおよびジッタＪＴＲの一部またはすべてを、クロ
ックスキューの固定要素ＳＫＷ０１およびＳＫＷ０２が
考慮することができる場合もある。

【００３１】この不確定要素のばらつきに対し以下のよ
うに定義する。ＳＫＷＥＴ＋ＪＴＲ＝ＭＲＧこの定義の
もとでは、前述のセットアップ条件式（１）および
（２）は、以下のように変更される。

【００３２】 Ｌ０１≦ＴＫ−ＴＰＤ０１−ＳＵＰ０２＋ＳＫＷ０１−ＭＲＧ…（５） Ｌ０２≦ＴＫ−ＴＰＤ０２−ＳＵＰ０３＋ＳＫＷ０２−ＭＲＧ…（６） クロックスキューとして、すべてのクロック分配系にお
けるクロックスキューの最大値のみを考慮する場合に
は、このクロックスキューの最大値を、不確定要素ＭＲ
Ｇに含めることにより、セットアップ条件式（５）およ
び（６）を、以下のように変更することができる。

【００３３】 Ｌ０１≦ＴＫ−ＴＰＤ０１−ＳＵＰ０２−ＭＲＧ…（７） Ｌ０２≦ＴＫ−ＴＰＤ０２−ＳＵＰ０３−ＭＲＧ…（８） 条件式（７）および（８）は、一般的にフリップフロッ
プを用いてパイプラインを設計する場合に用いられる。
条件式（５）および（６）では、クロックスキューは、
各クロック信号伝搬パスごとにそれぞれ計算し、個々の
値に従ってロジック回路を設計するのに対し、条件式
（７）および（８）では、クロックスキューの最大値に
従ってすべてのパス（パイプラインステージ）を設計す
る。したがって、あるフリップフロップ間においては、
実際の論理回路の論理遅延時間よりも余裕のある論理遅
延時間Ｌが割当てられるパス（パイプラインステージ）
が存在することになる。

【００３４】式（５）および（６）から、２段パイプラ
イン間の論理遅延時間Ｌ１＋Ｌ２の条件は、以下のよう
に表わされる。

【００３５】 Ｌ０１＋Ｌ０２≦２・ＴＫ−ＴＰＤ０１−ＴＰＤ０２−ＳＵＰ０２ −ＳＵＰ０３＋ＳＫＷ０１＋ＳＫＷ０２−２・ＭＲＧ…（９） フリップフロップ回路ＦＦ０１およびＦＦ０３の間のク
ロックスキューの固定要素を、図９に示すように、ＳＫ
ＷＡと定義すると、このクロックスキュー固定要素ＳＫ
ＷＡは、各パイプラインステージのクロックスキューの
固定要素の和と考えることができる。すなわち、次式が
定義される。

【００３６】ＳＫＷ０１＋ＳＫＷ０２＝ＳＫＷＡ この条件式を用いると、上式（９）を、以下のように変
更することができる。

【００３７】 Ｌ０１＋Ｌ０２≦２・ＴＫ−ＴＰＤ０１−ＴＰＤ０２−ＳＵＰ０２ −ＳＵＰ０３＋ＳＫＷＡ−２・ＭＲＧ…（１０） ≦２・ＴＫ−ＴＰＤ０１−ＴＰＤ０２−ＳＵＰ０２ −ＳＵＰ０３＋ＳＫＷＡ−２・（ＳＫＷＥＴ＋ＪＴＲ） フリップフロップのクロック入力からこのフリップフロ
ップの出力の遅延時間の平均値をＴｐｄ、フリップフロ
ップのセットアップ時間の平均値をＳｕｐと定義する
と、２段パイプライン間の許容最大論理遅延時間の平均
値は、以下のように考えることができる。

【００３８】 Ｌ０１＋Ｌ０２＝２・ＴＫ−２・Ｔｐｄ−２・Ｓｕｐ＋ＳＫＷ−２・ＭＲＧ… （１１） 図１３は、フリップフロップを用いた３段パイプライン
の構成を概略的に示す図である。図１３において、３段
パイプラインは、クロック信号ＣＬＫ１１−ＣＬＫ１４
にそれぞれ同期して与えられた信号を転送するフリップ
フロップ回路ＦＦ１１−ＦＦ１４と、フリップフロップ
回路ＦＦ１１からの信号／データに論理処理を施してフ
リップフロップ回路ＦＦ１２へ転送するロジックＬＧ１
１と、フリップフロップ回路ＦＦ１２に与えられる信号
に論理処理を施してフリップフロップ回路ＦＦ１３へ転
送するロジックＬＧ１２と、フリップフロップ回路ＦＦ
１３から与えられる信号に論理処理を施してフリップフ
ロップ回路ＦＦ１４へ転送するロジックＬＧ１３とを含
む。

【００３９】フリップフロップ回路ＦＦ１１に対して
は、出力遅延時間ＴＰＤ１１と、セットアップ時間ＳＵ
Ｐ１１と、ホールド時間ＨＬＤ１１とが定義される。フ
リップフロップ回路ＦＦ１２に対しては、出力遅延時間
ＴＰＤ１２と、セットアップ時間ＳＵＰ１２と、ホール
ド時間ＨＬＤ１２とが定義される。フリップフロップ回
路ＦＦ１３に対しては、出力遅延時間ＴＰＤ１３と、セ
ットアップ時間ＳＵＰ１３と、ホールド時間ＨＬＤ１３
とが定義される。フリップフロップ回路ＦＦ１４に対し
ては、出力遅延時間ＴＰＤ１４と、セットアップ時間Ｓ
ＵＰ１４と、ホールド時間ＨＬＤ１４とが定義される。

【００４０】これらのフリップフロップ回路ＦＦ１１−
ＦＦ１４それぞれに与えらるクロック信号ＣＬＫ１１か
らＣＬＫ１４に対しては、不確定要素のクロックスキュ
ーＭＲＧが定義される。

【００４１】クロック信号ＣＬＫ１２およびＣＬＫ１１
は、クロックスキュー確定要素ＳＫＷ１１を有し、クロ
ック信号ＣＬＫ１２およびＣＬＫ１３の間には、クロッ
クスキュー確定要素ＳＫＷ１２が存在し、またクロック
信号ＣＬＫ１３およびＣＬＫ１４の間には、クロックス
キュー固定要素ＳＫＷ１３が存在する。フリップフロッ
プ回路ＦＦ１４およびＦＦ１１に対するクロック信号Ｃ
ＬＫ１４およびＣＬＫ１１の間には、クロックスキュー
固定要素ＳＫＷＡが存在する。

【００４２】この図１３に示す３段パイプラインにおい
て、ロジックＬＧ１１、ＬＧ１２、およびＬＧ１３のそ
れぞれの論理遅延時間をＬ１１、Ｌ１２、およびＬ１３
とすると、上述の、２段パイプライン構成と同様、論理
遅延時間Ｌ１１−Ｌ１４は、以下のセットアップ条件式
およびホールド条件式を満たすことが要求される。

【００４３】 Ｌ１１≦ＴＫ−ＴＰＤ１１−ＳＵＰ１２−ＳＫＷ１１−ＭＲＧ…（１２） Ｌ１２≦ＴＫ−ＴＰＤ１２−ＳＵＰ１３−ＳＫＷ１２−ＭＲＧ…（１３） Ｌ１３≦ＴＫ−ＴＰＤ１３−ＳＵＰ１４−ＳＫＷ１３−ＭＲＧ…（１４） ＬＨ１１≧ＨＬＤ１２−ＴＰＤＨ１１＋ＳＫＷＨ１１ ＋ＳＫＷＥＴＨ…（１５） ＬＨ１２≧ＨＬＤ１３−ＴＰＤＨ１２＋ＳＫＷＨ１２ ＋ＳＫＷＥＴＨ…（１６） ＬＨ１３≧ＨＬＤ１４−ＴＰＤＨ１３＋ＳＫＷＨ１３ ＋ＳＫＷＥＴＨ…（１７） 上式（１５）−（１７）において、ロジックＬＧ１１−
ＬＧ１３のホールド条件での論理遅延時間を符号ＬＨ１
１−ＬＨ１３で示し、同様、フリップフロップ回路のホ
ールド条件での出力遅延時間を、符号ＴＰＤＨ１１−Ｔ
ＰＤＨ１３で示す。同様、固定要素のクロックスキュー
についても、同様、ホールド条件でのクロックスキュー
を符号ＳＫＷＨ１１−ＳＫＷＨ１３およびＳＫＷＥＴＨ
で示す。

【００４４】上式において、ＭＲＧは、前述の２段パイ
プライン構成と同様、ジッタＪＴＲとクロックスキュー
不確定要素ＳＫＷＥＴの和で与えられる。ホールド条件
式において、ジッタ成分が考慮されないのは、２段パイ
プラインの場合と同様、ジッタは、各クロック信号に対
し同様に現れるため、ホールド条件下では、このジッタ
は相殺されるためである。

【００４５】また、フリップフロップ回路ＦＦ１４およ
びＦＦ１１の間のクロックスキュー固定要素ＳＫＷＡ
は、クロックスキュー固定要素ＳＫＷ１１、ＳＫＷ１２
およびＳＫＷ１３の和と考えることができるため、上式
（１２）−（１４）により、３段パイプライン間の論理
遅延時間Ｌ１１＋Ｌ１２＋Ｌ１３の条件は次式で表わさ
れる。

【００４６】 Ｌ１１＋Ｌ１２＋Ｌ１３≦３・ＴＫ−ＴＰＤ１１−ＴＰＤ１２ −ＴＰＤ１３−ＳＵＰ１２−ＳＵＰ１３ −ＳＵＰ１４−ＳＫＷＡ−３・ＭＲＧ…（１８） フリップフロップのクロック入力からフリップフロップ
の出力の遅延時間の平均値をＴｐｄ、フリップフロップ
のセットアップ時間の平均値をＳｕｐと定義すると、こ
の３段パイプライン間の許容最大論理遅延時間の平均値
は、以下のように考えることができる。

【００４７】 Ｌ１１＋Ｌ１２＋Ｌ１３＝３・ＴＫ−３・Ｔｐｄ−３・Ｓｕｐ ＋ＳＫＷＡ−３・ＭＲＧ…（１９）

【００４８】

【発明が解決しようとする課題】上述の条件式（１１）
および（１９）から、フリップフロップを用いてパイプ
ラインを設計する場合には、任意のフリップフロップ間
に対して出力遅延時間Ｔｐｄ、クロックスキュー不確定
要素ＭＲＧおよびセットアップ時間Ｓｕｐをその間に含
まれるパイプライン段数分考慮する必要があることがわ
かる。

【００４９】ＬＳＩの動作周波数の向上によりクロック
周期が短くなり、また高集積化およびトランジスタおよ
び配線の微細化に伴ってプロセスばらつきの影響が大き
くなり、応じて、クロック周期に対するスキューおよび
ジッタなどの不確定要素の割合が大きくなっている。ま
た、フリップフロップのクロック入力からフリップフロ
ップの出力までの遅延時間ＴＰＤおよびフリップフロッ
プのセットアップ時間ＳＵＰに関しても、動作周波数の
向上に比例して改善をするのが困難となってきている。
したがって、この論理遅延時間に対する出力遅延時間Ｔ
ＰＤ、クロックスキュー不確定要素ＭＲＧおよびセット
アップ時間ＳＵＰの値の影響が大きくなり、パイプライ
ンの設計が困難となり、高速動作するパイプラインを最
適設計することができなくなるという問題が生じる。

【００５０】それゆえ、この発明の目的は、高速動作す
るパイプラインを容易に設計することのできる半導体集
積回路装置の設計方法を提供することである。

【００５１】この発明の他の目的は、フリップフロップ
回路の動作パラメータおよびクロックスキュー等の影響
を小さくすることのできるパイプラインの設計方法を提
供することである。

【００５２】この発明のさらに他の目的は、高速動作す
る最適設計されたパイプラインを備える半導体集積回路
装置を提供することである。

【００５３】

【課題を解決するための手段】この発明に係る半導体集
積回路装置の設計方法は、基本クロック信号に同期して
信号を転送する複数のフリップフロップ回路を含むパイ
プラインを備える半導体集積回路装置の設計方法であ
り、以下のステップを備える：転送クロック信号の周期
を、前記基本クロック信号の周期と前記フリップフロッ
プ回路をラッチ回路で置換した際に得られる利得時間と
の和であると仮定して前記パイプラインをフリップフロ
ップ回路を用いて設計するステップと、転送クロック信
号の周期を、基本クロック信号の周期に設定して、該設
計されたパイプラインのエラーパスを検出するステップ
と、このエラーパスに関連するフリップフロップ回路
を、クロック信号に同期して相補的に動作する複数のラ
ッチ回路に分割するステップと、エラーパスの論理回路
を、信号伝搬遅延について所定の条件不等式が各ラッチ
回路に関連する論理回路段において満たされるように複
数のラッチ回路により分割して再配置するステップ。

【００５４】好ましくは、エラーパスを検出するステッ
プは、転送クロック信号に対するセットアップ条件が満
たされないセットアップエラーを生じるパスをエラーパ
スとして検出するステップを含む。

【００５５】また、好ましくは、複数のラッチ回路に分
割するステップは、エラーパスに関連する１つのフリッ
プフロップ回路を２つの互いに相補的に動作するラッチ
回路に分割するステップを含む。

【００５６】これに代えて、好ましくは、複数のラッチ
回路に分割するステップは、エラーパスに関連する複数
のフリップフロップ回路各々を２つの互いに相補的に動
作するラッチ回路に分割するステップを備える。

【００５７】好ましくは、利得時間は、対象フリップフ
ロップ回路の転送クロック信号に対する出力遅延時間と
対象フリップフロップ回路のセットアップ時間と転送ク
ロック信号に対するマージンの和と複数のラッチ回路の
信号伝搬遅延時間との差を対象フリップフロップ回路に
関連するパイプライン段の数で割った値で与えられる。

【００５８】好ましくは、所定の条件不等式は、複数の
ラッチ回路各々に対する基本クロック信号のスキュー
と、基本クロック信号に対するマージンと、前段のフリ
ップフロップ回路の出力遅延時間と、複数のラッチ回路
各々の信号伝搬遅延時間と、後段のフリップフロップ回
路のセットアップ時間と、複数のラッチ回路の各々のセ
ットアップ時間と、基本クロック信号の周期と、ラッチ
回路のアクティブ期間の基本クロック信号のデューティ
とを少なくとも考慮して導出される。

【００５９】好ましくは、所定の条件不等式は、さら
に、複数のラッチ回路および前記後段のフリップフロッ
プ回路の基本クロック信号に対するホールド条件と、基
本クロック信号の各ラッチ回路の信号伝搬遅延時間と、
前段のフリップフロップ回路の出力遅延時間と、基本ク
ロック信号に対するマージンとを考慮して導出される不
等式を含む。

【００６０】この発明の第１の観点に係る半導体集積回
路装置は、クロック信号に同期して与えられた信号を転
送する第１のフリップフロップ回路と、クロック信号に
同期して、第１のフリップフロップ回路と相補的に動作
し、与えられた信号を転送しかつラッチする第１のラッ
チ回路と、第１のフリップフロップ回路と第１のラッチ
回路との間に配置され、第１のフリップフロップ回路か
ら与えられる信号に論理処理を施して前記第１のラッチ
回路に転送する第１の論理回路と、クロック信号に同期
して、前記第１のラッチ回路と相補的に動作し、与えら
れた信号を転送しかつラッチする第２のラッチ回路と、
第１のラッチ回路と前記第２のラッチ回路との間に配置
され、第１のラッチ回路からの信号に論理処理を施して
前記第２のラッチ回路に転送する第２の論理回路と、ク
ロック信号に同期して前記第２のラッチ回路と相補的に
動作し、与えられた信号を転送する第２のフリップフロ
ップ回路と、第２のラッチ回路と前記第２のフリップフ
ロップ回路との間に配置され、第２のラッチ回路からの
信号に論理処理を施して前記第２のフリップフロップ回
路へ転送する第３の論理回路とを含む。第１および第２
のラッチ回路と前記第１および第２のフリップフロップ
回路は、以下の条件を満たすように配置される。

【００６１】 Ｌ１≦ＴＫ−ＴＰＤＦ１−ＳＵＰＬ１＋ＳＫＷ１−ＳＫＥＴ−ＪＴＲ…（１） Ｌ２≦ＴＫ−ＴＰＤＬ１−ＳＵＰＬ２＋ＳＫＷ２−ＳＫＥＴ−ＪＴＲ…（２） Ｌ３≦ＴＫ−ＴＰＤＬ２−ＳＵＰＦ２＋ＳＫＷ３−ＳＫＥＴ−ＪＴＲ…（３） Ｌ１＋Ｌ２≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤＦ１−ＳＵＰＬ２ ＋ＳＫＷ４−ＳＫＥＴ−ＪＴＲ・Ｋ１−ＴＨＲ１…（４） Ｌ２＋Ｌ３≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１−ＳＵＰＦ２ ＋ＳＫＷ５−ＳＫＥＴ−ＪＴＲ・Ｋ２−ＴＨＲ２…（５） Ｌ１＋Ｌ２＋Ｌ３≦２・ＴＫ−ＴＰＤＦ１−ＳＵＰＦ２＋ＳＫＷＡ −ＳＫＥＴ−ＪＴＲ・Ｋ３−ＴＨＲ１−ＴＨＲ２…（６） Ｌ１≧ＨＬＤＬ１−ＴＰＤＦＨ１＋ＳＫＷＨ１＋ＳＫＥＴＨ…（７） Ｌ２≧ＨＬＤＬ２−ＴＰＤＬＨ１＋ＳＫＷＨ２＋ＳＫＥＴＨ…（８） Ｌ３≧ＨＬＤＦ２−ＴＰＤＬＨ２＋ＳＫＷＨ３＋ＳＫＥＴＨ…（９） ここで、Ｌ１、Ｌ２およびＬ３は、それぞれ、第１、第
２および第３の論理回路の信号伝搬遅延時間を示し、Ｔ
Ｋは前記クロック信号の周期を示し、ＴＰＤＦ１は、第
１のフリップフロップ回路のクロック信号に対する信号
の出力の遅れを示し、ＴＰＤＬ１およびＴＰＤＬ２は、
第１および第２のラッチ回路のクロック信号に対する出
力信号の遅れを示し、ＳＫＷ１、ＳＫＷ２およびＳＫＷ
３は、クロック信号の前段の回路に与えられるクロック
信号に対するスキューをそれぞれ示し、ＳＫＷ４は、第
１のフリップフロップ回路に与えられるクロック信号に
対する第２のラッチ回路に与えられるクロック信号のス
キューを示し、ＳＫＷ５は、第２のフリップフロップ回
路へ与えられるクロック信号の第１のラッチ回路へ与え
られるクロック信号に対するスキューを示し、ＳＫＷＡ
は、第２のフリップフロップ回路へ与えられるクロック
信号の第１のフリップフロップ回路へ与えられるクロッ
ク信号に対するスキューを示し、ＳＵＰＬ１、ＳＵＰＬ
２、ＳＵＰＦ２は、それぞれ、第１のラッチ回路、第２
のラッチ回路および第２のフリップフロップのセットア
ップ時間をそれぞれ示す。

【００６２】ＳＫＥＴは、前記クロック信号の固定スキ
ューを示し、ＪＴＲは、前記クロック信号の前段の回路
のクロック信号に対するジッタを示し、ＴＨＲ１および
ＴＨＲ２は、第１および第２のラッチ回路の信号伝搬遅
延時間をそれぞれ示し、ＨＤＹおよびＬＤＹは、それぞ
れ、第１および第２のラッチ回路に与えられるクロック
信号のラッチ期間のデューティを示し、Ｋ１、Ｋ２およ
びＫ３は、前記ジッタの周期依存性を示す係数であり、
ＨＬＤＬ１、ＨＬＤＬ２およびＨＬＤＦ２は、それぞ
れ、第１のラッチ回路、第２のラッチ回路、および第２
のフリップフロップ回路のホールドクロック信号に対す
るホールド時間を示し、ＴＰＤＦＨ１、ＴＰＤＬＨ１、
およびＴＰＤＬＨ２は、第１のフリップフロップ回路、
第１のラッチ回路および第２のラッチ回路のホールド条
件下におけるクロック信号に対する出力信号の遅れを示
し、ＳＫＷＨ１、ＳＫＷＨ２およびＳＫＷＨ３は、クロ
ック信号のホールド条件下における前段回路に与えられ
るクロック信号に対するスキューを示し、ＳＫＥＴＨ
は、クロック信号の固定要因によるスキューを示す。

【００６３】好ましくは、条件式（１）から（６）は、
クロック信号のジッタＪＴＲの周期依存性を無視する
と、以下の条件式に変換される； Ｌ１≦ＴＫ−ＴＰＤＦ１−ＳＵＰＬ１＋ＳＫＷ１−ＭＲＧ…（１０） Ｌ２≦ＴＫ−ＴＰＤＬ１−ＳＵＰＬ２＋ＳＫＷ２−ＭＲＧ…（１１） Ｌ３≦ＴＫ−ＴＰＤＬ２−ＳＵＰＦ２＋ＳＫＷ３−ＭＲＧ…（１２） Ｌ１＋Ｌ２≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤＦ１−ＳＵＰＬ２ ＋ＳＫＷ４−ＭＲＧ−ＴＨＲ１…（１３） Ｌ２＋Ｌ３≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１−ＳＵＰＦ２ ＋ＳＫＷ５−ＭＲＧ−ＴＨＲ２…（１４） Ｌ１＋Ｌ２＋Ｌ３≦２・ＴＫ−ＴＰＤＦ１−ＳＵＰＦ２ ＋ＳＫＷＡ−ＭＲＧ−ＴＨＲ１−ＴＨＲ２…（１５）。

【００６４】ただし、ＭＲＧはＳＫＥＴ＋ＪＴＲで与え
られる。この発明の第２の観点に係る半導体集積回路装
置は、クロック信号に同期して、与えられた信号を転送
する第１のフリップフロップ回路と、第１のフリップフ
ロップ回路からの信号に論理処理を施して出力する第１
の論理回路と、クロック信号に同期して、第１のフリッ
プフロップ回路と相補的に動作し、第１の論理回路の出
力信号を転送しかつラッチする第１のラッチ回路と、第
１のラッチ回路からの出力信号に論理処理を施して出力
する第２の論理回路と、クロック信号に同期して第１の
ラッチ回路と相補的に動作し、第２の論理回路の出力信
号を転送しかつラッチする第２のラッチ回路と、第２の
ラッチ回路の出力信号に論理処理を施して出力する第３
の論理回路と、クロック信号に同期して第２のラッチ回
路と相補的に動作し、第３の論理回路の出力信号を転送
しかつラッチする第３のラッチ回路と、第３のラッチ回
路の出力信号に論理処理を施して出力する第４の論理回
路と、クロック信号に同期して第３のラッチ回路と相補
的に動作して第４の論理回路の出力信号を転送しかつラ
ッチする第４のラッチ回路と、第４のラッチ回路の出力
信号に論理処理を施して出力する第５の論理回路と、ク
ロック信号に同期して第４のラッチ回路と同相で動作し
て第５の論理回路の出力信号を転送する第２のフリップ
フロップ回路とを備える。第１から第５の論理回路から
の論理遅延時間Ｌ１−Ｌ５は、以下の条件を満たす； Ｌ１≦ＴＫ−ＴＰＤＦ１−ＳＵＰＬ１−ＳＫＷ１−ＭＲＧ…（１） Ｌ２≦ＴＫ−ＴＰＤＬ１−ＳＵＰＬ２−ＳＫＷ２−ＭＲＧ…（２） Ｌ３≦ＴＫ−ＴＰＤＬ２−ＳＵＰＬ３−ＳＫＷ３−ＭＲＧ…（３） Ｌ４≦ＴＫ−ＴＰＤＬ３−ＳＵＰＬ４−ＳＫＷ４−ＭＲＧ…（４） Ｌ５≦ＴＫ−ＴＰＤＬ４−ＳＵＰＦ２−ＳＫＷ５−ＭＲＧ…（５） Ｌ１＋Ｌ２≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤＦ１−ＳＵＰＬ２ −ＳＫＷ２１−ＭＲＧＪ１−ＴＨＲ１…（６） Ｌ２＋Ｌ３≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１−ＳＵＰＬ３ −ＳＫＷ２２−ＭＲＧＪ２−ＴＨＲ２…（７） Ｌ３＋Ｌ４≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤＬ２−ＳＵＰＬ４ −ＳＫＷ２３−ＭＲＧＪ１−ＴＨＲ３…（８） Ｌ４＋Ｌ５≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ３−ＳＵＰＦ２ −ＳＫＷ２４−ＭＲＧＪ２−ＴＨＲ４…（９） Ｌ１＋Ｌ２＋Ｌ３≦２・ＴＫ−ＴＰＤＦ１−ＳＵＰＬ３ −ＳＫＷ３１−ＭＲＧＪ３ −ＴＨＲ１−ＴＨＲ２…（１０） Ｌ２＋Ｌ３＋Ｌ４≦２・ＴＫ−ＴＰＤＬ１−ＳＵＰＬ４ −ＳＫＷ３２−ＭＲＧＪ３ −ＴＨＲ２−ＴＨＲ３…（１１） Ｌ３＋Ｌ４＋Ｌ５≦２・ＴＫ−ＴＰＤＬ２−ＳＵＰＦ２ −ＳＫＷ３３−ＭＲＧＪ３ −ＴＨＲ３−ＴＨＲ４…（１２） Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４≦（２＋ＨＤＹ）・ＴＫ−ＴＰＤＦ１ −ＳＵＰＬ４−ＳＫＷ４１−ＭＲＧＪ４ −ＴＨＲ１−ＴＨＲ２−ＴＨＲ３…（１３） Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５≦（２＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１ −ＳＵＰＦ２−ＳＫＷ４２−ＭＲＧＪ５ −ＴＨＲ２−ＴＨＲ３−ＴＨＲ４…（１４） Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５≦３・ＴＫ−ＴＰＤＦ１−ＳＵＰＦ２ −ＳＫＷ５１−ＭＲＧＪ−ＴＨＲ１ −ＴＨＲ２−ＴＨＲ３−ＴＨＲ４…（１５） Ｌ１≧ＨＬＤＬ１−ＴＰＤＦＨ１＋ＳＫＷＨ１＋ＭＲＧＨ…（１６） Ｌ２≧ＨＬＤＬ２−ＴＰＤＬＨ１＋ＳＫＷＨ２＋ＭＲＧＨ…（１７） Ｌ３≧ＨＬＤＬ３−ＴＰＤＬＨ２＋ＳＫＷＨ３＋ＭＲＧＨ…（１８） Ｌ４≧ＨＬＤＬ４−ＴＰＤＬＨ３＋ＳＫＷＨ４＋ＭＲＧＨ…（１９） Ｌ５≧ＨＬＤＦ２−ＴＰＤＬＨ４＋ＳＫＷＨ５＋ＭＲＧＨ…（２０） ここで、ＴＫは、クロック信号の周期を示し、ＴＰＤＦ
１は、第１のフリップフロップ回路のクロック信号に対
する出力信号の遅延時間を示し、ＴＰＤＬ１−ＴＰＤＬ
４は、第１から第４のラッチ回路のクロック信号のトリ
ガエッジに対する出力信号の遅れを示し、ＳＵＰＬ１−
ＳＵＰＬ４は、第１から第４のラッチ回路のクロック信
号に対するセットアップ時間を示し、ＳＵＰＦ２は、第
２のフリップフロップ回路のクロック信号に対するセッ
トアップ時間を示し、ＳＫＷ１−ＳＫＷ５、クロック信
号の前段の回路に与えられるクロック信号に対するスキ
ューを示し、ＳＫＷ２１−ＳＫＷ２４は、第１から第５
の論理回路の連続する２段の論理回路のクロック信号の
スキューを示し、ＳＫＷ３１−ＳＫＷ３３は、第１から
第５の論理回路の連続する３段の論理回路に対するクロ
ック信号のスキューを示し、ＳＫＷ４１およびＳＫＷ４
２は、第１から第５の論理回路の連続する４段の論理回
路に対するクロック信号のスキューを示し、ＳＫＷ５１
は、第２のフリップフロップ回路に対するクロック信号
の第１のフリップフロップ回路に対するクロック信号の
スキューを示し、ＴＨＲ１−ＴＨＲ４は、第１から第４
のラッチ回路の信号伝搬遅延時間を示し、ＨＤＹは、第
１および第３のラッチ回路のラッチ期間の前記クロック
信号のデューティを示し、ＬＤＹは、前記第２および第
４のラッチ回路のラッチ期間のクロック信号のデューテ
ィを示し、ＭＲＧは、クロック信号のジッタを含む成分
に対するマージンを示し、ＭＲＧＪ１−ＭＲＧＪ５＋
は、ジッタの周期依存性を考慮したクロック信号に対す
るマージンを示し、ＨＬＤＬ１−ＨＬＤＬ４は、第１か
ら第４のラッチ回路それぞれのクロック信号に対するホ
ールド時間を示し、ＨＬＤＦ２は、第２のフリップフロ
ップ回路のクロック信号に対するホールド時間を示し、
ＴＰＤＦ１は、ホールド条件下における第１のフリップ
フロップ回路のクロック信号のトリガエッジに対する出
力信号の遅れを示し、ＴＰＤＬＨ１−ＴＰＤＬＨ４は、
第１から第４のラッチ回路のクロック信号のトリガエッ
ジに対する出力信号の遅れを示し、ＳＫＷＨ１−ＳＫＷ
Ｈ５は、ホールド条件下におけるクロック信号の次段回
路へのクロック信号に対するスキューを示し、ＭＲＧＨ
は、ホールド条件下における前記クロック信号に対する
マージンを示す。

【００６５】好ましくは、ＭＲＧＪ１−ＭＲＧＪ５は、
クロック信号のジッタの周期依存性が無視することので
きる条件下では、ＭＲＧと等しい値を有する。

【００６６】フリップフロップ回路を相補的に動作する
ラッチ回路対で置換することにより、ラッチ回路のデー
タスルー時間によりフリップフロップ回路の出力遅延時
間およびクロックスキューなどを置換することができ
る。これにより、対象パイプラインステージの許容最大
論理遅延時間を長くすることができ、論理回路に対する
配置条件を緩和することができる。

【００６７】また、ラッチ回路の配置時においては、不
等式を条件式として用いているため、ラッチ回路の配置
位置に幅を持たせることができ、論理回路の分割が容易
となる。

【００６８】また、これらのラッチ回路による論理回路
の分割により、論理遅延時間に余裕を持つパスが形成さ
れるため、このパスにおける回路の再配置により、回路
面積を低減することができる。

【００６９】また、このようなパイプラインを半導体集
積回路装置において配置することにより、高速クロック
信号に同期して安定に動作する半導体集積回路装置を実
現することができる。

【００７０】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う多段パイプラインの構成を概略
的に示す図である。この図１に示す多段パイプライン
は、図９に示す２段パイプラインにおけるフリップフロ
ップ回路ＦＦ０２を、ラッチ回路ＬＬ０１およびＬＨ０
２により置換した構成と等価である。この構成において
は、ラッチ回路ＬＬ０１およびＬＨ０２の挿入位置によ
り、パイプラインを構成するロジック回路の配置が異な
り、ロジックＬＧ０３が、フリップフロップ回路ＦＦ０
１とラッチ回路ＬＬ０１の間に配置され、ラッチ回路Ｌ
Ｌ０１およびＬＨ０２の間にロジックＬＧ０４が配置さ
れ、ラッチ回路ＬＨ０２とフリップフロップ回路ＦＦ０
３の間にロジックＬＧ０５が配置される。

【００７１】ラッチ回路ＬＬ０１およびＬＬ０２は、ロ
ジックの回路構成に応じて、１または複数の信号／デー
タを、それぞれ、クロック信号ＣＬＫ０４およびＣＬＫ
０５に同期して転送／ラッチする。

【００７２】フリップフロップ回路ＦＦ０１およびＦＦ
０３へは、それぞれ、クロック信号ＣＬＫ０１およびＣ
ＬＫ０３が与えられ、フリップフロップ回路ＦＦ０１お
よびＦＦ０３は、クロック信号ＣＬＫ０１およびＣＬＫ
０３の立上がりに同期して、与えられた信号を出力す
る。

【００７３】ラッチ回路ＬＬ０１はローアクティブラッ
チ回路であり、クロック信号ＣＬＫ０４がＬレベルのと
きに、与えられた信号を通過させるスルー状態となり、
クロック信号ＣＬＫ０４がＨレベルとなると、ラッチ状
態となる。

【００７４】ラッチ回路ＬＨ０２は、ハイアクティブラ
ッチ回路であり、クロック信号ＣＬＫ０５がＨレベルの
ときにスルー状態となり、クロック信号ＣＬＫ０５がＬ
レベルのときにラッチ状態となる。

【００７５】フリップフロップ回路ＦＦ０１に対して
は、出力遅延時間ＴＰＤ０１、セットアップ時間ＳＵＰ
０１およびホールド時間ＨＬＤ０１を有する。ラッチ回
路ＬＬ０１は、出力遅延時間ＴＰＤＬ０１、セットアッ
プ時間ＳＵＰＬ０１、およびホールド時間ＨＬＤＬ０１
が定義される。

【００７６】ラッチ回路ＬＨ０２に対しては、出力遅延
時間ＴＰＤＬ０２、セットアップ時間ＳＵＰＬ０２およ
びホールド時間ＨＬＤＬ０２が定義される。

【００７７】フリップフロップ回路ＦＦ０３に対して
は、出力遅延時間ＴＰＤ０３、セットアップ時間ＳＵＰ
０３およびホールド時間ＨＬＤ０３が定義される。

【００７８】また、これらのフリップフロップ回路ＦＦ
０１およびＦＦ０３とラッチ回路ＬＬ０１およびＬＨ０
２に対するクロック信号ＣＬＫ０１、ＣＬＫ０３、ＣＬ
Ｋ０４およびＣＬＫ０５に対しては、それぞれクロック
スキューの不確定要素ＭＲＧが存在する。

【００７９】ロジックＬＧ０３−ＬＧ０５は、それぞ
れ、論理遅延時間Ｌ０３、Ｌ０４、およびＬ０５を有す
る。

【００８０】図２は、図１に示すローアクティブラッチ
回路ＬＬ０１の構成の一例を示す図である。図２におい
ては、１つの信号を転送／ラッチするローアクティブラ
ッチの構成を示す。ローアクティブラッチ回路ＬＬにお
いては、前段のロジックＬＧ０３の出力信号／データそ
れぞれに対して、図２に示すローアクティブラッチが配
置される。

【００８１】図２において、ローアクティブラッチ回路
ＬＬ（ＬＬ０１）（ローアクティブラッチ）は、クロッ
ク信号ＣＬＫ（ＣＬＫ０４）を受ける２段の縦続接続さ
れるインバータ１および２と、インバータ１および２の
出力ＡおよびＢの信号に従って選択的に導通し、導通
時、入力Ｄに与えられた信号を通過させるＣＭＯＳトラ
ンスミッションゲート３と、ＣＭＯＳトランスミッショ
ンゲート３を介して転送される信号を受けるインバータ
４と、インバータ４の出力信号を反転して出力Ｑに転送
するインバータ５と、インバータ４の出力信号を反転す
るインバータ６と、インバータ１および２の出力信号に
応答してＣＭＯＳトランスミッションゲート３と相補的
に導通し、導通時、インバータ６の出力信号をインバー
タ４の入力へ転送するＣＭＯＳトランスミッションゲー
ト７を含む。

【００８２】このローアクティブラッチ回路（ローアク
ティブラッチ）ＬＬにおいて、クロック信号ＣＬＫがＨ
レベルのときには、インバータ１の出力信号がＬレベ
ル、インバータ２の出力信号がＨレベルとなり、ＣＭＯ
Ｓトランスミッションゲート３は非導通状態となり、一
方、ＣＭＯＳトランスミッションゲート７が導通状態と
なる。この状態においては、インバータ４および６によ
り、ラッチ回路が構成され、ローアクティブラッチ回路
ＬＬは、ラッチ状態となり、入力Ｄと出力Ｑを分離す
る。

【００８３】一方、クロック信号ＣＬＫがＬレベルのと
きには、インバータ１の出力信号がＨレベル、インバー
タ２の出力信号がＬレベルとなり、ＣＭＯＳトランスミ
ッションゲート３が導通状態、ＣＭＯＳトランスミッシ
ョンゲート７が非導通状態となる。したがって、入力Ｄ
に与えられた信号が、ＣＭＯＳトランスミッションゲー
ト３、およびインバータ４および５を介して出力Ｑに伝
達され、ローアクティブラッチ回路ＬＬは、スルー状態
となる。

【００８４】このローアクティブラッチ回路ＬＬに対し
ては、図３に示すように、セットアップ時間ＳＵＰＬお
よびホールド時間ＨＬＤＬが、クロック信号ＣＬＫの立
上がりエッジに対して定義される。一方、ローアクティ
ブラッチ回路ＬＬの出力遅延時間ＴＰＤＬは、ラッチ状
態からスルー状態に移行し、ローアクティブラッチ回路
ＬＬの出力信号が変化する際の応答の遅れを示すため、
クロック信号ＣＬＫの立下がりエッジに対して定義され
る。

【００８５】図３に示すように、入力Ｄに与えられる信
号は、ローアクティブラッチ回路ＬＬがスルー状態のと
きに変化する場合、出力Ｑは、このローアクティブラッ
チ回路ＬＬにおける伝搬遅延時間（データスルー時間）
ＴＨＲだけ遅れて変化する。

【００８６】図４は、図１に示すハイアクティブラッチ
回路ＬＨ０２の構成の一例を示す図である。図４におい
ても、ハイアクティブラッチ回路は、１つの信号に対し
て配置されるハイアクティブラッチの構成を示す。前段
のロジックＬＧ０４の出力信号／データそれぞれに対し
て図４に示すハイアクティブラッチが配置される。

【００８７】図４において、ハイアクティブラッチ回路
ＬＨ（ＬＨ０２）（ハイアクティブラッチ）は、クロッ
ク信号ＣＬＫ（ＣＬＫ０５）を受ける２段の縦続接続さ
れるインバータ１１および１２と、インバータ１１およ
び１２の出力ＣおよびＥからの信号に従って選択的に導
通し、導通時入力Ｄに与えれる信号／データを通過させ
るＣＭＯＳトランスミッションゲート１３と、ＣＭＯＳ
トランスミッションゲート１３を介して転送される信号
を反転するインバータ１４と、インバータ１４の出力信
号を反転して出力Ｑに伝達するインバータ１５と、イン
バータ１４の出力信号を反転するインバータ１６と、イ
ンバータ１１および１２の出力信号に応答してＣＭＯＳ
トランスミッションゲート１３と相補的に導通し、導通
時、インバータ１６の出力信号をインバータ１４の入力
に伝達するＣＭＯＳトランスミッションゲート１７を含
む。

【００８８】ハイアクティブラッチ回路ＬＨにおいて
は、クロック信号ＣＬＫがＬレベルのときには、インバ
ータ１１の出力信号がＨレベルおよびインバータ１２の
出力信号がＬレベルとなり、ＣＭＯＳトランスミッショ
ンゲート１３が非導通状態、ＣＭＯＳトランスミッショ
ンゲート１７が導通状態となり、ハイアクティブラッチ
回路ＬＨは、入力Ｄと出力Ｑが分離されるラッチ状態と
なる。このラッチ状態においては、インバータ１４およ
び１６により、信号／データがラッチされる。

【００８９】クロック信号ＣＬＫがＨレベルとなると、
インバータ１１の出力信号がＬレベル、インバータ１２
の出力信号がＨレベルとなり、ＣＭＯＳトランスミッシ
ョンゲート１３が導通状態、ＣＭＯＳトランスミッショ
ンゲート１７が非導通状態となる。この状態において
は、ハイアクティブラッチ回路ＬＨは、入力Ｄに与えら
れた信号／データが出力Ｑに転送されるスルー状態とな
る。

【００９０】この図４に示すハイアクティブラッチ回路
においては、図５に示すように、セットアップ時間ＳＵ
ＰＬおよびホールド時間ＨＬＤＬが、クロック信号ＣＬ
Ｋの立下がりエッジに対して定義され、出力遅延時間Ｔ
ＰＤＬが、クロック信号ＣＬＫの立上がりエッジに対し
て定義される。また、このハイアクティブラッチ回路Ｌ
Ｈにおいても、入力Ｄに与えられた信号が出力Ｑに転送
されるまでの伝搬遅延時間（データスルー時間）ＴＨＲ
が存在する。

【００９１】再び図１を参照して、フリップフロップ回
路ＦＦ０１とラッチ回路ＬＬ０１のクロック信号間に
は、クロックスキュー固定要素ＳＫＷ０３が存在し、ラ
ッチ回路ＬＬ０１およびＬＨ０２のクロック信号間に
は、クロックスキュー固定要素ＳＫＷ０４が存在し、ラ
ッチ回路ＬＨ０２とフリップフロップ回路ＦＦ０３のク
ロック信号間には、クロックスキュー固定要素ＳＫＷ０
５が存在する。

【００９２】また、フリップフロップ回路ＦＦ０１とラ
ッチ回路ＬＨ０２のクロック信号間には、クロックスキ
ュー固定要素ＳＫＷ０６が存在し、ラッチ回路ＬＬ０１
とフリップフロップ回路ＦＦ０３のクロック信号間に
は、クロックスキュー固定要素ＳＫＷ０７が存在する。

【００９３】フリップフロップ回路ＦＦ０１とフリップ
フロップ回路ＦＦ０３のクロック信号間には、クロック
スキュー固定要素ＳＫＷＡが存在する。

【００９４】クロックジッタの不確定要素は、周期依存
性があると考え、クロック１周期の周期のジッタＪＴＲ
に係数を掛ける。

【００９５】この条件においては、図１に示すパイプラ
インにおけるロジックの論理遅延時間Ｌ０３−Ｌ０５
は、以下のセットアップ条件式（２０）から（２５）お
よびホールド条件式（２６）から（２８）を満たす必要
がある。

【００９６】 Ｌ０３≦ＴＫ−ＴＰＤ０１−ＳＵＰＬ０１＋ＳＫＷ０３−ＳＫＷＥＴ −ＪＴＲ…（２０） Ｌ０４≦ＴＫ−ＴＰＤＬ０１−ＳＵＰＬ０２＋ＳＫＷ０４−ＳＫＷＥＴ −ＪＴＲ…（２１） Ｌ０５≦ＴＫ−ＴＰＤＬ０２−ＳＵＰＬ０３＋ＳＫＷ０５−ＳＫＷＥＴ −ＪＴＲ…（２２） Ｌ０３＋Ｌ０４≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤ０１−ＳＵＰＬ０２ ＋ＳＫＷ０６−ＳＫＷＥＴ−ＪＴＲ・Ｋ０１ −ＴＨＲ０１…（２３） Ｌ０４＋Ｌ０５≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ０１−ＳＵＰＬ０３ ＋ＳＫＷ０７−ＳＫＷＥＴ−ＪＴＲ・Ｋ０２ −ＴＨＲ０２…（２４） Ｌ０３＋Ｌ０４＋Ｌ０５≦２・ＴＫ−ＴＰＤ０１−ＳＵＰ０３＋ＳＫＷＡ −ＳＫＷＥＴ−ＪＴＲ・Ｋ０３ −ＴＨＲ０１−ＴＨＲ０２…（２５） ＬＨ０３≧ＨＬＤＬ０１−ＴＰＤＨ０１＋ＳＫＷＨ０３ ＋ＳＫＷＥＴＨ…（２６） ＬＨ０４≧ＨＬＤＬ０２−ＴＰＤＬＨ０１＋ＳＫＷＨ０４ ＋ＳＫＷＥＴＨ…（２７） ＬＨ０５≧ＨＬＤ０３−ＴＰＤＬＨ０２＋ＳＫＷＨ０５ ＋ＳＫＷＥＴＨ…（２８） ここで、ＴＨＲ０１およびＴＨＲ０２は、ラッチ回路Ｌ
Ｌ０１およびＬＨ０２のデータスルー時間を示し、また
ホールド条件下においては、異なるパラメータ値を用い
るため、Ｈをセットアップ条件における対応のパラメー
タの符号の末尾に付している。このセットアップ条件に
おけるパラメータの符号については、以下の説明におい
ても同様である。符合が異なるものの、実際に設計され
たパイプラインのロジックの論理遅延時間は、セットア
ップ条件およびホールド条件両者を満たしている。

【００９７】ＨＤＹおよびＬＤＹは、クロック信号のＨ
レベル期間およびＬレベル期間のクロック信号の１周期
に対する割合を示す。ＨＤＹ＋ＬＤＹ＝１が成立するも
のとする。

【００９８】フリップフロップ回路ＦＦ０１のクロック
入力からそのフリップフロップ回路ＦＦ０１の出力の遅
延時間（出力遅延時間ＴＰＤ）は、ロジックＬＧ０１と
ロジックＬＧ０３とは、全体の構成が異なるものの、フ
リップフロップ回路ＦＦ０１に接続される部分の構成
は、図９に示す構成と同じであり、前述の条件式（１
０）で用いた値に等しいと考えることができる。

【００９９】また、フリップフロップ回路ＦＦ０３のセ
ットアップ時間についても、このフリップフロップ回路
ＦＦ０３の前の数段の論理パスが等しいため、図９に示
す構成の場合と大きく異なることはないと考えられる。
したがって、上述の条件式（２０）から（２５）におい
ては、条件式（１０）において用いられた出力遅延時間
ＴＰＤ０１とセットアップ時間ＳＵＰ０３と同じ値が用
いられる。

【０１００】クロックジッタなどは、クロック信号の周
期が変化すると応じて変化する。一般に、クロックジッ
タは、１サイクル期間でのジッタよりも２サイクルにわ
たる期間でのジッタのほうが大きくなるというように、
考察対象のクロック周期が大きくなるほど（間のロジッ
クのパスの数が増大するほど）、そのジッタの値が大き
くなると考えられる。したがって、クロックジッタの不
確定要素の周期依存性を示す係数Ｋ０１−Ｋ０３は、一
般的には１以上となり、係数Ｋ０１およびＫ０２より
も、係数Ｋ０３の方が大きな値をとるこが多い。

【０１０１】ＨＤＹおよびＬＤＹは、クロック信号ＣＬ
ＫのＨレベル期間およびＬレベル期間のデューティを示
す。これらのデューティＨＤＹおよびＬＤＹに関して
は、これらの値を正確に計算できない場合および制御す
ることができない場合には、それらのデューティ比ＨＤ
ＹおよびＬＤＹの値を、クロックスキューの不確定要素
ＳＫＷＥＴに含める必要が生じる。

【０１０２】また条件式（２５）に示されるデータスル
ー時間ＴＨＲ０２に関しては、厳密には、条件式（２
４）のデータスルー時間ＴＨＲ０２と異なる。しかしな
がら、ハイアクティブラッチ回路ＬＨ０２の前の数段の
論理パスが、両条件において等しいため、大きく異なる
ことはないと考えて同じ値を用いる。

【０１０３】また、条件式（２０）ないし（２５）それ
ぞれにおいて用いられる論理遅延時間Ｌ０３ないしＬ０
５の値も、厳密には異なるものの、同様の理由により、
大きく変わることはないものとして、同じ値を用いる。

【０１０４】ホールド条件を示す条件式（２６）ないし
（２８）に着目すると、パイプラインをフリップフロッ
プのみを用いて構成するフリップフロップ設計時におけ
るホールド条件の条件式（３）および（４）と同等で、
単に条件式の数が１つ増加するだけであることがわか
る。

【０１０５】クロックジッタには、周期依存性がないも
のとする、係数Ｋ０１＝Ｋ０２＝Ｋ０３＝１と考えるこ
とができる。この仮定の下では、フリップフロップ設計
の場合と同様に、ＳＫＷＥＴ＋ＪＴＲ＝ＭＲＧと定義す
ると、セットアップ条件式（２０）ないし（２５）は、
以下のように変換することができる。

【０１０６】 Ｌ０３≦ＴＫ−ＴＰＤ０１−ＳＵＰＬ０１＋ＳＫＷ０３−ＭＲＧ…（２９） Ｌ０４≦ＴＫ−ＴＰＤＬ０１−ＳＵＰＬ０２＋ＳＫＷ０４−ＭＲＧ…（３０） Ｌ０５≦ＴＫ−ＴＰＤＬ０２−ＳＵＰＬ０３＋ＳＫＷ０５−ＭＲＧ…（３１） Ｌ０３＋Ｌ０４≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤ０１−ＳＵＰＬ０２ ＋ＳＫＷ０６−ＭＲＧ−ＴＨＲ０１…（３２） Ｌ０４＋Ｌ０５≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ０１−ＳＵＰ０３ ＋ＳＫＷ０７−ＭＲＧ−ＴＨＲ０２…（３３） Ｌ０３＋Ｌ０４＋Ｌ０５≦２・ＴＫ−ＴＰＤ０１−ＳＵＰ０＋ＳＫＷＡ −ＭＲＧ−ＴＨＲ０１−ＴＨＲ０２…（３４） フリップフロップのクロック入力からその出力の遅延時
間の平均値をＴｐｄ、フリップフロップのセットアップ
時間の平均値をＳｕｐ、ラッチ回路ＬＬ０１およびＬＨ
０２のデータスルー時間の平均値をＴｈｒと定義する
と、２段パイプライン構成における許容最大論理遅延時
間の平均値は以下の式で表わされる。

【０１０７】 Ｌ０３＋Ｌ０４＋Ｌ０５＝２・ＴＫ−Ｔｐｄ−Ｓｕｐ＋ＳＫＷＡ −ＭＲＧ−２・Ｔｈｒ…（３５） 図１に示すようにラッチ回路を用いたパイプライン設計
を行なう場合には、データＴｐｄ、ＭＲＧおよびおよび
Ｓｕｐは、２段のパイプライン間で一度だけ考慮する必
要があることがわかる。すなわち、ラッチ回路を利用し
て論理回路構成を行ない、このラッチ回路の数に等しい
データスルー時間Ｔｈｒを犠牲とすることにより、デー
タＴｐｄ、ＭＲＧおよびＳｕｐの一部をキャンセルする
ことができる。ただし、条件式（２９）から（３４）を
すべて満たす場合においても、論理遅延時間Ｌ０３ない
しＬ０５の条件によっては、この式（３４）または（３
５）の最大遅延時間を有効に使うことができなくなる場
合があり、注意が必要である。

【０１０８】条件式（１０）および（３４）の右辺は、
２段パイプライン間の許容最大論理遅延時間を示してお
り、これらの条件式（１０）および（３４）の右辺の差
分を取ると、以下のＭＲＴＰ２・２の値だけ、遅延時間
の点で、ラッチ回路を用いた構成が有利になることがわ
かる。

【０１０９】 ＭＲＴＰ２・２＝ＴＰＤ０２＋ＳＵＰ０２＋ＭＲＧ−ＴＨＲ０１ −ＴＨＲ０２…（３６） したがって、ラッチ回路のデータスルー時間ＴＨＲ０１
およびＴＨＲ０２の値が十分小さい場合には、条件式
（３６）の値が正の値を取り、ラッチ回路を用いること
により、フリップフロップ回路のみを用いるパイプライ
ン設計よりも遅延時間の点で有利となる。

【０１１０】条件式（３６）の値ＭＲＴＰ２・２は２段
パイプラインにおける利得を示しており、１段のパイプ
ラインにおける利得分ＭＲＴＰ２は、次式で表わされ
る。

【０１１１】 ＭＲＴＰ２ ＝（１／２）・（ＴＰＤ０２＋ＳＵＰ０２＋ＭＲＧ−ＴＨＲ０１−ＴＨＲ０２） …（３７） また、条件式（１１）および（３５）の右辺の差分を取
り、１段パイプラインにおける利得分に換算すると、以
下の値だけ、ラッチ回路を用いた場合、許容最大論理遅
延時間を長くすることができる。

【０１１２】 ＭＲＴＰ２ ＝（１／２）・（Ｔｐｄ＋Ｓｕｐ＋ＭＲＧ−２・Ｔｈｒ）…（３８） ＭＲＧ≫Ｔｐｄ＋Ｓｕｐ−２・Ｔｈｒという条件が成り
立つ場合には、条件式（３８）をさらに簡単にすること
ができ、以下の値だけ、ラッチ回路を用いた場合に有利
になることがわかる。

【０１１３】 ＭＲＴＰ２＝（１／２）・ＭＲＧ…（３９） クロックスキューとクロックジッタの不確定要素の周期
依存性とを考慮する場合には、条件式（１０）および
（２５）の右辺の差分を取る必要がある。この場合、１
段パイプラインにおける利得分に換算すると、以下の値
だけラッチ回路を用いた構成が有利になることがわか
る。

【０１１４】 ＭＲＴＰ２＝（１／２）・｛Ｔｐｄ＋Ｓｕｐ＋ＳＫＷＥＴ ＋（２−Ｋ３）・ＪＴＲ−２・Ｔｈｒ｝…（４０） ラッチ設計による利得を示す条件式（３７）から（４
０）における値が大きい場合には、ラッチ設計の利点を
活かすことにより、論理遅延時間を長くすることができ
る。したがって、以下の設計フローに従ってラッチ回路
を用いてパイプラインを設計することにより、パイプラ
イン設計が容易となる。

【０１１５】ステップ０１：クロック周期を「ＴＫ＋Ｍ
ＲＴＰ２」と考えてフリップフロップを用いてパイプラ
インを設計する。

【０１１６】ステップ０２：目標のクロック周期ＴＫに
対してセットアップエラーとなるクリティカルパスを検
出する。

【０１１７】ステップ０３：エラーパスに関連するフリ
ップフロップの１個をローアクティブラッチ回路とハイ
アクティブラッチ回路に分離する。フリップフロップ回
路がアップエッジ型回路の場合には、ローアクティブラ
ッチ回路を前段に、ハイアクティブラッチ回路を後段に
配置する。フリップフロップ回路が逆にダウンエッジ型
の場合には、ハイアクティブラッチ回路を前段に配置し
ローアクティブラッチ回路を後段に配置する。

【０１１８】ステップ０４：エラーパスの論理を、前述
の条件式（２０）から（２８）または（２９）から（３
４）を満たすようにラッチ間に移動させる。

【０１１９】図６は、この発明の実施の形態１に従う２
段パイプラインのラッチ設計手順を示す図である。以
下、図６（Ａ）−（Ｄ）を参照して、２段パイプライン
のラッチ設計手順について説明する。

【０１２０】図６（Ａ）に示すように、ステップ０１に
おいて、クロック信号の１周期を、ＴＫ＋ＭＲＴＰ２に
設定して、必要な段数を有するパイプラインをフリップ
フロップ回路を用いて形成する。最終的に、ラッチ回路
を用いてパイプラインを構成するため、目標のクロック
周期ＴＫよりもラッチ利得分ＭＲＴＰ２を見込んだクロ
ック周期ＴＨ＋ＭＲＴＰ２を用いる。利得ＭＲＴＰ２
は、最も正確な条件式（４０）を用いて計算するのが理
想的である。しかしながら、フリップフロップ設計を、
既存の論理構成ツールを用いて行なう場合の制約および
論理設計時間の短縮などの理由により、実際の適用が困
難な場合には、条件式（３７）から（３９）のいずれか
を用いることもできる。

【０１２１】図６（Ａ）においては、フリップフロップ
回路ＦＦＡ−ＦＦＤが配置され、フリップフロップ回路
ＦＦＡおよびＦＦＢの間にロジックＬＧＡが配置され、
フリップフロップ回路ＦＦＢおよびＦＦＣの間にロジッ
クＬＧＢが配置され、フリップフロップ回路ＦＦＣおよ
びＦＦＤの間に、ロジックＬＧＣが配置される。

【０１２２】次に、図６（Ｂ）に示すように、ステップ
０２において、クロック周期を正規の周期ＴＫに戻し
て、エラーを生じる（セットアップ条件に関して）エラ
ーパスを検出する。セットアップ条件についてエラーを
生じるパスを検出するのは、クロック信号周期が長い状
態でホールド条件およびセットアップ条件が満たされる
ようにロジックを配置しており、クロック信号の周期が
目標値に設定された場合には、ホールド条件は満たされ
ているためである。したがって、特にホールド条件につ
いては、エラーを検出する必要がなく、エラーパス検出
時間を短縮する。

【０１２３】図６（Ｂ）においては、エラーパスとし
て、ロジックＬＧＢが検出される。このエラーパスの検
出方法としては、論理構成ツールを用いて計算する方法
およびインダクタンス、容量および抵抗値などを抽出し
て遅延時間を計算するバックアノテーション時に計算す
る方法などの方法を取ることができる。

【０１２４】エラーパスに関連するフリップフロップ回
路を、ローアクティブラッチ回路およびハイアクティブ
ラッチ回路で置換する。このエラーパスの前段および後
段のフリップフロップ回路のいずれが、ラッチ回路へ分
割が可能な場合には、前段のパスの遅延と後段のパスの
遅延の条件に従って分割するフリップフロップ回路を決
定する。このフリップフロップ回路が立上がりエッジ型
フリップフロップ回路の場合には、前段にローアクティ
ブラッチ回路ＬＬを配置し、後段にハイアクティブラッ
チ回路ＬＨを配置する。図６（Ｃ）においては、エラー
パスの後段のフリップフロップ回路ＦＦＣが、ローアク
ティブラッチ回路ＬＬＡおよびハイアクティブラッチ回
路ＬＨＡで置換される。

【０１２５】次に、図６（Ｄ）に示すように、ステップ
０４において、ラッチ設計の条件式として、ホールド条
件に関しては条件式（２６）から（２８）およびセット
アップ条件として、条件式（２０）から（２５）または
条件式（２９）から（３４）に従ってエラーパスに関連
するロジックＬＧＢおよびＬＧＣを、３つのロジックＬ
ＧＫＡ、ＬＧＫＢおよびＬＧＫＣに分割する。この分割
により、フリップフロップ回路ＦＦＢとローアクティブ
ラッチ回路ＬＬＡの間にロジックＬＧＫＡが配置され、
ラッチ回路ＬＬＡおよびＬＨＡの間にロジックＬＧＫＢ
が配置され、ハイアクティブラッチ回路ＬＨＡおよびフ
リップフロップ回路ＦＦＢの間にロジックＬＧＫＣが配
置される。

【０１２６】フリップフロップ回路ＦＦＢからフリップ
フロップ回路ＦＦＤに対して、２クロック周期２・ＴＫ
が割当てられる。

【０１２７】ロジックＬＧＫＡ−ＬＧＫＣで構成される
パイプライン段に対しては、最大論理遅延時間の利得Ｍ
ＲＴＰ２・２をフリップフロップを用いる場合に比べて
得ることができる。すなわち、１段のパイプラインに対
し挿入可能な論理遅延時間を増加させることができる。
この許容論理遅延時間の増加分ＭＲＴＰ２により、遅延
収束時間を改善することができ、応じて設計期間の短縮
が期待できる。また、より複雑な論理を各パイプライン
段に組込むことができる。

【０１２８】さらに、許容論理遅延時間が増加するた
め、実際の遅延時間に対し余裕のあるパスが増加し、こ
のパスにおいてトランジスタサイズの調整またはたとえ
ば２入力ＡＮＤゲートを４入力ＡＮＤゲートへの変更な
どの論理的な改善を行なうことができ、面積を低減する
ことができる。

【０１２９】また、ロジックの論理遅延時間に対する条
件式として不等式を用いているため、ラッチ回路の挿入
位置に幅を持たせることができ、ラッチ回路の挿入位置
が一意的に決定される場合に比べて、ロジックの分割お
よび分割後のロジックの最適化を容易に実現することが
できる。

【０１３０】［実施の形態２］図７は、この発明の実施
の形態２に従うパイプラインの構成を概略的に示す図で
ある。この図７に示すパイプラインは、図１３に示す３
段のパイプラインにおいて、フリップフロップ回路ＦＦ
１２を、ラッチ回路ＬＬ１５およびＬＨ１６で置換し、
フリップフロップ回路ＦＦ１３を、ラッチ回路ＬＬ１７
およびＬＨ１８で置換した構成と等価である。ラッチ回
路ＬＬ１５およびＬＬ１７は、ローアクティブラッチ回
路であり、ラッチ回路ＬＨ１６およびＬＨ１８は、ハイ
アクティブラッチ回路である。フリップフロップ回路の
ラッチ回路への分割により、ロジックもラッチ回路によ
り分割される。

【０１３１】フリップフロップ回路ＦＦ１１とローアク
ティブラッチ回路ＬＬ１５の間にロジックＬＧ１４が配
置され、ラッチ回路ＬＬ１５およびＬＨ１６の間にロジ
ックＬＧ１５が配置される。ラッチ回路ＬＨ１６および
ＬＬ１７の間にロジックＬＧ１６が配置され、ラッチ回
路ＬＬ１７およびＬＨ１８の間にロジックＬＧ１７が配
置される。ハイアクティブラッチ回路ＬＨ１８とフリッ
プフロップ回路ＦＦ１４の間にロジックＬＧ１８が配置
される。ロジックＬＧ１４からＬＧ１８は、それぞれ、
論理遅延時間Ｌ１４からＬ１８を有する。

【０１３２】フリップフロップ回路ＦＦ１１およびＦＦ
１４は、クロック信号の立上がりエッジで与えられた信
号を取込み出力する。したがって、クロック信号がＬレ
ベルのときにスルー状態となるローアクティブラッチ回
路ＬＬとクロック信号がＨレベルのときにスルー状態と
なるハイアクティブラッチ回路が、この順に配置され
る。

【０１３３】フリップフロップ回路ＦＦ１１に対して
は、出力遅延時間ＴＰＤ１１とセットアップ時間ＳＵＰ
１１とホールド時間ＨＬＤ１１とが定義される。

【０１３４】ローアクティブラッチ回路ＬＬ１５に対し
ては、出力遅延時間ＴＰＤＬ１５とセットアップ時間Ｓ
ＵＰＬ１５と、データスルー時間ＴＨＲ１５と、ホール
ド時間ＨＬＤＬ１５とが定義される。

【０１３５】ハイアクティブラッチ回路ＬＨ１６に対し
ては、出力遅延時間ＴＰＤＬ１６とセットアップ時間Ｓ
ＵＰＬ１６と、データスルー時間ＴＨＲ１６と、ホール
ド時間ＨＬＤＬ１６とが定義される。

【０１３６】ローアクティブラッチ回路ＬＬ１７に対し
ては、出力遅延時間ＴＰＤＬ１７と、セットアップ時間
ＳＵＰＬ１７と、データスルー時間ＴＨＲ１７と、ホー
ルド時間ＨＬＤＬ１７とが定義される。

【０１３７】ハイアクティブラッチ回路ＬＨ１８に対し
ては、出力遅延時間ＴＰＤＬ１８と、セットアップ時間
ＳＵＰＬ１８と、データスルー時間ＴＨＬ１８と、ホー
ルド時間ＨＬＤＬ１８とが定義される。

【０１３８】フリップフロップ回路ＦＦ１４に対して
は、出力遅延時間ＴＰＤ１４と、セットアップ時間ＳＵ
Ｐ１４と、ホールド時間ＨＬＤ１４とが定義される。

【０１３９】フリップフロップ回路ＦＦ１１およびＦＦ
１４へは、クロック信号ＣＬＫ１１およびＣＬＫ１４が
それぞれ与えられる。ラッチ回路ＬＬ１５、ＬＨ１６、
ＬＬ１７およびＬＨ１８に対しては、クロック信号ＣＬ
Ｋ１５、ＣＬＫ１６、ＣＬＫ１７およびＣＬＫ１８が、
それぞれ与えられる。

【０１４０】ラッチ回路ＬＬ１５とフリップフロップ回
路ＦＦ１１のクロック信号間には、クロックスキューの
固定要素ＳＫＷ１４が存在し、ラッチ回路ＬＬ１５およ
びＬＨ１６のクロック信号間には、クロックスキューの
固定要素ＳＫＷ１５が存在する。ラッチ回路ＬＨ１６お
よびＬＬ１７のクロック信号間には、クロックスキュー
の固定要素ＳＫＷ１６が存在する。ラッチ回路ＬＬ１７
およびＬＨ１８のクロック信号間には、クロックスキュ
ーの固定要素ＳＫＷ１７が存在する。ラッチ回路ＬＨ１
８およびフリップフロップ回路ＦＦ１４のクロック信号
間には、クロックスキューの固定要素ＳＫＷ１８が存在
する。

【０１４１】フリップフロップ回路ＦＦ１１とラッチ回
路ＬＨ１６のクロック信号間にはクロックスキューの固
定要素ＳＫＷ１９が存在し、ラッチ回路ＬＨ１６および
ＬＨ１８のクロック信号間には、クロックスキューの固
定要素ＳＫＷ２１が存在する。ラッチ回路ＬＬ１５およ
びＬＬ１７のクロック信号間には、クロックスキューの
固定要素ＳＫＷ２０が存在する。ラッチ回路ＬＬ１７お
よびフリップフロップ回路ＦＦ１４のクロック信号間に
は、クロックスキューの固定要素ＳＫＷ２２が存在す
る。

【０１４２】ラッチ回路ＬＬ１７とフリップフロップ回
路ＦＦ１１のクロック信号間には、クロックスキューの
固定要素ＳＫＷ２３が存在する。ラッチ回路ＬＬ１５お
よびＬＨ１８のクロック信号間には、クロックスキュー
の固定要素ＳＫＷ２４が存在する。フリップフロップ回
路ＦＦ１４とラッチ回路ＬＨ１６のクロック信号間に
は、クロックスキューの固定要素ＳＫＷ２５が存在す
る。

【０１４３】ラッチ回路ＬＨ１８とフリップフロップ回
路ＦＦ１１のクロック信号間には、クロックスキューの
固定要素ＳＫＷ２６が存在し、フリップフロップ回路Ｆ
Ｆ１４とラッチ回路ＬＬ１５のクロック信号間には、ク
ロックスキューの固定要素ＳＫＷ２７が存在する。フリ
ップフロップ回路ＦＦ１４およびＦＦ１１のクロック信
号間には、クロックスキューの固定要素ＳＫＡが存在す
る。

【０１４４】また、これらのフリップフロップ回路ＦＦ
１１およびＦＦ１４と、ラッチ回路ＬＬ１５、ＬＨ１
６、ＬＬ１７およびＬＨ１８に対するクロック信号にお
いては、ジッタを含むクロックスキューの不確定要素Ｍ
ＲＧが存在する。

【０１４５】このクロックジッタの不確定要素は、周期
依存性がないと考え、ＪＴＲ＋ＳＫＷＥＴ＝ＭＲＧと定
義する。クロックジッタに周期依存性が存在する場合に
は、２段パイプラインの場合と同様に考慮する。

【０１４６】ロジックＬＧ１４−ＬＧ１８は、論理遅延
時間Ｌ１４−Ｌ１８を有し、フリップフロップ回路ＦＦ
１１−ＦＦ１４の間の３段パイプラインの論理は、図１
３に示されるフリップフロップ設計のパイプラインと全
く同様であると仮定すると、論理遅延時間Ｌ１４−Ｌ１
８は、以下のセットアップ条件に対する条件式（４１）
から（５５）およびホールド条件についての条件式（５
６）から（６０）を満たすことが要求される。

【０１４７】 Ｌ１４≦ＴＫ−ＴＰＤ１１−ＳＵＰＬ１５−ＳＫＷ１４−ＭＲＧ…（４１） Ｌ１５≦ＴＫ−ＴＰＤＬ１５−ＳＵＰＬ１６−ＳＫＷ１５−ＭＲＧ…（４２） Ｌ１６≦ＴＫ−ＴＰＤＬ１６−ＳＵＰＬ１７−ＳＫＷ１６−ＭＲＧ…（４３） Ｌ１７≦ＴＫ−ＴＰＤＬ１７−ＳＵＰＬ１８−ＳＫＷ１７−ＭＲＧ…（４４） Ｌ１８≦ＴＫ−ＴＰＤＬ１８−ＳＵＰ１４−ＳＫＷ１８−ＭＲＧ…（４５） Ｌ１４＋Ｌ１５≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤ１１−ＳＵＰＬ１６ −ＳＫＷ１９−ＭＲＧ１（＝ＭＲＧ）−ＴＨＲ１５ …（４６） Ｌ１５＋Ｌ１６≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１５−ＳＵＰＬ１７ −ＳＫＷ２０−ＭＲＧ２（＝ＭＲＧ）−ＴＨＲ１６ …（４７） Ｌ１６＋Ｌ１７≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤＬ１６−ＳＵＰＬ１８ −ＳＫＷ２１−ＭＲＧ１（＝ＭＲＧ）−ＴＨＲ１７ …（４８） Ｌ１７＋Ｌ１８≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１７−ＳＵＰＬ１４ −ＳＫＷ２２−ＭＲＧ２（＝ＭＲＧ）−ＴＨＲ１８ …（４９） Ｌ１４＋Ｌ１５＋Ｌ１６≦２・ＴＫ−ＴＰＤ１１−ＳＵＰＬ１７ −ＳＫＷ２３−ＭＲＧ３（＝ＭＲＧ） −ＴＨＲ１５−ＴＨＲ１６…（５０） Ｌ１５＋Ｌ１６＋Ｌ１７≦２・ＴＫ−ＴＰＤＬ１５−ＳＵＰＬ１８ −ＳＫＷ２４−ＭＲＧ３（＝ＭＲＧ） −ＴＨＲ１６−ＴＨＲ１７…（５１） Ｌ１６＋Ｌ１７＋Ｌ１８≦２・ＴＫ−ＴＰＤＬ１６−ＳＵＰ１４ −ＳＫＷ２５−ＭＲＧ３（＝ＭＲＧ） −ＴＨＲ１７−ＴＨＲ１８…（５２） Ｌ１４＋Ｌ１５＋Ｌ１６＋Ｌ１７≦（２＋ＨＤＹ）・ＴＫ−ＴＰＤ１１ −ＳＵＰＬ１８−ＳＫＷ２６ −ＭＲＧ４（＝ＭＲＧ） −ＴＨＲ１５−ＴＨＲ１６−ＴＨＲ１７ …（５３） Ｌ１５＋Ｌ１６＋Ｌ１７＋Ｌ１８≦（２＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１５ −ＳＵＰ１４−ＳＫＷ２７ −ＭＲＧ５（＝ＭＲＧ） −ＴＨＲ１６−ＴＨＲ１７−ＴＨＲ１８ …（５４） Ｌ１４＋Ｌ１５＋Ｌ１６＋Ｌ１７＋Ｌ１８ ≦３・ＴＫ−ＴＰＤ１１−ＳＵＰ１４−ＳＫＷＡ−ＭＲＧ６（＝ＭＲＧ） −ＴＨＲ１５−ＴＨＲ１６−ＴＨＲ１７−ＴＨＲ１８…（５５） ＬＨ１４ ≧ＨＬＤＬ１５−ＴＰＤ１１＋ＳＫＷＨ１４＋ＳＫＷＥＴＨ…（５６） ＬＨ１５ ≧ＨＬＤＬ１６−ＴＰＤＬ１５＋ＳＫＷＨ１５＋ＳＫＷＥＴＨ…（５７） ＬＨ１６ ≧ＨＬＤＬ１７−ＴＰＤＬ１６＋ＳＫＷＨ１６＋ＳＫＷＥＴＨ…（５８） ＬＨ１７ ≧ＨＬＤＬ１８−ＴＰＤＬ１７＋ＳＫＷＨ１７＋ＳＫＷＥＴＨ…（５９） ＬＨ１８ ≧ＨＬＤ１４−ＴＰＤＬ１８＋ＳＫＷＨ１８＋ＳＫＷＥＴＨ…（６０） 上式において、ＭＲＧ１からＭＲＧ５は、クロックジッ
タの周期依存性を考慮した値であり、クロックジッタの
周期依存性が存在しない場合には、ＭＲＧ１からＭＲＧ
５は、全てＭＲＧに等しくなる。

【０１４８】フリップフロップのクロック入力に対する
フリップフロップ出力の遅延時間（出力遅延時間）の平
均値をＴｐｄ、フリップフロップのセットアップ時間の
平均値をＳｕｐ、ラッチ回路のデータスルー時間の平均
値をＴｈｒと定義すると、この３段パイプライン間の許
容最大論理遅延時間の平均値は、条件式（５５）から、
次式で与えられる。

【０１４９】 Ｌ１４＋Ｌ１５＋Ｌ１６＋Ｌ１７＋Ｌ１８ ＝３・ＴＫ−Ｔｐｄ−Ｓｕｐ＋ＳＫＷＡ−ＭＲＧ−４・Ｔｔｈ…（６１） したがって、この条件式（６１）から、図７に示される
ようなラッチ回路を用いてパイプライン設計を行なう場
合には、パラメータＴｐｄ、ＭＲＧおよびＳｕｐは、３
段パイプラインにおいて１回のみ考慮する必要があるこ
とが判る。すなわち、ラッチ回路を利用した回路構成を
行ない、このラッチ回路の数のデータスルー時間ＴＨＲ
の合計を犠牲にすることにより、これらのパラメータＴ
ｐｄ、ＭＲＧおよびＳｕｐの一部をキャンセルすること
ができる。

【０１５０】条件式（１８）および（５５）のそれぞれ
の右辺は、３段パイプラインの間の許容最大論理遅延時
間を与えており、これらの条件式（１８）および（５
５）の右辺の差分を求め、この差分値を１段パイプライ
ンにおける利得分に換算すると、以下の値ＭＲＴＰ３だ
け、ラッチ回路を利用することにより、最大遅延時間を
長くすることができる。

【０１５１】 ＭＲＴＰ３＝ （１／３）・（ＴＰＤ１２＋ＴＰＤ１３＋ＳＵＰ１２＋ＳＵＰ１３＋２・ＭＲＧ −ＴＨＲ１５−ＴＨＲ１６−ＴＨＲ１７−ＴＨＲ１８）…（６２） また、条件式（１９）および（６２）の右辺の差分を求
め、１段パイプライン間での利得分に換算すると、以下
の式で与えられる値だけラッチ回路を用いたパイプライ
ンにおいては、最大論理遅延時間を長くすることができ
る。

【０１５２】 ＭＲＴＰ３＝（１／３）・（２・Ｔｐｄ＋２・Ｓｕｐ ＋２・ＭＲＧ−４・Ｔｈｒ）…（６３） ２・ＭＲＧ≫２・Ｔｐｄ＋２・Ｓｕｐ−４・Ｔｈｒとい
う条件が成り立つような場合には、この条件式（６３）
はさらに簡単化することができ、以下の値だけラッチ回
路を用いた場合が有利になることがわかる。

【０１５３】ＭＲＴＰ３＝ＭＲＧ・２／３…（６４） したがって、ラッチ回路を用いたパイプライン設計にお
ける利得ＭＲＴＰ３の値が大きい場合には、このラッチ
設計の利点を活かすことにより、論理遅延時間を長く取
ることができ、以下のステップに従って３段パイプライ
ンを作成することができる。

【０１５４】ステップ１１：クロック周期を、目標クロ
ック周期ＴＫ＋利得分ＭＲＴＰ３の和と考えて、フリッ
プフロップ回路を用いてパイプラインを設計する。

【０１５５】ステップ１２：目標クロック周期ＴＫに対
してセットアップエラーとなるクリティカルパスを検出
する。

【０１５６】ステップ１３：エラーパスに関連する２個
のフリップフロップを、それぞれ、ローアクティブラッ
チ回路およびハイアクティブラッチ回路に分離する。

【０１５７】ステップ１４：エラーパスの論理を、前述
の条件式（４１）−（６０）が満たされるようにラッチ
間に移動する。

【０１５８】図８（Ａ）から（Ｄ）は、この発明の実施
の形態２に従うパイプラインのラッチ設計手順を概略的
に示す図である。以下、図８（Ａ）から（Ｄ）を参照し
て、この発明の実施の形態２に従う３段パイプラインの
設計手順について説明する。

【０１５９】図８（Ａ）において、まずステップ１１と
して、通常のフリップフロップを利用するパイプライン
構成時のセットアップ条件およびホールド条件を用い
る。ただし、ラッチ設計を考慮するため、目標クロック
周期ＴＫよりも、ラッチ利得分ＭＲＴＰ３を見込んで、
クロック周期「ＴＫ＋ＭＲＴＰ３」を用いて設計を行な
う。この利得ＭＲＴＰ３は、条件式（６２）から（６
４）のいずれかを用いるものの、クロックジッタの周期
依存性を表わす要素を考慮する場合には、２段パイプラ
イン構成時と同様に複雑な式となる。図８（Ａ）におい
て、フリップフロップ回路ＦＦＡ−ＦＦＥそれぞれの次
段にロジックＬＧＡ−ＬＧＥが配置される。最終段のロ
ジックＬＧＥの出力はフリップフロップ回路ＦＦＦに与
えられる。

【０１６０】次に、図８（Ｂ）に示すように、ステップ
１２においては、クロック信号の周期を目標周期ＴＫに
設定して、実施の形態１と同様にして、セットアップエ
ラーを生じるクリティカルパスを検出する。このエラー
パスの検出の方法としては実施の形態１の場合と同様、
論理合成ツールにおいて計算する方法およびバックアノ
テーション時に計算する方法などのさまざまな手段が考
えられる。図８（Ｂ）においては、ロジックＬＧＣがエ
ラーパスとなる状態が一例として示される。

【０１６１】次に、図８（Ｃ）において、ステップ１３
においては、このクリティカルパスに関連する２つのフ
リップフロップ回路を選択する。この２つのフリップフ
ロップ回路を選択する方法は、３通り考えられる。すな
わち、エラーパス前段の２つのフリップフロップ回路
（ＦＦＢおよびＦＦＣ）を選択する場合、エラーパスの
始点側のフリップフロップ回路（ＦＦＣ）とエラーパス
の後段のフリップフロップ回路（ＦＦＤ）を選択する場
合、およびエラーパスの後段のフリップフロップ回路
（ＦＦＤ）およびさらに後段のフリップフロップ回路
（ＦＦＢ）を選択する場合である。

【０１６２】いずれの条件下でのフリップフロップもラ
ッチ回路へ分割することが可能な場合には、前段のパス
の遅延と後段のパスの遅延などの条件によって決定す
る。選択されたフリップフロップ回路が、アップエッジ
型フリップフロップ回路の場合には、前方にローアクテ
ィブラッチ回路を配置し、後方に、ハイアクティブラッ
チ回路を配置するようにフリップフロップ回路を分割す
る。逆に、選択されたフリップフロップ回路が、ダウン
エッジ型フリップフロップ回路の場合には、前方にハイ
アクティブラッチ回路を配置し、後方に、ローアクティ
ブラッチ回路を配置するようにフリップフロップ回路を
分割する。図８（Ｃ）においては、このエラーパスの前
後のフリップフロップ回路ＦＦＣおよびＦＦＤを選択
し、フリップフロップ回路ＦＦＣをローアクティブラッ
チ回路ＬＬＡおよびハイアクティブラッチ回路ＬＨＡに
分割し、フリップフロップ回路ＦＦＤを、ローアクティ
ブラッチ回路ＬＬＢおよびハイアクティブラッチ回路Ｌ
ＨＢに分離する。

【０１６３】次いで、図８（Ｄ）を参照して、ステップ
１４において、ラッチ設計の条件式、すなわちホールド
条件についての条件式（５６）−（６０）およびセット
アップ条件についての条件式（４１）から（５５）に従
って、３段パイプラインにわたるロジック（ＬＧＢ−Ｌ
ＧＤ）を５つの論理回路部分に分割する。図８（Ｄ）に
おいては、ロジックＬＧＢ−ＬＧＤが、それぞれ、ロジ
ックＬＧＫＡ−ＬＧＫＥに分割される。すなわち、フリ
ップフロップ回路ＦＦＢとローアクティブラッチ回路Ｌ
ＬＡの間に、ロジックＬＧＫＡが配置され、ラッチ回路
ＬＬＡおよびＬＨＡの間にロジックＬＧＫＢが配置さ
れ、ラッチ回路ＬＨＡおよびＬＬＢの間にロジックＬＧ
ＫＣが配置される。ラッチ回路ＬＬＢおよびＬＨＢの間
にロジックＬＧＫＤが配置される。ラッチ回路ＬＨＢお
よびフリップフロップ回路ＦＦＥの間にロジックＬＧＫ
エが配置される。このフリップフロップ回路ＦＦＢから
フリップフロップ回路ＦＦＥは、３段のパイプラインに
相当し、クロック周期が３・ＴＫとなる。

【０１６４】したがって、このラッチ設計を行なうため
のフローのステップ１１−ステップ１４を用いることに
より、１段のパイプラインに対し挿入可能な論理遅延時
間を増加させることができる。この許容論理遅延時間の
増加により、遅延収束時間の改善による設計期間の短縮
が可能となる。また、より複雑な論理を、各パイプライ
ン間に組込むことができる。さらに、遅延時間に余裕の
あるパスが増加するため、先の実施の形態１と同様、論
理的な改善により、面積を削減することができる。

【０１６５】また、実施の形態１と同様、論理遅延時間
に対する条件として不等式を用いているため、ラッチ回
路の配置位置に対して幅を持たせることができ、フリッ
プフロップ回路の分割によるロジックの再配置が容易と
なり、また、分割後のロジックを最適化することができ
る。

【０１６６】［一般的構成］上述のように２段パイプラ
イン構成および３段パイプライン構成のラッチ設計につ
いて説明してきている。しかしながら、４段以上のパイ
プライン構成および２段パイプライン構成と３段パイプ
ライン構成の混在などについても同様に考えることがで
きる。ただし、これらのパイプラインの段数が増加する
と、フリップフロップを用いた設計に対するラッチ設計
の遅延利得分は増加するものの、条件式が大きくなり、
設計が複雑となる。一般に、Ｎ段のパイプラインをラッ
チ設計した場合、１段当りのパイプラインの利得ＭＲＴ
ＰＮとしては、次式で与えられる。

【０１６７】ＭＲＴＰＮ＝（１／Ｎ）・｛（Ｎ−１）Ｔ
ｐｄ＋（Ｎ−１）Ｓｕｐ＋（Ｎ−１）・ＭＲＧ−２・
（Ｎ−１）・Ｔｈｒ｝ また、クロック信号の曖昧さの要因として、クロックス
キューおよびクロックジッタなどの例を示している。し
かしながら、他の設計要因および条件を考慮することに
より、これまでに示した条件式または類似式でこれらの
クロック信号の曖昧さを表わせることができる場合にお
いても、同様の効果を得ることができる。

【０１６８】また、フリップフロップ回路としては、ク
ロック信号の立上がりエッジで信号／データを出力する
立上がりエッジ型フリップフロップ回路に代えて、クロ
ック信号の立下がりに同期して信号／データを出力する
立上がりエッジ型のフリップフロップ回路が用いられる
場合に対しても同様の効果を得ることができる。

【０１６９】また、ホールド条件に対する不等式におい
ては、論理遅延時間をセットアップ条件に対する論理遅
延時間と異なる符号を用いている。しかしながら、実施
の形態１においても述べているように、実際に設計され
たパイプラインにおいて各ロジックの論理遅延時間は、
セットアップ条件およびホールド条件両者を満たしてい
る。

【０１７０】

【発明の効果】以上のように、この発明に従えば、パイ
プラインのフリップフロップ設計においてクロック周期
を所定値長くして論理回路を配置し、クロック周期の目
標値に対してエラーを生じるエラーパスに関連するフリ
ップフロップをラッチ回路で置換して論理回路を再配置
しており、論理パスの許容最大論理遅延時間を長くする
ことができ、パイプライン設計を容易に行なうことがで
きる。

【０１７１】また、遅延時間に余裕のあるパスにおいて
論理回路の変更およびトランジスタサイズの変更などに
より、回路のレイアウト面積を低減することができ、ま
た、複雑な回路を配置することもできる。

【０１７２】また、セットアップ条件が満たされないパ
スをエラーパスとして検出することにより、ラッチ回路
を用いても、信号／データの突き抜けが生じるのを正確
に防止して、論理回路を再配置することができる。

【０１７３】また、エラーパスに関連する１つのフリッ
プフロップ回路を２つの相補的に動作するラッチ回路で
置換することにより、２段パイプラインをラッチ回路に
より分割しかつこの２段パイプラインの許容論理遅延時
間を長くすることができ、２段パイプラインの設計が容
易となる。

【０１７４】また、エラーパスに関連する複数のフリッ
プフロップ回路それぞれを２つの相補的に動作するラッ
チ回路で置換することにより、３段以上のパイプライン
をラッチ回路により分割して、論理回路を最適配置する
ことができる。

【０１７５】また、クロック周期を設定する際に、ラッ
チ回路置換により得られる利得時間を考慮してクロック
周期を設定してフリップフロップを用いてパイプライン
を設計することにより、ラッチ回路の置換により救済可
能なパイプラインステージを検出することができ、遅延
収束時間を短縮することができ、パイプライン設計に要
する時間を短縮することができる。

【０１７６】また、この利得時間として、フリップフロ
ップ回路の出力遅延時間と対象フリップフロップ回路の
セットアップ時間とクロック信号に対するマージンの和
と複数のラッチ回路の信号伝搬遅延時間との差を対象フ
リップフロップ回路に関連するパイプライン段数で割っ
た値とすることにより、ラッチ回路の置換によりパイプ
ライン段を正確に動作させるパスに変換することができ
る。

【０１７７】また、条件式として、クロック信号のスキ
ューおよびマージンと前段のフリップフロップ回路およ
び複数のラッチ回路の信号伝搬遅延時間と、後段のフリ
ップフロップ回路のセットアップ時間とこれら複数のラ
ッチ回路のセットアップ時間と、クロック信号の周期
と、ラッチ回路がラッチ状態となるクロック信号のデュ
ーティとを少なくとも考慮して導出される不等式を用い
ることにより、正確に、ラッチ回路の配置位置を、幅を
持たせることができ、ラッチ回路による論理回路分割時
における論理回路の再配置が容易となる。

【０１７８】また、条件式として、さらにホールド条件
を利用することにより、正確に、クロック信号に同期し
て信号／データを転送するパイプラインを実現すること
ができる。

【０１７９】また、第１および第２のフリップフロップ
の間に、互いに相補的に動作するラッチ回路を配置し、
これらの回路の間に、所定の不等式で与えられる条件式
を満たすように論理回路を配置することにより、高速ク
ロック信号に同期して正確に動作する２段パイプライン
を実現することができる。

【０１８０】また、クロック信号の周期依存性を無視す
ることにより、この論理回路に対する制約条件が簡略化
され、論理回路の再配置が容易となる。

【０１８１】また、第１および第２のフリップフロップ
の間に、順次相補的に動作するラッチ回路を４個配置
し、これらの回路の間に、所定の不等式で与えられる条
件式を満たすように論理回路を配置することにより、高
速クロック信号に同期して正確に動作する３段パイプラ
インを実現することができる。

【０１８２】また、このジッタの周期依存性を無視した
条件式を用いることにより、論理回路の配置条件を簡略
化することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う２段パイプラ
インの構成を概略的に示す図である。

【図２】 図１に示すローアクティブラッチ回路の構成
の一例を示す図である。

【図３】 図２に示すローアクティブラッチ回路の動作
を示す信号波形図である。

【図４】 図１に示すハイアクティブラッチ回路の構成
の一例を示す図である。

【図５】 図４に示すハイアクティブラッチ回路の動作
を示す信号波形図である。

【図６】 （Ａ）から（Ｄ）は、この発明の実施の形態
１に従うパイプライン設計フローを示す図である。

【図７】 この発明の実施の形態２に従う３段パイプラ
インの構成を概略的に示す図である。

【図８】 （Ａ）から（Ｄ）は、この発明の実施の形態
２におけるパイプライン設計フローを示す図である。

【図９】 フリップフロップ設計に従う２段パイプライ
ンの構成を概略的に示す図である。

【図１０】 図９に示す各パラメータを示す図である。

【図１１】 パイプラインに対するクロック分配系の構
成を概略的に示す図である。

【図１２】 ２段パイプラインの論理回路の論理遅延時
間と各パラメータの関係を示す図である。

【図１３】 フリップフロップ設計に従う３段パイプラ
インの構成を概略的に示す図である。

【符号の説明】

ＦＦ０１−ＦＦ０３，ＦＦ１１−ＦＦ１４ フリップフ
ロップ、ＬＬ０１，ＬＬ１５，ＬＬ１７ ローアクティ
ブラッチ回路、ＬＨ０２，ＬＨ１６，ＬＨ１８ハイアク
ティブラッチ回路、ＬＧ０３−ＬＧ０５，ＬＧ１４−Ｌ
Ｇ１８ ロジック、ＦＦＡ−ＦＦＦ フリップフロッ
プ、ＬＧＡ−ＬＧＥ，ＬＧＫＡ−ＬＧＫＥ ロジック。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｄ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 基本クロック信号に同期して信号を転送
   する複数のフリップフロップ回路を含むパイプラインを
   備える半導体集積回路装置の設計方法であって、 転送クロック信号の周期を、前記基本クロック信号の周
   期と前記パイプラインの特定のフリップフロップ回路を
   ラッチ回路で置換した際に得られる利得時間との和であ
   ると仮定して前記パイプラインをフリップフロップ回路
   を用いて設計するステップと、 前記転送クロック信号の周期を、前記基本クロック信号
   の周期に設定して、該設計されたパイプラインのエラー
   パスを検出するステップと、 前記エラーパスに関連するフリップフロップ回路を、前
   記クロック信号に同期して相補的に動作する複数のラッ
   チ回路に分割するステップと、 前記エラーパスに関連する論理回路を、信号伝搬遅延に
   ついて所定の条件不等式が各ラッチ回路に関連する論理
   回路段において満たされるように前記複数のラッチ回路
   により分割して再配置するステップとを備える、半導体
   集積回路装置の設計方法。
2. 【請求項２】 前記エラーパスを検出するステップは、
   前記転送クロック信号に対するセットアップ条件が満た
   されないセットアップエラーを生じるパスを前記エラー
   パスとして検出するステップを含む、請求項１記載の半
   導体集積回路装置の設計方法。
3. 【請求項３】 前記複数のラッチ回路に分割するステッ
   プは、前記エラーパスに関連する１つのフリップフロッ
   プ回路を２つの互いに相補的に動作するラッチ回路に分
   割するステップを含む、請求項１記載の半導体集積回路
   装置の設計方法。
4. 【請求項４】 前記複数のラッチ回路に分割するステッ
   プは、前記エラーパスに関連する複数のフリップフロッ
   プ回路各々を２つの互いに相補的に動作するラッチ回路
   に分割するステップを備える、請求項１記載の半導体集
   積回路装置の設計方法。
5. 【請求項５】 前記利得時間は、対象フリップフロップ
   回路の前記転送クロック信号に対する信号出力遅延時間
   と前記対象フリップフロップ回路のセットアップ時間と
   前記転送クロック信号に対するマージンの和と前記複数
   のラッチ回路の信号伝搬遅延時間との差を前記対象フリ
   ップフロップ回路に関連するパイプライン段の数で割っ
   た値で与えられる、請求項１記載の半導体集積回路装置
   の設計方法。
6. 【請求項６】 前記所定の条件不等式は、前記複数のラ
   ッチ回路各々に対する前記基本クロック信号のスキュー
   と、前記基本クロック信号に対するマージンと、前段の
   フリップフロップ回路および前記複数のラッチ回路各々
   の信号伝搬遅延時間と、後段のフリップフロップ回路の
   セットアップ時間と、前記複数のラッチ回路の各々のセ
   ットアップ時間と、前記基本クロック信号の周期と、前
   記ラッチ回路がラッチ状態となる基本クロック信号のデ
   ューティとを少なくとも考慮して導出される、請求項１
   記載の半導体集積回路装置の設計方法。
7. 【請求項７】 前記所定の条件不等式は、さらに、前記
   複数のラッチ回路および前記後段のフリップフロップ回
   路の前記基本クロック信号に対するホールド条件と、前
   記クロック信号の各前記ラッチ回路および前段のフリッ
   プフロップ回路の前記基本クロック信号に対する出力遅
   延時間と、前記基本クロック信号に対するマージンとを
   考慮して導出される不等式を含む、請求項６記載の半導
   体集積回路装置の設計方法。
8. 【請求項８】 クロック信号に同期して与えられた信号
   を転送する第１のフリップフロップ回路、 前記クロック信号に同期して、前記第１のフリップフロ
   ップ回路と相補的に動作し、与えられた信号を転送しか
   つラッチする第１のラッチ回路、 前記第１のフリップフロップ回路と前記第１のラッチ回
   路との間に配置され、少なくとも前記第１のフリップフ
   ロップ回路から与えられる信号に論理処理を施して前記
   第１のラッチ回路に転送する第１の論理回路、 前記クロック信号に同期して、前記第１のラッチ回路と
   相補的に動作し、与えられた信号を転送しかつラッチす
   る第２のラッチ回路、 前記第１のラッチ回路と前記第２のラッチ回路との間に
   配置され、前記第１のラッチ回路からの信号に論理処理
   を施して前記第２のラッチ回路に転送する第２の論理回
   路、 前記クロック信号に同期して前記第２のラッチ回路と相
   補的に動作し、与えられた信号を転送する第２のフリッ
   プフロップ回路、および前記第２のラッチ回路と前記第
   ２のフリップフロップ回路との間に配置され、前記第２
   のラッチ回路からの信号に論理処理を施して前記第２の
   フリップフロップ回路へ転送する第３の論理回路とを備
   え、 前記第１および第２のラッチ回路と前記第１および第２
   のフリップフロップ回路は、以下の条件を満たすように
   配置される； Ｌ１≦ＴＫ−ＴＰＤＦ１−ＳＵＰＬ１＋ＳＫＷ１−ＳＫＥＴ−ＪＴＲ…（１） Ｌ２≦ＴＫ−ＴＰＤＬ１−ＳＵＰＬ２＋ＳＫＷ２−ＳＫＥＴ−ＪＴＲ…（２） Ｌ３≦ＴＫ−ＴＰＤＬ２−ＳＵＰＦ２＋ＳＫＷ３−ＳＫＥＴ−ＪＴＲ…（３） Ｌ１＋Ｌ２≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤＦ１−ＳＵＰＬ２＋ＳＫＷ４ −ＳＫＥＴ−ＪＴＲ・Ｋ１−ＴＨＲ１…（４） Ｌ２＋Ｌ３≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１−ＳＵＰＦ２＋ＳＫＷ５ −ＳＫＥＴ−ＪＴＲ・Ｋ２−ＴＨＲ２…（５） Ｌ１＋Ｌ２＋Ｌ３≦２・ＴＫ−ＴＰＤＦ１−ＳＵＰＦ２＋ＳＫＷＡ−ＳＫＥＴ −ＪＴＲ・Ｋ３−ＴＨＲ１−ＴＨＲ２…（６） Ｌ１≧ＨＬＤＬ１−ＴＰＤＦＨ１＋ＳＫＷＨ１＋ＳＫＥＴＨ…（７） Ｌ２≧ＨＬＤＬ２−ＴＰＤＬＨ１＋ＳＫＷＨ２＋ＳＫＥＴＨ…（８） Ｌ３≧ＨＬＤＦ２−ＴＰＤＬＨ２＋ＳＫＷＨ３＋ＳＫＥＴＨ…（９） ここで、Ｌ１、Ｌ２およびＬ３は、それぞれ、前記第
   １、第２および第３の論理回路の論理遅延時間を示し、
   ＴＫは前記クロック信号の周期を示し、ＴＰＤＦ１は、
   前記第１のフリップフロップ回路の前記クロック信号に
   対する信号の出力の遅れを示し、ＴＰＤＬ１およびＴＰ
   ＤＬ２は、前記第１および第２のラッチ回路の前記クロ
   ック信号に対する出力信号の遅れを示し、ＳＫＷ１、Ｓ
   ＫＷ２およびＳＫＷ３は、前記クロック信号の前段回路
   に与えられるクロック信号に対するスキューをそれぞれ
   示し、ＳＫＷ４は、前記第１のフリップフロップ回路に
   与えられるクロック信号に対する前記第２のラッチ回路
   に与えられるクロック信号のスキューを示し、ＳＫＷ５
   は、前記第２のフリップフロップ回路に与えられるクロ
   ック信号の前記第１のラッチ回路へ与えられるクロック
   信号のスキューを示し、ＳＫＷＡは前記第２のフリップ
   フロップ回路に与えられるクロック信号の前記第１のフ
   リップフロップ回路へ与えられるクロック信号に対する
   スキューを示し、ＳＵＰＬ１、ＳＵＰＬ２、ＳＵＰＦ２
   は、それぞれ、前記第１のラッチ回路、第２のラッチ回
   路および第２のフリップフロップ回路のセットアップ時
   間をそれぞれ示し、ＳＫＥＴは、前記クロック信号の不
   確定要素に起因する固定スキューを示し、ＪＴＲは、前
   記クロック信号の前段の回路のクロック信号に対するジ
   ッタを示し、ＴＨＲ１およびＴＨＲ２は、前記第１およ
   び第２のラッチ回路の信号伝搬遅延時間をそれぞれ示
   し、ＨＤＹおよびＬＤＹは、それぞれ前記第１および第
   ２のラッチ回路に与えられるクロック信号のラッチ期間
   のデューティを示し、Ｋ１、Ｋ２およびＫ３は、前記ジ
   ッタの周期依存性を示す係数であり、ＨＬＤＬ１、ＨＬ
   ＤＬ２およびＨＬＤＦ２は、それぞれ、前記第１のラッ
   チ回路、前記第２のラッチ回路、および前記第２のフリ
   ップフロップ回路の前記クロック信号に対するホールド
   時間を示し、ＴＰＤＦＨ１、ＴＰＤＬＨ１、およびＴＰ
   ＤＬＨ２は、前記第１のフリップフロップ回路、第１の
   ラッチ回路および第２のラッチ回路のホールド条件下に
   おける前記クロック信号に対する出力信号の遅れを示
   し、ＳＫＷＨ１、ＳＫＷＨ２およびＳＫＷＨ３は、前記
   クロック信号のホールド条件下における前段回路に与え
   られるクロック信号に対するスキューを示し、ＳＫＥＴ
   Ｈは、前記クロック信号の不確定要因による固定スキュ
   ーを示す、半導体集積回路装置。
9. 【請求項９】 前記条件式（１）から（６）は、前記ク
   ロック信号のジッタＪＴＲの周期依存性を無視すると、
   以下の条件式に変換される； Ｌ１≦ＴＫ−ＴＰＤＦ１−ＳＵＰＬ１＋ＳＫＷ１−ＭＲＧ…（１０） Ｌ２≦ＴＫ−ＴＰＤＬ１−ＳＵＰＬ２＋ＳＫＷ２−ＭＲＧ…（１１） Ｌ３≦ＴＫ−ＴＰＤＬ２−ＳＵＰＦ２＋ＳＫＷ３−ＭＲＧ…（１２） Ｌ１＋Ｌ２≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤＦ１−ＳＵＰＬ２＋ＳＫＷ４ −ＭＲＧ−ＴＨＲ１…（１３） Ｌ２＋Ｌ３≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１−ＳＵＰＦ２＋ＳＫＷ５ −ＭＲＧ−ＴＨＲ２…（１４） Ｌ１＋Ｌ２＋Ｌ３≦２・ＴＫ−ＴＰＤＦ１−ＳＵＰＦ２＋ＳＫＷＡ −ＭＲＧ−ＴＨＲ１−ＴＨＲ２…（１５）、 ただし、ＭＲＧは、ＳＫＥＴ＋ＪＴＲで与えられる、請
   求項８記載の半導体集積回路装置。
10. 【請求項１０】 クロック信号に同期して、与えられた
    信号を転送する第１のフリップフロップ回路、 前記第１のフリップフロップ回路からの信号に論理処理
    を施して出力する第１の論理回路、 前記クロック信号に同期して、前記第１のフリップフロ
    ップ回路と相補的に動作し、前記第１の論理回路の出力
    信号を転送しかつラッチする第１のラッチ回路、 前記第１のラッチ回路からの出力信号に論理処理を施し
    て出力する第２の論理回路、 前記クロック信号に同期して前記第１のラッチ回路と相
    補的に動作し、前記第２の論理回路の出力信号を転送し
    かつラッチする第２のラッチ回路、 前記第２のラッチ回路の出力信号に論理処理を施して出
    力する第３の論理回路、 前記クロック信号に同期して前記第２のラッチ回路と相
    補的に動作し、前記第３の論理回路の出力信号を転送し
    かつラッチする第３のラッチ回路、 前記第３のラッチ回路の出力信号に論理処理を施して出
    力する第４の論理回路、 前記クロック信号に同期して前記第３のラッチ回路と相
    補的に動作して前記第４の論理回路の出力信号を転送し
    かつラッチする第４のラッチ回路、 前記第４のラッチ回路の出力信号に論理処理を施して出
    力する第５の論理回路、および前記クロック信号に同期
    して前記第４のラッチ回路と同相で動作して前記第５の
    論理回路の出力信号を転送する第２のフリップフロップ
    回路とを備え、 前記第１から第５の論理回路それぞれの論理遅延時間Ｌ
    １からＬ５は、以下の条件を満たす； Ｌ１≦ＴＫ−ＴＰＤＦ１−ＳＵＰＬ１−ＳＫＷ１−ＭＲＧ…（１） Ｌ２≦ＴＫ−ＴＰＤＬ１−ＳＵＰＬ２−ＳＫＷ２−ＭＲＧ…（２） Ｌ３≦ＴＫ−ＴＰＤＬ２−ＳＵＰＬ３−ＳＫＷ３−ＭＲＧ…（３） Ｌ４≦ＴＫ−ＴＰＤＬ３−ＳＵＰＬ４−ＳＫＷ４−ＭＲＧ…（４） Ｌ５≦ＴＫ−ＴＰＤＬ４−ＳＵＰＦ２−ＳＫＷ５−ＭＲＧ…（５） Ｌ１＋Ｌ２≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤＦ１−ＳＵＰＬ２ −ＳＫＷ２１−ＭＲＧＪ１−ＴＨＲ１…（６） Ｌ２＋Ｌ３≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１−ＳＵＰＬ３ −ＳＫＷ２２−ＭＲＧＪ２−ＴＨＲ２…（７） Ｌ３＋Ｌ４≦（１＋ＨＤＹ）・ＴＫ−ＴＰＤＬ２−ＳＵＰＬ４ −ＳＫＷ２３−ＭＲＧＪ１−ＴＨＲ３…（８） Ｌ４＋Ｌ５≦（１＋ＬＤＹ）・ＴＫ−ＴＰＤＬ３−ＳＵＰＦ２ −ＳＫＷ２４−ＭＲＧＪ２−ＴＨＲ４…（９） Ｌ１＋Ｌ２＋Ｌ３≦２・ＴＫ−ＴＰＤＦ１−ＳＵＰＬ３ −ＳＫＷ３１−ＭＲＧＪ３ −ＴＨＲ１−ＴＨＲ２…（１０） Ｌ２＋Ｌ３＋Ｌ４≦２・ＴＫ−ＴＰＤＬ１−ＳＵＰＬ４ −ＳＫＷ３２−ＭＲＧＪ３ −ＴＨＲ２−ＴＨＲ３…（１１） Ｌ３＋Ｌ４＋Ｌ５≦２・ＴＫ−ＴＰＤＬ２−ＳＵＰＦ２ −ＳＫＷ３３−ＭＲＧＪ３ −ＴＨＲ３−ＴＨＲ４…（１２） Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４≦（２＋ＨＤＹ）・ＴＫ−ＴＰＤＦ１ −ＳＵＰＬ４−ＳＫＷ４１−ＭＲＧＪ４ −ＴＨＲ１−ＴＨＲ２−ＴＨＲ３…（１３） Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５≦（２＋ＬＤＹ）・ＴＫ−ＴＰＤＬ１ −ＳＵＰＦ２−ＳＫＷ４２−ＭＲＧＪ５ −ＴＨＲ２−ＴＨＲ３−ＴＨＲ４…（１４） Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５ ≦３・ＴＫ−ＴＰＤＦ１−ＳＵＰＦ２−ＳＫＷ５１−ＭＲＧＪ −ＴＨＲ１−ＴＨＲ２−ＴＨＲ３−ＴＨＲ４…（１５） Ｌ１≧ＨＬＤＬ１−ＴＰＤＦＨ１＋ＳＫＷＨ１＋ＭＲＧＨ…（１６） Ｌ２≧ＨＬＤＬ２−ＴＰＤＬＨ１＋ＳＫＷＨ２＋ＭＲＧＨ…（１７） Ｌ３≧ＨＬＤＬ３−ＴＰＤＬＨ２＋ＳＫＷＨ３＋ＭＲＧＨ…（１８） Ｌ４≧ＨＬＤＬ４−ＴＰＤＬＨ３＋ＳＫＷＨ４＋ＭＲＧＨ…（１９） Ｌ５≧ＨＬＤＦ２−ＴＰＤＬＨ４＋ＳＫＷＨ５＋ＭＲＧＨ…（２０） ここで、ＴＫは、前記クロック信号の周期を示し、ＴＰ
    ＤＦ１は、前記第１のフリップフロップ回路の前記クロ
    ック信号に対する出力信号の遅延時間を示し、ＴＰＤＬ
    １−ＴＰＤＬ４は、前記第１から第４のラッチ回路の前
    記クロック信号のトリガエッジに対する出力信号の遅れ
    を示し、ＳＵＰＬ１−ＳＵＰＬ４は、前記第１から第４
    のラッチ回路の前記クロック信号に対するセットアップ
    時間を示し、ＳＵＰＦ２は、前記第２のフリップフロッ
    プ回路の前記クロック信号に対するセットアップ時間を
    示し、ＳＫＷ１−ＳＫＷ５、前記クロック信号の前段の
    回路に与えられるクロック信号に対するスキューを示
    し、ＳＫＷ２１−ＳＫＷ２４は、前記第１から第５の論
    理回路の連続する２段の論理回路のクロック信号のスキ
    ューを示し、ＳＫＷ３１−ＳＫＷ３３は、前記第１から
    第５の論理回路の連続する３段の論理回路に対するクロ
    ック信号のスキューを示し、ＳＫＷ４１およびＳＫＷ４
    ２は、前記第１から第５の論理回路の連続する４段の論
    理回路に対するクロック信号のスキューを示し、ＳＫＷ
    ５１は、前記第２のフリップフロップ回路に対するクロ
    ック信号の前記第１のフリップフロップ回路に対するク
    ロック信号のスキューを示し、ＴＨＲ１−ＴＨＲ４は、
    前記第１から第４のラッチ回路の信号伝搬遅延時間を示
    し、ＨＤＹは、前記第１および第３のラッチ回路のラッ
    チ期間の前記クロック信号のデューティを示し、ＬＤＹ
    は、前記第２および第４のラッチ回路のラッチ期間の前
    記クロック信号のデューティを示し、ＭＲＧは、前記ク
    ロック信号のジッタを含む成分に対するマージンを示
    し、ＭＲＧＪ１−ＭＲＧＪ５は、前記ジッタの周期依存
    性を考慮した前記クロック信号に対するマージンを示
    し、ＨＬＤＬ１−ＨＬＤＬ４は、前記第１から第４のラ
    ッチ回路の前記クロック信号に対するホールド時間を示
    し、ＨＬＤＦ２は、前記第２のフリップフロップ回路の
    前記クロック信号に対するホールド時間を示し、ＴＰＤ
    Ｆ１は、ホールド条件下における前記第１のフリップフ
    ロップ回路の前記クロック信号のトリガエッジに対する
    出力信号の遅れを示し、ＴＰＤＬＨ１−ＴＰＤＬＨ４
    は、前記第１から第４のラッチ回路の前記クロック信号
    のトリガエッジから出力信号の遅れを示し、ＳＫＷＨ１
    −ＳＫＷＨ５は、ホールド条件下における前記クロック
    信号の前段回路のクロック信号に対するスキューを示
    し、ＭＲＧＨは、ホールド条件下における前記クロック
    信号に対するマージンを示す、半導体集積回路装置。
11. 【請求項１１】 前記ＭＲＧＪ１−ＭＲＧＪ５は、前記
    クロック信号の前記ジッタの周期依存性が無視すること
    のできる条件下では、前記ＭＲＧと等しい値を有する、
    請求項１０記載の半導体集積回路装置。