JP2003233812A - データ変換回路、デジタルカメラ及びデータ変換方法 - Google Patents
データ変換回路、デジタルカメラ及びデータ変換方法Info
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/407—Control or modification of tonal gradation or of extreme levels, e.g. background level
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- Processing Of Color Television Signals (AREA)
- Color Image Communication Systems (AREA)
- Image Input (AREA)
- Picture Signal Circuits (AREA)
- Color Television Image Signal Generators (AREA)
Abstract
(57)【要約】
【課題】 ＬＵＴメモリ１２のビット深さとワード数を
可及的に小さく抑えつつ、そのビット深さを超える精度
のγ変換出力データを効率よく得る。 【解決手段】 ＬＵＴメモリ１２にアドレス入力する第
１のテーブル入力データＲＡ０と、これに１を足した第
２のテーブル入力データＲＡ１のそれぞれに対応したテ
ーブル出力データＤｏｕｔ０，Ｄｏｕｔ１を出力し、Ｌ
ＵＴメモリ１２の外部で内挿補間して、ＬＵＴメモリ１
２よりもビット深さの大きい出力データを得る。この
際、ＬＵＴメモリ１２をデュアルポートメモリにした
り、シングルポートメモリにレジスタ群を用いたりし
て、信号処理を高速化する。また第２のテーブル入力デ
ータＲＡ１がオーバーフローしたときに、その代替の固
有値を適用したりする。
可及的に小さく抑えつつ、そのビット深さを超える精度
のγ変換出力データを効率よく得る。 【解決手段】 ＬＵＴメモリ１２にアドレス入力する第
１のテーブル入力データＲＡ０と、これに１を足した第
２のテーブル入力データＲＡ１のそれぞれに対応したテ
ーブル出力データＤｏｕｔ０，Ｄｏｕｔ１を出力し、Ｌ
ＵＴメモリ１２の外部で内挿補間して、ＬＵＴメモリ１
２よりもビット深さの大きい出力データを得る。この
際、ＬＵＴメモリ１２をデュアルポートメモリにした
り、シングルポートメモリにレジスタ群を用いたりし
て、信号処理を高速化する。また第２のテーブル入力デ
ータＲＡ１がオーバーフローしたときに、その代替の固
有値を適用したりする。
Description
【０００１】
【発明の属する技術分野】この発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路及びそれ
に関連する技術に関する。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路及びそれ
に関連する技術に関する。
【０００２】
【従来の技術】画像処理の分野において、入力データを
補正して出力データにすることがあり、このときの入力
データに対する出力データの対応関係を補正データとし
てルックアップテーブル（ＬＵＴ：変換用参照テーブ
ル）と呼ばれるデータ変換用の参照表が用いられる。
補正して出力データにすることがあり、このときの入力
データに対する出力データの対応関係を補正データとし
てルックアップテーブル（ＬＵＴ：変換用参照テーブ
ル）と呼ばれるデータ変換用の参照表が用いられる。
【０００３】このルックアップテーブルは、例えばデジ
タルカメラ内のＬＵＴメモリ（参照テーブル格納メモ
リ）と称される内蔵メモリ内に設定される。このデジタ
ルカメラに使用される撮像素子（ＣＣＤ）から得られる
入力信号をリニア特性で使用すると、ダイナミックレン
ジに関して、デジタルカメラの内部設定やビデオ出力フ
ォーマットの制限により、理想的なダイナミックレンジ
が完全に実現されにくいことから、例えば、ＲＳ−１７
０フォーマットのサチュレーションレベル１００ＩＲＥ
を超える信号は切り捨てられてしまう。このような場合
に、入力信号のダイナミックレンジをフルに使用して、
デジタルカメラの内部で高速にプリプロセッシングを行
う目的で、γ変換用のルックアップテーブルが使用され
る。
タルカメラ内のＬＵＴメモリ（参照テーブル格納メモ
リ）と称される内蔵メモリ内に設定される。このデジタ
ルカメラに使用される撮像素子（ＣＣＤ）から得られる
入力信号をリニア特性で使用すると、ダイナミックレン
ジに関して、デジタルカメラの内部設定やビデオ出力フ
ォーマットの制限により、理想的なダイナミックレンジ
が完全に実現されにくいことから、例えば、ＲＳ−１７
０フォーマットのサチュレーションレベル１００ＩＲＥ
を超える信号は切り捨てられてしまう。このような場合
に、入力信号のダイナミックレンジをフルに使用して、
デジタルカメラの内部で高速にプリプロセッシングを行
う目的で、γ変換用のルックアップテーブルが使用され
る。
【０００４】ここで、一般的なγ変換ルックアップテー
ブル３を図９に示す。γ変換ルックアップテーブル３に
は、入力データＩｎのビット数に対応した個数のメモリ
セル（ワード）８が用意されており、この個々のメモリ
セル８のデータサイズ（ビット深さ）は、出力データＯ
ｕｔのビット数に対応している。図９の例では、１０ビ
ットの入力データＩｎが入力されて８ビットの出力デー
タが出力されており、この場合には、γ変換ルックアッ
プテーブル３に入力データＩｎが入力されると、この入
力データＩｎの１０ビットの値（即ち、２10通り＝０〜
１０２３の値：以下「ワード数」と称す）がアドレッシ
ングされて、その値のアドレスを持つメモリセル８が選
択され、その選択されたメモリセル８の８ビットデータ
が出力データＯｕｔとして出力される。
ブル３を図９に示す。γ変換ルックアップテーブル３に
は、入力データＩｎのビット数に対応した個数のメモリ
セル（ワード）８が用意されており、この個々のメモリ
セル８のデータサイズ（ビット深さ）は、出力データＯ
ｕｔのビット数に対応している。図９の例では、１０ビ
ットの入力データＩｎが入力されて８ビットの出力デー
タが出力されており、この場合には、γ変換ルックアッ
プテーブル３に入力データＩｎが入力されると、この入
力データＩｎの１０ビットの値（即ち、２10通り＝０〜
１０２３の値：以下「ワード数」と称す）がアドレッシ
ングされて、その値のアドレスを持つメモリセル８が選
択され、その選択されたメモリセル８の８ビットデータ
が出力データＯｕｔとして出力される。
【０００５】
【発明が解決しようとする課題】従来では、ＬＵＴメモ
リで完全なルックアップテーブルを構成しなければなら
ないが、例えば図１０のように、入力データＩｎと出力
データＯｕｔが共に１６ビットであることが要求される
γ変換ルックアップテーブル３を用いて画像データのγ
変換を行なうような場合、ビット深さが１６ビットのメ
モリセル８のワード数が２16＝６５５３６個必要とな
り、ＬＵＴメモリの回路規模が非常に大きくなってしま
う。
リで完全なルックアップテーブルを構成しなければなら
ないが、例えば図１０のように、入力データＩｎと出力
データＯｕｔが共に１６ビットであることが要求される
γ変換ルックアップテーブル３を用いて画像データのγ
変換を行なうような場合、ビット深さが１６ビットのメ
モリセル８のワード数が２16＝６５５３６個必要とな
り、ＬＵＴメモリの回路規模が非常に大きくなってしま
う。
【０００６】このことに鑑みて、例えば特開平１１−２
５２３７２号公報において、ルックアップテーブルの有
効活用を行う技術が公開されている。これは、図１１の
ように、１２ビットラインの入力データＤｉｎである
「Ａ」と、これに値「１」を加算部（ＩＮＣ）１で加算
したデータ「Ａ＋１」とを得、これらの１２ビットライ
ンデータ（「Ａ」／「Ａ＋１」）のうちの上位１０ビッ
トラインのデータをマルチプレクサ（ＭＵＸ）２で切換
えて、ＲＧＢ３色それぞれの３個のγ変換ルックアップ
テーブル（ＬＵＴ）３ａ〜３ｃに出力する。そして、こ
れらのγ変換ルックアップテーブル３ａ〜３ｃからの各
色成分の出力（８ビットデータ）を色選択用マルチプレ
クサ４で順次切換えて選択した後、この選択されたデー
タＤＡが内挿演算回路５とラッチ回路６とに出力され
る。
５２３７２号公報において、ルックアップテーブルの有
効活用を行う技術が公開されている。これは、図１１の
ように、１２ビットラインの入力データＤｉｎである
「Ａ」と、これに値「１」を加算部（ＩＮＣ）１で加算
したデータ「Ａ＋１」とを得、これらの１２ビットライ
ンデータ（「Ａ」／「Ａ＋１」）のうちの上位１０ビッ
トラインのデータをマルチプレクサ（ＭＵＸ）２で切換
えて、ＲＧＢ３色それぞれの３個のγ変換ルックアップ
テーブル（ＬＵＴ）３ａ〜３ｃに出力する。そして、こ
れらのγ変換ルックアップテーブル３ａ〜３ｃからの各
色成分の出力（８ビットデータ）を色選択用マルチプレ
クサ４で順次切換えて選択した後、この選択されたデー
タＤＡが内挿演算回路５とラッチ回路６とに出力され
る。
【０００７】ラッチ回路６ではデータＤＡがラッチされ
てデータＤＢ（Ｂ＝Ａ＋１）として内挿演算回路５に出
力される。即ち、ラッチ回路６でのラッチにより、内挿
演算回路５にはデータＤＡとデータＤＢが同期して入力
されるため、γ変換ルックアップテーブル３ａ〜３ｃ内
のデータが時間的に重複して取り込まれることになる。
てデータＤＢ（Ｂ＝Ａ＋１）として内挿演算回路５に出
力される。即ち、ラッチ回路６でのラッチにより、内挿
演算回路５にはデータＤＡとデータＤＢが同期して入力
されるため、γ変換ルックアップテーブル３ａ〜３ｃ内
のデータが時間的に重複して取り込まれることになる。
【０００８】そして、内挿演算回路５では、上記の両８
ビットデータＤＡ，ＤＢの他、入力データＤｉｎの下位
２ビット（すなわち、１２「ビット」−１０「上位ビッ
ト」）分のデータが入力され、この下位２ビットのデー
タに応じた内挿比Ｐを求めて、ＤＡ＋（ＤＢ−ＤＡ）×
Ｐの演算を実行し、この演算結果を出力データＤｏｕｔ
として出力する。
ビットデータＤＡ，ＤＢの他、入力データＤｉｎの下位
２ビット（すなわち、１２「ビット」−１０「上位ビッ
ト」）分のデータが入力され、この下位２ビットのデー
タに応じた内挿比Ｐを求めて、ＤＡ＋（ＤＢ−ＤＡ）×
Ｐの演算を実行し、この演算結果を出力データＤｏｕｔ
として出力する。
【０００９】このように、従来では、ルックアップテー
ブルの各メモリセル（ワード）のビット深さを超える入
力データに対してガンマ変換を行なうことができるの
で、比較的小さなメモリサイズのＬＵＴメモリ３ａ〜３
ｃを使用しても十分なビット数の出力データＯｕｔを出
力できる。
ブルの各メモリセル（ワード）のビット深さを超える入
力データに対してガンマ変換を行なうことができるの
で、比較的小さなメモリサイズのＬＵＴメモリ３ａ〜３
ｃを使用しても十分なビット数の出力データＯｕｔを出
力できる。
【００１０】しかしながら、この従来例をもってして
も、出力データＯｕｔのビット長が、各γ変換ルックア
ップテーブル３ａ〜３ｃのビット深さに制限されてしま
い、入出力のビット長が等しいガンマ変換を行なうこと
ができなかった。
も、出力データＯｕｔのビット長が、各γ変換ルックア
ップテーブル３ａ〜３ｃのビット深さに制限されてしま
い、入出力のビット長が等しいガンマ変換を行なうこと
ができなかった。
【００１１】そこで、この発明の課題は、少ないメモリ
サイズのＬＵＴメモリを使用して、そのＬＵＴメモリの
ビット深さを越える精度の変換出力を得ることのできる
データ変換回路及びそれに関連する技術を提供すること
にある。
サイズのＬＵＴメモリを使用して、そのＬＵＴメモリの
ビット深さを越える精度の変換出力を得ることのできる
データ変換回路及びそれに関連する技術を提供すること
にある。
【００１２】
【課題を解決するための手段】上記課題を解決すべく、
請求項１に記載の発明は、入出力の対応付けを定義した
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換回路であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第１の
テーブル入力データに対して、１を加算して第２のテー
ブル入力データとする加算手段と、前記変換用参照テー
ブルを格納し、当該変換用参照テーブルを用いて前記第
１のテーブル入力データに対応付けられた第１のテーブ
ル出力データを出力するとともに、同一の前記変換用参
照テーブルを用いて前記第２のテーブル入力データに対
応付けられた第２のテーブル出力データを出力する参照
テーブル格納メモリと、前記入力データのうち前記所定
ビット数の上位ビットデータを除く下位ビットデータに
基づいて、前記第１のテーブル出力データ及び前記第２
のテーブル出力データを重み付け演算し、前記両テーブ
ル出力データの間を内挿補間して、前記第１のテーブル
出力データ及び前記第２のテーブル出力データより長い
ビット長の出力データを算出する重み付け演算部とを備
え、前記参照テーブル格納メモリがデュアルポートメモ
リであり、前記第１のテーブル入力データ及び前記第２
のテーブル入力データが同時に入力されるとともに、前
記第１のテーブル出力データ及び前記第２のテーブル出
力データが同時に出力されるものである。
請求項１に記載の発明は、入出力の対応付けを定義した
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換回路であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第１の
テーブル入力データに対して、１を加算して第２のテー
ブル入力データとする加算手段と、前記変換用参照テー
ブルを格納し、当該変換用参照テーブルを用いて前記第
１のテーブル入力データに対応付けられた第１のテーブ
ル出力データを出力するとともに、同一の前記変換用参
照テーブルを用いて前記第２のテーブル入力データに対
応付けられた第２のテーブル出力データを出力する参照
テーブル格納メモリと、前記入力データのうち前記所定
ビット数の上位ビットデータを除く下位ビットデータに
基づいて、前記第１のテーブル出力データ及び前記第２
のテーブル出力データを重み付け演算し、前記両テーブ
ル出力データの間を内挿補間して、前記第１のテーブル
出力データ及び前記第２のテーブル出力データより長い
ビット長の出力データを算出する重み付け演算部とを備
え、前記参照テーブル格納メモリがデュアルポートメモ
リであり、前記第１のテーブル入力データ及び前記第２
のテーブル入力データが同時に入力されるとともに、前
記第１のテーブル出力データ及び前記第２のテーブル出
力データが同時に出力されるものである。
【００１３】請求項２に記載の発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第１のテーブル入力データに対して、１を加算
して第２のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納するシングルポートメモリで
あって、当該変換用参照テーブルを用いて前記第１のテ
ーブル入力データに対応付けられた第１のテーブル出力
データを出力するとともに、同一の前記変換用参照テー
ブルを用いて前記第２のテーブル入力データに対応付け
られた第２のテーブル出力データを出力する参照テーブ
ル格納メモリと、前記入力データのうち前記所定ビット
数の上位ビットデータを除く下位ビットデータに基づい
て、前記第１のテーブル出力データ及び前記第２のテー
ブル出力データを重み付け演算し、前記両テーブル出力
データの間を内挿補間して、前記第１のテーブル出力デ
ータ及び前記第２のテーブル出力データより長いビット
長の出力データを算出する重み付け演算部と、前記参照
テーブル格納メモリに対して前記第１のテーブル入力デ
ータ及び前記第２のテーブル入力データを交互に切り替
えて入力するテーブル入力データ切換手段と、前記参照
テーブル格納メモリから出力される前記第１のテーブル
出力データ及び前記第２のテーブル出力データを交互に
切り替えて選択するテーブル出力データ切換手段とを備
え、前記テーブル出力データ切換手段が、前記出力デー
タの出力同期をとるクロック信号の一周期内の第１のパ
ルス状態で前記第１のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第２のパル
ス状態で前記第２のテーブル出力データを選択するもの
である。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第１のテーブル入力データに対して、１を加算
して第２のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納するシングルポートメモリで
あって、当該変換用参照テーブルを用いて前記第１のテ
ーブル入力データに対応付けられた第１のテーブル出力
データを出力するとともに、同一の前記変換用参照テー
ブルを用いて前記第２のテーブル入力データに対応付け
られた第２のテーブル出力データを出力する参照テーブ
ル格納メモリと、前記入力データのうち前記所定ビット
数の上位ビットデータを除く下位ビットデータに基づい
て、前記第１のテーブル出力データ及び前記第２のテー
ブル出力データを重み付け演算し、前記両テーブル出力
データの間を内挿補間して、前記第１のテーブル出力デ
ータ及び前記第２のテーブル出力データより長いビット
長の出力データを算出する重み付け演算部と、前記参照
テーブル格納メモリに対して前記第１のテーブル入力デ
ータ及び前記第２のテーブル入力データを交互に切り替
えて入力するテーブル入力データ切換手段と、前記参照
テーブル格納メモリから出力される前記第１のテーブル
出力データ及び前記第２のテーブル出力データを交互に
切り替えて選択するテーブル出力データ切換手段とを備
え、前記テーブル出力データ切換手段が、前記出力デー
タの出力同期をとるクロック信号の一周期内の第１のパ
ルス状態で前記第１のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第２のパル
ス状態で前記第２のテーブル出力データを選択するもの
である。
【００１４】請求項３に記載の発明は、請求項２に記載
のデータ変換回路であって、前記下位ビットデータの前
記重み付け演算部に対する入力タイミングを、前記テー
ブル出力データ切換手段の動作に同期させるための遅延
回路をさらにを備えるものである。
のデータ変換回路であって、前記下位ビットデータの前
記重み付け演算部に対する入力タイミングを、前記テー
ブル出力データ切換手段の動作に同期させるための遅延
回路をさらにを備えるものである。
【００１５】請求項４に記載の発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第１のテーブル入力データに対して、１を加算
して第２のテーブル入力データとする加算手段と、前記
入力データのうち上位ビットデータの値が偶数値の時の
値を格納するシングルポートメモリで構成された偶数ア
ドレステーブル格納メモリと、前記上位ビットデータの
値が奇数値の時の値を格納するシングルポートメモリで
構成された奇数アドレステーブル格納メモリと、前記偶
数アドレステーブル格納メモリの入力部に配置され、前
記上位ビットデータが偶数値の時は、前記第１のテーブ
ル入力データを前記偶数アドレステーブル格納メモリの
アドレスとして入力し、前記上位ビットデータが奇数値
の時は、前記第２のテーブル入力データを前記アドレス
テーブル格納メモリのアドレスとして入力する第１のア
ドレスセレクタと、前記奇数アドレステーブル格納メモ
リの入力部に配置され、前記上位ビットデータが偶数値
の時は、前記第２のテーブル入力データを前記奇数アド
レステーブル格納メモリのアドレスとして入力し、前記
上位ビットデータが奇数値の時は、前記第１のテーブル
入力データを前記アドレステーブル格納メモリのアドレ
スとして入力する第２のアドレスセレクタと、前記アド
レステーブル格納メモリの出力部に配置され、前記上位
ビットデータが偶数値の時は、前記偶数アドレステーブ
ル格納メモリの出力データを第１のテーブル出力データ
として出力し、前記上位ビットデータが奇数値の時は、
前記奇数アドレステーブル格納メモリの出力データを第
１のテーブル出力データとして出力する第１のデータセ
レクタと、前記アドレステーブル格納メモリの出力部に
配置され、前記上位ビットデータが偶数値の時は、前記
奇数アドレステーブル格納メモリの出力データを第２の
テーブル出力データとして出力し、前記上位ビットデー
タが奇数値の時は、前記偶数アドレステーブル格納メモ
リの出力データを第２のテーブル出力データとして出力
する第２のデータセレクタと、前記入力データのうち前
記所定ビット数の上位ビットデータを除く下位ビットデ
ータに基づいて、前記第１のテーブル出力データ及び前
記第２のテーブル出力データを重み付け演算し、前記両
テーブル出力データの間を内挿補間して、出力データを
算出する重み付け演算部とを備える。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第１のテーブル入力データに対して、１を加算
して第２のテーブル入力データとする加算手段と、前記
入力データのうち上位ビットデータの値が偶数値の時の
値を格納するシングルポートメモリで構成された偶数ア
ドレステーブル格納メモリと、前記上位ビットデータの
値が奇数値の時の値を格納するシングルポートメモリで
構成された奇数アドレステーブル格納メモリと、前記偶
数アドレステーブル格納メモリの入力部に配置され、前
記上位ビットデータが偶数値の時は、前記第１のテーブ
ル入力データを前記偶数アドレステーブル格納メモリの
アドレスとして入力し、前記上位ビットデータが奇数値
の時は、前記第２のテーブル入力データを前記アドレス
テーブル格納メモリのアドレスとして入力する第１のア
ドレスセレクタと、前記奇数アドレステーブル格納メモ
リの入力部に配置され、前記上位ビットデータが偶数値
の時は、前記第２のテーブル入力データを前記奇数アド
レステーブル格納メモリのアドレスとして入力し、前記
上位ビットデータが奇数値の時は、前記第１のテーブル
入力データを前記アドレステーブル格納メモリのアドレ
スとして入力する第２のアドレスセレクタと、前記アド
レステーブル格納メモリの出力部に配置され、前記上位
ビットデータが偶数値の時は、前記偶数アドレステーブ
ル格納メモリの出力データを第１のテーブル出力データ
として出力し、前記上位ビットデータが奇数値の時は、
前記奇数アドレステーブル格納メモリの出力データを第
１のテーブル出力データとして出力する第１のデータセ
レクタと、前記アドレステーブル格納メモリの出力部に
配置され、前記上位ビットデータが偶数値の時は、前記
奇数アドレステーブル格納メモリの出力データを第２の
テーブル出力データとして出力し、前記上位ビットデー
タが奇数値の時は、前記偶数アドレステーブル格納メモ
リの出力データを第２のテーブル出力データとして出力
する第２のデータセレクタと、前記入力データのうち前
記所定ビット数の上位ビットデータを除く下位ビットデ
ータに基づいて、前記第１のテーブル出力データ及び前
記第２のテーブル出力データを重み付け演算し、前記両
テーブル出力データの間を内挿補間して、出力データを
算出する重み付け演算部とを備える。
【００１６】請求項５に記載の発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第１のテーブル入力データに対して、１を加算
して第２のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納し、当該変換用参照テーブル
を用いて前記第１のテーブル入力データに対応付けられ
た第１のテーブル出力データを出力するとともに、同一
の前記変換用参照テーブルを用いて前記第２のテーブル
入力データに対応付けられた第２のテーブル出力データ
を出力する参照テーブル格納メモリと、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第１のテーブル出力デー
タ及び前記第２のテーブル出力データを重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する重み付け演算部と、前記加算手段及
び前記参照テーブル格納メモリに入力される第１のテー
ブル入力データが最大値である場合に、当該最大値に対
応する値として予め設定された固有値を前記第２のテー
ブル出力データとして強制的に設定する固有値設定部と
を備えるものである。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第１のテーブル入力データに対して、１を加算
して第２のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納し、当該変換用参照テーブル
を用いて前記第１のテーブル入力データに対応付けられ
た第１のテーブル出力データを出力するとともに、同一
の前記変換用参照テーブルを用いて前記第２のテーブル
入力データに対応付けられた第２のテーブル出力データ
を出力する参照テーブル格納メモリと、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第１のテーブル出力デー
タ及び前記第２のテーブル出力データを重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する重み付け演算部と、前記加算手段及
び前記参照テーブル格納メモリに入力される第１のテー
ブル入力データが最大値である場合に、当該最大値に対
応する値として予め設定された固有値を前記第２のテー
ブル出力データとして強制的に設定する固有値設定部と
を備えるものである。
【００１７】請求項６に記載の発明は、請求項１ないし
請求項４のいずれかに記載のデータ変換回路であって、
前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第１のテーブル入力データが最大値である場合に、
当該最大値に対応する値として予め設定された固有値を
前記第２のテーブル出力データとして強制的に設定する
固有値設定部をさらに備えるものである。
請求項４のいずれかに記載のデータ変換回路であって、
前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第１のテーブル入力データが最大値である場合に、
当該最大値に対応する値として予め設定された固有値を
前記第２のテーブル出力データとして強制的に設定する
固有値設定部をさらに備えるものである。
【００１８】請求項７に記載の発明は、請求項５または
請求項６に記載のデータ変換回路であって、前記固有値
が前記第２のテーブル出力データより長いビット長に設
定され、前記第１のテーブル出力データ及び前記第２の
テーブル出力データのそれぞれのビット長を前記固有値
のビット長に合わせるように下位ビット側にゼロ値を付
加するビット長調整手段をさらに備えるものである。
請求項６に記載のデータ変換回路であって、前記固有値
が前記第２のテーブル出力データより長いビット長に設
定され、前記第１のテーブル出力データ及び前記第２の
テーブル出力データのそれぞれのビット長を前記固有値
のビット長に合わせるように下位ビット側にゼロ値を付
加するビット長調整手段をさらに備えるものである。
【００１９】請求項８に記載の発明は、請求項７に記載
のデータ変換回路であって、前記固有値のビット長が、
前記出力データのビット長と同一に設定されたものであ
る。
のデータ変換回路であって、前記固有値のビット長が、
前記出力データのビット長と同一に設定されたものであ
る。
【００２０】請求項９に記載の発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第１のテーブル入力データに対して、１を加算
して第２のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納し、当該変換用参照テーブル
を用いて前記第１のテーブル入力データに対応付けられ
た第１のテーブル出力データを出力するとともに、同一
の前記変換用参照テーブルを用いて前記第２のテーブル
入力データに対応付けられた第２のテーブル出力データ
を出力する参照テーブル格納メモリと、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第１のテーブル出力デー
タ及び前記第２のテーブル出力データを重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する重み付け演算部と、前記加算手段及
び前記参照テーブル格納メモリに入力される第１のテー
ブル入力データが最大値である場合に、前記加算手段で
加算する前の前記入力データの前記上位ビットデータを
前記第２のテーブル入力データとして前記参照テーブル
格納メモリに入力し、前記当該第２のテーブル入力デー
タのオーバーフローを防止するオーバーフロー防止部と
を備えるものである。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第１のテーブル入力データに対して、１を加算
して第２のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納し、当該変換用参照テーブル
を用いて前記第１のテーブル入力データに対応付けられ
た第１のテーブル出力データを出力するとともに、同一
の前記変換用参照テーブルを用いて前記第２のテーブル
入力データに対応付けられた第２のテーブル出力データ
を出力する参照テーブル格納メモリと、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第１のテーブル出力デー
タ及び前記第２のテーブル出力データを重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する重み付け演算部と、前記加算手段及
び前記参照テーブル格納メモリに入力される第１のテー
ブル入力データが最大値である場合に、前記加算手段で
加算する前の前記入力データの前記上位ビットデータを
前記第２のテーブル入力データとして前記参照テーブル
格納メモリに入力し、前記当該第２のテーブル入力デー
タのオーバーフローを防止するオーバーフロー防止部と
を備えるものである。
【００２１】請求項１０に記載の発明は、請求項１ない
し請求項４のいずれかに記載のデータ変換回路であっ
て、前記加算手段及び前記参照テーブル格納メモリに入
力される第１のテーブル入力データが最大値である場合
に、前記加算手段で加算する前の前記入力データの前記
上位ビットデータを前記第２のテーブル入力データとし
て前記参照テーブル格納メモリに入力し、前記当該第２
のテーブル入力データのオーバーフローを防止するオー
バーフロー防止部をさらに備えるものである。
し請求項４のいずれかに記載のデータ変換回路であっ
て、前記加算手段及び前記参照テーブル格納メモリに入
力される第１のテーブル入力データが最大値である場合
に、前記加算手段で加算する前の前記入力データの前記
上位ビットデータを前記第２のテーブル入力データとし
て前記参照テーブル格納メモリに入力し、前記当該第２
のテーブル入力データのオーバーフローを防止するオー
バーフロー防止部をさらに備えるものである。
【００２２】請求項１１に記載の発明は、請求項１ない
し請求項１０のいずれかに記載のデータ変換回路であっ
て、前記変換用参照テーブルが、画像データのγ変換を
行う入出力特性データを保有するものである。
し請求項１０のいずれかに記載のデータ変換回路であっ
て、前記変換用参照テーブルが、画像データのγ変換を
行う入出力特性データを保有するものである。
【００２３】請求項１２に記載の発明は、請求項１ない
し請求項１１のいずれかに記載のデータ変換回路を備え
るデジタルカメラである。
し請求項１１のいずれかに記載のデータ変換回路を備え
るデジタルカメラである。
【００２４】請求項１３に記載の発明は、参照テーブル
格納メモリ内に格納されて入出力の対応付けを定義する
ための変換用参照テーブルを用いて、所望の入力データ
を出力データに変換するデータ変換方法であって、前記
入力データのうち前記変換用参照テーブルの入力フォー
マットに対応するビット長の上位ビットデータとしての
第１のテーブル入力データに対して、所定の加算処理に
より１を加算して第２のテーブル入力データとする第１
の工程と、前記変換用参照テーブルを用いて前記第１の
テーブル入力データに対応付けられた第１のテーブル出
力データを前記参照テーブル格納メモリから出力すると
ともに、同一の前記変換用参照テーブルを用いて前記第
２のテーブル入力データに対応付けられた第２のテーブ
ル出力データを前記参照テーブル格納メモリから出力す
る第２の工程と、前記入力データのうち前記所定ビット
数の上位ビットデータを除く下位ビットデータに基づい
て、前記第１のテーブル出力データ及び前記第２のテー
ブル出力データを所定の重み付け演算処理により重み付
け演算し、前記両テーブル出力データの間を内挿補間し
て、前記第１のテーブル出力データ及び前記第２のテー
ブル出力データより長いビット長の出力データを算出す
る第３の工程とを備え、前記参照テーブル格納メモリが
デュアルポートメモリであり、前記第１のテーブル入力
データ及び前記第２のテーブル入力データが同時に入力
されるとともに、前記第１のテーブル出力データ及び前
記第２のテーブル出力データが同時に出力される。
格納メモリ内に格納されて入出力の対応付けを定義する
ための変換用参照テーブルを用いて、所望の入力データ
を出力データに変換するデータ変換方法であって、前記
入力データのうち前記変換用参照テーブルの入力フォー
マットに対応するビット長の上位ビットデータとしての
第１のテーブル入力データに対して、所定の加算処理に
より１を加算して第２のテーブル入力データとする第１
の工程と、前記変換用参照テーブルを用いて前記第１の
テーブル入力データに対応付けられた第１のテーブル出
力データを前記参照テーブル格納メモリから出力すると
ともに、同一の前記変換用参照テーブルを用いて前記第
２のテーブル入力データに対応付けられた第２のテーブ
ル出力データを前記参照テーブル格納メモリから出力す
る第２の工程と、前記入力データのうち前記所定ビット
数の上位ビットデータを除く下位ビットデータに基づい
て、前記第１のテーブル出力データ及び前記第２のテー
ブル出力データを所定の重み付け演算処理により重み付
け演算し、前記両テーブル出力データの間を内挿補間し
て、前記第１のテーブル出力データ及び前記第２のテー
ブル出力データより長いビット長の出力データを算出す
る第３の工程とを備え、前記参照テーブル格納メモリが
デュアルポートメモリであり、前記第１のテーブル入力
データ及び前記第２のテーブル入力データが同時に入力
されるとともに、前記第１のテーブル出力データ及び前
記第２のテーブル出力データが同時に出力される。
【００２５】請求項１４に記載の発明は、シングルポー
トメモリである参照テーブル格納メモリ内に格納されて
入出力の対応付けを定義するための変換用参照テーブル
を用いて、所望の入力データを出力データに変換するデ
ータ変換方法であって、前記入力データのうち前記変換
用参照テーブルの入力フォーマットに対応するビット長
の上位ビットデータとしての第１のテーブル入力データ
に対して、所定の加算処理により１を加算して第２のテ
ーブル入力データとする第１の工程と、前記変換用参照
テーブルを用いて前記第１のテーブル入力データに対応
付けられた第１のテーブル出力データを前記参照テーブ
ル格納メモリから出力するとともに、同一の前記変換用
参照テーブルを用いて前記第２のテーブル入力データに
対応付けられた第２のテーブル出力データを前記参照テ
ーブル格納メモリから出力する第２の工程と、前記入力
データのうち前記所定ビット数の上位ビットデータを除
く下位ビットデータに基づいて、前記第１のテーブル出
力データ及び前記第２のテーブル出力データを所定の重
み付け演算処理により重み付け演算し、前記両テーブル
出力データの間を内挿補間して、前記第１のテーブル出
力データ及び前記第２のテーブル出力データより長いビ
ット長の出力データを算出する第３の工程とを備え、前
記第２の工程において、前記参照テーブル格納メモリに
対して前記第１のテーブル入力データ及び前記第２のテ
ーブル入力データを交互に切り替えて入力するととも
に、前記参照テーブル格納メモリから出力される前記第
１のテーブル出力データ及び前記第２のテーブル出力デ
ータを交互に切り替えて選択し、この際、前記出力デー
タの出力同期をとるクロック信号の一周期内の第１のパ
ルス状態で前記第１のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第２のパル
ス状態で前記第２のテーブル出力データを選択する。
トメモリである参照テーブル格納メモリ内に格納されて
入出力の対応付けを定義するための変換用参照テーブル
を用いて、所望の入力データを出力データに変換するデ
ータ変換方法であって、前記入力データのうち前記変換
用参照テーブルの入力フォーマットに対応するビット長
の上位ビットデータとしての第１のテーブル入力データ
に対して、所定の加算処理により１を加算して第２のテ
ーブル入力データとする第１の工程と、前記変換用参照
テーブルを用いて前記第１のテーブル入力データに対応
付けられた第１のテーブル出力データを前記参照テーブ
ル格納メモリから出力するとともに、同一の前記変換用
参照テーブルを用いて前記第２のテーブル入力データに
対応付けられた第２のテーブル出力データを前記参照テ
ーブル格納メモリから出力する第２の工程と、前記入力
データのうち前記所定ビット数の上位ビットデータを除
く下位ビットデータに基づいて、前記第１のテーブル出
力データ及び前記第２のテーブル出力データを所定の重
み付け演算処理により重み付け演算し、前記両テーブル
出力データの間を内挿補間して、前記第１のテーブル出
力データ及び前記第２のテーブル出力データより長いビ
ット長の出力データを算出する第３の工程とを備え、前
記第２の工程において、前記参照テーブル格納メモリに
対して前記第１のテーブル入力データ及び前記第２のテ
ーブル入力データを交互に切り替えて入力するととも
に、前記参照テーブル格納メモリから出力される前記第
１のテーブル出力データ及び前記第２のテーブル出力デ
ータを交互に切り替えて選択し、この際、前記出力デー
タの出力同期をとるクロック信号の一周期内の第１のパ
ルス状態で前記第１のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第２のパル
ス状態で前記第２のテーブル出力データを選択する。
【００２６】請求項１５に記載の発明は、請求項１４に
記載のデータ変換方法であって、前記第３の工程におい
て、前記下位ビットデータの前記重み付け演算処理に対
する入力タイミングを、所定の遅延処理により前記テー
ブル出力データ切換処理の動作に同期させる。
記載のデータ変換方法であって、前記第３の工程におい
て、前記下位ビットデータの前記重み付け演算処理に対
する入力タイミングを、所定の遅延処理により前記テー
ブル出力データ切換処理の動作に同期させる。
【００２７】請求項１６に記載の発明は、参照テーブル
格納メモリ内に格納されて入出力の対応付けを定義する
ための変換用参照テーブルを用いて、所望の入力データ
を出力データに変換するデータ変換方法であって、前記
入力データのうち前記変換用参照テーブルの入力フォー
マットに対応するビット長の上位ビットデータとしての
第１のテーブル入力データに対して、所定の加算処理に
より１を加算して第２のテーブル入力データとする第１
の工程と、前記入力データのうち上位ビットデータの値
が偶数値の時の値を、シングルポートメモリで構成され
た偶数アドレステーブル格納メモリに格納する第２の工
程と、前記上位ビットデータの値が奇数値の時の値を、
シングルポートメモリで構成された奇数アドレステーブ
ル格納メモリに格納する第３の工程と、前記偶数アドレ
ステーブル格納メモリの入力部に配置された第１のアド
レスセレクタにより、前記上位ビットデータが偶数値の
時に、前記第１のテーブル入力データを前記偶数アドレ
ステーブル格納メモリのアドレスとして入力し、前記上
位ビットデータが奇数値の時に、前記第２のテーブル入
力データを前記偶数アドレステーブル格納メモリのアド
レスとして入力する第４の工程と、前記奇数アドレステ
ーブル格納メモリの入力部に配置された第２のアドレス
セレクタにより、前記上位ビットデータが偶数値の時
に、前記第２のテーブル入力データを前記奇数アドレス
テーブル格納メモリのアドレスとして入力し、前記上位
ビットデータが奇数値の時に、前記第１のテーブル入力
データを前記奇数アドレステーブル格納メモリのアドレ
スとして入力する第５の工程と、前記偶数アドレステー
ブル格納メモリ及び前記奇数アドレステーブル格納メモ
リの出力部に配置された第１のデータセレクタにより、
前記上位ビットデータが偶数値の時に、前記偶数アドレ
ステーブル格納メモリの出力データを第１のテーブル出
力データとして出力し、前記上位ビットデータが奇数値
の時に、前記奇数アドレステーブル格納メモリの出力デ
ータを第１のテーブル出力データとして出力する第６の
工程と、前記偶数アドレステーブル格納メモリ及び前記
奇数アドレステーブル格納メモリの出力部に配置された
第２のデータセレクタにより、前記上位ビットデータが
偶数値の時に、前記奇数アドレステーブル格納メモリの
出力データを第２のテーブル出力データとして出力し、
前記上位ビットデータが奇数値の時に、前記偶数アドレ
ステーブル格納メモリの出力データを第２のテーブル出
力データとして出力する第７の工程と、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第１のテーブル出力デー
タ及び前記第２のテーブル出力データを所定の重み付け
演算処理により重み付け演算し、前記両テーブル出力デ
ータの間を内挿補間して、出力データを算出する第８の
工程とを備える。
格納メモリ内に格納されて入出力の対応付けを定義する
ための変換用参照テーブルを用いて、所望の入力データ
を出力データに変換するデータ変換方法であって、前記
入力データのうち前記変換用参照テーブルの入力フォー
マットに対応するビット長の上位ビットデータとしての
第１のテーブル入力データに対して、所定の加算処理に
より１を加算して第２のテーブル入力データとする第１
の工程と、前記入力データのうち上位ビットデータの値
が偶数値の時の値を、シングルポートメモリで構成され
た偶数アドレステーブル格納メモリに格納する第２の工
程と、前記上位ビットデータの値が奇数値の時の値を、
シングルポートメモリで構成された奇数アドレステーブ
ル格納メモリに格納する第３の工程と、前記偶数アドレ
ステーブル格納メモリの入力部に配置された第１のアド
レスセレクタにより、前記上位ビットデータが偶数値の
時に、前記第１のテーブル入力データを前記偶数アドレ
ステーブル格納メモリのアドレスとして入力し、前記上
位ビットデータが奇数値の時に、前記第２のテーブル入
力データを前記偶数アドレステーブル格納メモリのアド
レスとして入力する第４の工程と、前記奇数アドレステ
ーブル格納メモリの入力部に配置された第２のアドレス
セレクタにより、前記上位ビットデータが偶数値の時
に、前記第２のテーブル入力データを前記奇数アドレス
テーブル格納メモリのアドレスとして入力し、前記上位
ビットデータが奇数値の時に、前記第１のテーブル入力
データを前記奇数アドレステーブル格納メモリのアドレ
スとして入力する第５の工程と、前記偶数アドレステー
ブル格納メモリ及び前記奇数アドレステーブル格納メモ
リの出力部に配置された第１のデータセレクタにより、
前記上位ビットデータが偶数値の時に、前記偶数アドレ
ステーブル格納メモリの出力データを第１のテーブル出
力データとして出力し、前記上位ビットデータが奇数値
の時に、前記奇数アドレステーブル格納メモリの出力デ
ータを第１のテーブル出力データとして出力する第６の
工程と、前記偶数アドレステーブル格納メモリ及び前記
奇数アドレステーブル格納メモリの出力部に配置された
第２のデータセレクタにより、前記上位ビットデータが
偶数値の時に、前記奇数アドレステーブル格納メモリの
出力データを第２のテーブル出力データとして出力し、
前記上位ビットデータが奇数値の時に、前記偶数アドレ
ステーブル格納メモリの出力データを第２のテーブル出
力データとして出力する第７の工程と、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第１のテーブル出力デー
タ及び前記第２のテーブル出力データを所定の重み付け
演算処理により重み付け演算し、前記両テーブル出力デ
ータの間を内挿補間して、出力データを算出する第８の
工程とを備える。
【００２８】請求項１７に記載の発明は、参照テーブル
格納メモリ内に格納されて入出力の対応付けを定義する
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換方法であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第１の
テーブル入力データに対して、所定の加算処理により１
を加算して第２のテーブル入力データとする第１の工程
と、前記変換用参照テーブルを格納し、当該変換用参照
テーブルを用いて前記第１のテーブル入力データに対応
付けられた第１のテーブル出力データを前記参照テーブ
ル格納メモリから出力するとともに、同一の前記変換用
参照テーブルを用いて前記第２のテーブル入力データに
対応付けられた第２のテーブル出力データを前記参照テ
ーブル格納メモリから出力する第２の工程と、前記入力
データのうち前記所定ビット数の上位ビットデータを除
く下位ビットデータに基づいて、前記第１のテーブル出
力データ及び前記第２のテーブル出力データを所定の重
み付け演算処理により重み付け演算し、前記両テーブル
出力データの間を内挿補間して、出力データを算出する
第３の工程と、を備え、前記第２の工程において、前記
加算処理及び前記参照テーブル格納メモリに入力される
第１のテーブル入力データが最大値である場合に、当該
最大値に対応する値として予め設定された固有値を所定
の固有値設定処理により前記第２のテーブル出力データ
として強制的に設定する。
格納メモリ内に格納されて入出力の対応付けを定義する
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換方法であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第１の
テーブル入力データに対して、所定の加算処理により１
を加算して第２のテーブル入力データとする第１の工程
と、前記変換用参照テーブルを格納し、当該変換用参照
テーブルを用いて前記第１のテーブル入力データに対応
付けられた第１のテーブル出力データを前記参照テーブ
ル格納メモリから出力するとともに、同一の前記変換用
参照テーブルを用いて前記第２のテーブル入力データに
対応付けられた第２のテーブル出力データを前記参照テ
ーブル格納メモリから出力する第２の工程と、前記入力
データのうち前記所定ビット数の上位ビットデータを除
く下位ビットデータに基づいて、前記第１のテーブル出
力データ及び前記第２のテーブル出力データを所定の重
み付け演算処理により重み付け演算し、前記両テーブル
出力データの間を内挿補間して、出力データを算出する
第３の工程と、を備え、前記第２の工程において、前記
加算処理及び前記参照テーブル格納メモリに入力される
第１のテーブル入力データが最大値である場合に、当該
最大値に対応する値として予め設定された固有値を所定
の固有値設定処理により前記第２のテーブル出力データ
として強制的に設定する。
【００２９】請求項１８に記載の発明は、請求項１３な
いし請求項１６のいずれかに記載のデータ変換方法であ
って、前記第２の工程において、前記加算処理及び前記
参照テーブル格納メモリに入力される第１のテーブル入
力データが最大値である場合に、当該最大値に対応する
値として予め設定された固有値を所定の固有値設定処理
により前記第２のテーブル出力データとして強制的に設
定する。
いし請求項１６のいずれかに記載のデータ変換方法であ
って、前記第２の工程において、前記加算処理及び前記
参照テーブル格納メモリに入力される第１のテーブル入
力データが最大値である場合に、当該最大値に対応する
値として予め設定された固有値を所定の固有値設定処理
により前記第２のテーブル出力データとして強制的に設
定する。
【００３０】請求項１９に記載の発明は、請求項１７ま
たは請求項１８に記載のデータ変換方法であって、前記
第２の工程において、前記固有値が前記第２のテーブル
出力データより長いビット長に設定され、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データの
それぞれのビット長を前記固有値のビット長に合わせる
ように、所定のビット長調整処理により下位ビット側に
ゼロ値を付加する。
たは請求項１８に記載のデータ変換方法であって、前記
第２の工程において、前記固有値が前記第２のテーブル
出力データより長いビット長に設定され、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データの
それぞれのビット長を前記固有値のビット長に合わせる
ように、所定のビット長調整処理により下位ビット側に
ゼロ値を付加する。
【００３１】請求項２０に記載の発明は、請求項１９に
記載のデータ変換方法であって、前記固有値のビット長
が、前記出力データのビット長と同一に設定される。
記載のデータ変換方法であって、前記固有値のビット長
が、前記出力データのビット長と同一に設定される。
【００３２】請求項２１に記載の発明は、参照テーブル
格納メモリ内に格納されて入出力の対応付けを定義する
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換方法であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第１の
テーブル入力データに対して、所定の加算処理により１
を加算して第２のテーブル入力データとする第１の工程
と、前記変換用参照テーブルを用いて前記第１のテーブ
ル入力データに対応付けられた第１のテーブル出力デー
タを前記参照テーブル格納メモリから出力するととも
に、同一の前記変換用参照テーブルを用いて前記第２の
テーブル入力データに対応付けられた第２のテーブル出
力データを前記参照テーブル格納メモリから出力する第
２の工程と、前記入力データのうち前記所定ビット数の
上位ビットデータを除く下位ビットデータに基づいて、
前記第１のテーブル出力データ及び前記第２のテーブル
出力データを所定の重み付け演算処理で重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する第３の工程とを備え、前記第２の工
程において、前記加算処理及び前記参照テーブル格納メ
モリに入力される第１のテーブル入力データが最大値で
ある場合に、所定のオーバーフロー防止処理により、前
記加算処理で加算する前の前記入力データの前記上位ビ
ットデータを前記第２のテーブル入力データとして前記
参照テーブル格納メモリに入力して、前記当該第２のテ
ーブル入力データのオーバーフローを防止する。
格納メモリ内に格納されて入出力の対応付けを定義する
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換方法であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第１の
テーブル入力データに対して、所定の加算処理により１
を加算して第２のテーブル入力データとする第１の工程
と、前記変換用参照テーブルを用いて前記第１のテーブ
ル入力データに対応付けられた第１のテーブル出力デー
タを前記参照テーブル格納メモリから出力するととも
に、同一の前記変換用参照テーブルを用いて前記第２の
テーブル入力データに対応付けられた第２のテーブル出
力データを前記参照テーブル格納メモリから出力する第
２の工程と、前記入力データのうち前記所定ビット数の
上位ビットデータを除く下位ビットデータに基づいて、
前記第１のテーブル出力データ及び前記第２のテーブル
出力データを所定の重み付け演算処理で重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する第３の工程とを備え、前記第２の工
程において、前記加算処理及び前記参照テーブル格納メ
モリに入力される第１のテーブル入力データが最大値で
ある場合に、所定のオーバーフロー防止処理により、前
記加算処理で加算する前の前記入力データの前記上位ビ
ットデータを前記第２のテーブル入力データとして前記
参照テーブル格納メモリに入力して、前記当該第２のテ
ーブル入力データのオーバーフローを防止する。
【００３３】請求項２２に記載の発明は、請求項１３な
いし請求項１６のいずれかに記載のデータ変換方法であ
って、前記第２の工程において、前記加算処理及び前記
参照テーブル格納メモリに入力される第１のテーブル入
力データが最大値である場合に、所定のオーバーフロー
防止処理により、前記加算処理で加算する前の前記入力
データの前記上位ビットデータを前記第２のテーブル入
力データとして前記参照テーブル格納メモリに入力し
て、前記当該第２のテーブル入力データのオーバーフロ
ーを防止する。
いし請求項１６のいずれかに記載のデータ変換方法であ
って、前記第２の工程において、前記加算処理及び前記
参照テーブル格納メモリに入力される第１のテーブル入
力データが最大値である場合に、所定のオーバーフロー
防止処理により、前記加算処理で加算する前の前記入力
データの前記上位ビットデータを前記第２のテーブル入
力データとして前記参照テーブル格納メモリに入力し
て、前記当該第２のテーブル入力データのオーバーフロ
ーを防止する。
【００３４】請求項２３に記載の発明は、請求項１３な
いし請求項２２のいずれかに記載のデータ変換方法であ
って、前記変換用参照テーブルが、画像データのγ変換
を行う入出力特性データを保有する。
いし請求項２２のいずれかに記載のデータ変換方法であ
って、前記変換用参照テーブルが、画像データのγ変換
を行う入出力特性データを保有する。
【００３５】請求項２４に記載の発明は、請求項１３な
いし請求項２３のいずれかに記載のデータ変換方法が、
デジタルカメラの画像データの入力時に実行される。
いし請求項２３のいずれかに記載のデータ変換方法が、
デジタルカメラの画像データの入力時に実行される。
【００３６】
【発明の実施の形態】｛第１の実施の形態｝図１はこの
発明の第１の実施の形態に係るデータ変換回路内のルッ
クアップテーブル（ＬＵＴ：変換用参照テーブル）１１
を格納するＬＵＴメモリ（参照テーブル格納メモリ）１
２を示すブロック図、図２はそのデータ変換回路を示す
ブロック図である。尚、図２及びこの明細書において、
［］で括られてセミコロンを挟んで併記された数字は、
元になる２進数のデータから抽出されたビットの最上位
位置と最下位位置をそれぞれ示しており、また「０ｘ」
とあるのは１６進数である値を示す接頭記号である。
発明の第１の実施の形態に係るデータ変換回路内のルッ
クアップテーブル（ＬＵＴ：変換用参照テーブル）１１
を格納するＬＵＴメモリ（参照テーブル格納メモリ）１
２を示すブロック図、図２はそのデータ変換回路を示す
ブロック図である。尚、図２及びこの明細書において、
［］で括られてセミコロンを挟んで併記された数字は、
元になる２進数のデータから抽出されたビットの最上位
位置と最下位位置をそれぞれ示しており、また「０ｘ」
とあるのは１６進数である値を示す接頭記号である。
【００３７】このデータ変換回路は、例えばデジタルカ
メラに内蔵されてＣＣＤ撮像された画像データのγ変換
を行う目的で使用されるものであり、図１のように所定
のビット深さ（１２ビット）で所定のワード数（２
10個）のＬＵＴメモリ１２を使用する場合に、このＬＵ
Ｔメモリ１２のワード数を越えるビット長の入力データ
Ｄｉｎ（Ｄｉｎ［１５；０］）を入力するとともに、ビ
ット深さを超えるビット長の出力データＤｏｕｔを出力
するようにしている。この場合、このデータ変換回路
は、図２の如く、所定のビット長（１６ビット）の入力
データＤｉｎの上位の所定のビット（１０ビット）であ
る第１のテーブル入力データＲＡ０をＬＵＴメモリ１２
に入力するとともに、この第１のテーブル入力データＲ
Ａ０に加算値「＋１」を加算して第２のテーブル入力デ
ータＲＡ１としてＬＵＴメモリ１２に入力し、この各テ
ーブル入力データＲＡ０，ＲＡ１に対応してルックアッ
プテーブル１１から出力される２つの第１及び第２のテ
ーブル出力データＤｏｕｔ０，Ｄｏｕｔ１を、入力デー
タＤｉｎのうちルックアップテーブル１１に入力されな
かった残りの下位ビット（１６ビット−１０ビット＝６
ビット）に基づいて重み付け演算して互いに加算し、こ
の加算後の値を、ルックアップテーブル１１内の各メモ
リセル１０同士の間で内挿補間されたデータ（「内挿補
間データ」と称す：図１中の符号Ｃｐ）として出力デー
タＤｏｕｔとする。そして、重み付け演算時に、それぞ
れの値のビット長が増大することを利用して、ルックア
ップテーブル１１のビット深さより大きいビット数の出
力データＤｏｕｔを出力する。
メラに内蔵されてＣＣＤ撮像された画像データのγ変換
を行う目的で使用されるものであり、図１のように所定
のビット深さ（１２ビット）で所定のワード数（２
10個）のＬＵＴメモリ１２を使用する場合に、このＬＵ
Ｔメモリ１２のワード数を越えるビット長の入力データ
Ｄｉｎ（Ｄｉｎ［１５；０］）を入力するとともに、ビ
ット深さを超えるビット長の出力データＤｏｕｔを出力
するようにしている。この場合、このデータ変換回路
は、図２の如く、所定のビット長（１６ビット）の入力
データＤｉｎの上位の所定のビット（１０ビット）であ
る第１のテーブル入力データＲＡ０をＬＵＴメモリ１２
に入力するとともに、この第１のテーブル入力データＲ
Ａ０に加算値「＋１」を加算して第２のテーブル入力デ
ータＲＡ１としてＬＵＴメモリ１２に入力し、この各テ
ーブル入力データＲＡ０，ＲＡ１に対応してルックアッ
プテーブル１１から出力される２つの第１及び第２のテ
ーブル出力データＤｏｕｔ０，Ｄｏｕｔ１を、入力デー
タＤｉｎのうちルックアップテーブル１１に入力されな
かった残りの下位ビット（１６ビット−１０ビット＝６
ビット）に基づいて重み付け演算して互いに加算し、こ
の加算後の値を、ルックアップテーブル１１内の各メモ
リセル１０同士の間で内挿補間されたデータ（「内挿補
間データ」と称す：図１中の符号Ｃｐ）として出力デー
タＤｏｕｔとする。そして、重み付け演算時に、それぞ
れの値のビット長が増大することを利用して、ルックア
ップテーブル１１のビット深さより大きいビット数の出
力データＤｏｕｔを出力する。
【００３８】具体的に、このデータ変換回路は、図２の
如く、１６ビットの入力データＤｉｎの上位１０ビット
のデータ（Ｄｉｎ［１５；６］）が入力されて当該１０
ビットのデータに加算値「＋１」を加算する加算部１５
と、加算部１５での加算前の１０ビットの第１のテーブ
ル入力データＲＡ０（＝Ｄｉｎ［１５；６］）と加算部
１５で加算された後の１０ビットの第２のテーブル入力
データＲＡ１（これらは図１中の入力データＩｎに相当
する）のそれぞれに対してインデックス変換を行って１
２ビットのテーブル出力データＤｏｕｔ０，Ｄｏｕｔ１
（これらは図１中の出力データＯｕｔに相当する）を出
力するルックアップテーブル１１用のＬＵＴメモリ１２
（図１参照）と、第１のテーブル入力データＲＡ０が最
大値のときに第２のテーブル出力データＤｏｕｔ１の固
有値としての最大値（この実施の形態では１ビットデー
タ）を強制的に設定する固有値設定部１６と、入力デー
タＤｉｎのうちのルックアップテーブル１１に入力され
なかった下位６ビットデータＤｉｎ［５；０］に基づい
てルックアップテーブル１１からの２つのテーブル出力
データＤｏｕｔ０，Ｄｏｕｔ１を重み付け演算し内挿補
間データＣｐを求める重み付け演算部１７とを備える。
如く、１６ビットの入力データＤｉｎの上位１０ビット
のデータ（Ｄｉｎ［１５；６］）が入力されて当該１０
ビットのデータに加算値「＋１」を加算する加算部１５
と、加算部１５での加算前の１０ビットの第１のテーブ
ル入力データＲＡ０（＝Ｄｉｎ［１５；６］）と加算部
１５で加算された後の１０ビットの第２のテーブル入力
データＲＡ１（これらは図１中の入力データＩｎに相当
する）のそれぞれに対してインデックス変換を行って１
２ビットのテーブル出力データＤｏｕｔ０，Ｄｏｕｔ１
（これらは図１中の出力データＯｕｔに相当する）を出
力するルックアップテーブル１１用のＬＵＴメモリ１２
（図１参照）と、第１のテーブル入力データＲＡ０が最
大値のときに第２のテーブル出力データＤｏｕｔ１の固
有値としての最大値（この実施の形態では１ビットデー
タ）を強制的に設定する固有値設定部１６と、入力デー
タＤｉｎのうちのルックアップテーブル１１に入力され
なかった下位６ビットデータＤｉｎ［５；０］に基づい
てルックアップテーブル１１からの２つのテーブル出力
データＤｏｕｔ０，Ｄｏｕｔ１を重み付け演算し内挿補
間データＣｐを求める重み付け演算部１７とを備える。
【００３９】ここで、上述のように、ひとつの出力デー
タＤｏｕｔを得るために入力データＤｉｎの上位１０ビ
ットデータＤｉｎ［１５；６］とそれに加算値「＋１」
を加算したデータの２つのテーブル入力データＲＡ０，
ＲＡ１をＬＵＴメモリ１２に入力する必要があることか
ら、ルックアップテーブル１１を格納するＬＵＴメモリ
１２としてデュアルポートメモリが使用されており、２
つのテーブル入力データＲＡ０，ＲＡ１がＬＵＴメモリ
１２にほぼ同時に入力されるとともに、それぞれのテー
ブル入力データＲＡ０，ＲＡ１についてルックアップテ
ーブル１１を参照した結果の１２ビットのテーブル出力
データＤｏｕｔ０，Ｄｏｕｔ１をほぼ同時に出力する。
内部のルックアップテーブル１１について図１に示した
通りである。
タＤｏｕｔを得るために入力データＤｉｎの上位１０ビ
ットデータＤｉｎ［１５；６］とそれに加算値「＋１」
を加算したデータの２つのテーブル入力データＲＡ０，
ＲＡ１をＬＵＴメモリ１２に入力する必要があることか
ら、ルックアップテーブル１１を格納するＬＵＴメモリ
１２としてデュアルポートメモリが使用されており、２
つのテーブル入力データＲＡ０，ＲＡ１がＬＵＴメモリ
１２にほぼ同時に入力されるとともに、それぞれのテー
ブル入力データＲＡ０，ＲＡ１についてルックアップテ
ーブル１１を参照した結果の１２ビットのテーブル出力
データＤｏｕｔ０，Ｄｏｕｔ１をほぼ同時に出力する。
内部のルックアップテーブル１１について図１に示した
通りである。
【００４０】固有値設定部１６は、入力データＤｉｎの
上位１０ビットデータＤｉｎ［１５；６］が最大値（＝
「０ｘ３ｆｆ」、即ち１０ビットの各値が全て「１」）
であるか否かを比較判断する比較器（ＣＭＰ）２１と、
この比較器２１での比較結果に基づいてＤｉｎ［１５；
６］が最大値（＝「０ｘ３ｆｆ」）でない場合に１２ビ
ットの第２のテーブル出力データＤｏｕｔ１としてＬＵ
Ｔメモリ１２からの第２のテーブル出力データＤｏｕｔ
１を選択する一方、比較器２１での比較結果に基づいて
Ｄｉｎ［１５；６］が最大値（＝「０ｘ３ｆｆ」）であ
る場合に、固有値として１２ビットデータの最大値（＝
「０ｘｆｆｆ」：Ｍａｘ Ｖａｌｕｅ）２２を選択して
最大値を強制的に設定するセレクタ２３とを備える。
上位１０ビットデータＤｉｎ［１５；６］が最大値（＝
「０ｘ３ｆｆ」、即ち１０ビットの各値が全て「１」）
であるか否かを比較判断する比較器（ＣＭＰ）２１と、
この比較器２１での比較結果に基づいてＤｉｎ［１５；
６］が最大値（＝「０ｘ３ｆｆ」）でない場合に１２ビ
ットの第２のテーブル出力データＤｏｕｔ１としてＬＵ
Ｔメモリ１２からの第２のテーブル出力データＤｏｕｔ
１を選択する一方、比較器２１での比較結果に基づいて
Ｄｉｎ［１５；６］が最大値（＝「０ｘ３ｆｆ」）であ
る場合に、固有値として１２ビットデータの最大値（＝
「０ｘｆｆｆ」：Ｍａｘ Ｖａｌｕｅ）２２を選択して
最大値を強制的に設定するセレクタ２３とを備える。
【００４１】また、重み付け演算部１７は、値「０ｘ４
０」から入力データＤｉｎの下位６ビットデータＤｉｎ
［５；０］を減算して７ビットの積算因子データ（第１
の積算因子データ）を出力する第１の積算因子演算部
（図２では「０ｘ４０−Ｉｎ」と標記）３１と、この第
１の積算因子演算部３１での出力データのビット数に対
応するために入力データＤｉｎの下位６ビットデータＤ
ｉｎ［５；０］の上位位置に値「０」の１ビットデータ
を付加して７ビットの積算因子データ（第２の積算因子
データ）を出力する第２の積算因子演算部（図２では
「０ Ｅｘｐａｎｄ」と標記）３２と、第１及び第２の
積算因子演算部３１，３２から出力された両積算因子デ
ータを両テーブル出力データＤｏｕｔ０，Ｄｏｕｔ１に
積算する第１及び第２の乗算器３３，３４と、この両乗
算器３３，３４での積算結果の値を互いに加算する加算
器（加算手段）３５とを備える。
０」から入力データＤｉｎの下位６ビットデータＤｉｎ
［５；０］を減算して７ビットの積算因子データ（第１
の積算因子データ）を出力する第１の積算因子演算部
（図２では「０ｘ４０−Ｉｎ」と標記）３１と、この第
１の積算因子演算部３１での出力データのビット数に対
応するために入力データＤｉｎの下位６ビットデータＤ
ｉｎ［５；０］の上位位置に値「０」の１ビットデータ
を付加して７ビットの積算因子データ（第２の積算因子
データ）を出力する第２の積算因子演算部（図２では
「０ Ｅｘｐａｎｄ」と標記）３２と、第１及び第２の
積算因子演算部３１，３２から出力された両積算因子デ
ータを両テーブル出力データＤｏｕｔ０，Ｄｏｕｔ１に
積算する第１及び第２の乗算器３３，３４と、この両乗
算器３３，３４での積算結果の値を互いに加算する加算
器（加算手段）３５とを備える。
【００４２】かかる構成のデータ変換回路の動作を説明
する。まず、図２の如く、１６ビットの入力データＤｉ
ｎのうち、上位１０ビットデータ（Ｄｉｎ［１５；
６］）が、第１のテーブル入力データＲＡ０としてＬＵ
Ｔメモリ１２、加算部１５及び固有値設定部１６の比較
器２１に入力されるとともに、残りの下位６ビットデー
タ（Ｄｉｎ［５；０］）が第１及び第２の積算因子演算
部３１，３２に入力される。
する。まず、図２の如く、１６ビットの入力データＤｉ
ｎのうち、上位１０ビットデータ（Ｄｉｎ［１５；
６］）が、第１のテーブル入力データＲＡ０としてＬＵ
Ｔメモリ１２、加算部１５及び固有値設定部１６の比較
器２１に入力されるとともに、残りの下位６ビットデー
タ（Ｄｉｎ［５；０］）が第１及び第２の積算因子演算
部３１，３２に入力される。
【００４３】加算部１５では、入力された上位１０ビッ
トデータ（Ｄｉｎ［１５；６］）に加算値「＋１」を加
算してＬＵＴメモリ１２に出力する。
トデータ（Ｄｉｎ［１５；６］）に加算値「＋１」を加
算してＬＵＴメモリ１２に出力する。
【００４４】ＬＵＴメモリ１２では、これがデュアルポ
ートメモリであることから、入力データＤｉｎの上位１
０ビットデータＲＡ０（第１のテーブル入力データ）と
これに加算値「＋１０」が加算された第２のテーブル入
力データＲＡ１とがほぼ同時に入力され、それぞれにつ
いてルックアップテーブル１１（図１参照）を参照した
結果の１２ビットの第１及び第２のテーブル出力データ
Ｄｏｕｔ０，Ｄｏｕｔ１をほぼ同時に出力する。
ートメモリであることから、入力データＤｉｎの上位１
０ビットデータＲＡ０（第１のテーブル入力データ）と
これに加算値「＋１０」が加算された第２のテーブル入
力データＲＡ１とがほぼ同時に入力され、それぞれにつ
いてルックアップテーブル１１（図１参照）を参照した
結果の１２ビットの第１及び第２のテーブル出力データ
Ｄｏｕｔ０，Ｄｏｕｔ１をほぼ同時に出力する。
【００４５】ここで、入力データＤｉｎの上位１０ビッ
トデータ（Ｄｉｎ［１５；６］＝ＲＡ０）が最大値「０
ｘ３ｆｆ」である場合は、加算部１５で値「＋１」を加
算して第２のテーブル入力データＲＡ１を出力しようと
すると、図３中の点Ｐｏｖｅｒのように第２のテーブル
入力データＲＡ１がオーバーフローしてしまうため、Ｌ
ＵＴメモリ１２内のルックアップテーブル１１に対応し
たメモリセル１０が存在しないことになる。したがっ
て、このときの第２のテーブル入力データＲＡ１に対応
する第２のテーブル出力データＤｏｕｔ１の値をどうす
るかが問題となるが、この場合には、固有値設定部１６
の比較器２１においてＤｉｎ［１５；６］が最大値（＝
「０ｘ３ｆｆ」）である旨を比較判断し、これに基づい
てセレクタ２３で１２ビットデータの最大値（Ｍａｘ
Ｖａｌｕｅ：例えば０ｘｆｆｆ）２２（図３中の点Ｐ
ｒ）を選択して、この最大値を第２のテーブル出力デー
タＤｏｕｔ１の値として強制的に設定する。一方、固有
値設定部１６の比較器２１においてＤｉｎ［１５；６］
が最大値（＝「０ｘ３ｆｆ」）でない旨を比較判断した
場合には、第２のテーブル出力データＤｏｕｔ１として
はルックアップテーブル１１での参照結果をそのまま適
用する。
トデータ（Ｄｉｎ［１５；６］＝ＲＡ０）が最大値「０
ｘ３ｆｆ」である場合は、加算部１５で値「＋１」を加
算して第２のテーブル入力データＲＡ１を出力しようと
すると、図３中の点Ｐｏｖｅｒのように第２のテーブル
入力データＲＡ１がオーバーフローしてしまうため、Ｌ
ＵＴメモリ１２内のルックアップテーブル１１に対応し
たメモリセル１０が存在しないことになる。したがっ
て、このときの第２のテーブル入力データＲＡ１に対応
する第２のテーブル出力データＤｏｕｔ１の値をどうす
るかが問題となるが、この場合には、固有値設定部１６
の比較器２１においてＤｉｎ［１５；６］が最大値（＝
「０ｘ３ｆｆ」）である旨を比較判断し、これに基づい
てセレクタ２３で１２ビットデータの最大値（Ｍａｘ
Ｖａｌｕｅ：例えば０ｘｆｆｆ）２２（図３中の点Ｐ
ｒ）を選択して、この最大値を第２のテーブル出力デー
タＤｏｕｔ１の値として強制的に設定する。一方、固有
値設定部１６の比較器２１においてＤｉｎ［１５；６］
が最大値（＝「０ｘ３ｆｆ」）でない旨を比較判断した
場合には、第２のテーブル出力データＤｏｕｔ１として
はルックアップテーブル１１での参照結果をそのまま適
用する。
【００４６】次に、重み付け演算部１７においては、入
力データＤｉｎの下位６ビットデータＤｉｎ［５；０］
が入力された第１の積算因子演算部３１が、７ビットの
値「０ｘ４０」から下位６ビットデータＤｉｎ［５；
０］を減算して７ビットの第１の積算因子データを第１
の乗算器３３に出力する。尚、この第１の積算因子デー
タはアンダーフローせず、最小値は「０ｘ０」となる。
第１の乗算器３３では、ＬＵＴメモリ１２から出力され
た第１のテーブル出力データＤｏｕｔ０に第１の積算因
子データを積算し、１８ビット長の第１の積算結果デー
タＤｍｕｌＡ［１７；０］を出力する。
力データＤｉｎの下位６ビットデータＤｉｎ［５；０］
が入力された第１の積算因子演算部３１が、７ビットの
値「０ｘ４０」から下位６ビットデータＤｉｎ［５；
０］を減算して７ビットの第１の積算因子データを第１
の乗算器３３に出力する。尚、この第１の積算因子デー
タはアンダーフローせず、最小値は「０ｘ０」となる。
第１の乗算器３３では、ＬＵＴメモリ１２から出力され
た第１のテーブル出力データＤｏｕｔ０に第１の積算因
子データを積算し、１８ビット長の第１の積算結果デー
タＤｍｕｌＡ［１７；０］を出力する。
【００４７】これとほぼ同時に併行して、第２の積算因
子演算部３２が、第１の積算因子演算部３１での出力デ
ータのビット数に対応するために入力データＤｉｎの下
位６ビットデータＤｉｎ［５；０］の上位位置に値
「０」の１ビットデータを付加して７ビットの第２の積
算因子データを第２の乗算器３４に出力する。尚、この
第２の積算因子データはオーバーフローせず、最大値は
「０ｘ３ｆ」となる。第２の乗算器３４では、固有値設
定部１６のセレクタ２３で選択された第２のテーブル出
力データＤｏｕｔ１に第２の積算因子データを積算し、
１８ビット長の第２の積算結果データＤｍｕｌＢ［１
７；０］を出力する。
子演算部３２が、第１の積算因子演算部３１での出力デ
ータのビット数に対応するために入力データＤｉｎの下
位６ビットデータＤｉｎ［５；０］の上位位置に値
「０」の１ビットデータを付加して７ビットの第２の積
算因子データを第２の乗算器３４に出力する。尚、この
第２の積算因子データはオーバーフローせず、最大値は
「０ｘ３ｆ」となる。第２の乗算器３４では、固有値設
定部１６のセレクタ２３で選択された第２のテーブル出
力データＤｏｕｔ１に第２の積算因子データを積算し、
１８ビット長の第２の積算結果データＤｍｕｌＢ［１
７；０］を出力する。
【００４８】しかる後、加算器３５において、両乗算器
３３，３４で積算された両積算結果データＤｍｕｌＡ
［１７；０］，ＤｍｕｌＢ［１７；０］を互いに加算
し、１８ビット長の仮出力データＤｏｕｔｔｅｍｐ［１
７；０］を出力する。そして、このうちの必要なビット
数を上位から抽出する。例えば、出力データとして１６
ビット長のデータが必要であれば、仮出力データＤｏｕ
ｔｔｅｍｐの上位１６ビットデータＤｏｕｔｔｅｍｐ
［１７；２］を抽出し、これを１６ビット長の出力デー
タＤｏｕｔ［１５；０］とすればよい。この出力データ
Ｄｏｕｔ［１５；０］は、例えば図１中において第１の
テーブル入力データＲＡ０としてアドレス「Ａ」のメモ
リセル１０が、第２のテーブル入力データＲＡ１（＝Ｒ
Ａ０＋１）としてアドレス「Ｂ」のメモリセル１０がそ
れぞれ指定された場合に、この両アドレス「Ａ」「Ｂ」
の間の中間位置の値を、入力データＤｉｎの下位６ビッ
トデータＤｉｎ［５；０］の値に基づいて擬似的に内挿
補間された内挿補間データとして出力される。
３３，３４で積算された両積算結果データＤｍｕｌＡ
［１７；０］，ＤｍｕｌＢ［１７；０］を互いに加算
し、１８ビット長の仮出力データＤｏｕｔｔｅｍｐ［１
７；０］を出力する。そして、このうちの必要なビット
数を上位から抽出する。例えば、出力データとして１６
ビット長のデータが必要であれば、仮出力データＤｏｕ
ｔｔｅｍｐの上位１６ビットデータＤｏｕｔｔｅｍｐ
［１７；２］を抽出し、これを１６ビット長の出力デー
タＤｏｕｔ［１５；０］とすればよい。この出力データ
Ｄｏｕｔ［１５；０］は、例えば図１中において第１の
テーブル入力データＲＡ０としてアドレス「Ａ」のメモ
リセル１０が、第２のテーブル入力データＲＡ１（＝Ｒ
Ａ０＋１）としてアドレス「Ｂ」のメモリセル１０がそ
れぞれ指定された場合に、この両アドレス「Ａ」「Ｂ」
の間の中間位置の値を、入力データＤｉｎの下位６ビッ
トデータＤｉｎ［５；０］の値に基づいて擬似的に内挿
補間された内挿補間データとして出力される。
【００４９】このように、入力データＤｉｎの上位１０
ビットデータＤｉｎ［１５；６］とこれに加算値「＋
１」を加算した値とに基づいてＬＵＴメモリ１２内のル
ックアップテーブル１１中の互いに隣合うメモリセル１
０をアドレス指定し、その間の中間位置の値を、入力デ
ータＤｉｎの下位６ビットデータＤｉｎ［５；０］の値
に基づいてＬＵＴメモリ１２の外部で内挿補間している
ので、ＬＵＴメモリ１２のビット深さとワード数を可及
的に小さく抑えつつ、このＬＵＴメモリ１２のビット深
さを超える精度の変換出力データＤｏｕｔを容易に得る
ことができる。
ビットデータＤｉｎ［１５；６］とこれに加算値「＋
１」を加算した値とに基づいてＬＵＴメモリ１２内のル
ックアップテーブル１１中の互いに隣合うメモリセル１
０をアドレス指定し、その間の中間位置の値を、入力デ
ータＤｉｎの下位６ビットデータＤｉｎ［５；０］の値
に基づいてＬＵＴメモリ１２の外部で内挿補間している
ので、ＬＵＴメモリ１２のビット深さとワード数を可及
的に小さく抑えつつ、このＬＵＴメモリ１２のビット深
さを超える精度の変換出力データＤｏｕｔを容易に得る
ことができる。
【００５０】また、ルックアップテーブル１１を格納し
たＬＵＴメモリ１２としてデュアルポートメモリを適用
しているので、小さなメモリサイズであっても、２つの
テーブル入力データＲＡ０，ＲＡ１を効率よく入力で
き、且つ２つのテーブル出力データＤｏｕｔ０，Ｄｏｕ
ｔ１を効率良く出力できる。
たＬＵＴメモリ１２としてデュアルポートメモリを適用
しているので、小さなメモリサイズであっても、２つの
テーブル入力データＲＡ０，ＲＡ１を効率よく入力で
き、且つ２つのテーブル出力データＤｏｕｔ０，Ｄｏｕ
ｔ１を効率良く出力できる。
【００５１】｛第２の実施の形態｝図４はこの発明の第
２の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図４では第１の実施の形態と同様の機能
を有する要素については同一符号を付している。
２の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図４では第１の実施の形態と同様の機能
を有する要素については同一符号を付している。
【００５２】第１の実施の形態では、ルックアップテー
ブル１１を格納したＬＵＴメモリ１２としてデュアルポ
ートメモリを適用していたが、この実施の形態のデータ
変換回路は、図４の如く、ＬＵＴメモリ１２Ａとしてシ
ングルポートメモリを使用し、出力データＤｏｕｔとし
て１画素の出力処理を行うための画素クロック信号（Ｐ
ｉｘｅｌ Ｃｌｏｃｋ）の１周期間に２回の入力データ
Ｄｉｎを入力する必要があることから、その同期を行い
ながら第１のテーブル出力データ（第１の実施の形態の
符号Ｄｏｕｔ０に相当）と第２のテーブル出力データ
（第１の実施の形態の符号Ｄｏｕｔ１に相当）とを交互
に切り替えて出力するためのレジスタ群（テーブル出力
データ切換手段）４０を設けるとともに、ＬＵＴメモリ
１２Ａにテーブル入力データＲＡを入力する際に元の入
力データＤｉｎの１０ビットデータＤｉｎ［１５；６］
と加算部１５での加算値「＋１」の加算後のデータとを
交互に切り替えるためのセレクタ（テーブル入力データ
切換手段）４７とを追加している。尚、固有値設定部１
６及び重み付け演算部１７の構成は第１の実施の形態と
同様であるため、ここでは第１の実施の形態と異なる要
素についてのみ説明する。
ブル１１を格納したＬＵＴメモリ１２としてデュアルポ
ートメモリを適用していたが、この実施の形態のデータ
変換回路は、図４の如く、ＬＵＴメモリ１２Ａとしてシ
ングルポートメモリを使用し、出力データＤｏｕｔとし
て１画素の出力処理を行うための画素クロック信号（Ｐ
ｉｘｅｌ Ｃｌｏｃｋ）の１周期間に２回の入力データ
Ｄｉｎを入力する必要があることから、その同期を行い
ながら第１のテーブル出力データ（第１の実施の形態の
符号Ｄｏｕｔ０に相当）と第２のテーブル出力データ
（第１の実施の形態の符号Ｄｏｕｔ１に相当）とを交互
に切り替えて出力するためのレジスタ群（テーブル出力
データ切換手段）４０を設けるとともに、ＬＵＴメモリ
１２Ａにテーブル入力データＲＡを入力する際に元の入
力データＤｉｎの１０ビットデータＤｉｎ［１５；６］
と加算部１５での加算値「＋１」の加算後のデータとを
交互に切り替えるためのセレクタ（テーブル入力データ
切換手段）４７とを追加している。尚、固有値設定部１
６及び重み付け演算部１７の構成は第１の実施の形態と
同様であるため、ここでは第１の実施の形態と異なる要
素についてのみ説明する。
【００５３】レジスタ群４０は、レジスタ４１〜４４か
ら構成されており、画素クロック信号（Ｐｉｘｅｌ Ｃ
ｌｏｃｋ）に同期して、ＬＵＴメモリ１２Ａからの出力
データを交互に読み取って、重み付け演算部１７の第１
の乗算器３３と固有値設定部１６のセレクタ２３とにそ
れぞれ振り分けて出力する。
ら構成されており、画素クロック信号（Ｐｉｘｅｌ Ｃ
ｌｏｃｋ）に同期して、ＬＵＴメモリ１２Ａからの出力
データを交互に読み取って、重み付け演算部１７の第１
の乗算器３３と固有値設定部１６のセレクタ２３とにそ
れぞれ振り分けて出力する。
【００５４】具体的に、レジスタ群４０の第１のレジス
タ４１は、例えば図５中の符号Ｅｄ１のように、反転回
路（ＮＯＴ回路）４８により反転された画素クロック信
号（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち上がりタイミング
（即ち、元の画素クロック信号の立ち下がりタイミン
グ：第１のパルス状態）から、次の同様のタイミングＥ
ｄ２まで、ＬＵＴメモリ１２Ａからの出力データを保持
し、この保持したデータを次段の第２のレジスタ４２に
伝達する。
タ４１は、例えば図５中の符号Ｅｄ１のように、反転回
路（ＮＯＴ回路）４８により反転された画素クロック信
号（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち上がりタイミング
（即ち、元の画素クロック信号の立ち下がりタイミン
グ：第１のパルス状態）から、次の同様のタイミングＥ
ｄ２まで、ＬＵＴメモリ１２Ａからの出力データを保持
し、この保持したデータを次段の第２のレジスタ４２に
伝達する。
【００５５】レジスタ群４０の第２のレジスタ４２は、
例えば図５中の符号Ｅｕ２のように、画素クロック信号
（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち上がりタイミング
（第２のパルス状態）から、次の同様のタイミングＥｕ
３まで、第１のレジスタ４１からの出力データを保持
し、この保持したデータを重み付け演算部１７の第１の
乗算器３３に伝達する。
例えば図５中の符号Ｅｕ２のように、画素クロック信号
（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち上がりタイミング
（第２のパルス状態）から、次の同様のタイミングＥｕ
３まで、第１のレジスタ４１からの出力データを保持
し、この保持したデータを重み付け演算部１７の第１の
乗算器３３に伝達する。
【００５６】レジスタ群４０の第３のレジスタ４３は、
画素クロック信号（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち上
がりタイミング（図５中の符号Ｅｕ２）から、次の同様
のタイミングＥｕ３まで、ＬＵＴメモリ１２Ａ第からの
出力データを保持し、この保持したデータを固有値設定
部１６のセレクタ２３に伝達する。
画素クロック信号（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち上
がりタイミング（図５中の符号Ｅｕ２）から、次の同様
のタイミングＥｕ３まで、ＬＵＴメモリ１２Ａ第からの
出力データを保持し、この保持したデータを固有値設定
部１６のセレクタ２３に伝達する。
【００５７】第４のレジスタ４４は、固有値設定部１６
の比較器２１に上位１０ビットデータＤｉｎ［１５；
６］を、重み付け演算部１７の第１及び第２の積算因子
演算部３１，３２に下位６ビットデータＤｉｎ［５；
０］を与える際に、その各データについて上記した第１
〜第４のレジスタ４１〜４３と同期をとるための遅延回
路として機能するものである。
の比較器２１に上位１０ビットデータＤｉｎ［１５；
６］を、重み付け演算部１７の第１及び第２の積算因子
演算部３１，３２に下位６ビットデータＤｉｎ［５；
０］を与える際に、その各データについて上記した第１
〜第４のレジスタ４１〜４３と同期をとるための遅延回
路として機能するものである。
【００５８】このようにレジスタ群４０が構成されるこ
とで、ＬＵＴメモリ１２Ａからの出力データが画素クロ
ック信号（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち下がり時に
第１のレジスタ４１に格納され、次の画素クロック信号
（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち上がり時に第２のレ
ジスタ４２から重み付け演算部１７の第１の乗算器３３
へ出力され、前記ＬＵＴメモリ１２Ａからの出力データ
が画素クロック信号（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち
上がり時に第３のレジスタ４３に格納されて、固有値設
定部１６のセレクタ２３に出力されるので、図５のよう
に画素クロック信号の一周期内においてＬＵＴメモリ１
２Ａからの出力データに２回アクセスして出力データを
得ることができる。尚、ここでは、第１のレジスタ４１
が画素クロック信号の立ち下がりタイミングで動作し、
第３のレジスタ４３が画素クロック信号の立ち上がりタ
イミングで動作するようにしていたが、倍速のクロック
を使用し、立ち上がり動作のみで、同様の動作を行うこ
とも出来る。
とで、ＬＵＴメモリ１２Ａからの出力データが画素クロ
ック信号（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち下がり時に
第１のレジスタ４１に格納され、次の画素クロック信号
（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち上がり時に第２のレ
ジスタ４２から重み付け演算部１７の第１の乗算器３３
へ出力され、前記ＬＵＴメモリ１２Ａからの出力データ
が画素クロック信号（Ｐｉｘｅｌ Ｃｌｏｃｋ）の立ち
上がり時に第３のレジスタ４３に格納されて、固有値設
定部１６のセレクタ２３に出力されるので、図５のよう
に画素クロック信号の一周期内においてＬＵＴメモリ１
２Ａからの出力データに２回アクセスして出力データを
得ることができる。尚、ここでは、第１のレジスタ４１
が画素クロック信号の立ち下がりタイミングで動作し、
第３のレジスタ４３が画素クロック信号の立ち上がりタ
イミングで動作するようにしていたが、倍速のクロック
を使用し、立ち上がり動作のみで、同様の動作を行うこ
とも出来る。
【００５９】セレクタ４７は、入力データＤｉｎの上位
１０ビットデータＤｉｎ［１５；６］と、この上位１０
ビットデータＤｉｎ［１５；６］に対して加算部１５で
加算値「＋１」を加算したデータとをテーブル入力デー
タＲＡとして交互にＬＵＴメモリ１２Ａに入力するため
のスイッチング素子である。
１０ビットデータＤｉｎ［１５；６］と、この上位１０
ビットデータＤｉｎ［１５；６］に対して加算部１５で
加算値「＋１」を加算したデータとをテーブル入力デー
タＲＡとして交互にＬＵＴメモリ１２Ａに入力するため
のスイッチング素子である。
【００６０】以上のように、この実施の形態では、ＬＵ
Ｔメモリ１２Ａとしてシングルポートメモリを使用した
としても、入力データＤｉｎに対して第１の実施の形態
と同様の出力データＤｏｕｔを出力することができるた
め、第１の実施の形態と同様の効果を得ることができ
る。特に、画素クロック信号（Ｐｉｘｅｌ Ｃｌｏｃ
ｋ）の１周期内にＬＵＴメモリ１２Ａからの出力データ
を２回読み出すことで、処理速度としても第１の実施の
形態より遅くなるのを防止できる。そして、シングルポ
ートメモリは通常デュアルポートメモリによりもメモリ
サイズが小さくて済むという利点がある。
Ｔメモリ１２Ａとしてシングルポートメモリを使用した
としても、入力データＤｉｎに対して第１の実施の形態
と同様の出力データＤｏｕｔを出力することができるた
め、第１の実施の形態と同様の効果を得ることができ
る。特に、画素クロック信号（Ｐｉｘｅｌ Ｃｌｏｃ
ｋ）の１周期内にＬＵＴメモリ１２Ａからの出力データ
を２回読み出すことで、処理速度としても第１の実施の
形態より遅くなるのを防止できる。そして、シングルポ
ートメモリは通常デュアルポートメモリによりもメモリ
サイズが小さくて済むという利点がある。
【００６１】｛第３の実施の形態｝図６はこの発明の第
３の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図６では第１の実施の形態と同様の機能
を有する要素については同一符号を付している。この実
施の形態のデータ変換回路は、第１の実施の形態に対し
て、固有値設定部１６を省略したものである。即ち、第
１の実施の形態で説明したＬＵＴメモリ１２と同様のデ
ュアルポートメモリを使用し、また、ＬＵＴメモリ１２
からの２つの出力を、入力データＤｉｎの下位６ビット
データＤｉｎ［５；０］を用いて重み付け演算部１７で
重み付け演算して、出力データＤｏｕｔのビット長を増
やして出力する点で、第１の実施の形態と同様である。
３の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図６では第１の実施の形態と同様の機能
を有する要素については同一符号を付している。この実
施の形態のデータ変換回路は、第１の実施の形態に対し
て、固有値設定部１６を省略したものである。即ち、第
１の実施の形態で説明したＬＵＴメモリ１２と同様のデ
ュアルポートメモリを使用し、また、ＬＵＴメモリ１２
からの２つの出力を、入力データＤｉｎの下位６ビット
データＤｉｎ［５；０］を用いて重み付け演算部１７で
重み付け演算して、出力データＤｏｕｔのビット長を増
やして出力する点で、第１の実施の形態と同様である。
【００６２】ただし、入力データＤｉｎの上位１０ビッ
トデータ（Ｄｉｎ［１５；６］＝ＲＡ０）が最大値「０
ｘ３ｆｆ」である場合は、加算部１５で値「＋１」を加
算して第２のテーブル入力データＲＡ１を出力しようと
すると、図３中の点Ｐｏｖｅｒのように第２のテーブル
入力データＲＡ１がオーバーフローしてしまうため、Ｌ
ＵＴメモリ１２内のルックアップテーブル１１に対応し
たメモリセル１０が存在しないことになる。したがっ
て、このときには、オーバーフロー防止部５１により第
２のテーブル入力データＲＡ１のオーバーフローを防止
している。
トデータ（Ｄｉｎ［１５；６］＝ＲＡ０）が最大値「０
ｘ３ｆｆ」である場合は、加算部１５で値「＋１」を加
算して第２のテーブル入力データＲＡ１を出力しようと
すると、図３中の点Ｐｏｖｅｒのように第２のテーブル
入力データＲＡ１がオーバーフローしてしまうため、Ｌ
ＵＴメモリ１２内のルックアップテーブル１１に対応し
たメモリセル１０が存在しないことになる。したがっ
て、このときには、オーバーフロー防止部５１により第
２のテーブル入力データＲＡ１のオーバーフローを防止
している。
【００６３】具体的に、オーバーフロー防止部５１は、
入力データＤｉｎの上位１０ビットデータＤｉｎ［１
５；６］が最大値（＝「０ｘ３ｆｆ」、即ち１０ビット
の各値が全て「１」）であるか否かを比較判断する比較
器（ＣＭＰ）５２と、この比較器２１での比較結果に基
づいてＤｉｎ［１５；６］が最大値（＝「０ｘ３ｆ
ｆ」）でない場合に加算部１５からの出力データ（即
ち、入力データＤｉｎの上位１０ビットデータＤｉｎ
［１５；６］に加算値「＋１」を加算した値）を選択す
る一方、比較器２１での比較結果に基づいてＤｉｎ［１
５；６］が最大値（＝「０ｘ３ｆｆ」）である場合に最
大値（＝「０ｘ３ｆｆ」を選択するセレクタ５３とを備
える。
入力データＤｉｎの上位１０ビットデータＤｉｎ［１
５；６］が最大値（＝「０ｘ３ｆｆ」、即ち１０ビット
の各値が全て「１」）であるか否かを比較判断する比較
器（ＣＭＰ）５２と、この比較器２１での比較結果に基
づいてＤｉｎ［１５；６］が最大値（＝「０ｘ３ｆ
ｆ」）でない場合に加算部１５からの出力データ（即
ち、入力データＤｉｎの上位１０ビットデータＤｉｎ
［１５；６］に加算値「＋１」を加算した値）を選択す
る一方、比較器２１での比較結果に基づいてＤｉｎ［１
５；６］が最大値（＝「０ｘ３ｆｆ」）である場合に最
大値（＝「０ｘ３ｆｆ」を選択するセレクタ５３とを備
える。
【００６４】これにより、第２のテーブル入力データＲ
Ａ１のオーバーフローを効率よく防止できる。
Ａ１のオーバーフローを効率よく防止できる。
【００６５】ただし、この実施の形態によれば、第２の
テーブル出力データＤｏｕｔ１の最大値を強制的に設定
していた第１の実施の形態に比べると、ＬＵＴメモリ１
２の第２のテーブル入力データＲＡ１のオーバーフロー
を防止するだけであり、そのテーブル出力データＤｏｕ
ｔ１は、最大値である第２のテーブル入力データＲＡ１
に対応したルックアップテーブル１１内のデータそのも
のが出力されることになるため、第２のテーブル出力デ
ータＤｏｕｔ１の最大値を可能なレンジにおける出力最
大値に設定できる保証はない。このため、かかる保証が
不必要な場合に有効である。
テーブル出力データＤｏｕｔ１の最大値を強制的に設定
していた第１の実施の形態に比べると、ＬＵＴメモリ１
２の第２のテーブル入力データＲＡ１のオーバーフロー
を防止するだけであり、そのテーブル出力データＤｏｕ
ｔ１は、最大値である第２のテーブル入力データＲＡ１
に対応したルックアップテーブル１１内のデータそのも
のが出力されることになるため、第２のテーブル出力デ
ータＤｏｕｔ１の最大値を可能なレンジにおける出力最
大値に設定できる保証はない。このため、かかる保証が
不必要な場合に有効である。
【００６６】｛第４の実施の形態｝図７はこの発明の第
４の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図７では第１の実施の形態と同様の機能
を有する要素については同一符号を付している。
４の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図７では第１の実施の形態と同様の機能
を有する要素については同一符号を付している。
【００６７】このデータ変換回路は、特に固有値設定部
１６に関して、出力データＤｏｕｔのレンジの全てにつ
いて確実に最大値を扱いたい場合に適用されるものであ
り、そのために、重み付け演算部１７及び固有値設定部
１６に入力されるデータについては事前に１６ビット長
を確保しておくことが望ましい。しかしながら、ＬＵＴ
メモリ１２からの２つのテーブル出力データＤｏｕｔ
０，Ｄｏｕｔ１はいずれも１２ビット長であるため、４
ビット長分のデータを補う必要がある。このため、この
実施の形態では、ＬＵＴメモリ１２から出力される第１
及び第２のテーブル出力データＤｏｕｔ０，Ｄｏｕｔ１
のビット長を調節するためのビット長調整手段５５，５
６を設け、このビット長調整手段５５，５６により、１
２ビット長の第１及び第２のテーブル出力データＤｏｕ
ｔ０，Ｄｏｕｔ１の下位ビット側にそれぞれ４ビットの
ゼロ値データＭｏＡ［３；０］，ＭｏＢ［３；０］を付
加ている。その結果、これらのデータはいずれも最終的
な出力データＤｏｕｔと同じビット長の１６ビットに設
定されることになる。
１６に関して、出力データＤｏｕｔのレンジの全てにつ
いて確実に最大値を扱いたい場合に適用されるものであ
り、そのために、重み付け演算部１７及び固有値設定部
１６に入力されるデータについては事前に１６ビット長
を確保しておくことが望ましい。しかしながら、ＬＵＴ
メモリ１２からの２つのテーブル出力データＤｏｕｔ
０，Ｄｏｕｔ１はいずれも１２ビット長であるため、４
ビット長分のデータを補う必要がある。このため、この
実施の形態では、ＬＵＴメモリ１２から出力される第１
及び第２のテーブル出力データＤｏｕｔ０，Ｄｏｕｔ１
のビット長を調節するためのビット長調整手段５５，５
６を設け、このビット長調整手段５５，５６により、１
２ビット長の第１及び第２のテーブル出力データＤｏｕ
ｔ０，Ｄｏｕｔ１の下位ビット側にそれぞれ４ビットの
ゼロ値データＭｏＡ［３；０］，ＭｏＢ［３；０］を付
加ている。その結果、これらのデータはいずれも最終的
な出力データＤｏｕｔと同じビット長の１６ビットに設
定されることになる。
【００６８】また、これに伴って、符号２２で示される
テーブル出力データＤｏｕｔ０，Ｄｏｕｔ１の最大値
（Ｍａｘ Ｖａｌｕｅ）は、１６ビット長に設定されて
いる。
テーブル出力データＤｏｕｔ０，Ｄｏｕｔ１の最大値
（Ｍａｘ Ｖａｌｕｅ）は、１６ビット長に設定されて
いる。
【００６９】その他の構成は第１の実施の形態と同様で
ある。
ある。
【００７０】この実施の形態によると、出力データＤｏ
ｕｔについてレンジの最大値を含む完全な折れ線特性を
実現できる。
ｕｔについてレンジの最大値を含む完全な折れ線特性を
実現できる。
【００７１】｛第５の実施の形態｝図８はこの発明の第
５の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図８では第１の実施の形態と同様の機能
を有する要素については同一符号を付している。
５の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図８では第１の実施の形態と同様の機能
を有する要素については同一符号を付している。
【００７２】このデータ変換回路は、入力データＤｉｎ
（Ｄｉｎ［１５；０］）のうち変換用参照テーブルの入
力フォーマットに対応するビット長（１０ビット）の上
位ビットデータＤｉｎ［１５；６］としての第１のテー
ブル入力データに対して、値「＋１」を加算して第２の
テーブル入力データとする加算部（加算手段）１５と、
入力データＤｉｎのうち上位ビットデータＤｉｎ［１
５；６］の値が偶数値の時の値ＲＡｅを格納するシング
ルポートメモリで構成された偶数アドレステーブル格納
メモリ１２Ｂと、上位ビットデータＤｉｎ［１５；６］
の値が奇数値の時の値ＲＡｏを格納するシングルポート
メモリで構成された奇数アドレステーブル格納メモリ１
２Ｃと、偶数アドレステーブル格納メモリ１２Ｂの入力
部に配置され、上位ビットデータＤｉｎ［１５；６］が
偶数値の時は、第１のテーブル入力データ（この場合は
符号ＲＡｅ）を偶数アドレステーブル格納メモリ１２Ｂ
のアドレスとして入力し、上位ビットデータＤｉｎ［１
５；６］が奇数値の時は、第２のテーブル入力データ
（この場合は符号ＲＡｅ）を偶数アドレステーブル格納
メモリ１２Ｂのアドレスとして入力する第１のアドレス
セレクタ６１と、奇数アドレステーブル格納メモリ１２
Ｃの入力部に配置され、上位ビットデータＤｉｎ［１
５；６］が偶数値の時は、第２のテーブル入力データ
（この場合は符号ＲＡｏ）を奇数アドレステーブル格納
メモリ１２Ｃのアドレスとして入力し、上位ビットデー
タＤｉｎ［１５；６］が奇数値の時は、第１のテーブル
入力データ（この場合は符号ＲＡｏ）を奇数アドレステ
ーブル格納メモリ１２Ｃのアドレスとして入力する第２
のアドレスセレクタ６２と、偶数アドレステーブル格納
メモリ１２Ｂ及び奇数アドレステーブル格納メモリ１２
Ｃの出力部に配置され、上位ビットデータＤｉｎ［１
５；６］が偶数値の時は、偶数アドレステーブル格納メ
モリ１２Ｂの出力データＤｏｕｔｅを第１のテーブル出
力データとして出力し、上位ビットデータＤｉｎ［１
５；６］が奇数値の時は、奇数アドレステーブル格納メ
モリ１２Ｃの出力データＤｏｕｔｏを第１のテーブル出
力データとして出力する第１のデータセレクタ６３と、
偶数アドレステーブル格納メモリ１２Ｂ及び奇数アドレ
ステーブル格納メモリ１２Ｃの出力部に配置され、上位
ビットデータＤｉｎ［１５；６］が偶数値の時は、奇数
アドレステーブル格納メモリ１２Ｃの出力データＤｏｕ
ｔｏを第２のテーブル出力データとして出力し、上位ビ
ットデータＤｉｎ［１５；６］が奇数値の時は、偶数ア
ドレステーブル格納メモリ１２Ｂの出力データＤｏｕｔ
ｅを第２のテーブル出力データとして出力する第２のデ
ータセレクタ６４と、入力データのうち所定ビット数の
上位ビットデータＤｉｎ［１５；６］を除く下位ビット
データに基づいて、第１のテーブル出力データ及び第２
のテーブル出力データを重み付け演算し、両テーブル出
力データの間を内挿補間して、出力データを算出する重
み付け演算部１７（第１の実施の形態と同様）と、上位
ビットデータＤｉｎ［１５；６］（第１のテーブル入力
データ）が最大値のときに第２のテーブル出力データ
（この場合、必ず奇数となるため符号Ｄｏｕｔｏとな
る）の固有値としての最大値を強制的に設定する固有値
設定部１６（第１の実施の形態と同様）を備える。
（Ｄｉｎ［１５；０］）のうち変換用参照テーブルの入
力フォーマットに対応するビット長（１０ビット）の上
位ビットデータＤｉｎ［１５；６］としての第１のテー
ブル入力データに対して、値「＋１」を加算して第２の
テーブル入力データとする加算部（加算手段）１５と、
入力データＤｉｎのうち上位ビットデータＤｉｎ［１
５；６］の値が偶数値の時の値ＲＡｅを格納するシング
ルポートメモリで構成された偶数アドレステーブル格納
メモリ１２Ｂと、上位ビットデータＤｉｎ［１５；６］
の値が奇数値の時の値ＲＡｏを格納するシングルポート
メモリで構成された奇数アドレステーブル格納メモリ１
２Ｃと、偶数アドレステーブル格納メモリ１２Ｂの入力
部に配置され、上位ビットデータＤｉｎ［１５；６］が
偶数値の時は、第１のテーブル入力データ（この場合は
符号ＲＡｅ）を偶数アドレステーブル格納メモリ１２Ｂ
のアドレスとして入力し、上位ビットデータＤｉｎ［１
５；６］が奇数値の時は、第２のテーブル入力データ
（この場合は符号ＲＡｅ）を偶数アドレステーブル格納
メモリ１２Ｂのアドレスとして入力する第１のアドレス
セレクタ６１と、奇数アドレステーブル格納メモリ１２
Ｃの入力部に配置され、上位ビットデータＤｉｎ［１
５；６］が偶数値の時は、第２のテーブル入力データ
（この場合は符号ＲＡｏ）を奇数アドレステーブル格納
メモリ１２Ｃのアドレスとして入力し、上位ビットデー
タＤｉｎ［１５；６］が奇数値の時は、第１のテーブル
入力データ（この場合は符号ＲＡｏ）を奇数アドレステ
ーブル格納メモリ１２Ｃのアドレスとして入力する第２
のアドレスセレクタ６２と、偶数アドレステーブル格納
メモリ１２Ｂ及び奇数アドレステーブル格納メモリ１２
Ｃの出力部に配置され、上位ビットデータＤｉｎ［１
５；６］が偶数値の時は、偶数アドレステーブル格納メ
モリ１２Ｂの出力データＤｏｕｔｅを第１のテーブル出
力データとして出力し、上位ビットデータＤｉｎ［１
５；６］が奇数値の時は、奇数アドレステーブル格納メ
モリ１２Ｃの出力データＤｏｕｔｏを第１のテーブル出
力データとして出力する第１のデータセレクタ６３と、
偶数アドレステーブル格納メモリ１２Ｂ及び奇数アドレ
ステーブル格納メモリ１２Ｃの出力部に配置され、上位
ビットデータＤｉｎ［１５；６］が偶数値の時は、奇数
アドレステーブル格納メモリ１２Ｃの出力データＤｏｕ
ｔｏを第２のテーブル出力データとして出力し、上位ビ
ットデータＤｉｎ［１５；６］が奇数値の時は、偶数ア
ドレステーブル格納メモリ１２Ｂの出力データＤｏｕｔ
ｅを第２のテーブル出力データとして出力する第２のデ
ータセレクタ６４と、入力データのうち所定ビット数の
上位ビットデータＤｉｎ［１５；６］を除く下位ビット
データに基づいて、第１のテーブル出力データ及び第２
のテーブル出力データを重み付け演算し、両テーブル出
力データの間を内挿補間して、出力データを算出する重
み付け演算部１７（第１の実施の形態と同様）と、上位
ビットデータＤｉｎ［１５；６］（第１のテーブル入力
データ）が最大値のときに第２のテーブル出力データ
（この場合、必ず奇数となるため符号Ｄｏｕｔｏとな
る）の固有値としての最大値を強制的に設定する固有値
設定部１６（第１の実施の形態と同様）を備える。
【００７３】かかる構成において、入力データＤｉｎが
与えられると、加算部（加算手段）１５は、入力データ
Ｄｉｎ（Ｄｉｎ［１５；０］）のうち変換用参照テーブ
ルの入力フォーマットに対応するビット長（１０ビッ
ト）の上位ビットデータＤｉｎ［１５；６］としての第
１のテーブル入力データに対して、値「＋１」を加算し
て第２のテーブル入力データとする。
与えられると、加算部（加算手段）１５は、入力データ
Ｄｉｎ（Ｄｉｎ［１５；０］）のうち変換用参照テーブ
ルの入力フォーマットに対応するビット長（１０ビッ
ト）の上位ビットデータＤｉｎ［１５；６］としての第
１のテーブル入力データに対して、値「＋１」を加算し
て第２のテーブル入力データとする。
【００７４】そして、上位ビットデータＤｉｎ［１５；
６］が偶数値の時は、第１のアドレスセレクタ６１が第
１のテーブル入力データ（この場合は符号ＲＡｅ）を偶
数アドレステーブル格納メモリ１２Ｂのアドレスとして
入力し、第２のアドレスセレクタ６２が、第２のテーブ
ル入力データ（この場合は符号ＲＡｏ）を奇数アドレス
テーブル格納メモリ１２Ｃのアドレスとして入力する。
６］が偶数値の時は、第１のアドレスセレクタ６１が第
１のテーブル入力データ（この場合は符号ＲＡｅ）を偶
数アドレステーブル格納メモリ１２Ｂのアドレスとして
入力し、第２のアドレスセレクタ６２が、第２のテーブ
ル入力データ（この場合は符号ＲＡｏ）を奇数アドレス
テーブル格納メモリ１２Ｃのアドレスとして入力する。
【００７５】この場合、第１のデータセレクタ６３が、
偶数アドレステーブル格納メモリ１２Ｂの出力データＤ
ｏｕｔｅを第１のテーブル出力データとして出力し、第
２のデータセレクタ６４が、奇数アドレステーブル格納
メモリ１２Ｃの出力データＤｏｕｔｏを第２のテーブル
出力データとして出力する。
偶数アドレステーブル格納メモリ１２Ｂの出力データＤ
ｏｕｔｅを第１のテーブル出力データとして出力し、第
２のデータセレクタ６４が、奇数アドレステーブル格納
メモリ１２Ｃの出力データＤｏｕｔｏを第２のテーブル
出力データとして出力する。
【００７６】一方、上位ビットデータＤｉｎ［１５；
６］が奇数値の時は、第１のアドレスセレクタ６１が、
第２のテーブル入力データ（この場合は符号ＲＡｅ）を
偶数アドレステーブル格納メモリ１２Ｂのアドレスとし
て入力し、第２のアドレスセレクタ６２が、第１のテー
ブル入力データ（この場合は符号ＲＡｏ）を奇数アドレ
ステーブル格納メモリ１２Ｃのアドレスとして入力す
る。
６］が奇数値の時は、第１のアドレスセレクタ６１が、
第２のテーブル入力データ（この場合は符号ＲＡｅ）を
偶数アドレステーブル格納メモリ１２Ｂのアドレスとし
て入力し、第２のアドレスセレクタ６２が、第１のテー
ブル入力データ（この場合は符号ＲＡｏ）を奇数アドレ
ステーブル格納メモリ１２Ｃのアドレスとして入力す
る。
【００７７】この場合、第１のデータセレクタ６３が、
奇数アドレステーブル格納メモリ１２Ｃの出力データＤ
ｏｕｔｏを第１のテーブル出力データとして出力し、第
２のデータセレクタ６４が、偶数アドレステーブル格納
メモリ１２Ｂの出力データＤｏｕｔｅを第２のテーブル
出力データとして出力する。
奇数アドレステーブル格納メモリ１２Ｃの出力データＤ
ｏｕｔｏを第１のテーブル出力データとして出力し、第
２のデータセレクタ６４が、偶数アドレステーブル格納
メモリ１２Ｂの出力データＤｏｕｔｅを第２のテーブル
出力データとして出力する。
【００７８】こうして、出力された両テーブル出力デー
タに対して、重み付け演算部１７により第１の実施の形
態と同様に内挿補間の処理を実行し、１６ビット長の出
力データＤｏｕｔ［１５；０］として出力する。
タに対して、重み付け演算部１７により第１の実施の形
態と同様に内挿補間の処理を実行し、１６ビット長の出
力データＤｏｕｔ［１５；０］として出力する。
【００７９】このように、この実施の形態では、偶数入
力と奇数入力を、ふたつのアドレステーブル格納メモリ
１２Ｂ，１２Ｃを用いてインターリーブすることによ
り、シングルポートメモリのみで構成できるため、回路
規模が小さくなり、消費電力が減る。そして、倍速動作
をしなくて良いので、動作周波数も抑えられ、これも低
消費電力化に寄与する。
力と奇数入力を、ふたつのアドレステーブル格納メモリ
１２Ｂ，１２Ｃを用いてインターリーブすることによ
り、シングルポートメモリのみで構成できるため、回路
規模が小さくなり、消費電力が減る。そして、倍速動作
をしなくて良いので、動作周波数も抑えられ、これも低
消費電力化に寄与する。
【００８０】尚、上記各実施の形態では、１６ビットの
入力データＤｉｎを１６ビットの出力データＤｏｕｔに
変換して出力していたが、入力データＤｉｎ及び出力デ
ータＤｏｕｔのビット長は上記のビット数に限るもので
はない。
入力データＤｉｎを１６ビットの出力データＤｏｕｔに
変換して出力していたが、入力データＤｉｎ及び出力デ
ータＤｏｕｔのビット長は上記のビット数に限るもので
はない。
【００８１】また、メモリに格納するデータのビット長
を出力データのビット長と同じにして通常のＬＵＴ動作
を行わせることも容易である。
を出力データのビット長と同じにして通常のＬＵＴ動作
を行わせることも容易である。
【００８２】また、第３の実施の形態及び第４の実施の
形態では、ＬＵＴメモリ１２として第１の実施の形態で
説明したようなデュアルポートメモリを適用した例を挙
げて説明したが、第２の実施の形態で説明したようなシ
ングルポートメモリのＬＵＴメモリ１２Ａを適用しても
差し支えない。
形態では、ＬＵＴメモリ１２として第１の実施の形態で
説明したようなデュアルポートメモリを適用した例を挙
げて説明したが、第２の実施の形態で説明したようなシ
ングルポートメモリのＬＵＴメモリ１２Ａを適用しても
差し支えない。
【００８３】
【発明の効果】請求項１及び請求項１３に記載の発明に
よれば、入力データのうち変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータであ
る第１のテーブル入力データに対して、加算処理により
１を加算して第２のテーブル入力データとし、変換用参
照テーブルを用いて第１のテーブル入力データに対応付
けられた第１のテーブル出力データを参照テーブル格納
メモリから出力するとともに、同一の変換用参照テーブ
ルを用いて第２のテーブル入力データに対応付けられた
第２のテーブル出力データを参照テーブル格納メモリか
ら出力し、入力データのうち所定ビット数の上位ビット
データを除く下位ビットデータに基づいて、第１のテー
ブル出力データ及び第２のテーブル出力データを重み付
け演算処理により重み付け演算し、両テーブル出力デー
タの間を内挿補間して、第１のテーブル出力データ及び
第２のテーブル出力データより長いビット長の出力デー
タを算出できるので、参照テーブル格納メモリのビット
深さとワード数を可及的に小さく抑えつつ、この参照テ
ーブル格納メモリのビット深さを超える精度の出力デー
タを容易に得ることができる。
よれば、入力データのうち変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータであ
る第１のテーブル入力データに対して、加算処理により
１を加算して第２のテーブル入力データとし、変換用参
照テーブルを用いて第１のテーブル入力データに対応付
けられた第１のテーブル出力データを参照テーブル格納
メモリから出力するとともに、同一の変換用参照テーブ
ルを用いて第２のテーブル入力データに対応付けられた
第２のテーブル出力データを参照テーブル格納メモリか
ら出力し、入力データのうち所定ビット数の上位ビット
データを除く下位ビットデータに基づいて、第１のテー
ブル出力データ及び第２のテーブル出力データを重み付
け演算処理により重み付け演算し、両テーブル出力デー
タの間を内挿補間して、第１のテーブル出力データ及び
第２のテーブル出力データより長いビット長の出力デー
タを算出できるので、参照テーブル格納メモリのビット
深さとワード数を可及的に小さく抑えつつ、この参照テ
ーブル格納メモリのビット深さを超える精度の出力デー
タを容易に得ることができる。
【００８４】この場合に、参照テーブル格納メモリがデ
ュアルポートメモリであり、第１のテーブル入力データ
及び第２のテーブル入力データが同時に入力されるとと
もに、第１のテーブル出力データ及び第２のテーブル出
力データが同時に出力されるので、２つのテーブル入力
データを効率よく入力でき、且つ２つのテーブル出力デ
ータを効率良く出力できる。したがって、効率のよいデ
ータ変換を行うことができる。
ュアルポートメモリであり、第１のテーブル入力データ
及び第２のテーブル入力データが同時に入力されるとと
もに、第１のテーブル出力データ及び第２のテーブル出
力データが同時に出力されるので、２つのテーブル入力
データを効率よく入力でき、且つ２つのテーブル出力デ
ータを効率良く出力できる。したがって、効率のよいデ
ータ変換を行うことができる。
【００８５】請求項２及び請求項１４に記載の発明によ
れば、参照テーブル格納メモリがシングルポートメモリ
である場合に、この参照テーブル格納メモリに対して第
１のテーブル入力データ及び第２のテーブル入力データ
を交互に切り替えて入力するとともに、参照テーブル格
納メモリから出力される第１のテーブル出力データ及び
第２のテーブル出力データを交互に切り替えて選択し、
この際、出力データの出力同期をとるクロック信号の一
周期内の第１のパルス状態で第１のテーブル出力データ
を選択するとともに、クロック信号の一周期内の第２の
パルス状態で第２のテーブル出力データを選択できるよ
うにしているので、参照テーブル格納メモリとして、デ
ュアルポートメモリよりもメモリサイズの小さなシング
ルポートメモリを使用したとしても、２つのテーブル入
力データをそれぞれデータ変換してそれぞれのテーブル
出力データを出力できる。特に、クロック信号の１周期
内に参照テーブル格納メモリからの出力データを２回読
み出すことで、内挿補間の処理によって出力データの出
力が律速されて遅くなるのを防止できる。
れば、参照テーブル格納メモリがシングルポートメモリ
である場合に、この参照テーブル格納メモリに対して第
１のテーブル入力データ及び第２のテーブル入力データ
を交互に切り替えて入力するとともに、参照テーブル格
納メモリから出力される第１のテーブル出力データ及び
第２のテーブル出力データを交互に切り替えて選択し、
この際、出力データの出力同期をとるクロック信号の一
周期内の第１のパルス状態で第１のテーブル出力データ
を選択するとともに、クロック信号の一周期内の第２の
パルス状態で第２のテーブル出力データを選択できるよ
うにしているので、参照テーブル格納メモリとして、デ
ュアルポートメモリよりもメモリサイズの小さなシング
ルポートメモリを使用したとしても、２つのテーブル入
力データをそれぞれデータ変換してそれぞれのテーブル
出力データを出力できる。特に、クロック信号の１周期
内に参照テーブル格納メモリからの出力データを２回読
み出すことで、内挿補間の処理によって出力データの出
力が律速されて遅くなるのを防止できる。
【００８６】請求項３及び請求項１５に記載の発明によ
れば、下位ビットデータの重み付け演算処理に対する入
力タイミングを、遅延処理によりテーブル出力データ切
換処理の動作に同期させるので、内挿補間の処理を支障
なく実行することが可能となる。
れば、下位ビットデータの重み付け演算処理に対する入
力タイミングを、遅延処理によりテーブル出力データ切
換処理の動作に同期させるので、内挿補間の処理を支障
なく実行することが可能となる。
【００８７】請求項４及び請求項１６に記載の発明によ
れば、偶数入力と奇数入力をインターリーブすることに
より、シングルポートメモリのみで構成できるため、回
路規模が小さくなり、消費電力が減る。そして、倍速動
作をしなくて良いので、動作周波数も抑えられ、これも
低消費電力化に寄与する。
れば、偶数入力と奇数入力をインターリーブすることに
より、シングルポートメモリのみで構成できるため、回
路規模が小さくなり、消費電力が減る。そして、倍速動
作をしなくて良いので、動作周波数も抑えられ、これも
低消費電力化に寄与する。
【００８８】請求項５、請求項６、請求項１７及び請求
項１８に記載の発明によれば、内挿補間の処理におい
て、加算処理及び参照テーブル格納メモリに入力される
第１のテーブル入力データが最大値である場合に、第２
のテーブル入力データが加算処理によってオーバーフロ
ーしても、その代替として使用する理想的な固有値を固
有値設定処理により強制的に且つ容易に設定できる。
項１８に記載の発明によれば、内挿補間の処理におい
て、加算処理及び参照テーブル格納メモリに入力される
第１のテーブル入力データが最大値である場合に、第２
のテーブル入力データが加算処理によってオーバーフロ
ーしても、その代替として使用する理想的な固有値を固
有値設定処理により強制的に且つ容易に設定できる。
【００８９】請求項７及び請求項１９に記載の発明によ
れば、固有値が第２のテーブル出力データより長いビッ
ト長に設定され、第１のテーブル出力データ及び第２の
テーブル出力データのそれぞれのビット長を固有値のビ
ット長に合わせるように、ビット長調整処理により下位
ビット側にゼロ値を付加するので、理想的な固有値を可
及的に支障無く設定できる。
れば、固有値が第２のテーブル出力データより長いビッ
ト長に設定され、第１のテーブル出力データ及び第２の
テーブル出力データのそれぞれのビット長を固有値のビ
ット長に合わせるように、ビット長調整処理により下位
ビット側にゼロ値を付加するので、理想的な固有値を可
及的に支障無く設定できる。
【００９０】請求項８及び請求項２０に記載の発明によ
れば、固有値のビット長が、出力データのビット長と同
一に設定されているので、内挿補間の処理において第２
のテーブル入力データが加算処理によってオーバーフロ
ーした場合に、その代替として使用する固有値の数値精
度を十分に向上させることができる。特に請求項１１及
び請求項２３のように、変換用参照テーブルが、画像デ
ータのγ変換を行う入出力特性データを保有する場合に
は、理想的な固有値として出力データの取りうる出力レ
ンジの最大値を採用すれば最適である。
れば、固有値のビット長が、出力データのビット長と同
一に設定されているので、内挿補間の処理において第２
のテーブル入力データが加算処理によってオーバーフロ
ーした場合に、その代替として使用する固有値の数値精
度を十分に向上させることができる。特に請求項１１及
び請求項２３のように、変換用参照テーブルが、画像デ
ータのγ変換を行う入出力特性データを保有する場合に
は、理想的な固有値として出力データの取りうる出力レ
ンジの最大値を採用すれば最適である。
【００９１】請求項９、請求項１０、請求項２１及び請
求項２２に記載の発明によれば、加算処理及び参照テー
ブル格納メモリに入力される第１のテーブル入力データ
が最大値である場合に、オーバーフロー防止処理によ
り、加算処理で加算する前の入力データの上位ビットデ
ータを第２のテーブル入力データとして参照テーブル格
納メモリに入力しているので、この第２のテーブル入力
データのオーバーフローを容易に且つ効率よく防止でき
る。
求項２２に記載の発明によれば、加算処理及び参照テー
ブル格納メモリに入力される第１のテーブル入力データ
が最大値である場合に、オーバーフロー防止処理によ
り、加算処理で加算する前の入力データの上位ビットデ
ータを第２のテーブル入力データとして参照テーブル格
納メモリに入力しているので、この第２のテーブル入力
データのオーバーフローを容易に且つ効率よく防止でき
る。
【００９２】請求項１１及び請求項２３に記載の発明に
よれば、変換用参照テーブルが、画像データのγ変換を
行う入出力特性データを保有するので、従来大容量のメ
モリサイズが必要であった参照テーブル格納メモリの格
納容量を少なくしても、容易にγ変換を実行できるとと
もに、請求項１ないし請求項１０のいずれかの効果を容
易に奏しめることができる。
よれば、変換用参照テーブルが、画像データのγ変換を
行う入出力特性データを保有するので、従来大容量のメ
モリサイズが必要であった参照テーブル格納メモリの格
納容量を少なくしても、容易にγ変換を実行できるとと
もに、請求項１ないし請求項１０のいずれかの効果を容
易に奏しめることができる。
【００９３】請求項１２及び請求項２４に記載の発明に
よれば、参照テーブル格納メモリの格納容量が少なくな
るので、小型のデジタルカメラの内処理に容易に搭載す
ることができるとともに、請求項１ないし請求項１１の
いずれかの効果を容易に奏しめることができる。
よれば、参照テーブル格納メモリの格納容量が少なくな
るので、小型のデジタルカメラの内処理に容易に搭載す
ることができるとともに、請求項１ないし請求項１１の
いずれかの効果を容易に奏しめることができる。
【図１】この発明の第１の実施の形態に係るデータ変換
回路に使用されるルックアップテーブルを示す図であ
る。
回路に使用されるルックアップテーブルを示す図であ
る。
【図２】この発明の第１の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図３】この発明の第１の実施の形態に係るデータ変換
回路に使用されるルックアップテーブルをグラフ化した
図である。
回路に使用されるルックアップテーブルをグラフ化した
図である。
【図４】この発明の第２の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図５】この発明の第２の実施の形態に係るデータ変換
回路に使用される画素クロック信号を示す図である。
回路に使用される画素クロック信号を示す図である。
【図６】この発明の第３の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図７】この発明の第４の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図８】この発明の第５の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図９】一般的なルックアップテーブルを示す図であ
る。
る。
【図１０】入出力データが共に１６ビット長である場合
のルックアップテーブルを示す図である。
のルックアップテーブルを示す図である。
【図１１】従来のデータ変換回路を示すブロック図であ
る。
る。
１０ メモリセル
１１ ルックアップテーブル
１２，１２Ａ ＬＵＴメモリ
１５ 加算部
１６ 固有値設定部
１７ 演算部
２１ 比較器
２２ 固有値（最大値）
２３ セレクタ
３１ 積算因子演算部
３２ 積算因子演算部
３３，３４ 乗算器
３５ 加算器
４０ レジスタ群
４１〜４４ レジスタ
４７ セレクタ
４８ 反転回路
５１ オーバーフロー防止部
５３ セレクタ
５５，５６ ビット長調整手段
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０４Ｎ 5/202 Ｈ０４Ｎ 9/64 Ｒ ５Ｃ０７７
9/04 9/69 ５Ｃ０７９
9/07 1/40 １０１Ｅ
9/64 Ｄ
9/69 1/46 Ｚ
Ｆターム(参考） 5B047 CB25 EA02 EA06 EB05 EB13
5B057 CA08 CA12 CA16 CB08 CB12
CB16 CC01 CE11 CH07 CH08
5C021 PA80 XA34
5C065 BB12 DD02 GG18 GG21 GG23
GG30 GG31 GG34
5C066 AA01 EC05 GB01 HA02 KE09
5C077 LL17 LL19 NP05 PP15 PP32
PQ12 PQ18 PQ22 PQ23 TT09
5C079 HB01 LA12 LB01 MA02 MA04
MA11 NA03 NA09 NA25
Claims (24)
- 【請求項１】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、１を加算して
第２のテーブル入力データとする加算手段と、 前記変換用参照テーブルを格納し、当該変換用参照テー
ブルを用いて前記第１のテーブル入力データに対応付け
られた第１のテーブル出力データを出力するとともに、
同一の前記変換用参照テーブルを用いて前記第２のテー
ブル入力データに対応付けられた第２のテーブル出力デ
ータを出力する参照テーブル格納メモリと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、前記第１のテーブル出力データ及び前記第２
のテーブル出力データより長いビット長の出力データを
算出する重み付け演算部とを備え、 前記参照テーブル格納メモリがデュアルポートメモリで
あり、前記第１のテーブル入力データ及び前記第２のテ
ーブル入力データが同時に入力されるとともに、前記第
１のテーブル出力データ及び前記第２のテーブル出力デ
ータが同時に出力されることを特徴とするデータ変換回
路。 - 【請求項２】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、１を加算して
第２のテーブル入力データとする加算手段と、 前記変換用参照テーブルを格納するシングルポートメモ
リであって、当該変換用参照テーブルを用いて前記第１
のテーブル入力データに対応付けられた第１のテーブル
出力データを出力するとともに、同一の前記変換用参照
テーブルを用いて前記第２のテーブル入力データに対応
付けられた第２のテーブル出力データを出力する参照テ
ーブル格納メモリと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、前記第１のテーブル出力データ及び前記第２
のテーブル出力データより長いビット長の出力データを
算出する重み付け演算部と、 前記参照テーブル格納メモリに対して前記第１のテーブ
ル入力データ及び前記第２のテーブル入力データを交互
に切り替えて入力するテーブル入力データ切換手段と、 前記参照テーブル格納メモリから出力される前記第１の
テーブル出力データ及び前記第２のテーブル出力データ
を交互に切り替えて選択するテーブル出力データ切換手
段とを備え、 前記テーブル出力データ切換手段が、前記出力データの
出力同期をとるクロック信号の一周期内の第１のパルス
状態で前記第１のテーブル出力データを選択するととも
に、前記クロック信号の前記一周期内の第２のパルス状
態で前記第２のテーブル出力データを選択することを特
徴とするデータ変換回路。 - 【請求項３】 請求項２に記載のデータ変換回路であっ
て、 前記下位ビットデータの前記重み付け演算部に対する入
力タイミングを、前記テーブル出力データ切換手段の動
作に同期させるための遅延回路をさらにを備えるデータ
変換回路。 - 【請求項４】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、１を加算して
第２のテーブル入力データとする加算手段と、 前記入力データのうち上位ビットデータの値が偶数値の
時の値を格納するシングルポートメモリで構成された偶
数アドレステーブル格納メモリと、 前記上位ビットデータの値が奇数値の時の値を格納する
シングルポートメモリで構成された奇数アドレステーブ
ル格納メモリと、 前記偶数アドレステーブル格納メモリの入力部に配置さ
れ、前記上位ビットデータが偶数値の時は、前記第１の
テーブル入力データを前記偶数アドレステーブル格納メ
モリのアドレスとして入力し、前記上位ビットデータが
奇数値の時は、前記第２のテーブル入力データを前記偶
数アドレステーブル格納メモリのアドレスとして入力す
る第１のアドレスセレクタと、 前記奇数アドレステーブル格納メモリの入力部に配置さ
れ、前記上位ビットデータが偶数値の時は、前記第２の
テーブル入力データを前記奇数アドレステーブル格納メ
モリのアドレスとして入力し、前記上位ビットデータが
奇数値の時は、前記第１のテーブル入力データを前記奇
数アドレステーブル格納メモリのアドレスとして入力す
る第２のアドレスセレクタと、 前記偶数アドレステーブル格納メモリ及び前記奇数アド
レステーブル格納メモリの出力部に配置され、前記上位
ビットデータが偶数値の時は、前記偶数アドレステーブ
ル格納メモリの出力データを第１のテーブル出力データ
として出力し、前記上位ビットデータが奇数値の時は、
前記奇数アドレステーブル格納メモリの出力データを第
１のテーブル出力データとして出力する第１のデータセ
レクタと、 前記偶数アドレステーブル格納メモリ及び前記奇数アド
レステーブル格納メモリの出力部に配置され、前記上位
ビットデータが偶数値の時は、前記奇数アドレステーブ
ル格納メモリの出力データを第２のテーブル出力データ
として出力し、前記上位ビットデータが奇数値の時は、
前記偶数アドレステーブル格納メモリの出力データを第
２のテーブル出力データとして出力する第２のデータセ
レクタと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、出力データを算出する重み付け演算部とを備
えることを特徴とするデータ変換回路。 - 【請求項５】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、１を加算して
第２のテーブル入力データとする加算手段と、 前記変換用参照テーブルを格納し、当該変換用参照テー
ブルを用いて前記第１のテーブル入力データに対応付け
られた第１のテーブル出力データを出力するとともに、
同一の前記変換用参照テーブルを用いて前記第２のテー
ブル入力データに対応付けられた第２のテーブル出力デ
ータを出力する参照テーブル格納メモリと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、出力データを算出する重み付け演算部と、 前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第１のテーブル入力データが最大値である場合に、
当該最大値に対応する値として予め設定された固有値を
前記第２のテーブル出力データとして強制的に設定する
固有値設定部とを備えるデータ変換回路。 - 【請求項６】 請求項１ないし請求項４のいずれかに記
載のデータ変換回路であって、 前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第１のテーブル入力データが最大値である場合に、
当該最大値に対応する値として予め設定された固有値を
前記第２のテーブル出力データとして強制的に設定する
固有値設定部をさらに備えるデータ変換回路。 - 【請求項７】 請求項５または請求項６に記載のデータ
変換回路であって、 前記固有値が前記第２のテーブル出力データより長いビ
ット長に設定され、 前記第１のテーブル出力データ及び前記第２のテーブル
出力データのそれぞれのビット長を前記固有値のビット
長に合わせるように下位ビット側にゼロ値を付加するビ
ット長調整手段をさらに備えるデータ変換回路。 - 【請求項８】 請求項７に記載のデータ変換回路であっ
て、 前記固有値のビット長が、前記出力データのビット長と
同一に設定されたことを特徴とするデータ変換回路。 - 【請求項９】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、１を加算して
第２のテーブル入力データとする加算手段と、 前記変換用参照テーブルを格納し、当該変換用参照テー
ブルを用いて前記第１のテーブル入力データに対応付け
られた第１のテーブル出力データを出力するとともに、
同一の前記変換用参照テーブルを用いて前記第２のテー
ブル入力データに対応付けられた第２のテーブル出力デ
ータを出力する参照テーブル格納メモリと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、出力データを算出する重み付け演算部と、 前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第１のテーブル入力データが最大値である場合に、
前記加算手段で加算する前の前記入力データの前記上位
ビットデータを前記第２のテーブル入力データとして前
記参照テーブル格納メモリに入力し、前記当該第２のテ
ーブル入力データのオーバーフローを防止するオーバー
フロー防止部とを備えるデータ変換回路。 - 【請求項１０】 請求項１ないし請求項４のいずれかに
記載のデータ変換回路であって、 前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第１のテーブル入力データが最大値である場合に、
前記加算手段で加算する前の前記入力データの前記上位
ビットデータを前記第２のテーブル入力データとして前
記参照テーブル格納メモリに入力し、前記当該第２のテ
ーブル入力データのオーバーフローを防止するオーバー
フロー防止部をさらに備えるデータ変換回路。 - 【請求項１１】 請求項１ないし請求項１０のいずれか
に記載のデータ変換回路であって、 前記変換用参照テーブルが、画像データのγ変換を行う
入出力特性データを保有することを特徴とするデータ変
換回路。 - 【請求項１２】 請求項１ないし請求項１１のいずれか
に記載のデータ変換回路を備えることを特徴とするデジ
タルカメラ。 - 【請求項１３】 参照テーブル格納メモリ内に格納され
て入出力の対応付けを定義するための変換用参照テーブ
ルを用いて、所望の入力データを出力データに変換する
データ変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、所定の加算処
理により１を加算して第２のテーブル入力データとする
第１の工程と、 前記変換用参照テーブルを用いて前記第１のテーブル入
力データに対応付けられた第１のテーブル出力データを
前記参照テーブル格納メモリから出力するとともに、同
一の前記変換用参照テーブルを用いて前記第２のテーブ
ル入力データに対応付けられた第２のテーブル出力デー
タを前記参照テーブル格納メモリから出力する第２の工
程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
所定の重み付け演算処理により重み付け演算し、前記両
テーブル出力データの間を内挿補間して、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データよ
り長いビット長の出力データを算出する第３の工程とを
備え、 前記参照テーブル格納メモリがデュアルポートメモリで
あり、前記第１のテーブル入力データ及び前記第２のテ
ーブル入力データが同時に入力されるとともに、前記第
１のテーブル出力データ及び前記第２のテーブル出力デ
ータが同時に出力されることを特徴とするデータ変換方
法。 - 【請求項１４】 シングルポートメモリである参照テー
ブル格納メモリ内に格納されて入出力の対応付けを定義
するための変換用参照テーブルを用いて、所望の入力デ
ータを出力データに変換するデータ変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、所定の加算処
理により１を加算して第２のテーブル入力データとする
第１の工程と、 前記変換用参照テーブルを用いて前記第１のテーブル入
力データに対応付けられた第１のテーブル出力データを
前記参照テーブル格納メモリから出力するとともに、同
一の前記変換用参照テーブルを用いて前記第２のテーブ
ル入力データに対応付けられた第２のテーブル出力デー
タを前記参照テーブル格納メモリから出力する第２の工
程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
所定の重み付け演算処理により重み付け演算し、前記両
テーブル出力データの間を内挿補間して、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データよ
り長いビット長の出力データを算出する第３の工程とを
備え、 前記第２の工程において、前記参照テーブル格納メモリ
に対して前記第１のテーブル入力データ及び前記第２の
テーブル入力データを交互に切り替えて入力するととも
に、前記参照テーブル格納メモリから出力される前記第
１のテーブル出力データ及び前記第２のテーブル出力デ
ータを交互に切り替えて選択し、この際、前記出力デー
タの出力同期をとるクロック信号の一周期内の第１のパ
ルス状態で前記第１のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第２のパル
ス状態で前記第２のテーブル出力データを選択すること
を特徴とするデータ変換方法。 - 【請求項１５】 請求項１４に記載のデータ変換方法で
あって、 前記第３の工程において、前記下位ビットデータの前記
重み付け演算処理に対する入力タイミングを、所定の遅
延処理により前記テーブル出力データ切換処理の動作に
同期させることを特徴とするデータ変換方法。 - 【請求項１６】 参照テーブル格納メモリ内に格納され
て入出力の対応付けを定義するための変換用参照テーブ
ルを用いて、所望の入力データを出力データに変換する
データ変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、所定の加算処
理により１を加算して第２のテーブル入力データとする
第１の工程と、 前記入力データのうち上位ビットデータの値が偶数値の
時の値を、シングルポートメモリで構成された偶数アド
レステーブル格納メモリに格納する第２の工程と、 前記上位ビットデータの値が奇数値の時の値を、シング
ルポートメモリで構成された奇数アドレステーブル格納
メモリに格納する第３の工程と、 前記偶数アドレステーブル格納メモリの入力部に配置さ
れた第１のアドレスセレクタにより、前記上位ビットデ
ータが偶数値の時に、前記第１のテーブル入力データを
前記偶数アドレステーブル格納メモリのアドレスとして
入力し、前記上位ビットデータが奇数値の時に、前記第
２のテーブル入力データを前記偶数アドレステーブル格
納メモリのアドレスとして入力する第４の工程と、 前記奇数アドレステーブル格納メモリの入力部に配置さ
れた第２のアドレスセレクタにより、前記上位ビットデ
ータが偶数値の時に、前記第２のテーブル入力データを
前記奇数アドレステーブル格納メモリのアドレスとして
入力し、前記上位ビットデータが奇数値の時に、前記第
１のテーブル入力データを前記奇数アドレステーブル格
納メモリのアドレスとして入力する第５の工程と、 前記偶数アドレステーブル格納メモリ及び前記奇数アド
レステーブル格納メモリの出力部に配置された第１のデ
ータセレクタにより、前記上位ビットデータが偶数値の
時に、前記偶数アドレステーブル格納メモリの出力デー
タを第１のテーブル出力データとして出力し、前記上位
ビットデータが奇数値の時に、前記奇数アドレステーブ
ル格納メモリの出力データを第１のテーブル出力データ
として出力する第６の工程と、 前記偶数アドレステーブル格納メモリ及び前記奇数アド
レステーブル格納メモリの出力部に配置された第２のデ
ータセレクタにより、前記上位ビットデータが偶数値の
時に、前記奇数アドレステーブル格納メモリの出力デー
タを第２のテーブル出力データとして出力し、前記上位
ビットデータが奇数値の時に、前記偶数アドレステーブ
ル格納メモリの出力データを第２のテーブル出力データ
として出力する第７の工程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
所定の重み付け演算処理により重み付け演算し、前記両
テーブル出力データの間を内挿補間して、出力データを
算出する第８の工程とを備えるデータ変換方法。 - 【請求項１７】 参照テーブル格納メモリ内に格納され
て入出力の対応付けを定義する変換用参照テーブルを用
いて、所望の入力データを出力データに変換するデータ
変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、所定の加算処
理により１を加算して第２のテーブル入力データとする
第１の工程と、 前記変換用参照テーブルを格納し、当該変換用参照テー
ブルを用いて前記第１のテーブル入力データに対応付け
られた第１のテーブル出力データを前記参照テーブル格
納メモリから出力するとともに、同一の前記変換用参照
テーブルを用いて前記第２のテーブル入力データに対応
付けられた第２のテーブル出力データを前記参照テーブ
ル格納メモリから出力する第２の工程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
所定の重み付け演算処理により重み付け演算し、前記両
テーブル出力データの間を内挿補間して、出力データを
算出する第３の工程と、を備え、 前記第２の工程において、前記加算処理及び前記参照テ
ーブル格納メモリに入力される第１のテーブル入力デー
タが最大値である場合に、当該最大値に対応する値とし
て予め設定された固有値を所定の固有値設定処理により
前記第２のテーブル出力データとして強制的に設定する
ことを特徴とするデータ変換方法。 - 【請求項１８】 請求項１３ないし請求項１６のいずれ
かに記載のデータ変換方法であって、 前記第２の工程において、前記加算処理及び前記参照テ
ーブル格納メモリに入力される第１のテーブル入力デー
タが最大値である場合に、当該最大値に対応する値とし
て予め設定された固有値を所定の固有値設定処理により
前記第２のテーブル出力データとして強制的に設定する
ことを特徴とするデータ変換方法。 - 【請求項１９】 請求項１７または請求項１８に記載の
データ変換方法であって、 前記第２の工程において、 前記固有値が前記第２のテーブル出力データより長いビ
ット長に設定され、 前記第１のテーブル出力データ及び前記第２のテーブル
出力データのそれぞれのビット長を前記固有値のビット
長に合わせるように、所定のビット長調整処理により下
位ビット側にゼロ値を付加することを特徴とするデータ
変換方法。 - 【請求項２０】 請求項１９に記載のデータ変換方法で
あって、 前記固有値のビット長が、前記出力データのビット長と
同一に設定されたことを特徴とするデータ変換方法。 - 【請求項２１】 参照テーブル格納メモリ内に格納され
て入出力の対応付けを定義する変換用参照テーブルを用
いて、所望の入力データを出力データに変換するデータ
変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第１のテーブル入力データに対して、所定の加算処
理により１を加算して第２のテーブル入力データとする
第１の工程と、 前記変換用参照テーブルを用いて前記第１のテーブル入
力データに対応付けられた第１のテーブル出力データを
前記参照テーブル格納メモリから出力するとともに、同
一の前記変換用参照テーブルを用いて前記第２のテーブ
ル入力データに対応付けられた第２のテーブル出力デー
タを前記参照テーブル格納メモリから出力する第２の工
程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第１のテ
ーブル出力データ及び前記第２のテーブル出力データを
所定の重み付け演算処理で重み付け演算し、前記両テー
ブル出力データの間を内挿補間して、出力データを算出
する第３の工程とを備え、 前記第２の工程において、前記加算処理及び前記参照テ
ーブル格納メモリに入力される第１のテーブル入力デー
タが最大値である場合に、所定のオーバーフロー防止処
理により、前記加算処理で加算する前の前記入力データ
の前記上位ビットデータを前記第２のテーブル入力デー
タとして前記参照テーブル格納メモリに入力して、前記
当該第２のテーブル入力データのオーバーフローを防止
することを特徴とするデータ変換方法。 - 【請求項２２】 請求項１３ないし請求項１６のいずれ
かに記載のデータ変換方法であって、 前記第２の工程において、前記加算処理及び前記参照テ
ーブル格納メモリに入力される第１のテーブル入力デー
タが最大値である場合に、所定のオーバーフロー防止処
理により、前記加算処理で加算する前の前記入力データ
の前記上位ビットデータを前記第２のテーブル入力デー
タとして前記参照テーブル格納メモリに入力して、前記
当該第２のテーブル入力データのオーバーフローを防止
することを特徴とするデータ変換方法。 - 【請求項２３】 請求項１３ないし請求項２２のいずれ
かに記載のデータ変換方法であって、 前記変換用参照テーブルが、画像データのγ変換を行う
入出力特性データを保有することを特徴とするデータ変
換方法。 - 【請求項２４】 請求項１３ないし請求項２３のいずれ
かに記載のデータ変換方法が、デジタルカメラの画像デ
ータの入力時に実行されることを特徴とするデータ変換
方法。
Priority Applications (2)
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|---|---|---|---|
| JP2002035320A JP2003233812A (ja) | 2002-02-13 | 2002-02-13 | データ変換回路、デジタルカメラ及びデータ変換方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002035320A JP2003233812A (ja) | 2002-02-13 | 2002-02-13 | データ変換回路、デジタルカメラ及びデータ変換方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005266576A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 画像処理装置、及び画像処理方法 |
| US7679619B2 (en) | 2004-11-19 | 2010-03-16 | Nec Lcd Technologies, Ltd. | Data outputting method, data outputting device, liquid crystal panel driving device, and liquid crystal display device |
| JP2012505614A (ja) * | 2008-10-14 | 2012-03-01 | ドルビー ラボラトリーズ ライセンシング コーポレイション | 非線形レスポンス曲線を有する装置用の駆動信号の効率的な計算 |
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2003
- 2003-02-10 US US10/360,797 patent/US6677867B2/en not_active Expired - Lifetime
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| KR101254080B1 (ko) * | 2008-10-14 | 2013-04-12 | 돌비 레버러토리즈 라이쎈싱 코오포레이션 | 비선형 응답 곡선을 갖는 디바이스를 위한 구동 신호를 효율적으로 계산하는 방법 |
| US9020998B2 (en) | 2008-10-14 | 2015-04-28 | Dolby Laboratories Licensing Corporation | Efficient computation of driving signals for devices with non-linear response curves |
Also Published As
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|---|---|---|---|
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