JP2003233812A - データ変換回路、デジタルカメラ及びデータ変換方法 - Google Patents
データ変換回路、デジタルカメラ及びデータ変換方法Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/407—Control or modification of tonal gradation or of extreme levels, e.g. background level
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- Processing Of Color Television Signals (AREA)
- Color Image Communication Systems (AREA)
- Image Input (AREA)
- Picture Signal Circuits (AREA)
- Color Television Image Signal Generators (AREA)
Abstract
(57)【要約】
【課題】 LUTメモリ12のビット深さとワード数を
可及的に小さく抑えつつ、そのビット深さを超える精度
のγ変換出力データを効率よく得る。 【解決手段】 LUTメモリ12にアドレス入力する第
1のテーブル入力データRA0と、これに1を足した第
2のテーブル入力データRA1のそれぞれに対応したテ
ーブル出力データDout0,Dout1を出力し、L
UTメモリ12の外部で内挿補間して、LUTメモリ1
2よりもビット深さの大きい出力データを得る。この
際、LUTメモリ12をデュアルポートメモリにした
り、シングルポートメモリにレジスタ群を用いたりし
て、信号処理を高速化する。また第2のテーブル入力デ
ータRA1がオーバーフローしたときに、その代替の固
有値を適用したりする。
可及的に小さく抑えつつ、そのビット深さを超える精度
のγ変換出力データを効率よく得る。 【解決手段】 LUTメモリ12にアドレス入力する第
1のテーブル入力データRA0と、これに1を足した第
2のテーブル入力データRA1のそれぞれに対応したテ
ーブル出力データDout0,Dout1を出力し、L
UTメモリ12の外部で内挿補間して、LUTメモリ1
2よりもビット深さの大きい出力データを得る。この
際、LUTメモリ12をデュアルポートメモリにした
り、シングルポートメモリにレジスタ群を用いたりし
て、信号処理を高速化する。また第2のテーブル入力デ
ータRA1がオーバーフローしたときに、その代替の固
有値を適用したりする。
Description
【0001】
【発明の属する技術分野】この発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路及びそれ
に関連する技術に関する。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路及びそれ
に関連する技術に関する。
【0002】
【従来の技術】画像処理の分野において、入力データを
補正して出力データにすることがあり、このときの入力
データに対する出力データの対応関係を補正データとし
てルックアップテーブル(LUT:変換用参照テーブ
ル)と呼ばれるデータ変換用の参照表が用いられる。
補正して出力データにすることがあり、このときの入力
データに対する出力データの対応関係を補正データとし
てルックアップテーブル(LUT:変換用参照テーブ
ル)と呼ばれるデータ変換用の参照表が用いられる。
【0003】このルックアップテーブルは、例えばデジ
タルカメラ内のLUTメモリ(参照テーブル格納メモ
リ)と称される内蔵メモリ内に設定される。このデジタ
ルカメラに使用される撮像素子(CCD)から得られる
入力信号をリニア特性で使用すると、ダイナミックレン
ジに関して、デジタルカメラの内部設定やビデオ出力フ
ォーマットの制限により、理想的なダイナミックレンジ
が完全に実現されにくいことから、例えば、RS−17
0フォーマットのサチュレーションレベル100IRE
を超える信号は切り捨てられてしまう。このような場合
に、入力信号のダイナミックレンジをフルに使用して、
デジタルカメラの内部で高速にプリプロセッシングを行
う目的で、γ変換用のルックアップテーブルが使用され
る。
タルカメラ内のLUTメモリ(参照テーブル格納メモ
リ)と称される内蔵メモリ内に設定される。このデジタ
ルカメラに使用される撮像素子(CCD)から得られる
入力信号をリニア特性で使用すると、ダイナミックレン
ジに関して、デジタルカメラの内部設定やビデオ出力フ
ォーマットの制限により、理想的なダイナミックレンジ
が完全に実現されにくいことから、例えば、RS−17
0フォーマットのサチュレーションレベル100IRE
を超える信号は切り捨てられてしまう。このような場合
に、入力信号のダイナミックレンジをフルに使用して、
デジタルカメラの内部で高速にプリプロセッシングを行
う目的で、γ変換用のルックアップテーブルが使用され
る。
【0004】ここで、一般的なγ変換ルックアップテー
ブル3を図9に示す。γ変換ルックアップテーブル3に
は、入力データInのビット数に対応した個数のメモリ
セル(ワード)8が用意されており、この個々のメモリ
セル8のデータサイズ(ビット深さ)は、出力データO
utのビット数に対応している。図9の例では、10ビ
ットの入力データInが入力されて8ビットの出力デー
タが出力されており、この場合には、γ変換ルックアッ
プテーブル3に入力データInが入力されると、この入
力データInの10ビットの値(即ち、210通り=0〜
1023の値:以下「ワード数」と称す)がアドレッシ
ングされて、その値のアドレスを持つメモリセル8が選
択され、その選択されたメモリセル8の8ビットデータ
が出力データOutとして出力される。
ブル3を図9に示す。γ変換ルックアップテーブル3に
は、入力データInのビット数に対応した個数のメモリ
セル(ワード)8が用意されており、この個々のメモリ
セル8のデータサイズ(ビット深さ)は、出力データO
utのビット数に対応している。図9の例では、10ビ
ットの入力データInが入力されて8ビットの出力デー
タが出力されており、この場合には、γ変換ルックアッ
プテーブル3に入力データInが入力されると、この入
力データInの10ビットの値(即ち、210通り=0〜
1023の値:以下「ワード数」と称す)がアドレッシ
ングされて、その値のアドレスを持つメモリセル8が選
択され、その選択されたメモリセル8の8ビットデータ
が出力データOutとして出力される。
【0005】
【発明が解決しようとする課題】従来では、LUTメモ
リで完全なルックアップテーブルを構成しなければなら
ないが、例えば図10のように、入力データInと出力
データOutが共に16ビットであることが要求される
γ変換ルックアップテーブル3を用いて画像データのγ
変換を行なうような場合、ビット深さが16ビットのメ
モリセル8のワード数が216=65536個必要とな
り、LUTメモリの回路規模が非常に大きくなってしま
う。
リで完全なルックアップテーブルを構成しなければなら
ないが、例えば図10のように、入力データInと出力
データOutが共に16ビットであることが要求される
γ変換ルックアップテーブル3を用いて画像データのγ
変換を行なうような場合、ビット深さが16ビットのメ
モリセル8のワード数が216=65536個必要とな
り、LUTメモリの回路規模が非常に大きくなってしま
う。
【0006】このことに鑑みて、例えば特開平11−2
52372号公報において、ルックアップテーブルの有
効活用を行う技術が公開されている。これは、図11の
ように、12ビットラインの入力データDinである
「A」と、これに値「1」を加算部(INC)1で加算
したデータ「A+1」とを得、これらの12ビットライ
ンデータ(「A」/「A+1」)のうちの上位10ビッ
トラインのデータをマルチプレクサ(MUX)2で切換
えて、RGB3色それぞれの3個のγ変換ルックアップ
テーブル(LUT)3a〜3cに出力する。そして、こ
れらのγ変換ルックアップテーブル3a〜3cからの各
色成分の出力(8ビットデータ)を色選択用マルチプレ
クサ4で順次切換えて選択した後、この選択されたデー
タDAが内挿演算回路5とラッチ回路6とに出力され
る。
52372号公報において、ルックアップテーブルの有
効活用を行う技術が公開されている。これは、図11の
ように、12ビットラインの入力データDinである
「A」と、これに値「1」を加算部(INC)1で加算
したデータ「A+1」とを得、これらの12ビットライ
ンデータ(「A」/「A+1」)のうちの上位10ビッ
トラインのデータをマルチプレクサ(MUX)2で切換
えて、RGB3色それぞれの3個のγ変換ルックアップ
テーブル(LUT)3a〜3cに出力する。そして、こ
れらのγ変換ルックアップテーブル3a〜3cからの各
色成分の出力(8ビットデータ)を色選択用マルチプレ
クサ4で順次切換えて選択した後、この選択されたデー
タDAが内挿演算回路5とラッチ回路6とに出力され
る。
【0007】ラッチ回路6ではデータDAがラッチされ
てデータDB(B=A+1)として内挿演算回路5に出
力される。即ち、ラッチ回路6でのラッチにより、内挿
演算回路5にはデータDAとデータDBが同期して入力
されるため、γ変換ルックアップテーブル3a〜3c内
のデータが時間的に重複して取り込まれることになる。
てデータDB(B=A+1)として内挿演算回路5に出
力される。即ち、ラッチ回路6でのラッチにより、内挿
演算回路5にはデータDAとデータDBが同期して入力
されるため、γ変換ルックアップテーブル3a〜3c内
のデータが時間的に重複して取り込まれることになる。
【0008】そして、内挿演算回路5では、上記の両8
ビットデータDA,DBの他、入力データDinの下位
2ビット(すなわち、12「ビット」−10「上位ビッ
ト」)分のデータが入力され、この下位2ビットのデー
タに応じた内挿比Pを求めて、DA+(DB−DA)×
Pの演算を実行し、この演算結果を出力データDout
として出力する。
ビットデータDA,DBの他、入力データDinの下位
2ビット(すなわち、12「ビット」−10「上位ビッ
ト」)分のデータが入力され、この下位2ビットのデー
タに応じた内挿比Pを求めて、DA+(DB−DA)×
Pの演算を実行し、この演算結果を出力データDout
として出力する。
【0009】このように、従来では、ルックアップテー
ブルの各メモリセル(ワード)のビット深さを超える入
力データに対してガンマ変換を行なうことができるの
で、比較的小さなメモリサイズのLUTメモリ3a〜3
cを使用しても十分なビット数の出力データOutを出
力できる。
ブルの各メモリセル(ワード)のビット深さを超える入
力データに対してガンマ変換を行なうことができるの
で、比較的小さなメモリサイズのLUTメモリ3a〜3
cを使用しても十分なビット数の出力データOutを出
力できる。
【0010】しかしながら、この従来例をもってして
も、出力データOutのビット長が、各γ変換ルックア
ップテーブル3a〜3cのビット深さに制限されてしま
い、入出力のビット長が等しいガンマ変換を行なうこと
ができなかった。
も、出力データOutのビット長が、各γ変換ルックア
ップテーブル3a〜3cのビット深さに制限されてしま
い、入出力のビット長が等しいガンマ変換を行なうこと
ができなかった。
【0011】そこで、この発明の課題は、少ないメモリ
サイズのLUTメモリを使用して、そのLUTメモリの
ビット深さを越える精度の変換出力を得ることのできる
データ変換回路及びそれに関連する技術を提供すること
にある。
サイズのLUTメモリを使用して、そのLUTメモリの
ビット深さを越える精度の変換出力を得ることのできる
データ変換回路及びそれに関連する技術を提供すること
にある。
【0012】
【課題を解決するための手段】上記課題を解決すべく、
請求項1に記載の発明は、入出力の対応付けを定義した
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換回路であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第1の
テーブル入力データに対して、1を加算して第2のテー
ブル入力データとする加算手段と、前記変換用参照テー
ブルを格納し、当該変換用参照テーブルを用いて前記第
1のテーブル入力データに対応付けられた第1のテーブ
ル出力データを出力するとともに、同一の前記変換用参
照テーブルを用いて前記第2のテーブル入力データに対
応付けられた第2のテーブル出力データを出力する参照
テーブル格納メモリと、前記入力データのうち前記所定
ビット数の上位ビットデータを除く下位ビットデータに
基づいて、前記第1のテーブル出力データ及び前記第2
のテーブル出力データを重み付け演算し、前記両テーブ
ル出力データの間を内挿補間して、前記第1のテーブル
出力データ及び前記第2のテーブル出力データより長い
ビット長の出力データを算出する重み付け演算部とを備
え、前記参照テーブル格納メモリがデュアルポートメモ
リであり、前記第1のテーブル入力データ及び前記第2
のテーブル入力データが同時に入力されるとともに、前
記第1のテーブル出力データ及び前記第2のテーブル出
力データが同時に出力されるものである。
請求項1に記載の発明は、入出力の対応付けを定義した
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換回路であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第1の
テーブル入力データに対して、1を加算して第2のテー
ブル入力データとする加算手段と、前記変換用参照テー
ブルを格納し、当該変換用参照テーブルを用いて前記第
1のテーブル入力データに対応付けられた第1のテーブ
ル出力データを出力するとともに、同一の前記変換用参
照テーブルを用いて前記第2のテーブル入力データに対
応付けられた第2のテーブル出力データを出力する参照
テーブル格納メモリと、前記入力データのうち前記所定
ビット数の上位ビットデータを除く下位ビットデータに
基づいて、前記第1のテーブル出力データ及び前記第2
のテーブル出力データを重み付け演算し、前記両テーブ
ル出力データの間を内挿補間して、前記第1のテーブル
出力データ及び前記第2のテーブル出力データより長い
ビット長の出力データを算出する重み付け演算部とを備
え、前記参照テーブル格納メモリがデュアルポートメモ
リであり、前記第1のテーブル入力データ及び前記第2
のテーブル入力データが同時に入力されるとともに、前
記第1のテーブル出力データ及び前記第2のテーブル出
力データが同時に出力されるものである。
【0013】請求項2に記載の発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第1のテーブル入力データに対して、1を加算
して第2のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納するシングルポートメモリで
あって、当該変換用参照テーブルを用いて前記第1のテ
ーブル入力データに対応付けられた第1のテーブル出力
データを出力するとともに、同一の前記変換用参照テー
ブルを用いて前記第2のテーブル入力データに対応付け
られた第2のテーブル出力データを出力する参照テーブ
ル格納メモリと、前記入力データのうち前記所定ビット
数の上位ビットデータを除く下位ビットデータに基づい
て、前記第1のテーブル出力データ及び前記第2のテー
ブル出力データを重み付け演算し、前記両テーブル出力
データの間を内挿補間して、前記第1のテーブル出力デ
ータ及び前記第2のテーブル出力データより長いビット
長の出力データを算出する重み付け演算部と、前記参照
テーブル格納メモリに対して前記第1のテーブル入力デ
ータ及び前記第2のテーブル入力データを交互に切り替
えて入力するテーブル入力データ切換手段と、前記参照
テーブル格納メモリから出力される前記第1のテーブル
出力データ及び前記第2のテーブル出力データを交互に
切り替えて選択するテーブル出力データ切換手段とを備
え、前記テーブル出力データ切換手段が、前記出力デー
タの出力同期をとるクロック信号の一周期内の第1のパ
ルス状態で前記第1のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第2のパル
ス状態で前記第2のテーブル出力データを選択するもの
である。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第1のテーブル入力データに対して、1を加算
して第2のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納するシングルポートメモリで
あって、当該変換用参照テーブルを用いて前記第1のテ
ーブル入力データに対応付けられた第1のテーブル出力
データを出力するとともに、同一の前記変換用参照テー
ブルを用いて前記第2のテーブル入力データに対応付け
られた第2のテーブル出力データを出力する参照テーブ
ル格納メモリと、前記入力データのうち前記所定ビット
数の上位ビットデータを除く下位ビットデータに基づい
て、前記第1のテーブル出力データ及び前記第2のテー
ブル出力データを重み付け演算し、前記両テーブル出力
データの間を内挿補間して、前記第1のテーブル出力デ
ータ及び前記第2のテーブル出力データより長いビット
長の出力データを算出する重み付け演算部と、前記参照
テーブル格納メモリに対して前記第1のテーブル入力デ
ータ及び前記第2のテーブル入力データを交互に切り替
えて入力するテーブル入力データ切換手段と、前記参照
テーブル格納メモリから出力される前記第1のテーブル
出力データ及び前記第2のテーブル出力データを交互に
切り替えて選択するテーブル出力データ切換手段とを備
え、前記テーブル出力データ切換手段が、前記出力デー
タの出力同期をとるクロック信号の一周期内の第1のパ
ルス状態で前記第1のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第2のパル
ス状態で前記第2のテーブル出力データを選択するもの
である。
【0014】請求項3に記載の発明は、請求項2に記載
のデータ変換回路であって、前記下位ビットデータの前
記重み付け演算部に対する入力タイミングを、前記テー
ブル出力データ切換手段の動作に同期させるための遅延
回路をさらにを備えるものである。
のデータ変換回路であって、前記下位ビットデータの前
記重み付け演算部に対する入力タイミングを、前記テー
ブル出力データ切換手段の動作に同期させるための遅延
回路をさらにを備えるものである。
【0015】請求項4に記載の発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第1のテーブル入力データに対して、1を加算
して第2のテーブル入力データとする加算手段と、前記
入力データのうち上位ビットデータの値が偶数値の時の
値を格納するシングルポートメモリで構成された偶数ア
ドレステーブル格納メモリと、前記上位ビットデータの
値が奇数値の時の値を格納するシングルポートメモリで
構成された奇数アドレステーブル格納メモリと、前記偶
数アドレステーブル格納メモリの入力部に配置され、前
記上位ビットデータが偶数値の時は、前記第1のテーブ
ル入力データを前記偶数アドレステーブル格納メモリの
アドレスとして入力し、前記上位ビットデータが奇数値
の時は、前記第2のテーブル入力データを前記アドレス
テーブル格納メモリのアドレスとして入力する第1のア
ドレスセレクタと、前記奇数アドレステーブル格納メモ
リの入力部に配置され、前記上位ビットデータが偶数値
の時は、前記第2のテーブル入力データを前記奇数アド
レステーブル格納メモリのアドレスとして入力し、前記
上位ビットデータが奇数値の時は、前記第1のテーブル
入力データを前記アドレステーブル格納メモリのアドレ
スとして入力する第2のアドレスセレクタと、前記アド
レステーブル格納メモリの出力部に配置され、前記上位
ビットデータが偶数値の時は、前記偶数アドレステーブ
ル格納メモリの出力データを第1のテーブル出力データ
として出力し、前記上位ビットデータが奇数値の時は、
前記奇数アドレステーブル格納メモリの出力データを第
1のテーブル出力データとして出力する第1のデータセ
レクタと、前記アドレステーブル格納メモリの出力部に
配置され、前記上位ビットデータが偶数値の時は、前記
奇数アドレステーブル格納メモリの出力データを第2の
テーブル出力データとして出力し、前記上位ビットデー
タが奇数値の時は、前記偶数アドレステーブル格納メモ
リの出力データを第2のテーブル出力データとして出力
する第2のデータセレクタと、前記入力データのうち前
記所定ビット数の上位ビットデータを除く下位ビットデ
ータに基づいて、前記第1のテーブル出力データ及び前
記第2のテーブル出力データを重み付け演算し、前記両
テーブル出力データの間を内挿補間して、出力データを
算出する重み付け演算部とを備える。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第1のテーブル入力データに対して、1を加算
して第2のテーブル入力データとする加算手段と、前記
入力データのうち上位ビットデータの値が偶数値の時の
値を格納するシングルポートメモリで構成された偶数ア
ドレステーブル格納メモリと、前記上位ビットデータの
値が奇数値の時の値を格納するシングルポートメモリで
構成された奇数アドレステーブル格納メモリと、前記偶
数アドレステーブル格納メモリの入力部に配置され、前
記上位ビットデータが偶数値の時は、前記第1のテーブ
ル入力データを前記偶数アドレステーブル格納メモリの
アドレスとして入力し、前記上位ビットデータが奇数値
の時は、前記第2のテーブル入力データを前記アドレス
テーブル格納メモリのアドレスとして入力する第1のア
ドレスセレクタと、前記奇数アドレステーブル格納メモ
リの入力部に配置され、前記上位ビットデータが偶数値
の時は、前記第2のテーブル入力データを前記奇数アド
レステーブル格納メモリのアドレスとして入力し、前記
上位ビットデータが奇数値の時は、前記第1のテーブル
入力データを前記アドレステーブル格納メモリのアドレ
スとして入力する第2のアドレスセレクタと、前記アド
レステーブル格納メモリの出力部に配置され、前記上位
ビットデータが偶数値の時は、前記偶数アドレステーブ
ル格納メモリの出力データを第1のテーブル出力データ
として出力し、前記上位ビットデータが奇数値の時は、
前記奇数アドレステーブル格納メモリの出力データを第
1のテーブル出力データとして出力する第1のデータセ
レクタと、前記アドレステーブル格納メモリの出力部に
配置され、前記上位ビットデータが偶数値の時は、前記
奇数アドレステーブル格納メモリの出力データを第2の
テーブル出力データとして出力し、前記上位ビットデー
タが奇数値の時は、前記偶数アドレステーブル格納メモ
リの出力データを第2のテーブル出力データとして出力
する第2のデータセレクタと、前記入力データのうち前
記所定ビット数の上位ビットデータを除く下位ビットデ
ータに基づいて、前記第1のテーブル出力データ及び前
記第2のテーブル出力データを重み付け演算し、前記両
テーブル出力データの間を内挿補間して、出力データを
算出する重み付け演算部とを備える。
【0016】請求項5に記載の発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第1のテーブル入力データに対して、1を加算
して第2のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納し、当該変換用参照テーブル
を用いて前記第1のテーブル入力データに対応付けられ
た第1のテーブル出力データを出力するとともに、同一
の前記変換用参照テーブルを用いて前記第2のテーブル
入力データに対応付けられた第2のテーブル出力データ
を出力する参照テーブル格納メモリと、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第1のテーブル出力デー
タ及び前記第2のテーブル出力データを重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する重み付け演算部と、前記加算手段及
び前記参照テーブル格納メモリに入力される第1のテー
ブル入力データが最大値である場合に、当該最大値に対
応する値として予め設定された固有値を前記第2のテー
ブル出力データとして強制的に設定する固有値設定部と
を備えるものである。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第1のテーブル入力データに対して、1を加算
して第2のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納し、当該変換用参照テーブル
を用いて前記第1のテーブル入力データに対応付けられ
た第1のテーブル出力データを出力するとともに、同一
の前記変換用参照テーブルを用いて前記第2のテーブル
入力データに対応付けられた第2のテーブル出力データ
を出力する参照テーブル格納メモリと、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第1のテーブル出力デー
タ及び前記第2のテーブル出力データを重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する重み付け演算部と、前記加算手段及
び前記参照テーブル格納メモリに入力される第1のテー
ブル入力データが最大値である場合に、当該最大値に対
応する値として予め設定された固有値を前記第2のテー
ブル出力データとして強制的に設定する固有値設定部と
を備えるものである。
【0017】請求項6に記載の発明は、請求項1ないし
請求項4のいずれかに記載のデータ変換回路であって、
前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第1のテーブル入力データが最大値である場合に、
当該最大値に対応する値として予め設定された固有値を
前記第2のテーブル出力データとして強制的に設定する
固有値設定部をさらに備えるものである。
請求項4のいずれかに記載のデータ変換回路であって、
前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第1のテーブル入力データが最大値である場合に、
当該最大値に対応する値として予め設定された固有値を
前記第2のテーブル出力データとして強制的に設定する
固有値設定部をさらに備えるものである。
【0018】請求項7に記載の発明は、請求項5または
請求項6に記載のデータ変換回路であって、前記固有値
が前記第2のテーブル出力データより長いビット長に設
定され、前記第1のテーブル出力データ及び前記第2の
テーブル出力データのそれぞれのビット長を前記固有値
のビット長に合わせるように下位ビット側にゼロ値を付
加するビット長調整手段をさらに備えるものである。
請求項6に記載のデータ変換回路であって、前記固有値
が前記第2のテーブル出力データより長いビット長に設
定され、前記第1のテーブル出力データ及び前記第2の
テーブル出力データのそれぞれのビット長を前記固有値
のビット長に合わせるように下位ビット側にゼロ値を付
加するビット長調整手段をさらに備えるものである。
【0019】請求項8に記載の発明は、請求項7に記載
のデータ変換回路であって、前記固有値のビット長が、
前記出力データのビット長と同一に設定されたものであ
る。
のデータ変換回路であって、前記固有値のビット長が、
前記出力データのビット長と同一に設定されたものであ
る。
【0020】請求項9に記載の発明は、入出力の対応付
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第1のテーブル入力データに対して、1を加算
して第2のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納し、当該変換用参照テーブル
を用いて前記第1のテーブル入力データに対応付けられ
た第1のテーブル出力データを出力するとともに、同一
の前記変換用参照テーブルを用いて前記第2のテーブル
入力データに対応付けられた第2のテーブル出力データ
を出力する参照テーブル格納メモリと、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第1のテーブル出力デー
タ及び前記第2のテーブル出力データを重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する重み付け演算部と、前記加算手段及
び前記参照テーブル格納メモリに入力される第1のテー
ブル入力データが最大値である場合に、前記加算手段で
加算する前の前記入力データの前記上位ビットデータを
前記第2のテーブル入力データとして前記参照テーブル
格納メモリに入力し、前記当該第2のテーブル入力デー
タのオーバーフローを防止するオーバーフロー防止部と
を備えるものである。
けを定義した変換用参照テーブルを用いて、所望の入力
データを出力データに変換するデータ変換回路であっ
て、前記入力データのうち前記変換用参照テーブルの入
力フォーマットに対応するビット長の上位ビットデータ
としての第1のテーブル入力データに対して、1を加算
して第2のテーブル入力データとする加算手段と、前記
変換用参照テーブルを格納し、当該変換用参照テーブル
を用いて前記第1のテーブル入力データに対応付けられ
た第1のテーブル出力データを出力するとともに、同一
の前記変換用参照テーブルを用いて前記第2のテーブル
入力データに対応付けられた第2のテーブル出力データ
を出力する参照テーブル格納メモリと、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第1のテーブル出力デー
タ及び前記第2のテーブル出力データを重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する重み付け演算部と、前記加算手段及
び前記参照テーブル格納メモリに入力される第1のテー
ブル入力データが最大値である場合に、前記加算手段で
加算する前の前記入力データの前記上位ビットデータを
前記第2のテーブル入力データとして前記参照テーブル
格納メモリに入力し、前記当該第2のテーブル入力デー
タのオーバーフローを防止するオーバーフロー防止部と
を備えるものである。
【0021】請求項10に記載の発明は、請求項1ない
し請求項4のいずれかに記載のデータ変換回路であっ
て、前記加算手段及び前記参照テーブル格納メモリに入
力される第1のテーブル入力データが最大値である場合
に、前記加算手段で加算する前の前記入力データの前記
上位ビットデータを前記第2のテーブル入力データとし
て前記参照テーブル格納メモリに入力し、前記当該第2
のテーブル入力データのオーバーフローを防止するオー
バーフロー防止部をさらに備えるものである。
し請求項4のいずれかに記載のデータ変換回路であっ
て、前記加算手段及び前記参照テーブル格納メモリに入
力される第1のテーブル入力データが最大値である場合
に、前記加算手段で加算する前の前記入力データの前記
上位ビットデータを前記第2のテーブル入力データとし
て前記参照テーブル格納メモリに入力し、前記当該第2
のテーブル入力データのオーバーフローを防止するオー
バーフロー防止部をさらに備えるものである。
【0022】請求項11に記載の発明は、請求項1ない
し請求項10のいずれかに記載のデータ変換回路であっ
て、前記変換用参照テーブルが、画像データのγ変換を
行う入出力特性データを保有するものである。
し請求項10のいずれかに記載のデータ変換回路であっ
て、前記変換用参照テーブルが、画像データのγ変換を
行う入出力特性データを保有するものである。
【0023】請求項12に記載の発明は、請求項1ない
し請求項11のいずれかに記載のデータ変換回路を備え
るデジタルカメラである。
し請求項11のいずれかに記載のデータ変換回路を備え
るデジタルカメラである。
【0024】請求項13に記載の発明は、参照テーブル
格納メモリ内に格納されて入出力の対応付けを定義する
ための変換用参照テーブルを用いて、所望の入力データ
を出力データに変換するデータ変換方法であって、前記
入力データのうち前記変換用参照テーブルの入力フォー
マットに対応するビット長の上位ビットデータとしての
第1のテーブル入力データに対して、所定の加算処理に
より1を加算して第2のテーブル入力データとする第1
の工程と、前記変換用参照テーブルを用いて前記第1の
テーブル入力データに対応付けられた第1のテーブル出
力データを前記参照テーブル格納メモリから出力すると
ともに、同一の前記変換用参照テーブルを用いて前記第
2のテーブル入力データに対応付けられた第2のテーブ
ル出力データを前記参照テーブル格納メモリから出力す
る第2の工程と、前記入力データのうち前記所定ビット
数の上位ビットデータを除く下位ビットデータに基づい
て、前記第1のテーブル出力データ及び前記第2のテー
ブル出力データを所定の重み付け演算処理により重み付
け演算し、前記両テーブル出力データの間を内挿補間し
て、前記第1のテーブル出力データ及び前記第2のテー
ブル出力データより長いビット長の出力データを算出す
る第3の工程とを備え、前記参照テーブル格納メモリが
デュアルポートメモリであり、前記第1のテーブル入力
データ及び前記第2のテーブル入力データが同時に入力
されるとともに、前記第1のテーブル出力データ及び前
記第2のテーブル出力データが同時に出力される。
格納メモリ内に格納されて入出力の対応付けを定義する
ための変換用参照テーブルを用いて、所望の入力データ
を出力データに変換するデータ変換方法であって、前記
入力データのうち前記変換用参照テーブルの入力フォー
マットに対応するビット長の上位ビットデータとしての
第1のテーブル入力データに対して、所定の加算処理に
より1を加算して第2のテーブル入力データとする第1
の工程と、前記変換用参照テーブルを用いて前記第1の
テーブル入力データに対応付けられた第1のテーブル出
力データを前記参照テーブル格納メモリから出力すると
ともに、同一の前記変換用参照テーブルを用いて前記第
2のテーブル入力データに対応付けられた第2のテーブ
ル出力データを前記参照テーブル格納メモリから出力す
る第2の工程と、前記入力データのうち前記所定ビット
数の上位ビットデータを除く下位ビットデータに基づい
て、前記第1のテーブル出力データ及び前記第2のテー
ブル出力データを所定の重み付け演算処理により重み付
け演算し、前記両テーブル出力データの間を内挿補間し
て、前記第1のテーブル出力データ及び前記第2のテー
ブル出力データより長いビット長の出力データを算出す
る第3の工程とを備え、前記参照テーブル格納メモリが
デュアルポートメモリであり、前記第1のテーブル入力
データ及び前記第2のテーブル入力データが同時に入力
されるとともに、前記第1のテーブル出力データ及び前
記第2のテーブル出力データが同時に出力される。
【0025】請求項14に記載の発明は、シングルポー
トメモリである参照テーブル格納メモリ内に格納されて
入出力の対応付けを定義するための変換用参照テーブル
を用いて、所望の入力データを出力データに変換するデ
ータ変換方法であって、前記入力データのうち前記変換
用参照テーブルの入力フォーマットに対応するビット長
の上位ビットデータとしての第1のテーブル入力データ
に対して、所定の加算処理により1を加算して第2のテ
ーブル入力データとする第1の工程と、前記変換用参照
テーブルを用いて前記第1のテーブル入力データに対応
付けられた第1のテーブル出力データを前記参照テーブ
ル格納メモリから出力するとともに、同一の前記変換用
参照テーブルを用いて前記第2のテーブル入力データに
対応付けられた第2のテーブル出力データを前記参照テ
ーブル格納メモリから出力する第2の工程と、前記入力
データのうち前記所定ビット数の上位ビットデータを除
く下位ビットデータに基づいて、前記第1のテーブル出
力データ及び前記第2のテーブル出力データを所定の重
み付け演算処理により重み付け演算し、前記両テーブル
出力データの間を内挿補間して、前記第1のテーブル出
力データ及び前記第2のテーブル出力データより長いビ
ット長の出力データを算出する第3の工程とを備え、前
記第2の工程において、前記参照テーブル格納メモリに
対して前記第1のテーブル入力データ及び前記第2のテ
ーブル入力データを交互に切り替えて入力するととも
に、前記参照テーブル格納メモリから出力される前記第
1のテーブル出力データ及び前記第2のテーブル出力デ
ータを交互に切り替えて選択し、この際、前記出力デー
タの出力同期をとるクロック信号の一周期内の第1のパ
ルス状態で前記第1のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第2のパル
ス状態で前記第2のテーブル出力データを選択する。
トメモリである参照テーブル格納メモリ内に格納されて
入出力の対応付けを定義するための変換用参照テーブル
を用いて、所望の入力データを出力データに変換するデ
ータ変換方法であって、前記入力データのうち前記変換
用参照テーブルの入力フォーマットに対応するビット長
の上位ビットデータとしての第1のテーブル入力データ
に対して、所定の加算処理により1を加算して第2のテ
ーブル入力データとする第1の工程と、前記変換用参照
テーブルを用いて前記第1のテーブル入力データに対応
付けられた第1のテーブル出力データを前記参照テーブ
ル格納メモリから出力するとともに、同一の前記変換用
参照テーブルを用いて前記第2のテーブル入力データに
対応付けられた第2のテーブル出力データを前記参照テ
ーブル格納メモリから出力する第2の工程と、前記入力
データのうち前記所定ビット数の上位ビットデータを除
く下位ビットデータに基づいて、前記第1のテーブル出
力データ及び前記第2のテーブル出力データを所定の重
み付け演算処理により重み付け演算し、前記両テーブル
出力データの間を内挿補間して、前記第1のテーブル出
力データ及び前記第2のテーブル出力データより長いビ
ット長の出力データを算出する第3の工程とを備え、前
記第2の工程において、前記参照テーブル格納メモリに
対して前記第1のテーブル入力データ及び前記第2のテ
ーブル入力データを交互に切り替えて入力するととも
に、前記参照テーブル格納メモリから出力される前記第
1のテーブル出力データ及び前記第2のテーブル出力デ
ータを交互に切り替えて選択し、この際、前記出力デー
タの出力同期をとるクロック信号の一周期内の第1のパ
ルス状態で前記第1のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第2のパル
ス状態で前記第2のテーブル出力データを選択する。
【0026】請求項15に記載の発明は、請求項14に
記載のデータ変換方法であって、前記第3の工程におい
て、前記下位ビットデータの前記重み付け演算処理に対
する入力タイミングを、所定の遅延処理により前記テー
ブル出力データ切換処理の動作に同期させる。
記載のデータ変換方法であって、前記第3の工程におい
て、前記下位ビットデータの前記重み付け演算処理に対
する入力タイミングを、所定の遅延処理により前記テー
ブル出力データ切換処理の動作に同期させる。
【0027】請求項16に記載の発明は、参照テーブル
格納メモリ内に格納されて入出力の対応付けを定義する
ための変換用参照テーブルを用いて、所望の入力データ
を出力データに変換するデータ変換方法であって、前記
入力データのうち前記変換用参照テーブルの入力フォー
マットに対応するビット長の上位ビットデータとしての
第1のテーブル入力データに対して、所定の加算処理に
より1を加算して第2のテーブル入力データとする第1
の工程と、前記入力データのうち上位ビットデータの値
が偶数値の時の値を、シングルポートメモリで構成され
た偶数アドレステーブル格納メモリに格納する第2の工
程と、前記上位ビットデータの値が奇数値の時の値を、
シングルポートメモリで構成された奇数アドレステーブ
ル格納メモリに格納する第3の工程と、前記偶数アドレ
ステーブル格納メモリの入力部に配置された第1のアド
レスセレクタにより、前記上位ビットデータが偶数値の
時に、前記第1のテーブル入力データを前記偶数アドレ
ステーブル格納メモリのアドレスとして入力し、前記上
位ビットデータが奇数値の時に、前記第2のテーブル入
力データを前記偶数アドレステーブル格納メモリのアド
レスとして入力する第4の工程と、前記奇数アドレステ
ーブル格納メモリの入力部に配置された第2のアドレス
セレクタにより、前記上位ビットデータが偶数値の時
に、前記第2のテーブル入力データを前記奇数アドレス
テーブル格納メモリのアドレスとして入力し、前記上位
ビットデータが奇数値の時に、前記第1のテーブル入力
データを前記奇数アドレステーブル格納メモリのアドレ
スとして入力する第5の工程と、前記偶数アドレステー
ブル格納メモリ及び前記奇数アドレステーブル格納メモ
リの出力部に配置された第1のデータセレクタにより、
前記上位ビットデータが偶数値の時に、前記偶数アドレ
ステーブル格納メモリの出力データを第1のテーブル出
力データとして出力し、前記上位ビットデータが奇数値
の時に、前記奇数アドレステーブル格納メモリの出力デ
ータを第1のテーブル出力データとして出力する第6の
工程と、前記偶数アドレステーブル格納メモリ及び前記
奇数アドレステーブル格納メモリの出力部に配置された
第2のデータセレクタにより、前記上位ビットデータが
偶数値の時に、前記奇数アドレステーブル格納メモリの
出力データを第2のテーブル出力データとして出力し、
前記上位ビットデータが奇数値の時に、前記偶数アドレ
ステーブル格納メモリの出力データを第2のテーブル出
力データとして出力する第7の工程と、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第1のテーブル出力デー
タ及び前記第2のテーブル出力データを所定の重み付け
演算処理により重み付け演算し、前記両テーブル出力デ
ータの間を内挿補間して、出力データを算出する第8の
工程とを備える。
格納メモリ内に格納されて入出力の対応付けを定義する
ための変換用参照テーブルを用いて、所望の入力データ
を出力データに変換するデータ変換方法であって、前記
入力データのうち前記変換用参照テーブルの入力フォー
マットに対応するビット長の上位ビットデータとしての
第1のテーブル入力データに対して、所定の加算処理に
より1を加算して第2のテーブル入力データとする第1
の工程と、前記入力データのうち上位ビットデータの値
が偶数値の時の値を、シングルポートメモリで構成され
た偶数アドレステーブル格納メモリに格納する第2の工
程と、前記上位ビットデータの値が奇数値の時の値を、
シングルポートメモリで構成された奇数アドレステーブ
ル格納メモリに格納する第3の工程と、前記偶数アドレ
ステーブル格納メモリの入力部に配置された第1のアド
レスセレクタにより、前記上位ビットデータが偶数値の
時に、前記第1のテーブル入力データを前記偶数アドレ
ステーブル格納メモリのアドレスとして入力し、前記上
位ビットデータが奇数値の時に、前記第2のテーブル入
力データを前記偶数アドレステーブル格納メモリのアド
レスとして入力する第4の工程と、前記奇数アドレステ
ーブル格納メモリの入力部に配置された第2のアドレス
セレクタにより、前記上位ビットデータが偶数値の時
に、前記第2のテーブル入力データを前記奇数アドレス
テーブル格納メモリのアドレスとして入力し、前記上位
ビットデータが奇数値の時に、前記第1のテーブル入力
データを前記奇数アドレステーブル格納メモリのアドレ
スとして入力する第5の工程と、前記偶数アドレステー
ブル格納メモリ及び前記奇数アドレステーブル格納メモ
リの出力部に配置された第1のデータセレクタにより、
前記上位ビットデータが偶数値の時に、前記偶数アドレ
ステーブル格納メモリの出力データを第1のテーブル出
力データとして出力し、前記上位ビットデータが奇数値
の時に、前記奇数アドレステーブル格納メモリの出力デ
ータを第1のテーブル出力データとして出力する第6の
工程と、前記偶数アドレステーブル格納メモリ及び前記
奇数アドレステーブル格納メモリの出力部に配置された
第2のデータセレクタにより、前記上位ビットデータが
偶数値の時に、前記奇数アドレステーブル格納メモリの
出力データを第2のテーブル出力データとして出力し、
前記上位ビットデータが奇数値の時に、前記偶数アドレ
ステーブル格納メモリの出力データを第2のテーブル出
力データとして出力する第7の工程と、前記入力データ
のうち前記所定ビット数の上位ビットデータを除く下位
ビットデータに基づいて、前記第1のテーブル出力デー
タ及び前記第2のテーブル出力データを所定の重み付け
演算処理により重み付け演算し、前記両テーブル出力デ
ータの間を内挿補間して、出力データを算出する第8の
工程とを備える。
【0028】請求項17に記載の発明は、参照テーブル
格納メモリ内に格納されて入出力の対応付けを定義する
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換方法であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第1の
テーブル入力データに対して、所定の加算処理により1
を加算して第2のテーブル入力データとする第1の工程
と、前記変換用参照テーブルを格納し、当該変換用参照
テーブルを用いて前記第1のテーブル入力データに対応
付けられた第1のテーブル出力データを前記参照テーブ
ル格納メモリから出力するとともに、同一の前記変換用
参照テーブルを用いて前記第2のテーブル入力データに
対応付けられた第2のテーブル出力データを前記参照テ
ーブル格納メモリから出力する第2の工程と、前記入力
データのうち前記所定ビット数の上位ビットデータを除
く下位ビットデータに基づいて、前記第1のテーブル出
力データ及び前記第2のテーブル出力データを所定の重
み付け演算処理により重み付け演算し、前記両テーブル
出力データの間を内挿補間して、出力データを算出する
第3の工程と、を備え、前記第2の工程において、前記
加算処理及び前記参照テーブル格納メモリに入力される
第1のテーブル入力データが最大値である場合に、当該
最大値に対応する値として予め設定された固有値を所定
の固有値設定処理により前記第2のテーブル出力データ
として強制的に設定する。
格納メモリ内に格納されて入出力の対応付けを定義する
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換方法であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第1の
テーブル入力データに対して、所定の加算処理により1
を加算して第2のテーブル入力データとする第1の工程
と、前記変換用参照テーブルを格納し、当該変換用参照
テーブルを用いて前記第1のテーブル入力データに対応
付けられた第1のテーブル出力データを前記参照テーブ
ル格納メモリから出力するとともに、同一の前記変換用
参照テーブルを用いて前記第2のテーブル入力データに
対応付けられた第2のテーブル出力データを前記参照テ
ーブル格納メモリから出力する第2の工程と、前記入力
データのうち前記所定ビット数の上位ビットデータを除
く下位ビットデータに基づいて、前記第1のテーブル出
力データ及び前記第2のテーブル出力データを所定の重
み付け演算処理により重み付け演算し、前記両テーブル
出力データの間を内挿補間して、出力データを算出する
第3の工程と、を備え、前記第2の工程において、前記
加算処理及び前記参照テーブル格納メモリに入力される
第1のテーブル入力データが最大値である場合に、当該
最大値に対応する値として予め設定された固有値を所定
の固有値設定処理により前記第2のテーブル出力データ
として強制的に設定する。
【0029】請求項18に記載の発明は、請求項13な
いし請求項16のいずれかに記載のデータ変換方法であ
って、前記第2の工程において、前記加算処理及び前記
参照テーブル格納メモリに入力される第1のテーブル入
力データが最大値である場合に、当該最大値に対応する
値として予め設定された固有値を所定の固有値設定処理
により前記第2のテーブル出力データとして強制的に設
定する。
いし請求項16のいずれかに記載のデータ変換方法であ
って、前記第2の工程において、前記加算処理及び前記
参照テーブル格納メモリに入力される第1のテーブル入
力データが最大値である場合に、当該最大値に対応する
値として予め設定された固有値を所定の固有値設定処理
により前記第2のテーブル出力データとして強制的に設
定する。
【0030】請求項19に記載の発明は、請求項17ま
たは請求項18に記載のデータ変換方法であって、前記
第2の工程において、前記固有値が前記第2のテーブル
出力データより長いビット長に設定され、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データの
それぞれのビット長を前記固有値のビット長に合わせる
ように、所定のビット長調整処理により下位ビット側に
ゼロ値を付加する。
たは請求項18に記載のデータ変換方法であって、前記
第2の工程において、前記固有値が前記第2のテーブル
出力データより長いビット長に設定され、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データの
それぞれのビット長を前記固有値のビット長に合わせる
ように、所定のビット長調整処理により下位ビット側に
ゼロ値を付加する。
【0031】請求項20に記載の発明は、請求項19に
記載のデータ変換方法であって、前記固有値のビット長
が、前記出力データのビット長と同一に設定される。
記載のデータ変換方法であって、前記固有値のビット長
が、前記出力データのビット長と同一に設定される。
【0032】請求項21に記載の発明は、参照テーブル
格納メモリ内に格納されて入出力の対応付けを定義する
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換方法であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第1の
テーブル入力データに対して、所定の加算処理により1
を加算して第2のテーブル入力データとする第1の工程
と、前記変換用参照テーブルを用いて前記第1のテーブ
ル入力データに対応付けられた第1のテーブル出力デー
タを前記参照テーブル格納メモリから出力するととも
に、同一の前記変換用参照テーブルを用いて前記第2の
テーブル入力データに対応付けられた第2のテーブル出
力データを前記参照テーブル格納メモリから出力する第
2の工程と、前記入力データのうち前記所定ビット数の
上位ビットデータを除く下位ビットデータに基づいて、
前記第1のテーブル出力データ及び前記第2のテーブル
出力データを所定の重み付け演算処理で重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する第3の工程とを備え、前記第2の工
程において、前記加算処理及び前記参照テーブル格納メ
モリに入力される第1のテーブル入力データが最大値で
ある場合に、所定のオーバーフロー防止処理により、前
記加算処理で加算する前の前記入力データの前記上位ビ
ットデータを前記第2のテーブル入力データとして前記
参照テーブル格納メモリに入力して、前記当該第2のテ
ーブル入力データのオーバーフローを防止する。
格納メモリ内に格納されて入出力の対応付けを定義する
変換用参照テーブルを用いて、所望の入力データを出力
データに変換するデータ変換方法であって、前記入力デ
ータのうち前記変換用参照テーブルの入力フォーマット
に対応するビット長の上位ビットデータとしての第1の
テーブル入力データに対して、所定の加算処理により1
を加算して第2のテーブル入力データとする第1の工程
と、前記変換用参照テーブルを用いて前記第1のテーブ
ル入力データに対応付けられた第1のテーブル出力デー
タを前記参照テーブル格納メモリから出力するととも
に、同一の前記変換用参照テーブルを用いて前記第2の
テーブル入力データに対応付けられた第2のテーブル出
力データを前記参照テーブル格納メモリから出力する第
2の工程と、前記入力データのうち前記所定ビット数の
上位ビットデータを除く下位ビットデータに基づいて、
前記第1のテーブル出力データ及び前記第2のテーブル
出力データを所定の重み付け演算処理で重み付け演算
し、前記両テーブル出力データの間を内挿補間して、出
力データを算出する第3の工程とを備え、前記第2の工
程において、前記加算処理及び前記参照テーブル格納メ
モリに入力される第1のテーブル入力データが最大値で
ある場合に、所定のオーバーフロー防止処理により、前
記加算処理で加算する前の前記入力データの前記上位ビ
ットデータを前記第2のテーブル入力データとして前記
参照テーブル格納メモリに入力して、前記当該第2のテ
ーブル入力データのオーバーフローを防止する。
【0033】請求項22に記載の発明は、請求項13な
いし請求項16のいずれかに記載のデータ変換方法であ
って、前記第2の工程において、前記加算処理及び前記
参照テーブル格納メモリに入力される第1のテーブル入
力データが最大値である場合に、所定のオーバーフロー
防止処理により、前記加算処理で加算する前の前記入力
データの前記上位ビットデータを前記第2のテーブル入
力データとして前記参照テーブル格納メモリに入力し
て、前記当該第2のテーブル入力データのオーバーフロ
ーを防止する。
いし請求項16のいずれかに記載のデータ変換方法であ
って、前記第2の工程において、前記加算処理及び前記
参照テーブル格納メモリに入力される第1のテーブル入
力データが最大値である場合に、所定のオーバーフロー
防止処理により、前記加算処理で加算する前の前記入力
データの前記上位ビットデータを前記第2のテーブル入
力データとして前記参照テーブル格納メモリに入力し
て、前記当該第2のテーブル入力データのオーバーフロ
ーを防止する。
【0034】請求項23に記載の発明は、請求項13な
いし請求項22のいずれかに記載のデータ変換方法であ
って、前記変換用参照テーブルが、画像データのγ変換
を行う入出力特性データを保有する。
いし請求項22のいずれかに記載のデータ変換方法であ
って、前記変換用参照テーブルが、画像データのγ変換
を行う入出力特性データを保有する。
【0035】請求項24に記載の発明は、請求項13な
いし請求項23のいずれかに記載のデータ変換方法が、
デジタルカメラの画像データの入力時に実行される。
いし請求項23のいずれかに記載のデータ変換方法が、
デジタルカメラの画像データの入力時に実行される。
【0036】
【発明の実施の形態】{第1の実施の形態}図1はこの
発明の第1の実施の形態に係るデータ変換回路内のルッ
クアップテーブル(LUT:変換用参照テーブル)11
を格納するLUTメモリ(参照テーブル格納メモリ)1
2を示すブロック図、図2はそのデータ変換回路を示す
ブロック図である。尚、図2及びこの明細書において、
[]で括られてセミコロンを挟んで併記された数字は、
元になる2進数のデータから抽出されたビットの最上位
位置と最下位位置をそれぞれ示しており、また「0x」
とあるのは16進数である値を示す接頭記号である。
発明の第1の実施の形態に係るデータ変換回路内のルッ
クアップテーブル(LUT:変換用参照テーブル)11
を格納するLUTメモリ(参照テーブル格納メモリ)1
2を示すブロック図、図2はそのデータ変換回路を示す
ブロック図である。尚、図2及びこの明細書において、
[]で括られてセミコロンを挟んで併記された数字は、
元になる2進数のデータから抽出されたビットの最上位
位置と最下位位置をそれぞれ示しており、また「0x」
とあるのは16進数である値を示す接頭記号である。
【0037】このデータ変換回路は、例えばデジタルカ
メラに内蔵されてCCD撮像された画像データのγ変換
を行う目的で使用されるものであり、図1のように所定
のビット深さ(12ビット)で所定のワード数(2
10個)のLUTメモリ12を使用する場合に、このLU
Tメモリ12のワード数を越えるビット長の入力データ
Din(Din[15;0])を入力するとともに、ビ
ット深さを超えるビット長の出力データDoutを出力
するようにしている。この場合、このデータ変換回路
は、図2の如く、所定のビット長(16ビット)の入力
データDinの上位の所定のビット(10ビット)であ
る第1のテーブル入力データRA0をLUTメモリ12
に入力するとともに、この第1のテーブル入力データR
A0に加算値「+1」を加算して第2のテーブル入力デ
ータRA1としてLUTメモリ12に入力し、この各テ
ーブル入力データRA0,RA1に対応してルックアッ
プテーブル11から出力される2つの第1及び第2のテ
ーブル出力データDout0,Dout1を、入力デー
タDinのうちルックアップテーブル11に入力されな
かった残りの下位ビット(16ビット−10ビット=6
ビット)に基づいて重み付け演算して互いに加算し、こ
の加算後の値を、ルックアップテーブル11内の各メモ
リセル10同士の間で内挿補間されたデータ(「内挿補
間データ」と称す:図1中の符号Cp)として出力デー
タDoutとする。そして、重み付け演算時に、それぞ
れの値のビット長が増大することを利用して、ルックア
ップテーブル11のビット深さより大きいビット数の出
力データDoutを出力する。
メラに内蔵されてCCD撮像された画像データのγ変換
を行う目的で使用されるものであり、図1のように所定
のビット深さ(12ビット)で所定のワード数(2
10個)のLUTメモリ12を使用する場合に、このLU
Tメモリ12のワード数を越えるビット長の入力データ
Din(Din[15;0])を入力するとともに、ビ
ット深さを超えるビット長の出力データDoutを出力
するようにしている。この場合、このデータ変換回路
は、図2の如く、所定のビット長(16ビット)の入力
データDinの上位の所定のビット(10ビット)であ
る第1のテーブル入力データRA0をLUTメモリ12
に入力するとともに、この第1のテーブル入力データR
A0に加算値「+1」を加算して第2のテーブル入力デ
ータRA1としてLUTメモリ12に入力し、この各テ
ーブル入力データRA0,RA1に対応してルックアッ
プテーブル11から出力される2つの第1及び第2のテ
ーブル出力データDout0,Dout1を、入力デー
タDinのうちルックアップテーブル11に入力されな
かった残りの下位ビット(16ビット−10ビット=6
ビット)に基づいて重み付け演算して互いに加算し、こ
の加算後の値を、ルックアップテーブル11内の各メモ
リセル10同士の間で内挿補間されたデータ(「内挿補
間データ」と称す:図1中の符号Cp)として出力デー
タDoutとする。そして、重み付け演算時に、それぞ
れの値のビット長が増大することを利用して、ルックア
ップテーブル11のビット深さより大きいビット数の出
力データDoutを出力する。
【0038】具体的に、このデータ変換回路は、図2の
如く、16ビットの入力データDinの上位10ビット
のデータ(Din[15;6])が入力されて当該10
ビットのデータに加算値「+1」を加算する加算部15
と、加算部15での加算前の10ビットの第1のテーブ
ル入力データRA0(=Din[15;6])と加算部
15で加算された後の10ビットの第2のテーブル入力
データRA1(これらは図1中の入力データInに相当
する)のそれぞれに対してインデックス変換を行って1
2ビットのテーブル出力データDout0,Dout1
(これらは図1中の出力データOutに相当する)を出
力するルックアップテーブル11用のLUTメモリ12
(図1参照)と、第1のテーブル入力データRA0が最
大値のときに第2のテーブル出力データDout1の固
有値としての最大値(この実施の形態では1ビットデー
タ)を強制的に設定する固有値設定部16と、入力デー
タDinのうちのルックアップテーブル11に入力され
なかった下位6ビットデータDin[5;0]に基づい
てルックアップテーブル11からの2つのテーブル出力
データDout0,Dout1を重み付け演算し内挿補
間データCpを求める重み付け演算部17とを備える。
如く、16ビットの入力データDinの上位10ビット
のデータ(Din[15;6])が入力されて当該10
ビットのデータに加算値「+1」を加算する加算部15
と、加算部15での加算前の10ビットの第1のテーブ
ル入力データRA0(=Din[15;6])と加算部
15で加算された後の10ビットの第2のテーブル入力
データRA1(これらは図1中の入力データInに相当
する)のそれぞれに対してインデックス変換を行って1
2ビットのテーブル出力データDout0,Dout1
(これらは図1中の出力データOutに相当する)を出
力するルックアップテーブル11用のLUTメモリ12
(図1参照)と、第1のテーブル入力データRA0が最
大値のときに第2のテーブル出力データDout1の固
有値としての最大値(この実施の形態では1ビットデー
タ)を強制的に設定する固有値設定部16と、入力デー
タDinのうちのルックアップテーブル11に入力され
なかった下位6ビットデータDin[5;0]に基づい
てルックアップテーブル11からの2つのテーブル出力
データDout0,Dout1を重み付け演算し内挿補
間データCpを求める重み付け演算部17とを備える。
【0039】ここで、上述のように、ひとつの出力デー
タDoutを得るために入力データDinの上位10ビ
ットデータDin[15;6]とそれに加算値「+1」
を加算したデータの2つのテーブル入力データRA0,
RA1をLUTメモリ12に入力する必要があることか
ら、ルックアップテーブル11を格納するLUTメモリ
12としてデュアルポートメモリが使用されており、2
つのテーブル入力データRA0,RA1がLUTメモリ
12にほぼ同時に入力されるとともに、それぞれのテー
ブル入力データRA0,RA1についてルックアップテ
ーブル11を参照した結果の12ビットのテーブル出力
データDout0,Dout1をほぼ同時に出力する。
内部のルックアップテーブル11について図1に示した
通りである。
タDoutを得るために入力データDinの上位10ビ
ットデータDin[15;6]とそれに加算値「+1」
を加算したデータの2つのテーブル入力データRA0,
RA1をLUTメモリ12に入力する必要があることか
ら、ルックアップテーブル11を格納するLUTメモリ
12としてデュアルポートメモリが使用されており、2
つのテーブル入力データRA0,RA1がLUTメモリ
12にほぼ同時に入力されるとともに、それぞれのテー
ブル入力データRA0,RA1についてルックアップテ
ーブル11を参照した結果の12ビットのテーブル出力
データDout0,Dout1をほぼ同時に出力する。
内部のルックアップテーブル11について図1に示した
通りである。
【0040】固有値設定部16は、入力データDinの
上位10ビットデータDin[15;6]が最大値(=
「0x3ff」、即ち10ビットの各値が全て「1」)
であるか否かを比較判断する比較器(CMP)21と、
この比較器21での比較結果に基づいてDin[15;
6]が最大値(=「0x3ff」)でない場合に12ビ
ットの第2のテーブル出力データDout1としてLU
Tメモリ12からの第2のテーブル出力データDout
1を選択する一方、比較器21での比較結果に基づいて
Din[15;6]が最大値(=「0x3ff」)であ
る場合に、固有値として12ビットデータの最大値(=
「0xfff」:Max Value)22を選択して
最大値を強制的に設定するセレクタ23とを備える。
上位10ビットデータDin[15;6]が最大値(=
「0x3ff」、即ち10ビットの各値が全て「1」)
であるか否かを比較判断する比較器(CMP)21と、
この比較器21での比較結果に基づいてDin[15;
6]が最大値(=「0x3ff」)でない場合に12ビ
ットの第2のテーブル出力データDout1としてLU
Tメモリ12からの第2のテーブル出力データDout
1を選択する一方、比較器21での比較結果に基づいて
Din[15;6]が最大値(=「0x3ff」)であ
る場合に、固有値として12ビットデータの最大値(=
「0xfff」:Max Value)22を選択して
最大値を強制的に設定するセレクタ23とを備える。
【0041】また、重み付け演算部17は、値「0x4
0」から入力データDinの下位6ビットデータDin
[5;0]を減算して7ビットの積算因子データ(第1
の積算因子データ)を出力する第1の積算因子演算部
(図2では「0x40−In」と標記)31と、この第
1の積算因子演算部31での出力データのビット数に対
応するために入力データDinの下位6ビットデータD
in[5;0]の上位位置に値「0」の1ビットデータ
を付加して7ビットの積算因子データ(第2の積算因子
データ)を出力する第2の積算因子演算部(図2では
「0 Expand」と標記)32と、第1及び第2の
積算因子演算部31,32から出力された両積算因子デ
ータを両テーブル出力データDout0,Dout1に
積算する第1及び第2の乗算器33,34と、この両乗
算器33,34での積算結果の値を互いに加算する加算
器(加算手段)35とを備える。
0」から入力データDinの下位6ビットデータDin
[5;0]を減算して7ビットの積算因子データ(第1
の積算因子データ)を出力する第1の積算因子演算部
(図2では「0x40−In」と標記)31と、この第
1の積算因子演算部31での出力データのビット数に対
応するために入力データDinの下位6ビットデータD
in[5;0]の上位位置に値「0」の1ビットデータ
を付加して7ビットの積算因子データ(第2の積算因子
データ)を出力する第2の積算因子演算部(図2では
「0 Expand」と標記)32と、第1及び第2の
積算因子演算部31,32から出力された両積算因子デ
ータを両テーブル出力データDout0,Dout1に
積算する第1及び第2の乗算器33,34と、この両乗
算器33,34での積算結果の値を互いに加算する加算
器(加算手段)35とを備える。
【0042】かかる構成のデータ変換回路の動作を説明
する。まず、図2の如く、16ビットの入力データDi
nのうち、上位10ビットデータ(Din[15;
6])が、第1のテーブル入力データRA0としてLU
Tメモリ12、加算部15及び固有値設定部16の比較
器21に入力されるとともに、残りの下位6ビットデー
タ(Din[5;0])が第1及び第2の積算因子演算
部31,32に入力される。
する。まず、図2の如く、16ビットの入力データDi
nのうち、上位10ビットデータ(Din[15;
6])が、第1のテーブル入力データRA0としてLU
Tメモリ12、加算部15及び固有値設定部16の比較
器21に入力されるとともに、残りの下位6ビットデー
タ(Din[5;0])が第1及び第2の積算因子演算
部31,32に入力される。
【0043】加算部15では、入力された上位10ビッ
トデータ(Din[15;6])に加算値「+1」を加
算してLUTメモリ12に出力する。
トデータ(Din[15;6])に加算値「+1」を加
算してLUTメモリ12に出力する。
【0044】LUTメモリ12では、これがデュアルポ
ートメモリであることから、入力データDinの上位1
0ビットデータRA0(第1のテーブル入力データ)と
これに加算値「+10」が加算された第2のテーブル入
力データRA1とがほぼ同時に入力され、それぞれにつ
いてルックアップテーブル11(図1参照)を参照した
結果の12ビットの第1及び第2のテーブル出力データ
Dout0,Dout1をほぼ同時に出力する。
ートメモリであることから、入力データDinの上位1
0ビットデータRA0(第1のテーブル入力データ)と
これに加算値「+10」が加算された第2のテーブル入
力データRA1とがほぼ同時に入力され、それぞれにつ
いてルックアップテーブル11(図1参照)を参照した
結果の12ビットの第1及び第2のテーブル出力データ
Dout0,Dout1をほぼ同時に出力する。
【0045】ここで、入力データDinの上位10ビッ
トデータ(Din[15;6]=RA0)が最大値「0
x3ff」である場合は、加算部15で値「+1」を加
算して第2のテーブル入力データRA1を出力しようと
すると、図3中の点Poverのように第2のテーブル
入力データRA1がオーバーフローしてしまうため、L
UTメモリ12内のルックアップテーブル11に対応し
たメモリセル10が存在しないことになる。したがっ
て、このときの第2のテーブル入力データRA1に対応
する第2のテーブル出力データDout1の値をどうす
るかが問題となるが、この場合には、固有値設定部16
の比較器21においてDin[15;6]が最大値(=
「0x3ff」)である旨を比較判断し、これに基づい
てセレクタ23で12ビットデータの最大値(Max
Value:例えば0xfff)22(図3中の点P
r)を選択して、この最大値を第2のテーブル出力デー
タDout1の値として強制的に設定する。一方、固有
値設定部16の比較器21においてDin[15;6]
が最大値(=「0x3ff」)でない旨を比較判断した
場合には、第2のテーブル出力データDout1として
はルックアップテーブル11での参照結果をそのまま適
用する。
トデータ(Din[15;6]=RA0)が最大値「0
x3ff」である場合は、加算部15で値「+1」を加
算して第2のテーブル入力データRA1を出力しようと
すると、図3中の点Poverのように第2のテーブル
入力データRA1がオーバーフローしてしまうため、L
UTメモリ12内のルックアップテーブル11に対応し
たメモリセル10が存在しないことになる。したがっ
て、このときの第2のテーブル入力データRA1に対応
する第2のテーブル出力データDout1の値をどうす
るかが問題となるが、この場合には、固有値設定部16
の比較器21においてDin[15;6]が最大値(=
「0x3ff」)である旨を比較判断し、これに基づい
てセレクタ23で12ビットデータの最大値(Max
Value:例えば0xfff)22(図3中の点P
r)を選択して、この最大値を第2のテーブル出力デー
タDout1の値として強制的に設定する。一方、固有
値設定部16の比較器21においてDin[15;6]
が最大値(=「0x3ff」)でない旨を比較判断した
場合には、第2のテーブル出力データDout1として
はルックアップテーブル11での参照結果をそのまま適
用する。
【0046】次に、重み付け演算部17においては、入
力データDinの下位6ビットデータDin[5;0]
が入力された第1の積算因子演算部31が、7ビットの
値「0x40」から下位6ビットデータDin[5;
0]を減算して7ビットの第1の積算因子データを第1
の乗算器33に出力する。尚、この第1の積算因子デー
タはアンダーフローせず、最小値は「0x0」となる。
第1の乗算器33では、LUTメモリ12から出力され
た第1のテーブル出力データDout0に第1の積算因
子データを積算し、18ビット長の第1の積算結果デー
タDmulA[17;0]を出力する。
力データDinの下位6ビットデータDin[5;0]
が入力された第1の積算因子演算部31が、7ビットの
値「0x40」から下位6ビットデータDin[5;
0]を減算して7ビットの第1の積算因子データを第1
の乗算器33に出力する。尚、この第1の積算因子デー
タはアンダーフローせず、最小値は「0x0」となる。
第1の乗算器33では、LUTメモリ12から出力され
た第1のテーブル出力データDout0に第1の積算因
子データを積算し、18ビット長の第1の積算結果デー
タDmulA[17;0]を出力する。
【0047】これとほぼ同時に併行して、第2の積算因
子演算部32が、第1の積算因子演算部31での出力デ
ータのビット数に対応するために入力データDinの下
位6ビットデータDin[5;0]の上位位置に値
「0」の1ビットデータを付加して7ビットの第2の積
算因子データを第2の乗算器34に出力する。尚、この
第2の積算因子データはオーバーフローせず、最大値は
「0x3f」となる。第2の乗算器34では、固有値設
定部16のセレクタ23で選択された第2のテーブル出
力データDout1に第2の積算因子データを積算し、
18ビット長の第2の積算結果データDmulB[1
7;0]を出力する。
子演算部32が、第1の積算因子演算部31での出力デ
ータのビット数に対応するために入力データDinの下
位6ビットデータDin[5;0]の上位位置に値
「0」の1ビットデータを付加して7ビットの第2の積
算因子データを第2の乗算器34に出力する。尚、この
第2の積算因子データはオーバーフローせず、最大値は
「0x3f」となる。第2の乗算器34では、固有値設
定部16のセレクタ23で選択された第2のテーブル出
力データDout1に第2の積算因子データを積算し、
18ビット長の第2の積算結果データDmulB[1
7;0]を出力する。
【0048】しかる後、加算器35において、両乗算器
33,34で積算された両積算結果データDmulA
[17;0],DmulB[17;0]を互いに加算
し、18ビット長の仮出力データDouttemp[1
7;0]を出力する。そして、このうちの必要なビット
数を上位から抽出する。例えば、出力データとして16
ビット長のデータが必要であれば、仮出力データDou
ttempの上位16ビットデータDouttemp
[17;2]を抽出し、これを16ビット長の出力デー
タDout[15;0]とすればよい。この出力データ
Dout[15;0]は、例えば図1中において第1の
テーブル入力データRA0としてアドレス「A」のメモ
リセル10が、第2のテーブル入力データRA1(=R
A0+1)としてアドレス「B」のメモリセル10がそ
れぞれ指定された場合に、この両アドレス「A」「B」
の間の中間位置の値を、入力データDinの下位6ビッ
トデータDin[5;0]の値に基づいて擬似的に内挿
補間された内挿補間データとして出力される。
33,34で積算された両積算結果データDmulA
[17;0],DmulB[17;0]を互いに加算
し、18ビット長の仮出力データDouttemp[1
7;0]を出力する。そして、このうちの必要なビット
数を上位から抽出する。例えば、出力データとして16
ビット長のデータが必要であれば、仮出力データDou
ttempの上位16ビットデータDouttemp
[17;2]を抽出し、これを16ビット長の出力デー
タDout[15;0]とすればよい。この出力データ
Dout[15;0]は、例えば図1中において第1の
テーブル入力データRA0としてアドレス「A」のメモ
リセル10が、第2のテーブル入力データRA1(=R
A0+1)としてアドレス「B」のメモリセル10がそ
れぞれ指定された場合に、この両アドレス「A」「B」
の間の中間位置の値を、入力データDinの下位6ビッ
トデータDin[5;0]の値に基づいて擬似的に内挿
補間された内挿補間データとして出力される。
【0049】このように、入力データDinの上位10
ビットデータDin[15;6]とこれに加算値「+
1」を加算した値とに基づいてLUTメモリ12内のル
ックアップテーブル11中の互いに隣合うメモリセル1
0をアドレス指定し、その間の中間位置の値を、入力デ
ータDinの下位6ビットデータDin[5;0]の値
に基づいてLUTメモリ12の外部で内挿補間している
ので、LUTメモリ12のビット深さとワード数を可及
的に小さく抑えつつ、このLUTメモリ12のビット深
さを超える精度の変換出力データDoutを容易に得る
ことができる。
ビットデータDin[15;6]とこれに加算値「+
1」を加算した値とに基づいてLUTメモリ12内のル
ックアップテーブル11中の互いに隣合うメモリセル1
0をアドレス指定し、その間の中間位置の値を、入力デ
ータDinの下位6ビットデータDin[5;0]の値
に基づいてLUTメモリ12の外部で内挿補間している
ので、LUTメモリ12のビット深さとワード数を可及
的に小さく抑えつつ、このLUTメモリ12のビット深
さを超える精度の変換出力データDoutを容易に得る
ことができる。
【0050】また、ルックアップテーブル11を格納し
たLUTメモリ12としてデュアルポートメモリを適用
しているので、小さなメモリサイズであっても、2つの
テーブル入力データRA0,RA1を効率よく入力で
き、且つ2つのテーブル出力データDout0,Dou
t1を効率良く出力できる。
たLUTメモリ12としてデュアルポートメモリを適用
しているので、小さなメモリサイズであっても、2つの
テーブル入力データRA0,RA1を効率よく入力で
き、且つ2つのテーブル出力データDout0,Dou
t1を効率良く出力できる。
【0051】{第2の実施の形態}図4はこの発明の第
2の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図4では第1の実施の形態と同様の機能
を有する要素については同一符号を付している。
2の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図4では第1の実施の形態と同様の機能
を有する要素については同一符号を付している。
【0052】第1の実施の形態では、ルックアップテー
ブル11を格納したLUTメモリ12としてデュアルポ
ートメモリを適用していたが、この実施の形態のデータ
変換回路は、図4の如く、LUTメモリ12Aとしてシ
ングルポートメモリを使用し、出力データDoutとし
て1画素の出力処理を行うための画素クロック信号(P
ixel Clock)の1周期間に2回の入力データ
Dinを入力する必要があることから、その同期を行い
ながら第1のテーブル出力データ(第1の実施の形態の
符号Dout0に相当)と第2のテーブル出力データ
(第1の実施の形態の符号Dout1に相当)とを交互
に切り替えて出力するためのレジスタ群(テーブル出力
データ切換手段)40を設けるとともに、LUTメモリ
12Aにテーブル入力データRAを入力する際に元の入
力データDinの10ビットデータDin[15;6]
と加算部15での加算値「+1」の加算後のデータとを
交互に切り替えるためのセレクタ(テーブル入力データ
切換手段)47とを追加している。尚、固有値設定部1
6及び重み付け演算部17の構成は第1の実施の形態と
同様であるため、ここでは第1の実施の形態と異なる要
素についてのみ説明する。
ブル11を格納したLUTメモリ12としてデュアルポ
ートメモリを適用していたが、この実施の形態のデータ
変換回路は、図4の如く、LUTメモリ12Aとしてシ
ングルポートメモリを使用し、出力データDoutとし
て1画素の出力処理を行うための画素クロック信号(P
ixel Clock)の1周期間に2回の入力データ
Dinを入力する必要があることから、その同期を行い
ながら第1のテーブル出力データ(第1の実施の形態の
符号Dout0に相当)と第2のテーブル出力データ
(第1の実施の形態の符号Dout1に相当)とを交互
に切り替えて出力するためのレジスタ群(テーブル出力
データ切換手段)40を設けるとともに、LUTメモリ
12Aにテーブル入力データRAを入力する際に元の入
力データDinの10ビットデータDin[15;6]
と加算部15での加算値「+1」の加算後のデータとを
交互に切り替えるためのセレクタ(テーブル入力データ
切換手段)47とを追加している。尚、固有値設定部1
6及び重み付け演算部17の構成は第1の実施の形態と
同様であるため、ここでは第1の実施の形態と異なる要
素についてのみ説明する。
【0053】レジスタ群40は、レジスタ41〜44か
ら構成されており、画素クロック信号(Pixel C
lock)に同期して、LUTメモリ12Aからの出力
データを交互に読み取って、重み付け演算部17の第1
の乗算器33と固有値設定部16のセレクタ23とにそ
れぞれ振り分けて出力する。
ら構成されており、画素クロック信号(Pixel C
lock)に同期して、LUTメモリ12Aからの出力
データを交互に読み取って、重み付け演算部17の第1
の乗算器33と固有値設定部16のセレクタ23とにそ
れぞれ振り分けて出力する。
【0054】具体的に、レジスタ群40の第1のレジス
タ41は、例えば図5中の符号Ed1のように、反転回
路(NOT回路)48により反転された画素クロック信
号(Pixel Clock)の立ち上がりタイミング
(即ち、元の画素クロック信号の立ち下がりタイミン
グ:第1のパルス状態)から、次の同様のタイミングE
d2まで、LUTメモリ12Aからの出力データを保持
し、この保持したデータを次段の第2のレジスタ42に
伝達する。
タ41は、例えば図5中の符号Ed1のように、反転回
路(NOT回路)48により反転された画素クロック信
号(Pixel Clock)の立ち上がりタイミング
(即ち、元の画素クロック信号の立ち下がりタイミン
グ:第1のパルス状態)から、次の同様のタイミングE
d2まで、LUTメモリ12Aからの出力データを保持
し、この保持したデータを次段の第2のレジスタ42に
伝達する。
【0055】レジスタ群40の第2のレジスタ42は、
例えば図5中の符号Eu2のように、画素クロック信号
(Pixel Clock)の立ち上がりタイミング
(第2のパルス状態)から、次の同様のタイミングEu
3まで、第1のレジスタ41からの出力データを保持
し、この保持したデータを重み付け演算部17の第1の
乗算器33に伝達する。
例えば図5中の符号Eu2のように、画素クロック信号
(Pixel Clock)の立ち上がりタイミング
(第2のパルス状態)から、次の同様のタイミングEu
3まで、第1のレジスタ41からの出力データを保持
し、この保持したデータを重み付け演算部17の第1の
乗算器33に伝達する。
【0056】レジスタ群40の第3のレジスタ43は、
画素クロック信号(Pixel Clock)の立ち上
がりタイミング(図5中の符号Eu2)から、次の同様
のタイミングEu3まで、LUTメモリ12A第からの
出力データを保持し、この保持したデータを固有値設定
部16のセレクタ23に伝達する。
画素クロック信号(Pixel Clock)の立ち上
がりタイミング(図5中の符号Eu2)から、次の同様
のタイミングEu3まで、LUTメモリ12A第からの
出力データを保持し、この保持したデータを固有値設定
部16のセレクタ23に伝達する。
【0057】第4のレジスタ44は、固有値設定部16
の比較器21に上位10ビットデータDin[15;
6]を、重み付け演算部17の第1及び第2の積算因子
演算部31,32に下位6ビットデータDin[5;
0]を与える際に、その各データについて上記した第1
〜第4のレジスタ41〜43と同期をとるための遅延回
路として機能するものである。
の比較器21に上位10ビットデータDin[15;
6]を、重み付け演算部17の第1及び第2の積算因子
演算部31,32に下位6ビットデータDin[5;
0]を与える際に、その各データについて上記した第1
〜第4のレジスタ41〜43と同期をとるための遅延回
路として機能するものである。
【0058】このようにレジスタ群40が構成されるこ
とで、LUTメモリ12Aからの出力データが画素クロ
ック信号(Pixel Clock)の立ち下がり時に
第1のレジスタ41に格納され、次の画素クロック信号
(Pixel Clock)の立ち上がり時に第2のレ
ジスタ42から重み付け演算部17の第1の乗算器33
へ出力され、前記LUTメモリ12Aからの出力データ
が画素クロック信号(Pixel Clock)の立ち
上がり時に第3のレジスタ43に格納されて、固有値設
定部16のセレクタ23に出力されるので、図5のよう
に画素クロック信号の一周期内においてLUTメモリ1
2Aからの出力データに2回アクセスして出力データを
得ることができる。尚、ここでは、第1のレジスタ41
が画素クロック信号の立ち下がりタイミングで動作し、
第3のレジスタ43が画素クロック信号の立ち上がりタ
イミングで動作するようにしていたが、倍速のクロック
を使用し、立ち上がり動作のみで、同様の動作を行うこ
とも出来る。
とで、LUTメモリ12Aからの出力データが画素クロ
ック信号(Pixel Clock)の立ち下がり時に
第1のレジスタ41に格納され、次の画素クロック信号
(Pixel Clock)の立ち上がり時に第2のレ
ジスタ42から重み付け演算部17の第1の乗算器33
へ出力され、前記LUTメモリ12Aからの出力データ
が画素クロック信号(Pixel Clock)の立ち
上がり時に第3のレジスタ43に格納されて、固有値設
定部16のセレクタ23に出力されるので、図5のよう
に画素クロック信号の一周期内においてLUTメモリ1
2Aからの出力データに2回アクセスして出力データを
得ることができる。尚、ここでは、第1のレジスタ41
が画素クロック信号の立ち下がりタイミングで動作し、
第3のレジスタ43が画素クロック信号の立ち上がりタ
イミングで動作するようにしていたが、倍速のクロック
を使用し、立ち上がり動作のみで、同様の動作を行うこ
とも出来る。
【0059】セレクタ47は、入力データDinの上位
10ビットデータDin[15;6]と、この上位10
ビットデータDin[15;6]に対して加算部15で
加算値「+1」を加算したデータとをテーブル入力デー
タRAとして交互にLUTメモリ12Aに入力するため
のスイッチング素子である。
10ビットデータDin[15;6]と、この上位10
ビットデータDin[15;6]に対して加算部15で
加算値「+1」を加算したデータとをテーブル入力デー
タRAとして交互にLUTメモリ12Aに入力するため
のスイッチング素子である。
【0060】以上のように、この実施の形態では、LU
Tメモリ12Aとしてシングルポートメモリを使用した
としても、入力データDinに対して第1の実施の形態
と同様の出力データDoutを出力することができるた
め、第1の実施の形態と同様の効果を得ることができ
る。特に、画素クロック信号(Pixel Cloc
k)の1周期内にLUTメモリ12Aからの出力データ
を2回読み出すことで、処理速度としても第1の実施の
形態より遅くなるのを防止できる。そして、シングルポ
ートメモリは通常デュアルポートメモリによりもメモリ
サイズが小さくて済むという利点がある。
Tメモリ12Aとしてシングルポートメモリを使用した
としても、入力データDinに対して第1の実施の形態
と同様の出力データDoutを出力することができるた
め、第1の実施の形態と同様の効果を得ることができ
る。特に、画素クロック信号(Pixel Cloc
k)の1周期内にLUTメモリ12Aからの出力データ
を2回読み出すことで、処理速度としても第1の実施の
形態より遅くなるのを防止できる。そして、シングルポ
ートメモリは通常デュアルポートメモリによりもメモリ
サイズが小さくて済むという利点がある。
【0061】{第3の実施の形態}図6はこの発明の第
3の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図6では第1の実施の形態と同様の機能
を有する要素については同一符号を付している。この実
施の形態のデータ変換回路は、第1の実施の形態に対し
て、固有値設定部16を省略したものである。即ち、第
1の実施の形態で説明したLUTメモリ12と同様のデ
ュアルポートメモリを使用し、また、LUTメモリ12
からの2つの出力を、入力データDinの下位6ビット
データDin[5;0]を用いて重み付け演算部17で
重み付け演算して、出力データDoutのビット長を増
やして出力する点で、第1の実施の形態と同様である。
3の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図6では第1の実施の形態と同様の機能
を有する要素については同一符号を付している。この実
施の形態のデータ変換回路は、第1の実施の形態に対し
て、固有値設定部16を省略したものである。即ち、第
1の実施の形態で説明したLUTメモリ12と同様のデ
ュアルポートメモリを使用し、また、LUTメモリ12
からの2つの出力を、入力データDinの下位6ビット
データDin[5;0]を用いて重み付け演算部17で
重み付け演算して、出力データDoutのビット長を増
やして出力する点で、第1の実施の形態と同様である。
【0062】ただし、入力データDinの上位10ビッ
トデータ(Din[15;6]=RA0)が最大値「0
x3ff」である場合は、加算部15で値「+1」を加
算して第2のテーブル入力データRA1を出力しようと
すると、図3中の点Poverのように第2のテーブル
入力データRA1がオーバーフローしてしまうため、L
UTメモリ12内のルックアップテーブル11に対応し
たメモリセル10が存在しないことになる。したがっ
て、このときには、オーバーフロー防止部51により第
2のテーブル入力データRA1のオーバーフローを防止
している。
トデータ(Din[15;6]=RA0)が最大値「0
x3ff」である場合は、加算部15で値「+1」を加
算して第2のテーブル入力データRA1を出力しようと
すると、図3中の点Poverのように第2のテーブル
入力データRA1がオーバーフローしてしまうため、L
UTメモリ12内のルックアップテーブル11に対応し
たメモリセル10が存在しないことになる。したがっ
て、このときには、オーバーフロー防止部51により第
2のテーブル入力データRA1のオーバーフローを防止
している。
【0063】具体的に、オーバーフロー防止部51は、
入力データDinの上位10ビットデータDin[1
5;6]が最大値(=「0x3ff」、即ち10ビット
の各値が全て「1」)であるか否かを比較判断する比較
器(CMP)52と、この比較器21での比較結果に基
づいてDin[15;6]が最大値(=「0x3f
f」)でない場合に加算部15からの出力データ(即
ち、入力データDinの上位10ビットデータDin
[15;6]に加算値「+1」を加算した値)を選択す
る一方、比較器21での比較結果に基づいてDin[1
5;6]が最大値(=「0x3ff」)である場合に最
大値(=「0x3ff」を選択するセレクタ53とを備
える。
入力データDinの上位10ビットデータDin[1
5;6]が最大値(=「0x3ff」、即ち10ビット
の各値が全て「1」)であるか否かを比較判断する比較
器(CMP)52と、この比較器21での比較結果に基
づいてDin[15;6]が最大値(=「0x3f
f」)でない場合に加算部15からの出力データ(即
ち、入力データDinの上位10ビットデータDin
[15;6]に加算値「+1」を加算した値)を選択す
る一方、比較器21での比較結果に基づいてDin[1
5;6]が最大値(=「0x3ff」)である場合に最
大値(=「0x3ff」を選択するセレクタ53とを備
える。
【0064】これにより、第2のテーブル入力データR
A1のオーバーフローを効率よく防止できる。
A1のオーバーフローを効率よく防止できる。
【0065】ただし、この実施の形態によれば、第2の
テーブル出力データDout1の最大値を強制的に設定
していた第1の実施の形態に比べると、LUTメモリ1
2の第2のテーブル入力データRA1のオーバーフロー
を防止するだけであり、そのテーブル出力データDou
t1は、最大値である第2のテーブル入力データRA1
に対応したルックアップテーブル11内のデータそのも
のが出力されることになるため、第2のテーブル出力デ
ータDout1の最大値を可能なレンジにおける出力最
大値に設定できる保証はない。このため、かかる保証が
不必要な場合に有効である。
テーブル出力データDout1の最大値を強制的に設定
していた第1の実施の形態に比べると、LUTメモリ1
2の第2のテーブル入力データRA1のオーバーフロー
を防止するだけであり、そのテーブル出力データDou
t1は、最大値である第2のテーブル入力データRA1
に対応したルックアップテーブル11内のデータそのも
のが出力されることになるため、第2のテーブル出力デ
ータDout1の最大値を可能なレンジにおける出力最
大値に設定できる保証はない。このため、かかる保証が
不必要な場合に有効である。
【0066】{第4の実施の形態}図7はこの発明の第
4の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図7では第1の実施の形態と同様の機能
を有する要素については同一符号を付している。
4の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図7では第1の実施の形態と同様の機能
を有する要素については同一符号を付している。
【0067】このデータ変換回路は、特に固有値設定部
16に関して、出力データDoutのレンジの全てにつ
いて確実に最大値を扱いたい場合に適用されるものであ
り、そのために、重み付け演算部17及び固有値設定部
16に入力されるデータについては事前に16ビット長
を確保しておくことが望ましい。しかしながら、LUT
メモリ12からの2つのテーブル出力データDout
0,Dout1はいずれも12ビット長であるため、4
ビット長分のデータを補う必要がある。このため、この
実施の形態では、LUTメモリ12から出力される第1
及び第2のテーブル出力データDout0,Dout1
のビット長を調節するためのビット長調整手段55,5
6を設け、このビット長調整手段55,56により、1
2ビット長の第1及び第2のテーブル出力データDou
t0,Dout1の下位ビット側にそれぞれ4ビットの
ゼロ値データMoA[3;0],MoB[3;0]を付
加ている。その結果、これらのデータはいずれも最終的
な出力データDoutと同じビット長の16ビットに設
定されることになる。
16に関して、出力データDoutのレンジの全てにつ
いて確実に最大値を扱いたい場合に適用されるものであ
り、そのために、重み付け演算部17及び固有値設定部
16に入力されるデータについては事前に16ビット長
を確保しておくことが望ましい。しかしながら、LUT
メモリ12からの2つのテーブル出力データDout
0,Dout1はいずれも12ビット長であるため、4
ビット長分のデータを補う必要がある。このため、この
実施の形態では、LUTメモリ12から出力される第1
及び第2のテーブル出力データDout0,Dout1
のビット長を調節するためのビット長調整手段55,5
6を設け、このビット長調整手段55,56により、1
2ビット長の第1及び第2のテーブル出力データDou
t0,Dout1の下位ビット側にそれぞれ4ビットの
ゼロ値データMoA[3;0],MoB[3;0]を付
加ている。その結果、これらのデータはいずれも最終的
な出力データDoutと同じビット長の16ビットに設
定されることになる。
【0068】また、これに伴って、符号22で示される
テーブル出力データDout0,Dout1の最大値
(Max Value)は、16ビット長に設定されて
いる。
テーブル出力データDout0,Dout1の最大値
(Max Value)は、16ビット長に設定されて
いる。
【0069】その他の構成は第1の実施の形態と同様で
ある。
ある。
【0070】この実施の形態によると、出力データDo
utについてレンジの最大値を含む完全な折れ線特性を
実現できる。
utについてレンジの最大値を含む完全な折れ線特性を
実現できる。
【0071】{第5の実施の形態}図8はこの発明の第
5の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図8では第1の実施の形態と同様の機能
を有する要素については同一符号を付している。
5の実施の形態に係るデータ変換回路を示すブロック図
である。なお、図8では第1の実施の形態と同様の機能
を有する要素については同一符号を付している。
【0072】このデータ変換回路は、入力データDin
(Din[15;0])のうち変換用参照テーブルの入
力フォーマットに対応するビット長(10ビット)の上
位ビットデータDin[15;6]としての第1のテー
ブル入力データに対して、値「+1」を加算して第2の
テーブル入力データとする加算部(加算手段)15と、
入力データDinのうち上位ビットデータDin[1
5;6]の値が偶数値の時の値RAeを格納するシング
ルポートメモリで構成された偶数アドレステーブル格納
メモリ12Bと、上位ビットデータDin[15;6]
の値が奇数値の時の値RAoを格納するシングルポート
メモリで構成された奇数アドレステーブル格納メモリ1
2Cと、偶数アドレステーブル格納メモリ12Bの入力
部に配置され、上位ビットデータDin[15;6]が
偶数値の時は、第1のテーブル入力データ(この場合は
符号RAe)を偶数アドレステーブル格納メモリ12B
のアドレスとして入力し、上位ビットデータDin[1
5;6]が奇数値の時は、第2のテーブル入力データ
(この場合は符号RAe)を偶数アドレステーブル格納
メモリ12Bのアドレスとして入力する第1のアドレス
セレクタ61と、奇数アドレステーブル格納メモリ12
Cの入力部に配置され、上位ビットデータDin[1
5;6]が偶数値の時は、第2のテーブル入力データ
(この場合は符号RAo)を奇数アドレステーブル格納
メモリ12Cのアドレスとして入力し、上位ビットデー
タDin[15;6]が奇数値の時は、第1のテーブル
入力データ(この場合は符号RAo)を奇数アドレステ
ーブル格納メモリ12Cのアドレスとして入力する第2
のアドレスセレクタ62と、偶数アドレステーブル格納
メモリ12B及び奇数アドレステーブル格納メモリ12
Cの出力部に配置され、上位ビットデータDin[1
5;6]が偶数値の時は、偶数アドレステーブル格納メ
モリ12Bの出力データDouteを第1のテーブル出
力データとして出力し、上位ビットデータDin[1
5;6]が奇数値の時は、奇数アドレステーブル格納メ
モリ12Cの出力データDoutoを第1のテーブル出
力データとして出力する第1のデータセレクタ63と、
偶数アドレステーブル格納メモリ12B及び奇数アドレ
ステーブル格納メモリ12Cの出力部に配置され、上位
ビットデータDin[15;6]が偶数値の時は、奇数
アドレステーブル格納メモリ12Cの出力データDou
toを第2のテーブル出力データとして出力し、上位ビ
ットデータDin[15;6]が奇数値の時は、偶数ア
ドレステーブル格納メモリ12Bの出力データDout
eを第2のテーブル出力データとして出力する第2のデ
ータセレクタ64と、入力データのうち所定ビット数の
上位ビットデータDin[15;6]を除く下位ビット
データに基づいて、第1のテーブル出力データ及び第2
のテーブル出力データを重み付け演算し、両テーブル出
力データの間を内挿補間して、出力データを算出する重
み付け演算部17(第1の実施の形態と同様)と、上位
ビットデータDin[15;6](第1のテーブル入力
データ)が最大値のときに第2のテーブル出力データ
(この場合、必ず奇数となるため符号Doutoとな
る)の固有値としての最大値を強制的に設定する固有値
設定部16(第1の実施の形態と同様)を備える。
(Din[15;0])のうち変換用参照テーブルの入
力フォーマットに対応するビット長(10ビット)の上
位ビットデータDin[15;6]としての第1のテー
ブル入力データに対して、値「+1」を加算して第2の
テーブル入力データとする加算部(加算手段)15と、
入力データDinのうち上位ビットデータDin[1
5;6]の値が偶数値の時の値RAeを格納するシング
ルポートメモリで構成された偶数アドレステーブル格納
メモリ12Bと、上位ビットデータDin[15;6]
の値が奇数値の時の値RAoを格納するシングルポート
メモリで構成された奇数アドレステーブル格納メモリ1
2Cと、偶数アドレステーブル格納メモリ12Bの入力
部に配置され、上位ビットデータDin[15;6]が
偶数値の時は、第1のテーブル入力データ(この場合は
符号RAe)を偶数アドレステーブル格納メモリ12B
のアドレスとして入力し、上位ビットデータDin[1
5;6]が奇数値の時は、第2のテーブル入力データ
(この場合は符号RAe)を偶数アドレステーブル格納
メモリ12Bのアドレスとして入力する第1のアドレス
セレクタ61と、奇数アドレステーブル格納メモリ12
Cの入力部に配置され、上位ビットデータDin[1
5;6]が偶数値の時は、第2のテーブル入力データ
(この場合は符号RAo)を奇数アドレステーブル格納
メモリ12Cのアドレスとして入力し、上位ビットデー
タDin[15;6]が奇数値の時は、第1のテーブル
入力データ(この場合は符号RAo)を奇数アドレステ
ーブル格納メモリ12Cのアドレスとして入力する第2
のアドレスセレクタ62と、偶数アドレステーブル格納
メモリ12B及び奇数アドレステーブル格納メモリ12
Cの出力部に配置され、上位ビットデータDin[1
5;6]が偶数値の時は、偶数アドレステーブル格納メ
モリ12Bの出力データDouteを第1のテーブル出
力データとして出力し、上位ビットデータDin[1
5;6]が奇数値の時は、奇数アドレステーブル格納メ
モリ12Cの出力データDoutoを第1のテーブル出
力データとして出力する第1のデータセレクタ63と、
偶数アドレステーブル格納メモリ12B及び奇数アドレ
ステーブル格納メモリ12Cの出力部に配置され、上位
ビットデータDin[15;6]が偶数値の時は、奇数
アドレステーブル格納メモリ12Cの出力データDou
toを第2のテーブル出力データとして出力し、上位ビ
ットデータDin[15;6]が奇数値の時は、偶数ア
ドレステーブル格納メモリ12Bの出力データDout
eを第2のテーブル出力データとして出力する第2のデ
ータセレクタ64と、入力データのうち所定ビット数の
上位ビットデータDin[15;6]を除く下位ビット
データに基づいて、第1のテーブル出力データ及び第2
のテーブル出力データを重み付け演算し、両テーブル出
力データの間を内挿補間して、出力データを算出する重
み付け演算部17(第1の実施の形態と同様)と、上位
ビットデータDin[15;6](第1のテーブル入力
データ)が最大値のときに第2のテーブル出力データ
(この場合、必ず奇数となるため符号Doutoとな
る)の固有値としての最大値を強制的に設定する固有値
設定部16(第1の実施の形態と同様)を備える。
【0073】かかる構成において、入力データDinが
与えられると、加算部(加算手段)15は、入力データ
Din(Din[15;0])のうち変換用参照テーブ
ルの入力フォーマットに対応するビット長(10ビッ
ト)の上位ビットデータDin[15;6]としての第
1のテーブル入力データに対して、値「+1」を加算し
て第2のテーブル入力データとする。
与えられると、加算部(加算手段)15は、入力データ
Din(Din[15;0])のうち変換用参照テーブ
ルの入力フォーマットに対応するビット長(10ビッ
ト)の上位ビットデータDin[15;6]としての第
1のテーブル入力データに対して、値「+1」を加算し
て第2のテーブル入力データとする。
【0074】そして、上位ビットデータDin[15;
6]が偶数値の時は、第1のアドレスセレクタ61が第
1のテーブル入力データ(この場合は符号RAe)を偶
数アドレステーブル格納メモリ12Bのアドレスとして
入力し、第2のアドレスセレクタ62が、第2のテーブ
ル入力データ(この場合は符号RAo)を奇数アドレス
テーブル格納メモリ12Cのアドレスとして入力する。
6]が偶数値の時は、第1のアドレスセレクタ61が第
1のテーブル入力データ(この場合は符号RAe)を偶
数アドレステーブル格納メモリ12Bのアドレスとして
入力し、第2のアドレスセレクタ62が、第2のテーブ
ル入力データ(この場合は符号RAo)を奇数アドレス
テーブル格納メモリ12Cのアドレスとして入力する。
【0075】この場合、第1のデータセレクタ63が、
偶数アドレステーブル格納メモリ12Bの出力データD
outeを第1のテーブル出力データとして出力し、第
2のデータセレクタ64が、奇数アドレステーブル格納
メモリ12Cの出力データDoutoを第2のテーブル
出力データとして出力する。
偶数アドレステーブル格納メモリ12Bの出力データD
outeを第1のテーブル出力データとして出力し、第
2のデータセレクタ64が、奇数アドレステーブル格納
メモリ12Cの出力データDoutoを第2のテーブル
出力データとして出力する。
【0076】一方、上位ビットデータDin[15;
6]が奇数値の時は、第1のアドレスセレクタ61が、
第2のテーブル入力データ(この場合は符号RAe)を
偶数アドレステーブル格納メモリ12Bのアドレスとし
て入力し、第2のアドレスセレクタ62が、第1のテー
ブル入力データ(この場合は符号RAo)を奇数アドレ
ステーブル格納メモリ12Cのアドレスとして入力す
る。
6]が奇数値の時は、第1のアドレスセレクタ61が、
第2のテーブル入力データ(この場合は符号RAe)を
偶数アドレステーブル格納メモリ12Bのアドレスとし
て入力し、第2のアドレスセレクタ62が、第1のテー
ブル入力データ(この場合は符号RAo)を奇数アドレ
ステーブル格納メモリ12Cのアドレスとして入力す
る。
【0077】この場合、第1のデータセレクタ63が、
奇数アドレステーブル格納メモリ12Cの出力データD
outoを第1のテーブル出力データとして出力し、第
2のデータセレクタ64が、偶数アドレステーブル格納
メモリ12Bの出力データDouteを第2のテーブル
出力データとして出力する。
奇数アドレステーブル格納メモリ12Cの出力データD
outoを第1のテーブル出力データとして出力し、第
2のデータセレクタ64が、偶数アドレステーブル格納
メモリ12Bの出力データDouteを第2のテーブル
出力データとして出力する。
【0078】こうして、出力された両テーブル出力デー
タに対して、重み付け演算部17により第1の実施の形
態と同様に内挿補間の処理を実行し、16ビット長の出
力データDout[15;0]として出力する。
タに対して、重み付け演算部17により第1の実施の形
態と同様に内挿補間の処理を実行し、16ビット長の出
力データDout[15;0]として出力する。
【0079】このように、この実施の形態では、偶数入
力と奇数入力を、ふたつのアドレステーブル格納メモリ
12B,12Cを用いてインターリーブすることによ
り、シングルポートメモリのみで構成できるため、回路
規模が小さくなり、消費電力が減る。そして、倍速動作
をしなくて良いので、動作周波数も抑えられ、これも低
消費電力化に寄与する。
力と奇数入力を、ふたつのアドレステーブル格納メモリ
12B,12Cを用いてインターリーブすることによ
り、シングルポートメモリのみで構成できるため、回路
規模が小さくなり、消費電力が減る。そして、倍速動作
をしなくて良いので、動作周波数も抑えられ、これも低
消費電力化に寄与する。
【0080】尚、上記各実施の形態では、16ビットの
入力データDinを16ビットの出力データDoutに
変換して出力していたが、入力データDin及び出力デ
ータDoutのビット長は上記のビット数に限るもので
はない。
入力データDinを16ビットの出力データDoutに
変換して出力していたが、入力データDin及び出力デ
ータDoutのビット長は上記のビット数に限るもので
はない。
【0081】また、メモリに格納するデータのビット長
を出力データのビット長と同じにして通常のLUT動作
を行わせることも容易である。
を出力データのビット長と同じにして通常のLUT動作
を行わせることも容易である。
【0082】また、第3の実施の形態及び第4の実施の
形態では、LUTメモリ12として第1の実施の形態で
説明したようなデュアルポートメモリを適用した例を挙
げて説明したが、第2の実施の形態で説明したようなシ
ングルポートメモリのLUTメモリ12Aを適用しても
差し支えない。
形態では、LUTメモリ12として第1の実施の形態で
説明したようなデュアルポートメモリを適用した例を挙
げて説明したが、第2の実施の形態で説明したようなシ
ングルポートメモリのLUTメモリ12Aを適用しても
差し支えない。
【0083】
【発明の効果】請求項1及び請求項13に記載の発明に
よれば、入力データのうち変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータであ
る第1のテーブル入力データに対して、加算処理により
1を加算して第2のテーブル入力データとし、変換用参
照テーブルを用いて第1のテーブル入力データに対応付
けられた第1のテーブル出力データを参照テーブル格納
メモリから出力するとともに、同一の変換用参照テーブ
ルを用いて第2のテーブル入力データに対応付けられた
第2のテーブル出力データを参照テーブル格納メモリか
ら出力し、入力データのうち所定ビット数の上位ビット
データを除く下位ビットデータに基づいて、第1のテー
ブル出力データ及び第2のテーブル出力データを重み付
け演算処理により重み付け演算し、両テーブル出力デー
タの間を内挿補間して、第1のテーブル出力データ及び
第2のテーブル出力データより長いビット長の出力デー
タを算出できるので、参照テーブル格納メモリのビット
深さとワード数を可及的に小さく抑えつつ、この参照テ
ーブル格納メモリのビット深さを超える精度の出力デー
タを容易に得ることができる。
よれば、入力データのうち変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータであ
る第1のテーブル入力データに対して、加算処理により
1を加算して第2のテーブル入力データとし、変換用参
照テーブルを用いて第1のテーブル入力データに対応付
けられた第1のテーブル出力データを参照テーブル格納
メモリから出力するとともに、同一の変換用参照テーブ
ルを用いて第2のテーブル入力データに対応付けられた
第2のテーブル出力データを参照テーブル格納メモリか
ら出力し、入力データのうち所定ビット数の上位ビット
データを除く下位ビットデータに基づいて、第1のテー
ブル出力データ及び第2のテーブル出力データを重み付
け演算処理により重み付け演算し、両テーブル出力デー
タの間を内挿補間して、第1のテーブル出力データ及び
第2のテーブル出力データより長いビット長の出力デー
タを算出できるので、参照テーブル格納メモリのビット
深さとワード数を可及的に小さく抑えつつ、この参照テ
ーブル格納メモリのビット深さを超える精度の出力デー
タを容易に得ることができる。
【0084】この場合に、参照テーブル格納メモリがデ
ュアルポートメモリであり、第1のテーブル入力データ
及び第2のテーブル入力データが同時に入力されるとと
もに、第1のテーブル出力データ及び第2のテーブル出
力データが同時に出力されるので、2つのテーブル入力
データを効率よく入力でき、且つ2つのテーブル出力デ
ータを効率良く出力できる。したがって、効率のよいデ
ータ変換を行うことができる。
ュアルポートメモリであり、第1のテーブル入力データ
及び第2のテーブル入力データが同時に入力されるとと
もに、第1のテーブル出力データ及び第2のテーブル出
力データが同時に出力されるので、2つのテーブル入力
データを効率よく入力でき、且つ2つのテーブル出力デ
ータを効率良く出力できる。したがって、効率のよいデ
ータ変換を行うことができる。
【0085】請求項2及び請求項14に記載の発明によ
れば、参照テーブル格納メモリがシングルポートメモリ
である場合に、この参照テーブル格納メモリに対して第
1のテーブル入力データ及び第2のテーブル入力データ
を交互に切り替えて入力するとともに、参照テーブル格
納メモリから出力される第1のテーブル出力データ及び
第2のテーブル出力データを交互に切り替えて選択し、
この際、出力データの出力同期をとるクロック信号の一
周期内の第1のパルス状態で第1のテーブル出力データ
を選択するとともに、クロック信号の一周期内の第2の
パルス状態で第2のテーブル出力データを選択できるよ
うにしているので、参照テーブル格納メモリとして、デ
ュアルポートメモリよりもメモリサイズの小さなシング
ルポートメモリを使用したとしても、2つのテーブル入
力データをそれぞれデータ変換してそれぞれのテーブル
出力データを出力できる。特に、クロック信号の1周期
内に参照テーブル格納メモリからの出力データを2回読
み出すことで、内挿補間の処理によって出力データの出
力が律速されて遅くなるのを防止できる。
れば、参照テーブル格納メモリがシングルポートメモリ
である場合に、この参照テーブル格納メモリに対して第
1のテーブル入力データ及び第2のテーブル入力データ
を交互に切り替えて入力するとともに、参照テーブル格
納メモリから出力される第1のテーブル出力データ及び
第2のテーブル出力データを交互に切り替えて選択し、
この際、出力データの出力同期をとるクロック信号の一
周期内の第1のパルス状態で第1のテーブル出力データ
を選択するとともに、クロック信号の一周期内の第2の
パルス状態で第2のテーブル出力データを選択できるよ
うにしているので、参照テーブル格納メモリとして、デ
ュアルポートメモリよりもメモリサイズの小さなシング
ルポートメモリを使用したとしても、2つのテーブル入
力データをそれぞれデータ変換してそれぞれのテーブル
出力データを出力できる。特に、クロック信号の1周期
内に参照テーブル格納メモリからの出力データを2回読
み出すことで、内挿補間の処理によって出力データの出
力が律速されて遅くなるのを防止できる。
【0086】請求項3及び請求項15に記載の発明によ
れば、下位ビットデータの重み付け演算処理に対する入
力タイミングを、遅延処理によりテーブル出力データ切
換処理の動作に同期させるので、内挿補間の処理を支障
なく実行することが可能となる。
れば、下位ビットデータの重み付け演算処理に対する入
力タイミングを、遅延処理によりテーブル出力データ切
換処理の動作に同期させるので、内挿補間の処理を支障
なく実行することが可能となる。
【0087】請求項4及び請求項16に記載の発明によ
れば、偶数入力と奇数入力をインターリーブすることに
より、シングルポートメモリのみで構成できるため、回
路規模が小さくなり、消費電力が減る。そして、倍速動
作をしなくて良いので、動作周波数も抑えられ、これも
低消費電力化に寄与する。
れば、偶数入力と奇数入力をインターリーブすることに
より、シングルポートメモリのみで構成できるため、回
路規模が小さくなり、消費電力が減る。そして、倍速動
作をしなくて良いので、動作周波数も抑えられ、これも
低消費電力化に寄与する。
【0088】請求項5、請求項6、請求項17及び請求
項18に記載の発明によれば、内挿補間の処理におい
て、加算処理及び参照テーブル格納メモリに入力される
第1のテーブル入力データが最大値である場合に、第2
のテーブル入力データが加算処理によってオーバーフロ
ーしても、その代替として使用する理想的な固有値を固
有値設定処理により強制的に且つ容易に設定できる。
項18に記載の発明によれば、内挿補間の処理におい
て、加算処理及び参照テーブル格納メモリに入力される
第1のテーブル入力データが最大値である場合に、第2
のテーブル入力データが加算処理によってオーバーフロ
ーしても、その代替として使用する理想的な固有値を固
有値設定処理により強制的に且つ容易に設定できる。
【0089】請求項7及び請求項19に記載の発明によ
れば、固有値が第2のテーブル出力データより長いビッ
ト長に設定され、第1のテーブル出力データ及び第2の
テーブル出力データのそれぞれのビット長を固有値のビ
ット長に合わせるように、ビット長調整処理により下位
ビット側にゼロ値を付加するので、理想的な固有値を可
及的に支障無く設定できる。
れば、固有値が第2のテーブル出力データより長いビッ
ト長に設定され、第1のテーブル出力データ及び第2の
テーブル出力データのそれぞれのビット長を固有値のビ
ット長に合わせるように、ビット長調整処理により下位
ビット側にゼロ値を付加するので、理想的な固有値を可
及的に支障無く設定できる。
【0090】請求項8及び請求項20に記載の発明によ
れば、固有値のビット長が、出力データのビット長と同
一に設定されているので、内挿補間の処理において第2
のテーブル入力データが加算処理によってオーバーフロ
ーした場合に、その代替として使用する固有値の数値精
度を十分に向上させることができる。特に請求項11及
び請求項23のように、変換用参照テーブルが、画像デ
ータのγ変換を行う入出力特性データを保有する場合に
は、理想的な固有値として出力データの取りうる出力レ
ンジの最大値を採用すれば最適である。
れば、固有値のビット長が、出力データのビット長と同
一に設定されているので、内挿補間の処理において第2
のテーブル入力データが加算処理によってオーバーフロ
ーした場合に、その代替として使用する固有値の数値精
度を十分に向上させることができる。特に請求項11及
び請求項23のように、変換用参照テーブルが、画像デ
ータのγ変換を行う入出力特性データを保有する場合に
は、理想的な固有値として出力データの取りうる出力レ
ンジの最大値を採用すれば最適である。
【0091】請求項9、請求項10、請求項21及び請
求項22に記載の発明によれば、加算処理及び参照テー
ブル格納メモリに入力される第1のテーブル入力データ
が最大値である場合に、オーバーフロー防止処理によ
り、加算処理で加算する前の入力データの上位ビットデ
ータを第2のテーブル入力データとして参照テーブル格
納メモリに入力しているので、この第2のテーブル入力
データのオーバーフローを容易に且つ効率よく防止でき
る。
求項22に記載の発明によれば、加算処理及び参照テー
ブル格納メモリに入力される第1のテーブル入力データ
が最大値である場合に、オーバーフロー防止処理によ
り、加算処理で加算する前の入力データの上位ビットデ
ータを第2のテーブル入力データとして参照テーブル格
納メモリに入力しているので、この第2のテーブル入力
データのオーバーフローを容易に且つ効率よく防止でき
る。
【0092】請求項11及び請求項23に記載の発明に
よれば、変換用参照テーブルが、画像データのγ変換を
行う入出力特性データを保有するので、従来大容量のメ
モリサイズが必要であった参照テーブル格納メモリの格
納容量を少なくしても、容易にγ変換を実行できるとと
もに、請求項1ないし請求項10のいずれかの効果を容
易に奏しめることができる。
よれば、変換用参照テーブルが、画像データのγ変換を
行う入出力特性データを保有するので、従来大容量のメ
モリサイズが必要であった参照テーブル格納メモリの格
納容量を少なくしても、容易にγ変換を実行できるとと
もに、請求項1ないし請求項10のいずれかの効果を容
易に奏しめることができる。
【0093】請求項12及び請求項24に記載の発明に
よれば、参照テーブル格納メモリの格納容量が少なくな
るので、小型のデジタルカメラの内処理に容易に搭載す
ることができるとともに、請求項1ないし請求項11の
いずれかの効果を容易に奏しめることができる。
よれば、参照テーブル格納メモリの格納容量が少なくな
るので、小型のデジタルカメラの内処理に容易に搭載す
ることができるとともに、請求項1ないし請求項11の
いずれかの効果を容易に奏しめることができる。
【図1】この発明の第1の実施の形態に係るデータ変換
回路に使用されるルックアップテーブルを示す図であ
る。
回路に使用されるルックアップテーブルを示す図であ
る。
【図2】この発明の第1の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図3】この発明の第1の実施の形態に係るデータ変換
回路に使用されるルックアップテーブルをグラフ化した
図である。
回路に使用されるルックアップテーブルをグラフ化した
図である。
【図4】この発明の第2の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図5】この発明の第2の実施の形態に係るデータ変換
回路に使用される画素クロック信号を示す図である。
回路に使用される画素クロック信号を示す図である。
【図6】この発明の第3の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図7】この発明の第4の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図8】この発明の第5の実施の形態に係るデータ変換
回路を示す回路ブロック図である。
回路を示す回路ブロック図である。
【図9】一般的なルックアップテーブルを示す図であ
る。
る。
【図10】入出力データが共に16ビット長である場合
のルックアップテーブルを示す図である。
のルックアップテーブルを示す図である。
【図11】従来のデータ変換回路を示すブロック図であ
る。
る。
10 メモリセル
11 ルックアップテーブル
12,12A LUTメモリ
15 加算部
16 固有値設定部
17 演算部
21 比較器
22 固有値(最大値)
23 セレクタ
31 積算因子演算部
32 積算因子演算部
33,34 乗算器
35 加算器
40 レジスタ群
41〜44 レジスタ
47 セレクタ
48 反転回路
51 オーバーフロー防止部
53 セレクタ
55,56 ビット長調整手段
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H04N 5/202 H04N 9/64 R 5C077
9/04 9/69 5C079
9/07 1/40 101E
9/64 D
9/69 1/46 Z
Fターム(参考) 5B047 CB25 EA02 EA06 EB05 EB13
5B057 CA08 CA12 CA16 CB08 CB12
CB16 CC01 CE11 CH07 CH08
5C021 PA80 XA34
5C065 BB12 DD02 GG18 GG21 GG23
GG30 GG31 GG34
5C066 AA01 EC05 GB01 HA02 KE09
5C077 LL17 LL19 NP05 PP15 PP32
PQ12 PQ18 PQ22 PQ23 TT09
5C079 HB01 LA12 LB01 MA02 MA04
MA11 NA03 NA09 NA25
Claims (24)
- 【請求項1】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、1を加算して
第2のテーブル入力データとする加算手段と、 前記変換用参照テーブルを格納し、当該変換用参照テー
ブルを用いて前記第1のテーブル入力データに対応付け
られた第1のテーブル出力データを出力するとともに、
同一の前記変換用参照テーブルを用いて前記第2のテー
ブル入力データに対応付けられた第2のテーブル出力デ
ータを出力する参照テーブル格納メモリと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、前記第1のテーブル出力データ及び前記第2
のテーブル出力データより長いビット長の出力データを
算出する重み付け演算部とを備え、 前記参照テーブル格納メモリがデュアルポートメモリで
あり、前記第1のテーブル入力データ及び前記第2のテ
ーブル入力データが同時に入力されるとともに、前記第
1のテーブル出力データ及び前記第2のテーブル出力デ
ータが同時に出力されることを特徴とするデータ変換回
路。 - 【請求項2】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、1を加算して
第2のテーブル入力データとする加算手段と、 前記変換用参照テーブルを格納するシングルポートメモ
リであって、当該変換用参照テーブルを用いて前記第1
のテーブル入力データに対応付けられた第1のテーブル
出力データを出力するとともに、同一の前記変換用参照
テーブルを用いて前記第2のテーブル入力データに対応
付けられた第2のテーブル出力データを出力する参照テ
ーブル格納メモリと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、前記第1のテーブル出力データ及び前記第2
のテーブル出力データより長いビット長の出力データを
算出する重み付け演算部と、 前記参照テーブル格納メモリに対して前記第1のテーブ
ル入力データ及び前記第2のテーブル入力データを交互
に切り替えて入力するテーブル入力データ切換手段と、 前記参照テーブル格納メモリから出力される前記第1の
テーブル出力データ及び前記第2のテーブル出力データ
を交互に切り替えて選択するテーブル出力データ切換手
段とを備え、 前記テーブル出力データ切換手段が、前記出力データの
出力同期をとるクロック信号の一周期内の第1のパルス
状態で前記第1のテーブル出力データを選択するととも
に、前記クロック信号の前記一周期内の第2のパルス状
態で前記第2のテーブル出力データを選択することを特
徴とするデータ変換回路。 - 【請求項3】 請求項2に記載のデータ変換回路であっ
て、 前記下位ビットデータの前記重み付け演算部に対する入
力タイミングを、前記テーブル出力データ切換手段の動
作に同期させるための遅延回路をさらにを備えるデータ
変換回路。 - 【請求項4】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、1を加算して
第2のテーブル入力データとする加算手段と、 前記入力データのうち上位ビットデータの値が偶数値の
時の値を格納するシングルポートメモリで構成された偶
数アドレステーブル格納メモリと、 前記上位ビットデータの値が奇数値の時の値を格納する
シングルポートメモリで構成された奇数アドレステーブ
ル格納メモリと、 前記偶数アドレステーブル格納メモリの入力部に配置さ
れ、前記上位ビットデータが偶数値の時は、前記第1の
テーブル入力データを前記偶数アドレステーブル格納メ
モリのアドレスとして入力し、前記上位ビットデータが
奇数値の時は、前記第2のテーブル入力データを前記偶
数アドレステーブル格納メモリのアドレスとして入力す
る第1のアドレスセレクタと、 前記奇数アドレステーブル格納メモリの入力部に配置さ
れ、前記上位ビットデータが偶数値の時は、前記第2の
テーブル入力データを前記奇数アドレステーブル格納メ
モリのアドレスとして入力し、前記上位ビットデータが
奇数値の時は、前記第1のテーブル入力データを前記奇
数アドレステーブル格納メモリのアドレスとして入力す
る第2のアドレスセレクタと、 前記偶数アドレステーブル格納メモリ及び前記奇数アド
レステーブル格納メモリの出力部に配置され、前記上位
ビットデータが偶数値の時は、前記偶数アドレステーブ
ル格納メモリの出力データを第1のテーブル出力データ
として出力し、前記上位ビットデータが奇数値の時は、
前記奇数アドレステーブル格納メモリの出力データを第
1のテーブル出力データとして出力する第1のデータセ
レクタと、 前記偶数アドレステーブル格納メモリ及び前記奇数アド
レステーブル格納メモリの出力部に配置され、前記上位
ビットデータが偶数値の時は、前記奇数アドレステーブ
ル格納メモリの出力データを第2のテーブル出力データ
として出力し、前記上位ビットデータが奇数値の時は、
前記偶数アドレステーブル格納メモリの出力データを第
2のテーブル出力データとして出力する第2のデータセ
レクタと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、出力データを算出する重み付け演算部とを備
えることを特徴とするデータ変換回路。 - 【請求項5】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、1を加算して
第2のテーブル入力データとする加算手段と、 前記変換用参照テーブルを格納し、当該変換用参照テー
ブルを用いて前記第1のテーブル入力データに対応付け
られた第1のテーブル出力データを出力するとともに、
同一の前記変換用参照テーブルを用いて前記第2のテー
ブル入力データに対応付けられた第2のテーブル出力デ
ータを出力する参照テーブル格納メモリと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、出力データを算出する重み付け演算部と、 前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第1のテーブル入力データが最大値である場合に、
当該最大値に対応する値として予め設定された固有値を
前記第2のテーブル出力データとして強制的に設定する
固有値設定部とを備えるデータ変換回路。 - 【請求項6】 請求項1ないし請求項4のいずれかに記
載のデータ変換回路であって、 前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第1のテーブル入力データが最大値である場合に、
当該最大値に対応する値として予め設定された固有値を
前記第2のテーブル出力データとして強制的に設定する
固有値設定部をさらに備えるデータ変換回路。 - 【請求項7】 請求項5または請求項6に記載のデータ
変換回路であって、 前記固有値が前記第2のテーブル出力データより長いビ
ット長に設定され、 前記第1のテーブル出力データ及び前記第2のテーブル
出力データのそれぞれのビット長を前記固有値のビット
長に合わせるように下位ビット側にゼロ値を付加するビ
ット長調整手段をさらに備えるデータ変換回路。 - 【請求項8】 請求項7に記載のデータ変換回路であっ
て、 前記固有値のビット長が、前記出力データのビット長と
同一に設定されたことを特徴とするデータ変換回路。 - 【請求項9】 入出力の対応付けを定義した変換用参照
テーブルを用いて、所望の入力データを出力データに変
換するデータ変換回路であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、1を加算して
第2のテーブル入力データとする加算手段と、 前記変換用参照テーブルを格納し、当該変換用参照テー
ブルを用いて前記第1のテーブル入力データに対応付け
られた第1のテーブル出力データを出力するとともに、
同一の前記変換用参照テーブルを用いて前記第2のテー
ブル入力データに対応付けられた第2のテーブル出力デ
ータを出力する参照テーブル格納メモリと、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
重み付け演算し、前記両テーブル出力データの間を内挿
補間して、出力データを算出する重み付け演算部と、 前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第1のテーブル入力データが最大値である場合に、
前記加算手段で加算する前の前記入力データの前記上位
ビットデータを前記第2のテーブル入力データとして前
記参照テーブル格納メモリに入力し、前記当該第2のテ
ーブル入力データのオーバーフローを防止するオーバー
フロー防止部とを備えるデータ変換回路。 - 【請求項10】 請求項1ないし請求項4のいずれかに
記載のデータ変換回路であって、 前記加算手段及び前記参照テーブル格納メモリに入力さ
れる第1のテーブル入力データが最大値である場合に、
前記加算手段で加算する前の前記入力データの前記上位
ビットデータを前記第2のテーブル入力データとして前
記参照テーブル格納メモリに入力し、前記当該第2のテ
ーブル入力データのオーバーフローを防止するオーバー
フロー防止部をさらに備えるデータ変換回路。 - 【請求項11】 請求項1ないし請求項10のいずれか
に記載のデータ変換回路であって、 前記変換用参照テーブルが、画像データのγ変換を行う
入出力特性データを保有することを特徴とするデータ変
換回路。 - 【請求項12】 請求項1ないし請求項11のいずれか
に記載のデータ変換回路を備えることを特徴とするデジ
タルカメラ。 - 【請求項13】 参照テーブル格納メモリ内に格納され
て入出力の対応付けを定義するための変換用参照テーブ
ルを用いて、所望の入力データを出力データに変換する
データ変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、所定の加算処
理により1を加算して第2のテーブル入力データとする
第1の工程と、 前記変換用参照テーブルを用いて前記第1のテーブル入
力データに対応付けられた第1のテーブル出力データを
前記参照テーブル格納メモリから出力するとともに、同
一の前記変換用参照テーブルを用いて前記第2のテーブ
ル入力データに対応付けられた第2のテーブル出力デー
タを前記参照テーブル格納メモリから出力する第2の工
程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
所定の重み付け演算処理により重み付け演算し、前記両
テーブル出力データの間を内挿補間して、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データよ
り長いビット長の出力データを算出する第3の工程とを
備え、 前記参照テーブル格納メモリがデュアルポートメモリで
あり、前記第1のテーブル入力データ及び前記第2のテ
ーブル入力データが同時に入力されるとともに、前記第
1のテーブル出力データ及び前記第2のテーブル出力デ
ータが同時に出力されることを特徴とするデータ変換方
法。 - 【請求項14】 シングルポートメモリである参照テー
ブル格納メモリ内に格納されて入出力の対応付けを定義
するための変換用参照テーブルを用いて、所望の入力デ
ータを出力データに変換するデータ変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、所定の加算処
理により1を加算して第2のテーブル入力データとする
第1の工程と、 前記変換用参照テーブルを用いて前記第1のテーブル入
力データに対応付けられた第1のテーブル出力データを
前記参照テーブル格納メモリから出力するとともに、同
一の前記変換用参照テーブルを用いて前記第2のテーブ
ル入力データに対応付けられた第2のテーブル出力デー
タを前記参照テーブル格納メモリから出力する第2の工
程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
所定の重み付け演算処理により重み付け演算し、前記両
テーブル出力データの間を内挿補間して、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データよ
り長いビット長の出力データを算出する第3の工程とを
備え、 前記第2の工程において、前記参照テーブル格納メモリ
に対して前記第1のテーブル入力データ及び前記第2の
テーブル入力データを交互に切り替えて入力するととも
に、前記参照テーブル格納メモリから出力される前記第
1のテーブル出力データ及び前記第2のテーブル出力デ
ータを交互に切り替えて選択し、この際、前記出力デー
タの出力同期をとるクロック信号の一周期内の第1のパ
ルス状態で前記第1のテーブル出力データを選択すると
ともに、前記クロック信号の前記一周期内の第2のパル
ス状態で前記第2のテーブル出力データを選択すること
を特徴とするデータ変換方法。 - 【請求項15】 請求項14に記載のデータ変換方法で
あって、 前記第3の工程において、前記下位ビットデータの前記
重み付け演算処理に対する入力タイミングを、所定の遅
延処理により前記テーブル出力データ切換処理の動作に
同期させることを特徴とするデータ変換方法。 - 【請求項16】 参照テーブル格納メモリ内に格納され
て入出力の対応付けを定義するための変換用参照テーブ
ルを用いて、所望の入力データを出力データに変換する
データ変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、所定の加算処
理により1を加算して第2のテーブル入力データとする
第1の工程と、 前記入力データのうち上位ビットデータの値が偶数値の
時の値を、シングルポートメモリで構成された偶数アド
レステーブル格納メモリに格納する第2の工程と、 前記上位ビットデータの値が奇数値の時の値を、シング
ルポートメモリで構成された奇数アドレステーブル格納
メモリに格納する第3の工程と、 前記偶数アドレステーブル格納メモリの入力部に配置さ
れた第1のアドレスセレクタにより、前記上位ビットデ
ータが偶数値の時に、前記第1のテーブル入力データを
前記偶数アドレステーブル格納メモリのアドレスとして
入力し、前記上位ビットデータが奇数値の時に、前記第
2のテーブル入力データを前記偶数アドレステーブル格
納メモリのアドレスとして入力する第4の工程と、 前記奇数アドレステーブル格納メモリの入力部に配置さ
れた第2のアドレスセレクタにより、前記上位ビットデ
ータが偶数値の時に、前記第2のテーブル入力データを
前記奇数アドレステーブル格納メモリのアドレスとして
入力し、前記上位ビットデータが奇数値の時に、前記第
1のテーブル入力データを前記奇数アドレステーブル格
納メモリのアドレスとして入力する第5の工程と、 前記偶数アドレステーブル格納メモリ及び前記奇数アド
レステーブル格納メモリの出力部に配置された第1のデ
ータセレクタにより、前記上位ビットデータが偶数値の
時に、前記偶数アドレステーブル格納メモリの出力デー
タを第1のテーブル出力データとして出力し、前記上位
ビットデータが奇数値の時に、前記奇数アドレステーブ
ル格納メモリの出力データを第1のテーブル出力データ
として出力する第6の工程と、 前記偶数アドレステーブル格納メモリ及び前記奇数アド
レステーブル格納メモリの出力部に配置された第2のデ
ータセレクタにより、前記上位ビットデータが偶数値の
時に、前記奇数アドレステーブル格納メモリの出力デー
タを第2のテーブル出力データとして出力し、前記上位
ビットデータが奇数値の時に、前記偶数アドレステーブ
ル格納メモリの出力データを第2のテーブル出力データ
として出力する第7の工程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
所定の重み付け演算処理により重み付け演算し、前記両
テーブル出力データの間を内挿補間して、出力データを
算出する第8の工程とを備えるデータ変換方法。 - 【請求項17】 参照テーブル格納メモリ内に格納され
て入出力の対応付けを定義する変換用参照テーブルを用
いて、所望の入力データを出力データに変換するデータ
変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、所定の加算処
理により1を加算して第2のテーブル入力データとする
第1の工程と、 前記変換用参照テーブルを格納し、当該変換用参照テー
ブルを用いて前記第1のテーブル入力データに対応付け
られた第1のテーブル出力データを前記参照テーブル格
納メモリから出力するとともに、同一の前記変換用参照
テーブルを用いて前記第2のテーブル入力データに対応
付けられた第2のテーブル出力データを前記参照テーブ
ル格納メモリから出力する第2の工程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
所定の重み付け演算処理により重み付け演算し、前記両
テーブル出力データの間を内挿補間して、出力データを
算出する第3の工程と、を備え、 前記第2の工程において、前記加算処理及び前記参照テ
ーブル格納メモリに入力される第1のテーブル入力デー
タが最大値である場合に、当該最大値に対応する値とし
て予め設定された固有値を所定の固有値設定処理により
前記第2のテーブル出力データとして強制的に設定する
ことを特徴とするデータ変換方法。 - 【請求項18】 請求項13ないし請求項16のいずれ
かに記載のデータ変換方法であって、 前記第2の工程において、前記加算処理及び前記参照テ
ーブル格納メモリに入力される第1のテーブル入力デー
タが最大値である場合に、当該最大値に対応する値とし
て予め設定された固有値を所定の固有値設定処理により
前記第2のテーブル出力データとして強制的に設定する
ことを特徴とするデータ変換方法。 - 【請求項19】 請求項17または請求項18に記載の
データ変換方法であって、 前記第2の工程において、 前記固有値が前記第2のテーブル出力データより長いビ
ット長に設定され、 前記第1のテーブル出力データ及び前記第2のテーブル
出力データのそれぞれのビット長を前記固有値のビット
長に合わせるように、所定のビット長調整処理により下
位ビット側にゼロ値を付加することを特徴とするデータ
変換方法。 - 【請求項20】 請求項19に記載のデータ変換方法で
あって、 前記固有値のビット長が、前記出力データのビット長と
同一に設定されたことを特徴とするデータ変換方法。 - 【請求項21】 参照テーブル格納メモリ内に格納され
て入出力の対応付けを定義する変換用参照テーブルを用
いて、所望の入力データを出力データに変換するデータ
変換方法であって、 前記入力データのうち前記変換用参照テーブルの入力フ
ォーマットに対応するビット長の上位ビットデータとし
ての第1のテーブル入力データに対して、所定の加算処
理により1を加算して第2のテーブル入力データとする
第1の工程と、 前記変換用参照テーブルを用いて前記第1のテーブル入
力データに対応付けられた第1のテーブル出力データを
前記参照テーブル格納メモリから出力するとともに、同
一の前記変換用参照テーブルを用いて前記第2のテーブ
ル入力データに対応付けられた第2のテーブル出力デー
タを前記参照テーブル格納メモリから出力する第2の工
程と、 前記入力データのうち前記所定ビット数の上位ビットデ
ータを除く下位ビットデータに基づいて、前記第1のテ
ーブル出力データ及び前記第2のテーブル出力データを
所定の重み付け演算処理で重み付け演算し、前記両テー
ブル出力データの間を内挿補間して、出力データを算出
する第3の工程とを備え、 前記第2の工程において、前記加算処理及び前記参照テ
ーブル格納メモリに入力される第1のテーブル入力デー
タが最大値である場合に、所定のオーバーフロー防止処
理により、前記加算処理で加算する前の前記入力データ
の前記上位ビットデータを前記第2のテーブル入力デー
タとして前記参照テーブル格納メモリに入力して、前記
当該第2のテーブル入力データのオーバーフローを防止
することを特徴とするデータ変換方法。 - 【請求項22】 請求項13ないし請求項16のいずれ
かに記載のデータ変換方法であって、 前記第2の工程において、前記加算処理及び前記参照テ
ーブル格納メモリに入力される第1のテーブル入力デー
タが最大値である場合に、所定のオーバーフロー防止処
理により、前記加算処理で加算する前の前記入力データ
の前記上位ビットデータを前記第2のテーブル入力デー
タとして前記参照テーブル格納メモリに入力して、前記
当該第2のテーブル入力データのオーバーフローを防止
することを特徴とするデータ変換方法。 - 【請求項23】 請求項13ないし請求項22のいずれ
かに記載のデータ変換方法であって、 前記変換用参照テーブルが、画像データのγ変換を行う
入出力特性データを保有することを特徴とするデータ変
換方法。 - 【請求項24】 請求項13ないし請求項23のいずれ
かに記載のデータ変換方法が、デジタルカメラの画像デ
ータの入力時に実行されることを特徴とするデータ変換
方法。
Priority Applications (2)
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