JP2003218217A - マルチ端子型ｍｏｓバラクタ - Google Patents

マルチ端子型ｍｏｓバラクタ

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Abstract

(57)【要約】 【課題】静電容量を連続的に変化でき、発振器に適用す
ると、周波数や感度を制御可能なＭＯＳバラクタを提供
する。 【解決手段】ＭＯＳキャパシタ（Ｃｆ）５の浮遊電極８
に、複数のキャパシタ（Ｃ１〜Ｃｎ）６−１〜６−ｎの
一方の端子を接続する。また、複数のキャパシタ（Ｃ１
〜Ｃｎ）６−１〜６−ｎにおける他方の端子（Ｖｇ１〜
Ｖｇｎ）９−１〜９−ｎからは、制御電圧Ｖｇ１〜Ｖｇ
ｎを印加する。さらに、ＭＯＳキャパシタ（Ｃｆ）５の
ウエル側の端子（Ｖｎ）１１からは、バイアス電圧を印
加する。このような構成にしたマルチ端子型ＭＯＳバラ
クタでは、任意のキャパシタ（Ｃｊ）６−ｊの他方の端
子（Ｖｇｊ）９−ｊにおける有効な静電容量Ｃは、制御
電圧を変化させることで連続的に変化させることができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、集積回路、特に
高周波集積回路へ適用可能であり、複数の端子から印加
した電圧によって静電容量を制御するＭＯＳバラクタに
関する。
【０００２】
【従来の技術】電圧制御可変容量キャパシタは、印加す
る電圧の大きさに応じて静電容量を制御可能なキャパシ
タであり、バラクタとも称する。バラクタは、ＣＭＯＳ
プロセスにより製造され、（１）ＰＮ接合ダイオードの
電圧依存特性、又は（２）ＭＯＳキャパシタの電圧依存
特性を用いたものである。また、特に（２）に該当する
ものをＭＯＳバラクタと称する。
【０００３】バラクタは、制御回路や発振器で広く使用
されている。例えば、高周波（Radio Frequency）発振
器（以下、ＲＦ発振器と称する。）では、発振周波数を
特定の値へ調節するためにバラクタを用いる。また、Ｒ
Ｆ発振器の一種であるＬＣ（インダクタ−キャパシタ）
発振器では、一般的に、発振周波数は次式の関係によっ
て決定される。
【０００４】
【数２】
【０００５】したがって、バラクタを使用したＬＣ発振
器では、静電容量の値Ｃを変えることにより、周波数を
調整することができる。なお、バラクタの特性として
は、広範囲で容量の変更ができるように制御可能である
ことが望ましい。また、発振器の動作に影響する容量成
分の発生は抑制されることが望ましい。このような特性
のバラクタを用いることで、制御回路や発振器では、周
波数を広範囲にわたって制御することが可能となる。
【０００６】次に、バラクタを用いた従来の実施例につ
いて説明する。例えば、電圧制御発振器（ＶＣＯ）で
は、図１２に示した構成のようにＭＯＳバラクタが用い
られている。図１２は、発振周波数を制御するためにＭ
ＯＳバラクタを用いた電圧制御発振器（ＶＣＯ）の回路
図及びバラクタの概略の構成図である。この実施例は、
［A.A.Abidi, G.J.Pottie, W.J.Kaiser, "Power−Consc
ious Design Of Wireless Circuits And Systems."Proc
eedings of the IEEE,vol.88, (No.10),pp.1528−1545,
2000年10月］に掲載されたものであり、バンク構造のＭ
ＯＳバラクタを用いた電圧制御発振器（ＶＣＯ）の代表
的な実施例である。この構成では、ＭＯＳバラクタによ
りチューニング電圧（Ｎウエルのバイアス電圧）を変え
ることによって、有効な静電容量を変化させることがで
きる。また、ＭＯＳバラクタは、制御信号ｂ０、ｂ１、
ｂ２によってトランジスタのオン／オフを切り替えるこ
とで、任意の２進数の値を格納できる複数のキャパシタ
バンクを備えており、ＶＣＯの周波数を離散的に変更す
ることができる。
【０００７】図１３は、特開昭６２−１７９１６２号公
報に開示された半導体可変容量素子の回路構成図であ
る。この発明では、外部から容量電極１１２にバイアス
電圧を印加できるバイアス端子１０３を設けることによ
り、容量端子１０５からみた静電容量を調節可能となる
ので、バイアス電圧により容量値を変えることができる
ようになる。また、接続する外部回路の電圧をバイアス
カット容量１０４でカットして、容量電極１１２には一
定の低いバイアス電圧を印加できる。これにより、容量
電極１１２に不要なバイアス電圧が印加されるのを防止
して、容量値の経時変化のない信頼性の高い半導体可変
容量素子を実現することができる。
【０００８】なお、図１２の出力端子ＬＯとして図１３
の容量端子１０５を接続することで、図１３に示した半
導体可変容量素子回路を、図１２中のＶＣＯのＭＯＳバ
ラクタに置き換えることができる。
【０００９】
【発明が解決しようとする課題】従来のＭＯＳバラクタ
は、新たなプロセスのステップを追加しなくても、ＣＭ
ＯＳ集積回路の通常のプロセスにより容易に実施するこ
とができる。また、ＭＯＳバラクタは、ダイオード（Ｐ
Ｎ接合ダイオード）と比較して、静電容量の調整範囲が
広いという特性を有している。
【００１０】しかしながら、ＭＯＳバラクタは、（１）
ゲート及び（２）シリコンウエルの２端子を備えたデバ
イスである。つまり、このような構成であるため、プロ
セスで発生した電気的なパラメータのばらつきを補うこ
とは困難である。
【００１１】また、前記のように、図１２中の回路で
は、任意の２進数の値を格納できる複数のキャパシタバ
ンクが用いられている。しかし、前記のようにキャパシ
タバンクによりＶＣＯの周波数は離散的に変更されるた
め、ＶＣＯの周波数を連続的に変更することができない
という問題がある。さらに、制御信号ｂ０、ｂ１及びｂ
２によって制御される切替トランジスタが原因で、ＶＣ
Ｏの性能指数（Ｑファクタ）を低下させてしまう大きな
直列抵抗が加えられている。このＱファクタの低下を補
うためには、非常に大きな整流トランジスタが必要であ
るが、占有面積が増加してしまうという問題がある。
【００１２】一方、図１３に示した従来例（特開昭６２
−１７９１６２号公報）では、バイアス制御用の端子と
してバイアス端子１０３を備えている。また、バイアス
・ポイントが調整又は選択された際には、Ｃ−Ｖｃ曲線
に沿って移動する。しかしながら、図１３の半導体可変
容量素子を、閉ループであるＰＬＬ（Phase Locked Loo
p：位相同期ループ）内のＶＣＯに使用した場合、その
動作に影響する感度ΔＣ／ΔＶｃも変化してしまうとい
う問題がある。
【００１３】以上のように、ＰＮ接合ダイオードやＭＯ
Ｓバラクタを使用する従来方式では、静電容量の可変範
囲の制御は制限されており、静電容量と電圧の比で表さ
れる感度ΔＣ／ΔＶｃを制御することができないという
問題がある。
【００１４】そこで、本発明は上記の問題を解決するた
めになされたものであり、その目的は、静電容量を連続
的に変化でき、発振器に適用すると、周波数や感度を制
御可能なＭＯＳバラクタを提供することにある。
【００１５】
【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。
【００１６】（１）ウエルに形成された不純物領域、該
不純物領域に接続された第１端子、及び該ウエルに対向
した浮遊電極を有したＭＯＳキャパシタと、一方の端子
が該浮遊電極に接続され、他方の端子から制御電圧を印
加可能な複数のキャパシタと、を備えたことを特徴とす
る。
【００１７】この構成において、マルチ端子型ＭＯＳバ
ラクタでは、ＭＯＳキャパシタの浮遊電極に複数のキャ
パシタの一方の端子が接続されている。そして、複数の
キャパシタにおける他方の端子からは、制御電圧を印加
可能である。したがって、複数のキャパシタにおける他
方の端子から制御電圧を印加して、第１端子からバイア
ス電圧を印加することで、静電容量を連続的に変化させ
ることが可能となり、また、製造時に発生したばらつき
を調整することが可能となる。さらに、プロセスステッ
プを追加することなく、標準的なＣＭＯＳプロセスで作
成することができる。
【００１８】（２）前記複数のキャパシタの個数をＮ、
前記浮遊電極の電位Ｖｆが印加された前記ＭＯＳキャパ
シタの静電容量をＣＭ（Ｖｆ）として、ｊ番目のキャパ
シタの前記他方の端子における有効な静電容量が、
【００１９】
【数３】
【００２０】であることを特徴とする。
【００２１】この構成において、マルチ端子型ＭＯＳバ
ラクタでは、ｊ番目のキャパシタの前記他方の端子にお
ける有効な静電容量Ｃは、
【００２２】
【数４】
【００２３】となる。したがって、ＭＯＳキャパシタの
浮遊電極に接続するキャパシタの個数によって、有効な
静電容量Ｃを変えることが可能となる。
【００２４】（３）前記複数のキャパシタは、前記ＭＯ
Ｓキャパシタにより構成され、前記ＭＯＳキャパシタ及
び前記複数のキャパシタは、同一シリコン基板における
電気的に分離された複数のウエル上に形成されたことを
特徴とする。
【００２５】この構成において、マルチ端子型ＭＯＳバ
ラクタでは、同一シリコン基板における電気的に分離さ
れた複数のウエル上にＭＯＳキャパシタ及びＭＯＳキャ
パシタにより構成された複数のキャパシタが形成されて
いる。したがって、プロセスステップを追加することな
く、標準的なＣＭＯＳプロセスで作成することが可能と
なり、製造コストを低減できる。
【００２６】（４）ウエルに形成された不純物領域、該
不純物領域に接続された第２端子、及び該ウエルに対向
した第１浮遊電極をそれぞれ有し、該第２端子が互いに
接続された第１ＭＯＳキャパシタ及び第２ＭＯＳキャパ
シタと、一方の端子が該第２端子に接続され、他方の端
子から制御電圧を印加可能な複数のキャパシタと、を備
えことを特徴とする。
【００２７】この構成において、マルチ端子型ＭＯＳバ
ラクタは、ウエルに形成された不純物領域に接続された
第２端子が互いに接続された第１ＭＯＳキャパシタ及び
第２ＭＯＳキャパシタと、一方の端子が該第２端子に接
続された複数のキャパシタと、を備え、複数のキャパシ
タはそれぞれ他方の端子から制御電圧を印加可能であ
る。したがって、マルチ端子型ＭＯＳバラクタを電圧制
御発振器に適用することで、静電容量の絶対値、及び制
御電圧を含めた静電容量の感度を調節することが可能と
なる。
【００２８】（５）ウエルに形成された不純物領域、該
不純物領域に接続された第３端子、及び該ウエルに対向
した第２浮遊電極をそれぞれ有し、該第３端子が互いに
接続された第３ＭＯＳキャパシタ及び第４ＭＯＳキャパ
シタを備え、該第３ＭＯＳキャパシタの第２浮遊電極を
前記第１ＭＯＳキャパシタの第１浮遊電極に、該第４Ｍ
ＯＳキャパシタの第２浮遊電極を前記第２ＭＯＳキャパ
シタの第１浮遊電極に、それぞれ接続したことを特徴と
する。
【００２９】この構成において、（４）に記載のマルチ
端子型ＭＯＳバラクタは、さらに、ウエルに形成された
不純物領域に接続された第３端子が互いに接続された第
３ＭＯＳキャパシタ及び第４ＭＯＳキャパシタを備え、
該第３ＭＯＳキャパシタの第２浮遊電極を前記第１ＭＯ
Ｓキャパシタの第１浮遊電極に、該第４ＭＯＳキャパシ
タの第２浮遊電極を前記第２ＭＯＳキャパシタの第１浮
遊電極に、それぞれ接続した構成である。したがって、
マルチ端子型ＭＯＳバラクタを電圧制御発振器に適用す
ることで、静電容量の絶対値、及び制御電圧を含めた静
電容量の感度を調節することが可能となるとともに、Ｃ
−Ｖ曲線の傾きを制御することが可能となり、調整範囲
の広い電圧制御発振器を実現できる。
【００３０】
【発明の実施の形態】図１は、マルチ端子型ＭＯＳバラ
クタの概略構成図である。図１には、マルチ端子型バラ
クタの基本的な構成として、３端子型ＭＯＳバラクタを
示している。本発明のマルチ端子型ＭＯＳバラクタは、
簡単にいうとＭＯＳバラクタに制御端子を追加した構成
である。すなわち、マルチ端子型ＭＯＳバラクタ１は、
ＭＯＳキャパシタ（Ｃｆ）５、キャパシタ（Ｃ１）６、
及びキャパシタ（Ｃ２）７を備えている。また、第１端
子である制御端子（Ｖｇ１）９及び制御端子（Ｖｇ２）
１０、並びにバイアス端子（Ｖｎ）１１を備えている。
【００３１】ＭＯＳキャパシタ（Ｃｆ）５は、Ｎウエル
２とゲートとの間に設けられたものであり、一方の端子
であるゲートは、ウエルに対向して設けられ、浮遊電極
（Ｖｆ）８となっている。また、他方の端子は、Ｎウエ
ル２に形成された不純物領域であるＮ＋領域３を介して
バイアス端子（Ｖｎ）１１に接続されている。
【００３２】キャパシタ（Ｃ１）６及びキャパシタ（Ｃ
２）７の一方の端子は、浮遊電極（Ｖｆ）８に接続され
ている。また、キャパシタ（Ｃ１）６の他方の端子は制
御端子（Ｖｇ１）９に、キャパシタ（Ｃ２）７の他方の
端子は制御端子（Ｖｇ２）１０に、それぞれ接続されて
いる。
【００３３】キャパシタ（Ｃ１）６及びキャパシタ（Ｃ
２）７は、ダブル・ポリシリコン・キャパシタ（以下、
ＤＰＣと称する。）やメタル・インシュレータ・メタル
（以下、ＭＩＭと称する。）キャパシタのようなＭＯＳ
キャパシタにより構成すると良い。
【００３４】本発明の実施形態に係るマルチ端子型バラ
クタは、半導体プロセスにより実施することができる。
また、マルチ端子型バラクタは、２ＧＨｚまでの高周波
回路に限定されるものではなく、一般的な回路に適用可
能である。さらに、マルチ端子型バラクタは、プロセス
で発生したパラメータのばらつきを補正したり、又はＶ
ＣＯへ適用した回路において広い範囲で静電容量の値を
連続的に変化させたりするために、電圧を制御して静電
容量の調節がなされる。
【００３５】マルチ端子型ＭＯＳバラクタ１では、前記
のように浮遊ノード（節点）である浮遊電極８に複数の
キャパシタの一方の端子が接続されて、容量カップリン
グされている。また、任意のキャパシタの制御電圧を印
加可能な制御端子における有効な静電容量は、静電容量
を調節・制御するために使用される他のキャパシタの制
御端子へ印加された電圧に依存する。さらに、静電容量
は連続的に制御できる。
【００３６】図１の構成において、ＭＯＳキャパシタ
（Ｃｆ）５では、ゲート電圧（浮遊電極（Ｖｆ）８の電
圧）Ｖｆに応じて静電容量が変化する。つまり、ゲート
−ウエル間の電位差によって静電容量が決定されるＭＯ
Ｓキャパシタ（Ｃｆ）５が、ＭＯＳバラクタ（可変キャ
パシタ）であり、有効な静電容量は、次式で表される。
【００３７】
【数５】
【００３８】なお、上式では、ＭＯＳキャパシタ（Ｃ
ｆ）５の静電容量をＣｆ、キャパシタ（Ｃ１）６の静電
容量をＣ１、キャパシタ（Ｃ２）７の静電容量をＣ２と
する。また、制御端子（Ｖｇ１）９に印加される電圧を
Ｖｇ１、制御端子（Ｖｇ２）１０に印加される電圧をＶ
ｇ２、バイアス端子（Ｖｎ）１１に印加される電圧をＶ
ｎとする。
【００３９】図２は、図１に示したマルチ端子型ＭＯＳ
バラクタ１における端子（Ｖｇ２）１０に印加する電圧
値Ｖｇ２をパラメータとして、制御端子（Ｖｇ１）９の
バイアス電圧Ｖｇ１と有効な静電容量Ｃとの関係を示し
た特性図である。図２では、制御電圧Ｖｇ１が増加する
のに伴い、有効な静電容量Ｃが増加する。また、制御電
圧Ｖｇ２の値を変えると、Ｃ−Ｖ曲線は横方向に（Ｖｇ
１方向に）移動する。有効な静電容量Ｃは、極限の場
合、
【００４０】
【数６】
【００４１】となる。
【００４２】このように、マルチ端子型ＭＯＳバラクタ
１では、各端子に印加する電圧Ｖｇ１、電圧Ｖｇ２又は
電圧Ｖｎを独立して調節することにより、静電容量の値
や、さらにはＣ−Ｖ曲線上のポイント、つまり感度ΔＣ
／ΔＶｃを調節することができる。
【００４３】また、ＭＯＳキャパシタ（Ｃｆ）５の浮遊
電極８（浮遊ノード）における電圧Ｖｆは、
【００４４】
【数７】
【００４５】となる。ＭＯＳキャパシタ（Ｃｆ）の静電
容量Ｃｆは、電圧Ｖｆ及び電圧Ｖｎの差の関数であるか
ら上式を変形すると、
【００４６】
【数８】
【００４７】となる。
【００４８】図３は、図１中でＭＯＳキャパシタ（Ｃ
ｆ）５として示したＮウエル２で実施されているＭＯＳ
バラクタのＣ−Ｖ特性の実測曲線図である。図３に示し
たように、（Ｖｆ―Ｖｎ）の値が増加するのに伴い、有
効な静電容量Ｃは連続的に増加する。
【００４９】ここで、図１に示したマルチ端子型ＭＯＳ
バラクタ１における有効な静電容量Ｃの値を大きくする
場合は、以下のように構成すると良い。図４は、複数の
キャパシタを備えたマルチ端子型ＭＯＳバラクタの構成
図である。なお、図１に示した構成と同一部位には、同
一符号を付して詳細な説明を省略する。
【００５０】図４に示したように、マルチ端子型ＭＯＳ
バラクタ１２は、ＭＯＳキャパシタ５の浮遊電極８に、
ｎ個のキャパシタ６−１〜６−ｎの一方の端子をそれぞ
れ接続したものである。また、ｎ個のキャパシタ（Ｃ
１）６−１〜キャパシタ（Ｃｎ）６−ｎの他方の端子に
は、制御端子（Ｖｇ１）９−１〜制御端子（Ｖｇｎ）９
−ｎをそれぞれ接続する。さらに、ＭＯＳキャパシタ５
の不純物領域であるＮ＋領域３，４に第１端子であるバ
イアス端子（Ｖｎ）１１が接続されている。
【００５１】この場合、ｊ番目のキャパシタの制御端子
（Ｖｇｊ）９−ｊにおける有効な静電容量は、
【００５２】
【数９】
【００５３】である。なお、ＣＭ（Ｖｆ）は、浮遊電極
の電位Ｖｆが印加されたＭＯＳキャパシタの静電容量で
ある。また、浮遊電極の電位Ｖｆは、制御端子（Ｖｇ
１）９−１〜制御端子（Ｖｇｎ）９−ｎから印加された
バイアス電圧、及びバイアス端子（Ｖｎ）１１のＮ＋１
端子から印加されたバイアス電圧に応じたＮ＋１個のキ
ャパシタ［ｎ個のキャパシタ（Ｃ１）６−１〜キャパシ
タ（Ｃｎ）６−ｎ及びキャパシタ（Ｃｆ）５］の静電容
量によって決まる。
【００５４】次に、シングル・ポリシリコン・ＣＭＯＳ
プロセスによるマルチ端子型ＭＯＳバラクタの実施形態
を説明する。図５は、シングル・ポリシリコン・ＣＭＯ
Ｓプロセスによるマルチ端子型ＭＯＳバラクタの概略構
成図である。マルチ端子型ＭＯＳバラクタ２１は、ＭＯ
Ｓキャパシタ（Ｃｆ）２５、キャパシタ（Ｃ１）２６、
及びキャパシタ（Ｃ２）２７を備えている。また、制御
端子（Ｖｇ１）２９、制御端子（Ｖｇ２）３０、及びバ
イアス端子（Ｖｎ）３１を備えている。
【００５５】ＭＯＳキャパシタ（Ｃｆ）２５は、Ｎウエ
ル２２とゲートとの間に設けられたものであり、一方の
端子であるゲートは浮遊電極（Ｖｆ）２８である。ま
た、他方の端子はＮウエル２２に形成された不純物領域
であるＮ＋領域２３及びＮ＋領域２４を介してバイアス
端子（Ｖｎ）３１に接続されている。
【００５６】キャパシタ（Ｃ１）２６は、Ｎウエル３２
とゲートとの間に設けられたものであり、一方の端子で
あるゲートは制御端子（Ｖｇ１）２９に接続されてい
る。また、他方の端子はＮウエル３２に形成された不純
物領域であるＮ＋領域３４を介して浮遊電極（Ｖｆ）２
８に接続されている。
【００５７】キャパシタ（Ｃ２）２７は、Ｎウエル３５
とゲートとの間に設けられたものであり、一方の端子で
あるゲートは浮遊電極（Ｖｆ）２８に接続されている。
また、他方の端子はＮウエル３５に形成された不純物領
域であるＮ＋領域３６及びＮ＋領域３７を介して制御端
子（Ｖｇ２）３０に接続されている。
【００５８】図５に示したマルチ端子型ＭＯＳバラクタ
２１では、シングル・ポリシリコン・ＣＭＯＳプロセス
により、同一シリコン基板において電気的に分離された
複数のＮウエル上に積層ＭＯＳキャパシタが形成されて
いる。すなわち、図１に示したマルチ端子型バラクタ１
のキャパシタ（Ｃ１）６及びキャパシタ（Ｃ２）７とし
て、Ｎウエルに形成されたキャパシタ（Ｃ１）２６及び
キャパシタ（Ｃ２）２７を用いている。また、バイアス
電圧ＶｎはＮウエル２２に印加され、制御電圧Ｖｇ２
は、Ｎウエル３５に印加される。なお、この構成では、
バイアス電圧Ｖｎ、制御電圧Ｖｇ２は、Ｎウエルが図外
のＰ基板に対して常に正の電位となるものでなければな
らない。
【００５９】図６は、図５に示したシングル・ポリシリ
コン・ＣＭＯＳプロセスによるマルチ端子型ＭＯＳバラ
クタの構成を変形した概略構成図である。マルチ端子型
ＭＯＳバラクタ４１は、ＭＯＳキャパシタ（Ｃｆ）４
５、キャパシタ（Ｃ１）４６、及びキャパシタ（Ｃ２）
４７を備えている。また、制御端子（Ｖｇ１）４９、制
御端子（Ｖｇ２）５０、及びバイアス端子（Ｖｎ）５１
を備えている。
【００６０】ＭＯＳキャパシタ（Ｃｆ）４５は、Ｎウエ
ル４２とゲートとの間に設けられたものであり、一方の
端子であるゲートは浮遊電極（Ｖｆ）４８に接続されて
いる。また、他方の端子はＮウエル４２に形成された不
純物領域であるＮ＋領域４３及びＮ＋領域４４を介して
バイアス端子（Ｖｎ）５１に接続されている。
【００６１】キャパシタ（Ｃ１）４６は、Ｎウエル５２
とゲートとの間に設けられたものであり、一方の端子で
あるゲートは制御端子（Ｖｇ１）４９に接続されてい
る。また、他方の端子はＮウエル５２に形成された不純
物領域であるＮ＋領域５４を介して浮遊電極（Ｖｆ）４
８に接続されている。
【００６２】キャパシタ（Ｃ１）４７は、Ｎウエル５５
とゲートとの間に設けられたものであり、一方の端子で
あるゲートは制御端子（Ｖｇ２）５０に接続されてい
る。また、他方の端子はＮウエル５５に形成された不純
物領域であるＮ＋領域５６を介して浮遊電極（Ｖｆ）４
８に接続されている。
【００６３】なお、図６に示したマルチ端子型ＭＯＳバ
ラクタ４１では、図５に示したマルチ端子型ＭＯＳバラ
クタ２１と同様、シングル・ポリシリコン・ＣＭＯＳプ
ロセスにより、同一シリコン基板において電気的に分離
された複数のＮウエル上に積層ＭＯＳキャパシタが形成
されている。
【００６４】上記のように、図６に示したマルチ端子型
ＭＯＳバラクタ４１は、図５に示したマルチ端子型ＭＯ
Ｓバラクタ２１と異なり、制御電圧Ｖｇ１だけでなく制
御電圧Ｖｇ２もキャパシタのゲート電極に接続した構成
である。また、この構成では、キャパシタＣ１とキャパ
シタＣ２が等しい場合、対称的な構成となる。
【００６５】次に、本発明のマルチ端子型ＭＯＳバラク
タをＶＣＯに適用した実施形態について説明する。ＲＦ
型ＶＣＯでは、位相ノイズの低減と同様に、発振周波数
の制御性及びチューニング性が重要であり、これらを実
現可能なマルチ端子型バラクタは、ＬＣ型ＶＣＯに適用
することができる。図７は、マルチ端子型バラクタを適
用したＬＣ型ＶＣＯの回路図である。ＬＣ型ＶＣＯ６１
は、ＭＯＳトランジスタ６２、インダクタ６３、インダ
クタ６４、キャパシタ（Ｃｃ）６５、第１ＭＯＳキャパ
シタであるＭＯＳキャパシタ（Ｃ）６６、第２ＭＯＳキ
ャパシタであるＭＯＳキャパシタ（Ｃ）６７、キャパシ
タ（Ｃｆ）６８、ＭＯＳトランジスタ６９、ＭＯＳトラ
ンジスタ７０を備えている。
【００６６】電源Ｖｄｄには、ＭＯＳトランジスタ６２
が接続されている。また、ＭＯＳトランジスタ６２には
インダクタ６３及びインダクタ６４の一方の端子が接続
されている。インダクタ６３の他方の端子には、ＭＯＳ
キャパシタ（Ｃ）６６の一方の端子（第１浮遊電極）、
ＭＯＳトランジスタ６９、及びＭＯＳトランジスタ７０
の制御端子が接続されている。インダクタ６４の他方の
端子には、ＭＯＳキャパシタ（Ｃ）６７の一方の端子
（第１浮遊電極）、ＭＯＳトランジスタ７０、及びＭＯ
Ｓトランジスタ６９の制御端子が接続されている。ＭＯ
Ｓキャパシタ（Ｃ）６６の他方の端子（第２端子）と、
ＭＯＳキャパシタ（Ｃ）６７の他方の端子（第２端子）
と、は互いに接続されている。そして、この接続点にキ
ャパシタ（Ｃｃ）６５の一方の端子及びキャパシタ（Ｃ
ｆ）６８の一方の端子が接続されている。キャパシタ
（Ｃｃ）６５の他方の端子には制御端子Ｖｃが接続さ
れ、キャパシタ（Ｃｆ）６８の他方の端子にはバイアス
端子（Ｖｎ）７２が接続されている。また、ＧＮＤに
は、ＭＯＳトランジスタ６９及びＭＯＳトランジスタ７
０が接続されている。
【００６７】キャパシタ（Ｃｃ）６５及びキャパシタ
（Ｃｆ）６８は、低寄生容量のＭＩＭキャパシタ（又は
ＤＰＣ）であり、キャパシタ（Ｃｃ）６５には制御電圧
Ｖｃが印加される。また、ＭＯＳキャパシタ（Ｃ）６６
及びＭＯＳキャパシタ（Ｃ）６７は可変キャパシタであ
り、ＭＯＳキャパシタ（ＭＯＳバラクタ）を使用して実
施されている。
【００６８】また、ＶＣＯ６１の出力Ｖ１及びＶ２は異
なった値であるので、キャパシタ（Ｃｆ）に印加される
電圧は、
【００６９】
【数１０】
【００７０】で表され、この値はＲＦ電圧（出力電圧）
に依存しない。また、ＲＦ信号に差異があるため、出力
からみた各キャパシタが接続された部分（Ｃネットワー
ク）の有効な静電容量は、ＲＦ発振器のキャパシタ（Ｃ
ｃ）６５及びキャパシタ（Ｃｆ）６８と無関係であり、
単にＣとなる。
【００７１】図８は、図７中の回路における静電容量Ｃ
と電圧Ｖｃとの関係を示した特性図である。図８では、
電圧Ｖｎをパラメータとして、ＶＣＯの有効なノード静
電容量Ｃと制御電圧Ｖｃとの関係を示している。制御電
圧Ｖｎが変更される場合、Ｃ−Ｖｃ曲線は横方向へシフ
トする。この実施形態では、交差して接合されたＭＯＳ
トランジスタ６９及びＭＯＳトランジスタ７０にはバイ
アス電圧Ｖｘ＝１Ｖが印加されている。また、制御用キ
ャパシタであるキャパシタ（Ｃｃ）６５及びキャパシタ
（Ｃｆ）６８の静電容量は、Ｃｃ＝Ｃｆ＝５ｐＦであ
る。図７中の回路では、静電容量の絶対値を制御できる
のに加えて、感度ΔＣ／ΔＶｃを制御できるようになっ
ている。
【００７２】図９は、マルチ端子型バラクタが適用さ
れ、Ｃ−Ｖｃ特性曲線の傾きを調節することが可能なＶ
ＣＯの回路図である。図１０は、レンジ調整電圧Ｖｂを
パラメータとしたＶＣＯの有効なノード静電容量Ｃと制
御電圧Ｖｃとの関係を示した特性図である。なお、図９
と同一部位には、同一符号を付して詳細な説明を省略す
る。
【００７３】図９に示したＬＣ型ＶＣＯ８１は、第３Ｍ
ＯＳキャパシタであるＭＯＳキャパシタ（Ｃｂ）８２及
び第４ＭＯＳキャパシタであるＭＯＳキャパシタ（Ｃ
ｂ）８３を、ＬＣ型ＶＣＯ６１に追加した構成である。
すなわち、ＬＣ型ＶＣＯ６１のＭＯＳキャパシタ（Ｃ）
６６の第１浮遊電極にＭＯＳキャパシタ（Ｃｂ）８２の
一方の端子（第２浮遊電極）を接続し、ＭＯＳキャパシ
タ（Ｃ）６７の第１浮遊電極にＭＯＳキャパシタ（Ｃ
ｂ）８３の一方の端子（第２浮遊電極）を接続してい
る。また、ＭＯＳキャパシタ（Ｃｂ）８３の他方の端子
（第３端子）と、ＭＯＳキャパシタ（Ｃｂ）８４の他方
の端子（第３端子）と、を互いに接続し、この接続点に
制御端子（Ｖｂ）８４を接続している。また、キャパシ
タ（Ｃｆ）６８にＭＯＳキャパシタ（バラクタ）を適用
することで、Ｃ−Ｖ曲線の傾きを電気的に制御すること
ができる。
【００７４】静電容量Ｃ、Ｃｃ及びＣｆ、並びにバイア
ス電圧Ｖｃ及びＶｎは、Ｃ−Ｖ曲線上の操作ポイント、
すなわち感度ΔＣ／ΔＶｃを調節するのに使用される。
マルチ端子型バラクタを適用したＶＣＯでは、
【００７５】
【数１１】
【００７６】となる。
【００７７】静電容量Ｃｂ及び制御電圧Ｖｂは、静電容
量Ｃの絶対値を増加又は減少させるために使用される。
この様子は図１０中に示している。すなわち、静電容量
Ｃｂを増加させるのに伴い、有効な静電容量Ｃは減少す
る。また、制御電圧Ｖｂを増加させるのに伴い、有効な
静電容量Ｃは減少する。
【００７８】この回路において、交差して接合されたＭ
ＯＳトランジスタ６９及びＭＯＳトランジスタ７０に
は、バイアス電圧Ｖｘ＝１Ｖが印加されている。また、
キャパシタ（Ｃｃ）は静電容量Ｃｃ＝３ｐＦである。さ
らに、キャパシタ（Ｃｆ）は、静電容量の最大値Ｃｆｍ
ａｘ＝１０ｐＦであるＭＯＳバラクタを使用している。
【００７９】図１１は、傾き調整電圧Ｖｎをパラメータ
としたＶＣＯの有効なノード静電容量Ｃと制御電圧Ｖｃ
との関係を示した特性図である。図１１には、電圧Ｖｃ
を制御することで、有効な静電容量感度を電気的に制御
する様子を示している。この実施例では、レンジ調節電
圧Ｖｂを２Ｖにしている。また、傾き制御電圧Ｖｎを、
０．９５Ｖ，１．１Ｖ，１.３Ｖに変更したデータを示
している。図１１において、制御電圧Ｖｃを増加させる
のに伴い、有効な静電容量Ｃは低下する。また、傾き調
整電圧Ｖｎを増加させるのに伴い、特性曲線は傾きが急
峻となる。
【００８０】なお、図１０及び図１１に示したＶＣＯで
は、２つのキャパシタＣの接続点には、キャパシタＣｃ
及びキャパシタＣｆの２つを接続した構成としたが、本
発明はこの構成に限るものではない。すなわち、さらに
複数のキャパシタの一方の端子を２つのキャパシタＣの
接続点に接続し、該複数のキャパシタの他方の端子を電
圧制御端子として制御電圧を印加することで、静電容量
の値を大きくすることが可能となる。
【００８１】また、以上の説明では、Ｎウエルに不純物
領域としてＮ＋領域が形成されたＭＯＳキャパシタにつ
いて説明したが、本発明はこの構成に限るものではな
い。すなわち、ＭＯＳキャパシタとして使用できるので
あれば、ウエルはＮウエルでもＰウエルでも良く、ウエ
ルに形成する不純物領域は、Ｎ＋領域でもＰ＋領域でも
良い。
【００８２】
【発明の効果】本発明によれば、以下の効果が得られ
る。
【００８３】（１）マルチ端子型ＭＯＳバラクタでは、
ＭＯＳキャパシタの浮遊電極に複数のキャパシタの一方
の端子が接続されて、複数のキャパシタにおける他方の
端子からは、制御電圧を印加可能である。したがって、
複数のキャパシタにおける他方の端子から制御電圧を印
加して、第１端子からバイアス電圧を印加することで、
静電容量を連続的に変化させることができるとともに、
製造時に発生したばらつきを調整することができる。ま
た、プロセスステップを追加することなく、標準的なＣ
ＭＯＳプロセスで作成することができる。
【００８４】（２）マルチ端子型ＭＯＳバラクタでは、
ｊ番目のキャパシタの前記他方の端子における有効な静
電容量Ｃは、ＭＯＳキャパシタの浮遊電極に接続するキ
ャパシタの個数によって変えることができる。
【００８５】（３）マルチ端子型ＭＯＳバラクタでは、
同一シリコン基板における電気的に分離された複数のウ
エル上にＭＯＳキャパシタ及びＭＯＳキャパシタにより
構成された複数のキャパシタが形成されている。そのた
め、プロセスステップを追加することなく、標準的なＣ
ＭＯＳプロセスで作成することができ、製造コストを低
減できる。
【００８６】（４）マルチ端子型ＭＯＳバラクタは、ウ
エルに形成された不純物領域に接続された第２端子が互
いに接続された第１ＭＯＳキャパシタ及び第２ＭＯＳキ
ャパシタと、一方の端子が該第２端子に接続された複数
のキャパシタと、を備え、複数のキャパシタはそれぞれ
他方の端子から制御電圧を印加可能である。よって、マ
ルチ端子型ＭＯＳバラクタを電圧制御発振器に適用する
ことで、静電容量の絶対値、及び制御電圧を含めた静電
容量の感度を調節することができる。
【００８７】（５）（４）に記載のマルチ端子型ＭＯＳ
バラクタは、さらに、ウエルに形成された不純物領域に
接続された第３端子が互いに接続された第３ＭＯＳキャ
パシタ及び第４ＭＯＳキャパシタを備え、該第３ＭＯＳ
キャパシタの第２浮遊電極を前記第１ＭＯＳキャパシタ
の第１浮遊電極に、該第４ＭＯＳキャパシタの第２浮遊
電極を前記第２ＭＯＳキャパシタの第１浮遊電極に、そ
れぞれ接続した構成である。これにより、マルチ端子型
ＭＯＳバラクタを電圧制御発振器に適用することで、静
電容量の絶対値、及び制御電圧を含めた静電容量の感度
を調節することができるとともに、Ｃ−Ｖ曲線の傾きを
制御することができ、調整範囲の広い電圧制御発振器を
実現できる。
【図面の簡単な説明】
【図１】マルチ端子型ＭＯＳバラクタの概略構成図であ
る。
【図２】図１に示したマルチ端子型ＭＯＳバラクタのバ
イアス電圧Ｖｇ１と有効な静電容量Ｃとの関係を示した
特性図である。
【図３】図１に示したマルチ端子型ＭＯＳバラクタのＣ
−Ｖ特性の実測曲線図である。
【図４】複数のキャパシタを備えたマルチ端子型ＭＯＳ
バラクタの構成図である。
【図５】シングル・ポリシリコン・ＣＭＯＳプロセスに
よるマルチ端子型ＭＯＳバラクタの概略構成図である。
【図６】図５に示したシングル・ポリシリコン・ＣＭＯ
Ｓプロセスによるマルチ端子型ＭＯＳバラクタの構成を
変形した概略構成図である。
【図７】マルチ端子型バラクタを適用したＬＣ型ＶＣＯ
の回路図である。
【図８】図７中の回路における静電容量Ｃと電圧Ｖｃと
の関係を示した特性図である。
【図９】マルチ端子型バラクタが適用され、Ｃ−Ｖｃ特
性曲線の傾きを調節することが可能なＶＣＯの回路図で
ある。
【図１０】レンジ調整電圧ＶｂをパラメータとしたＶＣ
Ｏの有効なノード静電容量Ｃと制御電圧Ｖｃとの関係を
示した特性図である。
【図１１】傾き調整電圧ＶｎをパラメータとしたＶＣＯ
の有効なノード静電容量Ｃと制御電圧Ｖｃとの関係を示
した特性図である。
【図１２】発振周波数を制御するためにＭＯＳバラクタ
を用いた電圧制御発振器（ＶＣＯ）の回路図及びバラク
タの概略の構成図である。
【図１３】従来の半導体可変容量素子の回路構成図であ
る。
【符号の説明】
１，１２：マルチ端子型ＭＯＳバラクタ ５：ＭＯＳキャパシタ（Ｃｆ） ６−１〜６−ｎ：キャパシタ（Ｃ１〜Ｃｎ） ８：浮遊電極 ９−１〜９−ｎ：キャパシタ６−１〜６−ｎの他方の端
子（Ｖｇ１〜Ｖｇｎ） １１：ＭＯＳキャパシタ（Ｃｆ）５のウエル側の端子
（Ｖｎ）

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ウエルに形成された不純物領域、該不純
    物領域に接続された第１端子、及び該ウエルに対向した
    浮遊電極を有したＭＯＳキャパシタと、 一方の端子が該浮遊電極に接続され、他方の端子から制
    御電圧を印加可能な複数のキャパシタと、を備えたこと
    を特徴とするマルチ端子型ＭＯＳバラクタ。
  2. 【請求項２】 前記複数のキャパシタの個数をＮ、前記
    浮遊電極の電位Ｖｆが印加された前記ＭＯＳキャパシタ
    の静電容量をＣＭ（Ｖｆ）として、ｊ番目のキャパシタ
    の前記他方の端子における有効な静電容量が、 【数１】 であることを特徴とする請求項１に記載のマルチ端子型
    ＭＯＳバラクタ。
  3. 【請求項３】 前記複数のキャパシタは、前記ＭＯＳキ
    ャパシタにより構成され、前記ＭＯＳキャパシタ及び前
    記複数のキャパシタは、同一シリコン基板における電気
    的に分離された複数のウエル上に形成されたことを特徴
    とする請求項１又は２に記載のマルチ端子型ＭＯＳバラ
    クタ。
  4. 【請求項４】 ウエルに形成された不純物領域、該不純
    物領域に接続された第２端子、及び該ウエルに対向した
    第１浮遊電極をそれぞれ有し、該第２端子が互いに接続
    された第１ＭＯＳキャパシタ及び第２ＭＯＳキャパシタ
    と、 一方の端子が該第２端子に接続され、他方の端子から制
    御電圧を印加可能な複数のキャパシタと、を備えことを
    特徴とするマルチ端子型ＭＯＳバラクタ。
  5. 【請求項５】 ウエルに形成された不純物領域、該不純
    物領域に接続された第３端子、及び該ウエルに対向した
    第２浮遊電極をそれぞれ有し、該第３端子が互いに接続
    された第３ＭＯＳキャパシタ及び第４ＭＯＳキャパシタ
    を備え、 該第３ＭＯＳキャパシタの第２浮遊電極を前記第１ＭＯ
    Ｓキャパシタの第１浮遊電極に、該第４ＭＯＳキャパシ
    タの第２浮遊電極を前記第２ＭＯＳキャパシタの第１浮
    遊電極に、それぞれ接続したことを特徴とする請求項４
    に記載のマルチ端子型ＭＯＳバラクタ。
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