JP2003216478A - インタフェース回路及び半導体装置 - Google Patents
インタフェース回路及び半導体装置Info
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Abstract
い時間を短くするとともに、第2のCPUの負荷を小さ
くすることができるインタフェース回路を提供する。 【解決手段】 SDRAM12内の1ページ分のデータ
を格納することが可能なSRAM22と、SDRAM1
2内のページのいずれかを特定するページ番号をホスト
CPU5から受信した場合に、ページ番号に該当するペ
ージ内のデータをSRAM22に転送し、SRAM22
内のデータへのリードアクセス要求をホストCPU5か
ら受信した場合に、ホストCPU5が要求したデータを
SRAM22から読み出してホストCPU5に送信し、
SRAM22内のデータへのライトアクセス要求をホス
トCPU5から受信した場合に、ホストCPU5が送信
したデータを受信してSRAM22に書き込む制御部2
1とを具備する。
Description
のCPUに接続された第1のメモリと、第2のCPUと
の間のデータ転送を行うインタフェース回路に関する。
さらに、本発明は、そのようなインタフェース回路を用
いた半導体装置に関する。
(携帯情報端末)、携帯電話装置等の情報処理装置が用
いられている。図3は、このような従来のPDAの一例
を示す図である。図3に示すように、PDA41は、入
力部42と、RAM43と、ROM44と、ホストCP
U45と、LCDコントローラ50と、LCDドライバ
61と、LCDパネル62とを具備する。
るためのタッチパネル等である。入力部42、RAM4
3、ROM44、及び、ホストCPU45は、第1のバ
ス46によって相互に接続されている。ホストCPU4
5は、入力部42から入力されたデータ等に応じて、R
AM43を作業用領域として使用しながら、ROM44
に格納されたOS(オペレーティングシステム)プログ
ラム、アプリケーションプログラム等を実行し、PDA
41全体の制御を行う。
ス回路51と、CPU52と、SDRAM53と、フラ
ッシュメモリ54とを有している。インタフェース回路
51、CPU52、SDRAM53、及び、フラッシュ
メモリ54は、第2のバス55によって相互に接続され
ている。
実行するプログラムが格納されている。SDRAM53
は、所定のサイズを有する複数のページに分割されてお
り、これらのページの内の1つのページには、フラッシ
ュメモリ54に格納されているプログラムがPDA41
のブート時に転送される。また、SDRAM53の他の
ページには、LCDパネル62の表示画面上に画像等を
表示するための画面データが格納される。
45とSDRAM53との間の信号の転送を行う。より
詳細には、インタフェース回路51は、ホストCPU4
5がSDRAM53からデータを読み出す場合には、ホ
ストCPU45が出力するアドレス及びウェイト信号を
受信してバス55に出力し、さらにSDRAM53が出
力するデータを受信してホストCPU45に出力する。
また、インタフェース回路51は、ホストCPU45が
SDRAM53にデータを書き込む場合には、ホストC
PU45が出力するアドレス及びウェイト信号を受信し
てバス55に出力し、さらにホストCPU45が出力す
るデータを受信してバス55に出力する。
ページに格納されたプログラムを実行することにより、
SDRAM53内の他のページに格納された画面データ
に所定の処理を行う。LCDドライバ61は、バス55
を介してSDRAM53から画面データを読み出し、読
み出した画面データに基づいてLCDパネル62を駆動
し、LCDパネル62の表示画面上に画像を表示させ
る。
CPU45がSDRAM53にアクセスしている間は、
バス55がホストCPU45とSDRAM53との間の
データ転送に占有されてしまい、CPU52がバス55
を使用することができないという問題があった。また、
ホストCPU45がバス55のバスアービタとしてバス
55の調停を行う必要があるため、ホストCPU45の
負荷が大きいという問題があった。
み、本発明は、バスを介して第1のCPUに接続された
第1のメモリと、第2のCPUとの間のデータ転送を行
うインタフェース回路であって、第1のCPUがバスを
使用することができない時間を短くするとともに、第2
のCPUの負荷を小さくすることができるインタフェー
ス回路を提供することを第1の目的とする。さらに、本
発明は、そのようなインタフェース回路を含む半導体装
置を提供することを第2の目的とする。
め、本発明に係るインタフェース回路は、バスを介して
第1のCPUに接続され、複数のページに分割してデー
タを格納する第1のメモリと、第2のCPUとの間のデ
ータ転送を行うインタフェース回路であって、第1のメ
モリ内の1ページ分のデータを格納することが可能な第
2のメモリと、第1のメモリにおける複数のページのい
ずれかを特定するページ情報を第2のCPUから受信し
た場合に、ページ情報によって特定されるページ内のデ
ータを第2のメモリにコピーし、第2のメモリ内のデー
タへのリードアクセス要求を第2のCPUから受信した
場合に、第2のCPUが要求したデータを第2のメモリ
から読み出して第2のCPUに送信し、第2のメモリ内
のデータへのライトアクセス要求を第2のCPUから受
信した場合に、第2のCPUが送信したデータを受信し
て第2のメモリに書き込む制御部とを具備する。
り高速にアクセス可能であることとしても良い。
ているデータの第1のメモリへの転送指示を第2のCP
Uから受信した場合に、第2のメモリに格納されている
データを、ページ情報によって特定されるページに転送
することとしても良いし、複数のページのいずれかを特
定する第2のページ情報を第2のCPUから受信した場
合に、第2のメモリに格納されているデータをページ情
報によって特定されるページに転送し、その後第2のペ
ージ情報によって特定されるページ内のデータを第2の
メモリにコピーすることとしても良い。さらに、制御部
が、第2のメモリ内の書き換えられたデータのみをペー
ジ情報によって特定されるページに転送することとして
も良い。
へのライトアクセス要求を第2のCPUから受信した場
合に、第2のCPUが送信したデータを受信して第2の
メモリに書き込むとともに、第1のメモリに書き込むこ
ととしても良い。
モリとの間のバースト転送を行うこととしても良い。
CPUと、バスを介して第1のCPUに接続され、複数
のページに分割してデータを格納する第1のメモリと、
第1のメモリと外部の第2のCPUとの間のデータ転送
を行う本発明に係るインタフェース回路とを具備する。
1のCPUがバスを使用することができない時間を短く
するとともに、第2のCPUの負荷を小さくすることが
できる。
明の実施の形態について説明する。図1に、本発明の一
実施形態としてのインタフェース回路を用いたPDAの
構成を示す。図1に示すように、このPDA1は、入力
部2と、RAM3と、ROM4と、ホストCPU5と、
LCDコントローラ10と、LCDドライバ31と、L
CDパネル32とを具備する。
ためのタッチパネル等である。入力部2、RAM3、R
OM4、及び、ホストCPU5は、第1のバス6によっ
て相互に接続されている。ホストCPU5は、入力部2
から入力されたデータ等に応じて、RAM3を作業用領
域として使用しながら、ROM4に格納されたOS(オ
ペレーティングシステム)プログラム、アプリケーショ
ンプログラム等を実行し、PDA1全体の制御を行う。
ス回路20と、CPU11と、シンクロナスDRAM
(SDRAM)12と、フラッシュメモリ13とを有し
ている。インタフェース回路20、CPU11、SDR
AM12、及び、フラッシュメモリ13は、第2のバス
14によって相互に接続されている。
示す図である。図2に示すように、SDRAM12は、
下位アドレスから上位アドレスに向かって、CPU11
が実行するプログラムを格納するプログラム格納ペー
ジ、及びLCDパネル32の表示画面上に画像を表示さ
せるための画面データを格納する第1〜第6の画面デー
タ格納ページの7つのページに分割されており、これら
のページには、0〜6までのページ番号がそれぞれ割り
当てられている。なお、第1〜第6の画面データ格納ペ
ージのサイズは等しい。
13には、CPU11が実行するプログラムが格納され
ており、このプログラムは、PDA1のブート時にSD
RAM12内のプログラム格納ページに転送される。本
発明の一実施形態としてのインタフェース回路20は、
制御部21と、第1〜第6の画面データ格納ページの1
ページ分のデータを格納することが可能なSRAM22
とを有しており、ホストCPU5とSDRAM12との
間のデータの転送を行う。なお、SRAM22は、SD
RAM12より高速にアクセス可能である。
ついて詳細に説明する。ホストCPU5は、SDRAM
12内の画面データにアクセスする必要が生じると、該
画面データが格納されているページのページ番号をイン
タフェース回路20内の制御部21に送信する。
ページ番号を受信すると、第1のページ番号に応じたア
ドレス信号及びウェイト信号を生成してバス14に出力
し、第1のページ番号に該当するページ内に格納されて
いる画面データをSRAM22にバースト転送する。制
御部21は、SDRAM12からSRAM22への画面
データのバースト転送が終了すると、その旨をホストC
PU5に通知する。なお、制御部21が、ステータスレ
ジスタを具備し、バースト転送が終了したときにステー
タスレジスタ内の所定のビットをセットすることによ
り、バースト転送が終了した旨をホストCPU5に通知
することとしても良い。
されたデータを読み出す場合には、所望のデータが格納
されているアドレスを制御部21に送信する。制御部2
1は、ホストCPU5から受信したアドレスに応じたデ
ータをSRAM22から読み出して、ホストCPU5に
送信する。また、ホストCPU5は、SRAM22内に
格納されたデータを更新する場合には、アドレス及び更
新するデータを制御部21に送信する。制御部21は、
ホストCPU5から受信したデータを、ホストCPU5
から受信したアドレスに応じて書き込む。このように、
ホストCPU5が、第1のページ番号に該当するページ
に格納された画面データにアクセスすることが可能とな
る。
ホストCPU5から受信したときに、SRAM22に格
納されたデータを第1のページ番号に該当するページに
転送する。制御部21は、更新されたデータの第1のペ
ージ番号に該当するページへの転送が終了した後に、第
2のページ番号に該当するページに格納されたデータを
SRAM22に転送する。これにより、ホストCPU5
が、第2のページ番号に該当するページに格納された画
面データにアクセスすることが可能となる。
を具備し、ホストCPU5がステータスレジスタ内の所
定のビットをセットしたときに、SRAM22に格納さ
れたデータを第1のページ番号に該当するページに転送
することとしても良い。また、制御部21が、SRAM
22に格納されたデータの内のホストCPU5によって
更新されたデータのみを第1のページ番号に該当するペ
ージに転送することとしても良い。また、ホストCPU
5がSRAM22内に格納されたデータを更新するデー
タを制御部21に送信した場合に、制御部21が、ホス
トCPU5から受信したデータをSRAM22に書き込
むとともに、SDRAM12にも書き込むこととしても
良い。
ラム格納ページに格納されたプログラムを実行すること
により、SDRAM12内の第1〜第6の画面データ格
納ページに格納された画面データに所定の処理を行う。
LCDドライバ31は、バス14を介してSDRAM1
2から画面データを読み出し、読み出した画面データに
基づいてLCDパネル32を駆動し、LCDパネル32
の表示画面上に画像を表示させる。
れば、ページ番号をホストCPU5から受信した場合
に、ページ番号に該当するページ内のデータをSRAM
22に転送し、SRAM22内のデータへのリードアク
セス要求をホストCPU5から受信した場合に、ホスト
CPU5が要求したデータをSRAM22から読み出し
てホストCPU5に送信し、SRAM22内のデータへ
のライトアクセス要求をホストCPU5から受信した場
合に、ホストCPU5が送信したデータを受信してSR
AM22に書き込む。そのため、バス14がホストCP
U5とSDRAM12との間のデータ転送に占有される
ことがなく、CPU11がバス14を使用することがで
きない時間を短くすることが出来る。また、ホストCP
U5がバスアービタとしてバス14の調停を行う必要を
なくすことができるので、ホストCPU5の負荷を小さ
くすることができる。また、SDRAM12より高速な
SRAM22を用いることにより、ホストCPU5がデ
ータを読み出し又は書き込む時間を短くすることがで
き、ホストCPU5のパフォーマンスを向上させること
ができる。
数のページのいずれかを特定するページ情報を第2のC
PUから受信した場合に、ページ情報によって特定され
るページ内のデータを第2のメモリにコピーし、第2の
メモリ内のデータへのリードアクセス要求を第2のCP
Uから受信した場合に、第2のCPUが要求したデータ
を第2のメモリから読み出して第2のCPUに送信し、
第2のメモリ内のデータへのライトアクセス要求を第2
のCPUから受信した場合に、第2のCPUが送信した
データを受信して第2のメモリに書き込むことができ
る。これにより、第1のCPUがバスを使用することが
できない時間を短くすることができる。また、第2のC
PUがバスアービタとしてバスの調停を行う必要をなく
すことができるので、第2のCPUの負荷を小さくする
ことができる。
路を用いたPDAの構成を示す図である。
る。
Claims (8)
- 【請求項1】 バスを介して第1のCPUに接続され、
複数のページに分割してデータを格納する第1のメモリ
と、第2のCPUとの間のデータ転送を行うインタフェ
ース回路であって、 前記第1のメモリ内の1ページ分のデータを格納するこ
とが可能な第2のメモリと、 前記第1のメモリにおける複数のページのいずれかを特
定するページ情報を前記第2のCPUから受信した場合
に、前記ページ情報によって特定されるページ内のデー
タを前記第2のメモリにコピーし、前記第2のメモリ内
のデータへのリードアクセス要求を前記第2のCPUか
ら受信した場合に、前記第2のCPUが要求したデータ
を前記第2のメモリから読み出して前記第2のCPUに
送信し、前記第2のメモリ内のデータへのライトアクセ
ス要求を前記第2のCPUから受信した場合に、前記第
2のCPUが送信したデータを受信して前記第2のメモ
リに書き込む制御部と、を具備するインタフェース回
路。 - 【請求項2】 前記第2のメモリが、前記第1のメモリ
より高速にアクセス可能であることを特徴とする請求項
1記載のインタフェース回路。 - 【請求項3】 前記制御部が、前記第2のメモリに格納
されているデータの前記第1のメモリへの転送指示を前
記第2のCPUから受信した場合に、前記第2のメモリ
に格納されているデータを、前記ページ情報によって特
定されるページに転送することを特徴とする請求項1又
は2記載のインタフェース回路。 - 【請求項4】 前記制御部が、前記第1のメモリにおけ
る複数のページのいずれかを特定する第2のページ情報
を前記第2のCPUから受信した場合に、前記第2のメ
モリに格納されているデータを前記ページ情報によって
特定されるページに転送し、その後前記第2のページ情
報によって特定されるページ内のデータを前記第2のメ
モリにコピーすることを特徴とする請求項1又は2記載
のインタフェース回路。 - 【請求項5】 前記制御部が、前記第2のメモリ内の書
き換えられたデータのみを前記ページ情報によって特定
されるページに転送することを特徴とする請求項3又は
4記載のインタフェース回路。 - 【請求項6】 前記制御部が、前記第2のメモリ内のデ
ータへのライトアクセス要求を前記第2のCPUから受
信した場合に、前記第2のCPUが送信したデータを受
信して前記第2のメモリに書き込むとともに、前記第1
のメモリに書き込むことを特徴とする請求項1又は2記
載のインタフェース回路。 - 【請求項7】 前記制御部が、前記第1のメモリと前記
第2のメモリとの間のバースト転送を行うことを特徴と
する請求項1〜6のいずれか1項に記載のインタフェー
ス回路。 - 【請求項8】 第1のCPUと、 バスを介して前記第1のCPUに接続され、複数のペー
ジに分割してデータを格納する第1のメモリと、 前記第1のメモリと外部の第2のCPUとの間のデータ
転送を行う請求項1〜7のいずれか1項に記載のインタ
フェース回路と、を具備する半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002012441A JP2003216478A (ja) | 2002-01-22 | 2002-01-22 | インタフェース回路及び半導体装置 |
US10/346,725 US20030149804A1 (en) | 2002-01-22 | 2003-01-17 | Interface circuit and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002012441A JP2003216478A (ja) | 2002-01-22 | 2002-01-22 | インタフェース回路及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003216478A true JP2003216478A (ja) | 2003-07-31 |
JP2003216478A5 JP2003216478A5 (ja) | 2005-08-11 |
Family
ID=27649649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002012441A Withdrawn JP2003216478A (ja) | 2002-01-22 | 2002-01-22 | インタフェース回路及び半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20030149804A1 (ja) |
JP (1) | JP2003216478A (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5805920A (en) * | 1995-11-13 | 1998-09-08 | Tandem Computers Incorporated | Direct bulk data transfers |
EP0837397B1 (en) * | 1996-10-18 | 2006-04-05 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus and data transfer system for arbitrating a plurality of I/O ports in DMA |
JP2000315186A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
US6865656B2 (en) * | 2001-09-10 | 2005-03-08 | Qualcomm Incorporated | Method and system for efficient transfer of data between custom application specific integrated circuit hardware and an embedded microprocessor |
-
2002
- 2002-01-22 JP JP2002012441A patent/JP2003216478A/ja not_active Withdrawn
-
2003
- 2003-01-17 US US10/346,725 patent/US20030149804A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20030149804A1 (en) | 2003-08-07 |
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