JP2003209263A - Vertical junction field effect transistor and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、縦型接合型電界効
果トランジスタ、及び縦型接合型電界効果トランジスタ
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical junction field effect transistor and a method for manufacturing the vertical junction field effect transistor.
【０００２】[0002]
【従来の技術】ゲート電圧によりソース電極とドレイン
電極間の電流を制御する電庄制御素子として、横型の接
合電界効果トランジスタ（ＪＦＥＴ：Junction Field E
ffectTransistor）が使用されている。横型ＪＦＥＴ
は、チャネル領域を流れる多数キャリアの量を制御する
ことによりドレイン電流を制御する。この制御は、ゲー
ト領域とチャネル領域とにより形成されたｐｎ接合にお
ける空乏層の幅を変化させて行う。2. Description of the Related Art As a voltage control element for controlling a current between a source electrode and a drain electrode by a gate voltage, a lateral junction field effect transistor (JFET: Junction Field E
ffectTransistor) is used. Horizontal JFET
Controls the drain current by controlling the amount of majority carriers flowing in the channel region. This control is performed by changing the width of the depletion layer in the pn junction formed by the gate region and the channel region.
【０００３】[0003]
【発明が解決しようとする課題】発明者は、ＪＦＥＴの
開発に携わっている。発明者は、ＪＦＥＴのドレイン耐
圧を向上するためには、次のような手法があると考えて
いる。その一つは、チャネル部とドレインとの間にドリ
フト領域を設けることであり、別のものは、ドリフト領
域の不純物濃度を低くすることである。The inventor is involved in the development of JFET. The inventor believes that the following methods are available to improve the drain breakdown voltage of the JFET. One is to provide a drift region between the channel portion and the drain, and the other is to reduce the impurity concentration in the drift region.
【０００４】しかしながら、発明者の検討によれば、こ
れら何れの手法によっても、ＪＦＥＴのオン抵抗は増加
してしまう。すなわち、オン抵抗の増加を抑えることが
可能なＪＦＥＴが求められている。そこで、本発明の目
的は、ドレイン耐圧を維持しつつオン抵抗を低減できる
縦型接合型電界効果トランジスタ、及び縦型接合型電界
効果トランジスタの製造方法を提供することである。However, according to the study by the inventor, the ON resistance of the JFET is increased by any of these methods. That is, there is a demand for a JFET capable of suppressing an increase in on resistance. Therefore, an object of the present invention is to provide a vertical junction field effect transistor that can reduce the on-resistance while maintaining the drain breakdown voltage, and a method for manufacturing the vertical junction field effect transistor.
【０００５】この課題を解決するために、発明者らは検
討を行った。その結果、基板に形成されるＪＦＥＴにお
いて、基板の表面から裏面へ向かう方向に電流を流す構
造のＪＦＥＴ（以下、「縦型ＪＦＥＴ」と記す。）の着
想を得た。そして、この縦型ＪＦＥＴの構造において、
オン抵抗を小さくするために検討を続けた結果、次のよ
うな発明をするに至った。In order to solve this problem, the inventors have studied. As a result, the idea of a JFET formed on a substrate (hereinafter referred to as "vertical JFET") having a structure in which a current flows in a direction from the front surface to the back surface of the substrate was obtained. And in the structure of this vertical JFET,
As a result of continuing studies to reduce the on-resistance, the following invention has been achieved.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る縦型接合型電界効果トランジスタは、
ドレイン半導体部と、ドリフト半導体部と、第１のゲー
ト半導体部と、第２のゲート半導体部と、チャネル半導
体部と、ソース半導体部とを備える。ドリフト半導体部
は、その主面が第１、第２及び第３の領域を有し、ドレ
イン半導体部上に設けられ、複数の第１導電型ドリフト
半導体領域及び第２導電型ドリフト半導体領域を有す
る。第１のゲート半導体部は、ドリフト半導体部の第１
の領域上に設けられ、第２導電型を有する。第２のゲー
ト半導体部は、ドリフト半導体部の第３の領域上に設け
られ、第２導電型を有する。チャネル半導体部は、第２
の領域上に設けられ、第１のゲート半導体部と第２のゲ
ート半導体部に制御されるように第１のゲート半導体部
と第２のゲート半導体部との間に位置する。ソース半導
体部は、チャネル半導体部上に設けられ、第１導電型を
有する。ドレイン半導体部と交差する方向に延びる第１
導電型ドリフト半導体領域と第２導電型ドリフト半導体
領域とは基準面に沿って延びるｐｎ接合を有する。第１
及び第２のゲート半導体部は、基準面と交差する方向に
延びる。In order to solve the above problems, a vertical junction field effect transistor according to the present invention is
The semiconductor device includes a drain semiconductor portion, a drift semiconductor portion, a first gate semiconductor portion, a second gate semiconductor portion, a channel semiconductor portion, and a source semiconductor portion. The drift semiconductor section has first, second, and third regions on its main surface, is provided on the drain semiconductor section, and has a plurality of first-conductivity-type drift semiconductor regions and second-conductivity-type drift semiconductor regions. . The first gate semiconductor section is the first of the drift semiconductor section.
And has a second conductivity type. The second gate semiconductor portion is provided on the third region of the drift semiconductor portion and has the second conductivity type. The channel semiconductor portion is the second
Of the first gate semiconductor portion and the second gate semiconductor portion so as to be controlled by the first gate semiconductor portion and the second gate semiconductor portion. The source semiconductor portion is provided on the channel semiconductor portion and has the first conductivity type. First extending in a direction intersecting with the drain semiconductor portion
The conductivity type drift semiconductor region and the second conductivity type drift semiconductor region have a pn junction extending along the reference plane. First
And the second gate semiconductor portion extends in a direction intersecting the reference plane.
【０００７】この様な縦型接合型電界効果トランジスタ
は、複数のゲート半導体部の間にチャネル半導体部を有
するので、チャネル半導体部の両側からチャネルを制御
できる。この構造によれば、チャネル半導体部の片側か
らチャネルを制御する場合に比べて、制御できるチャネ
ルの幅が増す。Since such a vertical junction field effect transistor has the channel semiconductor portion between the plurality of gate semiconductor portions, the channel can be controlled from both sides of the channel semiconductor portion. According to this structure, the width of the controllable channel is increased as compared with the case where the channel is controlled from one side of the channel semiconductor portion.
【０００８】また、この様な縦型接合型電界効果トラン
ジスタでは、チャネル半導体部及びゲート半導体部をド
リフト半導体部上に配置できる。故に、ドリフト半導体
部の厚さにより所望のドレイン耐圧を得ることができ
る。また、チャネル半導体部の下だけでなく、ゲート半
導体部の下に位置するドリフト半導体部にもキャリアが
流れる。Further, in such a vertical junction field effect transistor, the channel semiconductor portion and the gate semiconductor portion can be arranged on the drift semiconductor portion. Therefore, a desired drain breakdown voltage can be obtained depending on the thickness of the drift semiconductor portion. In addition, carriers flow not only under the channel semiconductor portion but also under the gate semiconductor portion to the drift semiconductor portion.
【０００９】この様な縦型接合型電界効果トランジスタ
によれば、ドリフト半導体部は、第１導電型ドリフト半
導体領域と第２導電型ドリフト半導体領域とにより構成
されている。この様な構造により、ドリフト半導体部に
おける電界の最大値を低くできる。故に、ドリフト領域
の厚さを薄くできる。したがって、縦型接合型電界効果
トランジスタのオン抵抗が小さくなる。According to such a vertical junction type field effect transistor, the drift semiconductor portion is composed of the first conductivity type drift semiconductor region and the second conductivity type drift semiconductor region. With such a structure, the maximum value of the electric field in the drift semiconductor portion can be lowered. Therefore, the thickness of the drift region can be reduced. Therefore, the on-resistance of the vertical junction field effect transistor is reduced.
【００１０】チャネル半導体部は、第１導電型ドリフト
半導体領域上に設けられた第１導電型半導体領域及び第
２導電型ドリフト半導体領域上に設けられた第２導電型
半導体領域を有する構造としてもよい。The channel semiconductor portion may also have a structure having a first conductivity type semiconductor region provided on the first conductivity type drift semiconductor region and a second conductivity type semiconductor region provided on the second conductivity type drift semiconductor region. Good.
【００１１】第１及び第２のゲート半導体部は、ドリフ
ト半導体部の主面に沿って、所定の方向に延びる構造で
あることが好ましい。この様な縦型接合型電界効果トラ
ンジスタは、ゲート半導体部が所定の方向に延びるの
で、これらの間隔により閾値を制御できる。It is preferable that the first and second gate semiconductor portions have a structure extending in a predetermined direction along the main surface of the drift semiconductor portion. In such a vertical junction field effect transistor, since the gate semiconductor portion extends in a predetermined direction, the threshold value can be controlled by the distance between them.
【００１２】第１及び第２のゲート半導体部の間に位置
する第１導電型領域の幅は、当該縦型接合型電界効果ト
ランジスタがノーマリオフ特性を示すように決定されて
いることが好ましい。この様な縦型接合型電界効果トラ
ンジスタによれば、各ゲート半導体部間の間隔は、ビル
トインポテンシャルに対応する空乏層の幅のほぼ２倍以
下の値になるように決定される。したがって、ゲート電
圧が印加されていなくても、チャネル半導体部がほぼ空
乏化されているので、ノーマリオフ型のトランジスタを
実現できる。The width of the first conductivity type region located between the first and second gate semiconductor portions is preferably determined so that the vertical junction field effect transistor exhibits a normally-off characteristic. According to such a vertical junction field effect transistor, the distance between the gate semiconductor portions is determined to be a value that is approximately twice or less the width of the depletion layer corresponding to the built-in potential. Therefore, even if the gate voltage is not applied, the channel semiconductor portion is almost depleted, so that a normally-off type transistor can be realized.
【００１３】チャネル半導体部は、第１の部分と第２の
部分とに分けられている。第１の部分は、第１のゲート
半導体部と第２のゲート半導体部との両方に挟まれてい
る。第２の部分は、第１のゲート半導体部と第２のゲー
ト半導体部とに挟まれることがないように第１の部分上
に位置する。The channel semiconductor portion is divided into a first portion and a second portion. The first portion is sandwiched between both the first gate semiconductor portion and the second gate semiconductor portion. The second portion is located on the first portion so as not to be sandwiched between the first gate semiconductor portion and the second gate semiconductor portion.
【００１４】この様な縦型接合型電界効果トランジスタ
によれば、第２の部分を形成することにより、ゲート半
導体部をソース半導体部から離すことができる。これに
より、ゲートとソース間の耐圧が向上される。また、チ
ャネル半導体部とソース半導体部との距離は、縦方向に
とられるので、この距離をとってもトランジスタのチッ
プサイズは、大きくならない。According to such a vertical junction field effect transistor, the gate semiconductor portion can be separated from the source semiconductor portion by forming the second portion. This improves the breakdown voltage between the gate and the source. Further, since the distance between the channel semiconductor portion and the source semiconductor portion is set in the vertical direction, the transistor chip size does not increase even if this distance is taken.
【００１５】ドリフト半導体部の第１導電型半導体領域
とドリフト半導体部の第２導電型半導体領域のドーパン
ト濃度及び幅は、一方の半導体領域の全体が空乏化した
ときに、他方の半導体領域も全体が空乏化しているよう
に決定されていることが好ましい。The dopant concentration and width of the first conductivity type semiconductor region of the drift semiconductor part and the second conductivity type semiconductor region of the drift semiconductor part are such that when one semiconductor region is completely depleted, the other semiconductor region is also depleted. Is preferably determined to be depleted.
【００１６】この様な縦型接合型電界効果トランジスタ
によれば、第１導電型半導体領域と第２導電型半導体領
域とをほぼ同じように空乏化できるので、電界の集中が
緩和される。According to such a vertical junction field effect transistor, since the first conductivity type semiconductor region and the second conductivity type semiconductor region can be depleted in substantially the same manner, the concentration of the electric field is relaxed.
【００１７】縦型接合型電界効果トランジスタでは、ド
レイン半導体部、ドリフト半導体部、及びチャネル半導
体部は、ＳｉＣにより形成されることが好ましい。ま
た、縦型接合型電界効果トランジスタでは、第１及び第
２のゲート半導体部とチャネル半導体部との接合は、ヘ
テロ接合であってもよい。このヘテロ接合は、ＳｉＣと
ポリシリコンとにより形成される。In the vertical junction field effect transistor, the drain semiconductor portion, the drift semiconductor portion, and the channel semiconductor portion are preferably made of SiC. In the vertical junction field effect transistor, the junction between the first and second gate semiconductor parts and the channel semiconductor part may be a heterojunction. This heterojunction is formed of SiC and polysilicon.
【００１８】本発明に係る縦型接合型電界効果トランジ
スタの製造方法によれば、（ａ）第１導電型の基板上
に、該基板の主面と交差する方向に延びる基準面に沿っ
て第１導電型半導体領域と第２導電型半導体領域とが接
合するように交互に配列された半導体部を形成する工程
と、（ｂ）第１導電型のソース半導体膜を前記半導体部
上に形成する工程と、（ｃ）半導体部が露出するように
ソース半導体膜の一部をエッチングして、基準面と交差
する方向に延びるソース半導体部を形成する工程と、
（ｄ）基準面と交差する方向に第２導電型のゲート半導
体部を形成する工程とを含む。According to the method of manufacturing a vertical junction field effect transistor according to the present invention, (a) a first conductivity type substrate is provided with a first surface along a reference plane extending in a direction intersecting with a main surface of the substrate. A step of forming semiconductor portions alternately arranged so that the first-conductivity-type semiconductor regions and the second-conductivity-type semiconductor regions are joined, and (b) forming a first-conductivity-type source semiconductor film on the semiconductor part. A step of: (c) etching a part of the source semiconductor film so that the semiconductor portion is exposed to form a source semiconductor portion extending in a direction intersecting with the reference plane;
(D) a step of forming a second conductivity type gate semiconductor portion in a direction intersecting the reference plane.
【００１９】この様な縦型接合型電界効果トランジスタ
の製造方法においては、半導体部を形成する工程は、複
数の半導体膜を繰り返し成膜して半導体部を形成する工
程を含むことが好ましい。In such a method for manufacturing a vertical junction field effect transistor, it is preferable that the step of forming the semiconductor portion includes the step of repeatedly forming a plurality of semiconductor films to form the semiconductor portion.
【００２０】この様な縦型接合型電界効果トランジスタ
の製造方法においては、前記半導体部、前記ソース半導
体部、及び前記ゲート半導体部は、ＳｉＣを含むことが
好ましい。In such a method of manufacturing a vertical junction field effect transistor, it is preferable that the semiconductor portion, the source semiconductor portion, and the gate semiconductor portion include SiC.
【００２１】この様な縦型接合型電界効果トランジスタ
の製造方法においては、ゲート半導体部を形成する工程
は、第１及び第２のゲート半導体部のためのポリシリコ
ンを堆積することによりヘテロ接合を形成する。In the method of manufacturing such a vertical junction field effect transistor, in the step of forming the gate semiconductor portion, the heterojunction is formed by depositing polysilicon for the first and second gate semiconductor portions. Form.
【００２２】[0022]
【発明の実施の形態】以下、添付図面を参照して、本発
明に係る縦型接合型電界効果トランジスタの好適な実施
の形態について詳細に説明する。尚、以下の説明におい
て、同一又は相当する要素には、同一の符号を付し、重
複する説明は省略する。また、図中のトランジスタの縦
型サイズは、実際のトランジスタのものと必ずしも一致
するものではない。BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of a vertical junction field effect transistor according to the present invention will be described in detail below with reference to the accompanying drawings. In the following description, the same or corresponding elements will be denoted by the same reference symbols, without redundant description. Further, the vertical size of the transistor in the figure does not necessarily match the actual size of the transistor.
【００２３】（第１の実施の形態）図１は、第１の実施
の形態における縦型ＪＦＥＴ１の斜視図である。図１に
示す様に、縦型ＪＦＥＴ１は、ｎ+型ドレイン半導体部
２と、ドリフト半導体部３と、チャネル半導体部４１，
４２，４３と、ｐ+型ゲート半導体部５１，５２，５
３，５４と、ｎ+型ソース半導体部６１，６２，６３
と、ドレイン電極７と、ゲート電極８１，８２，８３，
８４と、ソース電極９１，９２，９３とを有する。ドレ
イン電極７は、ｎ+型ドレイン半導体部２の有する一対
の面の他方（裏面）に設けられている。(First Embodiment) FIG. 1 is a perspective view of a vertical JFET 1 according to the first embodiment. As shown in FIG. 1, the vertical JFET 1 includes an n + type drain semiconductor section 2, a drift semiconductor section 3, a channel semiconductor section 41,
42, 43 and p + type gate semiconductor parts 51, 52, 5
3, 54 and n + type source semiconductor portions 61, 62, 63
, The drain electrode 7, and the gate electrodes 81, 82, 83,
84 and source electrodes 91, 92, 93. The drain electrode 7 is provided on the other (rear surface) of the pair of surfaces of the n + -type drain semiconductor portion 2.
【００２４】縦型ＪＦＥＴ１は、素子の一方の面から他
方の面に向かう方向（以下、「電流方向」と記す。）
に、多数キャリアがチャネル領域を移動する縦型構造を
有する。図１には、座標系が示されている。この座標
は、ＪＦＥＴの電流方向をｚ軸に合わせるように規定さ
れている。The vertical JFET 1 has a direction from one surface of the element to the other surface (hereinafter referred to as "current direction").
In addition, it has a vertical structure in which majority carriers move in the channel region. The coordinate system is shown in FIG. The coordinates are specified so that the current direction of the JFET is aligned with the z axis.
【００２５】ｎ+型ドレイン半導体部２は、対向する一
対の面を有する。また、ｎ+型ドレイン半導体部２は、
ドーパントが添加された基板であることができ、好適な
実施例では、この基板は、ＳｉＣ（炭化珪素）により形
成されている。ＳｉＣに添加されるドーパントとして
は、周期律表第５族元素であるＰ（リン）、Ａｓ（砒
素）といったドナー不純物が利用できる。The n + type drain semiconductor portion 2 has a pair of opposing surfaces. In addition, the n + type drain semiconductor portion 2 is
It may be a doped substrate, which in the preferred embodiment is made of SiC (silicon carbide). As a dopant added to SiC, donor impurities such as P (phosphorus) and As (arsenic), which are elements of Group 5 of the periodic table, can be used.
【００２６】ｎ+型ドレイン半導体部２は、その一対の
面の一方の面（表面）上に、ｘ軸方向に順に配列された
第１〜第６の領域２ａ〜２ｆを有する。第１〜第６の領
域２ａ〜２ｆ各々は、所定の軸方向（図１のｙ軸方向）
に延びている。好適な実施例では、第３の領域２ｃと第
５の領域２ｅは、第１の領域２ａと実質的に同一の形状
を有しており、また、第４の領域２ｄと第６の領域２ｆ
は、第２の領域２ｂと実質的に同一の形状を有する。好
適な実施例では、第１〜第６の領域２ａ〜２ｆは、矩形
である。The n + type drain semiconductor part 2 has first to sixth regions 2a to 2f arranged in order in the x-axis direction on one surface (front surface) of the pair of surfaces. Each of the first to sixth regions 2a to 2f has a predetermined axial direction (y-axis direction in FIG. 1).
Extends to. In the preferred embodiment, the third region 5c and the fifth region 2e have substantially the same shape as the first region 2a, and the fourth region 6d and the sixth region 2f.
Have substantially the same shape as the second region 2b. In the preferred embodiment, the first to sixth regions 2a-2f are rectangular.
【００２７】ドリフト半導体部３は、ｎ+型ドレイン半
導体部２の主面上に設けられている。ドリフト半導体部
３は、ｎ型ドリフト半導体領域３１，３３，３５と、ｐ
型ドリフト半導体領域３２，３４，３６とを有する。ｎ
型ドリフト半導体領域及びｐ型ドリフト半導体領域は、
ドレイン半導体部２の主面に交差する方向に延びる基準
面に沿って延びている。ドリフト半導体部３では、ｎ型
ドリフト半導体領域３１，３３，３５は、ｐ型ドリフト
半導体領域３２，３４，３６と交互に配列されている。
ドリフト半導体部３は、これらの半導体領域３１〜３６
により構成される複数のｐｎ接合を有しており、これら
のｐｎ接合は、上記の基準面に沿って延びている。好適
な実施例では、ドリフト半導体部３のｎ型ドリフト半導
体領域３１，３３，３５は、周期律表第５族元素である
Ｐ（リン）、Ａｓ（砒素）といったドナー不純物が添加
されたＳｉＣ（炭化珪素）により形成されている。ま
た、ｐ+型ゲート半導体部５１，５２，５３，５４は、
周期律表第３族元素であるＢ（硼素）、Ａｌ（アルミニ
ウム）といったアクセプタ不純物が添加されたＳｉＣ
（炭化珪素）により形成されている。The drift semiconductor section 3 is provided on the main surface of the n + type drain semiconductor section 2. The drift semiconductor section 3 includes n-type drift semiconductor regions 31, 33, 35 and p
Type drift semiconductor regions 32, 34 and 36. n
The type drift semiconductor region and the p type drift semiconductor region are
It extends along a reference plane that extends in a direction intersecting the main surface of the drain semiconductor portion 2. In the drift semiconductor portion 3, the n-type drift semiconductor regions 31, 33, 35 are arranged alternately with the p-type drift semiconductor regions 32, 34, 36.
The drift semiconductor section 3 has these semiconductor regions 31 to 36.
Has a plurality of pn junctions, and these pn junctions extend along the reference plane. In a preferred embodiment, the n-type drift semiconductor regions 31, 33, and 35 of the drift semiconductor portion 3 are made of SiC (D) doped with a donor impurity such as P (phosphorus) or As (arsenic) which is a Group 5 element of the periodic table. Silicon carbide). Further, the p + type gate semiconductor parts 51, 52, 53, 54 are
SiC to which acceptor impurities such as B (boron) and Al (aluminum), which are Group 3 elements of the periodic table, have been added
(Silicon carbide).
【００２８】ｎ型ドリフト半導体領域３１は、第１の領
域２ａ上に設けられている。ｎ型ドリフト半導体領域３
３，３５は、第３の領域２ｃ、第５の領域２ｅ上にそれ
ぞれ設けられている。ｎ型ドリフト半導体領域３１，３
３，３５は、所定の軸方向（図１のｙ軸方向）に延びて
いる。ｎ型ドリフト半導体領域３１，３３，３５は、ド
レイン半導体部２の導電型と同一の導電型を有する。ｎ
型ドリフト半導体領域３１，３３，３５のドーパント濃
度は、ｎ+型ドレイン半導体部２のドーパント濃度より
低い。The n-type drift semiconductor region 31 is provided on the first region 2a. n-type drift semiconductor region 3
3, 35 are provided on the third region 2c and the fifth region 2e, respectively. n-type drift semiconductor regions 31, 3
3, 35 extend in a predetermined axial direction (y-axis direction in FIG. 1). The n-type drift semiconductor regions 31, 33, and 35 have the same conductivity type as that of the drain semiconductor portion 2. n
The dopant concentration of the type drift semiconductor regions 31, 33, 35 is lower than the dopant concentration of the n + type drain semiconductor portion 2.
【００２９】ｐ型ドリフト半導体領域３２は、第２の領
域２ｂ上に設けられている。ｐ型ドリフト半導体領域３
４，３６は、第４の領域２ｄ、第６の領域２ｆ上にそれ
ぞれ設けられている。ｐ型ドリフト半導体領域３２，３
４，３６は、所定の軸方向（図１のｙ軸方向）に延びて
いる。ｐ型ドリフト半導体領域３２，３４，３６は、ド
レイン半導体部２の導電型と逆導電型を有する。ｐ型ド
リフト半導体領域３２，３４，３６のドーパント濃度
は、ｎ+型ドレイン半導体部２のドーパント濃度より低
い。The p-type drift semiconductor region 32 is provided on the second region 2b. p-type drift semiconductor region 3
4, 36 are provided on the fourth region 2d and the sixth region 2f, respectively. p-type drift semiconductor regions 32, 3
4, 36 extend in a predetermined axial direction (y-axis direction in FIG. 1). The p-type drift semiconductor regions 32, 34, 36 have the conductivity type opposite to the conductivity type of the drain semiconductor portion 2. The dopant concentration of the p-type drift semiconductor regions 32, 34, 36 is lower than the dopant concentration of the n + -type drain semiconductor portion 2.
【００３０】チャネル半導体部４１，４２，４３は、ｐ
+型ゲート半導体部５１，５２，５３，５４の間にそれ
ぞれ配置されている。以下、図２（ａ）を参照しなが
ら、チャネル半導体部４１の構造を代表的に説明する。
チャネル半導体部４１は、ｎ型半導体領域４１１，４１
３，４１５とｐ型半導体領域４１２，４１４，４１６と
を有する。チャネル半導体部４１では、ｎ型半導体領域
は、ｐ型半導体領域と交互に配列されている。ｎ型半導
体領域４１１，４１３，４１５は、ｎ型ドリフト半導体
領域３１，３３，３５の主面上に配置されている。ｎ型
半導体領域４１１，４１３，４１５は、ｎ型ドリフト半
導体領域３１，３３，３５の主面上に配置されている。
ｐ型半導体領域４１２，４１４，４１６は、ｐ型ドリフ
ト半導体領域３２，３４，３６の主面上に配置されてい
る。チャネル半導体部４２，４３の構造も、チャネル半
導体部４１の構造と同様である。この様な構造によれ
ば、各チャネル半導体部の間隔は、ｎ型ドリフト半導体
領域とｐ型ドリフト半導体領域の繰り返し周期（ｐｎ周
期）の制約を受けない。したがって、縦型ＪＦＥＴ１の
設計の自由度が向上する。また、単位面積当たりのチャ
ネルの面積を増やすことができる。The channel semiconductor portions 41, 42, 43 are p
They are arranged between the + type gate semiconductor parts 51, 52, 53 and 54, respectively. Hereinafter, the structure of the channel semiconductor portion 41 will be representatively described with reference to FIG.
The channel semiconductor section 41 has n-type semiconductor regions 411, 41.
3, 415 and p-type semiconductor regions 412, 414, 416. In the channel semiconductor section 41, the n-type semiconductor regions are arranged alternately with the p-type semiconductor regions. N-type semiconductor regions 411, 413, 415 are arranged on the main surfaces of n-type drift semiconductor regions 31, 33, 35. N-type semiconductor regions 411, 413, 415 are arranged on the main surfaces of n-type drift semiconductor regions 31, 33, 35.
P-type semiconductor regions 412, 414, 416 are arranged on the main surfaces of p-type drift semiconductor regions 32, 34, 36. The structure of the channel semiconductor parts 42 and 43 is similar to that of the channel semiconductor part 41. With such a structure, the interval between the channel semiconductor portions is not restricted by the repetition period (pn period) of the n-type drift semiconductor region and the p-type drift semiconductor region. Therefore, the degree of freedom in designing the vertical JFET 1 is improved. In addition, the area of the channel per unit area can be increased.
【００３１】チャネル半導体部４１，４２，４３は、共
に所定の軸方向（図１のｘ軸方向）に延びる。好適な実
施例では、チャネル半導体部４２，４３は、チャネル半
導体部４１と同一の形状を有する。ｎ型半導体領域は、
ドレイン半導体部２の導電型と同一の導電型を有する。
ｎ型半導体領域のドーパント濃度は、後述のｐ+型ゲー
ト半導体部のドーパント濃度より低い。ｐ型半導体領域
のドーパント濃度は、後述のｐ+型ゲート半導体部のド
ーパント濃度より低い。The channel semiconductor portions 41, 42, 43 all extend in a predetermined axial direction (x-axis direction in FIG. 1). In the preferred embodiment, the channel semiconductor portions 42, 43 have the same shape as the channel semiconductor portion 41. The n-type semiconductor region is
It has the same conductivity type as that of the drain semiconductor portion 2.
The dopant concentration in the n-type semiconductor region is lower than the dopant concentration in the p + -type gate semiconductor portion described later. The dopant concentration of the p-type semiconductor region is lower than the dopant concentration of the p + -type gate semiconductor portion described later.
【００３２】チャネル半導体部４１は、図２（ｂ）に示
す様に、第１の領域４１ａと第２の領域４１ｂとに分け
られる。第１の領域４１ａは、ｐ+型ゲート半導体部５
１とｐ+型ゲート半導体部５２との両方に挟まれてい
る。第２の領域４１ｂは、ｐ+型ゲート半導体部５１及
び５２とに挟まれることがないように、第１の領域４１
ａ上に位置している。第２の領域４１ｂを形成すること
により、チャネル半導体部４１をｎ+型ソース半導体部
６１から離すことができる。これにより、ゲートとソー
ス間の耐圧が向上される。また、チャネル半導体部４１
とｎ+型ソース半導体部６１との距離が、電流方向（図
２（ｂ）のｚ軸方向）にとられるので、距離をとって
も、縦型ＪＦＥＴ１のチップサイズは大きくならない。
チャネル半導体部４２，４３も、チャネル半導体部４１
と同様の形態を有する。The channel semiconductor portion 41 is divided into a first region 41a and a second region 41b, as shown in FIG. 2 (b). The first region 41a includes the p + -type gate semiconductor portion 5
1 and the p + -type gate semiconductor portion 52. The second region 41b is prevented from being sandwiched between the p + -type gate semiconductor portions 51 and 52 and the first region 41b.
It is located on a. By forming the second region 41b, the channel semiconductor portion 41 can be separated from the n + type source semiconductor portion 61. This improves the breakdown voltage between the gate and the source. In addition, the channel semiconductor section 41
Since the distance between the n-type source semiconductor portion 61 and the n + -type source semiconductor portion 61 is set in the current direction (z-axis direction in FIG. 2B), the chip size of the vertical JFET 1 does not increase even if the distance is taken.
The channel semiconductor portions 42 and 43 are also the channel semiconductor portion 41.
It has the same form as.
【００３３】再び図１を参照すると、ｐ+型ゲート半導
体部５１，５２，５３，５４は、チャネル半導体部４
１，４２，４３と交互に配列されている。ｐ+型ゲート
半導体部５１，５２は、チャネル半導体部４１に沿って
おり、このチャネル半導体部の導電率を制御している。
ｐ+型ゲート半導体部５２，５３は、チャネル半導体部
４２に沿って延びており、このチャネル半導体部の導電
率を制御している。ｐ+型ゲート半導体部５３，５４
は、チャネル半導体部４３に沿って延びており、このチ
ャネル半導体部の導電率を制御している。このように、
縦型ＪＦＥＴ１では、チャネル半導体部４１，４２，４
３は、それぞれｐ+型ゲート半導体部５１，５２，５
３，５４との間に配置されているので、これらのチャネ
ル半導体部４１〜４３を流れるドレイン電流は、ｐ+型
ゲート半導体部５１〜５４によって制御できる。Referring again to FIG. 1, the p + type gate semiconductor portions 51, 52, 53 and 54 are the same as the channel semiconductor portion 4.
1, 42 and 43 are alternately arranged. The p + type gate semiconductor portions 51 and 52 are along the channel semiconductor portion 41 and control the conductivity of the channel semiconductor portion.
The p + type gate semiconductor portions 52 and 53 extend along the channel semiconductor portion 42 and control the conductivity of the channel semiconductor portion. p + type gate semiconductor portion 53, 54
Extend along the channel semiconductor portion 43 and control the conductivity of the channel semiconductor portion. in this way,
In the vertical JFET 1, the channel semiconductor portions 41, 42, 4
3 are p + type gate semiconductor portions 51, 52, 5 respectively.
The drain currents flowing through the channel semiconductor portions 41 to 43 can be controlled by the p + -type gate semiconductor portions 51 to 54 because they are arranged between the channel semiconductor portions 3 and 54.
【００３４】また、ｐ+型ゲート半導体部５１，５２，
５３，５４上には、ゲート電極８１，８２，８３，８４
が設けられている。ゲート電極は、コンタクト孔１２ａ
〜１２ｄを介して配線金属膜１３ａに接続されている。Further, the p + type gate semiconductor portions 51, 52,
Gate electrodes 81, 82, 83, 84 are provided on 53, 54.
Is provided. The gate electrode is the contact hole 12a.
To 12d are connected to the wiring metal film 13a.
【００３５】好適な実施例では、ｐ+型ゲート半導体部
５１，５２，５３，５４は、ドーパントが添加されたＳ
ｉＣ（炭化珪素）により形成されている。このドーパン
トとしては、周期律表第３族元素であるＢ（硼素）、Ａ
ｌ（アルミニウム）といったアクセプタ不純物が利用で
きる。In the preferred embodiment, the p + -type gate semiconductor portions 51, 52, 53, 54 are S-doped.
It is formed of iC (silicon carbide). As the dopant, B (boron), which is a Group 3 element of the periodic table, and A
Acceptor impurities such as 1 (aluminum) can be used.
【００３６】ｎ+型ソース半導体部６１，６２，６３
は、それぞれチャネル半導体部４１，４２，４３上に設
けられている。ｎ+型ソース半導体部６１，６２，６３
は、ｎ+型ドレイン半導体部２の導電型と同一導電型を
有する。ｎ+型ソース半導体部６１，６２，６３は、チ
ャネル半導体部４１，４２，４３を介して、ｎ型ドリフ
ト半導体領域３１，３３，３５とそれぞれ接続されてい
る。また、ｎ+型ソース半導体部６１，６２，６３上に
は、ソース電極９１，９２，９３が設けられている。ソ
ース電極は、コンタクト孔１２ｅ〜１２ｇを介して配線
金属膜１３ｂに接続されている。N + type source semiconductor portions 61, 62, 63
Are provided on the channel semiconductor portions 41, 42 and 43, respectively. n + type source semiconductor parts 61, 62, 63
Have the same conductivity type as that of the n + -type drain semiconductor portion 2. The n + type source semiconductor portions 61, 62, 63 are connected to the n type drift semiconductor regions 31, 33, 35 via the channel semiconductor portions 41, 42, 43, respectively. Further, source electrodes 91, 92, 93 are provided on the n + type source semiconductor portions 61, 62, 63. The source electrode is connected to the wiring metal film 13b via the contact holes 12e to 12g.
【００３７】図３（ａ）は、ＶG＞ＶTにおける縦型ＪＦ
ＥＴのチャネル制御を示す模式図である。図３（ａ）に
示す様に、閾値電圧ＶTより高いゲート電圧ＶGが、ゲー
ト領域５１，５２に印加されている時には、各ゲート領
域とチャネル領域４１との界面近傍に形成される空乏層
（破線内側に示す領域）の幅は狭い。したがって、各ゲ
ート領域間にｎ型導電型の部分が存在する。その結果、
チャネル領域の抵抗が減り、多数キャリアである電子ｅ
は流れ易くなる。FIG. 3A shows a vertical JF in which V G > V T.
It is a schematic diagram which shows the channel control of ET. As shown in FIG. 3A, when a gate voltage V G higher than the threshold voltage V T is applied to the gate regions 51 and 52, depletion formed near the interface between each gate region and the channel region 41. The width of the layer (the area shown inside the dashed line) is narrow. Therefore, there is an n-type conductivity type portion between each gate region. as a result,
The resistance of the channel region is reduced, and electrons e that are majority carriers
Becomes easier to flow.
【００３８】一方、図３（ｂ）は、ＶG＜ＶTにおける縦
型ＪＦＥＴのチャネル制御を示す模式図である。図３
（ｂ）に示す様に、閾値電圧ＶTより低いゲート電圧ＶG
が、ゲート領域５１，５２に印加されている時には、チ
ャネル領域４１には、空乏層（破線内側に示す領域）が
形成される。ゲート領域５１，５２の間隔が、ＶG＜ＶT
の時に延びる空乏層の幅以下であるので、チャネル領域
がほぼ空乏化されている。その結果、多数キャリアであ
る電子ｅは流れなくなる。On the other hand, FIG. 3B is a schematic diagram showing channel control of the vertical JFET in the case of V G <V T. Figure 3
As shown in (b), the gate voltage V G lower than the threshold voltage V T
However, when applied to the gate regions 51 and 52, a depletion layer (region shown inside the broken line) is formed in the channel region 41. The distance between the gate regions 51 and 52 is V G <V T
Since the width is less than or equal to the width of the depletion layer extending at the time, the channel region is almost depleted. As a result, electrons e, which are majority carriers, do not flow.
【００３９】縦型ＪＦＥＴにおいては、図３（ａ）及び
図３（ｂ）を参照して説明したように、ゲート領域に印
加する電圧（ゲート電圧）を変化させることにより、一
対のゲート半導体部により空乏層の幅を調節してキャリ
アの流量を制御できる。これにより、ドレイン電流を制
御できる。In the vertical JFET, as described with reference to FIGS. 3A and 3B, by changing the voltage applied to the gate region (gate voltage), a pair of gate semiconductor portions is formed. The flow rate of carriers can be controlled by adjusting the width of the depletion layer. Thereby, the drain current can be controlled.
【００４０】（第２の実施の形態）次に、縦型ＪＦＥＴ
１の製造方法について説明する。図４（ａ）〜図４
（ｃ）、図５（ａ）、図５（ｂ）、図６（ａ）、図６
（ｂ）、図７（ａ）、図７（ｂ）、図８は、第２の実施
の形態に係る縦型ＪＦＥＴ１の製造工程の斜視図であ
る。(Second Embodiment) Next, a vertical JFET
The manufacturing method of No. 1 will be described. 4 (a) to 4
(C), FIG. 5 (a), FIG. 5 (b), FIG. 6 (a), FIG.
(B), FIG. 7 (a), FIG. 7 (b), and FIG. 8 are perspective views of the manufacturing process of the vertical JFET 1 according to the second embodiment.
【００４１】（半導体膜形成工程）まず、ｎ+型ＳｉＣ
半導体基板を準備する。基板のｎ型不純物濃度は、この
基板がドレイン半導体部として利用できる程度に高濃度
である。図４（ａ）に示す様に、ｎ+型ドレイン半導体
部２の表面にＳｉＣ膜３をエピタキシャル成長法により
形成する。ＳｉＣ膜３の導電型は、ｎ+型ドレイン半導
体部２の導電型と同一である。また、ＳｉＣ膜３のドー
パント濃度は、ｎ+型ドレイン半導体部２のドーパント
濃度よりも低い。５００Ｖ耐圧を想定した場合の好適な
実施例では、ＳｉＣ膜３のドーパント濃度は、２．０×
１０16ｃｍ-3である。後の製造工程において、このＳｉ
Ｃ膜３からは、図４（ｃ）に示されるようなｎ型半導体
領域３１，３３，３５が形成される。(Semiconductor film forming step) First, n + type SiC
A semiconductor substrate is prepared. The n-type impurity concentration of the substrate is so high that the substrate can be used as a drain semiconductor portion. As shown in FIG. 4A, the SiC film 3 is formed on the surface of the n + type drain semiconductor portion 2 by the epitaxial growth method. The conductivity type of the SiC film 3 is the same as the conductivity type of the n + -type drain semiconductor portion 2. Further, the dopant concentration of the SiC film 3 is lower than the dopant concentration of the n + type drain semiconductor portion 2. In a preferred embodiment assuming a withstand voltage of 500 V, the SiC film 3 has a dopant concentration of 2.0 ×.
It is 10 16 cm -3 . In the later manufacturing process, this Si
From the C film 3, n-type semiconductor regions 31, 33 and 35 as shown in FIG. 4C are formed.
【００４２】（ｐ型半導体領域形成工程）図４（ｂ）を
参照して、ｐ型半導体領域を形成する工程について説明
する。フォトレジスト膜が所定の軸方向（図中ｙ軸方
向）に伸びるストライプ状のパターンを有するマスクＭ
１を形成する。マスクＭ１を用いて、ｎ型半導体層３上
に形成された領域３２ａ，３４ａ，３６ａにドーパント
Ａ１を選択的にイオン注入して、所定の深さを有するｐ
型半導体領域３２１，３４１，３６１を形成する。ｐ型
半導体領域を形成した後、マスクＭ１を除去する。(P-Type Semiconductor Region Forming Step) The step of forming the p-type semiconductor region will be described with reference to FIG. A mask M having a stripe pattern in which a photoresist film extends in a predetermined axial direction (y-axis direction in the drawing).
1 is formed. Using the mask M1, the dopant A1 is selectively ion-implanted into the regions 32a, 34a, and 36a formed on the n-type semiconductor layer 3 to obtain p having a predetermined depth.
The type semiconductor regions 321, 341, 361 are formed. After forming the p-type semiconductor region, the mask M1 is removed.
【００４３】（ドリフト半導体部形成工程）図４（ｃ）
を参照して、所望の厚さのドリフト半導体部を形成する
工程について説明する。この工程では、半導体膜形成工
程とｐ型半導体領域形成工程とを交互に繰り返すことに
より、ｎ型半導体領域とｐ型半導体領域とがｎ+型ドレ
イン半導体部２上に形成される。その結果、所定の厚さ
Ｔ２（図４（ｃ）のｚ軸方向）を有する半導体層３が形
成される。５００Ｖ耐圧を想定した場合の好適な実施例
では、半導体層３の膜厚Ｔ２は、４．０μｍ〜５．０μ
ｍである。(Drift semiconductor portion forming step) FIG. 4C
A process of forming a drift semiconductor portion having a desired thickness will be described with reference to FIG. In this step, the n-type semiconductor region and the p-type semiconductor region are formed on the n + -type drain semiconductor part 2 by alternately repeating the semiconductor film forming process and the p-type semiconductor region forming process. As a result, the semiconductor layer 3 having a predetermined thickness T2 (z-axis direction in FIG. 4C) is formed. In a preferred embodiment assuming a withstand voltage of 500 V, the film thickness T2 of the semiconductor layer 3 is 4.0 μm to 5.0 μm.
m.
【００４４】（ソース領域形成工程）図４（ｃ）に示す
様に、半導体層３の表面に、エピタキシャル成長法によ
り、ｎ+型ソース層のためのＳｉＣ膜６を形成する。Ｓ
ｉＣ膜６の導電型は、ｎ+型ドレイン半導体部２の導電
型と同一である。また、ＳｉＣ膜６のドーパント濃度
は、半導体層３のドーパント濃度よりも高い。(Source Region Forming Step) As shown in FIG. 4C, the SiC film 6 for the n + type source layer is formed on the surface of the semiconductor layer 3 by the epitaxial growth method. S
The conductivity type of the iC film 6 is the same as the conductivity type of the n + type drain semiconductor portion 2. The dopant concentration of the SiC film 6 is higher than the dopant concentration of the semiconductor layer 3.
【００４５】（ソース半導体部形成工程）図５（ａ）を
参照して、ソース半導体部を形成する工程について説明
する。フォトレジスト膜が所定の軸方向（図中ｘ軸方
向）に伸びるストライプ状のパターンを有するマスクＭ
２を形成する。マスクＭ２を用いて、ｎ+型ソース層を
選択的にエッチングする。その結果、レジストパターン
で覆われたｎ+型ソース層の部分がエッチングされずに
残り、ｎ+型ソース半導体部６１，６２，６３となる。
ソース半導体部を形成した後、マスクＭ２を除去する。(Source Semiconductor Portion Forming Step) The step of forming the source semiconductor portion will be described with reference to FIG. A mask M having a stripe pattern in which a photoresist film extends in a predetermined axial direction (x-axis direction in the drawing).
Form 2. The n + type source layer is selectively etched using the mask M2. As a result, the portion of the n + type source layer covered with the resist pattern remains without being etched, and becomes the n + type source semiconductor portions 61, 62, 63.
After forming the source semiconductor portion, the mask M2 is removed.
【００４６】（ゲート半導体部形成工程）図５（ｂ）を
参照して、ゲート半導体部を形成する工程について説明
する。フォトレジスト膜が所定の軸方向（図中ｘ軸方
向）に伸びるストライプ状のパターンを有するマスクＭ
３を形成する。このマスクＭ３を用いて、半導体層３上
に形成された各領域３ａ，３ｂ，３ｃ，３ｄにドーパン
トＡ２を選択的にイオン注入して、所定の深さを有する
ｐ+型ゲート半導体部５１，５２，５３，５４を形成す
る。ドーパント濃度は、半導体層３のドーパント濃度よ
りも高い。ゲート半導体部を形成した後、マスクＭ３を
除去する。(Gate Semiconductor Portion Forming Step) The step of forming the gate semiconductor portion will be described with reference to FIG. A mask M having a stripe pattern in which a photoresist film extends in a predetermined axial direction (x-axis direction in the drawing).
3 is formed. Using this mask M3, the dopant A2 is selectively ion-implanted into each of the regions 3a, 3b, 3c, 3d formed on the semiconductor layer 3 to form a p + -type gate semiconductor portion 51 having a predetermined depth. 52, 53, 54 are formed. The dopant concentration is higher than the dopant concentration of the semiconductor layer 3. After forming the gate semiconductor portion, the mask M3 is removed.
【００４７】（熱酸化工程）図６（ａ）を参照して、縦
型ＪＦＥＴ１を熱酸化する工程について説明する。縦型
ＪＦＥＴ１に熱酸化処理を施す。熱酸化処理は、高温
（例えば約９００℃）でＳｉＣを酸化性雰囲気Ａ３に晒
すと、シリコンが酸素と化学反応してシリコン酸化膜
（ＳｉＯ2）が形成される。その結果、縦型ＪＦＥＴ１
の表面には、シリコン酸化膜といった酸化膜１０が形成
される。これにより、各半導体部の表面が酸化膜により
覆われる。(Thermal Oxidation Step) The step of thermally oxidizing the vertical JFET 1 will be described with reference to FIG. The vertical JFET 1 is subjected to thermal oxidation treatment. In the thermal oxidation process, when SiC is exposed to an oxidizing atmosphere A3 at a high temperature (for example, about 900 ° C.), silicon chemically reacts with oxygen to form a silicon oxide film (SiO 2 ). As a result, the vertical JFET1
An oxide film 10 such as a silicon oxide film is formed on the surface of the. As a result, the surface of each semiconductor portion is covered with the oxide film.
【００４８】（開口部形成工程）図６（ｂ）を参照し
て、電極を形成するための開口部を形成する工程につい
て説明する。所定の形状を有するフォトレジスト膜をマ
スクにして、酸化膜１０を選択的にエッチングして、矩
形の開口部を形成する。開口部では、ｐ+型ゲート半導
体部５１，５２，５３，５４の表面部分が露出してい
る。露出部分がゲート電極用開口部５１ａ〜５４ａとな
る。また、ｎ+型ソース半導体部６１，６２，６３の表
面部分を露出している。露出部分がソース電極用開口部
６１ａ〜６３ａとなる。開口部を形成した後、マスクを
除去する。(Aperture Forming Step) With reference to FIG. 6B, the step of forming an opening for forming an electrode will be described. The oxide film 10 is selectively etched using a photoresist film having a predetermined shape as a mask to form a rectangular opening. In the openings, the surface portions of the p + type gate semiconductor portions 51, 52, 53, 54 are exposed. The exposed portions become the gate electrode openings 51a to 54a. Further, the surface portions of the n + type source semiconductor portions 61, 62, 63 are exposed. The exposed portions become the source electrode openings 61a to 63a. After forming the opening, the mask is removed.
【００４９】（電極形成工程）図７（ａ）を参照して、
電極を形成する工程について説明する。縦型ＪＦＥＴ１
の表面に、例えばＮｉといった電極用の金属膜を堆積す
る。次に、所定の軸方向に伸びるストライプ状のパター
ンをフォトレジスト膜にしてマスクを形成する。このマ
スクを用いて、電極金属膜を選択的にエッチングする。
その結果、レジストパターンで覆われた電極金属膜の部
分がエッチングされずに残り、ゲート電極８１，８２，
８３，８４とソース電極９１，９２，９３になる。電極
を形成した後、マスクを除去する。(Electrode forming step) Referring to FIG.
The step of forming electrodes will be described. Vertical JFET1
A metal film for the electrode such as Ni is deposited on the surface of. Next, a mask is formed by using a stripe-shaped pattern extending in a predetermined axial direction as a photoresist film. Using this mask, the electrode metal film is selectively etched.
As a result, the portion of the electrode metal film covered with the resist pattern remains without being etched, and the gate electrodes 81, 82,
83, 84 and source electrodes 91, 92, 93. After forming the electrodes, the mask is removed.
【００５０】（絶縁膜形成工程）図７（ｂ）を参照し
て、絶縁膜を形成する工程について説明する。縦型ＪＦ
ＥＴ１の表面に、ＯＣＤ（Oxide Chemical Depositio
n）等により、ＳｉＯ2といった絶縁膜１２を形成する。
絶縁膜１２にコンタクト孔１２ａ〜１２ｇを形成する。
これらのコンタクト孔１２ａ〜１２ｇは、ゲート電極８
１，８２，８３，８４とソース電極９１，９２，９３に
到達するように設けられている。(Insulating Film Forming Step) With reference to FIG. 7B, the step of forming an insulating film will be described. Vertical JF
On the surface of ET1, OCD (Oxide Chemical Depositio
The insulating film 12 such as SiO 2 is formed by n) or the like.
Contact holes 12a to 12g are formed in the insulating film 12.
These contact holes 12a to 12g are used for the gate electrode 8
1, 82, 83, 84 and the source electrodes 91, 92, 93 are provided.
【００５１】（配線工程）図８を参照して、金属膜を配
線する工程について説明する。配線金属膜は、コンタク
ト孔１２ａ〜１２ｇを通って、ゲート電極８１，８２，
８３，８４とソース電極９１，９２，９３に接触してい
る。また、ｎ+型ドレイン半導体部２の裏面にドレイン
電極７を形成する。配線金属膜の材料としては、低抵
抗、微細加工の容易性、密着性の観点からアルミニウム
（Ａｌ）やＡｌ合金が好適であるが、銅（Ｃｕ）、タン
グステン（Ｗ）であってもよく、これらに限定されな
い。そして、高温（例えば４５０℃）の窒素、アルゴン
等の不活性ガス雰囲気中で熱処理することにより半導体
と金属間の接触障壁が低くなり、オーミックコンタクト
が形成される。(Wiring Step) The step of wiring the metal film will be described with reference to FIG. The wiring metal film passes through the contact holes 12a to 12g and passes through the gate electrodes 81, 82,
83, 84 and the source electrodes 91, 92, 93 are in contact with each other. Further, the drain electrode 7 is formed on the back surface of the n + type drain semiconductor portion 2. As the material of the wiring metal film, aluminum (Al) or Al alloy is preferable from the viewpoint of low resistance, easiness of fine processing, and adhesion, but copper (Cu) or tungsten (W) may be used, It is not limited to these. Then, by heat treatment in an atmosphere of an inert gas such as nitrogen or argon at a high temperature (for example, 450 ° C.), the contact barrier between the semiconductor and the metal is lowered, and ohmic contact is formed.
【００５２】以上説明した工程により、第１の実施の形
態に示された縦型ＪＦＥＴ１が完成した。縦型ＪＦＥＴ
１は、ｐ+型ゲート半導体部５１，５２，５３，５４の
間にチャネル半導体部４１，４２，４３を有する。この
構造によれば、チャネル半導体部４１，４２，４３の両
側からチャネルが制御される。これにより、チャネル半
導体部の片側からチャネルを制御する場合に比べて、制
御できるチャネルの幅が増す。したがって、ドレイン耐
圧を向上するために、キャリアがドリフトする距離を長
くする場合、あるいは、ドリフト領域の不純物濃度を低
く抑えた場合であっても、トランジスタのオン抵抗の増
加を抑制できる。By the steps described above, the vertical JFET 1 shown in the first embodiment is completed. Vertical JFET
1 has channel semiconductor parts 41, 42, 43 between p + type gate semiconductor parts 51, 52, 53, 54. According to this structure, the channels are controlled from both sides of the channel semiconductor portions 41, 42, 43. As a result, the width of the controllable channel is increased as compared with the case where the channel is controlled from one side of the channel semiconductor portion. Therefore, in order to improve the drain breakdown voltage, it is possible to suppress the increase in the on-resistance of the transistor even when the distance over which carriers drift is increased or when the impurity concentration in the drift region is suppressed low.
【００５３】また、一般的にノーマリオフ型のＪＦＥＴ
を実現するためには、チャネル幅Ｗ１〜Ｗ３（図中ｙ軸
方向）をゼロバイアス時の空乏層の幅の２倍以下にしな
ければならない。そこで、縦型ＪＦＥＴ１では、複数の
チャネル半導体部を形成することにより、チャネル半導
体部単位当たりのチャネル幅を抑えつつ、素子全体とし
てドレイン電流を増やす構造とした。Further, a normally-off type JFET is generally used.
In order to realize the above, the channel widths W1 to W3 (in the y-axis direction in the figure) must be twice or less than the width of the depletion layer at zero bias. Therefore, the vertical JFET 1 has a structure in which a plurality of channel semiconductor portions are formed to suppress the channel width per unit of the channel semiconductor portion and increase the drain current of the entire device.
【００５４】また、本実施の形態では、ドレイン、ソー
ス、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣ
は、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった
半導体に比べて以下の点において優位である。すなわ
ち、高融点且つバンドギャップ（禁制帯幅）が大きいの
で、素子の高温動作が容易になる。また、絶縁破壊電界
が大きいので高耐圧化が可能となる。更には、熱伝導率
が高いので大電流・低損失化が容易になるといった利点
がある。Further, in the present embodiment, the semiconductor parts of the drain, the source and the gate are made of SiC. SiC
Is superior to semiconductors such as Si (silicon) and GaAs (gallium arsenide) in the following points. That is, the high melting point and the large band gap (forbidden band width) facilitate the high temperature operation of the device. Further, since the dielectric breakdown electric field is large, it is possible to increase the breakdown voltage. Furthermore, since the thermal conductivity is high, there is an advantage that a large current and a low loss can be easily achieved.
【００５５】本実施の形態における縦型ＪＦＥＴ１によ
れば、ドリフト半導体部は、導電型の異なる複数の半導
体領域によるＳＪ構造となるように構成されている。こ
の様な構造により、高ドレイン電圧が印加されていると
きに、ドリフト半導体部の全体が十分に空乏化されてい
る。したがって、ドリフト半導体部における電界の最大
値が低くなる。故に、ドリフト領域の厚さを薄くでき
る。このため、オン抵抗が小さくなる。According to the vertical JFET 1 of the present embodiment, the drift semiconductor portion has an SJ structure composed of a plurality of semiconductor regions having different conductivity types. With this structure, the entire drift semiconductor portion is fully depleted when a high drain voltage is applied. Therefore, the maximum value of the electric field in the drift semiconductor portion becomes low. Therefore, the thickness of the drift region can be reduced. Therefore, the on-resistance becomes small.
【００５６】ｎ型ドリフト半導体領域３１，３３，３５
とｐ型ドリフト半導体領域３２，３４，３６のドーパン
ト濃度は、各半導体領域に空乏層が十分に広がるように
決定されることが好ましい。５００Ｖ耐圧を想定した場
合における好適な実施例では、ｎ型ドリフト半導体領域
３１，３３，３５及びｐ型ドリフト半導体領域３２，３
４，３６のドーパント濃度は、２．７×１０17ｃｍ-3で
ある。また、５００Ｖ耐圧を想定した場合における好適
な実施例では、ｎ型ドリフト半導体領域３１，３３，３
５及びｐ型ドリフト半導体領域３２，３４，３６の幅
（図中ｘ軸方向）は、０．５μｍである。これにより、
ｐ型半導体領域に延びる空乏層とｎ型半導体領域に延び
る空乏層とが、他方の半導体領域の全体に同時に延び
る。したがって、電界の集中が緩和される。N-type drift semiconductor regions 31, 33, 35
The dopant concentrations of the p-type drift semiconductor regions 32, 34, and 36 are preferably determined so that the depletion layer sufficiently spreads in each semiconductor region. In a preferred embodiment assuming a withstand voltage of 500 V, the n-type drift semiconductor regions 31, 33, 35 and the p-type drift semiconductor regions 32, 3 are used.
The dopant concentration of 4,36 is 2.7 × 10 17 cm −3 . Further, in a preferred embodiment assuming a withstand voltage of 500 V, the n-type drift semiconductor regions 31, 33, 3 are
The width of the 5 and p-type drift semiconductor regions 32, 34, 36 (x-axis direction in the drawing) is 0.5 μm. This allows
A depletion layer extending to the p-type semiconductor region and a depletion layer extending to the n-type semiconductor region extend all over the other semiconductor region at the same time. Therefore, the concentration of the electric field is relieved.
【００５７】第２の実施の形態における縦型ＪＦＥＴ１
の製造方法によれば、ｐ型ドリフト半導体領域を形成す
る際にドーパントを注入する。ＳｉＣ中におけるドーパ
ントの拡散係数は、Ｓｉ中におけるドーパントの拡散係
数に比べて低いので、ｐ型ドリフト半導体領域をＳｉに
より形成する場合に比べてｐ型ドリフト半導体領域の幅
Ｗ４〜Ｗ６（図８中ｘ軸方向）を小さくできる。Vertical type JFET 1 in the second embodiment
According to the manufacturing method of 1., the dopant is injected when the p-type drift semiconductor region is formed. Since the diffusion coefficient of the dopant in SiC is lower than the diffusion coefficient of the dopant in Si, the widths W4 to W6 of the p-type drift semiconductor region (in FIG. 8) as compared with the case where the p-type drift semiconductor region is formed of Si. The x-axis direction) can be reduced.
【００５８】（第３の実施の形態）本実施の形態は、縦
型ＪＦＥＴ１のソース半導体部形成工程及びゲート半導
体部形成工程において、第２の実施の形態と異なる製造
方法に関する。すなわち、第２の実施の形態では、イオ
ン注入法によりゲート半導体部を形成したが、本実施の
形態では、以下に示す工程を経てゲート半導体部を形成
する。なお、ソース半導体部形成工程及びゲート半導体
部形成工程以外の工程に関しては、第２の実施の形態と
同様であるので、各構成部分には同一の符合を付しその
説明と図示は省略する。(Third Embodiment) This embodiment relates to a manufacturing method different from that of the second embodiment in the source semiconductor portion forming step and the gate semiconductor portion forming step of the vertical JFET 1. That is, in the second embodiment, the gate semiconductor portion is formed by the ion implantation method, but in the present embodiment, the gate semiconductor portion is formed through the steps described below. The steps other than the step of forming the source semiconductor portion and the step of forming the gate semiconductor portion are the same as those in the second embodiment.
【００５９】（ソース半導体部形成工程）図９（ａ）を
参照して、ソース半導体部を形成する工程について説明
する。フォトレジスト膜が所定の軸方向（図中ｘ軸方
向）に伸びるストライプ状のパターンを有するマスクＭ
４を形成する。マスクＭ４を用いて、ｎ+型ソース層を
選択的にエッチングする。その結果、レジストパターン
で覆われたｎ+型ソース層の部分がエッチングされずに
残り、ｎ+型ソース半導体部６１，６２，６３となる。
本実施の形態では、ゲート半導体部を形成するための凹
部を得るために、第２の実施の形態よりも深くエッチン
グする。ソース半導体部を形成した後、マスクＭ４を除
去する。(Source Semiconductor Portion Forming Step) The step of forming the source semiconductor portion will be described with reference to FIG. A mask M having a stripe pattern in which a photoresist film extends in a predetermined axial direction (x-axis direction in the drawing).
4 is formed. The n + type source layer is selectively etched using the mask M4. As a result, the portion of the n + type source layer covered with the resist pattern remains without being etched, and becomes the n + type source semiconductor portions 61, 62, 63.
In this embodiment, in order to obtain a recess for forming a gate semiconductor portion, etching is performed deeper than in the second embodiment. After forming the source semiconductor portion, the mask M4 is removed.
【００６０】（ゲート半導体部形成工程）図９（ｂ）を
参照して、ゲート半導体部を形成する工程について説明
する。所定のマスクを用いてｎ型半導体層３の表面上の
領域３ｅ，３ｆ，３ｇ，３ｈに、ポリシリコン膜を堆積
する。ポリシリコン膜は、化学気相成長法を用いて、例
えば、ＳｉＨ4（シラン）を熱分解することにより成長
される。このポリシリコン膜からは、ポリシリコン部５
１，５２，５３，５４が形成される。ポリシリコン部５
１，５２，５３，５４の導電型は、ｎ+型ドレイン半導
体部２と逆導電型である。また、ポリシリコン部５１，
５２，５３，５４のドーパント濃度は、ｎ型半導体層３
のドーパント濃度よりも高い。(Gate Semiconductor Portion Forming Step) The step of forming the gate semiconductor portion will be described with reference to FIG. A polysilicon film is deposited on regions 3e, 3f, 3g, 3h on the surface of n-type semiconductor layer 3 using a predetermined mask. The polysilicon film is grown by using a chemical vapor deposition method, for example, by thermally decomposing SiH 4 (silane). From this polysilicon film, the polysilicon portion 5
1, 52, 53, 54 are formed. Polysilicon part 5
The conductivity types of 1, 52, 53, 54 are opposite to those of the n + type drain semiconductor portion 2. In addition, the polysilicon portion 51,
The dopant concentrations of 52, 53, and 54 are the same as those of the n-type semiconductor layer 3
Higher than the dopant concentration of.
【００６１】第３の実施の形態に示した製造方法によれ
ば、チャネル半導体部とゲート半導体部とをヘテロ接合
で形成することができる。According to the manufacturing method shown in the third embodiment, the channel semiconductor portion and the gate semiconductor portion can be formed with a heterojunction.
【００６２】なお、本発明に係る縦型ＪＦＥＴ１及びそ
の製造方法は、上記実施の形態に記載の態様に限定され
るものではなく、他の条件等に応じて種々の変形態様を
とることが可能である。例えば、上記各実施の形態で
は、ドナー不純物を含むｎ型半導体によりチャネル領域
を形成する例について説明したが、チャネル領域がｐ型
半導体により形成されたＪＦＥＴにも本発明を適用可能
である。但し、この場合には、電流方向や印加するゲー
ト電圧の極性が逆になる。The vertical JFET 1 and the method of manufacturing the same according to the present invention are not limited to the modes described in the above embodiments, and various modifications can be made according to other conditions. Is. For example, in each of the above-described embodiments, an example in which the channel region is formed of an n-type semiconductor containing a donor impurity has been described, but the present invention is also applicable to a JFET in which the channel region is formed of a p-type semiconductor. However, in this case, the current direction and the polarity of the applied gate voltage are reversed.
【００６３】[0063]
【発明の効果】本発明によれば、ドレイン耐圧を維持し
つつオン抵抗を低減できる縦型接合型電界効果トランジ
スタ、及び縦型接合型電界効果トランジスタの製造方法
を提供することができる。According to the present invention, it is possible to provide a vertical junction field effect transistor capable of reducing the on-resistance while maintaining the drain breakdown voltage, and a method for manufacturing the vertical junction field effect transistor.
【図１】図１は、第１の実施の形態における縦型ＪＦＥ
Ｔの斜視図である。FIG. 1 is a vertical JFE according to a first embodiment.
It is a perspective view of T.
【図２】図２（ａ）は、第１の実施の形態における縦型
ＪＦＥＴの断面図である。図２（ｂ）は、第１の実施の
形態における縦型ＪＦＥＴの部分拡大図である。FIG. 2A is a sectional view of a vertical JFET according to the first embodiment. FIG. 2B is a partially enlarged view of the vertical JFET in the first embodiment.
【図３】図３（ａ）は、ＶG＞ＶTにおける縦型ＪＦＥＴ
のチャネル制御を示す模式図である。図３（ｂ）は、Ｖ
G＜ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式
図である。FIG. 3A is a vertical JFET in which V G > V T.
3 is a schematic diagram showing the channel control of FIG. FIG. 3B shows V
It is a schematic diagram showing a channel control of a vertical JFET in G <V T.
【図４】図４（ａ）は、ドリフト領域形成工程における
縦型ＪＦＥＴの斜視図である。図４（ｂ）は、ｐ型半導
体領域形成工程における縦型ＪＦＥＴの斜視図である。
図４（ｃ）は、ソース領域形成工程における縦型ＪＦＥ
Ｔの斜視図である。FIG. 4A is a perspective view of a vertical JFET in a drift region forming step. FIG. 4B is a perspective view of the vertical JFET in the p-type semiconductor region forming step.
FIG. 4C shows a vertical JFE in the source region forming step.
It is a perspective view of T.
【図５】図５（ａ）は、ソース半導体部形成工程におけ
る縦型ＪＦＥＴの斜視図である。図５（ｂ）は、ゲート
半導体部形成工程における縦型ＪＦＥＴの斜視図であ
る。FIG. 5A is a perspective view of a vertical JFET in a source semiconductor portion forming step. FIG. 5B is a perspective view of the vertical JFET in the gate semiconductor portion forming step.
【図６】図６（ａ）は、酸化膜形成工程における縦型Ｊ
ＦＥＴの斜視図である。図６（ｂ）は、電極領域形成工
程における縦型ＪＦＥＴの斜視図である。FIG. 6A is a vertical J in an oxide film forming step.
It is a perspective view of FET. FIG. 6B is a perspective view of the vertical JFET in the electrode region forming step.
【図７】図７（ａ）は、電極形成工程における縦型ＪＦ
ＥＴの斜視図である。図７（ｂ）は、絶縁膜形成工程に
おける縦型ＪＦＥＴの斜視図である。FIG. 7A is a vertical JF in an electrode forming process.
It is a perspective view of ET. FIG. 7B is a perspective view of the vertical JFET in the insulating film forming step.
【図８】図８は、配線工程における縦型ＪＦＥＴの斜視
図である。FIG. 8 is a perspective view of a vertical JFET in a wiring process.
【図９】図９（ａ）は、ゲート領域形成工程における縦
型ＪＦＥＴの斜視図である。図９（ｂ）は、ゲート半導
体部形成工程における縦型ＪＦＥＴの斜視図である。FIG. 9A is a perspective view of a vertical JFET in a gate region forming step. FIG. 9B is a perspective view of the vertical JFET in the gate semiconductor portion forming step.
１…縦型ＪＦＥＴ、２…ｎ+型ドレイン半導体部、３
１，３３，３５…ｎ型ドリフト半導体領域、３２，３
４，３６…ｐ型ドリフト半導体領域、４１，４２，４３
…チャネル半導体部、５１，５２，５３，５４…ｐ+型
ゲート半導体部、６１，６２，６３…ｎ+型ソース半導
体部、７…ドレイン電極、８１，８２，８３，８４…ゲ
ート電極、９１，９２，９３…ソース電極1 ... Vertical JFET, 2 ... N + type drain semiconductor part, 3
1, 33, 35 ... N-type drift semiconductor region, 32, 3
4, 36 ... P-type drift semiconductor region, 41, 42, 43
... channel semiconductor part, 51, 52, 53, 54 ... p + type gate semiconductor part, 61, 62, 63 ... n + type source semiconductor part, 7 ... drain electrode, 81, 82, 83, 84 ... gate electrode, 91 , 92, 93 ... Source electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 弘津 研一 大阪府大阪市此花区島屋一丁目１番３号 住友電気工業株式会社大阪製作所内 (72)発明者 初川 聡 大阪府大阪市此花区島屋一丁目１番３号 住友電気工業株式会社大阪製作所内 (72)発明者 星野 孝志 大阪府大阪市此花区島屋一丁目１番３号 住友電気工業株式会社大阪製作所内 (72)発明者 松波 弘之 京都府八幡市西山足立１−９ (72)発明者 木本 恒暢 京都府京都市伏見区桃山町松平筑前１−39 −605 Ｆターム(参考） 5F102 FA01 FA03 GB04 GC09 GD04 GJ02 GL02 HC01 HC07 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Kenichi Hirotsu 1-3-3 Shimaya, Konohana-ku, Osaka City, Osaka Prefecture Sumitomo Electric Industries, Ltd. Osaka Works (72) Inventor Satoshi Hatsukawa 1-3-3 Shimaya, Konohana-ku, Osaka City, Osaka Prefecture Sumitomo Electric Industries, Ltd. Osaka Works (72) Inventor Takashi Hoshino 1-3-3 Shimaya, Konohana-ku, Osaka City, Osaka Prefecture Sumitomo Electric Industries, Ltd. Osaka Works (72) Inventor Hiroyuki Matsunami Kyoto Prefecture Yawata City Nishiyama Adachi 1-9 (72) Inventor Tsuneaki Kimoto 1-39 Matsudaira Chikuzen, Momoyama-cho, Fushimi-ku, Kyoto-shi, Kyoto Prefecture −605 F-term (reference) 5F102 FA01 FA03 GB04 GC09 GD04 GJ02 GL02 HC01 HC07
Claims (13)
イン半導体部上に設けられ、複数の第１導電型ドリフト
半導体領域及び第２導電型ドリフト半導体領域を有する
ドリフト半導体部と、 前記ドリフト半導体部の前記第１の領域上に設けられ、
第２導電型の第１のゲート半導体部と、 前記ドリフト半導体部の前記第３の領域上に設けられ、
第２導電型の第２のゲート半導体部と、 前記第２の領域上に設けられ、前記第１のゲート半導体
部と前記第２のゲート半導体部に制御されるように前記
第１のゲート半導体部と前記第２のゲート半導体部との
間に位置するチャネル半導体部と、 前記チャネル半導体部上に設けられ、第１導電型のソー
ス半導体部とを備え、 前記ドレイン半導体部と交差する方向に延びる前記第１
導電型ドリフト半導体領域と前記第２導電型ドリフト半
導体領域とは基準面に沿って延びるｐｎ接合を有してお
り、前記第１及び第２のゲート半導体部は、前記基準面
と交差する方向に延びる、縦型接合型電界効果トランジ
スタ。1. A drain semiconductor part and a main surface thereof having first, second and third regions, which are provided on the drain semiconductor part and which are provided with a plurality of first conductivity type drift semiconductor regions and second conductivity types. A drift semiconductor part having a drift semiconductor region, and provided on the first region of the drift semiconductor part,
A first gate semiconductor portion of a second conductivity type, and provided on the third region of the drift semiconductor portion,
A second gate semiconductor section of a second conductivity type; and the first gate semiconductor provided on the second region and controlled by the first gate semiconductor section and the second gate semiconductor section. A channel semiconductor part located between the gate semiconductor part and the second gate semiconductor part, and a source semiconductor part of the first conductivity type provided on the channel semiconductor part, in a direction crossing the drain semiconductor part. The first extending
The conductivity type drift semiconductor region and the second conductivity type drift semiconductor region have a pn junction extending along a reference plane, and the first and second gate semiconductor portions are arranged in a direction intersecting with the reference plane. A vertical junction field effect transistor that extends.
型ドリフト半導体領域上に設けられた第１導電型半導体
領域及び前記第２導電型ドリフト半導体領域上に設けら
れた第２導電型半導体領域を有する、請求項１に記載の
縦型接合型電界効果トランジスタ。2. The channel semiconductor section includes a first conductivity type semiconductor region provided on the first conductivity type drift semiconductor region and a second conductivity type semiconductor region provided on the second conductivity type drift semiconductor region. The vertical junction field effect transistor according to claim 1, which comprises:
前記ドリフト半導体部の主面に沿って所定の方向に延び
る、請求項１又は２に記載の縦型接合型電界効果トラン
ジスタ。3. The first and second gate semiconductor portions include:
The vertical junction field effect transistor according to claim 1, which extends in a predetermined direction along a main surface of the drift semiconductor portion.
に位置する第１導電型領域の幅は、当該縦型接合型電界
効果トランジスタがノーマリオフ特性を示すように決定
されている、請求項１〜３の何れか一項に記載の縦型接
合型電界効果トランジスタ。4. The width of the first conductivity type region located between the first and second gate semiconductor portions is determined so that the vertical junction field effect transistor exhibits normally-off characteristics. Item 5. The vertical junction field effect transistor according to any one of items 1 to 3.
第２の部分に更に分けられ、 前記第１の部分は、前記第１のゲート半導体部と前記第
２のゲート半導体部との両方に挟まれており、 前記第２の部分は、前記第１のゲート半導体部と前記第
２のゲート半導体部とに挟まれることがないように前記
第１の部分上に位置する、請求項１〜４の何れか一項に
記載の縦型接合型電界効果トランジスタ。5. The channel semiconductor part is further divided into a first part and a second part, and the first part is both the first gate semiconductor part and the second gate semiconductor part. 2. The second portion is located on the first portion so that the second portion is not sandwiched between the first gate semiconductor portion and the second gate semiconductor portion. 4. The vertical junction field effect transistor according to any one of items 4 to 4.
電型半導体領域のドーパント濃度及び幅は、一方の半導
体領域の全体が空乏化したときに、他方の半導体領域も
全体が空乏化しているように決定されている、請求項１
〜５の何れか一項に記載の縦型接合型電界効果トランジ
スタ。6. The dopant concentration and width of the first conductive type semiconductor region and the second conductive type semiconductor region are such that when one semiconductor region is entirely depleted, the other semiconductor region is also entirely depleted. Claim 1 determined to be
5. The vertical junction field effect transistor according to any one of items 5 to 5.
導体部、及び前記チャネル半導体部は、ＳｉＣにより形
成される、請求項１〜６の何れか一項に記載の縦型接合
型電界効果トランジスタ。7. The vertical junction field effect transistor according to claim 1, wherein the drain semiconductor portion, the drift semiconductor portion, and the channel semiconductor portion are formed of SiC.
記チャネル半導体部との接合は、ヘテロ接合である、請
求項１〜７の何れか一項に記載の縦型接合型電界効果ト
ランジスタ。8. The vertical junction field effect transistor according to claim 1, wherein a junction between the first and second gate semiconductor portions and the channel semiconductor portion is a heterojunction. .
ンとにより形成される、請求項８に記載の縦型接合型電
界効果トランジスタ。9. The vertical junction field effect transistor according to claim 8, wherein the heterojunction is formed of SiC and polysilicon.
と交差する方向に延びる基準面に沿って第１導電型半導
体領域と第２導電型半導体領域とが接合するように交互
に配列された半導体部を形成する工程と、 第１導電型のソース半導体膜を前記半導体部上に形成す
る工程と、 前記半導体部が露出するように前記ソース半導体膜の一
部をエッチングして、前記基準面と交差する方向に延び
るソース半導体部を形成する工程と、 前記基準面と交差する方向に第２導電型のゲート半導体
部を形成する工程とを含む縦型接合型電界効果トランジ
スタの製造方法。10. A first-conductivity-type semiconductor region and a second-conductivity-type semiconductor region are alternately joined to each other on a first-conductivity-type substrate along a reference plane extending in a direction intersecting with a main surface of the substrate. Forming a semiconductor portion arranged in a line, forming a first conductivity type source semiconductor film on the semiconductor portion, and etching a part of the source semiconductor film so that the semiconductor portion is exposed. A vertical junction field effect transistor comprising: forming a source semiconductor portion extending in a direction intersecting with the reference plane; and forming a second conductivity type gate semiconductor portion in a direction intersecting with the reference plane. Production method.
の半導体膜を繰り返し成膜して前記半導体部を形成する
工程を含む、請求項１０に記載の縦型接合型電界効果ト
ランジスタの製造方法。11. The method for manufacturing a vertical junction field effect transistor according to claim 10, wherein the step of forming the semiconductor portion includes the step of repeatedly forming a plurality of semiconductor films to form the semiconductor portion. .
部は、ＳｉＣを含む、請求項１０又は１１に記載の縦型
接合型電界効果トランジスタの製造方法。12. The method of manufacturing a vertical junction field effect transistor according to claim 10, wherein the semiconductor portion and the source semiconductor portion include SiC.
は、前記第１及び第２のゲート半導体部のためのポリシ
リコンを堆積する、請求項１２に記載の縦型接合型電界
効果トランジスタ。13. The vertical junction field effect transistor according to claim 12, wherein the step of forming the gate semiconductor portion deposits polysilicon for the first and second gate semiconductor portions.
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