JP2003209202A - 半導体装置又はその実装方法 - Google Patents

半導体装置又はその実装方法

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JP2003209202A JP2002004654A JP2002004654A JP2003209202A JP 2003209202 A JP2003209202 A JP 2003209202A JP 2002004654 A JP2002004654 A JP 2002004654A JP 2002004654 A JP2002004654 A JP 2002004654A JP 2003209202 A JP2003209202 A JP 2003209202A
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semiconductor device
via hole
semiconductor
wiring board
tape carrier
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Masako Watanabe
雅子 渡辺
Kazuaki Ano
一章 阿野
Masazumi Amami
正純 雨海
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Texas Instruments Japan Ltd
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Abstract

(57)【要約】 【課題】はんだボールの接合不良を低減し、接合信頼性
を向上できる半導体装置、及びその半導体装置の配線基
板への実装方法を提供する。 【解決手段】半導体パッケージ１００は、半導体チップ
１０２と、この半導体チップ１０２を搭載するテープキ
ャリア１０４とを有している。テープキャリア１０４
は、表裏を貫通する複数のビアホール１１８を有してお
り、各ビアホール１１８に、外部接続端子としてのはん
だボール１１４が装着されている。ビアホール１１８の
内径Ｄｖとテープキャリア１０４の厚さｔとの間に
（１）式が成立するようにすることにより、はんだボー
ル１１４の接合不良を低減し、接合信頼性を向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
等の半導体装置、及びその半導体装置を配線基板に実装
する方法に関する。
【０００２】
【従来の技術】近年、半導体パッケージの小型化及び多
ピン化のため、外部接続端子としてはんだボールを用い
るＢＧＡ（Ball Grid Array）構造が注目を集めてい
る。ＢＧＡ構造の半導体パッケージでは、チップ搭載用
基板（テープキャリア等）の主面に半導体チップが搭載
されおり、裏面にはんだボールが装着されている。チッ
プ搭載用基板の主面には、半導体チップの電極パッド等
と電気的に接続される導体パターンが形成されている。
又、チップ搭載用基板には、主面から裏面まで貫通する
ビアホールが形成されている。はんだボールは、ビアホ
ールに充填されたはんだペーストを介して、導体パター
ンの一部（ランド部）に接合される。
【０００３】半導体パッケージを配線基板に実装する際
には、半導体パッケージのはんだボールを、配線基板の
端子部に接合（いわゆる、はんだ付け）することによ
り、半導体パッケージと配線基板との電気的な接続を確
保する。
【０００４】
【発明が解決しようとする課題】ところで、はんだボー
ルの装着状態は、ビアホールの大きさやチップ搭載用基
板の厚さ等の諸条件により影響を受ける。そのため、は
んだボールを配線基板の端子部に接合する際（又は、そ
の後の耐性試験等において）に、はんだボールが配線基
板側に吸い寄せられ、ランド部から離間してしまう接合
不良が生じる可能性があった。そのため、このようなは
んだボールの接合不良を低減し、接合信頼性を向上する
ことが強く求められていた。
【０００５】従って本発明は、はんだボールの接合不良
を低減し、接合信頼性を向上することができる半導体装
置、及びその半導体装置の配線基板への実装方法を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置は、半導体チップと、前記
半導体チップが搭載される主面を有し、当該主面からそ
の裏面まで貫通するビアホールが形成されたチップ搭載
用基板と、前記チップ搭載用基板において、前記ビアホ
ールの前記裏面側に装着される外部接続端子としての導
電性ボールと、を備えた半導体装置において、前記ビア
ホールの内径Ｄｖ（ｍｍ）と、前記チップ搭載用基板の
厚さｔ（ｍｍ）との間に、以下の（１）式が成立するこ
とを特徴とする。 Ｄｖ−３．７５×ｔ＋０．０９５＞０ ・・・ （１）
【０００７】又、本発明では、前記チップ搭載用基板の
厚さを０．０５ｍｍとした場合に、前記ビアホールの内
径Ｄｖ（ｍｍ）と、前記導電性ボールの外径Ｄｂ（ｍ
ｍ）との間に、以下の（２）式が成立することが好まし
い。 Ｄｖ−０．４×Ｄｂ−０．１７＞０ ・・・ （２）
【０００８】又、本発明では、前記チップ搭載用基板の
厚さを０．０７５ｍｍとした場合に、前記ビアホールの
内径Ｄｖ（ｍｍ）と、前記導電性ボールの外径Ｄｂ（ｍ
ｍ）との間に、以下の（３）式が成立することが好まし
い。 Ｄｖ−１．５×Ｄｂ＋０．２８＞０ ・・・ （３）
【０００９】更に、本発明では、前記チップ搭載用基板
がテープキャリアであることが好ましい。
【００１０】又、本発明に係る半導体装置の配線基板へ
の実装方法は、上記の半導体装置と、当該半導体装置の
前記導電性ボールに対応する端子部を有する配線基板と
を用意する工程と、前記導電性ボールを前記端子部に接
合することにより前記半導体装置を前記配線基板に実装
する工程と、を含むものである。
【００１１】
【発明の実施の形態】以下、図示した一実施形態に基い
て本発明を詳細に説明する。図１は、本発明を適用した
半導体パッケージの全体構造を示す一部切り欠き斜視図
である。図１に示したように、本実施の形態における半
導体パッケージ（半導体装置）１００は、半導体チップ
１０２を、テープキャリア（チップ搭載用基板）１０４
の主面に、ダイペースト１０６を用いて固定したもので
ある。半導体チップ１０２は、樹脂からなる封止材１０
８により封止されている。半導体チップ１０２は、シリ
コン基板の主面（図中上側の面）に図示しない集積回路
を形成したものである。半導体チップ１０２主面の集積
回路形成面の外周部には、その集積回路から引き出され
た多数の電極パッド１１０が配列されている。
【００１２】テープキャリア１０４は、ポリイミド等の
絶縁材料よりなるテープ状の部材である。テープキャリ
ア１０４の主面には、銅（Ｃｕ）からなる導体パターン
１１２が形成されており、この導体パターン１１２は、
半導体チップ１０２の電極パッド１１０に導体ワイヤ１
１６を介して接続されている。テープキャリア１０４の
裏面には、外部接続端子であるはんだボール（導電性ボ
ール）１１４が取り付けられる。はんだボール１１４
は、テープキャリア１０４に形成されたビアホール１１
８に、はんだペースト（はんだ粉末、有機系樹脂成分、
フラックス等のペースト状混合物）を用いて形成され装
着されるようになっている。
【００１３】図２は、半導体パッケージ１００を配線基
板２００に実装した状態における、はんだボール１１４
の周辺部を拡大して示す断面図である。配線基板２００
は、樹脂からなる基体２０２の表面に、Ｃｕからなる端
子部２０４を形成したものである。端子部２０４は、半
導体パッケージ１００のはんだボール１１４の位置に対
応するように形成されている。
【００１４】半導体パッケージ１００にはんだボール１
１４を装着する際には、テープキャリア１０４のビアホ
ール１１８に予めはんだペーストを充填し、リフロー工
程（はんだボール１１４及びはんだペーストを流動化さ
せる処理）を経て、はんだボール１１４を（はんだペー
ストを用いて）導体パターン１１２に接合する。
【００１５】半導体パッケージ１００を配線基板２００
に装着する際には、端子部２０４の表面にはんだペース
ト２０６を供給したのち、リフロー工程を経て、はんだ
ボール１１４を端子部２０４に接合する。これにより、
半導体パッケージ１００内の導体パターン１１２と配線
基板２００の端子部２０４とが電気的に接合される。
【００１６】図３は、半導体パッケージ１００を配線基
板２００に実装した後の耐性試験等において生じ得る、
はんだボール１１４の脱落を説明するための断面図であ
る。一般に、図３（Ａ）及び（Ｂ）に示したように、は
んだボール１１４は、その装着状態によっては、配線基
板２００側に吸い寄せられ、ビアホール１１８内におい
て括れを生じ、最終的には導体パターン１１２から離間
する（すなわち接合不良を生じる）可能性がある。
【００１７】そこで、本実施の形態では、ビアホール１
１８の内径Ｄｖとテープキャリア１０４の厚さｔとの間
に以下の（１）式が成立するようにして、このような接
合不良を抑制している。 Ｄｖ−３．７５×ｔ＋０．０９５＞０ ・・・ （１）
【００１８】さらに、テープキャリア１０４の厚さｔを
固定した場合に、ビアホール１１８の内径Ｄｖとはんだ
ボールの外径Ｄｂとの間に以下の（２）式又は（３）式
が成立するようにして、接合不良を抑制している。テー
プキャリア１０４の厚さｔが０．０５ｍｍの場合、 Ｄｖ−０．４×Ｄｂ−０．１７＞０ ・・・ （２） テープキャリア１０４の厚さｔが０．０７５ｍｍの場
合、 Ｄｖ−１．５×Ｄｂ＋０．２８＞０ ・・・ （３）
【００１９】以下では、これら（１）式〜（３）式を求
めるプロセスについて説明する。
【００２０】図４に、ビアホール１１８の内径Ｄｖ及び
はんだボール１１４の外径Ｄｂと、接合不良の有無との
関係を示す。ここでは、はんだボール１１４の外径Ｄｂ
及びビアホール１１８の内径Ｄｖを複数通りに変化させ
た複数種類の半導体パッケージ１００を作成し、各半導
体パッケージ１００をリフロー工程を経て配線基板２０
０に実装し、耐性試験を行った。半導体パッケージ１０
０におけるテープキャリア１０４の厚さは０．０５ｍｍ
と一定にした。又、はんだボール１１４の材質はＳｎＰ
ｂＡｇ（Ｓｎ：６２重量％、Ｐｂ：３６重量％、Ａｇ：
２重量％）とした。耐性試験は、吸湿工程（３０℃、湿
度８５％）と赤外線リフロー工程とを２サイクル繰り返
し、接合不良の発生の有無を調べることにより行った。
【００２１】図４において、三角形マークは合格（耐性
試験において、接合不良が発生しなかったこと）を示
し、四角形のマークは不合格（耐性試験において、接合
不良が発生したこと）を示す。これら三角形マークの集
合により表される領域と、四角形マークの集合により表
される領域との境界線を最小二乗法により求めると、以
下の（ａ）式で表される直線ａが得られる。 Ｄｖ−０．４×Ｄｂ−０．１７＝０ ・・・ （ａ）
【００２２】図４において、直線ａの上側は、三角形マ
ークがあることからも分かるように、接合不良が発生し
ない領域である。一方、直線ａの下側は、四角形マーク
があることからも分かるように、接合不良が発生する領
域である。接合不良が発生しない領域（すなわち、直線
ａの上側の領域）を不等式で表すと、前述した（２）式
となる。つまり、テープキャリア１０４の厚さｔを０．
０５ｍｍとした場合、前述した（２）式を満足するよう
にビアホール１１８の内径Ｄｖ及びはんだボール１１４
の外径Ｄｂを選択すれば、接合不良の発生を低減するこ
とができる。
【００２３】同様に、テープキャリア１０４の厚さｔを
０．０７５ｍｍとした場合において、接合不良が発生し
ない領域と接合不良が発生する領域との境界は、以下の
（ｂ）式で表される直線ｂで表される。尚、厚さｔを
０．０７５ｍｍとした場合については、三角形マーク及
び四角形マークを省略する。 Ｄｖ−１．５×Ｄｂ＋０．２８＝０ ・・・ （ｂ）
【００２４】直線ａの場合と同様、直線ｂの上側は、接
合不良が発生しない領域であり、直線ｂの下側は、接合
不良が発生する領域である。接合不良が発生しない領域
（直線ｂの上側の領域）を不等式で表すと、前述した
（３）式となる。すなわち、テープキャリア１０４の厚
さｔを０．０７５ｍｍとした場合、前述した（３）式を
満足するようにビアホール１１８の内径Ｄｖ及びはんだ
ボール１１４の外径Ｄｂを選択すれば、接合不良の発生
を低減できる。
【００２５】図５には、ビアホール１１８の内径Ｄｖ及
びテープキャリア１０４の厚さｔと、接合不良の有無と
の関係を示すものである。図４と同様、三角形マークは
合格（耐性試験において、接合不良が発生しなかったこ
と）を示し、四角形のマークは不合格（耐性試験におい
て、接合不良が発生したこと）を示す。これら三角形マ
ークの集合により表される領域と、四角形マークの集合
により表される領域との境界線を最小二乗法により求め
ると、以下の（ｃ）式で表される直線ｃが得られる。 Ｄｖ−３．７５×ｔ＋０．０９５＝０ ・・・ （ｃ）
【００２６】図５において、直線ｃの上側は、接合不良
が発生しない領域であり、直線ｃの下側は接合不良が発
生する領域である。接合不良が発生しない領域（直線ｃ
の上側の領域）を不等式で表すと、前述した（１）式と
なる。すなわち、前述した（１）式を満足するようにビ
アホール１１８の内径Ｄｖ及びテープキャリア１０４の
厚さｔを選択することにより、はんだボール１１４の外
径に関わらず、接合不良を低減できる。
【００２７】このように、本実施の形態では、（１）式
〜（３）式を用いて、ビアホール１１８の内径Ｄｖ、テ
ープキャリア１０４の厚さｔ及びはんだボール１１４の
外径Ｄｂを最適化することにより、接合不良を低減する
ことができる。これにより、半導体パッケージ１００を
実装した配線基板２００における電気的な接続不良の発
生等を抑制することが可能になる。
【００２８】以上、本発明の実施形態を図面に沿って説
明した。しかしながら本発明は前記実施形態に示した事
項に限定されず、特許請求の範囲の記載に基いてその変
更、改良等が可能であることは明らかである。例えば、
本実施の形態では、半導体チップ搭載用基板としてテー
プキャリア１０４以外のものを用いてもよい。
【００２９】
【発明の効果】以上の如く本発明によれば、ビアホール
の内径Ｄｖとチップ搭載用基板の厚さｔとの間に（１）
式が成立するようにしたので、はんだボールの接合不良
を防止し、接合信頼性を向上することができる。従っ
て、半導体装置を実装した配線基板における電気的な接
続不良の発生等を抑制できる。
【００３０】特に、チップ搭載用基板の厚さｔが０．０
５ｍｍの場合には（２）式が成立するようにし、又、チ
ップ搭載用基板の厚さｔが０．０７５ｍｍの場合には
（３）式が成立するようにすれば、より確実にはんだボ
ールの接合不良を防止することができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態に係る半導体パッケー
ジの構造を示す一部切り欠き斜視図である。
【図２】 図１に示した半導体パッケージを配線基板に
実装した状態を示す断面図である。
【図３】 図１に示した半導体パッケージからのはんだ
ボールの脱落を説明するための断面図である。
【図４】 ビアホールの内径及びはんだボールの外径
と、接合不良の有無との関係を示すグラフである。
【図５】 ビアホールの内径及びテープキャリアの厚さ
と、接合不良の有無との関係を示すグラフである。
【符号の説明】
１００ 半導体装置 １０２ 半導体チップ １０４ チップ搭載用基板 １０６ ダイペースト １０８ 封止材 １１２ 導体パターン １１４ はんだボール １１８ ビアホール ２００ 配線基板 ２０２ 基体 ２０４ 端子部 ２０６ はんだペースト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿野 一章 大分県速見郡日出町大字川崎字高尾4260 日本テキサス・インスツルメンツ株式会社 内 (72)発明者 雨海 正純 大分県速見郡日出町大字川崎字高尾4260 日本テキサス・インスツルメンツ株式会社 内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、 前記半導体チップが搭載される主面を有し、当該主面か
    らその裏面まで貫通するビアホールが形成されたチップ
    搭載用基板と、 前記チップ搭載用基板において、前記ビアホールの前記
    裏面側に装着される外部接続端子としての導電性ボール
    と、を備えた半導体装置において、 前記ビアホールの内径Ｄｖ（ｍｍ）と、前記チップ搭載
    用基板の厚さｔ（ｍｍ）との間に、以下の（１）式が成
    立することを特徴とする半導体装置。 Ｄｖ−３．７５×ｔ＋０．０９５＞０ ・・・ （１）
  2. 【請求項２】 さらに、前記チップ搭載用基板の厚さを
    ０．０５ｍｍとした場合に、前記ビアホールの内径Ｄｖ
    （ｍｍ）と、前記導電性ボールの外径Ｄｂ（ｍｍ）との
    間に、以下の（２）式が成立することを特徴とする請求
    項１に記載の半導体装置。 Ｄｖ−０．４×Ｄｂ−０．１７＞０ ・・・ （２）
  3. 【請求項３】 さらに、前記チップ搭載用基板の厚さを
    ０．０７５ｍｍとした場合に、前記ビアホールの内径Ｄ
    ｖ（ｍｍ）と、前記導電性ボールの外径Ｄｂ（ｍｍ）と
    の間に、以下の（３）式が成立することを特徴とする請
    求項１に記載の半導体装置。 Ｄｖ−１．５×Ｄｂ＋０．２８＞０ ・・・ （３）
  4. 【請求項４】 前記チップ搭載用基板が、テープキャリ
    アであることを特徴とする請求項１〜３のいずれかに記
    載の半導体装置。
  5. 【請求項５】 請求項１〜４のいずれかに記載の半導体
    装置と、当該半導体装置の前記導電性ボールに対応する
    端子部を有する配線基板とを用意する工程と、 前記導電性ボールを前記端子部に接合することにより、
    前記半導体装置を前記配線基板に実装する工程と、 を含む半導体装置の配線基板への実装方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060024974A1 (en) * 2003-10-02 2006-02-02 Texas Instruments, Inc. Surface treatment for oxidation removal in integrated circuit package assemblies
US7142001B2 (en) * 2004-07-07 2006-11-28 Robert Bosch Gmbh Packaged circuit module for improved installation and operation
CN108735678B (zh) * 2018-07-27 2024-02-06 本源量子计算科技（合肥）股份有限公司 一种量子裸芯片立体封装结构及其封装方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442852A (en) * 1993-10-26 1995-08-22 Pacific Microelectronics Corporation Method of fabricating solder ball array
JP3844936B2 (ja) * 1999-03-26 2006-11-15 富士通株式会社 半導体装置
US6285560B1 (en) * 1999-09-20 2001-09-04 Texas Instruments Incorporated Method for increasing device reliability by selectively depopulating solder balls from a foot print of a ball grid array (BGA) package, and device so modified

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