JP2003203916A - Bipolar transistor and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタ、特に、高周波回路に用いられるディスクリート
のバイポーラトランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor, and more particularly to a discrete bipolar transistor used in a high frequency circuit.
【０００２】[0002]
【従来の技術】高周波回路に用いられるディスクリート
のバイポーラトランジスタは、図８に例示すように、ｎ
型半導体基板１と、半導体基板１上に形成されたｎ型エ
ピタキシャル層からなるコレクタ領域２と、コレクタ領
域２の表面に形成されたｐ+拡散層からなるベース領域
３と、ベース領域３の表面に形成されたｎ拡散層からな
るエミッタ領域４と、ベース領域３及びエミッタ領域４
の表面にそれぞれの領域の一部を露出するように形成さ
れた熱酸化膜５及びＣＶＤ酸化膜６とを備えている。ま
た、ベース領域３には接触抵抗を低減するためのｐ+拡
散層からなるベース拡散領域３ａが形成されており、ベ
ース拡散領域３ａの表面にはベース電極７が形成されて
いる。また、エミッタ領域４に電気的に接続されたポリ
シリコン層８及びエミッタ電極９と、ｎ型半導体基板１
に電気的に接続されたコレクタ電極１０とを備えてい
る。2. Description of the Related Art Discrete bipolar transistors used in high-frequency circuits have an n-type structure as shown in FIG.
-Type semiconductor substrate 1, collector region 2 formed of n-type epitaxial layer formed on semiconductor substrate 1, base region 3 formed of p + diffusion layer formed on the surface of collector region 2, and surface of base region 3 An emitter region 4 formed of an n-diffused layer, a base region 3 and an emitter region 4
A thermal oxide film 5 and a CVD oxide film 6 formed so as to expose a part of each region on the surface of the. In addition, a base diffusion region 3a made of a p + diffusion layer for reducing contact resistance is formed in the base region 3, and a base electrode 7 is formed on the surface of the base diffusion region 3a. Further, the polysilicon layer 8 and the emitter electrode 9 electrically connected to the emitter region 4, and the n-type semiconductor substrate 1
And a collector electrode 10 electrically connected to.
【０００３】このようなバイポーラトランジスタは、ｎ
型エピタキシャル層の表面を熱酸化して熱酸化膜５を形
成し、熱酸化膜５を介して不純物をイオン注入してベー
ス領域３及びエミッタ領域４を形成する。次に、熱酸化
膜５上にＣＶＤ酸化膜６を形成し、これらをエッチング
して、ベース領域３及びエミッタ領域４の一部を露出す
るようにコンタクトホールを形成する。そして、このコ
ンタクトホールにポリシリコンを積層しエッチングし
て、エミッタ領域４に電気的に接続されるポリシリコン
層８を形成し、その後、Ａｌ又はＡｌＳｉを積層しエッ
チングしてベース電極７及びエミッタ電極９を形成す
る。Such a bipolar transistor has n
The surface of the die epitaxial layer is thermally oxidized to form a thermal oxide film 5, and impurities are ion-implanted through the thermal oxide film 5 to form a base region 3 and an emitter region 4. Next, a CVD oxide film 6 is formed on the thermal oxide film 5, and these are etched to form a contact hole so as to expose a part of the base region 3 and the emitter region 4. Then, polysilicon is stacked in this contact hole and etched to form a polysilicon layer 8 electrically connected to the emitter region 4, and then Al or AlSi is stacked and etched to form the base electrode 7 and the emitter electrode. 9 is formed.
【０００４】熱酸化膜５上にＣＶＤ酸化膜６を形成する
のは、Ａｌ又はＡｌＳｉ層をエッチングする際に熱酸化
膜５が削られてベース領域３やエミッタ領域４が露出さ
れるのを防止するためである。The CVD oxide film 6 is formed on the thermal oxide film 5 in order to prevent the thermal oxide film 5 from being removed and the base region 3 and the emitter region 4 being exposed when the Al or AlSi layer is etched. This is because
【０００５】[0005]
【発明が解決しようとする課題】しかしＣＶＤ酸化膜６
は、ＣＶＤにより積層された酸化膜をアニールして形成
される。このアニール工程でベース領域３中の不純物が
深く拡散してしまい、ベース領域３が厚くなってしま
う。ベース領域３が厚くなると、エミッタ領域４からコ
レクタ領域２へキャリアが移動しにくくなり、バイポー
ラトランジスタを高周波で駆動することが困難になる。However, the CVD oxide film 6 is used.
Is formed by annealing oxide films stacked by CVD. In this annealing step, the impurities in the base region 3 are diffused deeply, and the base region 3 becomes thick. When the base region 3 becomes thicker, it becomes difficult for carriers to move from the emitter region 4 to the collector region 2, and it becomes difficult to drive the bipolar transistor at a high frequency.
【０００６】一方、不純物が深く拡散するのを防止すべ
くアニールする時間を短縮すると、ＣＶＤ酸化膜６が収
縮し、ＣＶＤ酸化膜６上に形成されたベース電極７又は
ポリシリコン層８が応力を受けて剥がれて浮いてしま
い、コンタクト抵抗が高くなることがある。さらに、Ｃ
ＶＤ酸化膜６からベース電極７が浮いてしまうと、Ａｌ
又はＡｌＳｉをエッチングしてベース電極７を形成する
際に、隙間からエッチングガスが侵入して、ベース電極
７を完全に除去してしまうこともある。ＣＶＤ酸化膜６
からポリシリコン層８及びエミッタ電極９が浮いてしま
うと、Ａｌ又はＡｌＳｉをエッチングしてエミッタ電極
９を形成する際に、隙間からエッチングガスが侵入し
て、エミッタ電極９を完全に除去してしまうこともあ
る。On the other hand, when the annealing time is shortened in order to prevent the impurities from deeply diffusing, the CVD oxide film 6 contracts, and the base electrode 7 or the polysilicon layer 8 formed on the CVD oxide film 6 is stressed. When it is received, it peels off and floats, which may increase the contact resistance. Furthermore, C
If the base electrode 7 floats from the VD oxide film 6, Al
Alternatively, when AlSi is etched to form the base electrode 7, the etching gas may enter through the gap and completely remove the base electrode 7. CVD oxide film 6
If the polysilicon layer 8 and the emitter electrode 9 are floated from above, when etching the Al or AlSi to form the emitter electrode 9, the etching gas penetrates through the gap to completely remove the emitter electrode 9. Sometimes.
【０００７】本発明の目的は、高周波回路に用いられる
ディスクリートのバイポーラトランジスタにおいて、ベ
ース領域を薄く形成して、高周波特性を改善することで
ある。An object of the present invention is to improve the high frequency characteristics by forming a thin base region in a discrete bipolar transistor used in a high frequency circuit.
【０００８】[0008]
【課題を解決するための手段】第１発明に係るバイポー
ラトランジスタは、半導体基板上に形成されるバイポー
ラトランジスタであって、第１〜第３領域と、熱酸化膜
と、接触層と、第１〜第３電極とを備えている。第１領
域は半導体基板上に形成されており、第１領域の表面に
は第２導電型の第２領域が形成され、さらに第２領域の
表面には第１導電型の第３領域が形成されている。ま
た、第３領域を露出する第１開口部と第２領域を露出す
る第２開口部とを有する熱酸化膜が形成されている。接
触層は、第１導電型であり、第１開口部を介して第３領
域に電気的に接続されている。第１電極は、接触層の表
面に形成されている。第２電極は、第２開口部を介して
第２領域に電気的に接続されている。第３電極は、半導
体基板の裏面に形成されている。A bipolar transistor according to a first aspect of the present invention is a bipolar transistor formed on a semiconductor substrate, which comprises first to third regions, a thermal oxide film, a contact layer, and a first layer. -The 3rd electrode is provided. The first region is formed on a semiconductor substrate, the second region of the second conductivity type is formed on the surface of the first region, and the third region of the first conductivity type is formed on the surface of the second region. Has been done. In addition, a thermal oxide film having a first opening exposing the third region and a second opening exposing the second region is formed. The contact layer is of the first conductivity type and is electrically connected to the third region via the first opening. The first electrode is formed on the surface of the contact layer. The second electrode is electrically connected to the second region via the second opening. The third electrode is formed on the back surface of the semiconductor substrate.
【０００９】第１発明に係るバイポーラトランジスタで
は、第２及び第３領域上には熱酸化膜のみが形成されて
おり、熱酸化膜の上にＣＶＤ酸化膜が形成されていな
い。この場合、ＣＶＤ酸化膜をアニールする工程によ
り、第２及び第３領域中の不純物が深い位置に拡散して
第２領域（ベース領域）が厚くなるのを防止することが
できる。この結果、バイポーラトランジスタの高周波特
性を改善し、高周波で駆動される携帯電話等のＶＣＯ
（電圧制御発信器）やチューナ回路に用いることができ
るようになる。In the bipolar transistor according to the first invention, only the thermal oxide film is formed on the second and third regions, and the CVD oxide film is not formed on the thermal oxide film. In this case, the step of annealing the CVD oxide film can prevent the impurities in the second and third regions from diffusing to a deep position and thickening the second region (base region). As a result, the high frequency characteristics of the bipolar transistor are improved, and VCOs for mobile phones driven at high frequencies are
It can be used in (voltage control oscillator) and tuner circuits.
【００１０】第２発明に係るバイポーラトランジスタ
は、第１発明のバイポーラトランジスタにおいて、熱酸
化膜は、アクティブ領域がそれ以外の領域よりも薄く形
成されている。バイポーラトランジスタでは、アクティ
ブ領域の外に第２及び第３電極への信号を中継するため
の大面積のパッド電極が形成される。アクティブ領域以
外の熱酸化膜を厚く形成することにより、アクティブ領
域の外に形成されたパッド電極による容量成分を低減
し、高周波特性が悪化するのを防止することができる。A bipolar transistor according to a second aspect of the present invention is the bipolar transistor of the first aspect, wherein the thermal oxide film is formed so that the active region is thinner than the other regions. In the bipolar transistor, a large area pad electrode for relaying signals to the second and third electrodes is formed outside the active region. By forming the thermal oxide film in a region other than the active region to be thick, it is possible to reduce the capacitance component due to the pad electrode formed outside the active region and prevent deterioration of the high frequency characteristics.
【００１１】第３発明に係るバイポーラトランジスタの
製造方法は、半導体基板上にバイポーラトランジスタを
製造する方法であって、以下の第１〜第８段階を含んで
いる。第１段階では、半導体基板上に第１導電型の第１
領域を形成し、第２段階では、第１領域の表面に第２導
電型の第２領域を形成し、第３段階では、第２領域の表
面に第１導電型の第３領域を形成する。第４段階では、
第３領域を露出する第１開口部と第２領域を露出する第
２開口部とを有する熱酸化膜を形成する。第５段階で
は、第１開口部を介して第３領域に電気的に接続される
第１導電型の接触層を形成し、第６段階では、接触層の
表面に第１電極を形成する。第７段階では、第２開口部
を介して第２領域に電気的に接続される第２電極を形成
する。第８段階では、半導体基板の裏面に第３電極を形
成する。A method of manufacturing a bipolar transistor according to a third aspect of the present invention is a method of manufacturing a bipolar transistor on a semiconductor substrate and includes the following first to eighth steps. In the first stage, a first conductive type first layer is formed on the semiconductor substrate.
A region is formed, in the second stage, a second region of the second conductivity type is formed on the surface of the first region, and in a third stage, a third region of the first conductivity type is formed on the surface of the second region. . In the fourth stage,
A thermal oxide film having a first opening that exposes the third region and a second opening that exposes the second region is formed. In the fifth step, a contact layer of the first conductivity type electrically connected to the third region through the first opening is formed, and in the sixth step, the first electrode is formed on the surface of the contact layer. In the seventh step, a second electrode electrically connected to the second region through the second opening is formed. In the eighth step, the third electrode is formed on the back surface of the semiconductor substrate.
【００１２】第３発明に係るバイポーラトランジスタの
製造方法では、第２及び第３領域の表面に熱酸化膜のみ
を形成してＣＶＤ酸化膜を形成しない。このため、ＣＶ
Ｄ酸化膜のアニール工程が必要なく、第２及び第３領域
の不純物が深い位置に拡散して第２領域（ベース領域）
が厚くなるのを防止することができる。この結果、バイ
ポーラトランジスタの高周波特性を改善し、高周波で駆
動される携帯電話等のＶＣＯ（電圧制御発信器）やチュ
ーナ回路に使用できるようになる。In the method of manufacturing the bipolar transistor according to the third aspect of the invention, only the thermal oxide film is formed on the surfaces of the second and third regions, and the CVD oxide film is not formed. Therefore, CV
There is no need for an annealing process of the D oxide film, and the impurities in the second and third regions are diffused to a deep position and the second region (base region) is diffused.
Can be prevented from becoming thick. As a result, the high frequency characteristics of the bipolar transistor can be improved, and the bipolar transistor can be used in a VCO (voltage controlled oscillator) or a tuner circuit of a mobile phone or the like driven at a high frequency.
【００１３】第４発明に係るバイポーラトランジスタの
製造方法は、第３発明に係るバイポーラトランジスタの
製造方法において、第４段階において、アクティブ領域
の熱酸化膜をそれ以外の領域よりも薄く形成する。例え
ば、半導体基板全体にわたり熱酸化膜を形成した後、ア
クティブ領域を形成すべき部分の熱酸化膜をエッチング
して薄くする。これにより、アクティブ領域の外に形成
する大面積のパッド電極の容量成分を低減し、高周波特
性が悪化するのを防止することができる。A method of manufacturing a bipolar transistor according to a fourth aspect is the method of manufacturing a bipolar transistor according to the third aspect, wherein in the fourth step, the thermal oxide film in the active region is formed thinner than the other regions. For example, after forming a thermal oxide film over the entire semiconductor substrate, the thermal oxide film in the portion where the active region is to be formed is etched and thinned. As a result, it is possible to reduce the capacitance component of the pad electrode having a large area formed outside the active region and prevent the high frequency characteristic from deteriorating.
【００１４】第５発明に係るバイポーラトランジスタの
製造方法は、第３発明に係るバイポーラトランジスタの
製造方法の第６及び第７段階において、第１及び第２電
極をＡｌ又はＡｌＳｉにより形成する。第６発明に係る
バイポーラトランジスタの製造方法は、第５発明に係る
バイポーラトランジスタの製造方法において、第１及び
第２電極をＡｌ又はＡｌＳｉにより形成する段階は、第
９段階と第１０段階とを含んでいる。第９段階では、Ｃ
ｌ2に添加ガスとしてＢＣｌ3、ＳｉＣｌ4又はＢＢｒ3を
２０〜４０ｗｔ％添加した混合ガスを用い、Ａｌとレジ
スト膜との選択比を１．５〜２．５とし、Ａｌ又はＡｌ
Ｓｉをエッチングする。その後、第１０段階では、Ｃｌ
2に添加ガスとしてＢＣｌ3、ＳｉＣｌ4又はＢＢｒ3を５
〜２０ｗｔ％添加した混合ガスを用い、Ａｌとレジスト
膜との選択比を２〜３、Ａｌと熱酸化膜との選択比を２
０〜１００とし、さらに、Ａｌ又はＡｌＳｉの残渣を取
り除く。In the bipolar transistor manufacturing method according to the fifth aspect of the present invention, the first and second electrodes are formed of Al or AlSi in the sixth and seventh steps of the bipolar transistor manufacturing method according to the third aspect of the invention. A method for manufacturing a bipolar transistor according to a sixth aspect is the method for manufacturing a bipolar transistor according to the fifth aspect, wherein the step of forming the first and second electrodes from Al or AlSi includes a ninth step and a tenth step. I'm out. In the ninth stage, C
A mixed gas obtained by adding BCl 3 , SiCl 4 or BBr 3 as an additive gas to l 2 in an amount of 20 to 40 wt% is used, and the selection ratio of Al to the resist film is set to 1.5 to 2.5.
Etch Si. Then, in the 10th stage, Cl
BCl 3 , SiCl 4 or BBr 3 as an additive gas to 2
Using a mixed gas added at ˜20 wt%, the selection ratio between Al and the resist film is 2-3, and the selection ratio between Al and the thermal oxide film is 2
0 to 100, and Al or AlSi residues are removed.
【００１５】このように、Ａｌ又はＡｌＳｉのエッチン
グを２つのステップ、即ち、メインエッチングステップ
（第９段階）とオーバエッチングステップ（第１０段
階）に分けて行うことにより、熱酸化膜上にＣＶＤ酸化
膜を形成しなくても、熱酸化膜にほとんど損傷を与えず
に第１及び第２電極を形成することができる。As described above, the Al or AlSi etching is divided into two steps, that is, the main etching step (the ninth step) and the overetching step (the tenth step), so that the CVD oxidation is performed on the thermal oxide film. Even if the film is not formed, the first and second electrodes can be formed with almost no damage to the thermal oxide film.
【００１６】[0016]
【発明の実施の形態】〔構成〕図１は、本発明の一実施
形態に係るバイポーラトランジスタの断面図である。こ
のバイポーラトランジスタは、ｎ型半導体基板１０と、
その上に形成されたコレクタ領域２０と、コレクタ領域
２０内に形成されたベース領域３０と、ベース領域３０
内に形成されたエミッタ領域４０と、ベース領域３０及
びエミッタ領域４０表面上にコンタクトホール５３，５
４を有する熱酸化膜５１，５２と、コンタクトホール５
３を介してベース領域３０上に形成されたベース電極８
１と、コンタクトホール５４を介してエミッタ領域４０
上に形成されたポリシリコン層７０と、ポリシリコン層
７０上に形成されたエミッタ電極８２とを備えている。
ここで、熱酸化膜５１，５２は、バイポーラトランジス
タのコレクタ、ベース、エミッタが形成されるアクティ
ブ領域に形成されたアクティブ熱酸化膜５１と、アクテ
ィブ領域以外のフィールド領域に形成されたフィールド
熱酸化膜５２とからなる。DESCRIPTION OF THE PREFERRED EMBODIMENTS [Structure] FIG. 1 is a sectional view of a bipolar transistor according to an embodiment of the present invention. This bipolar transistor includes an n-type semiconductor substrate 10 and
A collector region 20 formed thereon, a base region 30 formed in the collector region 20, and a base region 30
Contact holes 53, 5 are formed on the surfaces of the base region 30 and the emitter region 40 and the emitter region 40 formed inside.
4, thermal oxide films 51 and 52, and contact hole 5
Base electrode 8 formed on the base region 30 via
1 and the emitter region 40 through the contact hole 54.
It has a polysilicon layer 70 formed thereon and an emitter electrode 82 formed on the polysilicon layer 70.
Here, the thermal oxide films 51 and 52 are the active thermal oxide film 51 formed in the active region where the collector, base and emitter of the bipolar transistor are formed, and the field thermal oxide film formed in the field region other than the active region. And 52.
【００１７】本実施形態では、アクティブ熱酸化膜５１
上にＣＶＤ酸化膜が形成されない。これにより、従来の
ように、ＣＶＤ酸化膜のアニール時にベース領域３０内
の不純物が深く拡散するのを防止でき、ベース領域３０
を浅く形成することができる。従って、ベース領域３０
を薄くでき、エミッタ領域４０からコレクタ領域２０へ
キャリアが移動しやすくなり、バイポーラトランジスタ
を高周波で駆動できるようになる。また、本実施形態で
は、フィールド熱酸化膜５２がアクティブ熱酸化膜５１
よりも厚く形成されている。具体的には、アクティブ熱
酸化膜５１の膜厚を５００〜１０００Å、フィールド熱
酸化膜５２の膜厚を５０００〜１００００Åに形成す
る。通常、ベース電極８１及びエミッタ電極８２への信
号を中継するためのパッド電極は、アクティブ領域の外
に大面積に形成されるが、パッド電極の下のフィールド
熱酸化膜５２を厚く形成することにより、パッド電極に
よる容量成分が大きくなるのを防止できる。In this embodiment, the active thermal oxide film 51 is used.
No CVD oxide film is formed on top. As a result, it is possible to prevent the impurities in the base region 30 from being deeply diffused during annealing of the CVD oxide film as in the conventional case, and thus the base region 30 can be prevented.
Can be formed shallowly. Therefore, the base region 30
Can be made thin, carriers can easily move from the emitter region 40 to the collector region 20, and the bipolar transistor can be driven at a high frequency. Further, in the present embodiment, the field thermal oxide film 52 is the active thermal oxide film 51.
It is formed thicker than. Specifically, the active thermal oxide film 51 is formed to a film thickness of 500 to 1000Å, and the field thermal oxide film 52 is formed to a film thickness of 5000 to 10000Å. Normally, the pad electrode for relaying signals to the base electrode 81 and the emitter electrode 82 is formed in a large area outside the active region, but by forming the field thermal oxide film 52 below the pad electrode to be thick. It is possible to prevent the capacitance component due to the pad electrode from increasing.
【００１８】〔製造フロー〕以下、図２から図８を参照
して、本発明の一実施形態例に係るバイポーラトランジ
スタの製造フローを説明する。まず、図２に示すよう
に、ｎ型半導体基板１０の上にコレクタ領域となるｎ型
エピタキシャル層２０を形成し、熱酸化することにより
その表面に熱酸化膜５０を形成する。次に、図３に示す
ように、バイポーラトランジスタのアクティブ領域とな
る部分の熱酸化膜５０をエッチングして、アクティブ熱
酸化膜５１とフィールド熱酸化膜５２とを形成する。[Manufacturing Flow] The manufacturing flow of the bipolar transistor according to the embodiment of the present invention will be described below with reference to FIGS. 2 to 8. First, as shown in FIG. 2, an n-type epitaxial layer 20 serving as a collector region is formed on the n-type semiconductor substrate 10 and thermally oxidized to form a thermal oxide film 50 on the surface thereof. Next, as shown in FIG. 3, the thermal oxide film 50 in the portion which becomes the active region of the bipolar transistor is etched to form an active thermal oxide film 51 and a field thermal oxide film 52.
【００１９】次に、図４に示すように、熱酸化膜５１の
一部を露出するように熱酸化膜５１，５２上にレジスト
パターン５５を形成し、Ｂ粒子を１×１０19〜５×１０
20ａｔｏｍｓ／ｃｍ3の濃度でイオン注入する。次に、
レジストパターン５５を剥離した後、図５に示すよう
に、Ｂ粒子を熱酸化膜５１全体に浅く、１×１０16〜５
×１０17ａｔｏｍｓ／ｃｍ3の濃度でイオン注入し、ア
ニールすることにより、Ｂ粒子を活性化させてｐ+拡散
領域３１及びベース領域３０を形成する。Next, as shown in FIG. 4, a resist pattern 55 is formed on the thermal oxide films 51 and 52 so as to expose a part of the thermal oxide film 51, and B particles are added at 1 × 10 19 to 5 ×. 10
Ion implantation is performed at a concentration of 20 atoms / cm 3 . next,
After removing the resist pattern 55, as shown in FIG. 5, B particles are shallowly formed on the entire thermal oxide film 51 at 1 × 10 16 to 5 × 5.
Ions are implanted at a concentration of × 10 17 atoms / cm 3 and annealed to activate the B particles and form the p + diffusion region 31 and the base region 30.
【００２０】次に、図６に示すように、アクティブ熱酸
化膜５１をエッチングしてコンタクトホール５４を形成
し、熱酸化膜５１，５２上にポリシリコン層７０を形成
する。続いて、このポリシリコン層７０の上からＡｓ又
はＰ粒子をイオン注入しアニールすることにより、Ａｓ
粒子又はＰ粒子を活性化させてエミッタ領域４０を形成
する。Next, as shown in FIG. 6, the active thermal oxide film 51 is etched to form a contact hole 54, and a polysilicon layer 70 is formed on the thermal oxide films 51 and 52. Subsequently, As or P particles are ion-implanted from above the polysilicon layer 70 and annealed to obtain As.
The particles or P particles are activated to form the emitter region 40.
【００２１】次に、図７に示すように、ポリシリコン層
７０をエッチングしてエミッタ領域４０上にのみポリシ
リコン層７０を残す。続いて、アクティブ熱酸化膜５１
にコンタクトホール５３を形成し、Ａｌ又はＡｌＳｉ層
からなる金属層８０を形成する。そして、この金属層８
０上にレジストパターンを形成後エッチングして、図１
に示すようなベース電極８１及びエミッタ電極８２を形
成する。Next, as shown in FIG. 7, the polysilicon layer 70 is etched to leave the polysilicon layer 70 only on the emitter region 40. Then, the active thermal oxide film 51
Then, a contact hole 53 is formed therein, and a metal layer 80 made of an Al or AlSi layer is formed. And this metal layer 8
After forming a resist pattern on the surface of
A base electrode 81 and an emitter electrode 82 as shown in are formed.
【００２２】〔電極のエッチング〕Ａｌ又はＡｌＳｉ層
８０のエッチングは、スタートエッチングステップとメ
インエッチングステップとオーバエッチングステップと
を含むステップエッチング法により、エッチングレート
及び選択比を変化させて行う。以下、ステップエッチン
グ法による金属層８０のエッチングについて説明する。[Electrode Etching] The Al or AlSi layer 80 is etched by a step etching method including a start etching step, a main etching step, and an overetching step, while changing the etching rate and the selection ratio. Hereinafter, the etching of the metal layer 80 by the step etching method will be described.
【００２３】エッチングレートとレジスト膜に対する金
属層８０の選択比及び熱酸化膜５１，５２に対する金属
層８０の選択比を決定するパラメータとしては、チャン
バ内ガス圧、添加ガスの割合、バイアスの電力がある。
各ステップにおけるこれらのパラメータの変化のようす
を図９に示す。同図に示すように、メインエッチングス
テップでは、スタートエッチングステップよりも、エッ
チングガス圧を高くし、添加ガスＢＣｌ3を減少させて
レジスト膜に対する金属層８０の選択比を大きくする。
オーバエッチングステップでは、チャンバ内圧力をさら
に高くし、添加ガスＢＣｌ3を減少させることにより、
レジスト膜に対する金属層８０の選択比は同じに保った
まま、熱酸化膜５１，５２に対する金属層８０の選択比
を大きくする。これにより、熱酸化膜５１，５２の損傷
を抑えて、金属層８０をエッチングすることができる。The parameters for determining the etching rate, the selection ratio of the metal layer 80 to the resist film, and the selection ratio of the metal layer 80 to the thermal oxide films 51 and 52 are the gas pressure in the chamber, the ratio of the added gas, and the bias power. is there.
FIG. 9 shows changes in these parameters in each step. As shown in the figure, in the main etching step, the etching gas pressure is made higher and the additive gas BCl 3 is made lower than in the start etching step to increase the selection ratio of the metal layer 80 to the resist film.
In the over-etching step, the chamber pressure is further increased and the additive gas BCl 3 is reduced,
While maintaining the same selection ratio of the metal layer 80 to the resist film, the selection ratio of the metal layer 80 to the thermal oxide films 51 and 52 is increased. Thereby, the metal layer 80 can be etched while suppressing damage to the thermal oxide films 51 and 52.
【００２４】まず、混合ガスＢＣｌ3＋Ｃｌ2からなるエ
ッチングガスを、ベースプレッシャー５〜２０ｍｍＴｏ
ｒｒのチャンバ内に導入し、チャンバ内の圧力を１０〜
４０ｍｍＴｏｒｒに調整する。このとき、バイアスは印
加しない。なお、混合ガスとしては、ＳｉＣｌ4＋Ｃｌ2
又はＢＢｒ3＋Ｃｌ2を用いることもできる。次に、スタ
ートエッチングステップにより、金属層８０の表面に形
成された自然酸化膜Ａｌ2Ｏ3をエッチングする。このス
テップでは、スパッタエッチングレートを高めるため
に、添加ガスＢＣｌ3を増加させ、圧力を小さくする。
これにより垂直に入射するＣｌイオンの衝撃を大きく物
理反応を強くし、スパッタリング効果によりＡｌ2Ｏ3を
エッチングする。具体的には、チャンバ内圧力を１０〜
４０ｍｍＴｏｒｒに保ったまま、エッチングガスにおけ
る添加ガスＢＣｌ3の割合を４０〜９０ｗｔ％、バイア
スの電力を５０〜３００Ｗに設定する。このとき、レジ
スト膜に対する金属層８０の選択比は０．５〜２に調整
される。なお、エッチングガスとしてＳｉＣｌ4＋Ｃｌ2
又はＢＢｒ3＋Ｃｌ2を用いる場合、それぞれＳｉＣｌ4
又はＢＢｒ3の割合を４０〜９０ｗｔ％に調整する。First, an etching gas composed of a mixed gas BCl 3 + Cl 2 is applied with a base pressure of 5 to 20 mmTo.
It is introduced into the chamber of rr and the pressure in the chamber is adjusted to 10
Adjust to 40 mm Torr. At this time, no bias is applied. The mixed gas is SiCl 4 + Cl 2
Alternatively, BBr 3 + Cl 2 can be used. Next, in the start etching step, the natural oxide film Al 2 O 3 formed on the surface of the metal layer 80 is etched. In this step, the additive gas BCl 3 is increased and the pressure is decreased to increase the sputter etching rate.
As a result, the impact of Cl ions that are vertically incident is greatly increased and the physical reaction is strengthened, and Al 2 O 3 is etched by the sputtering effect. Specifically, the chamber pressure is set to 10
The ratio of the additive gas BCl 3 in the etching gas is set to 40 to 90 wt% and the power of the bias is set to 50 to 300 W while keeping 40 mmTorr. At this time, the selection ratio of the metal layer 80 to the resist film is adjusted to 0.5 to 2. The etching gas is SiCl 4 + Cl 2
Alternatively, when BBr 3 + Cl 2 is used, SiCl 4
Alternatively, the proportion of BBr 3 is adjusted to 40 to 90 wt%.
【００２５】次に、メインエッチングステップにより、
金属層８０をエッチングする。このステップでは、添加
ガスＢＣｌ3をスタートエッチングステップに比して減
少させることにより、Ａｌ又はＡｌＳｉのエッチングレ
ートを増加させる。また、スタートエッチングステップ
時よりもチャンバ内圧力を高くし、金属層８０の熱酸化
膜５１，５２に対する選択比を大きくする。具体的に
は、バイアスの電力を５０〜３００Ｗに保ったまま、圧
力を４０〜１００ｍｍＴｏｒｒに上げ、添加ガスＢＣｌ
3の割合を２０〜４０ｗｔ％に下げることにより、レジ
スト膜に対する金属層８０の選択比を１．５〜２．５に
調整する。金属層８０のエッチングが終了する時点は、
光電子倍増管等の光検出手段を用いて検出する。Next, by the main etching step,
The metal layer 80 is etched. In this step, the additive gas BCl 3 is decreased as compared with the start etching step to increase the etching rate of Al or AlSi. Further, the chamber internal pressure is made higher than in the start etching step, and the selection ratio of the metal layer 80 to the thermal oxide films 51, 52 is increased. Specifically, while maintaining the bias power at 50 to 300 W, the pressure is increased to 40 to 100 mmTorr and the added gas BCl is added.
The selection ratio of the metal layer 80 to the resist film is adjusted to 1.5 to 2.5 by reducing the ratio of 3 to 20 to 40 wt%. When the etching of the metal layer 80 is completed,
It is detected by using a photodetection means such as a photomultiplier tube.
【００２６】金属層８０のエッチングが終了する時点を
検出した後、さらにオーバエッチングステップによりエ
ッチングし、部分的に残っているＡｌ、ＡｌＳｉの残渣
を取り除く。このステップでも、ポリシリコン層７０の
下の熱酸化膜５１，５２をエッチングしないように、熱
酸化膜５１，５２に対する金属層８０の選択比を大きく
する。また、添加ガスＢＣｌ3の割合を小さくし分圧を
下げることにより、垂直に入射するＣｌ以外のイオンの
衝撃を小さくしてスパッタリング効果を弱める。具体的
には、チャンバ内圧力を１００〜２００ｍｍＴｏｒｒに
上げ、添加ガスＢＣｌ3の割合を５〜２０ｗｔ％に下
げ、バイアスの電力を４０〜３００Ｗに設定し、レジス
ト膜に対する金属層８０の選択比を２〜３、熱酸化膜５
１，５２に対する金属層８０の選択比を２０〜１００に
調整する。この条件で０．５〜１分の間オーバエッチン
グを行った場合、削られる熱酸化膜５１，５２の厚さは
１０Å以下である。After detecting the time when the etching of the metal layer 80 is completed, the metal layer 80 is further etched by an over-etching step to remove partially remaining Al and AlSi residues. Also in this step, the selection ratio of the metal layer 80 to the thermal oxide films 51 and 52 is increased so that the thermal oxide films 51 and 52 under the polysilicon layer 70 are not etched. Further, by reducing the proportion of the additive gas BCl 3 and decreasing the partial pressure, the impact of ions other than Cl that is vertically incident is reduced to weaken the sputtering effect. Specifically, the chamber internal pressure is raised to 100 to 200 mmTorr, the ratio of the additive gas BCl 3 is lowered to 5 to 20 wt%, the bias power is set to 40 to 300 W, and the selection ratio of the metal layer 80 to the resist film is set. 2-3, thermal oxide film 5
The selection ratio of the metal layer 80 to 1,52 is adjusted to 20 to 100. When overetching is performed for 0.5 to 1 minute under these conditions, the thickness of the thermal oxide films 51 and 52 to be cut is 10 Å or less.
【００２７】このように、メインエッチングステップに
おいてＡｌ又はＡｌＳｉからなる金属層８０をエッチン
グし、エッチングの終点を検出した後、さらにオーバエ
ッチングステップにおいて熱酸化膜５１，５２をほとん
どエッチングすることなく、Ａｌ等の残渣を確実に取り
除くことができる。これにより、熱酸化膜５１を保護す
るためのＣＶＤ酸化膜を形成する工程を省略することが
できる。As described above, after the metal layer 80 made of Al or AlSi is etched in the main etching step and the end point of the etching is detected, the thermal oxide films 51 and 52 are hardly etched in the overetching step. It is possible to reliably remove such residues. Thereby, the step of forming the CVD oxide film for protecting the thermal oxide film 51 can be omitted.
【００２８】〔まとめ〕本実施形態例によるバイポーラ
トランジスタでは、Ａｌ又はＡｌＳｉからなる金属層８
０をステップエッチングすることにより、その下の熱酸
化膜５１，５２の損傷を大幅に抑えることができる。こ
のため、熱酸化膜５１，５２の損傷を防止するためのＣ
ＶＤ酸化膜を形成する必要がない。[Summary] In the bipolar transistor according to the present embodiment, the metal layer 8 made of Al or AlSi is used.
By step-etching 0, the damage of the thermal oxide films 51 and 52 thereunder can be greatly suppressed. Therefore, C for preventing the thermal oxide films 51 and 52 from being damaged
There is no need to form a VD oxide film.
【００２９】ＣＶＤ酸化膜をアニールする工程がなくな
るので、アニール時の熱によりベース領域３０内の不純
物が深く拡散するのを防止することができ、薄いベース
領域３０を形成できるようになる。これにより、エミッ
タ領域４０からコレクタ領域２０へキャリアが移動し易
くなり、バイポーラトランジスタを高周波で駆動できる
ようになる。Since the step of annealing the CVD oxide film is eliminated, it is possible to prevent the impurities in the base region 30 from deeply diffusing due to heat during annealing, and it is possible to form the thin base region 30. As a result, carriers easily move from the emitter region 40 to the collector region 20, and the bipolar transistor can be driven at a high frequency.
【００３０】また、フィールド熱酸化膜５２がアクティ
ブ熱酸化膜５１よりも厚く形成されているので、ベース
電極８１及びエミッタ電極８２への信号を中継するため
のパッド電極の容量成分が大きくなるのを防止できる。Further, since the field thermal oxide film 52 is formed thicker than the active thermal oxide film 51, the capacitance component of the pad electrode for relaying the signal to the base electrode 81 and the emitter electrode 82 becomes large. It can be prevented.
【００３１】[0031]
【発明の効果】本発明によれば、ＣＶＤ酸化膜をアニー
ルする工程がないのでベース領域が深く広がるのを防止
できる。これにより、薄いベース領域を形成することが
でき、高周波特性を改善することができる。According to the present invention, since there is no step of annealing the CVD oxide film, it is possible to prevent the base region from spreading deep. Thereby, a thin base region can be formed and high frequency characteristics can be improved.
【図１】本発明の一実施形態例に係るバイポーラトラン
ジスタの断面図。FIG. 1 is a sectional view of a bipolar transistor according to an exemplary embodiment of the present invention.
【図２】本発明の一実施形態例に係るバイポーラトラン
ジスタの製造フロー（その１）。FIG. 2 is a manufacturing flow (1) of a bipolar transistor according to an embodiment of the present invention.
【図３】本発明の一実施形態例に係るバイポーラトラン
ジスタの製造フロー（その２）。FIG. 3 is a manufacturing flow (No. 2) of the bipolar transistor according to the embodiment of the present invention.
【図４】本発明の一実施形態例に係るバイポーラトラン
ジスタの製造フロー（その３）。FIG. 4 is a manufacturing flow (3) of the bipolar transistor according to the embodiment of the present invention.
【図５】本発明の一実施形態例に係るバイポーラトラン
ジスタの製造フロー（その４）。FIG. 5 is a manufacturing flow (4) of the bipolar transistor according to the embodiment of the present invention.
【図６】本発明の一実施形態例に係るバイポーラトラン
ジスタの製造フロー（その５）。FIG. 6 is a manufacturing flow (5) of the bipolar transistor according to the embodiment of the present invention.
【図７】本発明の一実施形態例に係るバイポーラトラン
ジスタの製造フロー（その６）。FIG. 7 is a manufacturing flow diagram (6) of the bipolar transistor according to the embodiment of the present invention.
【図８】ステップエッチング法における条件。FIG. 8 shows conditions in the step etching method.
【図９】従来のバイポーラトランジスタの断面図。FIG. 9 is a sectional view of a conventional bipolar transistor.
１０ 半導体基板 ２０ コレクタ領域（ｎ型エピタキシャル層） ３０ ベース領域 ４０ エミッタ領域 ５０ 熱酸化膜 ５１ アクティブ熱酸化膜 ５２ フィールド熱酸化膜 ５３，５４ コンタクトホール ７０ ポリシリコン層 ８１ ベース電極 ８２ エミッタ電極 １００ コレクタ電極 10 Semiconductor substrate 20 Collector region (n-type epitaxial layer) 30 base area 40 Emitter region 50 Thermal oxide film 51 Active thermal oxide film 52 field thermal oxide film 53, 54 contact holes 70 Polysilicon layer 81 Base electrode 82 Emitter electrode 100 collector electrode
Claims (6)
ンジスタであって、 前記半導体基板上に形成された第１導電型の第１領域
と、 前記第１領域の表面に形成された第２導電型の第２領域
と、 前記第２領域の表面に形成された第１導電型の第３領域
と、 前記第３領域を露出する第１開口部と前記第２領域を露
出する第２開口部とを有する熱酸化膜と、 前記第１開口部を介して前記第３領域に電気的に接続さ
れた第１導電型の接触層と、 前記接触層の表面に形成された第１電極と、 前記第２開口部を介して前記第２領域に電気的に接続さ
れた第２電極と、 前記半導体基板の裏面に形成された第３電極と、を備え
るバイポーラトランジスタ。1. A bipolar transistor formed on a semiconductor substrate, the first region having a first conductivity type formed on the semiconductor substrate, and the second conductivity type formed on a surface of the first region. Second region, a third region of the first conductivity type formed on the surface of the second region, a first opening exposing the third region, and a second opening exposing the second region. A thermal oxide film having: a contact layer of a first conductivity type electrically connected to the third region through the first opening; a first electrode formed on a surface of the contact layer; A bipolar transistor comprising: a second electrode electrically connected to the second region through a second opening; and a third electrode formed on the back surface of the semiconductor substrate.
外の領域よりも薄く形成された、請求項１に記載のバイ
ポーラトランジスタ。2. The bipolar transistor according to claim 1, wherein an active region of the thermal oxide film is formed thinner than other regions.
製造する方法であって、 前記半導体基板上に第１導電型の第１領域を形成する第
１段階と、 前記第１領域の表面に第２導電型の第２領域を形成する
第２段階と、 前記第２領域の表面に第１導電型の第３領域を形成する
第３段階と、 前記第３領域を露出する第１開口部と前記第２領域を露
出する第２開口部とを有する熱酸化膜を形成する第４段
階と、 前記第１開口部を介して前記第３領域に電気的に接続さ
れる第１導電型の接触層を形成する第５段階と、 前記接触層の表面に第１電極を形成する第６段階と、 前記第２開口部を介して前記第２領域に電気的に接続さ
れる第２電極を形成する第７段階と、 前記半導体基板の裏面に第３電極を形成する第８段階
と、を含むバイポーラトランジスタの製造方法。3. A method of manufacturing a bipolar transistor on a semiconductor substrate, comprising: a first step of forming a first region of a first conductivity type on the semiconductor substrate; and a second conductivity on a surface of the first region. A second step of forming a second region of a mold, a third step of forming a third region of the first conductivity type on the surface of the second region, a first opening exposing the third region, and the first opening. A fourth step of forming a thermal oxide film having a second opening exposing two areas, and a contact layer of the first conductivity type electrically connected to the third area through the first opening. A fifth step of forming, a sixth step of forming a first electrode on the surface of the contact layer, and a second step of forming a second electrode electrically connected to the second region through the second opening. A bipolar transistor including seven steps and an eighth step of forming a third electrode on the back surface of the semiconductor substrate. Method for producing a register.
化膜をそれ以外の領域よりも薄く形成する、請求項３に
記載のバイポーラトランジスタの製造方法。4. The method of manufacturing a bipolar transistor according to claim 3, wherein in the fourth step, the thermal oxide film in the active region is formed thinner than the other regions.
及び第２電極をＡｌ又はＡｌＳｉにより形成する、請求
項３に記載のバイポーラトランジスタの製造方法。5. The method of manufacturing a bipolar transistor according to claim 3, wherein in the sixth and seventh steps, the first electrode and the second electrode are formed of Al or AlSi.
Ｓｉにより形成する段階は、 Ｃｌ2に添加ガスとしてＢＣｌ3、ＳｉＣｌ4又はＢＢｒ3
を２０〜４０ｗｔ％添加した混合ガスを用い、Ａｌとレ
ジスト膜との選択比を１．５〜２．５とし、Ａｌ又はＡ
ｌＳｉをエッチングする第９段階と、 前記第９段階の後さらに、Ｃｌ2に添加ガスとしてＢＣ
ｌ3、ＳｉＣｌ4又はＢＢｒ3を５〜２０ｗｔ％添加した
混合ガスを用い、Ａｌとレジスト膜との選択比を２〜
３、Ａｌと熱酸化膜との選択比を２０〜１００とし、Ａ
ｌ又はＡｌＳｉの残渣を取り除く第１０段階と、を含む
請求項５に記載のバイポーラトランジスタの製造方法。6. The first electrode and the second electrode are made of Al or Al.
The step of forming with Si includes adding BCl 3 , SiCl 4 or BBr 3 as an additive gas to Cl 2.
20 to 40 wt% of a mixed gas is used, and the selection ratio of Al to the resist film is set to 1.5 to 2.5.
lSi etching step 9, and after the ninth step, Cl 2 is further added with BC as an additive gas.
l 3, the SiCl 4 or BBr 3 using 5 to 20 wt% additive was mixed gas, 2 selectivity ratio between Al and the resist film
3, the selection ratio of Al to the thermal oxide film is set to 20 to 100, and A
10. The method for manufacturing a bipolar transistor according to claim 5, further comprising a tenth step of removing a residue of 1 or AlSi.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| US10/248,321 US20030127707A1 (en) | 2002-01-09 | 2003-01-09 | Bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002002164A JP2003203916A (en) | 2002-01-09 | 2002-01-09 | Bipolar transistor and manufacturing method therefor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003203916A true JP2003203916A (en) | 2003-07-18 |
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ID=27642106
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269681A (en) * | 2005-03-23 | 2006-10-05 | Honda Motor Co Ltd | Junction type semiconductor device and method of manufacturing junction type semiconductor device |
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-
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Effective date: 20061017 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Effective date: 20070511 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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