JP2003198386A - インターリーブ装置及びインターリーブ方法、符号化装置及び符号化方法、並びに復号装置及び復号方法 - Google Patents
インターリーブ装置及びインターリーブ方法、符号化装置及び符号化方法、並びに復号装置及び復号方法Info
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Abstract
ーブ処理を実現する。 【解決手段】 データ送受信システムにおける符号化装
置及び/又は復号装置に適用されるインターリーバ10
0は、2バンクのシングルポートのRAM101 1,1
012と、これらのRAM1011,1012に対する
データの書き込み及び読み出しを制御する制御部103
とを有する。インターリーバ100は、入力データから
出力データへの置換が対称であり、且つ、2以上の整数
iと0以上i未満の整数j,kとに対して、iで除算し
た剰余がjになる任意の位置の入力データが、iで除算
した剰余がkになる位置に出力データとして出力される
ように、制御部103によってRAM1011,101
2に対するデータの書き込み及び読み出しを制御する。
Description
ータの順序を所定のアドレスにしたがって置換して並べ
替えて出力データとして出力するインターリーブ装置及
びインターリーブ方法、複数の要素符号をインターリー
ブ処理を介して並列又は縦列に連接して符号化を行う符
号化装置及び符号化方法、並びに複数の要素符号をイン
ターリーブ処理を介して並列又は縦列に連接して生成さ
れた符号の復号を行う復号装置及び復号方法に関する。
といった通信分野、及び地上波又は衛星ディジタル放送
といった放送分野の研究が著しく進められているが、そ
れに伴い、誤り訂正符号化及び復号の効率化を目的とし
て符号理論に関する研究も盛んに行われている。
シャノン(C. E. Shannon)の通信路符号化定理によっ
て与えられるシャノン限界が知られている。
界に近い性能を示す符号を開発することを目的として行
われている。近年では、シャノン限界に近い性能を示す
符号化方法として、例えば、いわゆるターボ符号と称さ
れる並列連接畳み込み符号(Parallel Concatenated Co
nvolutional Codes;以下、PCCCという。)や縦列
連接畳み込み符号(Serially Concatenated Convolutio
nal Codes;以下、SCCCという。)が開発されてい
る。
号方法についても研究が盛んに行われている。具体的に
は、連接符号における内符号の復号出力や繰り返し復号
法における各繰り返し復号動作の出力を軟出力とするこ
とで、シンボル誤り率を小さくする研究がなされてお
り、それに適した復号方法に関する研究が盛んに行われ
ている。例えば畳み込み符号等の所定の符号を復号した
際のシンボル誤り率を最小にする方法としては、「Bah
l, Cocke, Jelinek and Raviv, "Optimal decoding of
linear codes for minimizing symbol error rate", IE
EE Trans. Inf. Theory, vol. IT-20, pp. 284-287, Ma
r. 1974」に記載されているBCJRアルゴリズムが知
られている。このBCJRアルゴリズムにおいては、復
号結果として各シンボルを出力するのではなく、各シン
ボルの尤度を出力する。このような出力は、軟出力(so
ft-output)と呼ばれる。
ついて説明する。なお、以下の説明では、図20に示す
ように、ディジタル情報を図示しない送信装置が備える
符号化装置201によって畳み込み符号化し、その出力
を雑音のある無記憶通信路202を介して図示しない受
信装置に入力して、この受信装置が備える復号装置20
3によって復号し、観測する場合を考える。
ジスタの内容を表すM個のステート(遷移状態)をm
(0,1,・・・,M−1)で表し、時刻tのステート
をStで表す。また、1タイムスロットにkビットの情
報が入力されるものとすると、時刻tにおける入力をi
t=(it1,it2,・・・,itk)で表し、入力
系統をI1 T=(i1,i2,・・・,iT)で表す。
このとき、ステートm'からステートmへの遷移がある
場合には、その遷移に対応する情報ビットをi(m',
m)=(i1(m',m),i2(m',m),・・・,
ik(m',m))で表す。さらに、1タイムスロット
にnビットの符号が出力されるものとすると、時刻tに
おける出力をxt=(xt1,xt2,・・・,
xtn)で表し、出力系統をX1 T=(x1,x2,・
・・,xT)で表す。このとき、ステートm'からステ
ートmへの遷移がある場合には、その遷移に対応する符
号ビットをx(m',m)=(x1(m',m),x
2(m',m),・・・,xn(m',m))で表す。
は、ステートS0=0から始まり、X 1 Tを出力してS
T=0で終了するものとする。ここで、各ステート間の
遷移確率Pt(m|m')を次式(1)によって定義す
る。
{A|B}は、Bが生じた条件の下でのAが生じる条件
付き確率である。この遷移確率Pt(m|m')は、次
式(2)に示すように、入力iでステートm'からステ
ートmへと遷移するときに、時刻tでの入力itがiで
ある確率Pr{it=i}と等しいものである。
を入力とし、Y1 Tを出力する。ここで、1タイムスロ
ットにnビットの受信値が出力されるものとすると、時
刻tにおける出力をyt=(yt1,yt2,・・・,
ytn)で表し、Y1 T=(y1,y2,・・・,
yT)で表す。雑音のある無記憶通信路202の遷移確
率は、全てのt(1≦t≦T)について、次式(3)に
示すように、各シンボルの遷移確率Pr{yj|xj}
を用いて定義することができる。
する。この次式(4)に示すλtjは、Y1 Tを受信し
た際の時刻tでの入力情報の尤度を表し、本来求めるべ
き軟出力である。
(5)乃至次式(7)に示すような確率αt,βt,γ
tを定義する。なお、Pr{A;B}は、AとBとがと
もに生じる確率を表すものとする。
内容について、符号化装置201における状態遷移図で
あるトレリスを図21を用いて説明する。同図におい
て、α t−1は、符号化開始ステートS0=0から受信
値をもとに時系列順に算出した時刻t−1における各ス
テートの通過確率に対応する。また、βtは、符号化終
了ステートST=0から受信値をもとに時系列の逆順に
算出した時刻tにおける各ステートの通過確率に対応す
る。さらに、γtは、時刻tにおける受信値と入力確率
とをもとに算出した時刻tにステート間を遷移する各枝
の出力の受信確率に対応する。
と、軟出力λtjは、次式(8)のように表すことがで
きる。
て、次式(9)が成立する。
て、次式(10)が成立する。
立する。
アルゴリズムを適用して軟出力復号を行う場合には、こ
れらの関係に基づいて、図22に示す一連の工程を経る
ことによって軟出力λtを求める。
に、ステップS201において、y tを受信する毎に、
上式(9)及び上式(11)を用いて、確率α
t(m),γ t(m',m)を算出する。
02において、系列Y1 Tの全てを受信した後に、上式
(10)を用いて、全ての時刻tにおける各ステートm
について、確率βt(m)を算出する。
03において、ステップS201及びステップS202
において算出した確率αt,βt,γtを上式(8)に
代入し、各時刻tにおける軟出力λtを算出する。
を経ることにより、BCJRアルゴリズムを適用した軟
出力復号を行うことができる。
ムにおいては、確率を直接値として保持して演算を行う
必要があり、積演算を含むために演算量が大きいという
問題があった。そこで、演算量を削減する手法として、
「Robertson, Villebrun andHoeher, "A comparison of
optimal and sub-optimal MAP decoding algorithms o
perating in the domain", IEEE Int. Conf. on Commun
ications, pp. 1009-1013, June 1995」に記載されてい
るMax−Log−MAPアルゴリズム及びLog−M
APアルゴリズム(以下、Max−Log−BCJRア
ルゴリズム及びLog−BCJRアルゴリズムとい
う。)がある。
ズムについて説明する。Max−Log−BCJRアル
ゴリズムは、確率αt,βt,γt、及び軟出力λtを
自然対数を用いて対数表記し、次式(12)に示すよう
に、確率の積演算を対数の和演算に置き換えるととも
に、次式(13)に示すように、確率の和演算を対数の
最大値演算で近似するものである。なお、次式(13)
に示すmax(x,y)は、x,yのうち大きい値を有
するものを選択する関数である。
をIと略記し、αt,βt,γt,λtの自然対数値
を、それぞれ、次式(14)に示すように、Iαt,I
βt,Iγt,Iλtと表すものとする。なお、次式
(14)に示すsgnは、正負を識別する符号を示す定
数、すなわち、"+1"又は"−1"のいずれかである。
は、主に、確率αt,βt,γtが0乃至1の値をとる
ことから、一般に算出される対数尤度(log likelihoo
d)Iαt,Iβt,Iγtが負値をとることにある。
して構成される場合には、正負いずれの値をも処理可能
であるため、定数sgnは"+1"又は"−1"のいずれで
あってもよいが、復号装置203がハードウェアとして
構成される場合には、ビット数の削減を目的として、算
出される負値の正負識別符号を反転して正値として扱う
方が望ましい。
が対数尤度として負値のみを扱う系として構成される場
合には、"+1"をとり、復号装置203が対数尤度とし
て正値のみを扱う系として構成される場合には、"−1"
をとる。以下では、このような定数sgnを考慮したア
ルゴリズムの説明を行うものとする。
おいては、これらの対数尤度Iαt,Iβt,Iγ
tを、それぞれ、次式(15)乃至次式(17)に示す
ように近似する。ここで、次式(15)及び次式(1
6)に示すmsgn(x,y)は、定数sgnが"+1"
の場合には、x,yのうち大きい値を有するものを選択
する関数max(x,y)を示し、定数sgnが"−1"
の場合には、x,yのうち小さい値を有するものを選択
する関数min(x,y)を示すものである。次式(1
5)における右辺のステートm'における関数msgn
は、ステートmへの遷移が存在するステートm'の中で
求めるものとし、次式(16)における右辺のステート
m'における関数msgnは、ステートmからの遷移が
存在するステートm'の中で求めるものとする。
ズムにおいては、対数軟出力Iλtについても同様に、
次式(18)に示すように近似する。ここで、次式(1
8)における右辺第1項の関数msgnは、入力が"1"
のときにステートmへの遷移が存在するステートm'の
中で求め、第2項の関数msgnは、入力が"0"のとき
にステートmへの遷移が存在するステートm'の中で求
めるものとする。
Log−BCJRアルゴリズムを適用して軟出力復号を
行う場合には、これらの関係に基づいて、図23に示す
一連の工程を経ることによって軟出力λtを求める。
に、ステップS211において、y tを受信する毎に、
上式(15)及び上式(17)を用いて、対数尤度Iα
t(m)及びIγt(m',m)を算出する。
12において、系列Y1 Tの全てを受信した後に、上式
(16)を用いて、全ての時刻tにおける各ステートm
について、対数尤度Iβt(m)を算出する。
13において、ステップS211及びステップS212
において算出した対数尤度Iαt,Iβt,Iγtを上
式(18)に代入し、各時刻tにおける対数軟出力Iλ
tを算出する。
を経ることにより、Max−Log−BCJRアルゴリ
ズムを適用した軟出力復号を行うことができる。
ルゴリズムは、積演算が含まれないことから、BCJR
アルゴリズムと比較して、演算量を大幅に削減すること
ができる。
ついて説明する。Log−BCJRアルゴリズムは、M
ax−Log−BCJRアルゴリズムによる近似の精度
をより向上させたものである。具体的には、Log−B
CJRアルゴリズムは、上式(13)に示した確率の和
演算を次式(19)に示すように補正項を追加すること
で変形し、和演算の正確な対数値を求めるものである。
ここでは、このような補正をlog−sum補正と称す
るものとする。
演算をlog−sum演算と称するものとし、このlo
g−sum演算の演算子を、「S. S. Pietrobon, "Impl
ementation and performance of a turbo/MAP decode
r", Int. J. Satellite Commun., vol. 16, pp. 23-46,
Jan.-Feb. 1998」に記載されている記数法を踏襲し、
次式(20)に示すように、便宜上"#"(ただし、同論
文中では、"E"。)と表すものとする。
上述した定数sgnが"+1"の場合を示している。定数
sgnが"−1"の場合には、上式(19)及び上式(2
0)に相当する演算は、それぞれ、次式(21)及び次
式(22)に示すようになる。
算の演算子を、次式(23)に示すように、"#Σ"(た
だし、同論文中では、"E"。)と表すものとする。
JRアルゴリズムにおける対数尤度Iαt,Iβt及び
対数軟出力Iλtは、それぞれ、次式(24)乃至次式
(26)に示すように表すことができる。なお、対数尤
度Iγtは、上式(17)で表されるため、ここでは、
その記述を省略する。
トm'におけるlog−sum演算の累積加算演算は、
ステートmへの遷移が存在するステートm'の中で求め
るものとし、上式(25)における右辺のステートm'
におけるlog−sum演算の累積加算演算は、ステー
トmからの遷移が存在するステートm'の中で求めるも
のとする。また、上式(26)における右辺第1項のl
og−sum演算の累積加算演算は、入力が"1"のとき
にステートmへの遷移が存在するステートm'の中で求
め、第2項のlog−sum演算の累積加算演算は、入
力が"0"のときにステートmへの遷移が存在するステー
トm'の中で求めるものとする。
BCJRアルゴリズムを適用して軟出力復号を行う場合
には、これらの関係に基づいて、先に図23に示した一
連の工程を経ることによって軟出力λtを求めることが
できる。
に、ステップS211において、y t受信する毎に、上
式(24)及び上式(17)を用いて、対数尤度Iαt
(m),Iγt(m',m)を算出する。
12において、系列Y1 Tの全てを受信した後に、上式
(25)を用いて、全ての時刻tにおける各ステートm
について、対数尤度Iβt(m)を算出する。
13において、ステップS211及びステップS212
において算出した対数尤度Iαt,Iβt,Iγtを上
式(26)に代入し、各時刻tにおける対数軟出力Iλ
tを算出する。
を経ることにより、Log−BCJRアルゴリズムを適
用した軟出力復号を行うことができる。なお、上式(1
9)及び上式(21)において、右辺第2項に示す補正
項は、変数|x−y|に対する1次元の関数で表される
ことから、復号装置203は、この値を図示しないRO
M(Read Only Memory)等にテーブルとして予め記憶さ
せておくことにより、正確な確率計算を行うことができ
る。
は、Max−Log−BCJRアルゴリズムと比較する
と演算量は増えるものの積演算を含むものではなく、そ
の出力は、量子化誤差を除けば、BCJRアルゴリズム
の軟出力の対数値そのものに他ならない。
CJRアルゴリズム、Max−Log−BCJRアルゴ
リズム又はLog−BCJRアルゴリズムは、畳み込み
符号等のトレリス符号の復号を可能とするアルゴリズム
であるが、このトレリス符号を要素符号とし、複数の要
素符号化器をインターリーバを介して連接することによ
って生成される符号の復号にも適用することができる。
すなわち、BCJRアルゴリズム、Max−Log−B
CJRアルゴリズム又はLog−BCJRアルゴリズム
は、上述したPCCC又はSCCCや、これらのPCC
C又はSCCCを応用して多値変調と組み合わせ、信号
点の配置と誤り訂正符号の復号特性とを統括して考慮す
るターボ符号化変調(Turbo Trellis Coded Modulatio
n;以下、TTCMという。)又は縦列連接符号化変調
(Serial Concatenated Trellis Coded Modulation;以
下、SCTCMという。)の復号に適用することができ
る。
はSCTCMを復号する復号装置は、BCJRアルゴリ
ズム、Max−Log−BCJRアルゴリズム又はLo
g−BCJRアルゴリズムに基づく最大事後確率(Maxi
mum A Posteriori probability;MAP)復号を行う複
数の復号器をインターリーバを介して連接し、いわゆる
繰り返し復号を行うことになる。
ーバとして、RAM(Random Access Memory)等の記憶
素子に対してデータを書き込み、この書き込み順序と異
なる順序でデータを読み出すことにより、インターリー
ブを実現する。この場合、インターリーバとしては、デ
ータの格納用にインターリーブ長の2倍の容量を有する
記憶素子を用いる必要がある。
ット分のワード数のRAMを2バンク用いて、1フレー
ムが10タイムスロット分のインターリーブ長に相当す
る長さのデータをインターリーブする例について図24
乃至図29を用いて示す。ここでは、説明の便宜上、2
バンクのうち同図中上段に示すものをバンクAと称する
とともに、同図中下段に示すものをバンクBと称するも
のとする。また、ここでは、各バンクのRAMには、そ
れぞれ、同図中左側から0,1,2,・・・,9のアド
レスが割り当てられているものとする。さらに、同図に
おいては、データの書き込みを"W"で表し、データの読
み出しを"R"で表すものとする。
データをバンクAのRAMに対して書き込む。
すように、0タイムスロット目では、バンクAのRAM
におけるアドレス0の記憶領域に対して、データDD0
を書き込む。続いて、インターリーバは、1タイムスロ
ット目では、バンクAのRAMにおけるアドレス1の記
憶領域に対して、データDD1を書き込み、2タイムス
ロット目では、バンクAのRAMにおけるアドレス2の
記憶領域に対して、データDD2を書き込み、3タイム
スロット目では、バンクAのRAMにおけるアドレス3
の記憶領域に対して、データDD3を書き込む。同様
に、インターリーバは、各タイムスロット毎に、バンク
AのRAMにおける各アドレスの記憶領域に対して、デ
ータを書き込み、9タイムスロット目では、バンクAの
RAMにおけるアドレス9の記憶領域に対して、データ
DD9を書き込む。
レーム目のデータを、DD0,DD1,DD2,DD
3,DD4,DD5,DD6,DD7,DD8,DD9
の順序でバンクAのRAMに対して書き込む。
AMに対して書き込んだ1フレーム目のデータを書き込
み順序と異なる順序で読み出すとともに、2フレーム目
のデータをバンクBのRAMに対して書き込む。
すように、10タイムスロット目では、バンクAのRA
Mにおけるアドレス2の記憶領域、すなわち、2タイム
スロット目でデータDD2が書き込まれた記憶領域から
データDD2を読み出すとともに、バンクBのRAMに
おけるアドレス0の記憶領域に対して、データDD10
を書き込む。続いて、インターリーバは、11タイムス
ロット目では、バンクAのRAMにおけるアドレス9の
記憶領域、すなわち、9タイムスロット目でデータDD
9が書き込まれた記憶領域からデータDD9を読み出す
とともに、バンクBのRAMにおけるアドレス1の記憶
領域に対して、データDD11を書き込む。続いて、イ
ンターリーバは、12タイムスロット目では、バンクA
のRAMにおけるアドレス0の記憶領域、すなわち、0
タイムスロット目でデータDD0が書き込まれた記憶領
域からデータDD0を読み出すとともに、バンクBのR
AMにおけるアドレス2の記憶領域に対して、データD
D12を書き込む。続いて、インターリーバは、13タ
イムスロット目では、バンクAのRAMにおけるアドレ
ス5の記憶領域、すなわち、5タイムスロット目でデー
タDD5が書き込まれた記憶領域からデータDD5を読
み出すとともに、バンクBのRAMにおけるアドレス3
の記憶領域に対して、データDD13を書き込む。続い
て、インターリーバは、14タイムスロット目では、バ
ンクAのRAMにおけるアドレス4の記憶領域、すなわ
ち、4タイムスロット目でデータDD4が書き込まれた
記憶領域からデータDD4を読み出すとともに、バンク
BのRAMにおけるアドレス4の記憶領域に対して、デ
ータDD14を書き込む。
ように、15タイムスロット目では、バンクAのRAM
におけるアドレス3の記憶領域、すなわち、3タイムス
ロット目でデータDD3が書き込まれた記憶領域からデ
ータDD3を読み出すとともに、バンクBのRAMにお
けるアドレス5の記憶領域に対して、データDD15を
書き込む。続いて、インターリーバは、16タイムスロ
ット目では、バンクAのRAMにおけるアドレス8の記
憶領域、すなわち、8タイムスロット目でデータDD8
が書き込まれた記憶領域からデータDD8を読み出すと
ともに、バンクBのRAMにおけるアドレス6の記憶領
域に対して、データDD16を書き込む。続いて、イン
ターリーバは、17タイムスロット目では、バンクAの
RAMにおけるアドレス7の記憶領域、すなわち、7タ
イムスロット目でデータDD7が書き込まれた記憶領域
からデータDD7を読み出すとともに、バンクBのRA
Mにおけるアドレス7の記憶領域に対して、データDD
17を書き込む。続いて、インターリーバは、18タイ
ムスロット目では、バンクAのRAMにおけるアドレス
6の記憶領域、すなわち、6タイムスロット目でデータ
DD6が書き込まれた記憶領域からデータDD6を読み
出すとともに、バンクBのRAMにおけるアドレス8の
記憶領域に対して、データDD18を書き込む。そし
て、インターリーバは、19タイムスロット目では、バ
ンクAのRAMにおけるアドレス1の記憶領域、すなわ
ち、1タイムスロット目でデータDD1が書き込まれた
記憶領域からデータDD1を読み出すとともに、バンク
BのRAMにおけるアドレス9の記憶領域に対して、デ
ータDD19を書き込む。
クAのRAMに対して、DD0,DD1,DD2,DD
3,DD4,DD5,DD6,DD7,DD8,DD9
の順序で書き込んだ1フレーム目のデータを、書き込み
順序と異なる順序、すなわち、DD2,DD9,DD
0,DD5,DD4,DD3,DD8,DD7,DD
6,DD1の順序で全て読み出すとともに、2フレーム
目のデータを、DD10,DD11,DD12,DD1
3,DD14,DD15,DD16,DD17,DD1
8,DD19の順序でバンクBのRAMに対して書き込
む。
AMに対して書き込んだ2フレーム目のデータを書き込
み順序と異なる順序で読み出すとともに、3フレーム目
のデータをバンクAのRAMに対して書き込む。
すように、20タイムスロット目では、バンクBのRA
Mにおけるアドレス2の記憶領域、すなわち、12タイ
ムスロット目でデータDD12が書き込まれた記憶領域
からデータDD12を読み出すとともに、バンクAのR
AMにおけるアドレス0の記憶領域、すなわち、12タ
イムスロット目でデータDD0が読み出されて空いてい
る記憶領域に対して、データDD20を書き込む。続い
て、インターリーバは、21タイムスロット目では、バ
ンクBのRAMにおけるアドレス9の記憶領域、すなわ
ち、19タイムスロット目でデータDD19が書き込ま
れた記憶領域からデータDD19を読み出すとともに、
バンクAのRAMにおけるアドレス1の記憶領域、すな
わち、19タイムスロット目でデータDD1が読み出さ
れて空いている記憶領域に対して、データDD21を書
き込む。続いて、インターリーバは、22タイムスロッ
ト目では、バンクBのRAMにおけるアドレス0の記憶
領域、すなわち、10タイムスロット目でデータDD1
0が書き込まれた記憶領域からデータDD10を読み出
すとともに、バンクAのRAMにおけるアドレス2の記
憶領域、すなわち、10タイムスロット目でデータDD
2が読み出されて空いている記憶領域に対して、データ
DD22を書き込む。続いて、インターリーバは、23
タイムスロット目では、バンクBのRAMにおけるアド
レス5の記憶領域、すなわち、15タイムスロット目で
データDD15が書き込まれた記憶領域からデータDD
15を読み出すとともに、バンクAのRAMにおけるア
ドレス3の記憶領域、すなわち、15タイムスロット目
でデータDD3が読み出されて空いている記憶領域に対
して、データDD23を書き込む。続いて、インターリ
ーバは、24タイムスロット目では、バンクBのRAM
におけるアドレス4の記憶領域、すなわち、14タイム
スロット目でデータDD14が書き込まれた記憶領域か
らデータDD14を読み出すとともに、バンクAのRA
Mにおけるアドレス4の記憶領域、すなわち、14タイ
ムスロット目でデータDD4が読み出されて空いている
記憶領域に対して、データDD24を書き込む。
ように、25タイムスロット目では、バンクBのRAM
におけるアドレス3の記憶領域、すなわち、13タイム
スロット目でデータDD13が書き込まれた記憶領域か
らデータDD13を読み出すとともに、バンクAのRA
Mにおけるアドレス5の記憶領域、すなわち、13タイ
ムスロット目でデータDD5が読み出されて空いている
記憶領域に対して、データDD25を書き込む。続い
て、インターリーバは、26タイムスロット目では、バ
ンクBのRAMにおけるアドレス8の記憶領域、すなわ
ち、18タイムスロット目でデータDD18が書き込ま
れた記憶領域からデータDD18を読み出すとともに、
バンクAのRAMにおけるアドレス6の記憶領域、すな
わち、18タイムスロット目でデータDD6が読み出さ
れて空いている記憶領域に対して、データDD26を書
き込む。続いて、インターリーバは、27タイムスロッ
ト目では、バンクBのRAMにおけるアドレス7の記憶
領域、すなわち、17タイムスロット目でデータDD1
7が書き込まれた記憶領域からデータDD17を読み出
すとともに、バンクAのRAMにおけるアドレス7の記
憶領域、すなわち、17タイムスロット目でデータDD
7が読み出されて空いている記憶領域に対して、データ
DD27を書き込む。続いて、インターリーバは、28
タイムスロット目では、バンクBのRAMにおけるアド
レス6の記憶領域、すなわち、16タイムスロット目で
データDD16が書き込まれた記憶領域からデータDD
16を読み出すとともに、バンクAのRAMにおけるア
ドレス8の記憶領域、すなわち、16タイムスロット目
でデータDD8が読み出されて空いている記憶領域に対
して、データDD28を書き込む。そして、インターリ
ーバは、29タイムスロット目では、バンクBのRAM
におけるアドレス1の記憶領域、すなわち、11タイム
スロット目でデータDD11が書き込まれた記憶領域か
らデータDD11を読み出すとともに、バンクAのRA
Mにおけるアドレス9の記憶領域、すなわち、11タイ
ムスロット目でデータDD9が読み出されて空いている
記憶領域に対して、データDD29を書き込む。
クBのRAMに対して、DD10,DD11,DD1
2,DD13,DD14,DD15,DD16,DD1
7,DD18,DD19の順序で書き込んだ2フレーム
目のデータを、書き込み順序と異なる順序、すなわち、
DD12,DD19,DD10,DD15,DD14,
DD13,DD18,DD17,DD16,DD11の
順序で全て読み出すとともに、3フレーム目のデータ
を、DD20,DD21,DD22,DD23,DD2
4,DD25,DD26,DD27,DD28,DD2
9の順序でバンクAのRAMに対して書き込む。
AMに対して書き込んだ3フレーム目のデータを書き込
み順序と異なる順序で読み出すとともに、4フレーム目
のデータをバンクBのRAMに対して書き込む。
すように、30タイムスロット目では、バンクAのRA
Mにおけるアドレス2の記憶領域、すなわち、22タイ
ムスロット目でデータDD22が書き込まれた記憶領域
からデータDD22を読み出すとともに、バンクBのR
AMにおけるアドレス0の記憶領域、すなわち、22タ
イムスロット目でデータDD10が読み出されて空いて
いる記憶領域に対して、データDD30を書き込む。続
いて、インターリーバは、31タイムスロット目では、
バンクAのRAMにおけるアドレス9の記憶領域、すな
わち、29タイムスロット目でデータDD29が書き込
まれた記憶領域からデータDD29を読み出すととも
に、バンクBのRAMにおけるアドレス1の記憶領域、
すなわち、29タイムスロット目でデータDD11が読
み出されて空いている記憶領域に対して、データDD3
1を書き込む。続いて、インターリーバは、32タイム
スロット目では、バンクAのRAMにおけるアドレス0
の記憶領域、すなわち、20タイムスロット目でデータ
DD20が書き込まれた記憶領域からデータDD20を
読み出すとともに、バンクBのRAMにおけるアドレス
2の記憶領域、すなわち、20タイムスロット目でデー
タDD12が読み出されて空いている記憶領域に対し
て、データDD32を書き込む。そして、インターリー
バは、33タイムスロット目では、バンクAのRAMに
おけるアドレス5の記憶領域、すなわち、25タイムス
ロット目でデータDD25が書き込まれた記憶領域から
データDD25を読み出すとともに、バンクBのRAM
におけるアドレス3の記憶領域、すなわち、25タイム
スロット目でデータD13が読み出されて空いている記
憶領域に対して、データDD33を書き込む。
クAのRAMに対して、DD20,DD21,DD2
2,DD23,DD24,DD25,DD26,DD2
7,DD28,DD29の順序で書き込んだ3フレーム
目のデータを、書き込み順序と異なる順序、すなわち、
DD22,DD29,DD20,DD25,・・・の順
序で全て読み出すとともに、4フレーム目のデータを、
DD30,DD31,DD32,DD33,・・・の順
序でバンクBのRAMに対して書き込む。
リーブ長と同じ容量を有するRAMを2バンク、すなわ
ち、インターリーブ長の2倍の容量を有するRAMを用
い、一方のバンクに対してデータを書き込むとともに、
この書き込み順序と異なる順序で他方のバンクからデー
タを読み出すといった動作を、2つのバンクの間で切り
替えることにより、データの書き込みと読み出しとを連
続的に行うインターリーブを実現することができる。こ
のとき、インターリーバは、上述したように、RAMに
対してデータをシーケンシャルな順序で書き込む一方
で、RAMに書き込まれたデータの読み出しについて
は、読み出し順序を所定の回路によって発生してもよ
く、読み出し順序としてのインターリーブパターンを所
定の記憶媒体に格納しておき、このインターリーブパタ
ーンを読み出すようにしてもよい。また、インターリー
バは、これとは逆に、RAMに対するデータの書き込み
については、書き込み順序を所定の回路によって発生す
るか、又は書き込み順序としてのインターリーブパター
ンを所定の記憶媒体に格納しておき、このインターリー
ブパターンを読み出す一方で、RAMに書き込まれたデ
ータをシーケンシャルな順序で読み出すようにしてもよ
い。
CC、SCCC、TTCM又はSCTCMを復号する復
号装置に適用する場合には、インターリーバとしては、
インターリーブ長が長いものを用いるほど、符号の性能
が向上することが知られている。
たように、データの書き込み順序と読み出し順序とが異
なるために、インターリーブするデータをインターリー
バ長の記憶素子に対して一旦書き込むとともに、既に記
憶素子に対して書き込まれたデータを読み出すという操
作を必要とすることから、データの格納用にインターリ
ーブ長の2倍の容量を有する記憶素子を用いる必要があ
った。したがって、このようなインターリーバを復号装
置に適用する場合には、インターリーバのインターリー
ブ長が長いほど、当該復号装置を占める記憶素子の大き
さが増大し、当該復号装置の回路規模も増大するといっ
た問題があった。
SCTCMによる符号化を行う符号化装置においても、
インターリーバは必須の構成となることから、インター
リーバを符号化装置に適用した場合にも、インターリー
バのインターリーブ長が長いほど、当該符号化装置を占
める記憶素子の大きさが増大し、当該符号化装置の回路
規模も増大するといった問題があった。
たものであり、回路規模の削減を図ることができ、優れ
た利便を提供することができるインターリーブ装置及び
インターリーブ方法、これらのインターリーブ装置及び
インターリーブ方法を適用して符号の性能を維持しつつ
PCCC、SCCC、TTCM又はSCTCMによる符
号化を行うことができる符号化装置及び符号化方法、並
びにこれらのインターリーブ装置及びインターリーブ方
法を適用して繰り返し復号を行うことができる復号装置
及び復号方法を提供することを目的とする。
本発明にかかるインターリーブ装置は、入力された入力
データの順序を所定のアドレスにしたがって置換して並
べ替えて出力データとして出力するインターリーブ装置
であって、データを記憶する記憶手段と、入力データか
ら出力データへの置換が対称であり、且つ、2以上の整
数iと0以上i未満の整数j,kとに対して、iで除算
した剰余がjになる任意の位置の入力データが、iで除
算した剰余がkになる位置に出力データとして出力され
るように、記憶手段に対するデータの書き込み及び読み
出しを制御する制御手段とを備えることを特徴としてい
る。
装置は、入力データから出力データへの置換が対称であ
り、且つ、2以上の整数iと0以上i未満の整数j,k
とに対して、iで除算した剰余がjになる任意の位置の
入力データが、iで除算した剰余がkになる位置に出力
データとして出力されるように、制御手段によって記憶
手段に対するデータの書き込み及び読み出しを制御す
る。
かるインターリーブ方法は、入力された入力データの順
序を所定のアドレスにしたがって置換して並べ替えて出
力データとして出力するインターリーブ方法であって、
入力データを入力する入力工程と、入力データから出力
データへの置換が対称であり、且つ、2以上の整数iと
0以上i未満の整数j,kとに対して、iで除算した剰
余がjになる任意の位置の入力データが、iで除算した
剰余がkになる位置に出力データとして出力されるよう
に、データを記憶する記憶手段に対するデータの書き込
み及び読み出しを制御する制御工程と、出力データを出
力する出力工程とを備えることを特徴としている。
方法は、入力データから出力データへの置換が対称であ
り、且つ、2以上の整数iと0以上i未満の整数j,k
とに対して、iで除算した剰余がjになる任意の位置の
入力データが、iで除算した剰余がkになる位置に出力
データとして出力されるように、記憶手段に対するデー
タの書き込み及び読み出しを制御する。
かかる符号化装置は、複数の要素符号をインターリーブ
処理を介して並列又は縦列に連接して符号化を行う符号
化装置であって、入力されたデータに対して所定の符号
化を行う複数の要素符号化手段と、並列又は縦列に連接
される複数の要素符号化手段のそれぞれの間に設けら
れ、入力された入力データの順序を所定のアドレスにし
たがって置換して並べ替えて出力データとして出力する
インターリーブ手段とを備え、インターリーブ手段は、
データを記憶する記憶手段と、入力データから出力デー
タへの置換が対称であり、且つ、2以上の整数iと0以
上i未満の整数j,kとに対して、iで除算した剰余が
jになる任意の位置の入力データが、iで除算した剰余
がkになる位置に出力データとして出力されるように、
記憶手段に対するデータの書き込み及び読み出しを制御
する制御手段とを有することを特徴としている。
各要素符号化手段の間に設けられるインターリーブ手段
により、入力データから出力データへの置換が対称であ
り、且つ、2以上の整数iと0以上i未満の整数j,k
とに対して、iで除算した剰余がjになる任意の位置の
入力データが、iで除算した剰余がkになる位置に出力
データとして出力されるように、記憶手段に対するデー
タの書き込み及び読み出しを制御したインターリーブ処
理を行う。
明にかかる符号化方法は、複数の要素符号をインターリ
ーブ処理を介して並列又は縦列に連接して符号化を行う
符号化方法であって、入力されたデータに対して所定の
符号化を行う複数の要素符号化工程と、並列又は縦列に
連接される複数の要素符号化工程のそれぞれの間に行わ
れ、入力された入力データの順序を所定のアドレスにし
たがって置換して並べ替えて出力データとして出力する
インターリーブ工程とを備え、インターリーブ工程は、
入力データを入力する入力工程と、入力データから出力
データへの置換が対称であり、且つ、2以上の整数iと
0以上i未満の整数j,kとに対して、iで除算した剰
余がjになる任意の位置の入力データが、iで除算した
剰余がkになる位置に出力データとして出力されるよう
に、データを記憶する記憶手段に対するデータの書き込
み及び読み出しを制御する制御工程と、出力データを出
力する出力工程とを有することを特徴としている。
各要素符号化工程の間に行われるインターリーブ工程に
て、入力データから出力データへの置換が対称であり、
且つ、2以上の整数iと0以上i未満の整数j,kとに
対して、iで除算した剰余がjになる任意の位置の入力
データが、iで除算した剰余がkになる位置に出力デー
タとして出力されるように、記憶手段に対するデータの
書き込み及び読み出しを制御したインターリーブ処理を
行う。
かる復号装置は、複数の要素符号をインターリーブ処理
を介して並列又は縦列に連接して生成された符号の復号
を行う復号装置であって、複数の要素符号に対応して設
けられ、軟入力とされる受信値及び事前確率情報を入力
して軟出力復号を行い、各時刻における軟出力及び/又
は外部情報を生成する複数の軟出力復号手段と、これら
の軟出力復号手段によって生成された外部情報を入力
し、符号化におけるインターリーブ処理と同一の置換位
置情報に基づいて、外部情報の順序を所定のアドレスに
したがって置換して並べ替えるインターリーブ処理、又
は符号化におけるインターリーブ処理によって並べ替え
られた情報の配列を元に戻すように、外部情報の順序を
所定のアドレスにしたがって置換して並べ替えるデイン
ターリーブ処理を行うインターリーブ手段とを備え、イ
ンターリーブ手段は、データを記憶する記憶手段と、入
力された入力データから出力する出力データへの置換が
対称であり、且つ、2以上の整数iと0以上i未満の整
数j,kとに対して、iで除算した剰余がjになる任意
の位置の入力データが、iで除算した剰余がkになる位
置に出力データとして出力されるように、記憶手段に対
するデータの書き込み及び読み出しを制御する制御手段
とを有することを特徴としている。
ンターリーブ手段により、入力データから出力データへ
の置換が対称であり、且つ、2以上の整数iと0以上i
未満の整数j,kとに対して、iで除算した剰余がjに
なる任意の位置の入力データが、iで除算した剰余がk
になる位置に出力データとして出力されるように、記憶
手段に対するデータの書き込み及び読み出しを制御した
インターリーブ処理又はデインターリーブ処理を行う。
かかる復号方法は、複数の要素符号をインターリーブ処
理を介して並列又は縦列に連接して生成された符号の復
号を行う復号方法であって、複数の要素符号に対応して
設けられ、軟入力とされる受信値及び事前確率情報を入
力して軟出力復号を行い、各時刻における軟出力及び/
又は外部情報を生成する複数の軟出力復号工程と、これ
らの軟出力復号工程にて生成された外部情報を入力し、
符号化におけるインターリーブ処理と同一の置換位置情
報に基づいて、外部情報の順序を所定のアドレスにした
がって置換して並べ替えるインターリーブ処理、又は符
号化におけるインターリーブ処理によって並べ替えられ
た情報の配列を元に戻すように、外部情報の順序を所定
のアドレスにしたがって置換して並べ替えるデインター
リーブ処理を行うインターリーブ工程とを備え、インタ
ーリーブ工程は、データを入力する入力工程と、この入
力工程にて入力された入力データから出力する出力デー
タへの置換が対称であり、且つ、2以上の整数iと0以
上i未満の整数j,kとに対して、iで除算した剰余が
jになる任意の位置の入力データが、iで除算した剰余
がkになる位置に出力データとして出力されるように、
データを記憶する記憶手段に対するデータの書き込み及
び読み出しを制御する制御工程と、出力データを出力す
る出力工程とを有することを特徴としている。
ンターリーブ工程にて、入力データから出力データへの
置換が対称であり、且つ、2以上の整数iと0以上i未
満の整数j,kとに対して、iで除算した剰余がjにな
る任意の位置の入力データが、iで除算した剰余がkに
なる位置に出力データとして出力されるように、記憶手
段に対するデータの書き込み及び読み出しを制御したイ
ンターリーブ処理又はデインターリーブ処理を行う。
実施の形態について図面を参照しながら詳細に説明す
る。
ィジタル情報を図示しない送信装置が備える符号化装置
1によって符号化し、その出力を雑音のある無記憶通信
路2を介して図示しない受信装置に入力して、この受信
装置が備える復号装置3によって復号する通信モデルに
適用したデータ送受信システムである。
化装置1は、畳み込み符号等のトレリス符号を要素符号
とする並列連接畳み込み符号(Parallel Concatenated
Convolutional Codes;以下、PCCCという。)又は
縦列連接畳み込み符号(Serially Concatenated Convol
utional Codes;以下、SCCCという。)や、これら
のPCCC又はSCCCを応用して多値変調と組み合わ
せたターボ符号化変調(Turbo Trellis Coded Modulati
on;以下、TTCMという。)又は縦列連接符号化変調
(Serial Concatenated Trellis Coded Modulation;以
下、SCTCMという。)を行うものとして構成され
る。これらの符号化は、いわゆるターボ符号化(Turbo
coding)の一種として知られているものであって、符号
化装置1は、複数の要素符号化器と、入力されたデータ
を並べ替えるインターリーバとを連接することにより、
ターボ符号化を行うものとして構成される。
て符号化がなされた符号の復号を行うものであって、
「Bahl, Cocke, Jelinek and Raviv, "Optimal decodin
g of linear codes for minimizing symbol error rat
e", IEEE Trans. Inf. Theory,vol. IT-20, pp. 284-28
7, Mar. 1974」に記載されているBCJRアルゴリズ
ム、「Robertson, Villebrun and Hoeher, "A comparis
on of optimal and sub-optimal MAP decoding algorit
hms operating in the domain", IEEE Int. Conf.on Co
mmunications, pp. 1009-1013, June 1995」に記載され
ているMax−Log−MAPアルゴリズム又はLog
−MAPアルゴリズム(以下、Max−Log−BCJ
Rアルゴリズム又はLog−BCJRアルゴリズムとい
う。)に基づく最大事後確率(Maximum A Posteriori p
robability;以下、MAPという。)復号を行い、いわ
ゆる事後確率情報(a posteriori probability informa
tion)に対応する軟出力(soft-output)及び/又はい
わゆる外部情報(extrinsic information)を求める複
数の軟出力復号回路と、入力されたデータを並べ替える
インターリーバとを連接することにより、繰り返し復号
を行うものとして構成される。
においては、インターリーバが、入力データから出力デ
ータへの置換が対称であり、且つ、偶数番目の入力デー
タは偶数番目に出力されるとともに、奇数番目の入力デ
ータは奇数番目に出力されるアドレスにしたがった置換
を行うものであり、シーケンシャルな順次読み出しとア
ドレスにしたがったランダムな読み出しとをフレーム毎
に交互に行うことにより、インターリーブ長と同じ容量
の記憶素子を用いるのみで連続的なインターリーブを実
現することができるものである。
に、本発明の詳細な説明に先立って、図2及び図3に示
すPCCCによる符号化・復号を行う符号化装置1'及
び復号装置3'と、図4及び図5に示すSCCCによる
符号化・復号を行う符号化装置1''及び復号装置3''と
について説明する。これらの符号化装置1',1''は、
符号化装置1の例として位置付けられるものであり、復
号装置3',3''は、復号装置3の例として位置付けら
れるものである。
装置1'と、この符号化装置1'による符号の復号を行う
復号装置3'とについて説明する。
に、入力されたデータを遅延させる遅延器11と、畳み
込み演算を行う2つの畳み込み符号化器12,14と、
入力されたデータの順序を並べ替えるインターリーバ1
3とを備えるものがある。この符号化装置1'は、入力
された1ビットの入力データD1に対して、符号化率
が"1/3"の並列連接畳み込み演算を行い、3ビットの
出力データD4,D5,D6を生成し、例えば2相位相
(Binary Phase Shift Keying;以下、BPSKとい
う。)変調方式や4相位相(Quadrature Phase Shift K
eying;以下、QPSKという。)変調方式による変調
を行う図示しない変調器を介して外部に出力する。
4,D5,D6が出力されるタイミングを合わせるため
に備えられるものであり、1ビットの入力データD1を
入力すると、この入力データD1をインターリーバ13
が要する処理時間と同時間だけ遅延させる。遅延器11
は、遅延させて得られた遅延データD2を、出力データ
D4として外部に出力するとともに、後段の畳み込み符
号化器12に供給する。
出力された1ビットの遅延データD2を入力すると、こ
の遅延データD2に対して畳み込み演算を行い、演算結
果を出力データD5として外部に出力する。
からなる入力データD1を入力し、この入力データD1
を構成する各ビットの順序を並べ替え、生成したインタ
ーリーブデータD3を後段の畳み込み符号化器14に供
給する。
13から供給される1ビットのインターリーブデータD
3を入力すると、このインターリーブデータD3に対し
て畳み込み演算を行い、演算結果を出力データD6とし
て外部に出力する。
入力データD1を入力すると、この入力データD1を組
織成分の出力データD4として、遅延器11を介してそ
のまま外部に出力するとともに、畳み込み符号化器12
による遅延データD2の畳み込み演算の結果得られる出
力データD5と、畳み込み符号化器14によるインター
リーブデータD3の畳み込み演算の結果得られる出力デ
ータD6とを外部に出力することにより、全体として、
符号化率が"1/3"の並列連接畳み込み演算を行う。こ
の符号化装置1'によって符号化されたデータは、図示
しない変調器によって所定の変調方式に基づいて信号点
のマッピングが行われ、無記憶通信路2を介して受信装
置に出力される。
行う復号装置3'としては、図3に示すように、軟出力
復号を行う2つの軟出力復号回路15,17と、入力さ
れたデータの順序を並べ替えるインターリーバ16と、
入力されたデータの順序を元に戻す2つのデインターリ
ーバ18,20と、2つのデータを加算する加算器19
とを備えるものがある。この復号装置3'は、無記憶通
信路2上で発生したノイズの影響によって軟入力(soft
-input)とされる受信値D7から符号化装置1'におけ
る入力データD1を推定し、復号データD13として出
力する。
おける畳み込み符号化器12に対応して備えられるもの
であり、上述したBCJRアルゴリズム、Max−Lo
g−BCJRアルゴリズム又はLog−BCJRアルゴ
リズムに基づくMAP復号を行う。すなわち、軟出力復
号回路15は、軟入力の受信値D7を入力するととも
に、デインターリーバ18から出力された軟入力の情報
ビットに対する事前確率情報(a priori probability i
nformation)D8を入力し、これらの受信値D7と事前
確率情報D8とを用いて、軟出力復号を行う。そして、
軟出力復号回路15は、符号の拘束条件によって求めら
れる情報ビットに対する外部情報D9を生成し、この外
部情報D9を後段のインターリーバ16に軟出力として
出力する。
5から出力された軟入力である情報ビットに対する外部
情報D9に対して、符号化装置1'におけるインターリ
ーバ13と同一の置換位置情報に基づいたインターリー
ブを施す。インターリーバ16は、インターリーブして
得られたデータを後段の軟出力復号回路17における情
報ビットに対する事前確率情報D10として出力すると
ともに、後段の加算器19に出力する。
おける畳み込み符号化器14に対応して備えられるもの
であり、軟出力復号回路15と同様に、BCJRアルゴ
リズム、Max−Log−BCJRアルゴリズム又はL
og−BCJRアルゴリズムに基づくMAP復号を行
う。すなわち、軟出力復号回路17は、軟入力の受信値
D7を入力するとともに、インターリーバ16から出力
された軟入力の情報ビットに対する事前確率情報D10
を入力し、これらの受信値D7と事前確率情報D10と
を用いて、軟出力復号を行う。そして、軟出力復号回路
17は、符号の拘束条件によって求められる情報ビット
に対する外部情報D11を生成し、この外部情報D11
をデインターリーバ18に軟出力として出力するととも
に、加算器19に出力する。
におけるインターリーバ13によってインターリーブさ
れたインターリーブデータD3のビット配列を、元の入
力データD1のビット配列に戻すように、軟出力復号回
路17から出力される軟入力の外部情報D11にデイン
ターリーブを施す。デインターリーバ18は、デインタ
ーリーブして得られたデータを軟出力復号回路15にお
ける情報ビットに対する事前確率情報D8として出力す
る。
力された軟入力の情報ビットに対する事前確率情報D1
0と、軟出力復号回路17から出力された情報ビットに
対する外部情報D11とを加算する。加算器19は、得
られたデータD12を後段のデインターリーバ20に軟
出力として出力する。
におけるインターリーバ13によってインターリーブさ
れたインターリーブデータD3のビット配列を、元の入
力データD1のビット配列に戻すように、加算器19か
ら出力される軟出力のデータD12にデインターリーブ
を施す。デインターリーバ20は、デインターリーブし
て得られたデータを復号データD13として外部に出力
する。
における畳み込み符号化器12,14のそれぞれに対応
する軟出力復号回路15,17を備えることにより、復
号複雑度が高い符号を複雑度の小さい要素に分解し、軟
出力復号回路15,17の間の相互作用によって特性を
逐次的に向上させることができる。復号装置3'は、受
信値D7を受信すると、所定の繰り返し回数での繰り返
し復号を行い、この復号動作の結果得られた軟出力の外
部情報に基づいて、復号データD13を出力する。
装置は、符号化装置1'の最終段に、例えば8相位相(8
-Phase Shift Keying;以下、8PSKという。)変調
方式による変調を行う変調器を備えることによって実現
することができる。また、TTCMによる符号の復号を
行う復号装置は、復号装置3'と同様の構成で実現する
ことができ、受信値として、同相成分及び直交成分のシ
ンボルを直接入力することになる。
化装置1''と、この符号化装置1''による符号の復号を
行う復号装置3''とについて説明する。
に、外符号と呼ばれる符号の符号化を行う畳み込み符号
化器31と、入力されたデータの順序を並べ替えるイン
ターリーバ32と、内符号と呼ばれる符号の符号化を行
う畳み込み符号化器33とを備えるものがある。この符
号化装置1''は、入力された1ビットの入力データD2
1に対して、符号化率が"1/3"の縦列連接畳み込み演
算を行い、3ビットの出力データD26,D27,D2
8を生成し、例えばBPSK変調方式やQPSK変調方
式による変調を行う図示しない変調器を介して外部に出
力する。
データD21を入力すると、この入力データD21に対
して畳み込み演算を行い、演算結果を2ビットの符号化
データD22,D23として後段のインターリーバ32
に供給する。すなわち、畳み込み符号化器31は、外符
号の符号化として符号化率が"1/2"の畳み込み演算を
行い、生成した符号化データD22,D23を後段のイ
ンターリーバ32に供給する。
31から供給された2つのビット系列からなる符号化デ
ータD22,D23を入力し、これらの符号化データD
22,D23を構成する各ビットの順序を並べ替え、生
成した2つのビット系列からなるインターリーブデータ
D24,D25を後段の畳み込み符号化器33に供給す
る。
32から供給される2ビットのインターリーブデータD
24,D25を入力すると、これらのインターリーブデ
ータD24,D25に対して畳み込み演算を行い、演算
結果を3ビットの出力データD26,D27,D28と
して外部に出力する。すなわち、畳み込み符号化器33
は、内符号の符号化として符号化率が"2/3"の畳み込
み演算を行い、出力データD26,D27,D28を外
部に出力する。
号化器31によって外符号の符号化として符号化率が"
1/2"の畳み込み演算を行い、畳み込み符号化器33
によって内符号の符号化として符号化率が"2/3"の畳
み込み演算を行うことにより、全体として、符号化率
が"(1/2)×(2/3)=1/3"の縦列連接畳み込
み演算を行う。この符号化装置1''によって符号化され
たデータは、図示しない変調器によって所定の変調方式
に基づいて信号点のマッピングが行われ、無記憶通信路
2を介して受信装置に出力される。
行う復号装置3''としては、図5に示すように、軟出力
復号を行う2つの軟出力復号回路34,36と、入力さ
れたデータの順序を元に戻すデインターリーバ35と、
入力されたデータの順序を並べ替えるインターリーバ3
7とを備えるものがある。この復号装置3''は、無記憶
通信路2上で発生したノイズの影響によって軟入力とさ
れる受信値D29から符号化装置1''における入力デー
タD21を推定し、復号データD36として出力する。
おける畳み込み符号化器33に対応して備えられるもの
であり、BCJRアルゴリズム、Max−Log−BC
JRアルゴリズム又はLog−BCJRアルゴリズムに
基づくMAP復号を行う。すなわち、軟出力復号回路3
4は、軟入力の受信値D29を入力するとともに、イン
ターリーバ37から出力された軟入力の情報ビットに対
する事前確率情報D30を入力し、これらの受信値D2
9と事前確率情報D30とを用いて、BCJRアルゴリ
ズム、Max−Log−BCJRアルゴリズム又はLo
g−BCJRアルゴリズムに基づくMAP復号を行い、
内符号の軟出力復号を行う。そして、軟出力復号回路3
4は、符号の拘束条件によって求められる情報ビットに
対する外部情報D31を生成し、この外部情報D31を
後段のデインターリーバ35に軟出力として出力する。
なお、この外部情報D31は、符号化装置1''における
インターリーバ32によってインターリーブされたイン
ターリーブデータD24,D25に対応するものであ
る。
におけるインターリーバ32によってインターリーブさ
れたインターリーブデータD24,D25のビット配列
を、それぞれ、元の符号化データD22,D23のビッ
ト配列に戻すように、軟出力復号回路34から出力され
る軟入力の外部情報D31にデインターリーブを施す。
デインターリーバ35は、デインターリーブして得られ
たデータを後段の軟出力復号回路36における符号ビッ
トに対する事前確率情報D32として出力する。
おける畳み込み符号化器31に対応して備えられるもの
であり、軟出力復号回路34と同様に、BCJRアルゴ
リズム、Max−Log−BCJRアルゴリズム又はL
og−BCJRアルゴリズムに基づくMAP復号を行
う。すなわち、軟出力復号回路36は、デインターリー
バ35から出力された軟入力の符号ビットに対する事前
確率情報D32を入力するとともに、値が"0"である情
報ビットに対する事前確率情報D33を入力し、これら
の事前確率情報D32,D33を用いて、BCJRアル
ゴリズム、Max−Log−BCJRアルゴリズム又は
Log−BCJRアルゴリズムに基づくMAP復号を行
い、外符号の軟出力復号を行う。軟出力復号回路36
は、符号の拘束条件によって求められる外部情報D3
4,D35を生成し、外部情報D34を復号データD3
6として外部に出力するとともに、外部情報D35をイ
ンターリーバ37に軟出力として出力する。
6から出力された軟入力である符号ビットに対する外部
情報D35に対して、符号化装置1''におけるインター
リーバ32と同一の置換位置情報に基づいたインターリ
ーブを施す。インターリーバ37は、インターリーブし
て得られたデータを軟出力復号回路34における情報ビ
ットに対する事前確率情報D30として出力する。
1''における畳み込み符号化器31,33のそれぞれに
対応する軟出力復号回路36,34を備えることによ
り、復号装置3'と同様に、復号複雑度が高い符号を複
雑度の小さい要素に分解し、軟出力復号回路34,36
の間の相互作用によって特性を逐次的に向上させること
ができる。復号装置3''は、受信値D29を受信する
と、所定の繰り返し回数での繰り返し復号を行い、この
復号動作の結果得られた軟出力の外部情報に基づいて、
復号データD36を出力する。
化装置は、符号化装置1''の最終段に、例えば8PSK
変調方式による変調を行う変調器を備えることによって
実現することができる。また、SCTCMによる符号の
復号を行う復号装置は、復号装置3''と同様の構成で実
現することができ、受信値として、同相成分及び直交成
分のシンボルを直接入力することになる。
復号装置3に備えられるインターリーバについて説明す
る。ここで、デインターリーバは、インターリーバと逆
の置換位置情報に基づいてデータを並べ替えるものであ
ることから、インターリーバの1形態として擬制するこ
とができる。そこで、以下では、特に区別を要しない場
合には、デインターリーバについてもインターリーバと
称して説明する。すなわち、ここでのインターリーバと
は、例えば、上述した符号化装置1'におけるインター
リーバ13、復号装置3'におけるインターリーバ16
若しくはデインターリーバ18,20、符号化装置1''
におけるインターリーバ32、又は復号装置3''におけ
るデインターリーバ35若しくはインターリーバ37を
具体例とすることができるものであり、これらを総称す
るものである。
データから出力データへの置換が対称である対称インタ
ーリーブを行うものである。すなわち、インターリーバ
とデインターリーバは、同じものであり、インターリー
バは、任意の入力データに対して同じ置換を2回行うと
元の入力データを出力データとして出力することができ
るものである。より換言すれば、インターリーバは、イ
ンターリーブの置換行列を"π"で表すものとすると、逆
置換行列"π−1"が存在し、単位行列を"I"で表すもの
とすると、インターリーブとデインターリーブを同一の
アドレスにしたがって行い、π==π−1が成立すると
ともに、インターリーブを2回行うと元の系列に戻り、
ππ==Iが成立するインターリーブを行うものであ
る。
番目の入力データは偶数番目に出力されるとともに、奇
数番目の入力データは奇数番目に出力されるアドレスに
したがった置換を行うようにすることもできる。
の実装例として、10タイムスロット分のワード数のR
AM(Random Access Memory)等の記憶素子に対してデ
ータの書き込み及び読み出しを行うものを考える。この
インターリーバは、例えば、図6(A)に示すように、
左側から0,1,2,・・・,9のアドレスが割り当て
られている記憶素子に対して、左側からデータDD0,
DD1,DD2,DD3,DD4,DD5,DD6,D
D7,DD8,DD9を入力データとしてシーケンシャ
ルに順次書き込んだ場合には、同図(B)に示すよう
に、出力データとしてアドレスにしたがってデータDD
2,DD9,DD0,DD5,DD4,DD3,DD
8,DD7,DD6,DD1を読み出すものとする。一
方、このインターリーバは、例えば、同図(B)に示す
ように、記憶素子に対して、左側からデータDD2,D
D9,DD0,DD5,DD4,DD3,DD8,DD
7,DD6,DD1を入力データとしてシーケンシャル
に順次書き込んだ場合には、同図(A)に示すように、
出力データとしてアドレスにしたがってデータDD0,
DD1,DD2,DD3,DD4,DD5,DD6,D
D7,DD8,DD9を読み出すことになる。
から出力データへの置換が対称であり、且つ、2以上の
整数iと0以上i未満の整数j,kとに対して、iで除
算した剰余がjになる任意の位置の入力データが、iで
除算した剰余がkになる位置に出力データとして出力さ
れるインターリーブを行うものとして表現することがで
きる。
行うインターリーバは、シーケンシャルに順次データを
書き込み、このデータをアドレスにしたがってランダム
に読み出す場合と、所定のアドレスにしたがってランダ
ムにデータを書き込み、このデータをシーケンシャルに
順次読み出す場合とで、全く同じインターリーブを行う
ことができる点に着目する。
したがってランダムに読み出しを行いつつ直前にデータ
を読み出した位置にデータを書き込むインターリーブ動
作と、シーケンシャルに順次読み出しを行いつつ直前に
データを読み出した位置にデータを書き込むデインター
リーブ動作とを交互に行う。
バは、インターリーブ単位であるフレーム毎に、インタ
ーリーブとデインターリーブとを交互に行うことになる
が、入力データから出力データへの置換が対称であるこ
とから、インターリーブを連続的に行うことと等価とな
る。
行われる読み出し順序と書き込み順序とを同じとするこ
とにより、データの格納用にインターリーブ長の2倍の
容量を有する記憶素子を用いる必要がなく、インターリ
ーブ長と同じ容量を有する記憶素子を用いれば足りるこ
とになる。
上述した符号化装置1'及び復号装置3'、並びに符号化
装置1''及び復号装置3''に適用した場合には、これら
の符号化装置1'及び復号装置3'、並びに符号化装置
1''及び復号装置3''は、それぞれ、概念的には、図7
乃至図10に示すように構成される。
ーリーバ13は、図7に当該符号化装置1'の要部概念
を示すように、アドレスにしたがって上述した入力デー
タD1の読み出しを行いつつ直前にデータを読み出した
位置に入力データD1を書き込むインターリーブ動作を
行うインターリーバ131と、このインターリーバ13
1によるインターリーブ動作とは逆にシーケンシャルに
入力データD1の順次読み出しを行いつつ直前にデータ
を読み出した位置に入力データD1を書き込むデインタ
ーリーブ動作を行うデインターリーバ132と、出力デ
ータとしての上述したインターリーブデータD3として
これらのインターリーバ131及びデインターリーバ1
32による出力をフレーム毎に切り替えるスイッチ13
3とを有するものとして捉えることができる。
バ131によるインターリーブ動作と、デインターリー
バ132によるデインターリーブ動作とを、フレーム毎
に交互に切り替えて行うことにより、連続的なインター
リーブを実現することができる。
バ16は、図8(A)に当該復号装置3'の要部概念を
示すように、アドレスにしたがって上述した外部情報D
9の読み出しを行いつつ直前にデータを読み出した位置
に外部情報D9を書き込む上述したインターリーバ13
1と同様のインターリーブ動作を行うインターリーバ1
61と、このインターリーバ161によるインターリー
ブ動作とは逆にシーケンシャルに外部情報D9の順次読
み出しを行いつつ直前にデータを読み出した位置に外部
情報D9を書き込む上述したデインターリーバ132と
同様のデインターリーブ動作を行うデインターリーバ1
62と、出力データとしての上述した事前確率情報D1
0としてこれらのインターリーバ161及びデインター
リーバ162による出力をフレーム毎に切り替えるスイ
ッチ163とを有するものとして捉えることができる。
バ161によるインターリーブ動作と、デインターリー
バ162によるデインターリーブ動作とを、フレーム毎
に交互に切り替えて行うことにより、インターリーバ1
3と同様の連続的なインターリーブを実現することがで
きる。
ーバ18は、同図(B)に当該復号装置3'の要部概念
を示すように、アドレスにしたがって上述した外部情報
D11の読み出しを行いつつ直前にデータを読み出した
位置に外部情報D11を書き込むインターリーブ動作を
行うインターリーバ181と、このインターリーバ18
1によるインターリーブ動作とは逆にシーケンシャルに
外部情報D11の順次読み出しを行いつつ直前にデータ
を読み出した位置に外部情報D11を書き込むデインタ
ーリーブ動作を行うデインターリーバ182と、出力デ
ータとしての上述した事前確率情報D8としてこれらの
インターリーバ181及びデインターリーバ182によ
る出力をフレーム毎に切り替えるスイッチ183とを有
するものとして捉えることができる。
ーバ181によるインターリーブ動作と、デインターリ
ーバ182によるデインターリーブ動作とを、フレーム
毎に交互に切り替えて行うことにより、インターリーバ
13,16とは逆の置換動作を行う連続的なデインター
リーブを実現することができる。
リーバ20は、同図(C)に当該復号装置3'の要部概
念を示すように、アドレスにしたがって上述したデータ
D12の読み出しを行いつつ直前にデータを読み出した
位置にデータD12を書き込む上述したインターリーバ
181と同様のインターリーブ動作を行うインターリー
バ201と、このインターリーバ201によるインター
リーブ動作とは逆にシーケンシャルにデータD12の順
次読み出しを行いつつ直前にデータを読み出した位置に
データD12を書き込む上述したデインターリーバ18
2と同様のデインターリーブ動作を行うデインターリー
バ202と、出力データとしての上述した復号データD
13としてこれらのインターリーバ201及びデインタ
ーリーバ202による出力をフレーム毎に切り替えるス
イッチ203とを有するものとして捉えることができ
る。
ーバ201によるインターリーブ動作と、デインターリ
ーバ202によるデインターリーブ動作とを、フレーム
毎に交互に切り替えて行うことにより、デインターリー
バ18と同様の連続的なデインターリーブを実現するこ
とができる。
リーバ32は、図9に当該符号化装置1''の要部概念を
示すように、アドレスにしたがって上述した符号化デー
タD22,D23の読み出しを行いつつ直前にデータを
読み出した位置に符号化データD22,D23を書き込
むインターリーブ動作を行うインターリーバ321と、
このインターリーバ321によるインターリーブ動作と
は逆にシーケンシャルに符号化データD22,D23の
順次読み出しを行いつつ直前にデータを読み出した位置
に符号化データD22,D23を書き込むデインターリ
ーブ動作を行うデインターリーバ322と、出力データ
としての上述したインターリーブデータD24,D25
としてこれらのインターリーバ321及びデインターリ
ーバ32 2による出力をフレーム毎に切り替えるスイッ
チ323とを有するものとして捉えることができる。
バ321によるインターリーブ動作と、デインターリー
バ322によるデインターリーブ動作とを、フレーム毎
に交互に切り替えて行うことにより、連続的なインター
リーブを実現することができる。
ーバ35は、図10(A)に当該復号装置3''の要部概
念を示すように、アドレスにしたがって上述した外部情
報D31の読み出しを行いつつ直前にデータを読み出し
た位置に外部情報D31を書き込むインターリーブ動作
を行うインターリーバ351と、このインターリーバ3
51によるインターリーブ動作とは逆にシーケンシャル
に外部情報D31の順次読み出しを行いつつ直前にデー
タを読み出した位置に外部情報D31を書き込むデイン
ターリーブ動作を行うデインターリーバ352と、出力
データとしての上述した事前確率情報D32としてこれ
らのインターリーバ351及びデインターリーバ352
による出力をフレーム毎に切り替えるスイッチ353と
を有するものとして捉えることができる。
ーバ351によるインターリーブ動作と、デインターリ
ーバ352によるデインターリーブ動作とを、フレーム
毎に交互に切り替えて行うことにより、インターリーバ
32とは逆の置換動作を行う連続的なデインターリーブ
を実現することができる。
バ37は、同図(B)に当該復号装置3''の要部概念を
示すように、アドレスにしたがって上述した外部情報D
35の読み出しを行いつつ直前にデータを読み出した位
置に外部情報D35を書き込む上述したインターリーバ
321と同様のインターリーブ動作を行うインターリー
バ371と、このインターリーバ371によるインター
リーブ動作とは逆にシーケンシャルに外部情報D35の
順次読み出しを行いつつ直前にデータを読み出した位置
に外部情報D35を書き込む上述したデインターリーバ
322と同様のデインターリーブ動作を行うデインター
リーバ372と、出力データとしての上述した事前確率
情報D30としてこれらのインターリーバ371及びデ
インターリーバ372による出力をフレーム毎に切り替
えるスイッチ373とを有するものとして捉えることが
できる。
バ371によるインターリーブ動作と、デインターリー
バ372によるデインターリーブ動作とを、フレーム毎
に交互に切り替えて行うことにより、インターリーバ3
2と同様の連続的なインターリーブを実現することがで
きる。
3'、並びに符号化装置1''及び復号装置3''に適用す
ることができるインターリーバは、具体的には、図11
に示すようにハードウェアとして構成される。なお、こ
こでは、インターリーブ長を10タイムスロット分のワ
ード数とする。ここで、インターリーバは、インターリ
ーブ長の"1/i"の容量を有する記憶素子をi個用い、
シーケンシャルな順次読み出しとアドレスにしたがった
ランダムな読み出しとを交互に行い、前時刻にデータを
読み出した位置に次のデータを書き込むといった動作を
繰り返し行うと、同時刻に同一の記憶素子に対して、読
み出し又は書き込みのいずれかのみを行えばよいことか
ら、記憶素子としては、いわゆるシングルポートのRA
Mのみを用いることができる。RAMは、一般に、同じ
容量であれば、いわゆるデュアルポートのものよりもシ
ングルポートのものの方が半分程度の大きさであること
から、インターリーバとしては、シングルポートのRA
Mを用いることにより、デュアルポートのRAMを用い
た場合に比べて、より回路規模の削減を図ることができ
る。したがって、同図に示すインターリーバ100にお
いては、データの書き込み及び読み出しを行うための記
憶素子として、シングルポートのRAMを用いるものと
する。
ば同図に示すように、2バンクのシングルポートのRA
M1011,1012と、置換先のアドレスデータを保
持するアドレス用記憶回路102と、このアドレス用記
憶回路102を参照して読み出したアドレスデータに基
づいてRAM1011,1012に対するデータの書き
込み及び読み出しを制御する制御部103と、この制御
部103の制御のもとにRAM1011,1012から
の出力を1タイムスロット毎に切り替えるスイッチ10
4とを有する。
インターリーブ長の半分の容量を有する。RAM101
1,1012には、それぞれ、制御部103の制御のも
とに、1タイムスロット毎に交互に入力データが入力さ
れる。そして、RAM101 1,1012には、それぞ
れ、制御部103によって指定されたアドレスにデータ
が書き込まれる。また、RAM1011,1012から
は、それぞれ、制御部103の制御のもとに、1タイム
スロット毎に交互に出力データが出力される。このと
き、RAM1011,1012からは、それぞれ、制御
部103によって指定されたアドレスからデータが読み
出される。
ターリーブパターンが書き込み可能に構成されるもので
あって、図示しないが、例えば、複数バンクのRAMや
選択回路等を有し、制御部103によって参照されるデ
ータの置換位置情報をアドレスデータとして保持する。
ここで、インターリーバ100は、シーケンシャルな順
次読み出しとアドレスにしたがった読み出しとを行うこ
とから、アドレス用記憶回路102は、2種類の置換位
置情報を保持することになるが、2種類の置換位置情報
のうち、シーケンシャルな順次読み出しのアドレスにつ
いては、カウンタによってカウントアップ又はカウント
ダウンしていくことによって発生されるシーケンシャル
なアドレスにしたがえば足り、実際には1種類の置換位
置情報を保持すればよい。このアドレス用記憶回路10
2に保持されているアドレスデータは、制御部103に
よって当該アドレス用記憶回路102のアドレスがアド
レスデータとして指定されることにより、読み出され
る。
検出すると、アドレス用記憶回路102に保持されたア
ドレスデータを参照することによってRAM1011,
1012に対するデータの書き込み及び読み出しを制御
する。具体的には、制御部103は、RAM1011,
1012から直前にデータを読み出した位置にデータを
書き込むという動作を実現するために、RAM10
11,1012のそれぞれに対してアドレスを供給する
ことによるRAM1011,1012のうちの一方から
の読み出しに用いた当該アドレスを、図示しないレジス
タで1タイムスロットだけ遅延させ、次のタイムスロッ
トにてこのアドレスを用いてRAM1011,1012
のうちの同じものに対して書き込むように、RAM10
11,101 2に対するデータの書き込み及び読み出し
を制御し、RAM1011,1012のそれぞれから出
力される出力データを1タイムスロット毎に選択的に切
り替えるための制御信号をスイッチ104に対して供給
する。なお、この動作は、RAM1011,1012の
それぞれの側から見ると、2タイムスロットの間、同じ
アドレスが入力され、その1タイムスロット目でデータ
の読み出しが行われ、2タイムスロット目でそのアドレ
スに対してデータの書き込みが行われるものとなる。制
御部103は、このような動作を、ランダムに行うかシ
ーケンシャルに行うかをフレーム毎に切り替える。すな
わち、制御部103は、ランダムなアドレスにしたがっ
たデータの読み出し及びこのアドレスを1タイムスロッ
トだけ遅延させたデータの書き込みと、シーケンシャル
なデータの順次読み出し及びこのアドレスを1タイムス
ロットだけ遅延させたデータの書き込みとを、フレーム
毎に切り替える。
される制御信号に基づいて、RAM1011,1012
のそれぞれから出力される出力データを1タイムスロッ
ト毎に切り替える。
は、あるフレームについて、制御部103の制御のもと
に、RAM1011,1012のうちの一方における所
定のアドレスからデータが読み出されるとともに、RA
M1011,1012のうちの他方における所定のアド
レスに対してデータが書き込まれると、次のフレームに
ついては、RAM1011,1012のうちの一方から
のデータの読み出しに用いたアドレスに対してデータが
書き込まれるとともに、RAM1011,1012のう
ちの他方における所定のアドレスからデータが読み出さ
れる。
12乃至図19に示すように、データの書き込み及び読
み出しを行うことにより、インターリーブを実現する。
なお、ここでは、説明の便宜上、2バンクのうち同図中
上段に示すRAM1011をバンクAと称するととも
に、同図中下段に示すRAM1012をバンクBと称す
るものとする。また、ここでは、RAM1011,10
12には、それぞれ、同図中左側から0,1,2,3,
4のアドレスが割り当てられているものとする。さら
に、同図においては、データの書き込みを"W"で表し、
データの読み出しを"R"で表すものとする。
ム目のデータをRAM1011,1012に対して書き
込む。
2に示すように、0タイムスロット目では、バンクAの
RAM1011におけるアドレス0の記憶領域に対し
て、データDD0を書き込む。続いて、インターリーバ
100は、1タイムスロット目では、バンクBのRAM
1012におけるアドレス0の記憶領域に対して、デー
タDD1を書き込む。続いて、インターリーバ100
は、2タイムスロット目では、バンクAのRAM101
1におけるアドレス1の記憶領域に対して、データDD
2を書き込み、3タイムスロット目では、バンクBのR
AM1012におけるアドレス1の記憶領域に対して、
データDD3を書き込む。同様に、インターリーバ10
0は、各タイムスロット毎に、バンクAのRAM101
1における各アドレスの記憶領域とバンクBのRAM1
012における各アドレスの記憶領域とに対して、交互
にデータを書き込み、8タイムスロット目では、バンク
AのRAM1011におけるアドレス4の記憶領域に対
して、データDD8を書き込む。
は、1フレーム目のデータのうち、最後のデータDD9
を除く全てのデータを、DD0,DD1,DD2,DD
3,DD4,DD5,DD6,DD7,DD8の順序で
RAM1011,1012に対して書き込む。
ーム目のデータの残りのデータDD9と2フレーム目の
データとをRAM1011,1012に対して書き込む
とともに、RAM1011,1012に対して書き込ん
だ1フレーム目のデータを書き込み順序と異なる順序で
読み出す。
3に示すように、9タイムスロット目では、バンクBの
RAM1012におけるアドレス4の記憶領域に対し
て、データDD9を書き込むとともに、バンクAのRA
M1011におけるアドレス1の記憶領域、すなわち、
2タイムスロット目でデータDD2が書き込まれた記憶
領域からデータDD2を読み出す。続いて、インターリ
ーバ100は、10タイムスロット目では、バンクBの
RAM1012におけるアドレス4の記憶領域、すなわ
ち、9タイムスロット目でデータDD9が書き込まれた
記憶領域からデータDD9を読み出すとともに、バンク
AのRAM1011におけるアドレス1の記憶領域、す
なわち、直前の9タイムスロット目でデータDD2が読
み出されて空いている記憶領域に対して、データDD1
0を書き込む。続いて、インターリーバ100は、11
タイムスロット目では、バンクAのRAM1011にお
けるアドレス0の記憶領域、すなわち、0タイムスロッ
ト目でデータDD0が書き込まれた記憶領域からデータ
DD0を読み出すとともに、バンクBのRAM101 2
におけるアドレス4の記憶領域、すなわち、直前の10
タイムスロット目でデータDD9が読み出されて空いて
いる記憶領域に対して、データDD11を書き込む。続
いて、インターリーバ100は、12タイムスロット目
では、バンクBのRAM1012におけるアドレス2の
記憶領域、すなわち、5タイムスロット目でデータDD
5が書き込まれた記憶領域からデータDD5を読み出す
とともに、バンクAのRAM1011におけるアドレス
0の記憶領域、すなわち、直前の11タイムスロット目
でデータDD0が読み出されて空いている記憶領域に対
して、データDD12を書き込む。続いて、インターリ
ーバ100は、13タイムスロット目では、バンクAの
RAM1011におけるアドレス2の記憶領域、すなわ
ち、4タイムスロット目でデータDD4が書き込まれた
記憶領域からデータDD4を読み出すとともに、バンク
BのRAM1012におけるアドレス2の記憶領域、す
なわち、直前の12タイムスロット目でデータDD5が
読み出されて空いている記憶領域に対して、データDD
13を書き込む。
に示すように、14タイムスロット目では、バンクBの
RAM1012におけるアドレス1の記憶領域、すなわ
ち、3タイムスロット目でデータDD3が書き込まれた
記憶領域からデータDD3を読み出すとともに、バンク
AのRAM1011におけるアドレス2の記憶領域、す
なわち、直前の13タイムスロット目でデータDD4が
読み出されて空いている記憶領域に対して、データDD
14を書き込む。続いて、インターリーバ100は、1
5タイムスロット目では、バンクAのRAM1011に
おけるアドレス4の記憶領域、すなわち、8タイムスロ
ット目でデータDD8が書き込まれた記憶領域からデー
タDD8を読み出すとともに、バンクBのRAM101
2におけるアドレス1の記憶領域、すなわち、直前の1
4タイムスロット目でデータDD3が読み出されて空い
ている記憶領域に対して、データDD15を書き込む。
続いて、インターリーバ100は、16タイムスロット
目では、バンクBのRAM1012におけるアドレス3
の記憶領域、すなわち、7タイムスロット目でデータD
D7が書き込まれた記憶領域からデータDD7を読み出
すとともに、バンクAのRAM1011におけるアドレ
ス4の記憶領域、すなわち、直前の15タイムスロット
目でデータDD8が読み出されて空いている記憶領域に
対して、データDD16を書き込む。続いて、インター
リーバ100は、17タイムスロット目では、バンクA
のRAM1011におけるアドレス3の記憶領域、すな
わち、6タイムスロット目でデータDD6が書き込まれ
た記憶領域からデータDD6を読み出すとともに、バン
クBのRAM1012におけるアドレス3の記憶領域、
すなわち、直前の16タイムスロット目でデータDD7
が読み出されて空いている記憶領域に対して、データD
D17を書き込む。そして、インターリーバ100は、
18タイムスロット目では、バンクBのRAM1011
におけるアドレス0の記憶領域、すなわち、1タイムス
ロット目でデータDD1が書き込まれた記憶領域からデ
ータDD1を読み出すとともに、バンクAのRAM10
11におけるアドレス3の記憶領域、すなわち、直前の
17タイムスロット目でデータDD6が読み出されて空
いている記憶領域に対して、データDD18を書き込
む。
は、RAM1011,1012に対して、DD0,DD
1,DD2,DD3,DD4,DD5,DD6,DD
7,DD8,DD9の順序で書き込んだ1フレーム目の
データを、書き込み順序と異なる順序、すなわち、DD
2,DD9,DD0,DD5,DD4,DD3,DD
8,DD7,DD6,DD1の順序で全て読み出すとと
もに、2フレーム目のデータのうち、最後のデータDD
19を除く全てのデータを、DD10,DD11,DD
12,DD13,DD14,DD15,DD16,DD
17,DD18の順序でRAM1011,1012に対
して書き込む。
ーム目のデータの残りのデータDD19と3フレーム目
のデータとをRAM1011,1012に対して書き込
むとともに、RAM1011,1012に対して書き込
んだ2フレーム目のデータを書き込み順序と異なる順序
で読み出す。
5に示すように、19タイムスロット目では、バンクA
のRAM1011におけるアドレス0の記憶領域、すな
わち、12タイムスロット目でデータDD12が書き込
まれた記憶領域からデータDD12を読み出すととも
に、バンクBのRAM1012におけるアドレス0の記
憶領域、すなわち、直前の18タイムスロット目でデー
タDD1が読み出されて空いている記憶領域に対して、
データDD19を書き込む。続いて、インターリーバ1
00は、20タイムスロット目では、バンクBのRAM
1012におけるアドレス0の記憶領域、すなわち、1
9タイムスロット目でデータDD19が書き込まれた記
憶領域からデータDD19を読み出すとともに、バンク
AのRAM1011におけるアドレス0の記憶領域、す
なわち、直前の19タイムスロット目でデータDD12
が読み出されて空いている記憶領域に対して、データD
D20を書き込む。続いて、インターリーバ100は、
21タイムスロット目では、バンクAのRAM1011
におけるアドレス1の記憶領域、すなわち、10タイム
スロット目でデータDD10が書き込まれた記憶領域か
らデータDD10を読み出すとともに、バンクBのRA
M1012におけるアドレス0の記憶領域、すなわち、
直前の20タイムスロット目でデータDD19が読み出
されて空いている記憶領域に対して、データDD21を
書き込む。続いて、インターリーバ100は、22タイ
ムスロット目では、バンクBのRAM1012における
アドレス1の記憶領域、すなわち、15タイムスロット
目でデータDD15が書き込まれた記憶領域からデータ
DD15を読み出すとともに、バンクAのRAM101
1におけるアドレス1の記憶領域、すなわち、直前の2
1タイムスロット目でデータDD10が読み出されて空
いている記憶領域に対して、データDD22を書き込
む。続いて、インターリーバ100は、23タイムスロ
ット目では、バンクAのRAM1011におけるアドレ
ス2の記憶領域、すなわち、14タイムスロット目でデ
ータDD14が書き込まれた記憶領域からデータDD1
4を読み出すとともに、バンクBのRAM1012にお
けるアドレス1の記憶領域、すなわち、直前の22タイ
ムスロット目でデータDD15が読み出されて空いてい
る記憶領域に対して、データDD23を書き込む。
に示すように、24タイムスロット目では、バンクBの
RAM1012におけるアドレス2の記憶領域、すなわ
ち、13タイムスロット目でデータDD13が書き込ま
れた記憶領域からデータDD13を読み出すとともに、
バンクAのRAM1011におけるアドレス2の記憶領
域、すなわち、直前の23タイムスロット目でデータD
D14が読み出されて空いている記憶領域に対して、デ
ータDD24を書き込む。続いて、インターリーバ10
0は、25タイムスロット目では、バンクAのRAM1
011におけるアドレス3の記憶領域、すなわち、18
タイムスロット目でデータDD18が書き込まれた記憶
領域からデータDD18を読み出すとともに、バンクB
のRAM1012におけるアドレス2の記憶領域、すな
わち、直前の24タイムスロット目でデータDD13が
読み出されて空いている記憶領域に対して、データDD
25を書き込む。続いて、インターリーバ100は、2
6タイムスロット目では、バンクBのRAM1012に
おけるアドレス3の記憶領域、すなわち、17タイムス
ロット目でデータDD17が書き込まれた記憶領域から
データDD17を読み出すとともに、バンクAのRAM
1011におけるアドレス3の記憶領域、すなわち、直
前の25タイムスロット目でデータDD18が読み出さ
れて空いている記憶領域に対して、データDD26を書
き込む。続いて、インターリーバ100は、27タイム
スロット目では、バンクAのRAM1011におけるア
ドレス4の記憶領域、すなわち、16タイムスロット目
でデータDD16が書き込まれた記憶領域からデータD
D16を読み出すとともに、バンクBのRAM1012
におけるアドレス3の記憶領域、すなわち、直前の26
タイムスロット目でデータDD17が読み出されて空い
ている記憶領域に対して、データDD27を書き込む。
そして、インターリーバ100は、28タイムスロット
目では、バンクBのRAM1012におけるアドレス4
の記憶領域、すなわち、11タイムスロット目でデータ
DD11が書き込まれた記憶領域からデータDD11を
読み出すとともに、バンクAのRAM1011における
アドレス4の記憶領域、すなわち、直前の27タイムス
ロット目でデータDD16が読み出されて空いている記
憶領域に対して、データDD28を書き込む。
は、RAM1011,1012に対して、DD10,D
D11,DD12,DD13,DD14,DD15,D
D16,DD17,DD18,DD19の順序で書き込
んだ2フレーム目のデータを、書き込み順序と異なる順
序、すなわち、DD12,DD19,DD10,DD1
5,DD14,DD13,DD18,DD17,DD1
6,DD11の順序で全て読み出すとともに、3フレー
ム目のデータのうち、最後のデータDD29を除く全て
のデータを、DD20,DD21,DD22,DD2
3,DD24,DD25,DD26,DD27,DD2
8の順序でRAM1011,1012に対して書き込
む。
ーム目のデータの残りのデータDD29と4フレーム目
のデータとをRAM1011,1012に対して書き込
むとともに、RAM1011,1012に対して書き込
んだ3フレーム目のデータを書き込み順序と異なる順序
で読み出す。
7に示すように、29タイムスロット目では、バンクA
のRAM1011におけるアドレス1の記憶領域、すな
わち、22タイムスロット目でデータDD22が書き込
まれた記憶領域からデータDD22を読み出すととも
に、バンクBのRAM1012におけるアドレス4の記
憶領域、すなわち、直前の28タイムスロット目でデー
タDD11が読み出されて空いている記憶領域に対し
て、データDD29を書き込む。続いて、インターリー
バ100は、30タイムスロット目では、バンクBのR
AM1012におけるアドレス4の記憶領域、すなわ
ち、29タイムスロット目でデータDD29が書き込ま
れた記憶領域からデータDD29を読み出すとともに、
バンクAのRAM1011におけるアドレス1の記憶領
域、すなわち、直前の29タイムスロット目でデータD
D22が読み出されて空いている記憶領域に対して、デ
ータDD30を書き込む。続いて、インターリーバ10
0は、31タイムスロット目では、バンクAのRAM1
011におけるアドレス0の記憶領域、すなわち、20
タイムスロット目でデータDD20が書き込まれた記憶
領域からデータDD20を読み出すとともに、バンクB
のRAM1012におけるアドレス4の記憶領域、すな
わち、直前の30タイムスロット目でデータDD29が
読み出されて空いている記憶領域に対して、データDD
31を書き込む。続いて、インターリーバ100は、3
2タイムスロット目では、バンクBのRAM1012に
おけるアドレス2の記憶領域、すなわち、25タイムス
ロット目でデータDD25が書き込まれた記憶領域から
データDD25を読み出すとともに、バンクAのRAM
101 1におけるアドレス0の記憶領域、すなわち、直
前の31タイムスロット目でデータDD20が読み出さ
れて空いている記憶領域に対して、データDD32を書
き込む。続いて、インターリーバ100は、33タイム
スロット目では、バンクAのRAM1011におけるア
ドレス2の記憶領域、すなわち、24タイムスロット目
でデータDD24が書き込まれた記憶領域からデータD
D24を読み出すとともに、バンクBのRAM1012
におけるアドレス2の記憶領域、すなわち、直前の32
タイムスロット目でデータDD25が読み出されて空い
ている記憶領域に対して、データDD33を書き込む。
に示すように、34タイムスロット目では、バンクBの
RAM1012におけるアドレス1の記憶領域、すなわ
ち、23タイムスロット目でデータDD23が書き込ま
れた記憶領域からデータDD23を読み出すとともに、
バンクAのRAM1011におけるアドレス2の記憶領
域、すなわち、直前の33タイムスロット目でデータD
D24が読み出されて空いている記憶領域に対して、デ
ータDD34を書き込む。続いて、インターリーバ10
0は、35タイムスロット目では、バンクAのRAM1
011におけるアドレス4の記憶領域、すなわち、28
タイムスロット目でデータDD28が書き込まれた記憶
領域からデータDD28を読み出すとともに、バンクB
のRAM1012におけるアドレス1の記憶領域、すな
わち、直前の34タイムスロット目でデータDD23が
読み出されて空いている記憶領域に対して、データDD
35を書き込む。続いて、インターリーバ100は、3
6タイムスロット目では、バンクBのRAM1012に
おけるアドレス3の記憶領域、すなわち、27タイムス
ロット目でデータDD27が書き込まれた記憶領域から
データDD27を読み出すとともに、バンクAのRAM
1011におけるアドレス4の記憶領域、すなわち、直
前の35タイムスロット目でデータDD28が読み出さ
れて空いている記憶領域に対して、データDD36を書
き込む。続いて、インターリーバ100は、37タイム
スロット目では、バンクAのRAM1011におけるア
ドレス3の記憶領域、すなわち、26タイムスロット目
でデータDD26が書き込まれた記憶領域からデータD
D26を読み出すとともに、バンクBのRAM1012
におけるアドレス3の記憶領域、すなわち、直前の36
タイムスロット目でデータDD27が読み出されて空い
ている記憶領域に対して、データDD37を書き込む。
そして、インターリーバ100は、38タイムスロット
目では、バンクBのRAM1012におけるアドレス0
の記憶領域、すなわち、21タイムスロット目でデータ
DD21が書き込まれた記憶領域からデータDD21を
読み出すとともに、バンクAのRAM1011における
アドレス3の記憶領域、すなわち、直前の37タイムス
ロット目でデータDD26が読み出されて空いている記
憶領域に対して、データDD38を書き込む。
は、RAM1011,1012に対して、DD20,D
D21,DD22,DD23,DD24,DD25,D
D26,DD27,DD28,DD29の順序で書き込
んだ3フレーム目のデータを、書き込み順序と異なる順
序、すなわち、DD22,DD29,DD20,DD2
5,DD24,DD23,DD28,DD27,DD2
6,DD21の順序で全て読み出すとともに、4フレー
ム目のデータのうち、最後のデータDD39を除く全て
のデータを、DD30,DD31,DD32,DD3
3,DD34,DD35,DD36,DD37,DD3
8の順序でRAM1011,1012に対して書き込
む。
ーム目のデータの残りのデータDD39と5フレーム目
のデータとをRAM1011,1012に対して書き込
むとともに、RAM1011,1012に対して書き込
んだ4フレーム目のデータを書き込み順序と異なる順序
で読み出す。
9に示すように、39タイムスロット目では、バンクA
のRAM1011におけるアドレス0の記憶領域、すな
わち、32タイムスロット目でデータDD32が書き込
まれた記憶領域からデータDD32を読み出すととも
に、バンクBのRAM1012におけるアドレス0の記
憶領域、すなわち、直前の38タイムスロット目でデー
タDD21が読み出されて空いている記憶領域に対し
て、データDD39を書き込む。続いて、インターリー
バ100は、40タイムスロット目では、バンクBのR
AM1012におけるアドレス0の記憶領域、すなわ
ち、39タイムスロット目でデータDD39が書き込ま
れた記憶領域からデータDD39を読み出すとともに、
バンクAのRAM1011におけるアドレス0の記憶領
域、すなわち、直前の39タイムスロット目でデータD
D32が読み出されて空いている記憶領域に対して、デ
ータDD40を書き込む。続いて、インターリーバ10
0は、41タイムスロット目では、バンクAのRAM1
011におけるアドレス1の記憶領域、すなわち、30
タイムスロット目でデータDD30が書き込まれた記憶
領域からデータDD30を読み出すとともに、バンクB
のRAM1012におけるアドレス0の記憶領域、すな
わち、直前の40タイムスロット目でデータDD39が
読み出されて空いている記憶領域に対して、データDD
41を書き込む。続いて、インターリーバ100は、4
2タイムスロット目では、バンクBのRAM1012に
おけるアドレス1の記憶領域、すなわち、35タイムス
ロット目でデータDD35が書き込まれた記憶領域から
データDD35を読み出すとともに、バンクAのRAM
101 1におけるアドレス1の記憶領域、すなわち、直
前の41タイムスロット目でデータDD30が読み出さ
れて空いている記憶領域に対して、データDD42を書
き込む。そして、インターリーバ100は、43タイム
スロット目では、バンクAのRAM1011におけるア
ドレス2の記憶領域、すなわち、34タイムスロット目
でデータDD34が書き込まれた記憶領域からデータD
D34を読み出すとともに、バンクBのRAM1012
におけるアドレス1の記憶領域、すなわち、直前の42
タイムスロット目でデータDD35が読み出されて空い
ている記憶領域に対して、データDD43を書き込む。
は、RAM1011,1012に対して、DD30,D
D31,DD32,DD33,DD34,DD35,D
D36,DD37,DD38,DD39の順序で書き込
んだ4フレーム目のデータを、書き込み順序と異なる順
序、すなわち、DD32,DD39,DD30,DD3
5,DD34,・・・の順序で全て読み出すとともに、
5フレーム目のデータのうち、最後のデータDD49を
除く全てのデータを、DD40,DD41,DD42,
DD43,・・・の順序でRAM1011,1012に
対して書き込む。
ンターリーブ長の半分の容量を有するRAM1011,
1012を用い、すなわち、全体としてインターリーブ
長と同じ容量を有する記憶素子を用い、あるフレームに
ついて、RAM1011,1012のうちの一方におけ
る所定のアドレスからデータを読み出すとともに、RA
M1011,1012のうちの他方における所定のアド
レスに対してデータを書き込み、次のフレームについて
は、RAM1011,1012のうちの一方からのデー
タの読み出しに用いたアドレスに対してデータを書き込
むとともに、RAM1011,1012のうちの他方に
おける所定のアドレスからデータを読み出す。インター
リーバ100は、このように、直前にデータを読み出し
た位置にデータを書き込む動作を、フレーム毎にRAM
1011,1012を交互に切り替えて行うことによ
り、少ない回路規模のもとに、連続的なインターリーブ
を実現することができる。
ムにおいては、符号化装置1及び/又は復号装置3は、
入力データから出力データへの置換が対称であり、且
つ、偶数番目の入力データは偶数番目に出力されるとと
もに、奇数番目の入力データは奇数番目に出力されるア
ドレスにしたがった置換を行うインターリーバ100を
備え、シーケンシャルな順次読み出しとアドレスにした
がったランダムな読み出しとをフレーム毎に交互に行う
ことにより、インターリーブ長と同じ容量、すなわち、
従来要していた容量の半分の容量の記憶素子を用いるの
みで連続的なインターリーブを実現することができる。
ターリーブ長が長いほど、回路規模の削減効果を大きく
することができる。また、アドレスの規則性に基づく性
能の劣化についても、インターリーブ長を例えば100
00ビット程度以上にすれば、影響が殆ど見受けられな
いことを確認している。
号の性能を維持しつつ回路規模の削減を図ることがで
き、優れた利便を提供することができるものである。
定されるものではない。例えば、上述した実施の形態で
は、インターリーバ100における記憶素子としてRA
Mを用いるものとして説明したが、本発明は、RAM以
外の記憶素子であっても、同様の書き込み及び読み出し
を行うことができるものであれば、いかなるものであっ
ても適用することができるのは勿論である。
リーバ100として、2バンクのRAM1011,10
12を用いるものとして説明したが、本発明は、2バン
ク以上であってもよい。すなわち、本発明は、全体とし
てインターリーブ長と同じ容量を有する記憶素子を用い
るのみで連続的なインターリーブを実現することを目的
するものであればよい。より換言すれば、本発明は、上
述した整数i,j,kの関係が、i=2,j=kとなる
場合のみならず、i≧3,j!=kとなる場合であれ
ば、適用することができるものである。
ルポートのRAMを用いてインターリーバ100を構成
するものとして説明したが、本発明は、デュアルポート
のRAMを用いてもインターリーバを構成することがで
きる。この場合、インターリーバは、インターリーバ1
00におけるバンクAのRAM1011における各アド
レスの記憶領域と、インターリーバ100におけるバン
クBのRAM1012における各アドレスの記憶領域と
を交互に連接した1つのRAMを用いた構成となるのみ
で、データの入出力の規則性については、インターリー
バ100と同様のアドレス制御に基づくものとなること
はいうまでもない。
数の要素符号化器と入力されたデータを並べ替えるイン
ターリーバとを連接することによってターボ符号化を行
う符号化装置1と、この符号化装置1によって符号化が
なされた符号に対して複数の軟出力復号と入力されたデ
ータを並べ替えるインターリーバとを連接することによ
って繰り返し復号を行う復号装置3とを備えるデータ送
受信システムに適用するものとして説明したが、本発明
は、データ送受信システムに拘泥するものではなく、イ
ンターリーブ及び/又はデインターリーブを行うもので
あれば、いかなるものであっても適用することができる
ものである。
ない範囲で適宜変更が可能であることはいうまでもな
い。
かるインターリーブ装置は、入力された入力データの順
序を所定のアドレスにしたがって置換して並べ替えて出
力データとして出力するインターリーブ装置であって、
データを記憶する記憶手段と、入力データから出力デー
タへの置換が対称であり、且つ、2以上の整数iと0以
上i未満の整数j,kとに対して、iで除算した剰余が
jになる任意の位置の入力データが、iで除算した剰余
がkになる位置に出力データとして出力されるように、
記憶手段に対するデータの書き込み及び読み出しを制御
する制御手段とを備える。
ブ装置は、入力データから出力データへの置換が対称で
あり、且つ、2以上の整数iと0以上i未満の整数j,
kとに対して、iで除算した剰余がjになる任意の位置
の入力データが、iで除算した剰余がkになる位置に出
力データとして出力されるように、制御手段によって記
憶手段に対するデータの書き込み及び読み出しを制御す
ることにより、少ない回路規模のもとに、連続的なイン
ターリーブ処理を実現することができる。
は、入力された入力データの順序を所定のアドレスにし
たがって置換して並べ替えて出力データとして出力する
インターリーブ方法であって、入力データを入力する入
力工程と、入力データから出力データへの置換が対称で
あり、且つ、2以上の整数iと0以上i未満の整数j,
kとに対して、iで除算した剰余がjになる任意の位置
の入力データが、iで除算した剰余がkになる位置に出
力データとして出力されるように、データを記憶する記
憶手段に対するデータの書き込み及び読み出しを制御す
る制御工程と、出力データを出力する出力工程とを備え
る。
ブ方法は、入力データから出力データへの置換が対称で
あり、且つ、2以上の整数iと0以上i未満の整数j,
kとに対して、iで除算した剰余がjになる任意の位置
の入力データが、iで除算した剰余がkになる位置に出
力データとして出力されるように、記憶手段に対するデ
ータの書き込み及び読み出しを制御することにより、少
ない回路規模のもとに、連続的なインターリーブ処理を
実現することが可能となる。
数の要素符号をインターリーブ処理を介して並列又は縦
列に連接して符号化を行う符号化装置であって、入力さ
れたデータに対して所定の符号化を行う複数の要素符号
化手段と、並列又は縦列に連接される複数の要素符号化
手段のそれぞれの間に設けられ、入力された入力データ
の順序を所定のアドレスにしたがって置換して並べ替え
て出力データとして出力するインターリーブ手段とを備
え、インターリーブ手段は、データを記憶する記憶手段
と、入力データから出力データへの置換が対称であり、
且つ、2以上の整数iと0以上i未満の整数j,kとに
対して、iで除算した剰余がjになる任意の位置の入力
データが、iで除算した剰余がkになる位置に出力デー
タとして出力されるように、記憶手段に対するデータの
書き込み及び読み出しを制御する制御手段とを有する。
は、各要素符号化手段の間に設けられるインターリーブ
手段により、入力データから出力データへの置換が対称
であり、且つ、2以上の整数iと0以上i未満の整数
j,kとに対して、iで除算した剰余がjになる任意の
位置の入力データが、iで除算した剰余がkになる位置
に出力データとして出力されるように、記憶手段に対す
るデータの書き込み及び読み出しを制御したインターリ
ーブ処理を行うことにより、符号の性能を維持しつつ少
ない回路規模のもとに、連続的なインターリーブ処理を
実現することができる。
は、複数の要素符号をインターリーブ処理を介して並列
又は縦列に連接して符号化を行う符号化方法であって、
入力されたデータに対して所定の符号化を行う複数の要
素符号化工程と、並列又は縦列に連接される複数の要素
符号化工程のそれぞれの間に行われ、入力された入力デ
ータの順序を所定のアドレスにしたがって置換して並べ
替えて出力データとして出力するインターリーブ工程と
を備え、インターリーブ工程は、入力データを入力する
入力工程と、入力データから出力データへの置換が対称
であり、且つ、2以上の整数iと0以上i未満の整数
j,kとに対して、iで除算した剰余がjになる任意の
位置の入力データが、iで除算した剰余がkになる位置
に出力データとして出力されるように、データを記憶す
る記憶手段に対するデータの書き込み及び読み出しを制
御する制御工程と、出力データを出力する出力工程とを
有する。
は、各要素符号化工程の間に行われるインターリーブ工
程にて、入力データから出力データへの置換が対称であ
り、且つ、2以上の整数iと0以上i未満の整数j,k
とに対して、iで除算した剰余がjになる任意の位置の
入力データが、iで除算した剰余がkになる位置に出力
データとして出力されるように、記憶手段に対するデー
タの書き込み及び読み出しを制御したインターリーブ処
理を行うことにより、符号の性能を維持しつつ少ない回
路規模のもとに、連続的なインターリーブ処理を実現す
ることが可能となる。
要素符号をインターリーブ処理を介して並列又は縦列に
連接して生成された符号の復号を行う復号装置であっ
て、複数の要素符号に対応して設けられ、軟入力とされ
る受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る複数の軟出力復号手段と、これらの軟出力復号手段に
よって生成された外部情報を入力し、符号化におけるイ
ンターリーブ処理と同一の置換位置情報に基づいて、外
部情報の順序を所定のアドレスにしたがって置換して並
べ替えるインターリーブ処理、又は符号化におけるイン
ターリーブ処理によって並べ替えられた情報の配列を元
に戻すように、外部情報の順序を所定のアドレスにした
がって置換して並べ替えるデインターリーブ処理を行う
インターリーブ手段とを備え、インターリーブ手段は、
データを記憶する記憶手段と、入力された入力データか
ら出力する出力データへの置換が対称であり、且つ、2
以上の整数iと0以上i未満の整数j,kとに対して、
iで除算した剰余がjになる任意の位置の入力データ
が、iで除算した剰余がkになる位置に出力データとし
て出力されるように、記憶手段に対するデータの書き込
み及び読み出しを制御する制御手段とを有する。
インターリーブ手段により、入力データから出力データ
への置換が対称であり、且つ、2以上の整数iと0以上
i未満の整数j,kとに対して、iで除算した剰余がj
になる任意の位置の入力データが、iで除算した剰余が
kになる位置に出力データとして出力されるように、記
憶手段に対するデータの書き込み及び読み出しを制御し
たインターリーブ処理又はデインターリーブ処理を行う
ことにより、符号の性能を維持しつつ少ない回路規模の
もとに、連続的なインターリーブ処理又はデインターリ
ーブ処理を実現することができる。
の要素符号をインターリーブ処理を介して並列又は縦列
に連接して生成された符号の復号を行う復号方法であっ
て、複数の要素符号に対応して設けられ、軟入力とされ
る受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る複数の軟出力復号工程と、これらの軟出力復号工程に
て生成された外部情報を入力し、符号化におけるインタ
ーリーブ処理と同一の置換位置情報に基づいて、外部情
報の順序を所定のアドレスにしたがって置換して並べ替
えるインターリーブ処理、又は符号化におけるインター
リーブ処理によって並べ替えられた情報の配列を元に戻
すように、外部情報の順序を所定のアドレスにしたがっ
て置換して並べ替えるデインターリーブ処理を行うイン
ターリーブ工程とを備え、インターリーブ工程は、デー
タを入力する入力工程と、この入力工程にて入力された
入力データから出力する出力データへの置換が対称であ
り、且つ、2以上の整数iと0以上i未満の整数j,k
とに対して、iで除算した剰余がjになる任意の位置の
入力データが、iで除算した剰余がkになる位置に出力
データとして出力されるように、データを記憶する記憶
手段に対するデータの書き込み及び読み出しを制御する
制御工程と、出力データを出力する出力工程とを有す
る。
インターリーブ工程にて、入力データから出力データへ
の置換が対称であり、且つ、2以上の整数iと0以上i
未満の整数j,kとに対して、iで除算した剰余がjに
なる任意の位置の入力データが、iで除算した剰余がk
になる位置に出力データとして出力されるように、記憶
手段に対するデータの書き込み及び読み出しを制御した
インターリーブ処理又はデインターリーブ処理を行うこ
とにより、符号の性能を維持しつつ少ない回路規模のも
とに、連続的なインターリーブ処理又はデインターリー
ブ処理を実現することが可能となる。
ステムを適用する通信モデルの構成を説明するブロック
図である。
一例の構成を説明するブロック図であって、PCCCに
よる符号化を行う符号化装置の構成を説明するブロック
図である。
例の構成を説明するブロック図であって、図2に示す符
号化装置による符号の復号を行う復号装置の構成を説明
するブロック図である。
一例の構成を説明するブロック図であって、SCCCに
よる符号化を行う符号化装置の構成を説明するブロック
図である。
例の構成を説明するブロック図であって、図4に示す符
号化装置による符号の復号を行う復号装置の構成を説明
するブロック図である。
るインターリーバによるデータの書き込み及び読み出し
動作を説明するための図であって、(A)は、各記憶素
子に対して入力データをシーケンシャルに順次書き込ん
だ様子を示し、(B)は、各記憶素子に書き込んだデー
タを出力データとして読み出す様子を示す図である。
バの概念を説明するための当該符号化装置の要部概念を
説明する図である。
の概念を説明するための当該復号装置の要部概念を説明
する図であって、(A)は、当該復号装置が備えるイン
ターリーバを示し、(B)は、当該復号装置が備えるデ
インターリーバを示し、(C)は、当該復号装置が備え
る他のデインターリーバを示す図である。
バの概念を説明するための当該符号化装置の要部概念を
説明する図である。
バの概念を説明するための当該復号装置の要部概念を説
明する図であって、(A)は、当該復号装置が備えるデ
インターリーバを示し、(B)は、当該復号装置が備え
るインターリーバを示す図である。
れるインターリーバの具体的なハードウェア構成を説明
するブロック図である。
び読み出し動作を説明するための図であって、1フレー
ム目のデータのうち、最後のデータを除く全てのデータ
をRAMに対して書き込む様子を説明する図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、1フレーム目の最後のデータと2フレー
ム目のデータの途中までのデータとをRAMに対して書
き込むとともに、RAMに対して書き込んだ1フレーム
目のデータを書き込み順序と異なる順序で読み出す様子
を説明する図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、2フレーム目のデータのうち、最後のデ
ータを除く残りのデータをRAMに対して書き込むとと
もに、RAMに対して書き込んだ1フレーム目のデータ
を書き込み順序と異なる順序で読み出す様子を説明する
図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、2フレーム目の最後のデータと3フレー
ム目のデータの途中までのデータとをRAMに対して書
き込むとともに、RAMに対して書き込んだ2フレーム
目のデータを書き込み順序と異なる順序で読み出す様子
を説明する図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、3フレーム目のデータのうち、最後のデ
ータを除く残りのデータをRAMに対して書き込むとと
もに、RAMに対して書き込んだ2フレーム目のデータ
を書き込み順序と異なる順序で読み出す様子を説明する
図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、3フレーム目の最後のデータと4フレー
ム目のデータの途中までのデータとをRAMに対して書
き込むとともに、RAMに対して書き込んだ3フレーム
目のデータを書き込み順序と異なる順序で読み出す様子
を説明する図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、4フレーム目のデータのうち、最後のデ
ータを除く残りのデータをRAMに対して書き込むとと
もに、RAMに対して書き込んだ3フレーム目のデータ
を書き込み順序と異なる順序で読み出す様子を説明する
図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、4フレーム目の最後のデータと5フレー
ム目のデータの途中までのデータとをRAMに対して書
き込むとともに、RAMに対して書き込んだ4フレーム
目のデータを書き込み順序と異なる順序で読み出す様子
を説明する図である。
る。
る図であって、確率α,β及びγの内容を説明するため
の図である。
ズムを適用して軟出力復号を行う際の一連の工程を説明
するフローチャートである。
BCJRアルゴリズムを適用して軟出力復号を行う際の
一連の工程を説明するフローチャートである。
み及び読み出し動作を説明するための図であって、1フ
レーム目のデータを一方のバンクのRAMに対して書き
込む様子を説明する図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、2フレーム目のデータの途中までのデー
タを他方のバンクのRAMに対して書き込むとともに、
一方のバンクのRAMに対して書き込んだ1フレーム目
のデータを書き込み順序と異なる順序で読み出す様子を
説明する図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、2フレーム目のデータの残りのデータを
他方のバンクのRAMに対して書き込むとともに、一方
のバンクのRAMに対して書き込んだ1フレーム目のデ
ータを書き込み順序と異なる順序で読み出す様子を説明
する図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、3フレーム目のデータの途中までのデー
タを一方のバンクのRAMに対して書き込むとともに、
他方のバンクのRAMに対して書き込んだ2フレーム目
のデータを書き込み順序と異なる順序で読み出す様子を
説明する図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、3フレーム目のデータの残りのデータを
一方のバンクのRAMに対して書き込むとともに、他方
のバンクのRAMに対して書き込んだ2フレーム目のデ
ータを書き込み順序と異なる順序で読み出す様子を説明
する図である。
続くデータの書き込み及び読み出し動作を説明するため
の図であって、4フレーム目のデータの途中までのデー
タを他方のバンクのRAMに対して書き込むとともに、
一方のバンクのRAMに対して書き込んだ3フレーム目
のデータを書き込み順序と異なる順序で読み出す様子を
説明する図である。
置、 11 遅延器、12,14,31,33 畳み込
み符号化器、 13,131,16,161,181,
201,32,321,351,37,371,100
インターリーバ、 133,163,183,2
03,323,353,373,104スイッチ、 1
5,17,34,36 軟出力復号回路、 132,1
62,18,182,20,202,322,35,3
52,372 デインターリーバ、 19 加算器、
1011,1012 RAM、 102 アドレス用記
憶回路、 103 制御部
1)
Claims (54)
- 【請求項1】 入力された入力データの順序を所定のア
ドレスにしたがって置換して並べ替えて出力データとし
て出力するインターリーブ装置であって、 データを記憶する記憶手段と、 上記入力データから上記出力データへの置換が対称であ
り、且つ、2以上の整数iと0以上i未満の整数j,k
とに対して、iで除算した剰余がjになる任意の位置の
上記入力データが、iで除算した剰余がkになる位置に
上記出力データとして出力されるように、上記記憶手段
に対するデータの書き込み及び読み出しを制御する制御
手段とを備えることを特徴とするインターリーブ装置。 - 【請求項2】 上記制御手段は、偶数番目の上記入力デ
ータが偶数番目に出力されるとともに、奇数番目の上記
入力データが奇数番目に出力されるように、上記記憶手
段に対するデータの書き込み及び読み出しを制御するこ
とを特徴とする請求項1記載のインターリーブ装置。 - 【請求項3】 上記制御手段は、上記記憶手段からのデ
ータの読み出し動作として、シーケンシャルな順次読み
出しとアドレスにしたがったランダムな読み出しとをフ
レーム毎に交互に行わせることを特徴とする請求項1記
載のインターリーブ装置。 - 【請求項4】 上記記憶手段は、インターリーブ長の1
/iの容量を有する記憶素子がi個用いられて構成され
るものであり、 上記制御手段は、上記記憶手段からのデータの読み出し
動作として、シーケンシャルな順次読み出しとアドレス
にしたがったランダムな読み出しとを交互に行わせ、上
記記憶手段に対するデータの書き込み動作として、前時
刻にデータを読み出した位置に次のデータを書き込ま
せ、同時刻に同一の記憶素子に対して、読み出し又は書
き込みのいずれかのみを行わせることを特徴とする請求
項3記載のインターリーブ装置。 - 【請求項5】 上記記憶手段は、シングルポートのラン
ダム・アクセス・メモリであることを特徴とする請求項
4記載のインターリーブ装置。 - 【請求項6】 上記記憶手段は、インターリーブ長と同
じ容量を有する記憶素子が1個用いられて構成されるも
のであり、 上記制御手段は、上記記憶手段からのデータの読み出し
動作として、シーケンシャルな順次読み出しとアドレス
にしたがったランダムな読み出しとを交互に行わせ、上
記記憶手段に対するデータの書き込み動作として、前時
刻にデータを読み出した位置に次のデータを書き込ませ
ることを特徴とする請求項3記載のインターリーブ装
置。 - 【請求項7】 上記記憶手段は、デュアルポートのラン
ダム・アクセス・メモリであることを特徴とする請求項
6記載のインターリーブ装置。 - 【請求項8】 入力された入力データの順序を所定のア
ドレスにしたがって置換して並べ替えて出力データとし
て出力するインターリーブ方法であって、 上記入力データを入力する入力工程と、 上記入力データから上記出力データへの置換が対称であ
り、且つ、2以上の整数iと0以上i未満の整数j,k
とに対して、iで除算した剰余がjになる任意の位置の
上記入力データが、iで除算した剰余がkになる位置に
上記出力データとして出力されるように、データを記憶
する記憶手段に対するデータの書き込み及び読み出しを
制御する制御工程と、 上記出力データを出力する出力工程とを備えることを特
徴とするインターリーブ方法。 - 【請求項9】 上記制御工程では、偶数番目の上記入力
データが偶数番目に出力されるとともに、奇数番目の上
記入力データが奇数番目に出力されるように、上記記憶
手段に対するデータの書き込み及び読み出しが制御され
ることを特徴とする請求項8記載のインターリーブ方
法。 - 【請求項10】 上記制御工程では、上記記憶手段から
のデータの読み出し動作として、シーケンシャルな順次
読み出しとアドレスにしたがったランダムな読み出しと
をフレーム毎に交互に行わせることを特徴とする請求項
8記載のインターリーブ方法。 - 【請求項11】 上記記憶手段は、インターリーブ長の
1/iの容量を有する記憶素子がi個用いられて構成さ
れるものであり、 上記制御工程では、上記記憶手段からのデータの読み出
し動作として、シーケンシャルな順次読み出しとアドレ
スにしたがったランダムな読み出しとを交互に行わせ、
上記記憶手段に対するデータの書き込み動作として、前
時刻にデータを読み出した位置に次のデータを書き込ま
せ、同時刻に同一の記憶素子に対して、読み出し又は書
き込みのいずれかのみを行わせることを特徴とする請求
項10記載のインターリーブ方法。 - 【請求項12】 上記記憶手段として、シングルポート
のランダム・アクセス・メモリが用いられることを特徴
とする請求項11記載のインターリーブ方法。 - 【請求項13】 上記記憶手段は、インターリーブ長と
同じ容量を有する記憶素子が1個用いられて構成される
ものであり、 上記制御工程では、上記記憶手段からのデータの読み出
し動作として、シーケンシャルな順次読み出しとアドレ
スにしたがったランダムな読み出しとを交互に行わせ、
上記記憶手段に対するデータの書き込み動作として、前
時刻にデータを読み出した位置に次のデータを書き込ま
せることを特徴とする請求項10記載のインターリーブ
方法。 - 【請求項14】 上記記憶手段として、デュアルポート
のランダム・アクセス・メモリが用いられることを特徴
とする請求項13記載のインターリーブ方法。 - 【請求項15】 複数の要素符号をインターリーブ処理
を介して並列又は縦列に連接して符号化を行う符号化装
置であって、 入力されたデータに対して所定の符号化を行う複数の要
素符号化手段と、 並列又は縦列に連接される複数の上記要素符号化手段の
それぞれの間に設けられ、入力された入力データの順序
を所定のアドレスにしたがって置換して並べ替えて出力
データとして出力するインターリーブ手段とを備え、 上記インターリーブ手段は、 データを記憶する記憶手段と、 上記入力データから上記出力データへの置換が対称であ
り、且つ、2以上の整数iと0以上i未満の整数j,k
とに対して、iで除算した剰余がjになる任意の位置の
上記入力データが、iで除算した剰余がkになる位置に
上記出力データとして出力されるように、上記記憶手段
に対するデータの書き込み及び読み出しを制御する制御
手段とを有することを特徴とする符号化装置。 - 【請求項16】 上記制御手段は、偶数番目の上記入力
データが偶数番目に出力されるとともに、奇数番目の上
記入力データが奇数番目に出力されるように、上記記憶
手段に対するデータの書き込み及び読み出しを制御する
ことを特徴とする請求項15記載の符号化装置。 - 【請求項17】 上記制御手段は、上記記憶手段からの
データの読み出し動作として、シーケンシャルな順次読
み出しとアドレスにしたがったランダムな読み出しとを
フレーム毎に交互に行わせることを特徴とする請求項1
5記載の符号化装置。 - 【請求項18】 上記記憶手段は、インターリーブ長の
1/iの容量を有する記憶素子がi個用いられて構成さ
れるものであり、 上記制御手段は、上記記憶手段からのデータの読み出し
動作として、シーケンシャルな順次読み出しとアドレス
にしたがったランダムな読み出しとを交互に行わせ、上
記記憶手段に対するデータの書き込み動作として、前時
刻にデータを読み出した位置に次のデータを書き込ま
せ、同時刻に同一の記憶素子に対して、読み出し又は書
き込みのいずれかのみを行わせることを特徴とする請求
項17記載の符号化装置。 - 【請求項19】 上記記憶手段は、シングルポートのラ
ンダム・アクセス・メモリであることを特徴とする請求
項18記載の符号化装置。 - 【請求項20】 上記記憶手段は、インターリーブ長と
同じ容量を有する記憶素子が1個用いられて構成される
ものであり、 上記制御手段は、上記記憶手段からのデータの読み出し
動作として、シーケンシャルな順次読み出しとアドレス
にしたがったランダムな読み出しとを交互に行わせ、上
記記憶手段に対するデータの書き込み動作として、前時
刻にデータを読み出した位置に次のデータを書き込ませ
ることを特徴とする請求項17記載の符号化装置。 - 【請求項21】 上記記憶手段は、デュアルポートのラ
ンダム・アクセス・メモリであることを特徴とする請求
項20記載の符号化装置。 - 【請求項22】 並列連接符号化、縦列連接符号化、並
列連接符号化変調又は縦列連接符号化変調を行うことを
特徴とする請求項15記載の符号化装置。 - 【請求項23】 上記要素符号化手段は、畳み込み符号
化を行うことを特徴とする請求項22記載の符号化装
置。 - 【請求項24】 複数の要素符号をインターリーブ処理
を介して並列又は縦列に連接して符号化を行う符号化方
法であって、 入力されたデータに対して所定の符号化を行う複数の要
素符号化工程と、 並列又は縦列に連接される複数の上記要素符号化工程の
それぞれの間に行われ、入力された入力データの順序を
所定のアドレスにしたがって置換して並べ替えて出力デ
ータとして出力するインターリーブ工程とを備え、 上記インターリーブ工程は、 上記入力データを入力する入力工程と、 上記入力データから上記出力データへの置換が対称であ
り、且つ、2以上の整数iと0以上i未満の整数j,k
とに対して、iで除算した剰余がjになる任意の位置の
上記入力データが、iで除算した剰余がkになる位置に
上記出力データとして出力されるように、データを記憶
する記憶手段に対するデータの書き込み及び読み出しを
制御する制御工程と、 上記出力データを出力する出力工程とを有することを特
徴とする符号化方法。 - 【請求項25】 上記制御工程では、偶数番目の上記入
力データが偶数番目に出力されるとともに、奇数番目の
上記入力データが奇数番目に出力されるように、上記記
憶手段に対するデータの書き込み及び読み出しが制御さ
れることを特徴とする請求項24記載の符号化方法。 - 【請求項26】 上記制御工程では、上記記憶手段から
のデータの読み出し動作として、シーケンシャルな順次
読み出しとアドレスにしたがったランダムな読み出しと
をフレーム毎に交互に行わせることを特徴とする請求項
24記載の符号化方法。 - 【請求項27】 上記記憶手段は、インターリーブ長の
1/iの容量を有する記憶素子がi個用いられて構成さ
れるものであり、 上記制御工程では、上記記憶手段からのデータの読み出
し動作として、シーケンシャルな順次読み出しとアドレ
スにしたがったランダムな読み出しとを交互に行わせ、
上記記憶手段に対するデータの書き込み動作として、前
時刻にデータを読み出した位置に次のデータを書き込ま
せ、同時刻に同一の記憶素子に対して、読み出し又は書
き込みのいずれかのみを行わせることを特徴とする請求
項26記載の符号化方法。 - 【請求項28】 上記記憶手段として、シングルポート
のランダム・アクセス・メモリが用いられることを特徴
とする請求項27記載の符号化方法。 - 【請求項29】 上記記憶手段は、インターリーブ長と
同じ容量を有する記憶素子が1個用いられて構成される
ものであり、 上記制御工程では、上記記憶手段からのデータの読み出
し動作として、シーケンシャルな順次読み出しとアドレ
スにしたがったランダムな読み出しとを交互に行わせ、
上記記憶手段に対するデータの書き込み動作として、前
時刻にデータを読み出した位置に次のデータを書き込ま
せることを特徴とする請求項26記載の符号化方法。 - 【請求項30】 上記記憶手段として、デュアルポート
のランダム・アクセス・メモリが用いられることを特徴
とする請求項29記載の符号化方法。 - 【請求項31】 並列連接符号化、縦列連接符号化、並
列連接符号化変調又は縦列連接符号化変調を行うことを
特徴とする請求項24記載の符号化方法。 - 【請求項32】 上記要素符号化工程では、畳み込み符
号化が行われることを特徴とする請求項31記載の符号
化方法。 - 【請求項33】 複数の要素符号をインターリーブ処理
を介して並列又は縦列に連接して生成された符号の復号
を行う復号装置であって、 複数の上記要素符号に対応して設けられ、軟入力とされ
る受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る複数の軟出力復号手段と、 上記軟出力復号手段によって生成された上記外部情報を
入力し、符号化における上記インターリーブ処理と同一
の置換位置情報に基づいて、上記外部情報の順序を所定
のアドレスにしたがって置換して並べ替えるインターリ
ーブ処理、又は符号化における上記インターリーブ処理
によって並べ替えられた情報の配列を元に戻すように、
上記外部情報の順序を所定のアドレスにしたがって置換
して並べ替えるデインターリーブ処理を行うインターリ
ーブ手段とを備え、 上記インターリーブ手段は、 データを記憶する記憶手段と、 入力された入力データから出力する出力データへの置換
が対称であり、且つ、2以上の整数iと0以上i未満の
整数j,kとに対して、iで除算した剰余がjになる任
意の位置の上記入力データが、iで除算した剰余がkに
なる位置に上記出力データとして出力されるように、上
記記憶手段に対するデータの書き込み及び読み出しを制
御する制御手段とを有することを特徴とする復号装置。 - 【請求項34】 上記制御手段は、偶数番目の上記入力
データが偶数番目に出力されるとともに、奇数番目の上
記入力データが奇数番目に出力されるように、上記記憶
手段に対するデータの書き込み及び読み出しを制御する
ことを特徴とする請求項33記載の復号装置。 - 【請求項35】 上記制御手段は、上記記憶手段からの
データの読み出し動作として、シーケンシャルな順次読
み出しとアドレスにしたがったランダムな読み出しとを
フレーム毎に交互に行わせることを特徴とする請求項3
3記載の復号装置。 - 【請求項36】 上記記憶手段は、インターリーブ長の
1/iの容量を有する記憶素子がi個用いられて構成さ
れるものであり、 上記制御手段は、上記記憶手段からのデータの読み出し
動作として、シーケンシャルな順次読み出しとアドレス
にしたがったランダムな読み出しとを交互に行わせ、上
記記憶手段に対するデータの書き込み動作として、前時
刻にデータを読み出した位置に次のデータを書き込ま
せ、同時刻に同一の記憶素子に対して、読み出し又は書
き込みのいずれかのみを行わせることを特徴とする請求
項35記載の復号装置。 - 【請求項37】 上記記憶手段は、シングルポートのラ
ンダム・アクセス・メモリであることを特徴とする請求
項36記載の復号装置。 - 【請求項38】 上記記憶手段は、インターリーブ長と
同じ容量を有する記憶素子が1個用いられて構成される
ものであり、 上記制御手段は、上記記憶手段からのデータの読み出し
動作として、シーケンシャルな順次読み出しとアドレス
にしたがったランダムな読み出しとを交互に行わせ、上
記記憶手段に対するデータの書き込み動作として、前時
刻にデータを読み出した位置に次のデータを書き込ませ
ることを特徴とする請求項35記載の復号装置。 - 【請求項39】 上記記憶手段は、デュアルポートのラ
ンダム・アクセス・メモリであることを特徴とする請求
項38記載の復号装置。 - 【請求項40】 上記受信値に基づいて任意のステート
を通過する確率を求め、上記確率を用いて、上記符号を
繰り返し復号することを特徴とする請求項33記載の復
号装置。 - 【請求項41】 並列連接符号化、縦列連接符号化、並
列連接符号化変調又は縦列連接符号化変調がなされた符
号を繰り返し復号することを特徴とする請求項40記載
の復号装置。 - 【請求項42】 上記要素符号は、畳み込み符号である
ことを特徴とする請求項41記載の復号装置。 - 【請求項43】 上記軟出力復号手段は、BCJRアル
ゴリズム、Max−Log−BCJRアルゴリズム、又
はLog−BCJRアルゴリズムに基づく最大事後確率
復号を行うことを特徴とする請求項40記載の復号装
置。 - 【請求項44】 複数の要素符号をインターリーブ処理
を介して並列又は縦列に連接して生成された符号の復号
を行う復号方法であって、 複数の上記要素符号に対応して設けられ、軟入力とされ
る受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る複数の軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力
し、符号化における上記インターリーブ処理と同一の置
換位置情報に基づいて、上記外部情報の順序を所定のア
ドレスにしたがって置換して並べ替えるインターリーブ
処理、又は符号化における上記インターリーブ処理によ
って並べ替えられた情報の配列を元に戻すように、上記
外部情報の順序を所定のアドレスにしたがって置換して
並べ替えるデインターリーブ処理を行うインターリーブ
工程とを備え、 上記インターリーブ工程は、 データを入力する入力工程と、 上記入力工程にて入力された入力データから出力する出
力データへの置換が対称であり、且つ、2以上の整数i
と0以上i未満の整数j,kとに対して、iで除算した
剰余がjになる任意の位置の上記入力データが、iで除
算した剰余がkになる位置に上記出力データとして出力
されるように、データを記憶する記憶手段に対するデー
タの書き込み及び読み出しを制御する制御工程と、 上記出力データを出力する出力工程とを有することを特
徴とする復号方法。 - 【請求項45】 上記制御工程では、偶数番目の上記入
力データが偶数番目に出力されるとともに、奇数番目の
上記入力データが奇数番目に出力されるように、上記記
憶手段に対するデータの書き込み及び読み出しが制御さ
れることを特徴とする請求項44記載の復号方法。 - 【請求項46】 上記制御工程では、上記記憶手段から
のデータの読み出し動作として、シーケンシャルな順次
読み出しとアドレスにしたがったランダムな読み出しと
をフレーム毎に交互に行わせることを特徴とする請求項
44記載の復号方法。 - 【請求項47】 上記記憶手段は、インターリーブ長の
1/iの容量を有する記憶素子がi個用いられて構成さ
れるものであり、 上記制御工程では、上記記憶手段からのデータの読み出
し動作として、シーケンシャルな順次読み出しとアドレ
スにしたがったランダムな読み出しとを交互に行わせ、
上記記憶手段に対するデータの書き込み動作として、前
時刻にデータを読み出した位置に次のデータを書き込ま
せ、同時刻に同一の記憶素子に対して、読み出し又は書
き込みのいずれかのみを行わせることを特徴とする請求
項46記載の復号方法。 - 【請求項48】 上記記憶手段として、シングルポート
のランダム・アクセス・メモリが用いられることを特徴
とする請求項47記載の復号方法。 - 【請求項49】 上記記憶手段は、インターリーブ長と
同じ容量を有する記憶素子が1個用いられて構成される
ものであり、 上記制御工程では、上記記憶手段からのデータの読み出
し動作として、シーケンシャルな順次読み出しとアドレ
スにしたがったランダムな読み出しとを交互に行わせ、
上記記憶手段に対するデータの書き込み動作として、前
時刻にデータを読み出した位置に次のデータを書き込ま
せることを特徴とする請求項46記載の復号方法。 - 【請求項50】 上記記憶手段として、デュアルポート
のランダム・アクセス・メモリが用いられることを特徴
とする請求項49記載の復号方法。 - 【請求項51】 上記受信値に基づいて任意のステート
を通過する確率を求め、上記確率を用いて、上記符号を
繰り返し復号することを特徴とする請求項44記載の復
号方法。 - 【請求項52】 並列連接符号化、縦列連接符号化、並
列連接符号化変調又は縦列連接符号化変調がなされた符
号を繰り返し復号することを特徴とする請求項51記載
の復号方法。 - 【請求項53】 上記要素符号は、畳み込み符号である
ことを特徴とする請求項52記載の復号方法。 - 【請求項54】 上記軟出力復号工程では、BCJRア
ルゴリズム、Max−Log−BCJRアルゴリズム、
又はLog−BCJRアルゴリズムに基づく最大事後確
率復号が行われることを特徴とする請求項51記載の復
号方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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EP1367728A1 (en) * | 1999-05-19 | 2003-12-03 | Samsung Electronics Co., Ltd. | Turbo interleaving aparatus and method |
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