JP2004511179A - 断片的脱インターリーブ - Google Patents
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Abstract
本発明は、所定のインターリーブ規定に基づいてブロックにおいてインターリーブされたデータ信号を脱インターリーブするための方法に関する。この方法によって、脱インターリービング標的アドレスが、脱インターリーブされるデータ符号の所定の第1部分に基づいて算出され、標的アドレスメモリーに記憶される。次に、算出された標的アドレスによって、データ符号のその部分は脱インターリーブされる。続いて、これら両方の工程が、全データブロックが断片的に脱インターリーブされるまで、何度も繰り返される。
Description
本発明は、ブロックにインターリーブされたデータ信号の脱インターリーブ方法に関する。
【0001】
電気通信技術では、通常、チャネルを介して伝送されるデータ信号と、送信側のインターリーブとには関連がある。インターリーブを行わずに統計的に変化する(群に発生する)検出エラーに影響を及ぼすと考えられる障害は、代わりにインターリーブを行うことによって統計的な影響を受けない検出エラーを生成できる。統計的な影響を受けない検出エラーのエラー防御度は、チャネル符号化を行うことによって統計的に変化する検出エラーよりも高いエラー防御度となる。
【0002】
データ信号のインターリーブおよび脱インターリーブは、データブロックによって、それぞれ同じインターリーブ規定に従って送信側のインターリーバによってインターリーブされ、(同様にそれぞれ同じ)逆脱インターリーブ規定に従って、受信側の脱インターリーバから脱インターリーブされる。
【0003】
このため、第1インターリーブまたは第1脱インターリーブの前に、その標的アドレス(インターリーブ標的アドレスまたは脱インターリーブ標的アドレス)を、データ符号の再配置のために算出する必要がある。従来は、第1インターリーブ工程または脱インターリーブ工程を実施する前に、標的アドレスがデータブロックの全データ符号用に算出され、インターリーブ標的アドレスメモリーまたは脱インターリーブ標的アドレスメモリーに記憶されるという工程であった。Kのデータ符号からなる1つのデータブロックの場合、標的アドレスメモリーは、それぞれKの標的アドレスメモリー面積を含む必要がある。したがって、標的アドレスメモリーには、完全なインターリーブ情報または脱インターリーブ情報が含まれている。
【0004】
しかし、この脱インターリーブ方法では、受信部に大きなメモリー配置領域を備える必要があるという点において不利である。40〜5114ビットのデータブロック長Kを可能にするUMTS(ユニバーサル移動電話システム)規格の場合、脱インターリーブ標的アドレスを保存するために、アドレスデータ幅が13ビットのメモリーセルを5114個有するメモリーが必要である。
【0005】
通常、データ信号のインターリーブは、チャネル符号化の後に行われる。しかし、チャネル符号化の特別な形式(ターボ符号化と呼ばれる)の場合、チャネル符号化と同時にインターリーブ工程が行われる。ターボ符号化の過程において行われるこのインターリーブを、以下では、ターボインターリーブと呼ぶことにする。
【0006】
ターボ符号は、2値の、平行に連結した、帰納的で体系的な畳み込み符号である。ターボ符号を用いることによって、例えば1000ビットより大きなビットからなる大きなデータブロックを伝送する際に、通常の畳み込み符号を用いた場合よりも、エラー防御の度合いを著しく改善できる。ターボ符号の構造と、集積化されたターボインターリーバとを備えたターボ符号器を用いてターボ符号を形成することとは知られており、例えばP.Jung「デジタル移動式無線システムの分析と構想「」(シュトゥットガルト、Teubner出版社、1997年、付録E、343〜368ページ)に詳述されている。
【0007】
伝送チャネル(例えば移動式無線チャネル)を介して伝送され、ターボ符号化されたデータ信号を受信する際、受信部においては、ターボ復号化の過程でターボインターリーブもまた逆行(rueckgaengig)させる必要がある。この工程は、ターボ脱インターリーブ(Turbo−Entschachtelung)と呼ばれ、ターボ復号器に集積されたターボ脱インターリーバによって実行される。データ信号のターボインターリーブとターボ脱インターリーブとは、同様に、データブロックにおいて行われる。
【0008】
本発明の課題は、ブロックでインターリーブされたデータ信号の脱インターリーブ、特にターボ脱インターリーブを行うために改善された方法を提供することにある。特に、本脱インターリーブ方法によって、メモリーの所要面積をできる限り減少することができる。
【0009】
本課題を解決するために、請求項1の特徴部分を提供する。
【0010】
請求項1の特徴部分によると、脱インターリーブ標的アドレスが初めにデータブロックの所定の部分用にのみ算出されることによって、各データブロックは連続的に脱インターリーブされる。続いて、得られた(インターリーブされた)データブロックに対応する断片的な脱インターリーブが行われる。そして、全データブロックが断片的に脱インターリーブされるまで、この工程は頻繁に繰り返される。このようにして、脱インターリーブの場合、データブロック部分の(全データブロックではない)脱インターリーブ標的アドレスのみを保存すればよいので、メモリー所要面積をはるかに縮小することができる。
【0011】
したがって、本発明の有効な実施形態の特徴は、次の工程において算出される脱インターリーブ標的アドレスが既に標的アドレスメモリーに記憶された標的アドレスを上書きすることによって保存されるという点にある。
【0012】
本発明の方法にかかる他の有効な実施形態の特徴は、以下の3点である。つまり、第1に、インターリーブを、複数の異なるインターリーブ規定に従って実施できる。第2に、様々なインターリーブ規定を算出するための生成規則(Erzeugungsregel)が存在する。第3に、データ符号の部分に基づいた脱インターリーブ標的アドレスを、インターリーブ用の標的アドレスを予め算出せずに生成規則によって予め直接的に計算するという3点である。インターリーブ標的アドレスの算出を省略することによって、脱インターリーブ用のメモリー所要面積をさらに縮小できる。
【0013】
生成規則は、各データブロック長Kに対してターボインターリーブ規定をR列とC行からなる座標変換行列の形状に定義しているUMTS規格TS25.212であってもよい。この場合、データブロックの所定の各部分は、インターリーブされたデータ信号のnz・Cの連続的なデータ符号数を有することができる。このとき、nzは1以上の整数である。
【0014】
nz=1であることが好ましい。つまり、データブロックのターボ脱インターリーブが列において行われる。
【0015】
次に、本発明を、(UMTS規格TS25.212)ターボ脱インターリーブに関する実施形態に基づいて、添付図面を参照しながら説明する。図1は、ターボ符号を生成するための、従来のターボ符号器を示すブロック図である。図2は、ターボ符号化された受信信号を復号するための、従来のターボ復号器を示すブロック図である。図3は、インターリーブ置換行列、逆置換行列、および本発明にかかる断片的なターボ脱インターリーブの原理を説明する図である。図4は、UMTS規格でK=3840のインターリーブ変換行列を生成するための、列内置換(Intra−Zeilen)を説明する図である。図5は、図4に相当する図であり、UMTSインターリーブ変換行列を生成するために、列内置換を実施するための2つの座標変換と、列間置換(Inter−Zeilen)を実施するための1つの座標変換との連続的な実施を示す図である。
【0016】
図1に、ターボ符号化されたデータ信号Dを生成するためにUMTS送信機で使用されることの可能なターボ符号器TCODを例として示すブロック図である。本発明では、他のターボ符号器を使用してもよい。
【0017】
ターボ符号器TCODは、1つのターボインターリーバILと、2つの同一の帰納的で体系的な畳み込み符号器RSC1およびRSC2(例えば8状態畳み込み符号器)と、2つの任意のパンクチャ(Punktierer)PKT1およびPKT2と、1つのマルチプレクサMUXとを備えている。
【0018】
ターボ符号器TCODの課題は、エラー防御符号化を行うために、デジタル入力信号Xに冗長性を付加することにある。この入力信号は、データ符号(例えばビット)の系列から成り立っている。このデジタル入力信号Xは、例えばソース源符号化された音声信号または映像信号であってもよい。
【0019】
ターボ符号器TCODは、デジタル出力信号Dを生成する。このデジタル出力信号Dは、入力信号X(いわゆる組織的信号)と、RSC1によって符号化され、PKT1によって任意にパンクチャされた信号Y1と、ILによってインターリーブされ、RSC2によって符号化され、PKT2によって任意にパンクチャされた信号Y2とを多重化することによって生成される。
【0020】
ターボインターリーバILは、入力信号Xのブロックによるインターリーブを実施する。つまり、ターボインターリーバILは、Kデータ符号(Kは正の整数であり、データブロック長を示す)を繰り返し受信し、整理し直し、順序を変えて再び出力する。データ符号の整理(置換)は、一定のデータブロック長Kと同じ規則に従って行われる。
【0021】
UMTS規格では、ブロック長Kは可変であり、40〜5114ビットである。また、規格では、各データブロック長に対して特有なインターリーブ規則が定められている。このことについては後で説明する。
【0022】
そして、エラー防御符号化されたデータ信号Dを、キャリア上で適切に変調し、伝送チャネル(例えば移動式無線チャネル)を介して伝送する。
【0023】
次に、受信機におけるターボ符号化された受信信号の復号化について、図2の従来の復号器TDECを参照して説明する。また、このターボ復号器の設計を変えることも可能であり、本発明の方法を実施するために、このターボ復号器とは異なる設計で使用できる。
【0024】
ターボ復号器TDECは、第1および第2デマルチプレクサDMUX1およびDMUX2と、記憶装置MEMと、第1および第2畳み込み復号器DEC1およびDEC2と、ターボインターリーバIL´と、第1および第2ターボ脱インターリーバDIL1およびDIL2と、決定論理素子(Entscheidungslogik)(閾値決定器)TLとを含んでいる。
【0025】
受信機の復調器(図示せず)によって、受信機で復元された、符号化されたデータシーケンスDである均等化データシーケンスD^が与えられる。
【0026】
図2のターボ復号器TDECの作動形態について、以下に簡単に説明する。
【0027】
第1デマルチプレクサDMUX1は、均等化データ信号D^を均等化組織的データ信号X^(入力信号Xの復元型)と均等化冗長性信号Y^とに分割する。そして、第2デマルチプレクサDMUX2は、2つの均等化冗長性信号Y^1およびY^2(冗長性信号Y1およびY2の復元型)に分割する。
【0028】
2つの畳み込み復号器DEC1およびDEC2は、例えばMAP符号推定器であってもよい。第1畳み込み復号器DEC1は、データ信号X^およびY^1と、フィードバック信号Zとから、対数信頼性データΛ1をLLR(対数尤度比)で算出する。
【0029】
この信頼性データΛ1をターボインターリーバIL´によってインターリーブし、インターリーブされた信頼性データΛ1Iを第2畳み込み復号器DEC2に入力する。なお、ターボインターリーバILおよびIL´の作動形態は同じである。第2畳み込み復号器DEC2は、インターリーブされた信頼性データΛ1Iと、記憶装置MEMに存在する復元された冗長性信号データY^2とから、インターリーブされたフィードバック信号ZIとインターリーブされた第2対数信頼性データΛ2Iとを、LLR’sと同じ形で算出する。
【0030】
そして、インターリーブされたフィードバック信号ZIは、第1ターボ脱インターリーバDIL1によって脱インターリーブされ、フィードバック信号Zを生成する。
【0031】
こうして上記の帰納ループを何度も(例えば5回)環流するのである。各環流は、同じデータブロックのデータに基づいて行われる。最後の環流の際に存在しインターリーブされる第2信頼性データΛ2Iを、第2脱インターリーバDIL2によって脱インターリーブし、脱インターリーブされた信頼性データΛ2を決定論理素子TLに入力する。この決定論理素子TLは、入力信号Xのデータ符号に関する推定値のシーケンスであるデータ信号E(X)を決定する。
【0032】
データブロックのターボ復号器の下流、つまり推定値E(X)の適切なシーケンスの出力部では、次のデータブロックをターボ復号化する。
【0033】
ターボ復号器の作動形態の詳細については、P.Jung「帰納MAP符号推定」のE.3.3章353〜361ページに開示されている。これについては、本明細書に記載した。
【0034】
例えば図2のターボ復号器TDECから明らかなように、ターボ復号化は、各ループ環流に、ターボインターリービング処置(IL´)と、ターボ脱インターリーブ処置(DIL1)と、最終的なターボ脱インターリーブ処置(DIL2)とを含んでいる。なお、この2つのターボ脱インターリーブ処置は同一である。
【0035】
インターリーブ規定を、置換によって数学的に記述できる。データブロックのデータ信号を整理し直すために、この置換は、独自に各出力アドレスあるいはソースアドレスに標的アドレスを割り当てる。ソースアドレスとは、データブロックにおけるデータ符号の本来の位置のことであり、標的アドレスは、インターリーブされたデータブロックにおいて、整理し直されたデータ符号の位置のことである。
【0036】
図3を用いて、本発明に基づく原理を簡単な例に基づいて説明する。
【0037】
まず、インターリーブ規定について考える。このインターリーブ規定に基づいてデータブロックを形成しており、K=9のデータ符号{a,b,c,d,e,f,g,h,i}からなるデータシーケンスがインターリーブされる。図3の上に、3×3メモリーセル行列で表されるインターリーブ入力データメモリーV_iDSと、3×3メモリーセル行列で表されるインターリーブ出力データメモリーV_fDSと、要素が同様にメモリー(標的アドレスメモリー)に記憶されている3×3置換行列Pとを示す。
【0038】
このデータシーケンスは、インターリーブ入力データメモリーV_iDSに読み込まれ、そこで(図3に示すように)列方向に保存される。
【0039】
データメモリーV_iDSおよびV_fDSのメモリー領域には、アドレスn=1〜9の通し番号が列方向に付けられる。このアドレスnは、各メモリーセルの右上部の角に記入される。
【0040】
置換行列Pは、アドレスnのメモリーセルのインターリーブ入力データメモリーV_iDSに保存されたデータ符号のために、インターリーブ出力データメモリーV_fDSのインターリーブ標的アドレスV−Adr(n)を指定する。したがって、インターリーブしている間、V_iDSのメモリー領域1に保存されたデータ符号(つまりa)は、V_fDSのメモリー領域3に保存され、V_iDSのメモリー領域2に保存されたデータ符号(つまりb)は、V_fDSのメモリー領域7に保存され、・・・と続く。インターリーブ出力データメモリーV_fDSの読み出しは、同様に列方向に行われる。つまりインターリーブされたデータシーケンスは、{g,e,a,c,h,f,b,i,d}となる。
【0041】
図3の下の部分に示すように、脱インターリーブは、インターリーブに類似してはいるが、P−1で表される逆置換行列(逆という表現は、置換を連続的に実行する演算に関する)を用いた方法によって実施される。この逆置換行列P−1を図3に示す。逆置換行列の要素は、脱インターリーブ標的アドレスメモリーに保存される。
【0042】
ここで、インターリーバは複数の異なるインターリーブ規定を実施することができると仮定する。この仮定に従うと、異なるインターリーブ規定は、インターリーバに保存された複数の置換行列の形状としては維持されない。しかし、様々な置換行列を1つまたは複数の生成パラメータ(例えばデータブロック長K)に応じて形成できる特殊な生成規則が存在すると仮定すると、以下で説明するように、この仮定を、ターボインターリーブを行う場合にUMTS規格によって実現できるのである。
【0043】
次に、脱インターリーブを実施するための従来の方法を示す。初めに、生成規則に従って望ましい置換行列Pの全て(つまり全インターリーブ標的アドレス)を算出する。次に、算出された全ての置換行列Pを反転する。そして、反転した置換行列P−1を用いて、脱インターリーブを行う。
【0044】
ターボ脱インターリーブに関する本発明の方法は、以下の点で従来の方法とは異なっている。つまり、初めに逆置換行列P−1の所定の部分のみが、つまり例えば、第1列に指定された脱インターリーブ標的アドレスE‐Adr(n)=7、5、1(破線で示される)が、n=1,2,3に対して決定される。次に、他の脱インターリーブ標的アドレスの決定前に、インターリーブされたデータ信号の初めの脱インターリーブを行う。脱インターリーブ入力データメモリーE_iDS(V_fDSに相当する)において、初めの3つのメモリー領域に保存されているインターリーブされたデータシーケンスの初めの3つのデータ符号g,e,aは、脱インターリーブ出力データメモリーE_fDSのメモリー領域7,5,1に書き込まれる。次に、逆置換行列P−1の他の所定の部分、つまり例えば第2列に指定された脱インターリーブ標的アドレス3,8,6が算出される。そして、再び、これらの書き込み工程が行われる。この方法を、インターリーブされたデータシーケンスが全て脱インターリーブされるまで続行する。
【0045】
言い換えると、置換行列Pと、それに基づいた逆置換行列P−1とは、完全に算出されるのではなく、脱インターリーブされたデータブロックの所定の部分を脱インターリーブするために正確さが要求される逆置換行列P−1の行列要素(脱インターリーブ標的アドレス)が、その都度算出されるのである。その利点は、脱インターリーブ標的アドレスを脱インターリーブ標的アドレスメモリーに保存するためのメモリーの所要面積を縮小できるという点にある。なぜなら、各脱インターリーブ工程では、その前の脱インターリーブ工程で用いられた標的アドレスを上書きできるからである。上述の例(つまり列ごとの脱インターリーブ)の場合、脱インターリーブ標的アドレスメモリーは、9個ではなく3個のメモリーセルのみを含んでいればよい。
【0046】
言い添えると、所定の部分に適するように生成規則を用いてインターリーブ置換行列Pを算出できるということは、予め与えられた部分に基づいて、逆置換行列P−1の断片的算出もまた可能であるということである。例えば置換行列Pの第1列のインターリーブ標的アドレスを算出すると、その値は3,7,4となる。この値で逆置換行列P−1(点で示されている)のアドレス1,2,3を算出できる。しかし、このアドレスは、データ符号の所定の部分、例えば、メモリーE_iDSの第1列に保存されたデータ符号の所定の部分を十分に脱インターリーブできない。したがって、この例から、仮に置換行列Pの断片的算出が可能であったとしても、通常、逆置換行列P−1の、所定の部分の算出には、初めに全置換行列Pを算出する必要があることが明らかである。
【0047】
次に、UMTS規格を用いた場合に、逆置換行列P−1(脱インターリーブ標的アドレス行列)の断片的算出が可能かどうかについて述べる。このような逆置換行列P−1の断片的算出がUMTS規格によって可能であるという認識が、本発明の一部である。
【0048】
上述したように、UMTS規格によって、各ブロック長Kに対する特有なインターリーブ規定を形成できる生成規則が提示される。また、各インターリーブ規定は、脱インターリーブ入力データメモリーE_iDSと脱インターリーブ出力データメモリーE_fDSとの間の座標変換の形によって提示される。
【0049】
本発明をより理解しやすくするために、初めに、付属の座標変換行列を決定するために、UMTS規格TS25.212V3.3.0と一致する生成規則について以下に再び示す。座標変換行列は、図3に基づいて説明した置換行列と同じ情報を含んでいる。なお、この情報は、置換規定が2次元的な座標変換(そして1次元的な標的アドレス割り当て工程ではない)を用いて示されるという点において、この置換行列とは異なるものである。
【0050】
第1工程(変換行列の定義)
1.1 列数Rの定義:
R=5, K=40〜159ビットの場合(第1例)
R=10, K=160〜200ビット、または、K=481〜530ビットの場合(第2例)
R=20, それ以外(第3例)
1.2 行数Cの定義:
第2例(K=481〜530ビット)の場合:C=p=53、
それ以外:
(i)最小素数pを求める
0≦(p+1)−K/R
(ii)0≦p−K/Rの場合、(iii)へ進み、
それ以外:C=p+1
(iii)0≦p−1−K/Rの場合、C=p−1
それ以外:C=p
1.3 次に、入力データシーケンスを、列ごとにR×C入力データメモリー行列(V_iDSに相当する)に書き込む。
【0051】
第2工程(列内置換)
第A例:C=p
(A1)次の表からの原始根の選択:
【0052】
【表1】
【0053】
(A2)次の式に従う列内置換用基底シーケンスc(i)の形成:
c(i)=[g・c(i−1)]modp,
i=1,2,・・,(p−2)
c(0)=1
modはモジュロ演算を示している。
【0054】
(A3)以下を伴う最小素数j=1,2,・・,R−1,の最小素数のセット{qj}の検索:
‐ggT{qj,p−1}=1(ggT=最大公約数)
‐qj>6
‐qj>qj−1
‐q0=1
(A4)セット{qj}を置換し、置換によって得られたセットを{pj}と表し、置換工程は:
PPx(j)=qj,j=0,1,・・,R−1
PX(j)は、第3工程で定義された列間置換である。
【0055】
(A5)以下の式に従うj番目の列内置換j=0,1,・・,R−1:
cj(i)=c([i・pj]mod(p−1)),
i=0,1,2,・・,(p−2)および
cj(p−1)=0
cj(i)は、j番目の列の置換後のi番目の出力の入力ビットの位置である。
【0056】
第B例:C=p+1
(B1) 第A1例と同様
(B2) 第A2例と同様
(B3) 第A3例と同様
(B4) 第A4例と同様
(B5) 以下の式に従って、j番目の列内置換j=0,1,・・,R−1を行う:
cj(i)=c([i・pj]mod(p−1)),
i=0,1,2,・・,(p−2)および
cj(p−1)=0
cj(p)=p
(B6) K=C・Rの場合、CR−1(p)とCR−1(0)とを交換する。このとき、cj(i)は、j番目の列の置換後のi番目の出力の入力ビットの位置である。
【0057】
第C例:C=p−1
(C1)第A1例と同様
(C2)第A2例と同様
(C3)第A3例と同様
(C4)第A4例と同様
(C5)以下の式に従って、j番目の列内置換j=0,1,・・,R−1を行う:
cj(i)=c([i・pj]mod(p−1))−1,
i=0,1,2,・・,(p−2)
cj(i)は、j番目の列の置換後のi番目の出力部の入力ビットの位置である。
【0058】
第3工程(列間置換)
以下の理論体系に従って、列間置換PX(j)(j=0,1,・・,R−1,X=A,B,CまたはD)を行う。PX(j)は、j番目の置換された列の本来の位置である:
PA:{19,9,14,4,0,2,5,7,12,18,10,8,13,17,3,1,16,6,15,11} R=20に対して
PB:{19,9,14,4,0,2,5,7,12,18,16,13,17,15,3,1,6,11,8,10} R=20に対して
PC:{9,8,7,6,5,4,3,2,1,0} R=10に対して
PD:{4,3,2,1,0} R=5に対して
様々な理論体系を以下のように使用する:
【0059】
【表2】
【0060】
X=AあるいはBあるいはCあるいはD
図4では変換行列の構造を説明するために、K=3840に対する例を用いている。このとき各行列要素は、行列の列/行座標(j・i)に基づいて確認され、上述の規格によって示された座標変換が見られる。
【0061】
1.1および1.2の定義に従うと、結果は、C=192(行数)およびR=20(列数)である。最小素数はp=191である。
【0062】
第2工程において第B例は有効である。B1工程に従って、原始根gをp=191とする。結果は、g=19である。
【0063】
工程B2では、基底シーケンスc(i)が算出される。この算出値c(i)は、図4では、水平方向に太字で囲まれた領域に示されている。
【0064】
工程B3では、最小素数(j=0〜R−1)のセット{qj}が算出される。最小素数のセットは、{1,7,11,13,17,23,29,31,37,41,43,47,53,59,61,67,71,73,79,83}である。
【0065】
次の例では、工程B5が最小素数のセット{qj}を用いて行われる。つまり、置換された最小素数のセットへの移行は、列間置換の後で初めて行われる。従って、j番目の列に関する列内置換は、方程式cj(i)=c([i・qj]mod(p−1))を用いて算出される。列内置換がインターリーブ入力データメモリーV_iDSにおいてデータ符号に対して別々に実施される限り(列内置換が変換行列を形成するためにのみ用いられない場合)、列内置換規定cj(i)によって、インターリーブ入力データメモリーV_iDSにおいて列/行座標(j・i)に読み込まれたデータ符号が、列/行座標(j、cj(i))を有する(架空の)バッファーのメモリーセルに保存される。
【0066】
この列内置換cj(i)は、列指数jに応じて決まる。つまり、各列によって異なっている。
【0067】
工程B5に示された方程式に基づいて、内部列内置換は、規定
c_inj(i)=[i・qj]mod(p−1))
に従う「内部」列内置換と、規定
c_out(i)=c(i)
に従う「外部」列内置換とによって連続的に実施される。
【0068】
内部列内置換c_inj(i)は、列によって異なっているのに対して、外部列内置換c_out(i)は全ての列において同一である。
【0069】
内部列内置換の際に得られる行標的座標値c_inj(i)のいくつかは、図4に示されるR×C変換行列に書き込まれる。i=1(第1行)の場合、最小素数のシーケンスは{qj}である。
【0070】
行i=4の場合の値は、図4では太線で囲まれている。これらの値は、方程式c_inj(4)=[4・qj]mod190に従って算出される。
【0071】
座標i=4,j=3のメモリーセルに関して、値はc_in3(4)=[4・13]mod190=52である。
【0072】
図5では、座標(3,4)を座標(3,52)に配置する内部列内置換を、矢印Aによって具象的に説明している。
【0073】
外部列内置換c_out(i)は、矢印Bによって示されている。外部列内置換用の出力座標である内部列内置換の標的座標(3,52)は、外部列内置換の標的座標(3,86)に配置される。(したがって、外部列内置換の標的座標は、全ての列内置換の標的座標でもある。)
この例の計算結果は、
c3(4)=c_out(c_in3(4))=86
となる。
【0074】
第3工程では、列間置換は理論体系PAに基づいて行われる。PA(j=3)=4であるので、列内置換の標的座標(3,86)は、列間置換の標的座標(4,86)に配置される。この列間置換とは、座標(3,86)の架空のバッファーのメモリーセルに保存されたデータ符号を、座標(4,86)のインターリービング出力データメモリーV_fDSのメモリーセルに変換することである(実際には行われない)。図5では、この列間置換を矢印Cによって示している。
【0075】
したがって、通常、インターリーブに関して、UMTT座標配置規定は:
(j,i)→(PX(j),cj(i))
となる。
【0076】
変換行列の座標配置規定から、置換行列Pの一次元的なインターリーブ標的アドレスを、次の関係に基づいて算出できる:
ソースアドレス:n=j・C+i
インターリーブ標的アドレス:V−Adr(n)=PX(j)・C+cj(i)
したがって、置換行列は、図3の上の部分のとおりに算出可能である。
【0077】
この例の場合、
ソースアドレス:n=3・192+4=580
インターリーブ標的アドレス:V‐Adr(579)=4・192+86=854
となる。
【0078】
つまり、置換行列Pには、アドレスn=580(座標(3,4)に相当する)の領域に、インターリーブ標的アドレス値854が存在しているのである。
【0079】
次に、本発明に基づいて、予め置換行列Pの算出を行う必要なく、逆置換行列P−1の第1列の脱インターリーブ標的アドレスを算出できるということについて説明する。
【0080】
初めに、逆置換行列P−1の列および行数が決定される。この決定は、工程1に基づいて行われる。つまり、置換行列Pの列および行数の決定と同じである。
【0081】
逆置換行列P−1の座標は、形状(j,i)、つまり列および行座標と同様に示される。
【0082】
初めに、工程3のUMTS規格によって定義された列間置換の逆配置が行われる。逆列間置換PX −1(j)(j=0,1,・・,R−1)は、X=A,B,CまたはDの場合には、以下のようになる:
P−1 A:{4,15,5,14,3,6,17,7,11,1,10,19,8,12,2,18,16,13,9,0} R=20の場合
P−1 B:{4,15,5,14,3,6,16,7,18,1,19,17,8,11,2,13,10,12,9,0} R=20の場合
P−1 C:{9,8,7,6,5,4,3,2,1,0} R=10の場合
P−1 D:{4,3,2,1,0} R=5の場合
逆列間置換の選択X=A,B,CまたはDは、工程3に示された図式によって行われる。
【0083】
逆列間置換の座標配置規定は、以下のとおりである。
(j,i)→(PX −1(j),i)
このとき、(j・i)は、脱インターリーブ入力データメモリーE_iDSのメモリーセルの出力座標である。
【0084】
次の工程では、外部列内置換と内部列内置換との逆転配置(Umkehrabbildungen)を連続的に実施することによって、列座標が算出される。
【0085】
逆外部列内置換に基づいた座標変換は、以下の通りである。
(PX −1(j),i)→(PX −1(j),c_out−1(i))
このとき、c_out−1(i)=c−1(i)は、逆外部列内置換を示している。
【0086】
最後の座標変換工程では、逆内部列内置換が実施される。この配置規定は、以下の通りである。
【0087】
【数1】
【0088】
脱インターリーブ標的アドレスE−Adr(n)は、次の省略形
【0089】
【数2】
【0090】
を用いた、方程式 E−Adr(n)=dj・C+di
に基づいて行われる。
【0091】
このとき、n=j・c+iは、脱インターリーブ入力データメモリーE_iDSに保存されたインターリーブされたデータ信号のソースアドレスである。
【0092】
この脱インターリーブ理論体系の例外が、事例C=p+1で行がp−1およびpの場合、および、事例C=pで行がp−1の場合に起こる。
【0093】
この行は、列内置換の影響を受けない。つまり、行では、外部列内置換も内部列内置換も行われないということである。したがって、脱インターリーブサイクルは、列間置換の逆変換に限定される。
【0094】
脱インターリーブの場合、行pに基づいて、列間置換のみが行われる。したがって、脱インターリーブの計算結果は以下のようになる。
di=i=p
dj=Px −1−1(j) (X=A,B,CまたはD)
行p−1は、インターリーブの場合、列間置換に従い、行0に配置される。脱インターリーブサイクルの計算結果は、以下のとおりである。
di=p−1 i=0の場合
dj=P(j) X=AまたはBまたはCまたはD
脱インターリーブ標的アドレスの算出は、ここでも、すでに提示された定式E−Adr(n)=dj・C+diに従って行われる。
【0095】
脱ンターリーブ工程を実施する際、第1に、標的脱インターリーブアドレスE−Adr(n)は、脱インターリーブ入力データメモリーE_iDSのある所定の部分用に(例えば、上述した例において、脱インターリーブアドレスn=0,1,・・,191はある所定の列j用に)算出される。このために、列指数jに関して、列座標値djおよび全ての行座標値diを算出する必要がある。列j用の算出された脱インターリーブ標的アドレスE−Adr(n)は、標的アドレスメモリーに保存される。このために、この標的アドレスメモリーは、本例の場合、例えば13ビットのワード幅の、192のメモリーセル(一般的には最大256のメモリーセル)だけを備える必要がある。複数の列からなるデータブロック部分に対応して、標的アドレスメモリーは大きく設計される。
【0096】
そして、このインターリーブされたデータ信号の、初めの192のデータ符号が、これら192の標的アドレスによって脱インターリーブされる。このサイクルは、図3に基づいて説明した方法に相当する。
【0097】
初めの192のデータ符号(または、これらとは別の、インターリーブされたデータブロックの自由に選択可能な部分)が脱インターリーブされた後、脱インターリーブ標的アドレス値E−Adr(n)の次のセットが算出され、算出された脱インターリーブ標的アドレス値に基づいて、データブロックの、第2部分のデータ符号の再保存が行われる。列ごとの脱インターリーブが行われる場合、データブロックは、R=5またはR=10またはR=20の交互脱インターリーブ標的アドレス算出工程と、脱インターリーブ標的アドレス保存工程(直前の工程で用いられた標的アドレスが上書きされる)と、データ符号再保存工程との後、完全に脱インターリーブされる。ブロックによってインターリーブされたデータ信号の断片的、または連続的な脱インターリーブ方法は、UMTS規格に従うターボ脱インターリーブに基づいて説明してきたが、この条件に限定されず、一般にブロックでインターリーブされたデータ信号の脱インターリーブ工程として用いることもできる。
【図面の簡単な説明】
【図1】
ターボ符号を生成するための、従来のターボ符号器を示すブロック図である。
【図2】
ターボ符号化された受信信号を復号するための、従来のターボ復号器を示すブロック図である。
【図3】
インターリービング置換行列、逆置換行列、および本発明にかかる断片的なターボ脱インターリーブの原理を説明する図である。
【図4】
UMTS規格でK=3840のインターリーブ変換行列を形成するための、列内置換を説明する図である。
【図5】
図4に相当する図であり、UMTSインターリーブ変換行列を形成するために、列内置換を実施するための2つの座標変換と、列間置換を実施するための1つの座標変換との連続的な実施を示す図である。
【0001】
電気通信技術では、通常、チャネルを介して伝送されるデータ信号と、送信側のインターリーブとには関連がある。インターリーブを行わずに統計的に変化する(群に発生する)検出エラーに影響を及ぼすと考えられる障害は、代わりにインターリーブを行うことによって統計的な影響を受けない検出エラーを生成できる。統計的な影響を受けない検出エラーのエラー防御度は、チャネル符号化を行うことによって統計的に変化する検出エラーよりも高いエラー防御度となる。
【0002】
データ信号のインターリーブおよび脱インターリーブは、データブロックによって、それぞれ同じインターリーブ規定に従って送信側のインターリーバによってインターリーブされ、(同様にそれぞれ同じ)逆脱インターリーブ規定に従って、受信側の脱インターリーバから脱インターリーブされる。
【0003】
このため、第1インターリーブまたは第1脱インターリーブの前に、その標的アドレス(インターリーブ標的アドレスまたは脱インターリーブ標的アドレス)を、データ符号の再配置のために算出する必要がある。従来は、第1インターリーブ工程または脱インターリーブ工程を実施する前に、標的アドレスがデータブロックの全データ符号用に算出され、インターリーブ標的アドレスメモリーまたは脱インターリーブ標的アドレスメモリーに記憶されるという工程であった。Kのデータ符号からなる1つのデータブロックの場合、標的アドレスメモリーは、それぞれKの標的アドレスメモリー面積を含む必要がある。したがって、標的アドレスメモリーには、完全なインターリーブ情報または脱インターリーブ情報が含まれている。
【0004】
しかし、この脱インターリーブ方法では、受信部に大きなメモリー配置領域を備える必要があるという点において不利である。40〜5114ビットのデータブロック長Kを可能にするUMTS(ユニバーサル移動電話システム)規格の場合、脱インターリーブ標的アドレスを保存するために、アドレスデータ幅が13ビットのメモリーセルを5114個有するメモリーが必要である。
【0005】
通常、データ信号のインターリーブは、チャネル符号化の後に行われる。しかし、チャネル符号化の特別な形式(ターボ符号化と呼ばれる)の場合、チャネル符号化と同時にインターリーブ工程が行われる。ターボ符号化の過程において行われるこのインターリーブを、以下では、ターボインターリーブと呼ぶことにする。
【0006】
ターボ符号は、2値の、平行に連結した、帰納的で体系的な畳み込み符号である。ターボ符号を用いることによって、例えば1000ビットより大きなビットからなる大きなデータブロックを伝送する際に、通常の畳み込み符号を用いた場合よりも、エラー防御の度合いを著しく改善できる。ターボ符号の構造と、集積化されたターボインターリーバとを備えたターボ符号器を用いてターボ符号を形成することとは知られており、例えばP.Jung「デジタル移動式無線システムの分析と構想「」(シュトゥットガルト、Teubner出版社、1997年、付録E、343〜368ページ)に詳述されている。
【0007】
伝送チャネル(例えば移動式無線チャネル)を介して伝送され、ターボ符号化されたデータ信号を受信する際、受信部においては、ターボ復号化の過程でターボインターリーブもまた逆行(rueckgaengig)させる必要がある。この工程は、ターボ脱インターリーブ(Turbo−Entschachtelung)と呼ばれ、ターボ復号器に集積されたターボ脱インターリーバによって実行される。データ信号のターボインターリーブとターボ脱インターリーブとは、同様に、データブロックにおいて行われる。
【0008】
本発明の課題は、ブロックでインターリーブされたデータ信号の脱インターリーブ、特にターボ脱インターリーブを行うために改善された方法を提供することにある。特に、本脱インターリーブ方法によって、メモリーの所要面積をできる限り減少することができる。
【0009】
本課題を解決するために、請求項1の特徴部分を提供する。
【0010】
請求項1の特徴部分によると、脱インターリーブ標的アドレスが初めにデータブロックの所定の部分用にのみ算出されることによって、各データブロックは連続的に脱インターリーブされる。続いて、得られた(インターリーブされた)データブロックに対応する断片的な脱インターリーブが行われる。そして、全データブロックが断片的に脱インターリーブされるまで、この工程は頻繁に繰り返される。このようにして、脱インターリーブの場合、データブロック部分の(全データブロックではない)脱インターリーブ標的アドレスのみを保存すればよいので、メモリー所要面積をはるかに縮小することができる。
【0011】
したがって、本発明の有効な実施形態の特徴は、次の工程において算出される脱インターリーブ標的アドレスが既に標的アドレスメモリーに記憶された標的アドレスを上書きすることによって保存されるという点にある。
【0012】
本発明の方法にかかる他の有効な実施形態の特徴は、以下の3点である。つまり、第1に、インターリーブを、複数の異なるインターリーブ規定に従って実施できる。第2に、様々なインターリーブ規定を算出するための生成規則(Erzeugungsregel)が存在する。第3に、データ符号の部分に基づいた脱インターリーブ標的アドレスを、インターリーブ用の標的アドレスを予め算出せずに生成規則によって予め直接的に計算するという3点である。インターリーブ標的アドレスの算出を省略することによって、脱インターリーブ用のメモリー所要面積をさらに縮小できる。
【0013】
生成規則は、各データブロック長Kに対してターボインターリーブ規定をR列とC行からなる座標変換行列の形状に定義しているUMTS規格TS25.212であってもよい。この場合、データブロックの所定の各部分は、インターリーブされたデータ信号のnz・Cの連続的なデータ符号数を有することができる。このとき、nzは1以上の整数である。
【0014】
nz=1であることが好ましい。つまり、データブロックのターボ脱インターリーブが列において行われる。
【0015】
次に、本発明を、(UMTS規格TS25.212)ターボ脱インターリーブに関する実施形態に基づいて、添付図面を参照しながら説明する。図1は、ターボ符号を生成するための、従来のターボ符号器を示すブロック図である。図2は、ターボ符号化された受信信号を復号するための、従来のターボ復号器を示すブロック図である。図3は、インターリーブ置換行列、逆置換行列、および本発明にかかる断片的なターボ脱インターリーブの原理を説明する図である。図4は、UMTS規格でK=3840のインターリーブ変換行列を生成するための、列内置換(Intra−Zeilen)を説明する図である。図5は、図4に相当する図であり、UMTSインターリーブ変換行列を生成するために、列内置換を実施するための2つの座標変換と、列間置換(Inter−Zeilen)を実施するための1つの座標変換との連続的な実施を示す図である。
【0016】
図1に、ターボ符号化されたデータ信号Dを生成するためにUMTS送信機で使用されることの可能なターボ符号器TCODを例として示すブロック図である。本発明では、他のターボ符号器を使用してもよい。
【0017】
ターボ符号器TCODは、1つのターボインターリーバILと、2つの同一の帰納的で体系的な畳み込み符号器RSC1およびRSC2(例えば8状態畳み込み符号器)と、2つの任意のパンクチャ(Punktierer)PKT1およびPKT2と、1つのマルチプレクサMUXとを備えている。
【0018】
ターボ符号器TCODの課題は、エラー防御符号化を行うために、デジタル入力信号Xに冗長性を付加することにある。この入力信号は、データ符号(例えばビット)の系列から成り立っている。このデジタル入力信号Xは、例えばソース源符号化された音声信号または映像信号であってもよい。
【0019】
ターボ符号器TCODは、デジタル出力信号Dを生成する。このデジタル出力信号Dは、入力信号X(いわゆる組織的信号)と、RSC1によって符号化され、PKT1によって任意にパンクチャされた信号Y1と、ILによってインターリーブされ、RSC2によって符号化され、PKT2によって任意にパンクチャされた信号Y2とを多重化することによって生成される。
【0020】
ターボインターリーバILは、入力信号Xのブロックによるインターリーブを実施する。つまり、ターボインターリーバILは、Kデータ符号(Kは正の整数であり、データブロック長を示す)を繰り返し受信し、整理し直し、順序を変えて再び出力する。データ符号の整理(置換)は、一定のデータブロック長Kと同じ規則に従って行われる。
【0021】
UMTS規格では、ブロック長Kは可変であり、40〜5114ビットである。また、規格では、各データブロック長に対して特有なインターリーブ規則が定められている。このことについては後で説明する。
【0022】
そして、エラー防御符号化されたデータ信号Dを、キャリア上で適切に変調し、伝送チャネル(例えば移動式無線チャネル)を介して伝送する。
【0023】
次に、受信機におけるターボ符号化された受信信号の復号化について、図2の従来の復号器TDECを参照して説明する。また、このターボ復号器の設計を変えることも可能であり、本発明の方法を実施するために、このターボ復号器とは異なる設計で使用できる。
【0024】
ターボ復号器TDECは、第1および第2デマルチプレクサDMUX1およびDMUX2と、記憶装置MEMと、第1および第2畳み込み復号器DEC1およびDEC2と、ターボインターリーバIL´と、第1および第2ターボ脱インターリーバDIL1およびDIL2と、決定論理素子(Entscheidungslogik)(閾値決定器)TLとを含んでいる。
【0025】
受信機の復調器(図示せず)によって、受信機で復元された、符号化されたデータシーケンスDである均等化データシーケンスD^が与えられる。
【0026】
図2のターボ復号器TDECの作動形態について、以下に簡単に説明する。
【0027】
第1デマルチプレクサDMUX1は、均等化データ信号D^を均等化組織的データ信号X^(入力信号Xの復元型)と均等化冗長性信号Y^とに分割する。そして、第2デマルチプレクサDMUX2は、2つの均等化冗長性信号Y^1およびY^2(冗長性信号Y1およびY2の復元型)に分割する。
【0028】
2つの畳み込み復号器DEC1およびDEC2は、例えばMAP符号推定器であってもよい。第1畳み込み復号器DEC1は、データ信号X^およびY^1と、フィードバック信号Zとから、対数信頼性データΛ1をLLR(対数尤度比)で算出する。
【0029】
この信頼性データΛ1をターボインターリーバIL´によってインターリーブし、インターリーブされた信頼性データΛ1Iを第2畳み込み復号器DEC2に入力する。なお、ターボインターリーバILおよびIL´の作動形態は同じである。第2畳み込み復号器DEC2は、インターリーブされた信頼性データΛ1Iと、記憶装置MEMに存在する復元された冗長性信号データY^2とから、インターリーブされたフィードバック信号ZIとインターリーブされた第2対数信頼性データΛ2Iとを、LLR’sと同じ形で算出する。
【0030】
そして、インターリーブされたフィードバック信号ZIは、第1ターボ脱インターリーバDIL1によって脱インターリーブされ、フィードバック信号Zを生成する。
【0031】
こうして上記の帰納ループを何度も(例えば5回)環流するのである。各環流は、同じデータブロックのデータに基づいて行われる。最後の環流の際に存在しインターリーブされる第2信頼性データΛ2Iを、第2脱インターリーバDIL2によって脱インターリーブし、脱インターリーブされた信頼性データΛ2を決定論理素子TLに入力する。この決定論理素子TLは、入力信号Xのデータ符号に関する推定値のシーケンスであるデータ信号E(X)を決定する。
【0032】
データブロックのターボ復号器の下流、つまり推定値E(X)の適切なシーケンスの出力部では、次のデータブロックをターボ復号化する。
【0033】
ターボ復号器の作動形態の詳細については、P.Jung「帰納MAP符号推定」のE.3.3章353〜361ページに開示されている。これについては、本明細書に記載した。
【0034】
例えば図2のターボ復号器TDECから明らかなように、ターボ復号化は、各ループ環流に、ターボインターリービング処置(IL´)と、ターボ脱インターリーブ処置(DIL1)と、最終的なターボ脱インターリーブ処置(DIL2)とを含んでいる。なお、この2つのターボ脱インターリーブ処置は同一である。
【0035】
インターリーブ規定を、置換によって数学的に記述できる。データブロックのデータ信号を整理し直すために、この置換は、独自に各出力アドレスあるいはソースアドレスに標的アドレスを割り当てる。ソースアドレスとは、データブロックにおけるデータ符号の本来の位置のことであり、標的アドレスは、インターリーブされたデータブロックにおいて、整理し直されたデータ符号の位置のことである。
【0036】
図3を用いて、本発明に基づく原理を簡単な例に基づいて説明する。
【0037】
まず、インターリーブ規定について考える。このインターリーブ規定に基づいてデータブロックを形成しており、K=9のデータ符号{a,b,c,d,e,f,g,h,i}からなるデータシーケンスがインターリーブされる。図3の上に、3×3メモリーセル行列で表されるインターリーブ入力データメモリーV_iDSと、3×3メモリーセル行列で表されるインターリーブ出力データメモリーV_fDSと、要素が同様にメモリー(標的アドレスメモリー)に記憶されている3×3置換行列Pとを示す。
【0038】
このデータシーケンスは、インターリーブ入力データメモリーV_iDSに読み込まれ、そこで(図3に示すように)列方向に保存される。
【0039】
データメモリーV_iDSおよびV_fDSのメモリー領域には、アドレスn=1〜9の通し番号が列方向に付けられる。このアドレスnは、各メモリーセルの右上部の角に記入される。
【0040】
置換行列Pは、アドレスnのメモリーセルのインターリーブ入力データメモリーV_iDSに保存されたデータ符号のために、インターリーブ出力データメモリーV_fDSのインターリーブ標的アドレスV−Adr(n)を指定する。したがって、インターリーブしている間、V_iDSのメモリー領域1に保存されたデータ符号(つまりa)は、V_fDSのメモリー領域3に保存され、V_iDSのメモリー領域2に保存されたデータ符号(つまりb)は、V_fDSのメモリー領域7に保存され、・・・と続く。インターリーブ出力データメモリーV_fDSの読み出しは、同様に列方向に行われる。つまりインターリーブされたデータシーケンスは、{g,e,a,c,h,f,b,i,d}となる。
【0041】
図3の下の部分に示すように、脱インターリーブは、インターリーブに類似してはいるが、P−1で表される逆置換行列(逆という表現は、置換を連続的に実行する演算に関する)を用いた方法によって実施される。この逆置換行列P−1を図3に示す。逆置換行列の要素は、脱インターリーブ標的アドレスメモリーに保存される。
【0042】
ここで、インターリーバは複数の異なるインターリーブ規定を実施することができると仮定する。この仮定に従うと、異なるインターリーブ規定は、インターリーバに保存された複数の置換行列の形状としては維持されない。しかし、様々な置換行列を1つまたは複数の生成パラメータ(例えばデータブロック長K)に応じて形成できる特殊な生成規則が存在すると仮定すると、以下で説明するように、この仮定を、ターボインターリーブを行う場合にUMTS規格によって実現できるのである。
【0043】
次に、脱インターリーブを実施するための従来の方法を示す。初めに、生成規則に従って望ましい置換行列Pの全て(つまり全インターリーブ標的アドレス)を算出する。次に、算出された全ての置換行列Pを反転する。そして、反転した置換行列P−1を用いて、脱インターリーブを行う。
【0044】
ターボ脱インターリーブに関する本発明の方法は、以下の点で従来の方法とは異なっている。つまり、初めに逆置換行列P−1の所定の部分のみが、つまり例えば、第1列に指定された脱インターリーブ標的アドレスE‐Adr(n)=7、5、1(破線で示される)が、n=1,2,3に対して決定される。次に、他の脱インターリーブ標的アドレスの決定前に、インターリーブされたデータ信号の初めの脱インターリーブを行う。脱インターリーブ入力データメモリーE_iDS(V_fDSに相当する)において、初めの3つのメモリー領域に保存されているインターリーブされたデータシーケンスの初めの3つのデータ符号g,e,aは、脱インターリーブ出力データメモリーE_fDSのメモリー領域7,5,1に書き込まれる。次に、逆置換行列P−1の他の所定の部分、つまり例えば第2列に指定された脱インターリーブ標的アドレス3,8,6が算出される。そして、再び、これらの書き込み工程が行われる。この方法を、インターリーブされたデータシーケンスが全て脱インターリーブされるまで続行する。
【0045】
言い換えると、置換行列Pと、それに基づいた逆置換行列P−1とは、完全に算出されるのではなく、脱インターリーブされたデータブロックの所定の部分を脱インターリーブするために正確さが要求される逆置換行列P−1の行列要素(脱インターリーブ標的アドレス)が、その都度算出されるのである。その利点は、脱インターリーブ標的アドレスを脱インターリーブ標的アドレスメモリーに保存するためのメモリーの所要面積を縮小できるという点にある。なぜなら、各脱インターリーブ工程では、その前の脱インターリーブ工程で用いられた標的アドレスを上書きできるからである。上述の例(つまり列ごとの脱インターリーブ)の場合、脱インターリーブ標的アドレスメモリーは、9個ではなく3個のメモリーセルのみを含んでいればよい。
【0046】
言い添えると、所定の部分に適するように生成規則を用いてインターリーブ置換行列Pを算出できるということは、予め与えられた部分に基づいて、逆置換行列P−1の断片的算出もまた可能であるということである。例えば置換行列Pの第1列のインターリーブ標的アドレスを算出すると、その値は3,7,4となる。この値で逆置換行列P−1(点で示されている)のアドレス1,2,3を算出できる。しかし、このアドレスは、データ符号の所定の部分、例えば、メモリーE_iDSの第1列に保存されたデータ符号の所定の部分を十分に脱インターリーブできない。したがって、この例から、仮に置換行列Pの断片的算出が可能であったとしても、通常、逆置換行列P−1の、所定の部分の算出には、初めに全置換行列Pを算出する必要があることが明らかである。
【0047】
次に、UMTS規格を用いた場合に、逆置換行列P−1(脱インターリーブ標的アドレス行列)の断片的算出が可能かどうかについて述べる。このような逆置換行列P−1の断片的算出がUMTS規格によって可能であるという認識が、本発明の一部である。
【0048】
上述したように、UMTS規格によって、各ブロック長Kに対する特有なインターリーブ規定を形成できる生成規則が提示される。また、各インターリーブ規定は、脱インターリーブ入力データメモリーE_iDSと脱インターリーブ出力データメモリーE_fDSとの間の座標変換の形によって提示される。
【0049】
本発明をより理解しやすくするために、初めに、付属の座標変換行列を決定するために、UMTS規格TS25.212V3.3.0と一致する生成規則について以下に再び示す。座標変換行列は、図3に基づいて説明した置換行列と同じ情報を含んでいる。なお、この情報は、置換規定が2次元的な座標変換(そして1次元的な標的アドレス割り当て工程ではない)を用いて示されるという点において、この置換行列とは異なるものである。
【0050】
第1工程(変換行列の定義)
1.1 列数Rの定義:
R=5, K=40〜159ビットの場合(第1例)
R=10, K=160〜200ビット、または、K=481〜530ビットの場合(第2例)
R=20, それ以外(第3例)
1.2 行数Cの定義:
第2例(K=481〜530ビット)の場合:C=p=53、
それ以外:
(i)最小素数pを求める
0≦(p+1)−K/R
(ii)0≦p−K/Rの場合、(iii)へ進み、
それ以外:C=p+1
(iii)0≦p−1−K/Rの場合、C=p−1
それ以外:C=p
1.3 次に、入力データシーケンスを、列ごとにR×C入力データメモリー行列(V_iDSに相当する)に書き込む。
【0051】
第2工程(列内置換)
第A例:C=p
(A1)次の表からの原始根の選択:
【0052】
【表1】
【0053】
(A2)次の式に従う列内置換用基底シーケンスc(i)の形成:
c(i)=[g・c(i−1)]modp,
i=1,2,・・,(p−2)
c(0)=1
modはモジュロ演算を示している。
【0054】
(A3)以下を伴う最小素数j=1,2,・・,R−1,の最小素数のセット{qj}の検索:
‐ggT{qj,p−1}=1(ggT=最大公約数)
‐qj>6
‐qj>qj−1
‐q0=1
(A4)セット{qj}を置換し、置換によって得られたセットを{pj}と表し、置換工程は:
PPx(j)=qj,j=0,1,・・,R−1
PX(j)は、第3工程で定義された列間置換である。
【0055】
(A5)以下の式に従うj番目の列内置換j=0,1,・・,R−1:
cj(i)=c([i・pj]mod(p−1)),
i=0,1,2,・・,(p−2)および
cj(p−1)=0
cj(i)は、j番目の列の置換後のi番目の出力の入力ビットの位置である。
【0056】
第B例:C=p+1
(B1) 第A1例と同様
(B2) 第A2例と同様
(B3) 第A3例と同様
(B4) 第A4例と同様
(B5) 以下の式に従って、j番目の列内置換j=0,1,・・,R−1を行う:
cj(i)=c([i・pj]mod(p−1)),
i=0,1,2,・・,(p−2)および
cj(p−1)=0
cj(p)=p
(B6) K=C・Rの場合、CR−1(p)とCR−1(0)とを交換する。このとき、cj(i)は、j番目の列の置換後のi番目の出力の入力ビットの位置である。
【0057】
第C例:C=p−1
(C1)第A1例と同様
(C2)第A2例と同様
(C3)第A3例と同様
(C4)第A4例と同様
(C5)以下の式に従って、j番目の列内置換j=0,1,・・,R−1を行う:
cj(i)=c([i・pj]mod(p−1))−1,
i=0,1,2,・・,(p−2)
cj(i)は、j番目の列の置換後のi番目の出力部の入力ビットの位置である。
【0058】
第3工程(列間置換)
以下の理論体系に従って、列間置換PX(j)(j=0,1,・・,R−1,X=A,B,CまたはD)を行う。PX(j)は、j番目の置換された列の本来の位置である:
PA:{19,9,14,4,0,2,5,7,12,18,10,8,13,17,3,1,16,6,15,11} R=20に対して
PB:{19,9,14,4,0,2,5,7,12,18,16,13,17,15,3,1,6,11,8,10} R=20に対して
PC:{9,8,7,6,5,4,3,2,1,0} R=10に対して
PD:{4,3,2,1,0} R=5に対して
様々な理論体系を以下のように使用する:
【0059】
【表2】
【0060】
X=AあるいはBあるいはCあるいはD
図4では変換行列の構造を説明するために、K=3840に対する例を用いている。このとき各行列要素は、行列の列/行座標(j・i)に基づいて確認され、上述の規格によって示された座標変換が見られる。
【0061】
1.1および1.2の定義に従うと、結果は、C=192(行数)およびR=20(列数)である。最小素数はp=191である。
【0062】
第2工程において第B例は有効である。B1工程に従って、原始根gをp=191とする。結果は、g=19である。
【0063】
工程B2では、基底シーケンスc(i)が算出される。この算出値c(i)は、図4では、水平方向に太字で囲まれた領域に示されている。
【0064】
工程B3では、最小素数(j=0〜R−1)のセット{qj}が算出される。最小素数のセットは、{1,7,11,13,17,23,29,31,37,41,43,47,53,59,61,67,71,73,79,83}である。
【0065】
次の例では、工程B5が最小素数のセット{qj}を用いて行われる。つまり、置換された最小素数のセットへの移行は、列間置換の後で初めて行われる。従って、j番目の列に関する列内置換は、方程式cj(i)=c([i・qj]mod(p−1))を用いて算出される。列内置換がインターリーブ入力データメモリーV_iDSにおいてデータ符号に対して別々に実施される限り(列内置換が変換行列を形成するためにのみ用いられない場合)、列内置換規定cj(i)によって、インターリーブ入力データメモリーV_iDSにおいて列/行座標(j・i)に読み込まれたデータ符号が、列/行座標(j、cj(i))を有する(架空の)バッファーのメモリーセルに保存される。
【0066】
この列内置換cj(i)は、列指数jに応じて決まる。つまり、各列によって異なっている。
【0067】
工程B5に示された方程式に基づいて、内部列内置換は、規定
c_inj(i)=[i・qj]mod(p−1))
に従う「内部」列内置換と、規定
c_out(i)=c(i)
に従う「外部」列内置換とによって連続的に実施される。
【0068】
内部列内置換c_inj(i)は、列によって異なっているのに対して、外部列内置換c_out(i)は全ての列において同一である。
【0069】
内部列内置換の際に得られる行標的座標値c_inj(i)のいくつかは、図4に示されるR×C変換行列に書き込まれる。i=1(第1行)の場合、最小素数のシーケンスは{qj}である。
【0070】
行i=4の場合の値は、図4では太線で囲まれている。これらの値は、方程式c_inj(4)=[4・qj]mod190に従って算出される。
【0071】
座標i=4,j=3のメモリーセルに関して、値はc_in3(4)=[4・13]mod190=52である。
【0072】
図5では、座標(3,4)を座標(3,52)に配置する内部列内置換を、矢印Aによって具象的に説明している。
【0073】
外部列内置換c_out(i)は、矢印Bによって示されている。外部列内置換用の出力座標である内部列内置換の標的座標(3,52)は、外部列内置換の標的座標(3,86)に配置される。(したがって、外部列内置換の標的座標は、全ての列内置換の標的座標でもある。)
この例の計算結果は、
c3(4)=c_out(c_in3(4))=86
となる。
【0074】
第3工程では、列間置換は理論体系PAに基づいて行われる。PA(j=3)=4であるので、列内置換の標的座標(3,86)は、列間置換の標的座標(4,86)に配置される。この列間置換とは、座標(3,86)の架空のバッファーのメモリーセルに保存されたデータ符号を、座標(4,86)のインターリービング出力データメモリーV_fDSのメモリーセルに変換することである(実際には行われない)。図5では、この列間置換を矢印Cによって示している。
【0075】
したがって、通常、インターリーブに関して、UMTT座標配置規定は:
(j,i)→(PX(j),cj(i))
となる。
【0076】
変換行列の座標配置規定から、置換行列Pの一次元的なインターリーブ標的アドレスを、次の関係に基づいて算出できる:
ソースアドレス:n=j・C+i
インターリーブ標的アドレス:V−Adr(n)=PX(j)・C+cj(i)
したがって、置換行列は、図3の上の部分のとおりに算出可能である。
【0077】
この例の場合、
ソースアドレス:n=3・192+4=580
インターリーブ標的アドレス:V‐Adr(579)=4・192+86=854
となる。
【0078】
つまり、置換行列Pには、アドレスn=580(座標(3,4)に相当する)の領域に、インターリーブ標的アドレス値854が存在しているのである。
【0079】
次に、本発明に基づいて、予め置換行列Pの算出を行う必要なく、逆置換行列P−1の第1列の脱インターリーブ標的アドレスを算出できるということについて説明する。
【0080】
初めに、逆置換行列P−1の列および行数が決定される。この決定は、工程1に基づいて行われる。つまり、置換行列Pの列および行数の決定と同じである。
【0081】
逆置換行列P−1の座標は、形状(j,i)、つまり列および行座標と同様に示される。
【0082】
初めに、工程3のUMTS規格によって定義された列間置換の逆配置が行われる。逆列間置換PX −1(j)(j=0,1,・・,R−1)は、X=A,B,CまたはDの場合には、以下のようになる:
P−1 A:{4,15,5,14,3,6,17,7,11,1,10,19,8,12,2,18,16,13,9,0} R=20の場合
P−1 B:{4,15,5,14,3,6,16,7,18,1,19,17,8,11,2,13,10,12,9,0} R=20の場合
P−1 C:{9,8,7,6,5,4,3,2,1,0} R=10の場合
P−1 D:{4,3,2,1,0} R=5の場合
逆列間置換の選択X=A,B,CまたはDは、工程3に示された図式によって行われる。
【0083】
逆列間置換の座標配置規定は、以下のとおりである。
(j,i)→(PX −1(j),i)
このとき、(j・i)は、脱インターリーブ入力データメモリーE_iDSのメモリーセルの出力座標である。
【0084】
次の工程では、外部列内置換と内部列内置換との逆転配置(Umkehrabbildungen)を連続的に実施することによって、列座標が算出される。
【0085】
逆外部列内置換に基づいた座標変換は、以下の通りである。
(PX −1(j),i)→(PX −1(j),c_out−1(i))
このとき、c_out−1(i)=c−1(i)は、逆外部列内置換を示している。
【0086】
最後の座標変換工程では、逆内部列内置換が実施される。この配置規定は、以下の通りである。
【0087】
【数1】
【0088】
脱インターリーブ標的アドレスE−Adr(n)は、次の省略形
【0089】
【数2】
【0090】
を用いた、方程式 E−Adr(n)=dj・C+di
に基づいて行われる。
【0091】
このとき、n=j・c+iは、脱インターリーブ入力データメモリーE_iDSに保存されたインターリーブされたデータ信号のソースアドレスである。
【0092】
この脱インターリーブ理論体系の例外が、事例C=p+1で行がp−1およびpの場合、および、事例C=pで行がp−1の場合に起こる。
【0093】
この行は、列内置換の影響を受けない。つまり、行では、外部列内置換も内部列内置換も行われないということである。したがって、脱インターリーブサイクルは、列間置換の逆変換に限定される。
【0094】
脱インターリーブの場合、行pに基づいて、列間置換のみが行われる。したがって、脱インターリーブの計算結果は以下のようになる。
di=i=p
dj=Px −1−1(j) (X=A,B,CまたはD)
行p−1は、インターリーブの場合、列間置換に従い、行0に配置される。脱インターリーブサイクルの計算結果は、以下のとおりである。
di=p−1 i=0の場合
dj=P(j) X=AまたはBまたはCまたはD
脱インターリーブ標的アドレスの算出は、ここでも、すでに提示された定式E−Adr(n)=dj・C+diに従って行われる。
【0095】
脱ンターリーブ工程を実施する際、第1に、標的脱インターリーブアドレスE−Adr(n)は、脱インターリーブ入力データメモリーE_iDSのある所定の部分用に(例えば、上述した例において、脱インターリーブアドレスn=0,1,・・,191はある所定の列j用に)算出される。このために、列指数jに関して、列座標値djおよび全ての行座標値diを算出する必要がある。列j用の算出された脱インターリーブ標的アドレスE−Adr(n)は、標的アドレスメモリーに保存される。このために、この標的アドレスメモリーは、本例の場合、例えば13ビットのワード幅の、192のメモリーセル(一般的には最大256のメモリーセル)だけを備える必要がある。複数の列からなるデータブロック部分に対応して、標的アドレスメモリーは大きく設計される。
【0096】
そして、このインターリーブされたデータ信号の、初めの192のデータ符号が、これら192の標的アドレスによって脱インターリーブされる。このサイクルは、図3に基づいて説明した方法に相当する。
【0097】
初めの192のデータ符号(または、これらとは別の、インターリーブされたデータブロックの自由に選択可能な部分)が脱インターリーブされた後、脱インターリーブ標的アドレス値E−Adr(n)の次のセットが算出され、算出された脱インターリーブ標的アドレス値に基づいて、データブロックの、第2部分のデータ符号の再保存が行われる。列ごとの脱インターリーブが行われる場合、データブロックは、R=5またはR=10またはR=20の交互脱インターリーブ標的アドレス算出工程と、脱インターリーブ標的アドレス保存工程(直前の工程で用いられた標的アドレスが上書きされる)と、データ符号再保存工程との後、完全に脱インターリーブされる。ブロックによってインターリーブされたデータ信号の断片的、または連続的な脱インターリーブ方法は、UMTS規格に従うターボ脱インターリーブに基づいて説明してきたが、この条件に限定されず、一般にブロックでインターリーブされたデータ信号の脱インターリーブ工程として用いることもできる。
【図面の簡単な説明】
【図1】
ターボ符号を生成するための、従来のターボ符号器を示すブロック図である。
【図2】
ターボ符号化された受信信号を復号するための、従来のターボ復号器を示すブロック図である。
【図3】
インターリービング置換行列、逆置換行列、および本発明にかかる断片的なターボ脱インターリーブの原理を説明する図である。
【図4】
UMTS規格でK=3840のインターリーブ変換行列を形成するための、列内置換を説明する図である。
【図5】
図4に相当する図であり、UMTSインターリーブ変換行列を形成するために、列内置換を実施するための2つの座標変換と、列間置換を実施するための1つの座標変換との連続的な実施を示す図である。
Claims (6)
- 所定のインターリーブ規定に基づいて、ブロックにインターリーブされたデータ信号を脱インターリーブする方法であって、
1つのデータブロックがKのデータ符号を含んでおり、
脱インターリーブされるKのデータ符号の、所定の第1部分に基づいて、脱インターリーブ標的アドレス(E−Adr(n))を算出するとともに標的アドレスメモリーに記憶し、
上記標的アドレスメモリーに記憶された脱インターリーブ標的アドレスに従って、データ符号の上記第1部分を脱インターリーブし、
第2工程では、上記データブロックの脱インターリーブされるKのデータ符号の、所定の第2部分に対して、新たな脱インターリーブ標的アドレスを算出するとともに標的アドレスメモリーに記憶し、
上記標的アドレスメモリーに記憶された新たな脱インターリーブ標的アドレスに従ってデータ符号の第2部分を脱インターリーブし、
このようにして、すべてのデータブロックを断片的に脱インターリーブすることを特徴とする方法。 - 予め標的アドレスメモリーに記憶された脱インターリーブ標的アドレスを上書きすることで、上記第2工程において算出された脱インターリーブ標的アドレスを保存することを特徴とする請求項1に記載の方法。
- 複数の異なるインターリーブ規定に従って上記インターリーブを実行し、
上記異なるインターリーブ規定を算出するために生成規則を備え、
予めインターリーブ用の標的アドレスを算出することなく、上記データ符号の部分に基づいた脱インターリーブ標的アドレスを生成規則によって予め直接的に計算することを特徴とする請求項1または2に記載の方法。 - 上記脱インターリーブは、ターボ脱インターリーブ、つまりターボインターリーバを用いてインターリーブされたデータ信号の脱インターリーブであることを特徴とする請求項3に記載の方法。
- 上記所定の生成規則は、各データブロック長Kに対して、R列とC行とからなる座標変換行列の形状にインターリーブ規定を定義しているUMTS規格TS25.212であり、
上記所定の部分のそれぞれは、インターリーブされたデータ信号のnz・Cの連続的なデータ符号数を有しており、nzは1以上の整数であることを特徴とする請求項3に記載の方法。 - nz=1であることを特徴とする請求項5に記載の方法。
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