JP2003197846A - リードフレームおよびこれを用いた半導体装置 - Google Patents
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Abstract
ート不良のない信頼性の高い半導体装置を提供する。 【解決手段】半導体チップ4を搭載する半導体チップ搭
載領域1と、前記半導体チップ搭載領域1から所定の間
隔を隔てて形成された複数のリード2とを具備し、前記
半導体チップ搭載領域1は、前記リード2の底面よりも
上方に底面を有し、かつ前記底面から突出せしめられた
少なくとも1つの突出部1Pを有し、前記突出部の先端
面が、前記リード2の底面と一致するように構成されて
いることを特徴とする。
Description
よびこれを用いた半導体装置にかかり、特に、樹脂封止
体の側面ではなく、底面にリードが露出するように形成
された半導体装置に関する。
は、携帯電話、PDAなどの携帯用端末等に採用される
ため、小型化、薄型化、軽量化が求められている。
さらには高集積化を実現すべく、半導体装置の実装にお
いては種々の提案がなされており、リードフレーム、T
AB(Tape Automated Bonding)テープを使用するT
BGA、フレキシブルなプリント基板を使用するPBG
AやCSP(チップサイズパッケージ)と呼ばれる、チ
ップのサイズと同等のウェハスケールCSP、またはチ
ップサイズよりも若干大きいサイズのCSPなどが開発
されている。なかでもSON(Small Outline Non-lead
ed package)、QFN(Quad FlatNon-leaded packag
e)と呼ばれる、樹脂封止体の側面ではなく、底面にリ
ードが露出するように形成されたタイプの半導体装置が
注目されている。
(a)に斜視図および図9(b)に裏面図、図10に断
面図を示すように、リード2は封止樹脂6からなるパッ
ケージの側面には突出することなく、裏面に露呈してお
り、小型でかつコンパクトな面実装タイプの半導体装置
を構成するものである。
4を搭載するための半導体チップ搭載領域(パッド)1
が封止樹脂6から露呈しており、リード1と同一面上に
形成されている。この構造ではプリント基板10への装
着に際しては、図12に示すように、プリント基板10
上の回路パターン13は、リード1に対応する個所以外は
レジスト11で被覆されており、このレジスト11から
露呈する回路パターン13の領域のみが半田12を介し
てリード1と接続されている。
にその製造工程図を示すように、図13に示すような一
括モールド(MAP:Mold Array Package)タイプの
リードフレームを用いて形成される。
リードフレーム形成用の条材の表面および裏面にパター
ン形成用のレジストパターン(図示せず)を形成し、こ
れをマスクとして、エッチングを行い、半導体チップを
搭載するためのパッド1とこのパッドの周りに先端が位
置するように形成されたリード2とを有するリードフレ
ームが形成される。このリードフレームは、図13に示
すように、パッド1がサポートバー7で支持され、全体
としては多数のリードフレームが配列された状態で形成
される。
(b)に示すように裏面側に樹脂の漏れを防止するため
のカバーフィルム3を貼着する。こののち、図11
(c)に示すように半導体チップ4をパッド1上に固着
したのち、ワイヤボンディング法を用いて、半導体チッ
プのボンディングパッドとリード2の先端とをボンディ
ングワイヤ5によって接続する。そして一括して樹脂封
止を行ない、図11(d)に示すように封止樹脂6で半
導体チップ4およびボンディングワイヤが覆われるよう
に金型(図示せず)内で成型する。
し、ダイシングにより個々の半導体装置に分離し、図1
1(e)に示すような半導体装置が形成される。
体装置には以下のような問題点があった。半導体チップ
4を搭載したパッド1全面を封止樹脂6の外部に露出す
るタイプの場合、封止樹脂6とパッド1との界面に剥離
が生じるおそれがあり、またパッケージの反りの一因に
もなる。
な半導体装置を実装するためのプリント基板10上の回
路パターン13は、リード1に対応する個所以外はレジ
スト11で被覆されており、このレジスト11から露呈
する回路パターン13の領域のみが半田12を介してリ
ード1と接続されている。
ト11は厚さが薄いため、露出したパッド1が実装基板
10上の回路パターン11と電気的に接触してしまうお
それもある。
は、樹脂封止時にリード2およびパッド1の露出面に樹
脂漏れが発生するのを防止するため、リードフレームの
裏面前面にカバーフィルム3を貼着している。このよう
なカバーフィルム3は、リードフレームの形状加工後に
貼着され、この状態で半導体チップ4の搭載やワイヤボ
ンディングが行なわれるが、これらの工程においては、
ヒータプレートなどによりパッド1の下面を支持する必
要があるため、パッド1の下面ではカバーフィルム3を
除去しなければならないという問題があった。
で、封止樹脂との密着性が良好で、実装時のショート不
良のない信頼性の高い半導体装置を提供することを目的
とする。
体チップを搭載する半導体チップ搭載領域と、前記半導
体チップ搭載領域から所定の間隔を隔てて形成された複
数のリードとを具備し、前記半導体チップ搭載領域は、
前記リードの底面よりも上方に底面を有し、かつ前記底
面から突出せしめられた少なくとも1つの突出部を有
し、前記突出部の先端面が、前記リードの底面と一致す
るように構成されていることを特徴とする。
域は突出部を除いて裏面側も封止樹脂で被覆されること
になり、樹脂との接触面積が増大し、樹脂と半導体チッ
プ搭載領域であるパッドとの密着性が向上する。また封
止樹脂からなるパッケージの反りも防止される。
ップ搭載領域との電気的接触が生じる危険性が低減され
る。またこの突出部を避けるように回路パターンを形成
することにより、半導体チップ搭載領域と回路パターン
との電気的接触はほぼ完全に防ぐことが可能となる。ま
た、半導体チップ搭載領域にのみポストを形成してお
り、リード底面は全面が封止樹脂から露出するようにす
ることができ、実装面積に影響を与えることなく形成す
ることができるため、実装性も良好である。
ルムを貼付した状態で半導体チップの搭載およびワイヤ
ボンディングを行なうに際しても、突出部(ポスト)に
より半導体チップ搭載領域を支持することができる。
よび前記リードおよび前記突出部は同一の条材を成型加
工して一体的に形成されたものであることを特徴とす
る。かかる構成によれば、上記効果に加え、容易に作業
性よく形成される。
前記突出部を残してハーフエッチングすることにより形
成されたものであることを特徴とする。かかる構成によ
れば、通常の成型加工において、裏面側マスクを修正す
るのみでよく、容易にハーフエッチングを行なうのみで
形成でき、極めて容易に作業性よく形成される。
ップ搭載領域に、絶縁性部材を介して貼着された柱状体
であることを特徴とする。かかる構成によれば、突出部
と半導体チップ搭載領域とは別部材で形成され、突出部
が絶縁性接着剤などの絶縁性部材を介して前記突出部に
固着せしめられるようにすれば、前記突出部は前記半導
体チップ搭載領域に搭載される半導体チップと何ら電気
的接続をなしておらず、したがって実装基板上の回路パ
ターンに接触したとしても不良を生じることはない。ま
た、この突出部の裏面に酸化膜を形成するなど絶縁処理
をしておくようにしてもよい。
ップ搭載領域の中央部に形成された1個の柱状突起から
なることを特徴とする。かかる構成によれば、露出面積
が小さいため、封止樹脂の剥離防止効果も高くまた、回
路パターンとの接触を効果的に防止することができる。
ップ搭載領域の中央部と、前記半導体チップ搭載領域の
対角線上とに形成された複数個の突起からなることを特
徴とする。かかる構成によれば、上記効果に加え、組み
立て実装時の安定性が向上する。
載領域の中央部と、前記中央部を囲むようにその周辺の
複数箇所に形成された複数個の突起からなることを特徴
とする。かかる構成によれば、上記効果に加え、組み立
て実装時の安定性が向上する。
ップ搭載領域の中央部と、前記中央部を囲むと共に、前
記中央部に位置するものよりも径大となるようにその周
辺の複数箇所に形成された複数個の突起からなることを
特徴とする。突起の形成をハーフエッチングにより行な
う場合、突出部を径大とすることにより、エッチングに
よる形成が容易となる。
に、半導体チップを搭載する半導体チップ搭載領域と、
前記半導体チップ搭載領域から所定の間隔を隔てて形成
された複数のリードと、前記半導体チップ搭載領域に搭
載され、前記リードの各ボンディング領域とワイヤボン
ディングにより接続された半導体チップと、少なくとも
前記リードの前記他端部分の底面側が露呈するように前
記半導体チップおよび前記リードの先端部分を被覆する
封止樹脂とを具備し、前記半導体チップ搭載領域は、前
記リードの前記底面よりも上方に底面を有し、かつ前記
底面から突出せしめられた少なくとも1つの突出部を有
し、前記突出部の先端面が、前記リードの前記底面と一
致するように構成され、前記半導体チップ搭載領域は前
記封止樹脂で被覆されており、前記突出部の底面のみが
前記封止樹脂から露呈せしめられていることを特徴とす
る。かかる構成によれば、突出部を除いて半導体チップ
搭載領域の裏面側にも封止樹脂が入り込むため密着性が
向上し、樹脂抜けが防止され信頼性の高い半導体装置を
提供することができる。また封止樹脂からなるパッケー
ジの反りも防止される。
ップ搭載領域との電気的接触の危険性が低減される。ま
たこの突出部を避けるように回路パターンを形成するこ
とにより、半導体チップ搭載領域と回路パターンとの電
気的接触はほぼ完全に防ぐことが可能となる。また、半
導体チップ搭載領域にのみポストを形成しており、リー
ド底面は全面が封止樹脂から露出するようにすることが
でき、実装面積に影響を与えることなく形成することが
できるため、実装性も良好である。
て図面を参照しつつ詳細に説明する。本発明の第1の実
施の形態のリードフレームおよびこれを用いた半導体装
置について説明する。図1(a)に本発明の第1の実施
の形態のリードフレームを用いて形成した半導体装置の
斜視図、図1(b)にその裏面図、図2にこのリードフ
レームの裏面図を示す。
様のMAPタイプのリードフレームであり、半導体チッ
プ搭載領域であるパッド1の裏面側が柱状突起1Pを除
いてハーフエッチングにより肉薄化されたことを特徴と
するもので、他部については図9乃至12に示した従来の
半導体装置およびリードフレームと同様に形成されてい
る。
よび(b)に示すように柱状突起1Pの頂面およびリー
ド2が封止樹脂6から露呈せしめられ、パッド1の大部分
が封止樹脂6で被覆され、面実装が可能となるように構
成されたものである。なおパッド1はサポートバー7に
よって4方向から支持がなされている。また半導体チッ
プ4とリードとの間はボンディングワイヤ5によって接
続されている。
銅あるいは鉄−ニッケル製条材をエッチングすることに
より形成されたもので、ダイパッド2の周りに、所定の
間隔を隔てて多数のリード1を配列したもので、リード1
は長さ0.42mm、幅0.23mmであり、パッドは
径0.2mmの柱状突起1Pを中央部に残して、他の領
域は全体にわたって、0.1mm程度にハーフエッチン
グにより肉薄化されている。このリードフレームは他の
部分については通常のMAPタイプのリードフレームで
ある。
製造に際しては、図3(a)乃至(f)にその製造工程
図を示すように、条材をパターンエッチングした後、パ
ッド裏面側の中央部を除く領域のレジストを除去し裏面
からハーフエッチングを行うことによって肉薄部の形成
を行うが、この例では、裏面側に微細なレジストパター
ンを残しておくことによって容易に柱状突起1Pを形成
するものである。
ードフレーム形成用の条材1の表面および裏面にパター
ン形成用のレジストパターンR1,R2を形成するとと
もに、肉薄部の突出部を形成すべくパッドの裏面側の中
央を除く領域に開口を有するレジストパターンR2を形
成した点が従来例と異なる点である。他はまったく同様
に形成される。
3(b)に示すように、中央部に柱状突起1Pを備えた
肉薄のパッド1を有するリードフレームが形成される。
(c)に示すように、ポリイミドテープからなるカバー
フィルム3を貼着する。
ップ4を搭載し、ワイヤボンディングを行い、図3
(e)に示すように、通常の方法で樹脂封止を行い、図
3(f)に示すように、カバーフィルム3を剥離し、ダ
イシングにより個々に分離し、図1(a)および(b)
に示したような半導体装置を得る。
ドフレームに半導体チップの搭載およびワイヤボンディ
ングを行い、一体的に樹脂封止を行った後、個々の半導
体装置に分割する。
れば、パッド裏面の肉薄部に封止樹脂6が入り込むため
樹脂抜けが防止され信頼性の高い半導体装置を提供する
ことができる。またプリント基板などの回路基板への実
装が安定かつ容易で信頼性の高い半導体装置を提供する
ことが可能となる。
説明する。本発明の第2の実施の形態のリードフレーム
について説明する。この例では、図4に示すように、肉
薄に形成したパッド1Sの裏面に絶縁性接着剤8を介して
柱状突起1Pを貼着したことを特徴とするものである。
他については前記第1の実施の形態とまったく同様に形
成する。
体チップ搭載領域とは別部材で形成され、柱状突起1P
が絶縁性接着剤などの絶縁性部材を介して柱状突起1P
に固着せしめられているため、柱状突起1Pは半導体チ
ップ4と何ら電気的接続をなしておらず、したがって実
装基板上の回路パターンに接触したとしても不良を生じ
ることはない。また、この柱状突起1Pの裏面に酸化膜
を形成するなど絶縁処理をしておくようにしてもよい。
搭載領域側の先端部分で他端部分よりも肉薄となるよう
に形成し、少なくともボンディング領域の裏面側で、裏
面側に突出する盛り上がり領域を形成し、リードの他端
部分の底面と突出部の先端面の高さとが一致するように
形成してもよい。
チング工程と同時にリードの肉薄化が可能となり、リー
ドの加工精度も向上し、高精度のパターンを得ることが
できると共に、盛り上がり領域の形成により、ワイヤボ
ンディングにおけるリードの変形を抑制し、安定した強
度でかつ伝送損失が少なく歩留まりの高い半導体装置を
提供することが可能となる。
説明する。本発明の第3の実施の形態の半導体装置につ
いて説明する。前記第1の実施の形態では、柱状突起1
Pは5個形成されているが、この例では、図5に示すよ
うに、パッド1の中央部に形成された1個の柱状突起1P
からなることを特徴とする。他については第1の実施の
形態と同様に形成されている。かかる構成によれば、露
出面積がより小さいため、封止樹脂の剥離防止効果も高
くまた、回路パターンとの接触を効果的に防止すること
ができる。
説明する。本発明の第4の実施の形態の半導体装置につ
いて説明する。前記第1の実施の形態では、柱状突起1
Pは5個、前記第3の実施の形態では、1個形成されて
いるが、この例では、図6に示すように、パッド1の中
央部および対角線上に形成された計9個の柱状突起1P
からなることを特徴とする。他については第1の実施の
形態と同様に形成されている。かかる構成によれば、上
記効果に加え、組み立て実装時の安定性が向上する。
説明する。本発明の第5の実施の形態の半導体装置につ
いて説明する。前記第4の実施の形態では、柱状突起1
Pはパッド1の中央部および対角線上に形成されている
が、この例では、図7に示すように、パッド1の中央部
と、前記中央部を囲むようにその周辺の複数箇所に形成
された計9個の突起からなることを特徴とする。かかる
構成によれば、上記効果に加え、組み立て実装時の安定
性が向上する。
説明する。本発明の第6の実施の形態の半導体装置につ
いて説明する。前記第1、4、5の実施の形態では、柱
状突起1Pは同じ大きさに形成されているが、この例で
は、図8に示すように、パッド1の中央部と、前記中央
部を囲むとともに、中央部に位置するものよりも径大と
なるようにようにその周辺の複数箇所に形成された計9
個の突起からなることを特徴とする。
エッチングにより行なう場合、突出部を径大とすること
により、エッチングによる形成が容易となる。
ムはエッチングにより形成したが、プレス成型の後、ハ
ーフエッチングをするようにしてもよいことはいうまで
もない。また、パッドとリードとを別体で形成したもの
も有効である。加えて、リード長、リード幅、リードの
厚さおよび柱状突起の径などについては適宜変更可能で
ある。
ドフレームによれば、突出部を除いて半導体チップ搭載
領域の裏面側にも封止樹脂が入り込むため密着性が向上
し、樹脂抜け防止が可能で信頼性の高い半導体装置を提
供することができる。また封止樹脂からなるパッケージ
の反りの防止も抑制される。
板上の配線パターンと半導体チップ搭載領域との電気的
接触の危険性が低減され、またこの突出部を避けるよう
に回路パターンを形成することにより、半導体チップ搭
載領域と回路パターンとの電気的接触はほぼ完全に防ぐ
ことが可能となる。
プ搭載領域にのみポストが形成されており、リード底面
は全面が封止樹脂から露出するようにすることができ、
実装面積に影響を与えることなく形成することができる
ため、実装性も良好である。
斜視図および裏面図である。
示す図である。
工程図である。
示す説明図である。
裏面図である。
裏面図である。
裏面図である。
裏面図である。
る。
る。
Claims (7)
- 【請求項1】 半導体チップを搭載する半導体チップ搭
載領域と、前記半導体チップ搭載領域から所定の間隔を
隔てて形成された複数のリードとを具備し、 前記半導体チップ搭載領域は、前記リードの底面よりも
上方に底面を有し、かつ前記底面から突出せしめられた
少なくとも1つの突出部を有し、前記突出部の先端面
が、前記リードの底面と一致するように構成されている
ことを特徴とするリードフレーム。 - 【請求項2】 前記突出部は、前記半導体チップ搭載領
域に、絶縁性部材を介して貼着された柱状突起であるこ
とを特徴とする請求項1に記載のリードフレーム。 - 【請求項3】 前記突出部は、前記半導体チップ搭載領
域の中央部に形成された1個の柱状突起からなることを
特徴とする請求項1乃至5のいずれかに記載のリードフ
レーム。 - 【請求項4】 前記突出部は、前記半導体チップ搭載領
域の中央部と、前記半導体チップ搭載領域の対角線上と
に形成された複数個の突起からなることを特徴とする請
求項1または2に記載のリードフレーム。 - 【請求項5】 前記突出部は、前記半導体チップ搭載領
域の中央部と、前記中央部を囲むようにその周辺の複数
箇所に形成された複数個の突起からなることを特徴とす
る請求項1または2に記載のリードフレーム。 - 【請求項6】 前記突出部は、前記半導体チップ搭載領
域の中央部と、前記中央部を囲むと共に、前記中央部に
位置するものよりも径大となるようにその周辺の複数箇
所に形成された複数個の突起からなることを特徴とする
請求項1または2に記載のリードフレーム。 - 【請求項7】表面に、半導体チップを搭載する半導体チ
ップ搭載領域と、前記半導体チップ搭載領域から所定の
間隔を隔てて形成された複数のリードと、 前記半導体チップ搭載領域に搭載され、前記リードの各
ボンディング領域とワイヤボンディングにより接続され
た半導体チップと、 少なくとも前記リードの前記他端部分の底面側が露呈す
るように前記半導体チップおよび前記リードの先端部分
を被覆する封止樹脂とを具備し、 前記半導体チップ搭載領域は、前記リードの前記底面よ
りも上方に底面を有し、かつ前記底面から突出せしめら
れた少なくとも1つの突出部を有し、前記突出部の先端
面が、前記リードの前記底面と一致するように構成さ
れ、 前記半導体チップ搭載領域は前記封止樹脂で被覆されて
おり、前記突出部の底面のみが前記封止樹脂から露呈せ
しめられていることを特徴とする半導体装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005159103A (ja) * | 2003-11-27 | 2005-06-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2005197604A (ja) * | 2004-01-09 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2009158978A (ja) * | 2009-04-10 | 2009-07-16 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2009302591A (ja) * | 2009-09-30 | 2009-12-24 | Renesas Technology Corp | 半導体装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070132075A1 (en) * | 2005-12-12 | 2007-06-14 | Mutsumi Masumoto | Structure and method for thin single or multichip semiconductor QFN packages |
CN104637893B (zh) * | 2007-02-12 | 2018-09-11 | 安华高科技通用Ip(新加坡)公司 | 四方扁平无引线集成电路封装体及其设计方法 |
US8222719B2 (en) * | 2007-02-12 | 2012-07-17 | Agere Systems, Inc. | Quad flat no lead (QFN) integrated circuit (IC) package having a modified paddle and method for designing the package |
JP5122172B2 (ja) | 2007-03-30 | 2013-01-16 | ローム株式会社 | 半導体発光装置 |
US8829685B2 (en) * | 2009-03-31 | 2014-09-09 | Semiconductor Components Industries, Llc | Circuit device having funnel shaped lead and method for manufacturing the same |
KR101884144B1 (ko) * | 2014-11-12 | 2018-07-31 | 인텔 코포레이션 | 웨어러블 전자 디바이스들 및 그 구성요소 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3304705B2 (ja) | 1995-09-19 | 2002-07-22 | セイコーエプソン株式会社 | チップキャリアの製造方法 |
KR100386061B1 (ko) * | 1995-10-24 | 2003-08-21 | 오끼 덴끼 고오교 가부시끼가이샤 | 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임 |
US6025640A (en) * | 1997-07-16 | 2000-02-15 | Dai Nippon Insatsu Kabushiki Kaisha | Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device |
JP2000091488A (ja) | 1998-09-08 | 2000-03-31 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とそれに用いられる回路部材 |
JP3461332B2 (ja) * | 1999-09-10 | 2003-10-27 | 松下電器産業株式会社 | リードフレーム及びそれを用いた樹脂パッケージと光電子装置 |
TW546806B (en) * | 1999-11-08 | 2003-08-11 | Siliconware Precision Industries Co Ltd | Semiconductor package with common lead frame and heat sink |
TW447096B (en) * | 2000-04-01 | 2001-07-21 | Siliconware Precision Industries Co Ltd | Semiconductor packaging with exposed die |
TW458377U (en) * | 2000-11-23 | 2001-10-01 | Siliconware Precision Industries Co Ltd | Sensor structure of quad flat package without external leads |
JP4731021B2 (ja) * | 2001-01-25 | 2011-07-20 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
JP2003110081A (ja) | 2001-10-01 | 2003-04-11 | Sony Corp | 半導体装置 |
-
2001
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Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8592961B2 (en) | 2003-11-27 | 2013-11-26 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
KR101398311B1 (ko) | 2003-11-27 | 2014-05-27 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
KR101267140B1 (ko) | 2003-11-27 | 2013-05-24 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
KR101131353B1 (ko) | 2003-11-27 | 2012-04-04 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
US10249595B2 (en) | 2003-11-27 | 2019-04-02 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
US9806035B2 (en) | 2003-11-27 | 2017-10-31 | Renesas Electronics Corporation | Semiconductor device |
US7833833B2 (en) | 2003-11-27 | 2010-11-16 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
KR101054540B1 (ko) * | 2003-11-27 | 2011-08-04 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
KR101267148B1 (ko) | 2003-11-27 | 2013-05-27 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
US8053875B2 (en) | 2003-11-27 | 2011-11-08 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
US10998288B2 (en) | 2003-11-27 | 2021-05-04 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
US9425165B2 (en) | 2003-11-27 | 2016-08-23 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
KR101054602B1 (ko) | 2003-11-27 | 2011-08-05 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 |
KR101277391B1 (ko) | 2003-11-27 | 2013-06-20 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
US8513785B2 (en) | 2003-11-27 | 2013-08-20 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
JP2005159103A (ja) * | 2003-11-27 | 2005-06-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US9024419B2 (en) | 2003-11-27 | 2015-05-05 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
JP2005197604A (ja) * | 2004-01-09 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2009158978A (ja) * | 2009-04-10 | 2009-07-16 | Renesas Technology Corp | 半導体装置の製造方法 |
JP4566266B2 (ja) * | 2009-04-10 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4535513B2 (ja) * | 2009-09-30 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2009302591A (ja) * | 2009-09-30 | 2009-12-24 | Renesas Technology Corp | 半導体装置 |
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