JP2003196084A - リードモディファイライトユニットを有するシステム - Google Patents
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Abstract
(57)【要約】
【課題】 リードモディファイライト処理と並行して後
続のＣＰＵ命令を処理することでスループットを改善す
る。 【解決手段】 プロセッサは、命令を実行するＣＰＵ１
と、情報を記憶するメモリ２と、メモリとの間でメモリ
に対してリードバスサイクル、ライトバスサイクル、そ
の何れでもないダミーバスサイクルを起動するＢＩＵ３
と、ＣＰＵ１とＢＩＵ３との間のＲＭＷＵ１０とを備え
る。ＲＭＷＵは、ＣＰＵ１より出力されたモディファイ
条件を記憶する記憶手段１２と、このモディファイ条件
に基づいてモディファイデータを生成する手段１３と、
ＢＩＵ３より出力されたリードデータを記憶する記憶手
段１４と、この記憶手段１４からのリードデータとディ
ファイデータ生成手段１３からのモディファイデータと
に基づき演算制御信号に従いモディファイ演算する演算
手段１５と、ＣＰＵ１からのライトデータと演算手段１
５の演算結果とから求めたライトデータを記憶する記憶
手段１７とを備える。
続のＣＰＵ命令を処理することでスループットを改善す
る。 【解決手段】 プロセッサは、命令を実行するＣＰＵ１
と、情報を記憶するメモリ２と、メモリとの間でメモリ
に対してリードバスサイクル、ライトバスサイクル、そ
の何れでもないダミーバスサイクルを起動するＢＩＵ３
と、ＣＰＵ１とＢＩＵ３との間のＲＭＷＵ１０とを備え
る。ＲＭＷＵは、ＣＰＵ１より出力されたモディファイ
条件を記憶する記憶手段１２と、このモディファイ条件
に基づいてモディファイデータを生成する手段１３と、
ＢＩＵ３より出力されたリードデータを記憶する記憶手
段１４と、この記憶手段１４からのリードデータとディ
ファイデータ生成手段１３からのモディファイデータと
に基づき演算制御信号に従いモディファイ演算する演算
手段１５と、ＣＰＵ１からのライトデータと演算手段１
５の演算結果とから求めたライトデータを記憶する記憶
手段１７とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はリードモディファイ
ライト命令を有するシステムに係り、特に中央処理ユニ
ット（ＣＰＵ ―Central Processing Unit―）とは別個
にメモリリード処理、モディファイ処理、メモリライト
処理を行なうリードモディファイライトユニットを設け
るようにしたシステムに関するものである。
ライト命令を有するシステムに係り、特に中央処理ユニ
ット（ＣＰＵ ―Central Processing Unit―）とは別個
にメモリリード処理、モディファイ処理、メモリライト
処理を行なうリードモディファイライトユニットを設け
るようにしたシステムに関するものである。
【０００２】
【従来の技術】一般に、マイクロプロセッサは、演算装
置と制御装置の論理回路よりなる中央処理ユニット（以
下、ＣＰＵと略記する。）を、ＬＳＩ化技術によってシ
リコンチップ化したものである。このマイクロプロセッ
サにメモリを接続したものがコンピュータ・システムタ
である。近年、マイクロプロセッサのチップにメモリを
も混載したマイクロコンピュータも生産されているが、
通常はバスインターフェースユニット（ＢＩＵ―Bus In
terface Unit―）を介してメモリとの間でのアクセスが
行なわれている。
置と制御装置の論理回路よりなる中央処理ユニット（以
下、ＣＰＵと略記する。）を、ＬＳＩ化技術によってシ
リコンチップ化したものである。このマイクロプロセッ
サにメモリを接続したものがコンピュータ・システムタ
である。近年、マイクロプロセッサのチップにメモリを
も混載したマイクロコンピュータも生産されているが、
通常はバスインターフェースユニット（ＢＩＵ―Bus In
terface Unit―）を介してメモリとの間でのアクセスが
行なわれている。
【０００３】図１５に示す従来技術におけるＣＰＵ１
と、メモリ２およびＢＩＵ３の接続において、ＢＩＵ３
は，ＣＰＵ１とメモリ２との間に接続されており、メモ
リ２に対してリードバスサイクル，ライトバスサイクル
あるいはダミーバスサイクル（リードでもライトでもな
い）を起動するユニットとなっている。従来は、ＣＰＵ
１から『メモリアドレス』、『リードあるいはライト要
求』、『ライトデータ（ライト時のみ）』をＢＩＵ３が
受け取り、また、メモリ２からのリードデータをＢＩＵ
３を介してＣＰＵ１に渡している。図１５のようにＢＩ
Ｕ３がメモリ２を直接アクセスしても良いが，ＢＩＵ３
とメモリ２との間にメモリ２の種類に応じたメモリコン
トローラを設けて、このメモリコントローラを経由させ
てメモリ２に対してリード／ライトを行なうようにして
も良い。
と、メモリ２およびＢＩＵ３の接続において、ＢＩＵ３
は，ＣＰＵ１とメモリ２との間に接続されており、メモ
リ２に対してリードバスサイクル，ライトバスサイクル
あるいはダミーバスサイクル（リードでもライトでもな
い）を起動するユニットとなっている。従来は、ＣＰＵ
１から『メモリアドレス』、『リードあるいはライト要
求』、『ライトデータ（ライト時のみ）』をＢＩＵ３が
受け取り、また、メモリ２からのリードデータをＢＩＵ
３を介してＣＰＵ１に渡している。図１５のようにＢＩ
Ｕ３がメモリ２を直接アクセスしても良いが，ＢＩＵ３
とメモリ２との間にメモリ２の種類に応じたメモリコン
トローラを設けて、このメモリコントローラを経由させ
てメモリ２に対してリード／ライトを行なうようにして
も良い。
【０００４】次に、リードモディファイライト命令につ
いて説明する。リードモディファイライト命令とは、メ
モリの内容を読み出し、その内容の一部または全てに対
して変更を加えた後、メモリに書き戻す一連の処理を１
つの命令でＣＰＵに行なわせるようにした命令のことを
いう。このリードモディファイライト命令は、例えばビ
ットセットやビットクリアまたはビット反転というよう
なビット操作やインクリメントまたはデクリメントとい
うような加減算操作などのために用いられるものであ
る。
いて説明する。リードモディファイライト命令とは、メ
モリの内容を読み出し、その内容の一部または全てに対
して変更を加えた後、メモリに書き戻す一連の処理を１
つの命令でＣＰＵに行なわせるようにした命令のことを
いう。このリードモディファイライト命令は、例えばビ
ットセットやビットクリアまたはビット反転というよう
なビット操作やインクリメントまたはデクリメントとい
うような加減算操作などのために用いられるものであ
る。
【０００５】あるメモリデータに対してメモリからの読
み出し処理、読み出したデータの加工処理、加工したデ
ータの書き戻し処理をそれぞれ別個の命令により行なっ
たとすると、それぞれの命令の間に別のタスクが割り込
み処理された場合、読み出し、加工、書き戻しの対象と
なっているデータの加工や書き戻し前に割り込み処理が
行なわれたりするおそれがあり、例えば書き戻し前にメ
モリデータが参照されるなどシステムの処理動作に不都
合が生じる可能性が出てくる。このため、メモリリー
ド、モディファイ、メモリライトを１つの命令により実
行するようなリードモディファイライト命令が必要とな
っている。
み出し処理、読み出したデータの加工処理、加工したデ
ータの書き戻し処理をそれぞれ別個の命令により行なっ
たとすると、それぞれの命令の間に別のタスクが割り込
み処理された場合、読み出し、加工、書き戻しの対象と
なっているデータの加工や書き戻し前に割り込み処理が
行なわれたりするおそれがあり、例えば書き戻し前にメ
モリデータが参照されるなどシステムの処理動作に不都
合が生じる可能性が出てくる。このため、メモリリー
ド、モディファイ、メモリライトを１つの命令により実
行するようなリードモディファイライト命令が必要とな
っている。
【０００６】メモリデータに対する、『ビットセット、
ビットクリア、ビット挿入、ビット演算あるいはビット
反転といったようなビット操作』『ビット・フィールド
挿入やビット・フィールド交換といったようなビット・
フィールド操作』、『算術シフトや論理シフトといった
ようなシフト操作』あるいは『インクリメントあるいは
デクリメントといったような加減算操作』などを含むリ
ードモディファイライト命令を、マイクロプロセッサ、
マイクロコンピュータやＤＳＰ（デジタル信号プロセッ
サ―Digital Signal Processor―）が有するように構成
した場合、命令フェッチ、命令デコード、メモリリー
ド、モディファイ、メモリライトにそれぞれ１マシンサ
イクル以上の処理時間が必要となっている。
ビットクリア、ビット挿入、ビット演算あるいはビット
反転といったようなビット操作』『ビット・フィールド
挿入やビット・フィールド交換といったようなビット・
フィールド操作』、『算術シフトや論理シフトといった
ようなシフト操作』あるいは『インクリメントあるいは
デクリメントといったような加減算操作』などを含むリ
ードモディファイライト命令を、マイクロプロセッサ、
マイクロコンピュータやＤＳＰ（デジタル信号プロセッ
サ―Digital Signal Processor―）が有するように構成
した場合、命令フェッチ、命令デコード、メモリリー
ド、モディファイ、メモリライトにそれぞれ１マシンサ
イクル以上の処理時間が必要となっている。
【０００７】例えば、図１１に示す第１の従来例のよう
に、命令実行がパイプライン処理でないＣＩＳＣ（Comp
lex Instruction Set Computer）型プロセッサにおいて
は、リードモディファイライト命令（図１１においては
命令２）は、命令フェッチ（Ｆ）、命令デコード
（Ｄ）、メモリリード（ｒｄ）、モディファイ（ｍ
ｏ）、メモリライト（ｗｒ）で表示したように、少なく
とも５マシンサイクルの命令実行時間が必要となる。
に、命令実行がパイプライン処理でないＣＩＳＣ（Comp
lex Instruction Set Computer）型プロセッサにおいて
は、リードモディファイライト命令（図１１においては
命令２）は、命令フェッチ（Ｆ）、命令デコード
（Ｄ）、メモリリード（ｒｄ）、モディファイ（ｍ
ｏ）、メモリライト（ｗｒ）で表示したように、少なく
とも５マシンサイクルの命令実行時間が必要となる。
【０００８】また、図１２に示す第２の従来例のよう
に、命令実行がパイプライン処理されるＣＩＳＣ型プロ
セッサにおいては，そのリードモディファイライト命令
は、単独では命令フェッチ（Ｆ）、命令デコード
（Ｄ）、メモリリード（ｒｄ）、モディファイ（ｍ
ｏ）、メモリライト（ｗｒ）と５マシンサイクルを必要
とするものの前後の命令を一部並行して実行できる、す
なわち、リードモディファイライト命令のＦおよびＤス
テージは先行命令の実行中に行なわれるために、見かけ
上は３マシンサイクルで実行しているようにすることが
できる。
に、命令実行がパイプライン処理されるＣＩＳＣ型プロ
セッサにおいては，そのリードモディファイライト命令
は、単独では命令フェッチ（Ｆ）、命令デコード
（Ｄ）、メモリリード（ｒｄ）、モディファイ（ｍ
ｏ）、メモリライト（ｗｒ）と５マシンサイクルを必要
とするものの前後の命令を一部並行して実行できる、す
なわち、リードモディファイライト命令のＦおよびＤス
テージは先行命令の実行中に行なわれるために、見かけ
上は３マシンサイクルで実行しているようにすることが
できる。
【０００９】また、図１３に示す第３の従来例は、５ス
テージのパイプライン処理のＲＩＳＣ（Reduced Instru
ction Set Computer)型プロセッサにおける処理例を示
している。図１３においては、パイプラインは、命令フ
ェッチ（Ｆ）、命令デコード（Ｄ）、演算実行（Ｅ）、
メモリアクセス（Ｍ）とレジスタ書き込み（Ｗ）のステ
ージに分けられているものとする。図１３に示すプロセ
ッサは、メモリアクセス（Ｍ）のステージで、メモリリ
ード（最初のＭステージで行なう）とメモリライト（次
のＭステージで行なう）の２つの処理を行ない、モディ
ファイ処理は、命令でコード（Ｄ）ならびに演算実行
（Ｅ）のステージに戻して行なうタイプのものである。
テージのパイプライン処理のＲＩＳＣ（Reduced Instru
ction Set Computer)型プロセッサにおける処理例を示
している。図１３においては、パイプラインは、命令フ
ェッチ（Ｆ）、命令デコード（Ｄ）、演算実行（Ｅ）、
メモリアクセス（Ｍ）とレジスタ書き込み（Ｗ）のステ
ージに分けられているものとする。図１３に示すプロセ
ッサは、メモリアクセス（Ｍ）のステージで、メモリリ
ード（最初のＭステージで行なう）とメモリライト（次
のＭステージで行なう）の２つの処理を行ない、モディ
ファイ処理は、命令でコード（Ｄ）ならびに演算実行
（Ｅ）のステージに戻して行なうタイプのものである。
【００１０】したがって，パイプラインのステージは、
命令フェッチＦ→命令デコードＤ→演算実行Ｅ→メモリ
アクセスＭ（ここでメモリリードを行なう）→命令デコ
ードＤ→演算実行Ｅ（ここでモディファイを行なう）→
メモリアクセスＭ（ここでメモリライトを行なう）→レ
ジスタ書き込みＷの順で処理されるので、パイプライン
処理が戻っている間、このリードモディファイライト命
令の後に続く命令は、命令デコードステージに入る前に
ストールされる。そのため、リードモディファイライト
命令は、見かけ上は４マシンサイクルの実行命令にな
る。この図１３に示す第３の従来技術のように、パイプ
ライン処理を戻すプロセッサでは、モディファイにパイ
プラインの２ステージが消費される。
命令フェッチＦ→命令デコードＤ→演算実行Ｅ→メモリ
アクセスＭ（ここでメモリリードを行なう）→命令デコ
ードＤ→演算実行Ｅ（ここでモディファイを行なう）→
メモリアクセスＭ（ここでメモリライトを行なう）→レ
ジスタ書き込みＷの順で処理されるので、パイプライン
処理が戻っている間、このリードモディファイライト命
令の後に続く命令は、命令デコードステージに入る前に
ストールされる。そのため、リードモディファイライト
命令は、見かけ上は４マシンサイクルの実行命令にな
る。この図１３に示す第３の従来技術のように、パイプ
ライン処理を戻すプロセッサでは、モディファイにパイ
プラインの２ステージが消費される。
【００１１】図１４は、図１３のプロセッサが読み書き
処理の遅いメモリ（この図１４では読み書きにそれぞれ
２マシンサイクルを必要とするメモリを想定している）
に対して、リードモディファイライト処理を行なう場合
を示している。この場合、メモリアクセス（Ｍ）ステー
ジは、少なくとも２マシンサイクルずつ掛かるので、リ
ードモディファイライト命令は、図１４に示すように、
５マシンサイクルを必要とすることになる。使用するメ
モリの読み書き処理が遅くなればなるほど、リードモデ
ィファイライト命令の実行に必要なマシンサイクル数は
増大することになる。すなわち、「リードモディファイ
ライト命令の実行マシンサイクル数＝メモリリードに要
するマシンサイクル数＋モディファイに要するマシンサ
イクル数＋命令処理に要するマシンサイクル数」という
ことになる。
処理の遅いメモリ（この図１４では読み書きにそれぞれ
２マシンサイクルを必要とするメモリを想定している）
に対して、リードモディファイライト処理を行なう場合
を示している。この場合、メモリアクセス（Ｍ）ステー
ジは、少なくとも２マシンサイクルずつ掛かるので、リ
ードモディファイライト命令は、図１４に示すように、
５マシンサイクルを必要とすることになる。使用するメ
モリの読み書き処理が遅くなればなるほど、リードモデ
ィファイライト命令の実行に必要なマシンサイクル数は
増大することになる。すなわち、「リードモディファイ
ライト命令の実行マシンサイクル数＝メモリリードに要
するマシンサイクル数＋モディファイに要するマシンサ
イクル数＋命令処理に要するマシンサイクル数」という
ことになる。
【００１２】このように従来のプロセッサにおいては、
第１ないし第４の従来例の何れのものにおいても、リー
ドモディファイライト命令は，少なくとも３マシンサイ
クルから５マシンサイクルも掛かるような遅い命令であ
った。さらに、遅いメモリを使用する場合は、リードモ
ディファイライト命令の処理にますます多くの時間を要
することになる。エアコン，デジタルビデオカメラなど
家電機器や、ＣＤプレーヤ，ＤＶＤプレーヤ，テレビ，
ビデオなどＡＶ（Audio-Visual）機器などといった組込
み制御の分野に使われるプログラムにおいては、ビット
操作命令などのリードモディファイライト命令が１０％
〜１５％も出現すると、一般的には言われている。出現
頻度の高い命令の実行速度が遅い場合、そのプロセッサ
の性能を顕著に下げることになってしまう。
第１ないし第４の従来例の何れのものにおいても、リー
ドモディファイライト命令は，少なくとも３マシンサイ
クルから５マシンサイクルも掛かるような遅い命令であ
った。さらに、遅いメモリを使用する場合は、リードモ
ディファイライト命令の処理にますます多くの時間を要
することになる。エアコン，デジタルビデオカメラなど
家電機器や、ＣＤプレーヤ，ＤＶＤプレーヤ，テレビ，
ビデオなどＡＶ（Audio-Visual）機器などといった組込
み制御の分野に使われるプログラムにおいては、ビット
操作命令などのリードモディファイライト命令が１０％
〜１５％も出現すると、一般的には言われている。出現
頻度の高い命令の実行速度が遅い場合、そのプロセッサ
の性能を顕著に下げることになってしまう。
【００１３】なお、リードモディファイライト制御機能
を設けた先行する公知例としては、特開平１１−１８４
７６１号に記載された「リードモディファイライト制御
システム」のように、メモリにリードモディファイライ
ト制御機能を設けたものも提案されているが、このシス
テムの目的は、複数のメモリバンクに対して同時に並行
してリードモディファイライト処理することにあり、本
願のように、リードモディファイライト処理と並行して
後続のＣＰＵ命令を処理することでスループットを改善
することを目的としているものとは異なるものである。
を設けた先行する公知例としては、特開平１１−１８４
７６１号に記載された「リードモディファイライト制御
システム」のように、メモリにリードモディファイライ
ト制御機能を設けたものも提案されているが、このシス
テムの目的は、複数のメモリバンクに対して同時に並行
してリードモディファイライト処理することにあり、本
願のように、リードモディファイライト処理と並行して
後続のＣＰＵ命令を処理することでスループットを改善
することを目的としているものとは異なるものである。
【００１４】
【発明が解決しようとする課題】組込み制御機器は、年
々その処理が複雑になってきており、また、より高速に
処理される必要性や、あるいは、より低消費電力で動作
する必要性が要求されてきている。したがって，システ
ムに対する性能の向上、すなわち１ＣＰＵ命令あたりの
クロック数（ＣＰＩ ―Clock Per Instruction―）の改
善が強く望まれている。
々その処理が複雑になってきており、また、より高速に
処理される必要性や、あるいは、より低消費電力で動作
する必要性が要求されてきている。したがって，システ
ムに対する性能の向上、すなわち１ＣＰＵ命令あたりの
クロック数（ＣＰＩ ―Clock Per Instruction―）の改
善が強く望まれている。
【００１５】このような要求に応えるべく、ＣＰＩの改
善策としてパイプライン処理化が進んでいるが、ビット
操作などのようなリードモディファイライト命令は、Ｃ
ＰＩが３マシンサイクル以上と大きいために性能改善の
足枷となっている。また、リードモディファイライト処
理を行ないたいメモリが、アクセスタイムの遅いタイプ
であった場合には、図１４に示すように、さらにＣＰＩ
が悪くなる。例えば、２マシンサイクルのアクセスタイ
ムが必要なメモリであった場合には、リードモディファ
イライト命令のＣＰＩは「２＋２＋１＝５」マシンサイ
クルとなってしまう。上記のように、従来のシステムの
場合、リードモディファイライト命令の見かけ上の実行
時間は長くなり、リードモディファイライト命令を一般
的に多用する組込み制御用システムにおいては、特にそ
の影響が大きくなり、ＣＰＵを搭載した機器の性能向上
の足枷となりつつある。
善策としてパイプライン処理化が進んでいるが、ビット
操作などのようなリードモディファイライト命令は、Ｃ
ＰＩが３マシンサイクル以上と大きいために性能改善の
足枷となっている。また、リードモディファイライト処
理を行ないたいメモリが、アクセスタイムの遅いタイプ
であった場合には、図１４に示すように、さらにＣＰＩ
が悪くなる。例えば、２マシンサイクルのアクセスタイ
ムが必要なメモリであった場合には、リードモディファ
イライト命令のＣＰＩは「２＋２＋１＝５」マシンサイ
クルとなってしまう。上記のように、従来のシステムの
場合、リードモディファイライト命令の見かけ上の実行
時間は長くなり、リードモディファイライト命令を一般
的に多用する組込み制御用システムにおいては、特にそ
の影響が大きくなり、ＣＰＵを搭載した機器の性能向上
の足枷となりつつある。
【００１６】本発明は、上述した従来技術の問題点に鑑
み、リードモディファイライト命令の見かけ上の実行時
間を改善したシステムを提供することにある。特に、本
発明の最も基本的な概念は、リードモディファイライト
命令であっても他の命令と同様に１マシンサイクルとす
ることのできるシステムを提供することを目的としてい
る。
み、リードモディファイライト命令の見かけ上の実行時
間を改善したシステムを提供することにある。特に、本
発明の最も基本的な概念は、リードモディファイライト
命令であっても他の命令と同様に１マシンサイクルとす
ることのできるシステムを提供することを目的としてい
る。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るリードモディファイライトユニットを
有するシステムは、所定の命令を解釈して実行する中央
処理ユニットと、所定のデータを記憶するメモリと、前
記中央処理ユニットとメモリとの間に設けられて前記メ
モリに対してリードバスサイクル、ライトバスサイク
ル、その何れでもないダミーバスサイクルを起動して前
記メモリからデータを読み出すかあるいは前記メモリへ
データを書込むバスインターフェースユニットと、を少
なくとも備えるシステムにおいて、以下に述べる２つの
基本構成が考えられる。
に、本発明に係るリードモディファイライトユニットを
有するシステムは、所定の命令を解釈して実行する中央
処理ユニットと、所定のデータを記憶するメモリと、前
記中央処理ユニットとメモリとの間に設けられて前記メ
モリに対してリードバスサイクル、ライトバスサイク
ル、その何れでもないダミーバスサイクルを起動して前
記メモリからデータを読み出すかあるいは前記メモリへ
データを書込むバスインターフェースユニットと、を少
なくとも備えるシステムにおいて、以下に述べる２つの
基本構成が考えられる。
【００１８】（１）前記中央処理ユニットと前記バスイ
ンターフェースユニットとの間に設けられると共に、前
記中央処理ユニットより出力されたモディファイ条件を
記憶するモディファイ条件記憶手段と、前記バスインタ
ーフェースユニットより出力されたリードデータを記憶
するメモリリードデータ記憶手段と、このメモリリード
データ記憶手段より出力されたリードデータおよび前記
モディファイ条件記憶手段より出力されたモディファイ
データの間でモディファイ条件記憶手段からの演算制御
信号に基づいて演算を行ない、演算結果である加工デー
タをライトデータとして前記バスインターフェースユニ
ットに出力するモディファイ演算手段と、を備えること
を特徴とする。
ンターフェースユニットとの間に設けられると共に、前
記中央処理ユニットより出力されたモディファイ条件を
記憶するモディファイ条件記憶手段と、前記バスインタ
ーフェースユニットより出力されたリードデータを記憶
するメモリリードデータ記憶手段と、このメモリリード
データ記憶手段より出力されたリードデータおよび前記
モディファイ条件記憶手段より出力されたモディファイ
データの間でモディファイ条件記憶手段からの演算制御
信号に基づいて演算を行ない、演算結果である加工デー
タをライトデータとして前記バスインターフェースユニ
ットに出力するモディファイ演算手段と、を備えること
を特徴とする。
【００１９】（２）上記のシステムにおいて、前記中央
処理ユニットと前記バスインターフェースユニットとの
間に設けられると共に、前記中央処理ユニットより出力
されたモディファイ条件を記憶するモディファイ条件記
憶手段と、前記バスインターフェースユニットより出力
されたリードデータと前記モディファイ条件記憶手段よ
り出力されたモディファイデータとの間でモディファイ
条件記憶手段からの演算制御信号に基づいて演算を行な
うモディファイ演算手段と、前記モディファイ演算手段
で求められた加工データをライトデータとして記憶し、
前記バスインターフェースユニットに出力するメモリラ
イトデータ記憶手段と、を備えることを特徴とする。
処理ユニットと前記バスインターフェースユニットとの
間に設けられると共に、前記中央処理ユニットより出力
されたモディファイ条件を記憶するモディファイ条件記
憶手段と、前記バスインターフェースユニットより出力
されたリードデータと前記モディファイ条件記憶手段よ
り出力されたモディファイデータとの間でモディファイ
条件記憶手段からの演算制御信号に基づいて演算を行な
うモディファイ演算手段と、前記モディファイ演算手段
で求められた加工データをライトデータとして記憶し、
前記バスインターフェースユニットに出力するメモリラ
イトデータ記憶手段と、を備えることを特徴とする。
【００２０】（３）上記の基本構成（１）または（２）
に係るリードモディファイライトユニットを有するシス
テムにおいて、前記モディファイデータと前記演算制御
信号をエンコードしたモディファイ条件を前記中央処理
ユニットから出力し、このモディファイ条件を記憶する
モディファイ条件記憶手段と、前記モディファイ演算手
段との間に前記モディファイ条件をエンコードしてモデ
ィファイデータと演算制御信号とを生成するモディファ
イ条件デコード手段を設けても良い。
に係るリードモディファイライトユニットを有するシス
テムにおいて、前記モディファイデータと前記演算制御
信号をエンコードしたモディファイ条件を前記中央処理
ユニットから出力し、このモディファイ条件を記憶する
モディファイ条件記憶手段と、前記モディファイ演算手
段との間に前記モディファイ条件をエンコードしてモデ
ィファイデータと演算制御信号とを生成するモディファ
イ条件デコード手段を設けても良い。
【００２１】（４）上記構成（１）または（３）のシス
テムにおいて、前記中央処理ユニットより供給されたラ
イトデータを記憶するメモリライトデータ記憶手段と、
このメモリライトデータ記憶手段より出力されたライト
データと前記モディファイ演算手段から出力された加工
データの何れかを選択するデータ選択手段を備えていて
も良い。
テムにおいて、前記中央処理ユニットより供給されたラ
イトデータを記憶するメモリライトデータ記憶手段と、
このメモリライトデータ記憶手段より出力されたライト
データと前記モディファイ演算手段から出力された加工
データの何れかを選択するデータ選択手段を備えていて
も良い。
【００２２】（５）上記構成（１）または（３）のシス
テムにおいて、前記メモリリードデータ記憶手段の代わ
りに、前記中央処理ユニットより供給されたライトデー
タと前記バスインターフェースユニットを介して前記メ
モリから読み出されたリードデータの何れかを選択する
データ選択手段と、このデータ選択手段より出力された
データを記憶し、前記モディファイ演算手段にデータを
与えるデータ記憶手段とを備えるようにしても良い。
テムにおいて、前記メモリリードデータ記憶手段の代わ
りに、前記中央処理ユニットより供給されたライトデー
タと前記バスインターフェースユニットを介して前記メ
モリから読み出されたリードデータの何れかを選択する
データ選択手段と、このデータ選択手段より出力された
データを記憶し、前記モディファイ演算手段にデータを
与えるデータ記憶手段とを備えるようにしても良い。
【００２３】（６）上記構成（２）または（３）のシス
テムにおいて、前記中央処理ユニットより供給されたラ
イトデータと前記モディファイ演算手段から出力された
加工データの何れかを選択し、前記メモリライトデータ
記憶手段に出力するデータ選択手段を備えても良い。
テムにおいて、前記中央処理ユニットより供給されたラ
イトデータと前記モディファイ演算手段から出力された
加工データの何れかを選択し、前記メモリライトデータ
記憶手段に出力するデータ選択手段を備えても良い。
【００２４】（７）上記構成（２）または（３）のシス
テムにおいて、前記中央処理ユニットより供給されたラ
イトデータと前記バスインターフェースユニットを介し
て前記メモリから読み出されたリードデータの何れかを
選択し、前記モディファイ演算手段にデータを与えるデ
ータ選択手段を備えていても良い。
テムにおいて、前記中央処理ユニットより供給されたラ
イトデータと前記バスインターフェースユニットを介し
て前記メモリから読み出されたリードデータの何れかを
選択し、前記モディファイ演算手段にデータを与えるデ
ータ選択手段を備えていても良い。
【００２５】（８）上記構成（１）ないし（３）の何れ
かの構成に係るシステムにおいて、前記中央処理ユニッ
トより供給されたライトデータと前記モディファイ条件
記憶手段より出力されたモディファイデータの何れかを
選択し、前記モディファイ演算手段にデータを与えるデ
ータ選択手段を備えていても良い。
かの構成に係るシステムにおいて、前記中央処理ユニッ
トより供給されたライトデータと前記モディファイ条件
記憶手段より出力されたモディファイデータの何れかを
選択し、前記モディファイ演算手段にデータを与えるデ
ータ選択手段を備えていても良い。
【００２６】（９）上記構成(１)ないし(８)の何れかの
構成に係るシステムにおいて、前記モディファイ演算手
段より出力された前記加工データは、前記中央処理ユニ
ットにも出力可能に構成されていることを特徴としても
良い。
構成に係るシステムにおいて、前記モディファイ演算手
段より出力された前記加工データは、前記中央処理ユニ
ットにも出力可能に構成されていることを特徴としても
良い。
【００２７】（１０）上記構成（１）ないし（９）の何
れかの構成に係るシステムにおいて、前記中央処理ユニ
ットより出力されるメモリアドレスを記憶して前記バス
インターフェースユニットに出力するメモリアドレス記
憶手段をさらに備えていても良い。
れかの構成に係るシステムにおいて、前記中央処理ユニ
ットより出力されるメモリアドレスを記憶して前記バス
インターフェースユニットに出力するメモリアドレス記
憶手段をさらに備えていても良い。
【００２８】（１１）上記構成（１）ないし（１０）の
何れかの構成に係るシステムにおいて前記中央処理ユニ
ットより出力されたリード要求、ライト要求およびリー
ドモディファイライト要求を受入れて、リードモディフ
ァイライト要求の場合はリードからライトまでの一連の
処理が中断されないように、前記バスインターフェース
ユニットに対してリードバスサイクル、ライトバスサイ
クルあるいはダミーバスサイクル要求を行なうコントロ
ール信号を出力する制御手段をさらに備えていても良
い。
何れかの構成に係るシステムにおいて前記中央処理ユニ
ットより出力されたリード要求、ライト要求およびリー
ドモディファイライト要求を受入れて、リードモディフ
ァイライト要求の場合はリードからライトまでの一連の
処理が中断されないように、前記バスインターフェース
ユニットに対してリードバスサイクル、ライトバスサイ
クルあるいはダミーバスサイクル要求を行なうコントロ
ール信号を出力する制御手段をさらに備えていても良
い。
【００２９】（１２）上記構成(１１)のシステムにおい
て、前記中央処理ユニットからの新たなリード要求、ラ
イト要求およびリードモディファイライト要求を受け入
れることができない状態を検出し、前記中央処理ユニッ
トにその検出結果を出力する検出手段を含んでいても良
い。
て、前記中央処理ユニットからの新たなリード要求、ラ
イト要求およびリードモディファイライト要求を受け入
れることができない状態を検出し、前記中央処理ユニッ
トにその検出結果を出力する検出手段を含んでいても良
い。
【００３０】（１３）上記構成（１）ないし（１２）の
何れかの構成に係るシステムにおいて前記バスインター
フェースユニットより出力された前記リードデータは、
前記中央処理ユニットにも出力可能に構成されていても
良い。
何れかの構成に係るシステムにおいて前記バスインター
フェースユニットより出力された前記リードデータは、
前記中央処理ユニットにも出力可能に構成されていても
良い。
【００３１】
【発明の実施の形態】以下、本発明に係るリードモディ
ファイライトユニットを有するシステムの実施の形態に
ついて、添付図面を参照しながら詳細に説明する。ま
ず、本発明の第１実施形態に係るシステムの構成および
その原理につき図１ないし図３を用いて説明し、次に、
構成上の変形例である第２実施形態に係るプロセッサの
構成につき図４を用いて説明し、その後で本発明の処理
上の特徴を幾つかの実施形態に従って説明する。
ファイライトユニットを有するシステムの実施の形態に
ついて、添付図面を参照しながら詳細に説明する。ま
ず、本発明の第１実施形態に係るシステムの構成および
その原理につき図１ないし図３を用いて説明し、次に、
構成上の変形例である第２実施形態に係るプロセッサの
構成につき図４を用いて説明し、その後で本発明の処理
上の特徴を幾つかの実施形態に従って説明する。
【００３２】まず、本発明の第１実施形態に係るリード
モディファイライトユニットを有するシステムの構成に
ついて図１を用いて説明する。第１実施形態に係るシス
テムは、図１に示すように、所定の命令を解釈して実行
するＣＰＵ１と、所定の情報を記憶するメモリ２と、前
記ＣＰＵ１とメモリ２との間に設けられて前記メモリに
対してリードバスサイクル、ライトバスサイクル、その
何れでもないダミーバスサイクルを起動して前記メモリ
からデータを読み出すかあるいは前記メモリへデータを
書き込むバスインターフェースユニット（以下、ＢＩＵ
と略記する。）３と、を少なくとも備えている。このＣ
ＰＵ１，メモリ２，ＢＩＵ３の構成に関しては図１５に
示した従来のシステムの構成略々同一である。
モディファイライトユニットを有するシステムの構成に
ついて図１を用いて説明する。第１実施形態に係るシス
テムは、図１に示すように、所定の命令を解釈して実行
するＣＰＵ１と、所定の情報を記憶するメモリ２と、前
記ＣＰＵ１とメモリ２との間に設けられて前記メモリに
対してリードバスサイクル、ライトバスサイクル、その
何れでもないダミーバスサイクルを起動して前記メモリ
からデータを読み出すかあるいは前記メモリへデータを
書き込むバスインターフェースユニット（以下、ＢＩＵ
と略記する。）３と、を少なくとも備えている。このＣ
ＰＵ１，メモリ２，ＢＩＵ３の構成に関しては図１５に
示した従来のシステムの構成略々同一である。
【００３３】本発明に係るシステムの特徴的な構成は、
ＣＰＵ１とＢＩＵ３との間に、リードモディファイライ
ト（必要に応じてＲＭＷと記述する。）命令におけるメ
モリリード処理、モディファイ処理およびメモリライト
処理をＣＰＵ１の動作と並行して実行するリードモディ
ファイライトユニット（以下、ＲＭＷＵと略記する。）
１０が設けられている点である。
ＣＰＵ１とＢＩＵ３との間に、リードモディファイライ
ト（必要に応じてＲＭＷと記述する。）命令におけるメ
モリリード処理、モディファイ処理およびメモリライト
処理をＣＰＵ１の動作と並行して実行するリードモディ
ファイライトユニット（以下、ＲＭＷＵと略記する。）
１０が設けられている点である。
【００３４】ＲＭＷＵ１０の詳細な構成について図１に
したがって説明する。ＲＭＷＵ１０は、ＣＰＵ１から供
給されるメモリアドレスを記憶してＢＩＵ３に出力する
メモリアドレスバッファ１１と、ＣＰＵ１から供給され
るモディファイ条件を記憶するモディファイ条件バッフ
ァ１２と、前記モディファイ条件をデコードしてモディ
ファイデータと共に演算制御信号を生成するモディファ
イ条件デコード回路１３と、ＢＩＵ３より供給されるリ
ードデータを記憶するメモリリードデータバッファ１４
と、前記演算制御信号に従って前記モディファイデータ
と前記メモリリードデータバッファ１４より出力された
リードデータとの間で演算を行なうことによりリードデ
ータまたは加工データを出力するモディファイ用演算回
路１５と、ＣＰＵ１より供給されたライトデータを記憶
するメモリライトデータバッファ１７と、このメモリラ
イトデータバッファ１７より出力されたライトデータと
モディファイ用演算回路１５から出力されたリードデー
タまたは加工データの何れかを選択し、ライトデータと
してＢＩＵ３に出力するセレクタ１６と、ＣＰＵ１より
供給されるリード要求、ライト要求およびリードモディ
ファイライト要求を受け入れて、リードモディファイラ
イト要求の場合はリードからライトまでの一連の処理が
中断されないようにリードバスサイクル、ライトバスサ
イクルあるいはダミーバスサイクル要求を行なうコント
ロール信号を前記ＢＩＵ３に出力すると共に前記ＣＰＵ
１に対してＲＭＷＵ１０が前記ＣＰＵ１からの新たなリ
ード要求やライト要求およびリードモディファイライト
要求を受け入れることができないか否かの状態を示すビ
ジー検出信号を出力するＲＭＷＵ制御回路１８と、を備
えている。
したがって説明する。ＲＭＷＵ１０は、ＣＰＵ１から供
給されるメモリアドレスを記憶してＢＩＵ３に出力する
メモリアドレスバッファ１１と、ＣＰＵ１から供給され
るモディファイ条件を記憶するモディファイ条件バッフ
ァ１２と、前記モディファイ条件をデコードしてモディ
ファイデータと共に演算制御信号を生成するモディファ
イ条件デコード回路１３と、ＢＩＵ３より供給されるリ
ードデータを記憶するメモリリードデータバッファ１４
と、前記演算制御信号に従って前記モディファイデータ
と前記メモリリードデータバッファ１４より出力された
リードデータとの間で演算を行なうことによりリードデ
ータまたは加工データを出力するモディファイ用演算回
路１５と、ＣＰＵ１より供給されたライトデータを記憶
するメモリライトデータバッファ１７と、このメモリラ
イトデータバッファ１７より出力されたライトデータと
モディファイ用演算回路１５から出力されたリードデー
タまたは加工データの何れかを選択し、ライトデータと
してＢＩＵ３に出力するセレクタ１６と、ＣＰＵ１より
供給されるリード要求、ライト要求およびリードモディ
ファイライト要求を受け入れて、リードモディファイラ
イト要求の場合はリードからライトまでの一連の処理が
中断されないようにリードバスサイクル、ライトバスサ
イクルあるいはダミーバスサイクル要求を行なうコント
ロール信号を前記ＢＩＵ３に出力すると共に前記ＣＰＵ
１に対してＲＭＷＵ１０が前記ＣＰＵ１からの新たなリ
ード要求やライト要求およびリードモディファイライト
要求を受け入れることができないか否かの状態を示すビ
ジー検出信号を出力するＲＭＷＵ制御回路１８と、を備
えている。
【００３５】以上の構成を有するＲＭＷＵ１０の動作に
ついて説明する。ＲＭＷＵ１０は、ＣＰＵ１からメモリ
アドレス，モディファイ条件，リード要求，ライト要
求，リードモディファイライト要求およびライトデータ
などを受け取る。前記モディファイ条件およびリード／
ライト／リードモディファイライト要求にしたがって、
前記メモリアドレスに対し、リードモディファイライ
ト、ライトあるいはリードを行なうためＢＩＵ３にリー
ドバスサイクル，ライトバスサイクルあるいはダミーバ
スサイクルの指示を送出する。リードモディファイライ
トまたはリードの場合、ＢＩＵ３に対してリードバスサ
イクルの起動を指示し、メモリ２から読み出されたリー
ドデータは、ＢＩＵ３経由でＲＭＷＵ１０に送られる。
ＣＰＵ１からＲＭＷＵ１０に対しメモリ２へのアクセス
を要求するＣＰＵ命令の種類に応じてリードデータはそ
のままＣＰＵ１に送られるか、またはＲＭＷＵ１０のモ
ディファイ用演算回路１５で加工されてからＣＰＵ１に
送られる。
ついて説明する。ＲＭＷＵ１０は、ＣＰＵ１からメモリ
アドレス，モディファイ条件，リード要求，ライト要
求，リードモディファイライト要求およびライトデータ
などを受け取る。前記モディファイ条件およびリード／
ライト／リードモディファイライト要求にしたがって、
前記メモリアドレスに対し、リードモディファイライ
ト、ライトあるいはリードを行なうためＢＩＵ３にリー
ドバスサイクル，ライトバスサイクルあるいはダミーバ
スサイクルの指示を送出する。リードモディファイライ
トまたはリードの場合、ＢＩＵ３に対してリードバスサ
イクルの起動を指示し、メモリ２から読み出されたリー
ドデータは、ＢＩＵ３経由でＲＭＷＵ１０に送られる。
ＣＰＵ１からＲＭＷＵ１０に対しメモリ２へのアクセス
を要求するＣＰＵ命令の種類に応じてリードデータはそ
のままＣＰＵ１に送られるか、またはＲＭＷＵ１０のモ
ディファイ用演算回路１５で加工されてからＣＰＵ１に
送られる。
【００３６】リードモディファイライトを行なう場合、
ＲＭＷＵは、まず、ＢＩＵに対し、リードバスサイクル
の起動を指示する。ＢＩＵ３は、リードバスサイクルを
起動してメモリからデータを読み込んで、このデータを
リードデータとして、ＲＭＷＵ１０に送出する。ＲＭＷ
Ｕ１０は、モディファイ条件からモディファイデータな
らびに演算制御信号をモディファイ条件デコード回路１
３により生成する。モディファイ用演算回路１５は、前
記モディファイデータと前記リードデータとの間で前記
演算制御信号の指示にしたがい演算を行なう。演算結果
は、セレクタ１６を介してＢＩＵ３に転送し、ＢＩＵ３
に対して、ライトバスサイクルの起動を指示する。これ
で、ＲＭＷＵ１０は、ＣＰＵ１に代わってリードモディ
ファイライトの処理を行なう。
ＲＭＷＵは、まず、ＢＩＵに対し、リードバスサイクル
の起動を指示する。ＢＩＵ３は、リードバスサイクルを
起動してメモリからデータを読み込んで、このデータを
リードデータとして、ＲＭＷＵ１０に送出する。ＲＭＷ
Ｕ１０は、モディファイ条件からモディファイデータな
らびに演算制御信号をモディファイ条件デコード回路１
３により生成する。モディファイ用演算回路１５は、前
記モディファイデータと前記リードデータとの間で前記
演算制御信号の指示にしたがい演算を行なう。演算結果
は、セレクタ１６を介してＢＩＵ３に転送し、ＢＩＵ３
に対して、ライトバスサイクルの起動を指示する。これ
で、ＲＭＷＵ１０は、ＣＰＵ１に代わってリードモディ
ファイライトの処理を行なう。
【００３７】リードモディファイライト命令が例えばビ
ット・セット命令であった場合、モディファイ条件は、
例えば『セットしたいビット位置』と『ビットセットコ
マンド』の２つの情報で構成される。『セットしたいビ
ット位置』に基づいてＲＭＷＵ１０は、セットしたいビ
ット位置が「１」で残りのビットがすべて「０」である
ビットパターンをモディファイデータ生成回路１３によ
り生成する。次に、モディファイデータ生成回路１３で
『ビット・セット・コマンド』を解釈して、論理ＯＲを
指示する演算制御信号を生成する。リードデータ（ＢＩ
Ｕ３から受け取ったデータ）と前記ビットパターンとの
論理ＯＲ演算をモディファイ用演算回路１５で実行し、
その結果をライトデータとして、ＢＩＵ３にメモリライ
トのバスサイクルを開始させる。このときのメモリアド
レスは、通常、先行するメモリリード時に使用した『メ
モリアドレス』が使用される。
ット・セット命令であった場合、モディファイ条件は、
例えば『セットしたいビット位置』と『ビットセットコ
マンド』の２つの情報で構成される。『セットしたいビ
ット位置』に基づいてＲＭＷＵ１０は、セットしたいビ
ット位置が「１」で残りのビットがすべて「０」である
ビットパターンをモディファイデータ生成回路１３によ
り生成する。次に、モディファイデータ生成回路１３で
『ビット・セット・コマンド』を解釈して、論理ＯＲを
指示する演算制御信号を生成する。リードデータ（ＢＩ
Ｕ３から受け取ったデータ）と前記ビットパターンとの
論理ＯＲ演算をモディファイ用演算回路１５で実行し、
その結果をライトデータとして、ＢＩＵ３にメモリライ
トのバスサイクルを開始させる。このときのメモリアド
レスは、通常、先行するメモリリード時に使用した『メ
モリアドレス』が使用される。
【００３８】図２には、第１実施形態に係るプロセッサ
のＲＭＷＵ１０で処理されるリードモディファイライト
命令の例とモディファイ条件，ビットパターン，演算の
種類（メモリを８ビット幅とした場合を示す）が、表１
として示されている。なお、モディファイ条件としてビ
ット位置を与えるケースを例に示したが、ビットパター
ンを直接、ＲＭＷＵ１０に与えるようにしても構わな
い。この場合には、ビットパターン発生回路がＣＰＵ１
側に存在していることが必要である。
のＲＭＷＵ１０で処理されるリードモディファイライト
命令の例とモディファイ条件，ビットパターン，演算の
種類（メモリを８ビット幅とした場合を示す）が、表１
として示されている。なお、モディファイ条件としてビ
ット位置を与えるケースを例に示したが、ビットパター
ンを直接、ＲＭＷＵ１０に与えるようにしても構わな
い。この場合には、ビットパターン発生回路がＣＰＵ１
側に存在していることが必要である。
【００３９】ビット操作命令をメモリ・オペランドに対
する論理演算命令で実現しているプロセッサもある。こ
の場合、モディファイ条件は『即値』と『論理演算の種
類』となるので、ビットパターンは即値そのものである
から、ＲＭＷＵ１０にもＣＰＵ１にもビットパターン発
生回路は不要である。
する論理演算命令で実現しているプロセッサもある。こ
の場合、モディファイ条件は『即値』と『論理演算の種
類』となるので、ビットパターンは即値そのものである
から、ＲＭＷＵ１０にもＣＰＵ１にもビットパターン発
生回路は不要である。
【００４０】次に、ライトを行なう場合，ＲＭＷＵ１０
は，ＣＰＵ１から受け取ったライトデータをメモリライ
トデータバッファ１７を介してＢＩＵ３に渡し、ＢＩＵ
３に対して、ライトバスサイクルの起動を指示する。Ｂ
ＩＵ３は、ライトバスサイクルを起動してメモリ２へ前
記ライトデータを書込む。
は，ＣＰＵ１から受け取ったライトデータをメモリライ
トデータバッファ１７を介してＢＩＵ３に渡し、ＢＩＵ
３に対して、ライトバスサイクルの起動を指示する。Ｂ
ＩＵ３は、ライトバスサイクルを起動してメモリ２へ前
記ライトデータを書込む。
【００４１】リードを行なう場合、ＲＭＷＵ１０は、Ｂ
ＩＵ３に対してリードバスサイクルの起動を指示する。
ＢＩＵ３は、リードバスサイクルを起動してメモリ２か
らデータを読み込み、リードデータとしてＲＭＷＵ１０
に返送する。ＲＭＷＵ１０は、リードデータを加工せず
にＣＰＵ１に返送する。このようにリードデータを加工
せずに返送する方法としては、（１）ＲＭＷＵ１０を経
由せずにＢＩＵ３から直接ＣＰＵ１にリードデータを渡
す方法と、（２）モディファイ用演算回路１５を介さず
にメモリリードデータバッファ１４を経由させてＣＰＵ
１に渡す方法と、（３）モディファイ条件デコード回路
１３でリードデータと同一値の演算結果が得られるモデ
ィファイデータと演算制御信号とを生成し、モディファ
イ用演算回路１５を介してＣＰＵ１に返送する方法など
が考えられる。（３）の方法においては、例えば、全ビ
ット０のモディファイデータと論理ＯＲを指示する演算
制御信号と組み合わせたり、あるいは、全ビット１のモ
ディファイデータと論理ＡＮＤを指示する演算制御信号
と組み合わせたりして返送するかなどの何れであっても
良い。図１の構成例においては、上述する（３）の例で
示した。
ＩＵ３に対してリードバスサイクルの起動を指示する。
ＢＩＵ３は、リードバスサイクルを起動してメモリ２か
らデータを読み込み、リードデータとしてＲＭＷＵ１０
に返送する。ＲＭＷＵ１０は、リードデータを加工せず
にＣＰＵ１に返送する。このようにリードデータを加工
せずに返送する方法としては、（１）ＲＭＷＵ１０を経
由せずにＢＩＵ３から直接ＣＰＵ１にリードデータを渡
す方法と、（２）モディファイ用演算回路１５を介さず
にメモリリードデータバッファ１４を経由させてＣＰＵ
１に渡す方法と、（３）モディファイ条件デコード回路
１３でリードデータと同一値の演算結果が得られるモデ
ィファイデータと演算制御信号とを生成し、モディファ
イ用演算回路１５を介してＣＰＵ１に返送する方法など
が考えられる。（３）の方法においては、例えば、全ビ
ット０のモディファイデータと論理ＯＲを指示する演算
制御信号と組み合わせたり、あるいは、全ビット１のモ
ディファイデータと論理ＡＮＤを指示する演算制御信号
と組み合わせたりして返送するかなどの何れであっても
良い。図１の構成例においては、上述する（３）の例で
示した。
【００４２】なお，命令によっては、例えばビットテス
ト命令のように、メモリリードデータを加工してＣＰＵ
１に返送する（加工データをメモリ２には書き込まな
い）命令をＣＰＵ１に持たせることがある。この場合、
ＲＭＷＵ１０は、まず、ＢＩＵ３に対してリードバスサ
イクルの起動を指示する。ＢＩＵ３は、リードバスサイ
クルを起動してメモリ２からデータを読み込んでから、
これをリードデータとしてＲＭＷＵ１０に返送する。Ｒ
ＭＷＵ１０は、モディファイ条件からモディファイデー
タならびに演算制御信号をモディファイ条件デコード回
路１３により生成する。モディファイ用演算回路１５
は、前記モディファイデータと前記リードデータとの間
で、前記演算制御信号の指示にしたがって演算を行な
う。その演算結果は、ＣＰＵ１に返送される。
ト命令のように、メモリリードデータを加工してＣＰＵ
１に返送する（加工データをメモリ２には書き込まな
い）命令をＣＰＵ１に持たせることがある。この場合、
ＲＭＷＵ１０は、まず、ＢＩＵ３に対してリードバスサ
イクルの起動を指示する。ＢＩＵ３は、リードバスサイ
クルを起動してメモリ２からデータを読み込んでから、
これをリードデータとしてＲＭＷＵ１０に返送する。Ｒ
ＭＷＵ１０は、モディファイ条件からモディファイデー
タならびに演算制御信号をモディファイ条件デコード回
路１３により生成する。モディファイ用演算回路１５
は、前記モディファイデータと前記リードデータとの間
で、前記演算制御信号の指示にしたがって演算を行な
う。その演算結果は、ＣＰＵ１に返送される。
【００４３】図３には、リードモディファイ命令の例と
モディファイ条件やビットパターンおよび演算の種類が
表２として示されている。なお、この表２においても、
図２と同様に、メモリを８ビット幅とした場合を示して
いる。図３に示す表２により得られる演算結果は、その
ままＣＰＵ１に返送されても良いが、演算結果が全ビッ
ト「０」であるか否かチェックして、例えば、（１）全
ビット「０」ならば、「０」をＣＰＵ１に返送し、
（２）１ビットでも「０」でないならば、「１」をＣＰ
Ｕ１に返送するようにしても良い。
モディファイ条件やビットパターンおよび演算の種類が
表２として示されている。なお、この表２においても、
図２と同様に、メモリを８ビット幅とした場合を示して
いる。図３に示す表２により得られる演算結果は、その
ままＣＰＵ１に返送されても良いが、演算結果が全ビッ
ト「０」であるか否かチェックして、例えば、（１）全
ビット「０」ならば、「０」をＣＰＵ１に返送し、
（２）１ビットでも「０」でないならば、「１」をＣＰ
Ｕ１に返送するようにしても良い。
【００４４】図４は、本発明の第１実施形態のプロセッ
サの変形例としての第２実施形態に係るプロセッサの構
成を示している。図４に示された第２実施形態のプロセ
ッサにおいては、ＣＰＵ１からのライトデータとモディ
ファイ条件の一部を共用の信号線でＣＰＵ１とＲＭＷＵ
２０との間で接続する構成例である。この構成は、リー
ドモディファイライトとライトが同時にＣＰＵ１から発
行されていないときには、モディファイデータとライト
データとは同時にＲＭＷＵ２０にとって必要でないため
共用の信号線で接続して、演算を決めるための『コマン
ド』の中にライトを割り当てて、コマンドがライトであ
った場合は、共用信号はライトデータとして受け取り、
モディファイ用演算回路２５のリードデータ側の入力を
無視して（リードバスサイクルは起動する必要がな
い）、ライトデータを加工せずにモディファイ用演算回
路２５から出力あるいはモディファイ用演算回路２５を
介さず直接、メモリライトデータバッファ１７に記憶さ
せてからＢＩＵ３に送り込むようにしたものである。
サの変形例としての第２実施形態に係るプロセッサの構
成を示している。図４に示された第２実施形態のプロセ
ッサにおいては、ＣＰＵ１からのライトデータとモディ
ファイ条件の一部を共用の信号線でＣＰＵ１とＲＭＷＵ
２０との間で接続する構成例である。この構成は、リー
ドモディファイライトとライトが同時にＣＰＵ１から発
行されていないときには、モディファイデータとライト
データとは同時にＲＭＷＵ２０にとって必要でないため
共用の信号線で接続して、演算を決めるための『コマン
ド』の中にライトを割り当てて、コマンドがライトであ
った場合は、共用信号はライトデータとして受け取り、
モディファイ用演算回路２５のリードデータ側の入力を
無視して（リードバスサイクルは起動する必要がな
い）、ライトデータを加工せずにモディファイ用演算回
路２５から出力あるいはモディファイ用演算回路２５を
介さず直接、メモリライトデータバッファ１７に記憶さ
せてからＢＩＵ３に送り込むようにしたものである。
【００４５】図４におけるＲＭＷＵ２０の詳細構成につ
いて説明する。ＣＰＵ１より出力されるメモリアドレス
を記憶してＢＩＵ３に出力するメモリアドレスバッファ
１１と、モディファイ条件とライトデータとをＣＰＵ１
より受入れてモディファイ条件を記憶するモディファイ
条件バッファ１２と、ライトデータをモディファイ用演
算回路２５に転送してモディファイ条件に基づいてモデ
ィファイデータを生成すると共に前記演算制御信号を出
力するモディファイ条件デコード回路１３と、リードデ
ータを記憶するメモリリードデータバッファ１４と、前
記演算制御信号に従ってモディファイ条件デコード回路
１３より転送された前記ライトデータおよび前記モディ
ファイ条件デコード回路１３より出力されたモディファ
イデータと前記メモリリードバッファ１４より出力され
たリードデータとに基づいてモディファイ用演算を行な
ってリードデータまたは加工データを生成するモディフ
ァイ用演算回路２５と、モディファイ用演算回路２５よ
り出力されたリードデータまたは加工データをライトデ
ータとして記憶すると共に記憶したライトデータをＢＩ
Ｕ３に出力するメモリライトデータバッファ１７と、前
記ＣＰＵ１より供給されるリード要求およびライト要求
をＢＩＵ３に出力すると共にＣＰＵ１に対してＲＭＷＵ
１０の状態を示すＲＭＷＵステータスを出力するＲＭＷ
Ｕ制御回路１８と、を備えている。
いて説明する。ＣＰＵ１より出力されるメモリアドレス
を記憶してＢＩＵ３に出力するメモリアドレスバッファ
１１と、モディファイ条件とライトデータとをＣＰＵ１
より受入れてモディファイ条件を記憶するモディファイ
条件バッファ１２と、ライトデータをモディファイ用演
算回路２５に転送してモディファイ条件に基づいてモデ
ィファイデータを生成すると共に前記演算制御信号を出
力するモディファイ条件デコード回路１３と、リードデ
ータを記憶するメモリリードデータバッファ１４と、前
記演算制御信号に従ってモディファイ条件デコード回路
１３より転送された前記ライトデータおよび前記モディ
ファイ条件デコード回路１３より出力されたモディファ
イデータと前記メモリリードバッファ１４より出力され
たリードデータとに基づいてモディファイ用演算を行な
ってリードデータまたは加工データを生成するモディフ
ァイ用演算回路２５と、モディファイ用演算回路２５よ
り出力されたリードデータまたは加工データをライトデ
ータとして記憶すると共に記憶したライトデータをＢＩ
Ｕ３に出力するメモリライトデータバッファ１７と、前
記ＣＰＵ１より供給されるリード要求およびライト要求
をＢＩＵ３に出力すると共にＣＰＵ１に対してＲＭＷＵ
１０の状態を示すＲＭＷＵステータスを出力するＲＭＷ
Ｕ制御回路１８と、を備えている。
【００４６】図１および図４に示された第１および第２
実施形態に係るプロセッサは、何れの構成によっても本
発明の所望の動作を行なうことが可能な構成となってい
る。以下にこれらの構成に基づく処理の具体例を第３な
いし第５実施形態として説明する。第３ないし第５実施
形態に係るプロセッサは、ハードウェア構成としては第
１および第２実施形態に係るプロセッサの構成を用いる
ものとする。
実施形態に係るプロセッサは、何れの構成によっても本
発明の所望の動作を行なうことが可能な構成となってい
る。以下にこれらの構成に基づく処理の具体例を第３な
いし第５実施形態として説明する。第３ないし第５実施
形態に係るプロセッサは、ハードウェア構成としては第
１および第２実施形態に係るプロセッサの構成を用いる
ものとする。
【００４７】本発明の第３実施形態に係るプロセッサの
処理を図５に従って説明する。図５に示す第３実施形態
のプロセッサは、ＣＰＵ１の命令を、命令フェッチ
（Ｆ），命令デコード（Ｄ），演算実行（Ｅ），メモリ
アクセス（Ｍ）およびレジスタ書き込み（Ｗ）の５ステ
ージのパイプラインで実行して、各ステージは１マシン
サイクルで処理される例を示している。このプロセッサ
は、ＣＩＳＣ型でもＲＩＳＣ型でも良いが、ここではＲ
ＩＳＣ型であるものと想定して説明する。
処理を図５に従って説明する。図５に示す第３実施形態
のプロセッサは、ＣＰＵ１の命令を、命令フェッチ
（Ｆ），命令デコード（Ｄ），演算実行（Ｅ），メモリ
アクセス（Ｍ）およびレジスタ書き込み（Ｗ）の５ステ
ージのパイプラインで実行して、各ステージは１マシン
サイクルで処理される例を示している。このプロセッサ
は、ＣＩＳＣ型でもＲＩＳＣ型でも良いが、ここではＲ
ＩＳＣ型であるものと想定して説明する。
【００４８】なお、図５においては、命令２がリードモ
ディファイライト命令であり、また図５において、Ｆ＝
命令フェッチ，Ｄ＝命令デコード，Ｅ＝演算実行，Ｍ＝
メモリアクセスまたはＲＭＷＵアクセス，Ｗ＝レジスタ
書き込み，であり、ＲＭＷＵ１０の処理内容としては、
上記「Ｍ」のアクセスが行なわれるときに、ｒｄ＝メモ
リリード，ｍｏ＝モディファイ，ｗｒ＝メモリライトが
ある。
ディファイライト命令であり、また図５において、Ｆ＝
命令フェッチ，Ｄ＝命令デコード，Ｅ＝演算実行，Ｍ＝
メモリアクセスまたはＲＭＷＵアクセス，Ｗ＝レジスタ
書き込み，であり、ＲＭＷＵ１０の処理内容としては、
上記「Ｍ」のアクセスが行なわれるときに、ｒｄ＝メモ
リリード，ｍｏ＝モディファイ，ｗｒ＝メモリライトが
ある。
【００４９】ＣＰＵ１が、リードモディファイライト命
令をパイプラインにより実行して、メモリアクセス
（Ｍ）のステージに達したときに、ＣＰＵ１から『メモ
リアドレス』と『モディファイ条件』とをＲＭＷＵ１０
が受け取り、ＣＰＵ１はリードモディファイライト命令
のメモリアクセスステージを１マシンサイクルで完了し
て次のレジスタ書き込みステージへと処理を進めてい
る。同時に、リードモディファイライト命令の後続の命
令がメモリアクセスステージに移ってくる。このときＲ
ＭＷＵ１０は、ＢＩＵ３に対してリードバスサイクルの
要求を行なう。ＢＩＵ３が先行する命令でバスを使用し
ているときは、ＲＭＷＵ１０の要求をバスが空くまで保
留し、バスが空いた時点でＲＭＷＵ１０によるバスサイ
クルを開始している。もしも、バスが最初から空いてい
れば直ちにＲＭＷＵ１０によるバスサイクルを開始す
る。
令をパイプラインにより実行して、メモリアクセス
（Ｍ）のステージに達したときに、ＣＰＵ１から『メモ
リアドレス』と『モディファイ条件』とをＲＭＷＵ１０
が受け取り、ＣＰＵ１はリードモディファイライト命令
のメモリアクセスステージを１マシンサイクルで完了し
て次のレジスタ書き込みステージへと処理を進めてい
る。同時に、リードモディファイライト命令の後続の命
令がメモリアクセスステージに移ってくる。このときＲ
ＭＷＵ１０は、ＢＩＵ３に対してリードバスサイクルの
要求を行なう。ＢＩＵ３が先行する命令でバスを使用し
ているときは、ＲＭＷＵ１０の要求をバスが空くまで保
留し、バスが空いた時点でＲＭＷＵ１０によるバスサイ
クルを開始している。もしも、バスが最初から空いてい
れば直ちにＲＭＷＵ１０によるバスサイクルを開始す
る。
【００５０】ＢＩＵ３は、まずメモリリードをＲＭＷＵ
１０から受け取ったメモリアドレスに対し開始する。メ
モリからデータが読み取られると、ＢＩＵ３はＲＭＷＵ
１０にデータを渡し、かつ、他のユニットによるバスサ
イクル要求の保留を継続する（保留の継続は必須でな
い）。ＲＭＷＵ１０は、リードデータをＣＰＵ１から受
け取ったモディファイ条件に従って加工する。その結果
をライトデータとして、ＢＩＵ３にメモリライトのバス
サイクルを開始させる。このときメモリアドレスは、先
にメモリリード時に使用した『メモリアドレス』が通常
使われている。
１０から受け取ったメモリアドレスに対し開始する。メ
モリからデータが読み取られると、ＢＩＵ３はＲＭＷＵ
１０にデータを渡し、かつ、他のユニットによるバスサ
イクル要求の保留を継続する（保留の継続は必須でな
い）。ＲＭＷＵ１０は、リードデータをＣＰＵ１から受
け取ったモディファイ条件に従って加工する。その結果
をライトデータとして、ＢＩＵ３にメモリライトのバス
サイクルを開始させる。このときメモリアドレスは、先
にメモリリード時に使用した『メモリアドレス』が通常
使われている。
【００５１】ＢＩＵ３によって、メモリにライトデータ
が書き込まれ、リードモディファイライト処理が完了す
る。ＲＭＷＵ１０とＢＩＵ３がリードモディファイライ
ト処理を実行しているのと並行して、ＣＰＵ１は、リー
ドモディファイライト命令に続く命令をパイプラインで
実行しており、リードモディファイライト命令は見かけ
上は１マシンサイクルで実行されたように見え、プロセ
ッサの性能を落とすことなく、リードモディファイライ
トを行なうことができる。
が書き込まれ、リードモディファイライト処理が完了す
る。ＲＭＷＵ１０とＢＩＵ３がリードモディファイライ
ト処理を実行しているのと並行して、ＣＰＵ１は、リー
ドモディファイライト命令に続く命令をパイプラインで
実行しており、リードモディファイライト命令は見かけ
上は１マシンサイクルで実行されたように見え、プロセ
ッサの性能を落とすことなく、リードモディファイライ
トを行なうことができる。
【００５２】次に、図６を用いてこの発明の第４実施形
態に係るプロセッサの処理動作について説明する。図６
は、２マシンサイクルのアクセスが必要となる遅いメモ
リに対して、本発明によるリードモディファイライト命
令の実行例を適用する第４実施形態を示している。この
図６においても、命令２がリードモディファイライト命
令であり、Ｆ＝命令フェッチ，Ｄ＝命令デコード，Ｅ＝
演算実行，Ｍ＝メモリアクセスまたはＲＭＷＵアクセス
であり、具体的にはｒｄ＝メモリリード，ｍｏ＝モディ
ファイ，ｗｒ＝メモリライトおよびＷ＝レジスタ書き込
みである点は、図５と同様である。
態に係るプロセッサの処理動作について説明する。図６
は、２マシンサイクルのアクセスが必要となる遅いメモ
リに対して、本発明によるリードモディファイライト命
令の実行例を適用する第４実施形態を示している。この
図６においても、命令２がリードモディファイライト命
令であり、Ｆ＝命令フェッチ，Ｄ＝命令デコード，Ｅ＝
演算実行，Ｍ＝メモリアクセスまたはＲＭＷＵアクセス
であり、具体的にはｒｄ＝メモリリード，ｍｏ＝モディ
ファイ，ｗｒ＝メモリライトおよびＷ＝レジスタ書き込
みである点は、図５と同様である。
【００５３】ＲＭＷＵ１０からＢＩＵ３に指示されたリ
ードバスサイクルおよびライトバスサイクルは２マシン
サイクルずつ要するようにはなるが、ＲＭＷＵ１０がこ
の命令を処理している間に、ＣＰＵ１のパイプラインは
この命令の後続命令を次々と実行している。したがっ
て、この第４実施形態では、図６で示した例のように遅
いメモリ２に対して、リードモディファイライト命令を
発行したとしてもＣＰＵ１は１マシンサイクルでこの命
令をパイプライン実行することとなるので、従来技術に
係るプロセッサと比べて、遅いメモリ２を搭載したシス
テムでは顕著にその性能差が現れる。
ードバスサイクルおよびライトバスサイクルは２マシン
サイクルずつ要するようにはなるが、ＲＭＷＵ１０がこ
の命令を処理している間に、ＣＰＵ１のパイプラインは
この命令の後続命令を次々と実行している。したがっ
て、この第４実施形態では、図６で示した例のように遅
いメモリ２に対して、リードモディファイライト命令を
発行したとしてもＣＰＵ１は１マシンサイクルでこの命
令をパイプライン実行することとなるので、従来技術に
係るプロセッサと比べて、遅いメモリ２を搭載したシス
テムでは顕著にその性能差が現れる。
【００５４】連続して（間に数命令入った場合も含む）
リードモディファイライト命令を実行できるように、Ｒ
ＭＷＵ１０にＦＩＦＯ（First-In First-Out）を設け
て、ＣＰＵ１から送られてくる『メモリアドレス』と
『モディファイ条件』等を格納できるようにしておけ
ば、パイプラインをストールすることなく、リードモデ
ィファイライト命令を連続して実行することが可能であ
る。この場合、ＲＭＷＵ１０のＦＩＦＯの空き情報をＲ
ＭＷＵステータスとしてＣＰＵ１が受け取り、ＦＩＦＯ
がフルならばＣＰＵ１のパイプラインに対して、リード
モディファイライト命令／ライト命令をＦＩＦＯが空く
までストールさせる。
リードモディファイライト命令を実行できるように、Ｒ
ＭＷＵ１０にＦＩＦＯ（First-In First-Out）を設け
て、ＣＰＵ１から送られてくる『メモリアドレス』と
『モディファイ条件』等を格納できるようにしておけ
ば、パイプラインをストールすることなく、リードモデ
ィファイライト命令を連続して実行することが可能であ
る。この場合、ＲＭＷＵ１０のＦＩＦＯの空き情報をＲ
ＭＷＵステータスとしてＣＰＵ１が受け取り、ＦＩＦＯ
がフルならばＣＰＵ１のパイプラインに対して、リード
モディファイライト命令／ライト命令をＦＩＦＯが空く
までストールさせる。
【００５５】ＲＭＷＵ１０は、ＢＩＵ３に対してリード
＆ライトバスサイクルだけでなく、ライトバスサイクル
も要求できるようにしておけば、上述したように、メモ
リライト命令（ストア命令など）を処理することもでき
る。
＆ライトバスサイクルだけでなく、ライトバスサイクル
も要求できるようにしておけば、上述したように、メモ
リライト命令（ストア命令など）を処理することもでき
る。
【００５６】モリライト命令を処理するＷＢＵ（ライト
バッファユニット）は既存の技術であるが、本発明は、
メモリライトを行なうだけのＷＢＵを発展させ、メモリ
リード→演算→メモリライト処理をシーケンスに行なう
と共にＷＢＵでは想定されていない処理中のバスサイク
ルの中断を防ぎ、かつ、命令フェッチや先行のメモリリ
ード命令などによるメモリリードバスサイクルとの調停
機能を持たせたことに特徴を有している。さらに、ビッ
ト・テスト・アンド・セット命令などのリードデータを
ＣＰＵ１に返送しつつ、メモリデータをモディファイ
（この命令の場合は指定されたビット位置の値を１にセ
ットする）する機能を実現するＲＭＷＵ１０を提案す
る。ＲＭＷＵ１０がＢＩＵ３からリードデータを受け取
った時点でＣＰＵ１にもリードデータを返送するように
しておけば（リードデータを加工せず単純にＣＰＵ１に
返しても良いし、あるいはテストのための加工をしてか
らＣＰＵ１に返しても良い）、ＣＰＵ１はレジスタ書き
込みステージで、ＲＭＷＵ１０から戻ってきたデータを
指定されたレジスタに書き込むことによりこの命令を完
了する。
バッファユニット）は既存の技術であるが、本発明は、
メモリライトを行なうだけのＷＢＵを発展させ、メモリ
リード→演算→メモリライト処理をシーケンスに行なう
と共にＷＢＵでは想定されていない処理中のバスサイク
ルの中断を防ぎ、かつ、命令フェッチや先行のメモリリ
ード命令などによるメモリリードバスサイクルとの調停
機能を持たせたことに特徴を有している。さらに、ビッ
ト・テスト・アンド・セット命令などのリードデータを
ＣＰＵ１に返送しつつ、メモリデータをモディファイ
（この命令の場合は指定されたビット位置の値を１にセ
ットする）する機能を実現するＲＭＷＵ１０を提案す
る。ＲＭＷＵ１０がＢＩＵ３からリードデータを受け取
った時点でＣＰＵ１にもリードデータを返送するように
しておけば（リードデータを加工せず単純にＣＰＵ１に
返しても良いし、あるいはテストのための加工をしてか
らＣＰＵ１に返しても良い）、ＣＰＵ１はレジスタ書き
込みステージで、ＲＭＷＵ１０から戻ってきたデータを
指定されたレジスタに書き込むことによりこの命令を完
了する。
【００５７】このようにして、上述した処理内容を有す
るＲＭＷＵ１０または２０を設けることにより、リード
モディファイライト命令を１マシンサイクルで実行させ
ることができるようになって、組み込み制御におけるプ
ロセッサの性能改善を実現することができる。
るＲＭＷＵ１０または２０を設けることにより、リード
モディファイライト命令を１マシンサイクルで実行させ
ることができるようになって、組み込み制御におけるプ
ロセッサの性能改善を実現することができる。
【００５８】次に、上述した第３および第４実施形態の
変形例としての第５ないし第７実施形態に係るプロセッ
サにおけるＲＭＷＵ１０または２０の処理動作について
図７ないし図１０を参照しながら説明する。図７は、本
発明の第５および第６実施形態に係るプロセッサの動作
を示しており、メモリアクセスのステージで、リード，
モディファイ，ライト，の３つの処理を行なうタイプの
プロセッサである。この命令のみ３マシンサイクル分メ
モリアクセスのステージにとどまり、このリードモディ
ファイライト命令の後に続く命令は、メモリアクセスス
テージに入る前にストール（停止）されている。そのた
め、リードモディファイライト命令は、見かけ上３マシ
ンサイクルの実行命令になる。このままでは、従来技術
に対して、見かけ上の実行時間の改善がないが、図８に
示す第５実施形態または図９に示す第６実施形態のよう
に、図１３に示した第３の従来技術のようにパイプライ
ン・ステージを戻すのではなく、同じメモリアクセスの
ステージでリードモディファイライトを行なうようにし
ているので、モディファイの処理に１マシンサイクルを
必ずしも費やす必要はなくなる。
変形例としての第５ないし第７実施形態に係るプロセッ
サにおけるＲＭＷＵ１０または２０の処理動作について
図７ないし図１０を参照しながら説明する。図７は、本
発明の第５および第６実施形態に係るプロセッサの動作
を示しており、メモリアクセスのステージで、リード，
モディファイ，ライト，の３つの処理を行なうタイプの
プロセッサである。この命令のみ３マシンサイクル分メ
モリアクセスのステージにとどまり、このリードモディ
ファイライト命令の後に続く命令は、メモリアクセスス
テージに入る前にストール（停止）されている。そのた
め、リードモディファイライト命令は、見かけ上３マシ
ンサイクルの実行命令になる。このままでは、従来技術
に対して、見かけ上の実行時間の改善がないが、図８に
示す第５実施形態または図９に示す第６実施形態のよう
に、図１３に示した第３の従来技術のようにパイプライ
ン・ステージを戻すのではなく、同じメモリアクセスの
ステージでリードモディファイライトを行なうようにし
ているので、モディファイの処理に１マシンサイクルを
必ずしも費やす必要はなくなる。
【００５９】具体的に説明すると、図８に示す第５実施
形態に係るプロセッサのようにメモリリードを行なうＭ
ｓステージにおいてモディファイも同時に処理させるよ
うにしても良いし、図９に示す第６実施形態に係るプロ
セッサのように、メモリライトを行なうＭステージにお
いてモディファイも同時に処理させることにより、見か
け上の実行時間を２マシンサイクルに改善することがで
きる。何れの実施形態によっても命令２における実行処
理のマシンサイクルを３マシンサイクルから２サイクル
へと１マシンサイクル分だけ見かけ上少なくすることが
できる。
形態に係るプロセッサのようにメモリリードを行なうＭ
ｓステージにおいてモディファイも同時に処理させるよ
うにしても良いし、図９に示す第６実施形態に係るプロ
セッサのように、メモリライトを行なうＭステージにお
いてモディファイも同時に処理させることにより、見か
け上の実行時間を２マシンサイクルに改善することがで
きる。何れの実施形態によっても命令２における実行処
理のマシンサイクルを３マシンサイクルから２サイクル
へと１マシンサイクル分だけ見かけ上少なくすることが
できる。
【００６０】具体的にモディファイをリードまたはライ
トと同じステージで行なうには、第５実施形態に係るプ
ロセッサにおいては、リードの場合に、ＣＰＵ１とＢＩ
Ｕ３の間に、前述の第１および第２実施形態に係るプロ
セッサにおけるＲＭＷＵ１０または２０と同様なモディ
ファイデータ生成回路１３やモディファイ用演算回路１
５または２５を設け、リードモディファイライト命令で
あれば、ＣＰＵ１からのモディファイ条件に従って、Ｂ
ＩＵ３からのリードデータに対して加工を行なう。単純
なリード命令（ロード命令とも言う）の場合には、デー
タの加工を行なわずにそのままの値をＣＰＵ１に返送す
る。
トと同じステージで行なうには、第５実施形態に係るプ
ロセッサにおいては、リードの場合に、ＣＰＵ１とＢＩ
Ｕ３の間に、前述の第１および第２実施形態に係るプロ
セッサにおけるＲＭＷＵ１０または２０と同様なモディ
ファイデータ生成回路１３やモディファイ用演算回路１
５または２５を設け、リードモディファイライト命令で
あれば、ＣＰＵ１からのモディファイ条件に従って、Ｂ
ＩＵ３からのリードデータに対して加工を行なう。単純
なリード命令（ロード命令とも言う）の場合には、デー
タの加工を行なわずにそのままの値をＣＰＵ１に返送す
る。
【００６１】なお、図８においても、命令２がリードモ
ディファイライト命令であり、Ｆ＝命令フェッチ，Ｄ＝
命令デコード，Ｅ＝演算実行，Ｍ＝メモリアクセス，Ｗ
＝レジスタ書き込み，Ｄs＝ストール（命令デコードス
テージ），Ｅs＝ストール（演算実行ステージ），Ｍs＝
ストール（メモリアクセスステージで，リードとモディ
ファイを実行）であるものとする。
ディファイライト命令であり、Ｆ＝命令フェッチ，Ｄ＝
命令デコード，Ｅ＝演算実行，Ｍ＝メモリアクセス，Ｗ
＝レジスタ書き込み，Ｄs＝ストール（命令デコードス
テージ），Ｅs＝ストール（演算実行ステージ），Ｍs＝
ストール（メモリアクセスステージで，リードとモディ
ファイを実行）であるものとする。
【００６２】一方、図９に示す第６実施形態にプロセッ
サにおいては、ライトの場合には、ＣＰＵ１とＢＩＵ３
の間に、前述の第１および第２実施形態に係るプロセッ
サにおけるＲＭＷＵ１０または２０と同様なモディファ
イデータ生成回路１３やモディファイ用演算回路１５ま
たは２５を設け、リードモディファイライト命令であれ
ば、ＣＰＵ１からのモディファイ条件に従い、ＣＰＵ１
からのライトデータに対して加工を行なう。なお、ライ
トバスサイクルに先行して行われるリードバスサイクル
でのリードデータは、これらの加工のための回路は経由
せず、直接ＣＰＵ１に返送されるものとする。
サにおいては、ライトの場合には、ＣＰＵ１とＢＩＵ３
の間に、前述の第１および第２実施形態に係るプロセッ
サにおけるＲＭＷＵ１０または２０と同様なモディファ
イデータ生成回路１３やモディファイ用演算回路１５ま
たは２５を設け、リードモディファイライト命令であれ
ば、ＣＰＵ１からのモディファイ条件に従い、ＣＰＵ１
からのライトデータに対して加工を行なう。なお、ライ
トバスサイクルに先行して行われるリードバスサイクル
でのリードデータは、これらの加工のための回路は経由
せず、直接ＣＰＵ１に返送されるものとする。
【００６３】なお、図９は第６実施形態に係るプロセッ
サを使った場合の命令実行であり、図９においても、命
令２がリードモディファイライト命令であり、Ｆ＝命令
フェッチ，Ｄ＝命令デコード，Ｅ＝演算実行，Ｍ＝メモ
リアクセス，Ｍm＝メモリアクセスおよびモディファ
イ，Ｗ＝レジスタ書き込み，Ｄs＝ストール（命令デコ
ードステージ），Ｅs＝ストール（演算実行ステー
ジ），Ｍs＝ストール（メモリアクセスステージでリー
ドを行なう）であるものとする。
サを使った場合の命令実行であり、図９においても、命
令２がリードモディファイライト命令であり、Ｆ＝命令
フェッチ，Ｄ＝命令デコード，Ｅ＝演算実行，Ｍ＝メモ
リアクセス，Ｍm＝メモリアクセスおよびモディファ
イ，Ｗ＝レジスタ書き込み，Ｄs＝ストール（命令デコ
ードステージ），Ｅs＝ストール（演算実行ステー
ジ），Ｍs＝ストール（メモリアクセスステージでリー
ドを行なう）であるものとする。
【００６４】遅いメモリに対してリードモディファイラ
イトを行なう場合、リードモディファイライト命令のＭ
ステージのストールが継続するが、モディファイがない
分だけ従来技術よりも１マシンサイクル改善される。こ
の第６実施形態に係るプロセッサをさらに改善するに
は、リードサイクル中は後続命令（Ｍステージでメモリ
をアクセスしない命令）をストールさせずに実行する
『ノンブロッキングロード』と呼ばれる技術と組み合わ
せれば、遅いメモリでもリードモディファイライト命令
は見かけ上リードバスサイクルによる待ち時間が隠れ
て、従来技術の約半分の時間で命令の処理が実行でき
る。
イトを行なう場合、リードモディファイライト命令のＭ
ステージのストールが継続するが、モディファイがない
分だけ従来技術よりも１マシンサイクル改善される。こ
の第６実施形態に係るプロセッサをさらに改善するに
は、リードサイクル中は後続命令（Ｍステージでメモリ
をアクセスしない命令）をストールさせずに実行する
『ノンブロッキングロード』と呼ばれる技術と組み合わ
せれば、遅いメモリでもリードモディファイライト命令
は見かけ上リードバスサイクルによる待ち時間が隠れ
て、従来技術の約半分の時間で命令の処理が実行でき
る。
【００６５】図１０は、本発明の第７実施形態に係るプ
ロセッサの処理動作を示しており、図示説明は省略する
が、ＣＰＵ１とＢＩＵ３との間に、前述の第１または第
２実施形態に係るプロセッサにおけるＲＭＷＵ１０また
は２０からリード機能を取り除いたＭＷＵ（モディファ
イ・ライト・ユニット）を設け、メモリアクセスのステ
ージで、リードおよびＭＷＵへの書き込みとを２マシン
サイクルで行なうことにより従来技術に比べて処理動作
を改善している。
ロセッサの処理動作を示しており、図示説明は省略する
が、ＣＰＵ１とＢＩＵ３との間に、前述の第１または第
２実施形態に係るプロセッサにおけるＲＭＷＵ１０また
は２０からリード機能を取り除いたＭＷＵ（モディファ
イ・ライト・ユニット）を設け、メモリアクセスのステ
ージで、リードおよびＭＷＵへの書き込みとを２マシン
サイクルで行なうことにより従来技術に比べて処理動作
を改善している。
【００６６】なお、動作速度の遅いメモリだとリードが
終わるまでリードモディファイライト命令のＭステージ
はストールするが、ＭＷＵは先行する命令群がライト動
作に入っていないで、ＭＷＵのＦＩＦＯがフル状態であ
る場合を除けば、即、メモリアドレスやモディファイ条
件をＭＷＵのＦＩＦＯに書き込みリードモディファイラ
イト命令のＭステージはストールさせない。書き込みが
保留になる場合はストールさせる。
終わるまでリードモディファイライト命令のＭステージ
はストールするが、ＭＷＵは先行する命令群がライト動
作に入っていないで、ＭＷＵのＦＩＦＯがフル状態であ
る場合を除けば、即、メモリアドレスやモディファイ条
件をＭＷＵのＦＩＦＯに書き込みリードモディファイラ
イト命令のＭステージはストールさせない。書き込みが
保留になる場合はストールさせる。
【００６７】なお、前述の『ノンブロッキングロード』
技術と組み合わせれば、遅いメモリに対しても見かけ上
リードバスサイクルによる待ち時間が隠れ、２マシンサ
イクルで命令処理を実行することができる。
技術と組み合わせれば、遅いメモリに対しても見かけ上
リードバスサイクルによる待ち時間が隠れ、２マシンサ
イクルで命令処理を実行することができる。
【００６８】以上のように、上述した第１ないし第７実
施形態に係るプロセッサを用いることにより、組み込み
制御分野において多用されているリードモディファイラ
イト命令の実行時間を短縮して、システムパフォーマン
スの大幅な改善を図ることができる。
施形態に係るプロセッサを用いることにより、組み込み
制御分野において多用されているリードモディファイラ
イト命令の実行時間を短縮して、システムパフォーマン
スの大幅な改善を図ることができる。
【００６９】以上、詳細に説明した実施形態の内容を上
述の[課題を解決するための手段]にしたがって整理し
て、第８ないし第２１実施形態として図１１ないし図２
５を用いて説明する。なお、これらの図中では、図１な
いし図１０に示された構成要素と同一もしくは相当する
構成要素について同一の符号を用いている。
述の[課題を解決するための手段]にしたがって整理し
て、第８ないし第２１実施形態として図１１ないし図２
５を用いて説明する。なお、これらの図中では、図１な
いし図１０に示された構成要素と同一もしくは相当する
構成要素について同一の符号を用いている。
【００７０】（１）図１１および図１２に示すように、
本発明の第８実施形態に係るリードモディファイライト
ユニット１０Ａ（１０１）を有するシステム３０は、所
定の命令を解釈して実行する中央処理ユニット１と、所
定のデータを記憶するメモリ２と、前記中央処理ユニッ
ト１とメモリ２との間に設けられて前記メモリ２に対し
てリードバスサイクル、ライトバスサイクル、その何れ
でもないダミーバスサイクルを起動して前記メモリ２か
らデータを読み出すかあるいは前記メモリへデータを書
込むバスインターフェースユニット３と、を少なくとも
備えるシステムにおいて、前記中央処理ユニット１と前
記バスインターフェースユニット３との間に設けられる
と共に、前記中央処理ユニット１より出力されたモディ
ファイ条件を記憶するモディファイ条件記憶手段１２
と、前記バスインターフェースユニット３より出力され
たリードデータを記憶するメモリリードデータ記憶手段
１４と、このメモリリードデータ記憶手段１４より出力
されたリードデータおよび前記モディファイ条件記憶手
段１２より出力されたモディファイデータの間でモディ
ファイ条件記憶手段１２からの演算制御信号に基づいて
演算を行ない、演算結果である加工データをライトデー
タとして前記バスインターフェースユニット３に出力す
るモディファイ演算手段１５と、を備えている。
本発明の第８実施形態に係るリードモディファイライト
ユニット１０Ａ（１０１）を有するシステム３０は、所
定の命令を解釈して実行する中央処理ユニット１と、所
定のデータを記憶するメモリ２と、前記中央処理ユニッ
ト１とメモリ２との間に設けられて前記メモリ２に対し
てリードバスサイクル、ライトバスサイクル、その何れ
でもないダミーバスサイクルを起動して前記メモリ２か
らデータを読み出すかあるいは前記メモリへデータを書
込むバスインターフェースユニット３と、を少なくとも
備えるシステムにおいて、前記中央処理ユニット１と前
記バスインターフェースユニット３との間に設けられる
と共に、前記中央処理ユニット１より出力されたモディ
ファイ条件を記憶するモディファイ条件記憶手段１２
と、前記バスインターフェースユニット３より出力され
たリードデータを記憶するメモリリードデータ記憶手段
１４と、このメモリリードデータ記憶手段１４より出力
されたリードデータおよび前記モディファイ条件記憶手
段１２より出力されたモディファイデータの間でモディ
ファイ条件記憶手段１２からの演算制御信号に基づいて
演算を行ない、演算結果である加工データをライトデー
タとして前記バスインターフェースユニット３に出力す
るモディファイ演算手段１５と、を備えている。
【００７１】（２）図１１および図１３に示すように、
本発明の第９実施形態に係るリードモディファイライト
ユニット１０Ａ（１０２）を有するシステム３０は、所
定の命令を解釈して実行する中央処理ユニット１と、所
定のデータを記憶するメモリ２と、前記中央処理ユニッ
ト１とメモリ２との間に設けられて前記メモリ２に対し
てリードバスサイクル、ライトバスサイクル、その何れ
でもないダミーバスサイクルを起動して前記メモリから
データを読み出すかあるいは前記メモリへデータを書込
むバスインターフェースユニット３と、を少なくとも備
えるシステム３０において、前記中央処理ユニット１と
前記バスインターフェースユニット３との間に設けられ
ると共に、前記中央処理ユニット１より出力されたモデ
ィファイ条件を記憶するモディファイ条件記憶手段１２
と、前記バスインターフェースユニット３より出力され
たリードデータと前記モディファイ条件記憶手段１２よ
り出力されたモディファイデータとの間でモディファイ
条件記憶手段１２からの演算制御信号に基づいて演算を
行なうモディファイ演算手段１５と、前記モディファイ
演算手段１５で求められた加工データをライトデータと
して記憶し、前記バスインターフェースユニットに出力
するメモリライトデータ記憶手段１７と、を備えてい
る。
本発明の第９実施形態に係るリードモディファイライト
ユニット１０Ａ（１０２）を有するシステム３０は、所
定の命令を解釈して実行する中央処理ユニット１と、所
定のデータを記憶するメモリ２と、前記中央処理ユニッ
ト１とメモリ２との間に設けられて前記メモリ２に対し
てリードバスサイクル、ライトバスサイクル、その何れ
でもないダミーバスサイクルを起動して前記メモリから
データを読み出すかあるいは前記メモリへデータを書込
むバスインターフェースユニット３と、を少なくとも備
えるシステム３０において、前記中央処理ユニット１と
前記バスインターフェースユニット３との間に設けられ
ると共に、前記中央処理ユニット１より出力されたモデ
ィファイ条件を記憶するモディファイ条件記憶手段１２
と、前記バスインターフェースユニット３より出力され
たリードデータと前記モディファイ条件記憶手段１２よ
り出力されたモディファイデータとの間でモディファイ
条件記憶手段１２からの演算制御信号に基づいて演算を
行なうモディファイ演算手段１５と、前記モディファイ
演算手段１５で求められた加工データをライトデータと
して記憶し、前記バスインターフェースユニットに出力
するメモリライトデータ記憶手段１７と、を備えてい
る。
【００７２】（３）図１１、図１４または図１５に示す
ように、第１０または第１１実施形態に係るシステム
は、上記の基本構成（１）または（２）に係るリードモ
ディファイライトユニット１０３Ａまたは１０３Ｂを有
するシステム３０において、前記モディファイデータと
前記演算制御信号をエンコードしたモディファイ条件を
前記中央処理ユニット１から出力し、このモディファイ
条件を記憶するモディファイ条件記憶手段１２と、前記
モディファイ演算手段１５との間に前記モディファイ条
件をエンコードしてモディファイデータと演算制御信号
とを生成するモディファイ条件デコード手段１３を設け
るようにしても良い。
ように、第１０または第１１実施形態に係るシステム
は、上記の基本構成（１）または（２）に係るリードモ
ディファイライトユニット１０３Ａまたは１０３Ｂを有
するシステム３０において、前記モディファイデータと
前記演算制御信号をエンコードしたモディファイ条件を
前記中央処理ユニット１から出力し、このモディファイ
条件を記憶するモディファイ条件記憶手段１２と、前記
モディファイ演算手段１５との間に前記モディファイ条
件をエンコードしてモディファイデータと演算制御信号
とを生成するモディファイ条件デコード手段１３を設け
るようにしても良い。
【００７３】（４）図１１および図１６に示すように、
第１２実施形態に係るシステムは、上記構成（１）また
は（３）のシステム３０において、前記中央処理ユニッ
ト１より供給されたライトデータを記憶するメモリライ
トデータ記憶手段１２と、このメモリライトデータ記憶
手段１２より出力されたライトデータと前記モディファ
イ演算手段１５から出力された加工データの何れかを選
択するデータ選択手段１６を備えていても良い。
第１２実施形態に係るシステムは、上記構成（１）また
は（３）のシステム３０において、前記中央処理ユニッ
ト１より供給されたライトデータを記憶するメモリライ
トデータ記憶手段１２と、このメモリライトデータ記憶
手段１２より出力されたライトデータと前記モディファ
イ演算手段１５から出力された加工データの何れかを選
択するデータ選択手段１６を備えていても良い。
【００７４】（５）図１１および図１７に示すように、
第１３実施形態に係るシステムは、上記構成（１）また
は（３）のシステム３０において、前記メモリリードデ
ータ記憶手段１４の代わりに、前記中央処理ユニット１
より供給されたライトデータと前記バスインターフェー
スユニット３を介して前記メモリ２から読み出されたリ
ードデータの何れかを選択するデータ選択手段１６と、
このデータ選択手段１６より出力されたデータを記憶
し、前記モディファイ演算手段１５にデータを与えるデ
ータ記憶手段１４とを備えるようにしても良い。
第１３実施形態に係るシステムは、上記構成（１）また
は（３）のシステム３０において、前記メモリリードデ
ータ記憶手段１４の代わりに、前記中央処理ユニット１
より供給されたライトデータと前記バスインターフェー
スユニット３を介して前記メモリ２から読み出されたリ
ードデータの何れかを選択するデータ選択手段１６と、
このデータ選択手段１６より出力されたデータを記憶
し、前記モディファイ演算手段１５にデータを与えるデ
ータ記憶手段１４とを備えるようにしても良い。
【００７５】（６）図１１および図１８に示すように、
第１４実施形態に係るシステムは、上記構成（２）また
は（３）のシステム３０において、前記中央処理ユニッ
ト１より供給されたライトデータと前記モディファイ演
算手段１５から出力された加工データの何れかを選択
し、前記メモリライトデータ記憶手段１７に出力するデ
ータ選択手段１６を備えても良い。
第１４実施形態に係るシステムは、上記構成（２）また
は（３）のシステム３０において、前記中央処理ユニッ
ト１より供給されたライトデータと前記モディファイ演
算手段１５から出力された加工データの何れかを選択
し、前記メモリライトデータ記憶手段１７に出力するデ
ータ選択手段１６を備えても良い。
【００７６】（７）図１１、図１３ないし図１５および
図１９に示すように、第１５実施形態に係るシステム
は、上記構成（２）または（３）のシステム３０におい
て、前記中央処理ユニット１より供給されたライトデー
タと前記バスインターフェースユニット３を介して前記
メモリ２から読み出されたリードデータの何れかを選択
し、前記モディファイ演算手段１５にデータを与えるデ
ータ選択手段１６を備えていても良い。
図１９に示すように、第１５実施形態に係るシステム
は、上記構成（２）または（３）のシステム３０におい
て、前記中央処理ユニット１より供給されたライトデー
タと前記バスインターフェースユニット３を介して前記
メモリ２から読み出されたリードデータの何れかを選択
し、前記モディファイ演算手段１５にデータを与えるデ
ータ選択手段１６を備えていても良い。
【００７７】（８）図１１および図２０に示すように、
第１６実施形態に係るシステムは、上記構成（１）ない
し（３）の何れかの構成に係るシステム３０において、
前記中央処理ユニット１より供給されたライトデータと
前記モディファイ条件記憶手段１２より出力されたモデ
ィファイデータの何れかを選択し、前記モディファイ演
算手段１５にデータを与えるデータ選択手段１６を備え
ていても良い。
第１６実施形態に係るシステムは、上記構成（１）ない
し（３）の何れかの構成に係るシステム３０において、
前記中央処理ユニット１より供給されたライトデータと
前記モディファイ条件記憶手段１２より出力されたモデ
ィファイデータの何れかを選択し、前記モディファイ演
算手段１５にデータを与えるデータ選択手段１６を備え
ていても良い。
【００７８】（９）図１１ないし図２１に示すように、
第１７実施形態に係るシステムは、上記構成(１)ないし
(８)の何れかの構成に係るシステム３０において、前記
モディファイ演算手段１５より出力された前記加工デー
タは、前記中央処理ユニット１にも出力可能に構成され
ていることを特徴としても良い。
第１７実施形態に係るシステムは、上記構成(１)ないし
(８)の何れかの構成に係るシステム３０において、前記
モディファイ演算手段１５より出力された前記加工デー
タは、前記中央処理ユニット１にも出力可能に構成され
ていることを特徴としても良い。
【００７９】（１０）図１１ないし図２２に示すよう
に、第１８実施形態に係るシステムは上記構成（１）な
いし（９）の何れかの構成に係るシステム３０におい
て、前記中央処理ユニット１より出力されるメモリアド
レスを記憶して前記バスインターフェースユニット３に
出力するメモリアドレス記憶手段３１をさらに備えてい
ても良い。
に、第１８実施形態に係るシステムは上記構成（１）な
いし（９）の何れかの構成に係るシステム３０におい
て、前記中央処理ユニット１より出力されるメモリアド
レスを記憶して前記バスインターフェースユニット３に
出力するメモリアドレス記憶手段３１をさらに備えてい
ても良い。
【００８０】（１１）図１１ないし図２３に示すよう
に、第１９実施形態に係るシステムは上記構成（１）な
いし（１０）の何れかの構成に係るシステム３０におい
て、前記中央処理ユニット１より出力されたリード要
求、ライト要求およびリードモディファイライト要求を
受入れて、リードモディファイライト要求の場合はリー
ドからライトまでの一連の処理が中断されないように、
前記バスインターフェースユニット３に対してリードバ
スサイクル、ライトバスサイクルあるいはダミーバスサ
イクル要求を行なうコントロール信号を出力する制御手
段３２をさらに備えていても良い。
に、第１９実施形態に係るシステムは上記構成（１）な
いし（１０）の何れかの構成に係るシステム３０におい
て、前記中央処理ユニット１より出力されたリード要
求、ライト要求およびリードモディファイライト要求を
受入れて、リードモディファイライト要求の場合はリー
ドからライトまでの一連の処理が中断されないように、
前記バスインターフェースユニット３に対してリードバ
スサイクル、ライトバスサイクルあるいはダミーバスサ
イクル要求を行なうコントロール信号を出力する制御手
段３２をさらに備えていても良い。
【００８１】（１２）図１１ないし図２４に示すよう
に、第２０実施形態に係るシステムは上記構成(１１)の
システム３０において、前記中央処理ユニットからの新
たなリード要求、ライト要求およびリードモディファイ
ライト要求を受け入れることができない状態を検出し、
前記中央処理ユニットにその検出結果を出力する検出手
段３３を制御手段３２が含んでいても良い。
に、第２０実施形態に係るシステムは上記構成(１１)の
システム３０において、前記中央処理ユニットからの新
たなリード要求、ライト要求およびリードモディファイ
ライト要求を受け入れることができない状態を検出し、
前記中央処理ユニットにその検出結果を出力する検出手
段３３を制御手段３２が含んでいても良い。
【００８２】（１３）図１１ないし図２５に示すよう
に、第２１実施形態に係るシステムは上記構成（１）な
いし（１２）の何れかの構成に係るシステム３０におい
て前記バスインターフェースユニットより出力された前
記リードデータは、前記中央処理ユニット１にも出力可
能に構成されていても良い。
に、第２１実施形態に係るシステムは上記構成（１）な
いし（１２）の何れかの構成に係るシステム３０におい
て前記バスインターフェースユニットより出力された前
記リードデータは、前記中央処理ユニット１にも出力可
能に構成されていても良い。
【００８３】
【発明の効果】以上詳細に説明したように、本発明に係
るリードモディファイライトユニットを有するプロセッ
サによれば、リードモディファイライト処理と並行して
後続のＣＰＵ命令を処理することでスループットを改善
することができると共に、リードモディファイライト命
令の見かけ上の実行時間を改善したプロセッサを提供す
ることができる。特に、本発明の最も基本的な概念によ
れば、リードモディファイライト命令であっても他の命
令と同様に１マシンサイクルとすることのできるプロセ
ッサを提供することができる。
るリードモディファイライトユニットを有するプロセッ
サによれば、リードモディファイライト処理と並行して
後続のＣＰＵ命令を処理することでスループットを改善
することができると共に、リードモディファイライト命
令の見かけ上の実行時間を改善したプロセッサを提供す
ることができる。特に、本発明の最も基本的な概念によ
れば、リードモディファイライト命令であっても他の命
令と同様に１マシンサイクルとすることのできるプロセ
ッサを提供することができる。
【図１】本発明の第１実施形態に係るリードモディファ
イライトユニットを有するシステムの構成を示すブロッ
ク図である。
イライトユニットを有するシステムの構成を示すブロッ
ク図である。
【図２】本発明の第１実施形態に使用されるリードモデ
ィファイライト命令を説明するための表である。
ィファイライト命令を説明するための表である。
【図３】本発明の第１実施形態に使用されるリードモデ
ィファイ命令を説明するための表である。
ィファイ命令を説明するための表である。
【図４】本発明の第２実施形態に係るリードモディファ
イライトユニットを有するシステムの構成を示すブロッ
ク図である。
イライトユニットを有するシステムの構成を示すブロッ
ク図である。
【図５】本発明の第３実施形態に係るプロセッサのリー
ドモディファイライト命令の実行例を示す説明図であ
る。
ドモディファイライト命令の実行例を示す説明図であ
る。
【図６】本発明の第４実施形態に係るプロセッサのリー
ドモディファイライト命令の実行例を示す説明図であ
る。
ドモディファイライト命令の実行例を示す説明図であ
る。
【図７】本発明の第５および第６実施形態に係るプロセ
ッサが改善しようとしているリードモディファイライト
命令の実行例を示す説明図である。
ッサが改善しようとしているリードモディファイライト
命令の実行例を示す説明図である。
【図８】本発明の第５実施形態に係るプロセッサのリー
ドモディファイライト命令の改善された実行例を示す説
明図である。
ドモディファイライト命令の改善された実行例を示す説
明図である。
【図９】本発明の第６実施形態に係るプロセッサのリー
ドモディファイライト命令の改善された実行例を示す説
明図である。
ドモディファイライト命令の改善された実行例を示す説
明図である。
【図１０】本発明の第７実施形態に係るプロセッサのリ
ードモディファイライト命令の実行例を示す説明図であ
る。
ードモディファイライト命令の実行例を示す説明図であ
る。
【図１１】本発明の第８実施形態に係るリードモディフ
ァイライトユニットを有するシステムの構成を示すブロ
ック図である。
ァイライトユニットを有するシステムの構成を示すブロ
ック図である。
【図１２】本発明の第９実施形態に係るリードモディフ
ァイライトユニットを有するシステムの構成を示すブロ
ック図である。
ァイライトユニットを有するシステムの構成を示すブロ
ック図である。
【図１３】本発明の第１０実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図１４】本発明の第１１実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図１５】本発明の第１２実施形態の第１の構成に係る
リードモディファイライトユニットを有するシステムの
構成を示すブロック図である。
リードモディファイライトユニットを有するシステムの
構成を示すブロック図である。
【図１６】本発明の第１２実施形態の第２の構成に係る
リードモディファイライトユニットを有するシステムの
構成を示すブロック図である。
リードモディファイライトユニットを有するシステムの
構成を示すブロック図である。
【図１７】本発明の第１３実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図１８】本発明の第１４実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図１９】本発明の第１５実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図２０】本発明の第１６実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図２１】本発明の第１７実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図２２】本発明の第１８実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図２３】本発明の第１９実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図２４】本発明の第２０実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図２５】本発明の第２１実施形態に係るリードモディ
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
ファイライトユニットを有するシステムの構成を示すブ
ロック図である。
【図２６】命令実行がパイプライン処理でないＣＩＳＣ
型プロセッサにおける第１の従来例のＲＭＷ処理を示す
説明図である。
型プロセッサにおける第１の従来例のＲＭＷ処理を示す
説明図である。
【図２７】命令実行がパイプライン処理であるＣＩＳＣ
型プロセッサにおける第２の従来例のＲＭＷ処理を示す
説明図である。
型プロセッサにおける第２の従来例のＲＭＷ処理を示す
説明図である。
【図２８】命令実行がパイプライン処理であるＲＩＳＣ
型プロセッサにおける第３の従来例のＲＭＷ処理を示す
説明図である。
型プロセッサにおける第３の従来例のＲＭＷ処理を示す
説明図である。
【図２９】命令実行がパイプライン処理であるＲＩＳＣ
型プロセッサにおける遅い処理速度による第４の従来例
のＲＭＷ処理を示す説明図である。
型プロセッサにおける遅い処理速度による第４の従来例
のＲＭＷ処理を示す説明図である。
【図３０】従来のリードモディファイライト命令を有す
るプロセッサの構成を示すブロック図である。
るプロセッサの構成を示すブロック図である。
１ ＣＰＵ
２ メモリ
３ ＢＩＵ
１０ ＲＭＷＵ
１１ メモリアドレスバッファ
１２ モディファイ条件記憶手段（モディファイ条件バ
ッファ） １３ モディファイ条件デコード手段（モディファイ条
件デコード回路） １４ メモリリードデータ記憶手段（メモリリードデー
タバッファ） １５ モディファイ演算手段（モディファイ用演算回
路） １６ データ選択手段（セレクタ） １７ メモリライトデータ記憶手段（メモリライトデー
タバッファ） １８ ＲＭＷＵ制御回路 ２０ ＲＭＷＵ ２５ モディファイ演算手段（モディファイ用演算回
路） ３０ システム ３１ メモリアドレス記憶手段 ３２ 制御手段 ３３ 検出手段
ッファ） １３ モディファイ条件デコード手段（モディファイ条
件デコード回路） １４ メモリリードデータ記憶手段（メモリリードデー
タバッファ） １５ モディファイ演算手段（モディファイ用演算回
路） １６ データ選択手段（セレクタ） １７ メモリライトデータ記憶手段（メモリライトデー
タバッファ） １８ ＲＭＷＵ制御回路 ２０ ＲＭＷＵ ２５ モディファイ演算手段（モディファイ用演算回
路） ３０ システム ３１ メモリアドレス記憶手段 ３２ 制御手段 ３３ 検出手段
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 12/04 ５２０ Ｇ０６Ｆ 12/04 ５２０Ｄ
Claims (13)
- 【請求項１】所定の命令を解釈して実行する中央処理ユ
ニットと、所定のデータを記憶するメモリと、前記中央
処理ユニットとメモリとの間に設けられて前記メモリに
対してリードバスサイクル、ライトバスサイクル、その
何れでもないダミーバスサイクルを起動して前記メモリ
からデータを読み出すかあるいは前記メモリへデータを
書き込むバスインターフェースユニットと、を少なくと
も備えるシステムにおいて、 前記中央処理ユニットと前記バスインターフェースユニ
ットとの間に設けられると共に、 前記中央処理ユニットより出力されたモディファイデー
タと演算制御信号からなるモディファイ条件を記憶する
モディファイ条件記憶手段と、前記バスインターフェー
スユニットを介して前記メモリから読み出されたリード
データを記憶するメモリリードデータ記憶手段と、この
メモリリードデータ記憶手段より出力されたリードデー
タおよび前記モディファイ条件記憶手段より出力された
モディファイデータとの間で前記モディファイ条件記憶
手段からの演算制御信号に従いモディファイ用の演算処
理を行ない、その演算結果をライトデータとして前記バ
スインターフェースユニットに出力するモディファイ演
算手段と、を備えることを特徴とするリードモディファ
イライトユニットを有するシステム。 - 【請求項２】所定の命令を解釈して実行する中央処理ユ
ニットと、所定のデータを記憶するメモリと、前記中央
処理ユニットとメモリとの間に設けられて前記メモリに
対してリードバスサイクル、ライトバスサイクル、その
何れでもないダミーバスサイクルを起動して前記メモリ
からデータを読み出すかあるいは前記メモリへデータを
書き込むバスインターフェースユニットと、を少なくと
も備えるシステムにおいて、 前記中央処理ユニットと前記バスインターフェースユニ
ットとの間に設けられると共に、 前記中央処理ユニットより出力されたモディファイデー
タと演算制御信号からなるモディファイ条件を記憶する
モディファイ条件記憶手段と、前記バスインターフェー
スユニットを介して前記メモリから読み出されたリード
データおよび前記モディファイ条件記憶手段より出力さ
れたモディファイデータとの間で前記モディファイ条件
記憶手段からの演算制御信号に従いモディファイ用の演
算処理を行なうモディファイ演算手段と、このモディフ
ァイ演算手段より出力された演算結果であるライトデー
タを記憶し前記バスインターフェースユニットに出力す
るメモリライトデータ記憶手段と、を備えることを特徴
とするリードモディファイライトユニットを有するシス
テム。 - 【請求項３】前記モディファイデータと前記演算制御信
号とをエンコードしたモディファイ条件を前記中央処理
ユニットから出力し、このモディファイ条件を記憶する
モディファイ条件記憶手段と前記モディファイ演算手段
との間に、前記モディファイ条件をデコードして、モデ
ィファイデータと演算制御信号とを生成するモディファ
イ条件デコード手段を設けたことを特徴とする請求項１
または請求項２に記載のリードモディファイライトユニ
ットを有するシステム。 - 【請求項４】前記中央処理ユニットより供給されたライ
トデータを記憶するメモリライトデータ記憶手段と、こ
のメモリライトデータ記憶手段より出力された前記ライ
トデータと前記モディファイ演算手段より出力された演
算結果である加工データとの何れかを選択し、ライトデ
ータとして前記バスインターフェースユニットに出力す
るデータ選択手段と、をさらに備える請求項１または請
求項３に記載のリードモディファイライトユニットを有
するシステム。 - 【請求項５】前記メモリリードデータ記憶手段に代え
て、前記中央処理装置より供給されたライトデータと前
記バスインターフェースユニットを介して前記メモリか
ら読み出されたリードデータの何れかを選択するデータ
選択手段と、このデータ選択手段より出力されたデータ
を記憶し、前記モディファイ演算手段にデータを与える
データ記憶手段と、を備えることを特徴とする請求項１
または請求項３に記載のリードモディファイライトユニ
ットを有するシステム。 - 【請求項６】前記中央処理ユニットより供給されたライ
トデータと前記モディファイ演算手段から出力された加
工データの何れかを選択し、前記メモリライトデータ記
憶手段に出力するデータ選択手段をさらに備えることを
特徴とする請求項２または請求項３に記載のリードモデ
ィファイライトユニットを有するシステム。 - 【請求項７】前記中央処理ユニットより供給されたライ
トデータと前記バスインターフェースを介して前記メモ
リから読み出されたリードデータとの何れかを選択し、
前記モディファイ演算手段にデータを与えるデータ選択
手段をさらに備えることを特徴とする請求項２または請
求項３に記載のリードモディファイライトユニットを有
するシステム。 - 【請求項８】前記中央処理ユニットより供給されたライ
トデータと前記モディファイ条件記憶手段より出力され
たモディファイデータの何れかを選択し、前記モディフ
ァイ演算手段にデータを与えるデータ選択手段をさらに
備えることを特徴とする請求項１ないし請求項３の何れ
かに記載のリードモディファイライトユニットを有する
システム。 - 【請求項９】前記モディファイ演算手段より出力された
前記加工データは、前記中央処理ユニットにも出力可能
に構成されていることを特徴とする請求項１ないし請求
項８の何れかに記載のリードモディファイライトユニッ
トを有するシステム。 - 【請求項１０】前記中央処理ユニットより出力されるメ
モリアドレスを記憶して前記バスインターフェースユニ
ットに出力するメモリアドレス記憶手段をさらに備える
ことを特徴とする請求項１ないし請求項９の何れかに記
載のリードモディファイライトユニットを有するシステ
ム。 - 【請求項１１】前記中央処理ユニットより出力されたリ
ード要求、ライト要求およびリードモディファイ要求を
受入れて、リードモディファイ要求の場合はリードから
ライトまでの一連の処理が中断されないように、前記バ
スインターフェースユニットにリードバスサイクル、ラ
イトバスサイクルあるいはダミーバスサイクル要求を行
なうコントロール信号を出力する制御手段をさらに備え
ることを特徴とする請求項１ないし請求項１０の何れか
に記載のリードモディファイライトユニットを有するシ
ステム。 - 【請求項１２】前記制御手段は、前記中央処理ユニット
からの新たなリード要求、ライト要求およびリードモデ
ィファイライト要求を受け入れることができない状態を
検出して、前記中央処理ユニットにその検出結果である
ビジー検出信号を出力する検出手段を含むことを特徴と
する請求項１１に記載のリードモディファイライトユニ
ットを有するシステム。 - 【請求項１３】前記バスインターフェースユニットより
出力された前記リードデータは、前記中央処理ユニット
にも出力可能に構成されている請求項１ないし請求項１
２の何れかに記載のリードモディファイライトユニット
を有するシステム。
Priority Applications (5)
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|---|---|---|---|
| JP2001391671A JP2003196084A (ja) | 2001-12-25 | 2001-12-25 | リードモディファイライトユニットを有するシステム |
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|---|---|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032323A (ja) * | 2007-07-26 | 2009-02-12 | Toshiba Corp | ディスク記憶装置 |
| WO2012077516A1 (ja) * | 2010-12-10 | 2012-06-14 | 株式会社日立製作所 | プログラマブルコントローラ |
| JP2012216210A (ja) * | 2011-03-31 | 2012-11-08 | Mosys Inc | 様々な書き込みコマンド・スケジューリングを含むメモリシステム |
| US9354823B2 (en) | 2012-06-06 | 2016-05-31 | Mosys, Inc. | Memory system including variable write burst and broadcast command scheduling |
| JP2017123208A (ja) * | 2016-01-06 | 2017-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050262403A1 (en) * | 2004-05-21 | 2005-11-24 | Alexandre Palus | Apparatus and method for single operation read-modify-write in a bit-accessible memory unit memory |
| US20060036817A1 (en) * | 2004-08-10 | 2006-02-16 | Oza Alpesh B | Method and system for supporting memory unaligned writes in a memory controller |
| US7627723B1 (en) * | 2006-09-21 | 2009-12-01 | Nvidia Corporation | Atomic memory operators in a parallel processor |
| US7836262B2 (en) | 2007-06-05 | 2010-11-16 | Apple Inc. | Converting victim writeback to a fill |
| US8239638B2 (en) | 2007-06-05 | 2012-08-07 | Apple Inc. | Store handling in a processor |
| US8135926B1 (en) * | 2008-10-21 | 2012-03-13 | Nvidia Corporation | Cache-based control of atomic operations in conjunction with an external ALU block |
| JP5752686B2 (ja) | 2009-08-20 | 2015-07-22 | ラムバス・インコーポレーテッド | 原子メモリ装置 |
| US8850137B2 (en) * | 2010-10-11 | 2014-09-30 | Cisco Technology, Inc. | Memory subsystem for counter-based and other applications |
| US8688957B2 (en) * | 2010-12-21 | 2014-04-01 | Intel Corporation | Mechanism for conflict detection using SIMD |
| KR101975534B1 (ko) * | 2012-09-11 | 2019-05-07 | 삼성전자주식회사 | 연산기능을 갖는 반도체 메모리 장치 |
| US9411592B2 (en) | 2012-12-29 | 2016-08-09 | Intel Corporation | Vector address conflict resolution with vector population count functionality |
| US9411584B2 (en) | 2012-12-29 | 2016-08-09 | Intel Corporation | Methods, apparatus, instructions, and logic to provide vector address conflict detection functionality |
| CN104102584A (zh) * | 2014-08-08 | 2014-10-15 | 珠海格力电器股份有限公司 | 空调机组测试方法、测试控制装置和测试*** |
| US11188239B2 (en) | 2019-03-28 | 2021-11-30 | Western Digital Technologies, Inc. | Host-trusted module in data storage device |
| KR20200126155A (ko) | 2019-04-29 | 2020-11-06 | 에스케이하이닉스 주식회사 | 명령 머지 동작을 수행하는 반도체 메모리 장치 및 그 동작 방법 |
| US11061820B2 (en) * | 2019-08-30 | 2021-07-13 | Microsoft Technology Licensing, Llc | Optimizing access to page table entries in processor-based devices |
| KR20210063724A (ko) * | 2019-11-25 | 2021-06-02 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
| KR102456176B1 (ko) | 2020-05-21 | 2022-10-19 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 그 동작 방법 |
| US11573891B2 (en) | 2019-11-25 | 2023-02-07 | SK Hynix Inc. | Memory controller for scheduling commands based on response for receiving write command, storage device including the memory controller, and operating method of the memory controller and the storage device |
| KR20210081663A (ko) * | 2019-12-24 | 2021-07-02 | 삼성전자주식회사 | 인터커넥트 장치, 인터커넥트 장치의 동작 방법 및 인터커넥트 장치를 포함하는 AI(Artificial Intelligence) 가속기 시스템 |
| US11630605B1 (en) * | 2022-08-10 | 2023-04-18 | Recogni Inc. | Methods and systems for processing read-modify-write requests |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3038781B2 (ja) | 1989-04-21 | 2000-05-08 | 日本電気株式会社 | メモリアクセス制御回路 |
| JPH0581122A (ja) | 1991-09-20 | 1993-04-02 | Pfu Ltd | メモリのパーシヤル・ライト制御方式 |
| US5666515A (en) * | 1993-02-18 | 1997-09-09 | Unisys Corporation | Information processing system having multiple modules and a memory on a bus, where any module can lock an addressable portion of the memory by sending retry signals to other modules that try to read at the locked address |
| US5572702A (en) * | 1994-02-28 | 1996-11-05 | Intel Corporation | Method and apparatus for supporting read, write, and invalidation operations to memory which maintain cache consistency |
| JPH0954694A (ja) | 1995-08-16 | 1997-02-25 | Nec Corp | パイプラインプロセッサおよびその処理方法 |
| US6745302B1 (en) * | 1996-08-20 | 2004-06-01 | Sony Corporation | Method and circuit for enabling a clock-synchronized read-modify-write operation on a memory array |
| US6405276B1 (en) * | 1998-12-10 | 2002-06-11 | International Business Machines Corporation | Selectively flushing buffered transactions in a bus bridge |
| US6226017B1 (en) * | 1999-07-30 | 2001-05-01 | Microsoft Corporation | Methods and apparatus for improving read/modify/write operations |
| JP2001075826A (ja) | 1999-09-09 | 2001-03-23 | Hitachi Ltd | 並列計算機における高効率セマフォ処理方式 |
| US6795901B1 (en) * | 1999-12-17 | 2004-09-21 | Alliant Techsystems Inc. | Shared memory interface with conventional access and synchronization support |
-
2001
- 2001-12-25 JP JP2001391671A patent/JP2003196084A/ja active Pending
-
2002
- 2002-12-23 US US10/325,935 patent/US6959367B2/en not_active Expired - Lifetime
- 2002-12-23 DE DE60224774T patent/DE60224774T2/de not_active Expired - Lifetime
- 2002-12-23 EP EP02028779A patent/EP1324190B1/en not_active Expired - Lifetime
- 2002-12-24 KR KR10-2002-0083378A patent/KR100533296B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032323A (ja) * | 2007-07-26 | 2009-02-12 | Toshiba Corp | ディスク記憶装置 |
| WO2012077516A1 (ja) * | 2010-12-10 | 2012-06-14 | 株式会社日立製作所 | プログラマブルコントローラ |
| JP2012123719A (ja) * | 2010-12-10 | 2012-06-28 | Hitachi Ltd | プログラマブルコントローラ |
| JP2012216210A (ja) * | 2011-03-31 | 2012-11-08 | Mosys Inc | 様々な書き込みコマンド・スケジューリングを含むメモリシステム |
| US9354823B2 (en) | 2012-06-06 | 2016-05-31 | Mosys, Inc. | Memory system including variable write burst and broadcast command scheduling |
| JP2017123208A (ja) * | 2016-01-06 | 2017-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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