JP2003186565A - クロック信号供給回路 - Google Patents
クロック信号供給回路Info
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- JP2003186565A JP2003186565A JP2001381208A JP2001381208A JP2003186565A JP 2003186565 A JP2003186565 A JP 2003186565A JP 2001381208 A JP2001381208 A JP 2001381208A JP 2001381208 A JP2001381208 A JP 2001381208A JP 2003186565 A JP2003186565 A JP 2003186565A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】
【課題】 クロック信号を使用するパソコン等の機器か
らクロック信号の奇数次高調波が容易に外部に漏れない
ように回路的に実現する。 【解決手段】 正弦波発振器５と、正弦波発振器５から
出力される発振信号をクロック信号として動作する回路
１ａ、２ａ、３ａ、４ａとを備え、回路１ａ、２ａ、３
ａ、４ａに対応して波形整形回路１ｂ、２ｂ、３ｂ、４
ｂを設けると共に、各回路１ａ、２ａ、３ａ、４ａと各
波形成型回路１ｂ、２ｂ、３ｂ、４ｂとを同一の回路ユ
ニット１、２、３，４内に構成し、回路ユニット１、
２，３、４内で発振信号を各波形成型回路１ｂ、２ｂ、
３ｂ、４ｂによって矩形波に変換して各回路１ａ、２
ａ、３ａ、４ａに供給した。
らクロック信号の奇数次高調波が容易に外部に漏れない
ように回路的に実現する。 【解決手段】 正弦波発振器５と、正弦波発振器５から
出力される発振信号をクロック信号として動作する回路
１ａ、２ａ、３ａ、４ａとを備え、回路１ａ、２ａ、３
ａ、４ａに対応して波形整形回路１ｂ、２ｂ、３ｂ、４
ｂを設けると共に、各回路１ａ、２ａ、３ａ、４ａと各
波形成型回路１ｂ、２ｂ、３ｂ、４ｂとを同一の回路ユ
ニット１、２、３，４内に構成し、回路ユニット１、
２，３、４内で発振信号を各波形成型回路１ｂ、２ｂ、
３ｂ、４ｂによって矩形波に変換して各回路１ａ、２
ａ、３ａ、４ａに供給した。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばコンピュ
ータ内におけるクロック信号の供給回路に関する。
ータ内におけるクロック信号の供給回路に関する。
【０００２】
【従来の技術】従来のクロック信号供給回路を図４に示
す。パーソナルコンピュータ（パソコンという）等の内
部に設けられたＣＰＵ３１、メモリ３２、ビデオカード
３３、サウンドカード３４等の回路ユニットにはクロッ
ク信号発生器３５から出力されるクロック信号が供給さ
れる。クロック信号発生器３５は矩形波を出力し、図５
に示すようにパソコン内のマザー基板３６上に搭載され
る。
す。パーソナルコンピュータ（パソコンという）等の内
部に設けられたＣＰＵ３１、メモリ３２、ビデオカード
３３、サウンドカード３４等の回路ユニットにはクロッ
ク信号発生器３５から出力されるクロック信号が供給さ
れる。クロック信号発生器３５は矩形波を出力し、図５
に示すようにパソコン内のマザー基板３６上に搭載され
る。
【０００３】ＣＰＵ３１あるいはメモリ３２は集積回路
として構成され、マザー基板３６上に搭載される。ま
た、ビデオカード３３、あるいはサウンドカード３４は
映像処理回路あるいは音声処理回路が構成された専用の
カード型基板からなる。マザー基板３６上にはコネクタ
３７が取り付けられ、これらのカードはコネクタ３７を
介してマザー基板３６に装着される。そしてマザー基板
３６上にはバスとなる配線導体（図示せず）が形成さ
れ、クロック信号はこの配線導体を介して各回路装置に
供給される。
として構成され、マザー基板３６上に搭載される。ま
た、ビデオカード３３、あるいはサウンドカード３４は
映像処理回路あるいは音声処理回路が構成された専用の
カード型基板からなる。マザー基板３６上にはコネクタ
３７が取り付けられ、これらのカードはコネクタ３７を
介してマザー基板３６に装着される。そしてマザー基板
３６上にはバスとなる配線導体（図示せず）が形成さ
れ、クロック信号はこの配線導体を介して各回路装置に
供給される。
【０００４】
【発明が解決しようとする課題】従来の構成では、クロ
ック信号がマザー基板上を伝送して各回路装置に入力さ
れる。矩形波は周知のように多くの高調波を含み、図６
に示すように奇数次高調波のレベルが特に大きい。この
ため、パソコンの外部に容易に漏れやすく、他の電子機
器に対して妨害を与えることが問題となっていた。
ック信号がマザー基板上を伝送して各回路装置に入力さ
れる。矩形波は周知のように多くの高調波を含み、図６
に示すように奇数次高調波のレベルが特に大きい。この
ため、パソコンの外部に容易に漏れやすく、他の電子機
器に対して妨害を与えることが問題となっていた。
【０００５】本発明は、クロック信号を使用するパソコ
ン等の機器からクロック信号の奇数次高調波が容易に外
部に漏れないように回路的に実現することを目的とす
る。
ン等の機器からクロック信号の奇数次高調波が容易に外
部に漏れないように回路的に実現することを目的とす
る。
【０００６】
【課題を解決するための手段】上記の課題に対して、本
発明は、正弦波発振器と、前記正弦波発振器から出力さ
れる発振信号をクロック信号として動作する回路とを備
え、前記回路に対応して波形整形回路を設けると共に、
前記回路と前記波形成型回路とを同一の回路ユニット内
に構成し、前記回路ユニット内で前記発振信号を前記波
形成型回路によって矩形波に変換して前記回路に供給し
たことを特徴とする。
発明は、正弦波発振器と、前記正弦波発振器から出力さ
れる発振信号をクロック信号として動作する回路とを備
え、前記回路に対応して波形整形回路を設けると共に、
前記回路と前記波形成型回路とを同一の回路ユニット内
に構成し、前記回路ユニット内で前記発振信号を前記波
形成型回路によって矩形波に変換して前記回路に供給し
たことを特徴とする。
【０００７】また、前記回路ユニットはＣＰＵあるいは
メモリ等の回路を構成する集積回路であることを特徴と
する。
メモリ等の回路を構成する集積回路であることを特徴と
する。
【０００８】また、前記回路ユニットは音声処理回路あ
るいは映像処理回路等の回路を構成する専用のカード型
基板であることを特徴とする。
るいは映像処理回路等の回路を構成する専用のカード型
基板であることを特徴とする。
【０００９】また、前記正弦波発振器をＰＬＬシンセサ
イザによって構成したことを特徴とする。
イザによって構成したことを特徴とする。
【００１０】
【発明の実施の形態】本発明のクロック信号供給回路を
図１に示す。パーソナルコンピュータ（パソコンとい
う）等の内部にはＣＰＵＩＣ（ＣＰＵを構成した集積回
路）１、メモリＩＣ（メモリを構成した集積回路）２、
ビデオカード３、サウンドカード４等の回路ユニット
と、クロック発振器（正弦波発振器）５が設けられる。
図１に示す。パーソナルコンピュータ（パソコンとい
う）等の内部にはＣＰＵＩＣ（ＣＰＵを構成した集積回
路）１、メモリＩＣ（メモリを構成した集積回路）２、
ビデオカード３、サウンドカード４等の回路ユニット
と、クロック発振器（正弦波発振器）５が設けられる。
【００１１】ＣＰＵＩＣ１の内部には制御装置、演算装
置からなるＣＰＵの本体回路１ａのほかに波形整形回路
１ｂが構成されている。メモリＩＣ２の内部には記憶装
置の本体回路２ａの他に波形整形回路２ｂが構成されて
いる。また、ビデオカード３は専用のカード型基板上に
構成された映像処理回路３ａと波形整形回路３ｂとを有
し、同様に、サウンドカード４は専用のカード型基板上
に構成された音声処理回路４ａと波形整形回路４ｂとを
有する。
置からなるＣＰＵの本体回路１ａのほかに波形整形回路
１ｂが構成されている。メモリＩＣ２の内部には記憶装
置の本体回路２ａの他に波形整形回路２ｂが構成されて
いる。また、ビデオカード３は専用のカード型基板上に
構成された映像処理回路３ａと波形整形回路３ｂとを有
し、同様に、サウンドカード４は専用のカード型基板上
に構成された音声処理回路４ａと波形整形回路４ｂとを
有する。
【００１２】また、クロック発振器５はＰＬＬ制御され
る周波数シンセサイザ等から構成され、正弦波の発振信
号を出力する。そして、発振信号はバス６を介してＣＰ
ＵＩＣ１、メモリＩＣ２、ビデオカード３、サウンドカ
ード４等の各回路ユニットに供給される。
る周波数シンセサイザ等から構成され、正弦波の発振信
号を出力する。そして、発振信号はバス６を介してＣＰ
ＵＩＣ１、メモリＩＣ２、ビデオカード３、サウンドカ
ード４等の各回路ユニットに供給される。
【００１３】上記の各回路ユニット１乃至４のうちＣＰ
ＵＩＣ１とメモリＩＣ２とクロック発振器５は、図２に
示すようにパソコン内のマザー基板７上に搭載される。
また、マザー基板７上にはコネクタ８が取り付けられ、
ビデオカード３、あるいはサウンドカード４はコネクタ
８を介してマザー基板７に装着される。そしてマザー基
板７上にはバス６となる配線導体７ａが形成され、クロ
ック発振器５から出力された発振信号はこの配線導体７
ａを伝送して各回路ユニット１、２、３、４に供給され
る。
ＵＩＣ１とメモリＩＣ２とクロック発振器５は、図２に
示すようにパソコン内のマザー基板７上に搭載される。
また、マザー基板７上にはコネクタ８が取り付けられ、
ビデオカード３、あるいはサウンドカード４はコネクタ
８を介してマザー基板７に装着される。そしてマザー基
板７上にはバス６となる配線導体７ａが形成され、クロ
ック発振器５から出力された発振信号はこの配線導体７
ａを伝送して各回路ユニット１、２、３、４に供給され
る。
【００１４】各回路ユニット１、２、３、４に供給され
た発振信号は、先ず各波形整形回路１ｂ、２ｂ、３ｂ、
４ｂによって矩形波に変換され、同一の回路ユニット内
のＣＰＵの本体回路１ａ、メモリ本体回路２ａ、ビデオ
処理回路３ａ、音声処理回路４ａ等の各回路に供給され
る。
た発振信号は、先ず各波形整形回路１ｂ、２ｂ、３ｂ、
４ｂによって矩形波に変換され、同一の回路ユニット内
のＣＰＵの本体回路１ａ、メモリ本体回路２ａ、ビデオ
処理回路３ａ、音声処理回路４ａ等の各回路に供給され
る。
【００１５】それ故、マザー基板７上では正弦波の発振
信号（基本周波数ｆ）が伝送されるため、配線導体７ａ
から放射される高調波、特に奇数次の高調波のレベルは
図３に示すように低くなり、パソコン内の他の回路に妨
害をおよぼすことが無くなり、さらに、パソコンの外部
に漏れる高調波も少なくなる。
信号（基本周波数ｆ）が伝送されるため、配線導体７ａ
から放射される高調波、特に奇数次の高調波のレベルは
図３に示すように低くなり、パソコン内の他の回路に妨
害をおよぼすことが無くなり、さらに、パソコンの外部
に漏れる高調波も少なくなる。
【００１６】
【発明の効果】以上説明したように、本発明のクロック
信号供給回路は、正弦波発振器と、正弦波発振器から出
力される発振信号をクロック信号として動作する回路と
を備え、回路に対応して波形整形回路を設けると共に、
回路と波形成型回路とを同一の回路ユニット内に構成
し、回路ユニット内で発振信号を波形成型回路によって
矩形波に変換して回路に供給したので、正弦波発振器か
ら回路ユニットまでは高調波のレベルが低い発振信号が
伝送される。従ってその間において放射される高調波も
少なくなる。また、回路ユニットに伝送された発振信号
は回路ユニット内で矩形波に変換されて直ちに回路に供
給されるので回路ユニットの外部に放射される高調波も
少なくなる。従って、機器内の他の回路に妨害を及ぼさ
ず、さらには機器の外部に放射される高調波も少なくな
る。
信号供給回路は、正弦波発振器と、正弦波発振器から出
力される発振信号をクロック信号として動作する回路と
を備え、回路に対応して波形整形回路を設けると共に、
回路と波形成型回路とを同一の回路ユニット内に構成
し、回路ユニット内で発振信号を波形成型回路によって
矩形波に変換して回路に供給したので、正弦波発振器か
ら回路ユニットまでは高調波のレベルが低い発振信号が
伝送される。従ってその間において放射される高調波も
少なくなる。また、回路ユニットに伝送された発振信号
は回路ユニット内で矩形波に変換されて直ちに回路に供
給されるので回路ユニットの外部に放射される高調波も
少なくなる。従って、機器内の他の回路に妨害を及ぼさ
ず、さらには機器の外部に放射される高調波も少なくな
る。
【００１７】また、回路ユニットはＣＰＵあるいはメモ
リ等の回路を構成する集積回路であるので、発振信号は
集積回路内で矩形波に変化されて回路に供給されるので
集積回路の外部に放射される高調波も少なくなる。
リ等の回路を構成する集積回路であるので、発振信号は
集積回路内で矩形波に変化されて回路に供給されるので
集積回路の外部に放射される高調波も少なくなる。
【００１８】また、回路ユニットは音声処理回路あるい
は映像処理回路等の回路を構成する専用のカード型基板
であるので、カード型基板内で矩形波に変化されて回路
に供給されるのでカード型基板の外部に放射される高調
波も少なくなる。
は映像処理回路等の回路を構成する専用のカード型基板
であるので、カード型基板内で矩形波に変化されて回路
に供給されるのでカード型基板の外部に放射される高調
波も少なくなる。
【００１９】また、正弦波発振器をＰＬＬシンセサイザ
によって構成したので、クロック信号の周波数の選択を
各回路に対応して適宜に選べる。
によって構成したので、クロック信号の周波数の選択を
各回路に対応して適宜に選べる。
【図１】本発明のクロック信号供給回路の構成を示すブ
ロック図である。
ロック図である。
【図２】本発明のクロック信号供給回路を説明するため
のパソコン内の構成図である。
のパソコン内の構成図である。
【図３】本発明のクロック信号供給回路における高調波
の放射レベルを示す図である。
の放射レベルを示す図である。
【図４】従来のクロック信号供給回路の構成を示すブロ
ック図である。
ック図である。
【図５】従来のクロック信号供給回路を説明するための
パソコン内の構成図である。
パソコン内の構成図である。
【図６】従来のクロック信号供給回路における高調波の
放射レベルを示す図である。
放射レベルを示す図である。
１ ＣＰＵ集積回路
１ａ ＣＰＵ本体回路
１ｂ 波形整形回路
２ メモリ集積回路
２ａ メモリ本体回路
２ｂ 波形整形回路
３ ビデオカード
３ａ 映像処理回路
３ｂ 波形整形回路
４ サウンドカード
４ａ 音声処理回路
４ｂ 波形整形回路
５ 正弦波発振器
６ バス
７ マザー基板
７ａ 配線導体
８ コネクタ
Claims (4)
- 【請求項１】 正弦波発振器と、前記正弦波発振器から
出力される発振信号をクロック信号として動作する回路
とを備え、前記回路に対応して波形整形回路を設けると
共に、前記回路と前記波形成型回路とを同一の回路ユニ
ット内に構成し、前記回路ユニット内で前記発振信号を
前記波形成型回路によって矩形波に変換して前記回路に
供給したことを特徴とするクロック信号供給回路。 - 【請求項２】 前記回路ユニットはＣＰＵあるいはメモ
リ等の回路を構成する集積回路であることを特徴とする
請求項１に記載のクロック信号供給回路。 - 【請求項３】 前記回路ユニットは音声処理回路あるい
は映像処理回路等の回路を構成する専用のカード型基板
であることを特徴とする請求項１に記載のクロック信号
供給回路。 - 【請求項４】 前記正弦波発振器をＰＬＬシンセサイザ
によって構成したことを特徴とする請求項１又は２又は
３に記載のクロック信号供給回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381208A JP2003186565A (ja) | 2001-12-14 | 2001-12-14 | クロック信号供給回路 |
| TW091134516A TW583836B (en) | 2001-12-14 | 2002-11-27 | Clock signal supply circuit |
| US10/313,262 US6781430B2 (en) | 2001-12-14 | 2002-12-06 | Clock signal supply circuit with odd harmonic leakage prevention feature |
| EP02258423A EP1320019A3 (en) | 2001-12-14 | 2002-12-06 | Clock signal supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381208A JP2003186565A (ja) | 2001-12-14 | 2001-12-14 | クロック信号供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003186565A true JP2003186565A (ja) | 2003-07-04 |
Family
ID=19187305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001381208A Withdrawn JP2003186565A (ja) | 2001-12-14 | 2001-12-14 | クロック信号供給回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6781430B2 (ja) |
| EP (1) | EP1320019A3 (ja) |
| JP (1) | JP2003186565A (ja) |
| TW (1) | TW583836B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007272796A (ja) * | 2006-03-31 | 2007-10-18 | Nippon Dempa Kogyo Co Ltd | デジタル処理装置のクロック分配回路 |
| JP2018142774A (ja) * | 2017-02-27 | 2018-09-13 | 国立大学法人東北大学 | 受信装置 |
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| CN102468829B (zh) * | 2010-11-03 | 2016-04-06 | 北京普源精电科技有限公司 | 一种信号发生器及其波表重组方法 |
| CN102468826B (zh) * | 2010-11-03 | 2016-04-06 | 北京普源精电科技有限公司 | 一种多功能信号发生器 |
| US8878620B2 (en) * | 2012-08-24 | 2014-11-04 | Tektronix, Inc. | Phase coherent playback in and arbitrary waveform generator |
| CN103633967B (zh) * | 2013-11-29 | 2016-04-27 | 青岛汉泰电子有限公司 | 一种数字任意波形发生器 |
| CN103973271A (zh) * | 2014-04-28 | 2014-08-06 | 苏州经贸职业技术学院 | 信号产生电路 |
| CN105306019A (zh) * | 2015-11-23 | 2016-02-03 | 国家电网公司 | 一种用于有源电力滤波器的三角波发生电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917781B2 (ja) * | 1978-04-03 | 1984-04-23 | 日本電信電話株式会社 | 多極レゾルバを用いた回転速度検出法 |
| JPS5769258A (en) * | 1980-10-20 | 1982-04-27 | Nippon Denshi Kagaku Kk | Automatic capacity balancing circuit device for ac bridge |
| JPS59169222A (ja) * | 1983-03-16 | 1984-09-25 | Victor Co Of Japan Ltd | コ−ド発生装置 |
| JPH01124014A (ja) * | 1987-11-10 | 1989-05-16 | Sharp Corp | デジタル機器 |
| JPH03129416A (ja) * | 1989-10-14 | 1991-06-03 | Hitachi Ltd | パルス供給方式、集積回路および情報処理装置 |
| US5281861A (en) * | 1989-11-30 | 1994-01-25 | Compaq Computer Corporation | Sine wave clock distribution with high voltage output |
| JPH03214307A (ja) * | 1990-01-19 | 1991-09-19 | Fujitsu General Ltd | クロック伝送方式 |
| JPH0786878A (ja) | 1993-09-10 | 1995-03-31 | Sony Tektronix Corp | クロック信号発生回路 |
| JPH08129428A (ja) * | 1994-10-31 | 1996-05-21 | Fuji Facom Corp | クロック信号供給方式 |
| JPH10268963A (ja) * | 1997-03-28 | 1998-10-09 | Mitsubishi Electric Corp | 情報処理装置 |
-
2001
- 2001-12-14 JP JP2001381208A patent/JP2003186565A/ja not_active Withdrawn
-
2002
- 2002-11-27 TW TW091134516A patent/TW583836B/zh not_active IP Right Cessation
- 2002-12-06 US US10/313,262 patent/US6781430B2/en not_active Expired - Fee Related
- 2002-12-06 EP EP02258423A patent/EP1320019A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007272796A (ja) * | 2006-03-31 | 2007-10-18 | Nippon Dempa Kogyo Co Ltd | デジタル処理装置のクロック分配回路 |
| JP2018142774A (ja) * | 2017-02-27 | 2018-09-13 | 国立大学法人東北大学 | 受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW583836B (en) | 2004-04-11 |
| TW200301041A (en) | 2003-06-16 |
| US6781430B2 (en) | 2004-08-24 |
| EP1320019A3 (en) | 2005-09-28 |
| EP1320019A2 (en) | 2003-06-18 |
| US20030117203A1 (en) | 2003-06-26 |
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