JP2003186459A - 表示装置の制御方法および表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来、非表示期間内に表示データを記憶装置
に記憶させなければ正常な画像表示が得られないが、動
画のようにデータ量が多くなると、非表示期間内に記憶
装置に全データを記憶させることが時間的に難しくなっ
ている。 【解決手段】 表示コントローラ２の制御により現在の
フレームの表示データを記憶装置３から読み出して画像
を表示している表示期間中に、ＣＰＵ１は現在のフレー
ムの読み出しが終了したラインアドレスを表示コントロ
ーラ２から受け、書き込み用のＸアドレス、Ｙアドレス
の制御命令を表示コントローラ２に出力し、記憶装置３
内において現在のフレームの読み出しが終了している領
域にのみ表示データを書き込ませる。これにより、現在
のフレームにおいて記憶装置３から表示ドライバ回路４
に転送する表示データが次のフレーム内のデータに置き
替わらないようにでき、表示手段５で正常な画像を表示
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶装置にデータ
を記憶し、その記憶されているデータを読み出して画面
に表示する表示装置の制御方法および表示装置に関する
ものである。

【０００２】

【従来の技術】ＲＡＭ等の記憶装置に表示データを書き
込み、そのＲＡＭから表示データを読み出して画面に表
示する表示装置について、図面を用いてその従来例を説
明する。

【０００３】図４は、表示装置における表示制御期間を
示す図である。図の右矢印方向が時間軸になる。

【０００４】表示制御期間は表示期間と非表示期間とに
分けられる。表示期間は、記憶装置に記憶されているデ
ータを表示ドライバ回路に転送している期間である。非
表示期間は、表示制御期間全体の調整などの他に、表示
制御に使用される記憶装置に、データを記憶する期間で
ある。表示期間は、表示装置の大きさや表示データの種
類、すなわち動画や静止画などに依存し、非表示期間
も、表示されるデータの種類、すなわち動画や静止画な
どに依存する。

【０００５】図５は、表示制御に使用される記憶装置と
記憶装置を制御する信号を示す図である。また、図６
は、記憶装置を制御する信号のタイミングチャートを示
す。

【０００６】記憶装置にはＣＰＵからの命令に従い表示
コントローラによって表示データが書き込まれる。図５
（ａ）に示すように、記憶装置に記憶するための表示コ
ントローラの制御信号には、書き込みデータ、書き込み
タイミング信号、Ｘアドレス、Ｙアドレスなどがある。
記憶装置にデータを記憶する場合は、図６（ａ）に示す
ように、ＸアドレスとＹアドレスによって記憶装置内の
記憶位置を指定し、書き込みタイミング信号のタイミン
グに従って記憶装置に書き込みデータを記憶する。

【０００７】また、記憶装置に記憶されているデータを
表示するため、記憶装置に書き込まれたデータの読み出
しも、表示コントローラの制御による。記憶装置に記憶
されているデータを表示するための表示コントローラか
らの制御信号は、図５（ｂ）に示すように、表示タイミ
ング信号とＬアドレス（ラインアドレス）などがある。
記憶装置に記憶されているデータを表示ドライバ回路に
転送する場合は、図６（ｂ）に示すように、Ｌアドレス
で、表示ドライバ回路に転送するラインを指定し、表示
タイミング信号のタイミングに従って表示ドライバ回路
に表示データを転送する。Ｌアドレスは通常記憶装置の
上から下へ表示タイミング信号に従って増加していく。
Ｌアドレスが上から下に１回制御終るとまた上にもど
り、Ｌアドレスが上から下に１回制御する期間を以下フ
レームあるいはフレーム期間と呼ぶ。

【０００８】

【発明が解決しようとする課題】従来例のような制御の
場合、非表示期間内に記憶装置の全領域に書き込みデー
タを記憶させなければならない。データの種類が静止画
の場合は、表示制御期間は比較的確保できたが、動画の
場合はデータ量も多く、表示制御期間も短くなり、また
記憶装置の記憶するデータ量も多くなってきているた
め、非表示期間内に記憶装置の全領域に書き込みデータ
を記憶させることが時間的に難しくなってきている。

【０００９】そこで、表示期間内に記憶装置に書き込み
データを記憶させようとした場合、表示コントローラの
制御により記憶装置から表示ドライバ回路にデータが転
送される前に、ＣＰＵからの命令に従い表示コントロー
ラからの制御により記憶装置に新たなデータが記憶され
ると、データが表示ドライバ回路に転送される前に、古
いデータから新しいデータに置き替わってしまい、例え
ば１フレーム分のデータを表示しようとしても、全画面
表示しようとしている途中で、表示していないデータが
新しいフレームのデータに置き替わってしまい、古いフ
レームのデータが表示されている部分と新しいフレーム
のデータが表示されている部分が存在することになり、
正常な画像表示ができないという問題がある。

【００１０】本発明は、表示期間内に記憶手段に書き込
みデータを記憶させてデータ量の多い画像を表示でき、
かつ正常な画像表示を行うことのできる表示装置の制御
方法および表示装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の請求項１記載の
表示装置の制御方法は、各フレームの表示データを書き
込みアドレスに基づいて記憶手段に順次上書きして書き
込み、記憶手段に書き込まれた各フレームの表示データ
を読み出しアドレスに基づいて読み出し、この読み出さ
れた表示データに基づいて画面上に画像を表示する表示
装置の制御方法であって、現在のフレームの表示データ
を記憶手段から読み出して画像を表示しているときに、
現在のフレームの読み出しが終了した表示データが記憶
されていた記憶手段の領域にのみ現在のフレームの次の
フレームの表示データの書き込みを行わせることを特徴
とする。

【００１２】この制御方法によれば、現在のフレームの
表示期間中に次のフレームの表示データの書き込みを行
わせることでデータ量の多い画像も表示できるととも
に、現在のフレームの表示データの読み出しが終了して
いない記憶手段の領域には次のフレームの表示データの
書き込みが行われないため、画像表示が異常になること
はなく、正常な画像を表示することができる。

【００１３】本発明の請求項２記載の表示装置は、記憶
手段と、複数の分割データからなる各フレームの表示デ
ータおよびタイミング信号を発生するＣＰＵと、ＣＰＵ
から転送される表示データとタイミング信号を受け取
り、記憶手段に書き込むデータと書き込みタイミング信
号と書き込みアドレスとを発生し、記憶手段に書き込ま
れた表示データを読み出すタイミングおよび読み出しア
ドレスを発生する表示コントローラと、記憶手段から読
み出された表示データを制御する表示ドライバ回路と、
表示ドライバ回路より出力されたデータに基づいて画面
上に画像を表示する表示手段とを備えた表示装置であっ
て、表示コントローラは、記憶手段から現在のフレーム
の表示データが表示ドライバ回路へ読み出されていると
き、ＣＰＵからの読み出しアドレス検出命令に応じて、
現在のフレームの読み出しアドレスの出力を示唆する読
み出しアドレス検出示唆信号を発生し、読み出しアドレ
ス検出示唆信号に応答して、現在のフレームの表示デー
タの読み出しが終了した記憶手段の領域に対応する読み
出しアドレスを検出する読み出しアドレス検出回路を内
蔵しており、ＣＰＵは、表示コントローラが内蔵してい
る読み出しアドレス検出回路が検出した読み出しアドレ
スを受け、この読み出しアドレスに対応する、次のフレ
ームの表示データの分割データの書き込みを行うように
したことを特徴とする。

【００１４】この構成によれば、現在のフレームの表示
期間中に次のフレームの表示データの分割データの書き
込みを行わせることでデータ量の多い画像を表示できる
とともに、現在のフレームの表示データの読み出しが終
了していない記憶手段の領域には次のフレームの表示デ
ータの書き込みが行われないため、画像表示が異常にな
ることはなく、正常な画像を表示することができる。

【００１５】本発明の請求項３記載の表示装置は、請求
項２記載の表示装置において、読み出しアドレス検出回
路は、ＣＰＵから読み出しアドレス検出命令が出される
と、基本クロックのタイミングで読み出しアドレスを検
出するタイミングを生成する読み出しアドレス検出タイ
ミング生成手段と、読み出しアドレス検出タイミングに
したがって読み出しアドレスを出力する出力手段とを備
えている。このようにして読み出しアドレス検出回路を
構成できる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の実施の
形態における表示装置のブロック図である。

【００１７】この表示装置は、ＣＰＵ１からの命令に従
い表示コントローラ２によってフレームごとの表示デー
タが記憶装置３に書き込まれる。この書き込み方法は、
従来例同様、ＣＰＵ１からの命令に従い表示コントロー
ラ２から記憶装置３へ書き込みデータ（表示データ）、
書き込みタイミング信号、書き込みアドレス（Ｘアドレ
ス、Ｙアドレス）が出力され、ＸアドレスとＹアドレス
によって記憶装置３内の記憶位置を指定し、書き込みタ
イミング信号のタイミングに従って記憶装置３にデータ
が記憶される。ここで、ＣＰＵ１から書き込みデータお
よびタイミング信号が送られてくるが、表示コントロー
ラ２ではＣＰＵ１から送られてきた信号を受け、必要な
データやタイミングに制御し直して記憶装置３へ出力す
る。

【００１８】また、記憶装置３に記憶されているデータ
を表示するため、表示コントローラ２の制御により記憶
装置３に記憶されている表示データ（１ライン分）が読
み出されて表示ドライバ回路４へ転送される。この読み
出し方法は、従来例同様、表示コントローラ２から記憶
装置３へ表示タイミング信号とＬアドレス（ラインアド
レス）が出力され、Ｌアドレスで表示ドライバ回路４に
転送するラインが指定され、表示タイミング信号のタイ
ミングに従って表示ドライバ回路４に表示データが転送
される。

【００１９】表示ドライバ回路４では転送されてきた表
示データに基づいて、ディスプレイ画面等の表示手段５
に画像を表示する。

【００２０】本実施の形態における特徴は、あるフレー
ム（これを現在のフレームとする）の表示データを記憶
装置３から読み出して画像を表示している表示期間中
に、次のフレームの表示データの記憶装置３への書き込
みを開始し、現在のフレームの読み出しが終了した表示
データが記憶されていた記憶装置３の領域にのみ書き込
みを行わせるように構成したことである。そのために、
表示コントローラ２の制御信号であるＬアドレスをＣＰ
Ｕ１に転送し、ＣＰＵ１は、Ｌアドレスの位置を把握し
てＸアドレス、Ｙアドレスの制御命令を表示コントロー
ラ２に出力し、記憶装置３内において現在のフレームの
読み出しが終了している領域にのみ表示データを書き込
む。これにより、現在のフレームにおいて記憶装置３か
ら表示ドライバ回路４に転送する表示データが次の異な
るフレーム内のデータに置き替わらないようにできるた
め、表示手段５に正常な画像を表示できる。

【００２１】本実施の形態の場合、現在のフレームの表
示期間中に、次のフレームの表示データの記憶装置３へ
の書き込みを開始し、その表示期間の直後の非表示期間
中に上記の書き込みが終了することになる。これによ
り、動画のようにデータ量の多い画像の場合も記憶装置
３にデータを容易に記憶させ、それを読み出して表示す
ることができる。

【００２２】次に、表示コントローラ２の制御信号であ
るＬアドレスをＣＰＵ１に転送するための回路である、
ラインアドレス検出回路（読み出しアドレス検出回路）
の構成例を図２に示す。本実施の形態では、図２に示し
たラインアドレス検出回路を表示コントローラ２に内蔵
している。

【００２３】図２において、基本クロック信号Ｓ１に同
期してカウント動作するラインアドレスカウンタ回路４
０１は、カウント結果であるラインアドレスカウント値
Ｓ２を出力する。また、ラインアドレスカウンタ回路４
０１は、ＣＰＵ１からのリセット信号Ｓ３によりリセッ
トされる。基本クロック信号Ｓ１は、タイミングジェネ
レータや発振回路（図示せず）から入力され、表示系を
制御するために特定周期で規則正しいクロックであり、
この基本クロックＳ１をカウントするラインアドレスカ
ウンタ回路４０１のカウント値がラインアドレスとな
る。

【００２４】ＣＰＵライトクロック信号Ｓ４に同期して
データ入力信号Ｓ５を保持するフリップフロップ回路４
０２は、保持しているデータであるラインアドレス値出
力イネーブル信号Ｓ６を出力する。ＣＰＵライトクロッ
ク信号Ｓ４およびデータ入力信号Ｓ５は、それぞれ、Ｃ
ＰＵ１から表示コントローラ２に入力され、表示コント
ローラ２内部で命令系と記憶データ系の制御に振り分け
られる。それぞれの信号はＬアドレスの読み出しを開始
させるための命令信号であり、アドレスカウントなどの
表示系とは独立した非同期制御となる。データ入力信号
Ｓ５およびＣＰＵライトクロック信号Ｓ４が読み出しア
ドレス検出命令となる。

【００２５】ラインアドレス値出力イネーブル信号Ｓ６
が“Ｈ”になると、基本クロック信号Ｓ１に同期してカ
ウント動作する内部カウンタ回路４０３は、カウント結
果である内部カウント値Ｓ７を出力する。また、内部カ
ウンタ回路４０３は、リセット信号Ｓ３によりリセット
される。

【００２６】内部カウント値Ｓ７をデコードするデコー
ド回路４０４は、デコード結果Ｄ１とＤ３を出力する。

【００２７】デコード結果Ｄ１を基本クロック信号Ｓ１
に同期して保持するフリップフロップ回路４０５は、Ｉ
／Ｏ制御信号Ｓ８を出力する。フリップフロップ回路４
０５は、リセット信号Ｓ３によりリセットされる。

【００２８】デコード結果Ｄ３を基本クロック信号Ｓ１
に同期して保持するフリップフロップ回路４０６は、レ
ジスタリセット信号Ｓ９を出力する。フリップフロップ
回路４０６は、リセット信号Ｓ３によりリセットされ
る。

【００２９】リセット信号Ｓ３を反転入力するとともに
レジスタリセット信号Ｓ９を入力するＮＯＲ回路４０９
は、内部リセット信号Ｓ１０を出力する。この内部リセ
ット信号Ｓ１０によりフリップフロップ回路４０２がリ
セットされる。

【００３０】ラインアドレス値出力イネーブル信号Ｓ６
とその他のセレクト信号Ｓ１１により、ラインアドレス
カウント値Ｓ２あるいはその他のリードデータＳ１２を
選択するセレクタ回路４０７は、リードデータＳ１３を
出力する。その他のセレクト信号Ｓ１１は表示コントロ
ーラ２内部で発生され、その他のリードデータＳ１２も
表示コントローラ２内部の信号であり、命令系がどうい
う命令をしているのかをＣＰＵ１の命令により他のデー
タ読み出しとセレクトするためにある。セレクタ回路４
０７では、ラインアドレス値出力イネーブル信号Ｓ６が
“Ｈ”かつ、その他のセレクト信号Ｓ１１が“Ｌ”の時
は、ラインアドレスカウント値Ｓ２（Ｌアドレス）を選
択し出力し、信号Ｓ６が“Ｈ”かつ信号Ｓ１１が“Ｈ”
の時は出力禁止、信号Ｓ６が“Ｌ”かつ信号Ｓ１１が
“Ｌ”の時はＬ固定出力、信号Ｓ６が“Ｌ”かつ信号Ｓ
１１が“Ｈ”の時はその他のリードデータＳ１２を選択
し出力する。

【００３１】Ｉ／Ｏ制御信号Ｓ８によりリードデータＳ
１３を出力するトライステートバッファ回路４０８は、
リードデータ出力Ｓ１４を出力する。

【００３２】以下に、図２に示す構成例の動作を、図３
のタイムチャートを用いて説明する。

【００３３】図３において、ラインアドレスカウンタ回
路４０１は、基本クロック信号Ｓ１の立ち下がりに同期
して、ラインアドレスカウント値Ｓ２のように“０〜
Ｎ”までカウント動作を行う。また、ラインアドレスカ
ウンタ回路４０１は、リセット信号Ｓ３が“Ｌ”になる
ことによりリセットされ、ラインアドレスカウント値Ｓ
２は“０”となる。

【００３４】フリップフロップ回路４０２は、データ入
力信号Ｓ５の値を、ＣＰＵライトクロック信号Ｓ４の立
ち上がりに同期して、ラインアドレス値出力イネーブル
信号Ｓ６のように保持している。

【００３５】内部カウンタ回路４０３は、ラインアドレ
ス値出力イネーブル信号Ｓ６が“Ｈ”の期間のみ、基本
クロック信号Ｓ１の立ち下がりに同期して、内部カウン
ト値Ｓ７のように“０〜３”までカウント動作する。内
部カウンタ回路４０３は“０〜３”までカウントすると
“０”にもどる。内部カウンタ回路４０３は、リセット
信号Ｓ３が“Ｌ”になるとリセットされ、内部カウント
値Ｓ７は“０”になる。

【００３６】デコード回路４０４は、内部カウント値Ｓ
７をデコードし、デコード結果Ｄ１とＤ３を出力する。
デコード結果Ｄ１は、内部カウント値Ｓ７が“１”のと
き“Ｈ”となり、それ以外は“Ｌ”となる。デコード結
果Ｄ３は、内部カウント値Ｓ７が“３”のとき“Ｈ”と
なり、それ以外は“Ｌ”となる。

【００３７】フリップフロップ回路４０５は、デコード
結果Ｄ１を基本クロック信号Ｓ１の立ち下がりに同期し
てＩ／Ｏ制御信号Ｓ８のように保持し、出力する。フリ
ップフロップ回路４０５は、リセット信号Ｓ３が“Ｌ”
になるとリセットされＩ／Ｏ制御信号Ｓ８は“Ｌ”とな
る。

【００３８】フリップフロップ回路４０６は、デコード
結果Ｄ３を基本クロック信号Ｓ１の立ち下がりに同期し
てレジスタリセット信号Ｓ９のように保持し、出力す
る。フリップフロップ回路４０６は、リセット信号Ｓ３
が“Ｌ”になるとリセットされ、レジスタリセット信号
Ｓ９は“Ｌ”となる。

【００３９】フリップフロップ回路４０２は、レジスタ
リセット信号Ｓ９が“Ｈ”あるいはリセット信号Ｓ３が
“Ｌ”となり、ＮＯＲ回路４０９からの内部リセット信
号Ｓ１０が“Ｌ”になることによりリセットされ、ライ
ンアドレス値出力イネーブル信号Ｓ６は、“Ｌ”とな
る。

【００４０】セレクタ回路４０７は、ラインアドレス値
出力イネーブル信号Ｓ６が“Ｈ”かつ、その他のセレク
ト信号Ｓ１１が“Ｌ”の時、ラインアドレスカウント値
Ｓ２をリードデータＳ１３のように選択し、出力する。

【００４１】トライステートバッファ回路４０８は、Ｉ
／Ｏ制御信号Ｓ８が“Ｈ”のときリードデータＳ１３を
リードデータ出力Ｓ１４のように出力する。

【００４２】以上のように、ラインアドレス値出力イネ
ーブル信号Ｓ６が“Ｈ”になると、自動的にリードデー
タ出力Ｓ１４にラインアドレスカウンタ値Ｓ２を出力す
ることができる。このリードデータ出力Ｓ１４すなわち
ＬアドレスがＣＰＵ１に入力され、ＣＰＵ１では、前述
のようにＬアドレスの位置を把握してＸアドレス、Ｙア
ドレスの制御命令を表示コントローラ２に出力し、記憶
装置３内において現在のフレームの読み出しが終了して
いる領域にのみ表示データを書き込むことにより、表示
手段５では正常な画像を表示できる。

【００４３】なお、記憶装置３に書き込まれるときの各
フレームの表示データは、複数のデータ（これを「分割
データ」という）からなる。図５（ａ）の５１は１つの
分割データの記憶領域を示し、記憶装置３には１フレー
ム分のデータが書き込み可能である。各分割データは一
度の書き込みで記憶され、ＣＰＵ１より表示ライン読み
出し命令がある度に、リードデータ出力Ｓ１４すなわち
ＬアドレスがＣＰＵ１に入力される。

【００４４】

【発明の効果】以上のように本発明によれば、現在のフ
レームの表示期間中に次のフレームの表示データの書き
込みを行わせることで動画のようなデータ量の多い画像
も表示できるとともに、現在のフレームの表示データの
読み出しが終了していない記憶手段の領域には次のフレ
ームの表示データの書き込みが行われないため、画像表
示が異常になることはなく、正常な画像を表示すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における表示装置のブロッ
ク図

【図２】本発明の実施の形態における表示装置の要部の
構成図

【図３】本発明の実施の形態におけるタイミングチャー
ト

【図４】表示制御期間の構成を示す図

【図５】（ａ）は表示制御に使用される記憶装置とその
記憶装置にデータを記憶する時の表示コントローラから
の信号を示す図、（ｂ）は同記憶装置と記憶装置に記憶
されているデータを表示する時の表示コントローラから
の制御信号を示す図

【図６】（ａ）は記憶装置にデータを記憶する時の表示
コントローラからの信号のタイミングチャート、（ｂ）
は記憶装置に記憶されているデータを表示する時の表示
コントローラからの制御信号のタイミングチャート

【符号の説明】

１ ＣＰＵ ２ 表示コントローラ ３ 記憶装置 ４ 表示ドライバ回路 ５ 表示手段 ４０１ ラインアドレスカウンタ回路 ４０２ フリップフロップ回路 ４０３ 内部カウンタ回路 ４０４ デコード回路 ４０５ フリップフロップ回路 ４０６ フリップフロップ回路 ４０７ セレクタ回路 ４０８ トライステートバッファ回路 ４０９ ＮＯＲ回路 Ｓ１ 基本クロック Ｓ２ ラインアドレスカウント値 Ｓ３ リセット信号 Ｓ４ ＣＰＵライトクロック信号 Ｓ５ データ入力信号 Ｓ６ ラインアドレス値出力イネーブル信号 Ｓ７ 内部カウント値 Ｓ８ Ｉ／Ｏ制御信号 Ｓ９ レジスタリセット信号 Ｓ１０ 内部リセット信号 Ｓ１１ その他のセレクト信号 Ｓ１２ その他のリードデータ Ｓ１３ リードデータ Ｓ１４ リードデータ出力 Ｄ１ デコード結果 Ｄ３ デコード結果

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Claims (3)

【特許請求の範囲】
1. 【請求項１】 各フレームの表示データを書き込みアド
   レスに基づいて記憶手段に順次上書きして書き込み、前
   記記憶手段に書き込まれた各フレームの表示データを読
   み出しアドレスに基づいて読み出し、この読み出された
   表示データに基づいて画面上に画像を表示する表示装置
   の制御方法であって、 現在のフレームの表示データを前記記憶手段から読み出
   して画像を表示しているときに、前記現在のフレームの
   読み出しが終了した表示データが記憶されていた前記記
   憶手段の領域にのみ前記現在のフレームの次のフレーム
   の表示データの書き込みを行わせることを特徴とする表
   示装置の制御方法。
2. 【請求項２】 記憶手段と、複数の分割データからなる
   各フレームの表示データおよびタイミング信号を発生す
   るＣＰＵと、前記ＣＰＵから転送される前記表示データ
   と前記タイミング信号を受け取り、前記記憶手段に書き
   込むデータと書き込みタイミング信号と書き込みアドレ
   スとを発生し、前記記憶手段に書き込まれた表示データ
   を読み出すタイミングおよび読み出しアドレスを発生す
   る表示コントローラと、前記記憶手段から読み出された
   表示データを制御する表示ドライバ回路と、前記表示ド
   ライバ回路より出力されたデータに基づいて画面上に画
   像を表示する表示手段とを備えた表示装置であって、 前記表示コントローラは、前記記憶手段から現在のフレ
   ームの表示データが前記表示ドライバ回路へ読み出され
   ているとき、前記ＣＰＵからの読み出しアドレス検出命
   令に応じて、現在のフレームの読み出しアドレスの出力
   を示唆する読み出しアドレス検出示唆信号を発生し、前
   記読み出しアドレス検出示唆信号に応答して、前記現在
   のフレームの表示データの読み出しが終了した前記記憶
   手段の領域に対応する読み出しアドレスを検出する読み
   出しアドレス検出回路を内蔵しており、 前記ＣＰＵは、前記表示コントローラが内蔵している前
   記読み出しアドレス検出回路が検出した読み出しアドレ
   スを受け、この読み出しアドレスに対応する、次のフレ
   ームの表示データの分割データの書き込みを行うように
   したことを特徴とする表示装置。
3. 【請求項３】 読み出しアドレス検出回路は、 ＣＰＵから読み出しアドレス検出命令が出されると、基
   本クロックのタイミングで読み出しアドレスを検出する
   タイミングを生成する読み出しアドレス検出タイミング
   生成手段と、 前記読み出しアドレス検出タイミングにしたがって読み
   出しアドレスを出力する出力手段とを備えた請求項２記
   載の表示装置。