JP2003186459A - 表示装置の制御方法および表示装置 - Google Patents
表示装置の制御方法および表示装置Info
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- JP2003186459A JP2003186459A JP2001386348A JP2001386348A JP2003186459A JP 2003186459 A JP2003186459 A JP 2003186459A JP 2001386348 A JP2001386348 A JP 2001386348A JP 2001386348 A JP2001386348 A JP 2001386348A JP 2003186459 A JP2003186459 A JP 2003186459A
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Abstract
(57)【要約】
【課題】 従来、非表示期間内に表示データを記憶装置
に記憶させなければ正常な画像表示が得られないが、動
画のようにデータ量が多くなると、非表示期間内に記憶
装置に全データを記憶させることが時間的に難しくなっ
ている。 【解決手段】 表示コントローラ2の制御により現在の
フレームの表示データを記憶装置3から読み出して画像
を表示している表示期間中に、CPU1は現在のフレー
ムの読み出しが終了したラインアドレスを表示コントロ
ーラ2から受け、書き込み用のXアドレス、Yアドレス
の制御命令を表示コントローラ2に出力し、記憶装置3
内において現在のフレームの読み出しが終了している領
域にのみ表示データを書き込ませる。これにより、現在
のフレームにおいて記憶装置3から表示ドライバ回路4
に転送する表示データが次のフレーム内のデータに置き
替わらないようにでき、表示手段5で正常な画像を表示
できる。
に記憶させなければ正常な画像表示が得られないが、動
画のようにデータ量が多くなると、非表示期間内に記憶
装置に全データを記憶させることが時間的に難しくなっ
ている。 【解決手段】 表示コントローラ2の制御により現在の
フレームの表示データを記憶装置3から読み出して画像
を表示している表示期間中に、CPU1は現在のフレー
ムの読み出しが終了したラインアドレスを表示コントロ
ーラ2から受け、書き込み用のXアドレス、Yアドレス
の制御命令を表示コントローラ2に出力し、記憶装置3
内において現在のフレームの読み出しが終了している領
域にのみ表示データを書き込ませる。これにより、現在
のフレームにおいて記憶装置3から表示ドライバ回路4
に転送する表示データが次のフレーム内のデータに置き
替わらないようにでき、表示手段5で正常な画像を表示
できる。
Description
【0001】
【発明の属する技術分野】本発明は、記憶装置にデータ
を記憶し、その記憶されているデータを読み出して画面
に表示する表示装置の制御方法および表示装置に関する
ものである。
を記憶し、その記憶されているデータを読み出して画面
に表示する表示装置の制御方法および表示装置に関する
ものである。
【0002】
【従来の技術】RAM等の記憶装置に表示データを書き
込み、そのRAMから表示データを読み出して画面に表
示する表示装置について、図面を用いてその従来例を説
明する。
込み、そのRAMから表示データを読み出して画面に表
示する表示装置について、図面を用いてその従来例を説
明する。
【0003】図4は、表示装置における表示制御期間を
示す図である。図の右矢印方向が時間軸になる。
示す図である。図の右矢印方向が時間軸になる。
【0004】表示制御期間は表示期間と非表示期間とに
分けられる。表示期間は、記憶装置に記憶されているデ
ータを表示ドライバ回路に転送している期間である。非
表示期間は、表示制御期間全体の調整などの他に、表示
制御に使用される記憶装置に、データを記憶する期間で
ある。表示期間は、表示装置の大きさや表示データの種
類、すなわち動画や静止画などに依存し、非表示期間
も、表示されるデータの種類、すなわち動画や静止画な
どに依存する。
分けられる。表示期間は、記憶装置に記憶されているデ
ータを表示ドライバ回路に転送している期間である。非
表示期間は、表示制御期間全体の調整などの他に、表示
制御に使用される記憶装置に、データを記憶する期間で
ある。表示期間は、表示装置の大きさや表示データの種
類、すなわち動画や静止画などに依存し、非表示期間
も、表示されるデータの種類、すなわち動画や静止画な
どに依存する。
【0005】図5は、表示制御に使用される記憶装置と
記憶装置を制御する信号を示す図である。また、図6
は、記憶装置を制御する信号のタイミングチャートを示
す。
記憶装置を制御する信号を示す図である。また、図6
は、記憶装置を制御する信号のタイミングチャートを示
す。
【0006】記憶装置にはCPUからの命令に従い表示
コントローラによって表示データが書き込まれる。図5
(a)に示すように、記憶装置に記憶するための表示コ
ントローラの制御信号には、書き込みデータ、書き込み
タイミング信号、Xアドレス、Yアドレスなどがある。
記憶装置にデータを記憶する場合は、図6(a)に示す
ように、XアドレスとYアドレスによって記憶装置内の
記憶位置を指定し、書き込みタイミング信号のタイミン
グに従って記憶装置に書き込みデータを記憶する。
コントローラによって表示データが書き込まれる。図5
(a)に示すように、記憶装置に記憶するための表示コ
ントローラの制御信号には、書き込みデータ、書き込み
タイミング信号、Xアドレス、Yアドレスなどがある。
記憶装置にデータを記憶する場合は、図6(a)に示す
ように、XアドレスとYアドレスによって記憶装置内の
記憶位置を指定し、書き込みタイミング信号のタイミン
グに従って記憶装置に書き込みデータを記憶する。
【0007】また、記憶装置に記憶されているデータを
表示するため、記憶装置に書き込まれたデータの読み出
しも、表示コントローラの制御による。記憶装置に記憶
されているデータを表示するための表示コントローラか
らの制御信号は、図5(b)に示すように、表示タイミ
ング信号とLアドレス(ラインアドレス)などがある。
記憶装置に記憶されているデータを表示ドライバ回路に
転送する場合は、図6(b)に示すように、Lアドレス
で、表示ドライバ回路に転送するラインを指定し、表示
タイミング信号のタイミングに従って表示ドライバ回路
に表示データを転送する。Lアドレスは通常記憶装置の
上から下へ表示タイミング信号に従って増加していく。
Lアドレスが上から下に1回制御終るとまた上にもど
り、Lアドレスが上から下に1回制御する期間を以下フ
レームあるいはフレーム期間と呼ぶ。
表示するため、記憶装置に書き込まれたデータの読み出
しも、表示コントローラの制御による。記憶装置に記憶
されているデータを表示するための表示コントローラか
らの制御信号は、図5(b)に示すように、表示タイミ
ング信号とLアドレス(ラインアドレス)などがある。
記憶装置に記憶されているデータを表示ドライバ回路に
転送する場合は、図6(b)に示すように、Lアドレス
で、表示ドライバ回路に転送するラインを指定し、表示
タイミング信号のタイミングに従って表示ドライバ回路
に表示データを転送する。Lアドレスは通常記憶装置の
上から下へ表示タイミング信号に従って増加していく。
Lアドレスが上から下に1回制御終るとまた上にもど
り、Lアドレスが上から下に1回制御する期間を以下フ
レームあるいはフレーム期間と呼ぶ。
【0008】
【発明が解決しようとする課題】従来例のような制御の
場合、非表示期間内に記憶装置の全領域に書き込みデー
タを記憶させなければならない。データの種類が静止画
の場合は、表示制御期間は比較的確保できたが、動画の
場合はデータ量も多く、表示制御期間も短くなり、また
記憶装置の記憶するデータ量も多くなってきているた
め、非表示期間内に記憶装置の全領域に書き込みデータ
を記憶させることが時間的に難しくなってきている。
場合、非表示期間内に記憶装置の全領域に書き込みデー
タを記憶させなければならない。データの種類が静止画
の場合は、表示制御期間は比較的確保できたが、動画の
場合はデータ量も多く、表示制御期間も短くなり、また
記憶装置の記憶するデータ量も多くなってきているた
め、非表示期間内に記憶装置の全領域に書き込みデータ
を記憶させることが時間的に難しくなってきている。
【0009】そこで、表示期間内に記憶装置に書き込み
データを記憶させようとした場合、表示コントローラの
制御により記憶装置から表示ドライバ回路にデータが転
送される前に、CPUからの命令に従い表示コントロー
ラからの制御により記憶装置に新たなデータが記憶され
ると、データが表示ドライバ回路に転送される前に、古
いデータから新しいデータに置き替わってしまい、例え
ば1フレーム分のデータを表示しようとしても、全画面
表示しようとしている途中で、表示していないデータが
新しいフレームのデータに置き替わってしまい、古いフ
レームのデータが表示されている部分と新しいフレーム
のデータが表示されている部分が存在することになり、
正常な画像表示ができないという問題がある。
データを記憶させようとした場合、表示コントローラの
制御により記憶装置から表示ドライバ回路にデータが転
送される前に、CPUからの命令に従い表示コントロー
ラからの制御により記憶装置に新たなデータが記憶され
ると、データが表示ドライバ回路に転送される前に、古
いデータから新しいデータに置き替わってしまい、例え
ば1フレーム分のデータを表示しようとしても、全画面
表示しようとしている途中で、表示していないデータが
新しいフレームのデータに置き替わってしまい、古いフ
レームのデータが表示されている部分と新しいフレーム
のデータが表示されている部分が存在することになり、
正常な画像表示ができないという問題がある。
【0010】本発明は、表示期間内に記憶手段に書き込
みデータを記憶させてデータ量の多い画像を表示でき、
かつ正常な画像表示を行うことのできる表示装置の制御
方法および表示装置を提供することを目的とする。
みデータを記憶させてデータ量の多い画像を表示でき、
かつ正常な画像表示を行うことのできる表示装置の制御
方法および表示装置を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明の請求項1記載の
表示装置の制御方法は、各フレームの表示データを書き
込みアドレスに基づいて記憶手段に順次上書きして書き
込み、記憶手段に書き込まれた各フレームの表示データ
を読み出しアドレスに基づいて読み出し、この読み出さ
れた表示データに基づいて画面上に画像を表示する表示
装置の制御方法であって、現在のフレームの表示データ
を記憶手段から読み出して画像を表示しているときに、
現在のフレームの読み出しが終了した表示データが記憶
されていた記憶手段の領域にのみ現在のフレームの次の
フレームの表示データの書き込みを行わせることを特徴
とする。
表示装置の制御方法は、各フレームの表示データを書き
込みアドレスに基づいて記憶手段に順次上書きして書き
込み、記憶手段に書き込まれた各フレームの表示データ
を読み出しアドレスに基づいて読み出し、この読み出さ
れた表示データに基づいて画面上に画像を表示する表示
装置の制御方法であって、現在のフレームの表示データ
を記憶手段から読み出して画像を表示しているときに、
現在のフレームの読み出しが終了した表示データが記憶
されていた記憶手段の領域にのみ現在のフレームの次の
フレームの表示データの書き込みを行わせることを特徴
とする。
【0012】この制御方法によれば、現在のフレームの
表示期間中に次のフレームの表示データの書き込みを行
わせることでデータ量の多い画像も表示できるととも
に、現在のフレームの表示データの読み出しが終了して
いない記憶手段の領域には次のフレームの表示データの
書き込みが行われないため、画像表示が異常になること
はなく、正常な画像を表示することができる。
表示期間中に次のフレームの表示データの書き込みを行
わせることでデータ量の多い画像も表示できるととも
に、現在のフレームの表示データの読み出しが終了して
いない記憶手段の領域には次のフレームの表示データの
書き込みが行われないため、画像表示が異常になること
はなく、正常な画像を表示することができる。
【0013】本発明の請求項2記載の表示装置は、記憶
手段と、複数の分割データからなる各フレームの表示デ
ータおよびタイミング信号を発生するCPUと、CPU
から転送される表示データとタイミング信号を受け取
り、記憶手段に書き込むデータと書き込みタイミング信
号と書き込みアドレスとを発生し、記憶手段に書き込ま
れた表示データを読み出すタイミングおよび読み出しア
ドレスを発生する表示コントローラと、記憶手段から読
み出された表示データを制御する表示ドライバ回路と、
表示ドライバ回路より出力されたデータに基づいて画面
上に画像を表示する表示手段とを備えた表示装置であっ
て、表示コントローラは、記憶手段から現在のフレーム
の表示データが表示ドライバ回路へ読み出されていると
き、CPUからの読み出しアドレス検出命令に応じて、
現在のフレームの読み出しアドレスの出力を示唆する読
み出しアドレス検出示唆信号を発生し、読み出しアドレ
ス検出示唆信号に応答して、現在のフレームの表示デー
タの読み出しが終了した記憶手段の領域に対応する読み
出しアドレスを検出する読み出しアドレス検出回路を内
蔵しており、CPUは、表示コントローラが内蔵してい
る読み出しアドレス検出回路が検出した読み出しアドレ
スを受け、この読み出しアドレスに対応する、次のフレ
ームの表示データの分割データの書き込みを行うように
したことを特徴とする。
手段と、複数の分割データからなる各フレームの表示デ
ータおよびタイミング信号を発生するCPUと、CPU
から転送される表示データとタイミング信号を受け取
り、記憶手段に書き込むデータと書き込みタイミング信
号と書き込みアドレスとを発生し、記憶手段に書き込ま
れた表示データを読み出すタイミングおよび読み出しア
ドレスを発生する表示コントローラと、記憶手段から読
み出された表示データを制御する表示ドライバ回路と、
表示ドライバ回路より出力されたデータに基づいて画面
上に画像を表示する表示手段とを備えた表示装置であっ
て、表示コントローラは、記憶手段から現在のフレーム
の表示データが表示ドライバ回路へ読み出されていると
き、CPUからの読み出しアドレス検出命令に応じて、
現在のフレームの読み出しアドレスの出力を示唆する読
み出しアドレス検出示唆信号を発生し、読み出しアドレ
ス検出示唆信号に応答して、現在のフレームの表示デー
タの読み出しが終了した記憶手段の領域に対応する読み
出しアドレスを検出する読み出しアドレス検出回路を内
蔵しており、CPUは、表示コントローラが内蔵してい
る読み出しアドレス検出回路が検出した読み出しアドレ
スを受け、この読み出しアドレスに対応する、次のフレ
ームの表示データの分割データの書き込みを行うように
したことを特徴とする。
【0014】この構成によれば、現在のフレームの表示
期間中に次のフレームの表示データの分割データの書き
込みを行わせることでデータ量の多い画像を表示できる
とともに、現在のフレームの表示データの読み出しが終
了していない記憶手段の領域には次のフレームの表示デ
ータの書き込みが行われないため、画像表示が異常にな
ることはなく、正常な画像を表示することができる。
期間中に次のフレームの表示データの分割データの書き
込みを行わせることでデータ量の多い画像を表示できる
とともに、現在のフレームの表示データの読み出しが終
了していない記憶手段の領域には次のフレームの表示デ
ータの書き込みが行われないため、画像表示が異常にな
ることはなく、正常な画像を表示することができる。
【0015】本発明の請求項3記載の表示装置は、請求
項2記載の表示装置において、読み出しアドレス検出回
路は、CPUから読み出しアドレス検出命令が出される
と、基本クロックのタイミングで読み出しアドレスを検
出するタイミングを生成する読み出しアドレス検出タイ
ミング生成手段と、読み出しアドレス検出タイミングに
したがって読み出しアドレスを出力する出力手段とを備
えている。このようにして読み出しアドレス検出回路を
構成できる。
項2記載の表示装置において、読み出しアドレス検出回
路は、CPUから読み出しアドレス検出命令が出される
と、基本クロックのタイミングで読み出しアドレスを検
出するタイミングを生成する読み出しアドレス検出タイ
ミング生成手段と、読み出しアドレス検出タイミングに
したがって読み出しアドレスを出力する出力手段とを備
えている。このようにして読み出しアドレス検出回路を
構成できる。
【0016】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図1は本発明の実施の
形態における表示装置のブロック図である。
て図面を参照しながら説明する。図1は本発明の実施の
形態における表示装置のブロック図である。
【0017】この表示装置は、CPU1からの命令に従
い表示コントローラ2によってフレームごとの表示デー
タが記憶装置3に書き込まれる。この書き込み方法は、
従来例同様、CPU1からの命令に従い表示コントロー
ラ2から記憶装置3へ書き込みデータ(表示データ)、
書き込みタイミング信号、書き込みアドレス(Xアドレ
ス、Yアドレス)が出力され、XアドレスとYアドレス
によって記憶装置3内の記憶位置を指定し、書き込みタ
イミング信号のタイミングに従って記憶装置3にデータ
が記憶される。ここで、CPU1から書き込みデータお
よびタイミング信号が送られてくるが、表示コントロー
ラ2ではCPU1から送られてきた信号を受け、必要な
データやタイミングに制御し直して記憶装置3へ出力す
る。
い表示コントローラ2によってフレームごとの表示デー
タが記憶装置3に書き込まれる。この書き込み方法は、
従来例同様、CPU1からの命令に従い表示コントロー
ラ2から記憶装置3へ書き込みデータ(表示データ)、
書き込みタイミング信号、書き込みアドレス(Xアドレ
ス、Yアドレス)が出力され、XアドレスとYアドレス
によって記憶装置3内の記憶位置を指定し、書き込みタ
イミング信号のタイミングに従って記憶装置3にデータ
が記憶される。ここで、CPU1から書き込みデータお
よびタイミング信号が送られてくるが、表示コントロー
ラ2ではCPU1から送られてきた信号を受け、必要な
データやタイミングに制御し直して記憶装置3へ出力す
る。
【0018】また、記憶装置3に記憶されているデータ
を表示するため、表示コントローラ2の制御により記憶
装置3に記憶されている表示データ(1ライン分)が読
み出されて表示ドライバ回路4へ転送される。この読み
出し方法は、従来例同様、表示コントローラ2から記憶
装置3へ表示タイミング信号とLアドレス(ラインアド
レス)が出力され、Lアドレスで表示ドライバ回路4に
転送するラインが指定され、表示タイミング信号のタイ
ミングに従って表示ドライバ回路4に表示データが転送
される。
を表示するため、表示コントローラ2の制御により記憶
装置3に記憶されている表示データ(1ライン分)が読
み出されて表示ドライバ回路4へ転送される。この読み
出し方法は、従来例同様、表示コントローラ2から記憶
装置3へ表示タイミング信号とLアドレス(ラインアド
レス)が出力され、Lアドレスで表示ドライバ回路4に
転送するラインが指定され、表示タイミング信号のタイ
ミングに従って表示ドライバ回路4に表示データが転送
される。
【0019】表示ドライバ回路4では転送されてきた表
示データに基づいて、ディスプレイ画面等の表示手段5
に画像を表示する。
示データに基づいて、ディスプレイ画面等の表示手段5
に画像を表示する。
【0020】本実施の形態における特徴は、あるフレー
ム(これを現在のフレームとする)の表示データを記憶
装置3から読み出して画像を表示している表示期間中
に、次のフレームの表示データの記憶装置3への書き込
みを開始し、現在のフレームの読み出しが終了した表示
データが記憶されていた記憶装置3の領域にのみ書き込
みを行わせるように構成したことである。そのために、
表示コントローラ2の制御信号であるLアドレスをCP
U1に転送し、CPU1は、Lアドレスの位置を把握し
てXアドレス、Yアドレスの制御命令を表示コントロー
ラ2に出力し、記憶装置3内において現在のフレームの
読み出しが終了している領域にのみ表示データを書き込
む。これにより、現在のフレームにおいて記憶装置3か
ら表示ドライバ回路4に転送する表示データが次の異な
るフレーム内のデータに置き替わらないようにできるた
め、表示手段5に正常な画像を表示できる。
ム(これを現在のフレームとする)の表示データを記憶
装置3から読み出して画像を表示している表示期間中
に、次のフレームの表示データの記憶装置3への書き込
みを開始し、現在のフレームの読み出しが終了した表示
データが記憶されていた記憶装置3の領域にのみ書き込
みを行わせるように構成したことである。そのために、
表示コントローラ2の制御信号であるLアドレスをCP
U1に転送し、CPU1は、Lアドレスの位置を把握し
てXアドレス、Yアドレスの制御命令を表示コントロー
ラ2に出力し、記憶装置3内において現在のフレームの
読み出しが終了している領域にのみ表示データを書き込
む。これにより、現在のフレームにおいて記憶装置3か
ら表示ドライバ回路4に転送する表示データが次の異な
るフレーム内のデータに置き替わらないようにできるた
め、表示手段5に正常な画像を表示できる。
【0021】本実施の形態の場合、現在のフレームの表
示期間中に、次のフレームの表示データの記憶装置3へ
の書き込みを開始し、その表示期間の直後の非表示期間
中に上記の書き込みが終了することになる。これによ
り、動画のようにデータ量の多い画像の場合も記憶装置
3にデータを容易に記憶させ、それを読み出して表示す
ることができる。
示期間中に、次のフレームの表示データの記憶装置3へ
の書き込みを開始し、その表示期間の直後の非表示期間
中に上記の書き込みが終了することになる。これによ
り、動画のようにデータ量の多い画像の場合も記憶装置
3にデータを容易に記憶させ、それを読み出して表示す
ることができる。
【0022】次に、表示コントローラ2の制御信号であ
るLアドレスをCPU1に転送するための回路である、
ラインアドレス検出回路(読み出しアドレス検出回路)
の構成例を図2に示す。本実施の形態では、図2に示し
たラインアドレス検出回路を表示コントローラ2に内蔵
している。
るLアドレスをCPU1に転送するための回路である、
ラインアドレス検出回路(読み出しアドレス検出回路)
の構成例を図2に示す。本実施の形態では、図2に示し
たラインアドレス検出回路を表示コントローラ2に内蔵
している。
【0023】図2において、基本クロック信号S1に同
期してカウント動作するラインアドレスカウンタ回路4
01は、カウント結果であるラインアドレスカウント値
S2を出力する。また、ラインアドレスカウンタ回路4
01は、CPU1からのリセット信号S3によりリセッ
トされる。基本クロック信号S1は、タイミングジェネ
レータや発振回路(図示せず)から入力され、表示系を
制御するために特定周期で規則正しいクロックであり、
この基本クロックS1をカウントするラインアドレスカ
ウンタ回路401のカウント値がラインアドレスとな
る。
期してカウント動作するラインアドレスカウンタ回路4
01は、カウント結果であるラインアドレスカウント値
S2を出力する。また、ラインアドレスカウンタ回路4
01は、CPU1からのリセット信号S3によりリセッ
トされる。基本クロック信号S1は、タイミングジェネ
レータや発振回路(図示せず)から入力され、表示系を
制御するために特定周期で規則正しいクロックであり、
この基本クロックS1をカウントするラインアドレスカ
ウンタ回路401のカウント値がラインアドレスとな
る。
【0024】CPUライトクロック信号S4に同期して
データ入力信号S5を保持するフリップフロップ回路4
02は、保持しているデータであるラインアドレス値出
力イネーブル信号S6を出力する。CPUライトクロッ
ク信号S4およびデータ入力信号S5は、それぞれ、C
PU1から表示コントローラ2に入力され、表示コント
ローラ2内部で命令系と記憶データ系の制御に振り分け
られる。それぞれの信号はLアドレスの読み出しを開始
させるための命令信号であり、アドレスカウントなどの
表示系とは独立した非同期制御となる。データ入力信号
S5およびCPUライトクロック信号S4が読み出しア
ドレス検出命令となる。
データ入力信号S5を保持するフリップフロップ回路4
02は、保持しているデータであるラインアドレス値出
力イネーブル信号S6を出力する。CPUライトクロッ
ク信号S4およびデータ入力信号S5は、それぞれ、C
PU1から表示コントローラ2に入力され、表示コント
ローラ2内部で命令系と記憶データ系の制御に振り分け
られる。それぞれの信号はLアドレスの読み出しを開始
させるための命令信号であり、アドレスカウントなどの
表示系とは独立した非同期制御となる。データ入力信号
S5およびCPUライトクロック信号S4が読み出しア
ドレス検出命令となる。
【0025】ラインアドレス値出力イネーブル信号S6
が“H”になると、基本クロック信号S1に同期してカ
ウント動作する内部カウンタ回路403は、カウント結
果である内部カウント値S7を出力する。また、内部カ
ウンタ回路403は、リセット信号S3によりリセット
される。
が“H”になると、基本クロック信号S1に同期してカ
ウント動作する内部カウンタ回路403は、カウント結
果である内部カウント値S7を出力する。また、内部カ
ウンタ回路403は、リセット信号S3によりリセット
される。
【0026】内部カウント値S7をデコードするデコー
ド回路404は、デコード結果D1とD3を出力する。
ド回路404は、デコード結果D1とD3を出力する。
【0027】デコード結果D1を基本クロック信号S1
に同期して保持するフリップフロップ回路405は、I
/O制御信号S8を出力する。フリップフロップ回路4
05は、リセット信号S3によりリセットされる。
に同期して保持するフリップフロップ回路405は、I
/O制御信号S8を出力する。フリップフロップ回路4
05は、リセット信号S3によりリセットされる。
【0028】デコード結果D3を基本クロック信号S1
に同期して保持するフリップフロップ回路406は、レ
ジスタリセット信号S9を出力する。フリップフロップ
回路406は、リセット信号S3によりリセットされ
る。
に同期して保持するフリップフロップ回路406は、レ
ジスタリセット信号S9を出力する。フリップフロップ
回路406は、リセット信号S3によりリセットされ
る。
【0029】リセット信号S3を反転入力するとともに
レジスタリセット信号S9を入力するNOR回路409
は、内部リセット信号S10を出力する。この内部リセ
ット信号S10によりフリップフロップ回路402がリ
セットされる。
レジスタリセット信号S9を入力するNOR回路409
は、内部リセット信号S10を出力する。この内部リセ
ット信号S10によりフリップフロップ回路402がリ
セットされる。
【0030】ラインアドレス値出力イネーブル信号S6
とその他のセレクト信号S11により、ラインアドレス
カウント値S2あるいはその他のリードデータS12を
選択するセレクタ回路407は、リードデータS13を
出力する。その他のセレクト信号S11は表示コントロ
ーラ2内部で発生され、その他のリードデータS12も
表示コントローラ2内部の信号であり、命令系がどうい
う命令をしているのかをCPU1の命令により他のデー
タ読み出しとセレクトするためにある。セレクタ回路4
07では、ラインアドレス値出力イネーブル信号S6が
“H”かつ、その他のセレクト信号S11が“L”の時
は、ラインアドレスカウント値S2(Lアドレス)を選
択し出力し、信号S6が“H”かつ信号S11が“H”
の時は出力禁止、信号S6が“L”かつ信号S11が
“L”の時はL固定出力、信号S6が“L”かつ信号S
11が“H”の時はその他のリードデータS12を選択
し出力する。
とその他のセレクト信号S11により、ラインアドレス
カウント値S2あるいはその他のリードデータS12を
選択するセレクタ回路407は、リードデータS13を
出力する。その他のセレクト信号S11は表示コントロ
ーラ2内部で発生され、その他のリードデータS12も
表示コントローラ2内部の信号であり、命令系がどうい
う命令をしているのかをCPU1の命令により他のデー
タ読み出しとセレクトするためにある。セレクタ回路4
07では、ラインアドレス値出力イネーブル信号S6が
“H”かつ、その他のセレクト信号S11が“L”の時
は、ラインアドレスカウント値S2(Lアドレス)を選
択し出力し、信号S6が“H”かつ信号S11が“H”
の時は出力禁止、信号S6が“L”かつ信号S11が
“L”の時はL固定出力、信号S6が“L”かつ信号S
11が“H”の時はその他のリードデータS12を選択
し出力する。
【0031】I/O制御信号S8によりリードデータS
13を出力するトライステートバッファ回路408は、
リードデータ出力S14を出力する。
13を出力するトライステートバッファ回路408は、
リードデータ出力S14を出力する。
【0032】以下に、図2に示す構成例の動作を、図3
のタイムチャートを用いて説明する。
のタイムチャートを用いて説明する。
【0033】図3において、ラインアドレスカウンタ回
路401は、基本クロック信号S1の立ち下がりに同期
して、ラインアドレスカウント値S2のように“0〜
N”までカウント動作を行う。また、ラインアドレスカ
ウンタ回路401は、リセット信号S3が“L”になる
ことによりリセットされ、ラインアドレスカウント値S
2は“0”となる。
路401は、基本クロック信号S1の立ち下がりに同期
して、ラインアドレスカウント値S2のように“0〜
N”までカウント動作を行う。また、ラインアドレスカ
ウンタ回路401は、リセット信号S3が“L”になる
ことによりリセットされ、ラインアドレスカウント値S
2は“0”となる。
【0034】フリップフロップ回路402は、データ入
力信号S5の値を、CPUライトクロック信号S4の立
ち上がりに同期して、ラインアドレス値出力イネーブル
信号S6のように保持している。
力信号S5の値を、CPUライトクロック信号S4の立
ち上がりに同期して、ラインアドレス値出力イネーブル
信号S6のように保持している。
【0035】内部カウンタ回路403は、ラインアドレ
ス値出力イネーブル信号S6が“H”の期間のみ、基本
クロック信号S1の立ち下がりに同期して、内部カウン
ト値S7のように“0〜3”までカウント動作する。内
部カウンタ回路403は“0〜3”までカウントすると
“0”にもどる。内部カウンタ回路403は、リセット
信号S3が“L”になるとリセットされ、内部カウント
値S7は“0”になる。
ス値出力イネーブル信号S6が“H”の期間のみ、基本
クロック信号S1の立ち下がりに同期して、内部カウン
ト値S7のように“0〜3”までカウント動作する。内
部カウンタ回路403は“0〜3”までカウントすると
“0”にもどる。内部カウンタ回路403は、リセット
信号S3が“L”になるとリセットされ、内部カウント
値S7は“0”になる。
【0036】デコード回路404は、内部カウント値S
7をデコードし、デコード結果D1とD3を出力する。
デコード結果D1は、内部カウント値S7が“1”のと
き“H”となり、それ以外は“L”となる。デコード結
果D3は、内部カウント値S7が“3”のとき“H”と
なり、それ以外は“L”となる。
7をデコードし、デコード結果D1とD3を出力する。
デコード結果D1は、内部カウント値S7が“1”のと
き“H”となり、それ以外は“L”となる。デコード結
果D3は、内部カウント値S7が“3”のとき“H”と
なり、それ以外は“L”となる。
【0037】フリップフロップ回路405は、デコード
結果D1を基本クロック信号S1の立ち下がりに同期し
てI/O制御信号S8のように保持し、出力する。フリ
ップフロップ回路405は、リセット信号S3が“L”
になるとリセットされI/O制御信号S8は“L”とな
る。
結果D1を基本クロック信号S1の立ち下がりに同期し
てI/O制御信号S8のように保持し、出力する。フリ
ップフロップ回路405は、リセット信号S3が“L”
になるとリセットされI/O制御信号S8は“L”とな
る。
【0038】フリップフロップ回路406は、デコード
結果D3を基本クロック信号S1の立ち下がりに同期し
てレジスタリセット信号S9のように保持し、出力す
る。フリップフロップ回路406は、リセット信号S3
が“L”になるとリセットされ、レジスタリセット信号
S9は“L”となる。
結果D3を基本クロック信号S1の立ち下がりに同期し
てレジスタリセット信号S9のように保持し、出力す
る。フリップフロップ回路406は、リセット信号S3
が“L”になるとリセットされ、レジスタリセット信号
S9は“L”となる。
【0039】フリップフロップ回路402は、レジスタ
リセット信号S9が“H”あるいはリセット信号S3が
“L”となり、NOR回路409からの内部リセット信
号S10が“L”になることによりリセットされ、ライ
ンアドレス値出力イネーブル信号S6は、“L”とな
る。
リセット信号S9が“H”あるいはリセット信号S3が
“L”となり、NOR回路409からの内部リセット信
号S10が“L”になることによりリセットされ、ライ
ンアドレス値出力イネーブル信号S6は、“L”とな
る。
【0040】セレクタ回路407は、ラインアドレス値
出力イネーブル信号S6が“H”かつ、その他のセレク
ト信号S11が“L”の時、ラインアドレスカウント値
S2をリードデータS13のように選択し、出力する。
出力イネーブル信号S6が“H”かつ、その他のセレク
ト信号S11が“L”の時、ラインアドレスカウント値
S2をリードデータS13のように選択し、出力する。
【0041】トライステートバッファ回路408は、I
/O制御信号S8が“H”のときリードデータS13を
リードデータ出力S14のように出力する。
/O制御信号S8が“H”のときリードデータS13を
リードデータ出力S14のように出力する。
【0042】以上のように、ラインアドレス値出力イネ
ーブル信号S6が“H”になると、自動的にリードデー
タ出力S14にラインアドレスカウンタ値S2を出力す
ることができる。このリードデータ出力S14すなわち
LアドレスがCPU1に入力され、CPU1では、前述
のようにLアドレスの位置を把握してXアドレス、Yア
ドレスの制御命令を表示コントローラ2に出力し、記憶
装置3内において現在のフレームの読み出しが終了して
いる領域にのみ表示データを書き込むことにより、表示
手段5では正常な画像を表示できる。
ーブル信号S6が“H”になると、自動的にリードデー
タ出力S14にラインアドレスカウンタ値S2を出力す
ることができる。このリードデータ出力S14すなわち
LアドレスがCPU1に入力され、CPU1では、前述
のようにLアドレスの位置を把握してXアドレス、Yア
ドレスの制御命令を表示コントローラ2に出力し、記憶
装置3内において現在のフレームの読み出しが終了して
いる領域にのみ表示データを書き込むことにより、表示
手段5では正常な画像を表示できる。
【0043】なお、記憶装置3に書き込まれるときの各
フレームの表示データは、複数のデータ(これを「分割
データ」という)からなる。図5(a)の51は1つの
分割データの記憶領域を示し、記憶装置3には1フレー
ム分のデータが書き込み可能である。各分割データは一
度の書き込みで記憶され、CPU1より表示ライン読み
出し命令がある度に、リードデータ出力S14すなわち
LアドレスがCPU1に入力される。
フレームの表示データは、複数のデータ(これを「分割
データ」という)からなる。図5(a)の51は1つの
分割データの記憶領域を示し、記憶装置3には1フレー
ム分のデータが書き込み可能である。各分割データは一
度の書き込みで記憶され、CPU1より表示ライン読み
出し命令がある度に、リードデータ出力S14すなわち
LアドレスがCPU1に入力される。
【0044】
【発明の効果】以上のように本発明によれば、現在のフ
レームの表示期間中に次のフレームの表示データの書き
込みを行わせることで動画のようなデータ量の多い画像
も表示できるとともに、現在のフレームの表示データの
読み出しが終了していない記憶手段の領域には次のフレ
ームの表示データの書き込みが行われないため、画像表
示が異常になることはなく、正常な画像を表示すること
ができる。
レームの表示期間中に次のフレームの表示データの書き
込みを行わせることで動画のようなデータ量の多い画像
も表示できるとともに、現在のフレームの表示データの
読み出しが終了していない記憶手段の領域には次のフレ
ームの表示データの書き込みが行われないため、画像表
示が異常になることはなく、正常な画像を表示すること
ができる。
【図1】本発明の実施の形態における表示装置のブロッ
ク図
ク図
【図2】本発明の実施の形態における表示装置の要部の
構成図
構成図
【図3】本発明の実施の形態におけるタイミングチャー
ト
ト
【図4】表示制御期間の構成を示す図
【図5】(a)は表示制御に使用される記憶装置とその
記憶装置にデータを記憶する時の表示コントローラから
の信号を示す図、(b)は同記憶装置と記憶装置に記憶
されているデータを表示する時の表示コントローラから
の制御信号を示す図
記憶装置にデータを記憶する時の表示コントローラから
の信号を示す図、(b)は同記憶装置と記憶装置に記憶
されているデータを表示する時の表示コントローラから
の制御信号を示す図
【図6】(a)は記憶装置にデータを記憶する時の表示
コントローラからの信号のタイミングチャート、(b)
は記憶装置に記憶されているデータを表示する時の表示
コントローラからの制御信号のタイミングチャート
コントローラからの信号のタイミングチャート、(b)
は記憶装置に記憶されているデータを表示する時の表示
コントローラからの制御信号のタイミングチャート
1 CPU
2 表示コントローラ
3 記憶装置
4 表示ドライバ回路
5 表示手段
401 ラインアドレスカウンタ回路
402 フリップフロップ回路
403 内部カウンタ回路
404 デコード回路
405 フリップフロップ回路
406 フリップフロップ回路
407 セレクタ回路
408 トライステートバッファ回路
409 NOR回路
S1 基本クロック
S2 ラインアドレスカウント値
S3 リセット信号
S4 CPUライトクロック信号
S5 データ入力信号
S6 ラインアドレス値出力イネーブル信号
S7 内部カウント値
S8 I/O制御信号
S9 レジスタリセット信号
S10 内部リセット信号
S11 その他のセレクト信号
S12 その他のリードデータ
S13 リードデータ
S14 リードデータ出力
D1 デコード結果
D3 デコード結果
─────────────────────────────────────────────────────
フロントページの続き
Fターム(参考) 5B069 AA01 AA02 BC02
5C082 AA01 BA12 BA41 BB15 BB22
BB42 DA54 DA55 DA57 DA64
DA65 DA67 DA76 MM02
Claims (3)
- 【請求項1】 各フレームの表示データを書き込みアド
レスに基づいて記憶手段に順次上書きして書き込み、前
記記憶手段に書き込まれた各フレームの表示データを読
み出しアドレスに基づいて読み出し、この読み出された
表示データに基づいて画面上に画像を表示する表示装置
の制御方法であって、 現在のフレームの表示データを前記記憶手段から読み出
して画像を表示しているときに、前記現在のフレームの
読み出しが終了した表示データが記憶されていた前記記
憶手段の領域にのみ前記現在のフレームの次のフレーム
の表示データの書き込みを行わせることを特徴とする表
示装置の制御方法。 - 【請求項2】 記憶手段と、複数の分割データからなる
各フレームの表示データおよびタイミング信号を発生す
るCPUと、前記CPUから転送される前記表示データ
と前記タイミング信号を受け取り、前記記憶手段に書き
込むデータと書き込みタイミング信号と書き込みアドレ
スとを発生し、前記記憶手段に書き込まれた表示データ
を読み出すタイミングおよび読み出しアドレスを発生す
る表示コントローラと、前記記憶手段から読み出された
表示データを制御する表示ドライバ回路と、前記表示ド
ライバ回路より出力されたデータに基づいて画面上に画
像を表示する表示手段とを備えた表示装置であって、 前記表示コントローラは、前記記憶手段から現在のフレ
ームの表示データが前記表示ドライバ回路へ読み出され
ているとき、前記CPUからの読み出しアドレス検出命
令に応じて、現在のフレームの読み出しアドレスの出力
を示唆する読み出しアドレス検出示唆信号を発生し、前
記読み出しアドレス検出示唆信号に応答して、前記現在
のフレームの表示データの読み出しが終了した前記記憶
手段の領域に対応する読み出しアドレスを検出する読み
出しアドレス検出回路を内蔵しており、 前記CPUは、前記表示コントローラが内蔵している前
記読み出しアドレス検出回路が検出した読み出しアドレ
スを受け、この読み出しアドレスに対応する、次のフレ
ームの表示データの分割データの書き込みを行うように
したことを特徴とする表示装置。 - 【請求項3】 読み出しアドレス検出回路は、 CPUから読み出しアドレス検出命令が出されると、基
本クロックのタイミングで読み出しアドレスを検出する
タイミングを生成する読み出しアドレス検出タイミング
生成手段と、 前記読み出しアドレス検出タイミングにしたがって読み
出しアドレスを出力する出力手段とを備えた請求項2記
載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001386348A JP2003186459A (ja) | 2001-12-19 | 2001-12-19 | 表示装置の制御方法および表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001386348A JP2003186459A (ja) | 2001-12-19 | 2001-12-19 | 表示装置の制御方法および表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003186459A true JP2003186459A (ja) | 2003-07-04 |
Family
ID=27595518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001386348A Pending JP2003186459A (ja) | 2001-12-19 | 2001-12-19 | 表示装置の制御方法および表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003186459A (ja) |
-
2001
- 2001-12-19 JP JP2001386348A patent/JP2003186459A/ja active Pending
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