JP2003185590A - ワーク検査方法および装置 - Google Patents
ワーク検査方法および装置Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
よく検出する。 【解決手段】 所定のパターンが形成されたパターン形
成部材14と、平坦に形成された半導体集積回路装置1
2の検査面12aにパターンを投影する光源11と、パ
ターンが投影された検査面12aの画像を取得する撮像
部13と、撮像部13に取得された画像の濃淡分布デー
タを微分したときの不連続部分の有無から半導体集積回
路装置12のクラックを検出する検出部17とを有する
構成の検査装置とする。
Description
び装置に関し、特にワークにおける割れ、亀裂などのク
ラックの検出に適用して有効な技術に関する。
半導体集積回路装置の実装形態として、リードフレーム
を用いたものが知られている。これは、図12および図
13に示すように、半導体集積回路装置20をリードフ
レーム21の所定位置に対して、当該半導体集積回路装
置20における集積回路の形成された面(回路形成面)
と反対面がリードフレーム21の実装面と対向するよう
にして接着し、ワイヤボンディング技術により、半導体
集積回路装置20上に形成された電極とリード21aと
をワイヤ22を用いて電気的に接続する実装形態であ
る。
化の要請から、図14に示すように、半導体集積回路装
置12を突起電極19を介して実装基板18上に搭載す
るフリップチップ方式の実装形態がある。
路装置12の電極に対応して配置された突起電極19を
有する実装基板18の所定位置に、回路形成面を実装基
板18に対向させて(図14(a))、半導体集積回路
装置12を直接搭載する(図14(b))実装形態であ
る。フリップチップ方式では、半導体集積回路装置12
の回路形成面が実装基板18と向き合う位置関係となる
ことから、集積回路の形成されていない面(回路非形成
面)である研磨面が外側に向くことになる。
突起電極19が形成されているが、半導体集積回路装置
12側に形成することもできる。
に半導体集積回路装置12を実装基板18に押圧するの
ではなく、超音波接合により突起電極19を加熱・溶融
することにより、半導体集積回路装置12と実装基板1
8との電気的および機械的な接合を確かなものにしてい
る。
プ方式の超音波接合時において半導体集積回路装置を実
装基板へ押圧する力が強すぎたり片寄った場合、あるい
は突起電極の高さに不揃いがあった場合には、半導体集
積回路装置に局所的に過大な応力が加わって割れ、亀裂
など(本明細書では、これらを総称して「クラック」と
いう。)が生じる場合がある。
期の機能を奏することができずに著しく信頼性を損なう
ために、検査工程でこれを除去しなければならない。
るクラックは極めて微細なものであるため、従来の技術
では、当該クラックを精度よく安定して検出することが
できなかった。
よく検出することは、前述した半導体集積回路装置につ
いてのみならず、広く種々のワークについての要請でも
ある。
クを精度よく検出することのできる技術を提供すること
を目的とする。
め、本発明に係るワーク検査方法は、平坦に形成された
ワークの検査面に所定のパターンを投影し、パターンが
投影された検査面の画像を取得し、少なくとも取得され
た画像の濃淡分布データを用いてワークのクラックを検
出することを特徴とする。
定のパターンが形成されたパターン形成部材と、平坦に
形成されたワークの検査面にパターンを投影する投影手
段と、パターンが投影された検査面の画像を取得する撮
像手段と、少なくとも撮像手段に取得された画像の濃淡
分布データを用いてワークのクラックを検出する検出手
段とを有することを特徴とする。
をワークの検査面に投影した画像における濃淡分布デー
タでクラックを検出しているので、ワークに生じたクラ
ックを精度よく検出することが可能になる。
面を参照しつつさらに具体的に説明する。ここで、添付
図面において同一の部材には同一の符号を付しており、
また、重複した説明は省略されている。なお、発明の実
施の形態は、本発明が実施される特に有用な形態として
のものであり、本発明がその実施の形態に限定されるも
のではない。
検査装置を示す概略図、図2は図1のワーク検査装置に
設けられたパターン形成部材を示す説明図、図3はパタ
ーン形成部材における濃淡分布の一例を示すグラフ、図
4はパターン形成部材における濃淡分布の他の一例を示
すグラフ、図5はパターン形成部材における濃淡分布の
さらに他の一例を示すグラフ、図6はパターン形成部材
における濃淡分布のさらに他の一例を示すグラフ、図7
はパターン形成部材における濃淡分布のさらに他の一例
を示すグラフ、図8は図1のワーク検査装置で検査され
る良品のワークの一例を示す断面図、図9は図1のワー
ク検査装置で検査される不良品のワークの一例を示す断
面図、図10はパターン形成部材のパターンが良品のワ
ークの検査面に投影された画像の濃淡分布を示すグラ
フ、図11はパターン形成部材のパターンが不良品のワ
ークの検査面に投影された画像の濃淡分布を示すグラフ
である。
検査装置は検査対象物におけるクラックの有無の検査を
行うものであり、光源(投影手段)11と、この光源1
1から照射されて半導体集積回路装置(ワーク)の検査
面12aで反射した光が入射するCCDカメラなどの撮
像部(撮像手段)13とが設けられている。
路上には、たとえば図2に示すような市松模様が形成さ
れたパターン形成部材14、光源11により照射された
パターン形成部材14のパターンを半導体集積回路装置
12の検査面12aに結像するレンズ15、レンズ15
の透過光を半導体集積回路装置12の検査面12aに向
けるハーフミラー16が順次配置されている。
ーンは光源11からの照射光によって半導体集積回路装
置12の検査面12aに投影され、当該パターンが投影
された検査面12aの画像が撮像部13で取得される。
検査面12aの画像からその濃淡分布を抽出し、当該濃
淡分布とパターン形成部材14に形成されたパターンの
濃淡分布とを用いて半導体集積回路装置12のクラック
を検出する検出部(検出手段)17が接続されている。
例えばスライドフィルムや液晶パネルなど、光源11か
ら照射された光を透過し得る部材を適用することができ
る。また、パターン形成部材14に形成されたパターン
は、パターン形成部材14を透過した照明光に濃淡を生
じさせることのできるものであればよい。したがって、
図2に示すような市松模様に限定されるものではなく、
周期的に濃淡が変化するもの、たとえば一次元的には正
弦波(図3)や鋸波(図4)、方形波(図5)と捉えら
れるものを二次元的に展開したパターンを採用すること
ができる。
期関数で表すことができるパターンのみでなく、非周期
関数となる波形を示すパターンであってもよい。すなわ
ち、図6に示すように振幅が不規則な波形を示すパター
ンや、図7に示すように周期が不規則な波形を示すパタ
ーンであってもよい。
置12を図8に示す。
ものは、実装基板18に対して突起電極19を介してフ
リップチップで搭載された半導体集積回路装置12のよ
うに、集積回路が形成されていないことにより平坦に形
成された回路非形成面にパターンが投影されるようにな
っているものを、つまりパターンの投影される検査面1
2aが平坦に形成されたものを適用することができる。
プチップ実装の半導体集積回路装置12のみならず、検
査面が平坦に形成された種々のワークを検査対象とする
ことができる。
査装置におけるクラックの検出メカニズムについて説明
する。
はパターン形成部材14を透過し、パターン形成部材1
4に形成されたパターンはレンズ15によって半導体集
積回路装置12の検査面12a上に結像される。そし
て、その画像が撮像部13によって取得され、検出部1
7において以下の処理が行われる。
生じていない半導体集積回路装置12の検査面12aは
平坦である。これに対して、図9に示すように、部分的
なモーメント力が加わってクラックの生じた半導体集積
回路装置12の検査面12aは不連続に屈曲している。
ーンが一次元的には正弦波を示すものである場合、クラ
ックのない正常な半導体集積回路装置12(図8)の検
査面12aに投影された照明光の濃淡分布はパターンに
よって生じた通りである(図10(a))。これに対し
て、クラックのある半導体集積回路装置12(図9)の
検査面12aに投影された照明光の濃淡分布では、たと
え微細なクラックであったとしても、クラックの部分で
は規則的な濃淡パターンが乱れるので、パターンとは異
なった不連続部分が生じる(図11(a))。
像(図10(a))を一次微分しても特段に大きな微分
値は示さないが(図10(b))、濃淡分布に不連続が
生じた画像(図11(a))を一次微分すると、クラッ
ク線に対応する不連続部分が大きな微分値を示すことに
なる(図11(b))。
よってクラック線が抽出されるので、クラックの有無を
判定することが可能になる。これにより、半導体集積回
路装置12に生じたクラックを精度よく検出することが
可能になる。
3に取得された検査面12aの画像における濃淡分布デ
ータを微分し、当該微分データにおける不連続部分の有
無によりクラックを検出しているが、パターンの濃淡分
布データと撮像部13に取得された検査面12aの画像
における濃淡分布データとを比較して検出するようにし
てもよい。
形成部材14から半導体集積回路装置12に至る光路上
にはレンズ15が配置されているが、パターン形成部材
14と半導体集積回路装置12との距離が短い場合には
レンズ15を省略することができる。このとき、レンズ
15を通さずに検査面12aに投影されるパターン形成
部材14のパターンは不鮮明になり、たとえば一次元的
には方形波(図5)を示すパターンの投影画像は、この
ようなぼけの効果によりなめらかな正弦波として認識さ
れる。そして、この正弦波を用いてクラックの検出を行
うことができる。したがって、パターンの濃淡分布と取
得された画像の濃淡分布とを一次元的に捉えた波形は相
互に同種のもの(たとえば、共に正弦波、あるいは共に
方形波など)である必要はない。
明として検査対象である半導体集積回路装置12との距
離(ワーキングディスタンス)を大きくとるようにし、
既設の装置に本ワーク検査装置を容易に追加できるよう
にしているが、他の照明形態を採用することもできる。
によれば以下の効果を奏することができる。
面に投影した画像における濃淡分布データでクラックを
検出しているので、ワークに生じたクラックを精度よく
検出することが可能になる。
示す概略図である。
成部材を示す説明図である。
すグラフである。
を示すグラフである。
の一例を示すグラフである。
の一例を示すグラフである。
の一例を示すグラフである。
クの一例を示す断面図である。
ークの一例を示す断面図である。
のワークの検査面に投影された画像の濃淡分布データを
示すグラフ、(b)は(a)を一次微分した微分データ
を示すグラフである。
品のワークの検査面に投影された画像の濃淡分布データ
を示すグラフ、(b)は(a)を一次微分した微分デー
タを示すグラフである。
装置を示す平面図である。
装置を示す断面図である。
板に搭載される前の半導体集積回路装置を示す断面図、
(b)はフリップチップ実装において実装基板に搭載さ
れた状態の半導体集積回路装置を示す断面図である。
Claims (5)
- 【請求項1】 平坦に形成されたワークの検査面に所定
のパターンを投影し、 前記パターンが投影された前記検査面の画像を取得し、 少なくとも取得された前記画像の濃淡分布データを用い
て前記ワークのクラックを検出することを特徴とするワ
ーク検査方法。 - 【請求項2】 前記ワークのクラックは、前記画像の濃
淡分布データを微分したときの不連続部分の有無によ
り、または前記パターンの濃淡分布データと前記画像の
濃淡分布データとを比較することにより検出することを
特徴とする請求項1記載のワーク検査方法。 - 【請求項3】 所定のパターンが形成されたパターン形
成部材と、 平坦に形成されたワークの検査面に前記パターンを投影
する投影手段と、 前記パターンが投影された前記検査面の画像を取得する
撮像手段と、 少なくとも前記撮像手段に取得された前記画像の濃淡分
布データを用いて前記ワークのクラックを検出する検出
手段とを有することを特徴とするワーク検査装置。 - 【請求項4】 前記検出手段は、前記画像の濃淡分布デ
ータを微分したときの不連続部分の有無により、または
前記パターンの濃淡分布データと前記画像の濃淡分布デ
ータとを比較することにより前記ワークのクラックを検
出することを特徴とする請求項3記載のワーク検査装
置。 - 【請求項5】 前記ワークは実装基板上にフリップチッ
プで搭載された半導体集積回路装置であり、前記検査面
は前記半導体集積回路装置における集積回路の形成され
ていない面であることを特徴とする請求項3または4記
載のワーク検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001384553A JP2003185590A (ja) | 2001-12-18 | 2001-12-18 | ワーク検査方法および装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001384553A JP2003185590A (ja) | 2001-12-18 | 2001-12-18 | ワーク検査方法および装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003185590A true JP2003185590A (ja) | 2003-07-03 |
Family
ID=27594255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001384553A Pending JP2003185590A (ja) | 2001-12-18 | 2001-12-18 | ワーク検査方法および装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003185590A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014115359A1 (ja) * | 2013-01-23 | 2014-07-31 | 株式会社新川 | ボンディング装置およびボンディング装置による半導体ダイの破損検出方法 |
JP2016109532A (ja) * | 2014-12-05 | 2016-06-20 | コマツNtc株式会社 | 面の評価方法および面の評価装置 |
JP2021193744A (ja) * | 2017-05-18 | 2021-12-23 | ファスフォードテクノロジ株式会社 | 半導体製造装置および半導体装置の製造方法 |
-
2001
- 2001-12-18 JP JP2001384553A patent/JP2003185590A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JP7225337B2 (ja) | 2017-05-18 | 2023-02-20 | ファスフォードテクノロジ株式会社 | 半導体製造装置および半導体装置の製造方法 |
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