JP2003174158A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 エッチング特性の影響を受けることなく、ま
たボーイング化が生じることなく、ゲート電極埋め込み
用溝の底部での角部の曲率半径のばらつきを低減でき、
ゲート電極埋め込み用溝の底部で形成されるチャンネル
の長さや電界分布のばらつきを押さえることができる溝
埋め込み用ゲート電極構造を有する半導体装置の製造方
法を提供することを目的とする。 【解決手段】 ゲート電極埋め込み用溝の底部の角部に
レーザ光や電子線を照射し、急速な高温加熱により均一
に精度良く角部を丸みの帯びた形状に加工することによ
り、ラウンドエッチングによるエッチング特性の影響や
ゲート電極埋め込み用溝側面のボーイング化を回避し
て、ゲート電極が埋め込まれる溝の底部での角部の曲率
半径のばらつくを低減でき、半導体素子のチャンネルの
長さや電界分布のばらつきを押さえた高品質で高性能な
半導体装置を製造できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に溝埋め込みゲート電極構造を有する半導
体装置の製造方法に関するものである。

【０００２】

【従来の技術】従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリ回路と
ロジック回路を１つにまとめて混載するＤＲＡＭ混載ロ
ジックＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）が活発に開発されている。
このＤＲＡＭ混載ロジックは、ＤＲＡＭメモリとロジッ
ク機能を融合した高付加価値ＬＳＩであり、電子製品の
チップ搭載数を削減するなどのメリットを有する。ＤＲ
ＡＭメモリにはＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃ
ｏｎｔａｃｔ）構造を、ロジックトランジスタにはサリ
サイド構造が用いられ、キャパシタはビット線の上層に
配置される。

【０００３】ＤＲＡＭ混載ロジックは高性能化、大容量
化が進展しているが、ＤＲＡＭメモリはコンタクトプラ
グからオフセット酸化膜への絶縁距離に相関を持つＳＡ
Ｃ耐圧を確保するためにオフセット酸化膜を厚くしてア
スペクト比が高くなり、さらにゲート寸法が０．１０μ
ｍ以下に縮小するために、ＤＲＡＭメモリのソース・ド
レイン領域へのコンタクトホールの直径であるＳＡＣコ
ンタクト径が０．１０μｍ以下と益々微細化している。

【０００４】ＤＲＡＭメモリのアスペクト比の上昇やコ
ンタクト径の微細化により、加工するにも電気特性を維
持するにも困難となっている。このような問題を解決す
るために、ＤＲＡＭ混載ロジックにおいて、溝埋め込み
ゲート電極構造を有するトランジスタによりＤＲＡＭメ
モリを形成する方法が研究されている。溝埋め込みゲー
ト電極構造を有するトランジスタによりＤＲＡＭメモリ
を形成する方法では、シリコン基板にゲート電極が埋め
込まれるトレンチを形成する。まず、このトレンチの深
さのばらつきを押さえるためにドライエッチングを用い
て異方性に加工し、さらにトレンチコーナー（トレンチ
の角部）をラウンド化（トレンチコーナーの丸みの帯び
た形状への加工）するラウンドエッチングを施してゲー
ト電極を形成する。

【０００５】

【発明の解決しようとする課題】しかし、トレンチコー
ナーをラウンド化するラウンドエッチングはラジカルを
主体とするドライエッチングであるため、トレンチコー
ナーをラウンド化するのにエッチング特性の影響を受
け、またラジカルを主体とするドライエッチングを用い
るとトレンチの側面がビア樽状に膨らんで広がるボーイ
ング化が生じることもある。

【０００６】さらに、トレンチコーナーの曲率半径のば
らつきやトレンチ側面のボーイング化にともない、トレ
ンチの底部で形成されるトランジスタのチャンネルの長
さや電界分布にばらつきが生じ、設計通りの素子特性を
得ることができなくなる。

【０００７】そこで本発明は、エッチング特性の影響を
受けることなく、またボーイング化が生じることなく、
ゲート電極埋め込み用溝の底部の角部における曲率半径
のばらつきを押さえることができ、さらにはゲート電極
埋め込み用溝の底部で形成される半導体素子のチャンネ
ルの長さや電界分布のばらつきを低減することができる
半導体装置の製造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明における半導体装
置の製造方法は、半導体基板主面の素子形成領域に溝埋
め込みゲート電極を形成する半導体装置の製造方法にお
いて、前記素子形成領域に異方性エッチングによりゲー
ト電極埋め込み用溝を形成する工程と、前記ゲート電極
埋め込み用溝の底部の角部にエネルギービームを照射し
て、前記ゲート電極埋め込み用溝の前記角部を丸みの帯
びた形状に加工する工程と、底部の角部を丸みの帯びた
形状に加工した前記ゲート電極埋め込み用溝にゲート電
極を埋め込む工程とを具備することを特徴とする。

【０００９】本発明の半導体装置の製造方法では、異方
性エッチングにより形成されたゲート電極埋め込み用溝
の底部の角部にレーザ光や電子線を照射してゲート電極
埋め込み用溝の底部の角部を丸みの帯びた形状に加工す
るため、ラウンドエッチングのエッチング特性による影
響を受けることなく、またゲート電極埋め込み用溝の側
面にボーイング化が生じることなく、ゲート電極埋め込
み用溝の底部の角部を丸みの帯びた形状に均一に精度良
く加工することができる。そのため、ゲート電極埋め込
み用溝の底部における角部の曲率半径のばらつきを低減
することができる。

【００１０】さらに、ゲート電極埋め込み用溝の底部の
角部を丸みの帯びた形状に均一に精度良く加工すること
ができ、ゲート電極埋め込み用溝の底部における角部の
曲率半径のばらつきを低減することができるため、ゲー
ト電極埋め込み用溝の底部で形成される半導体素子のチ
ャンネルの長さや電界分布のばらつきを押さえることが
でき、設計通りの素子特性を有する半導体装置を製造す
ることができる。

【００１１】

【発明の実施の形態】本実施の形態において、半導体記
憶素子及び周辺回路をまとめて搭載するＤＲＡＭ混載ロ
ジックの半導体記憶素子に応用した場合について説明す
る。ここで、半導体記憶素子はＤＲＡＭやＳＲＡＭ（Ｓ
ＲＡＭ：Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）のような半導体素子である。

【００１２】半導体基板上の第一領域及び第二領域には
半導体記憶素子及び半導体ロジックがそれぞれ形成され
るのであるが、第一領域の半導体記憶素子は溝埋め込み
ゲート電極構造を有し、ゲート電極が埋め込まれるゲー
ト電極埋め込み用溝の底部の角部にレーザ光を照射して
ゲート電極埋め込み用溝の底部の角部を丸みの帯びた形
状に加工する。

【００１３】なお、ゲート電極が埋め込まれるゲート電
極埋め込み用溝の底部の角部を丸みの帯びた形状に加工
するのにレーザ光を用いる場合について説明するが、ゲ
ート電極埋め込み用溝の底部の角部に電子線を照射して
ゲート電極埋め込み用溝の底部の角部を丸みの帯びた形
状に加工しても良い。

【００１４】また、本実施の形態においては半導体記憶
素子及び周辺回路をまとめて搭載するＤＲＡＭ混載ロジ
ックの半導体記憶素子に応用した場合について説明する
が、その他の種々の半導体装置において溝埋め込みゲー
ト電極構造として、ゲート電極が埋め込まれるゲート電
極埋め込み用溝の底部の角部にレーザ光や電子線を照射
してゲート電極埋め込み用溝の底部の角部を丸みの帯び
た形状に加工することができる。

【００１５】一例として、本実施の形態における第二領
域に形成される半導体ロジックを溝埋め込みゲート電極
構造とすることができ、溝埋め込みゲート電極構造を有
する半導体ロジックを形成する際にゲート電極埋め込み
用溝の底部の角部にレーザ光や電子線を照射し、ゲート
電極埋め込み用溝の底部の角部を丸みの帯びた形状に加
工することができる。

【００１６】図１に示すように、シリコンなどからなる
半導体基板１１上には複数の素子を素子毎に分離する素
子分離膜１５が形成されている。素子分離膜１５を形成
するために素子分離溝を形成するのであるが、まず半導
体基板１１の全面にパッド層、マスク層、及びレジスト
層を形成する。パッド層は熱酸化法により形成されるシ
リコン酸化膜などであり、マスク層は化学的気相成長法
（ＣＶＤ）により形成されるシリコン窒化膜などであ
る。素子分離溝が形成される所望の位置のレジスト層を
フォトリソグラフィー技術により露光および現像して除
去することにより、所望の形状のレジストパターンを形
成する。このとき、第一領域に形成される半導体記憶素
子の溝埋め込み型ゲート電極が形成される領域は未だそ
の工程に来ておらず、パッド層、マスク層、及びレジス
ト層により覆われている。素子分離溝が形成される所望
の位置に形成されたレジストパターンを用いて、反応性
イオンエッチング（ＲＩＥ）などの異方性エッチング処
理を施し、パッド層及びマスク層を除去して半導体基板
１１を露出する。

【００１７】素子分離溝が形成される所望の位置のパッ
ド層及びマスク層を除去するのに用いたレジストを除去
した後、半導体基板１１のパッド層及びマスク層をマス
クとして反応性イオンエッチング（ＲＩＥ）などの異方
性エッチング処理を施し、半導体基板１１上に素子分離
溝を形成する。半導体基板１１全面に厚くシリコン酸化
膜やシリコン窒化膜などの絶縁膜を化学的気相成長法
（ＣＶＤ）などにより形成し、素子分離溝内を埋め込
む。半導体基板１１全面に形成された絶縁膜を、マスク
層を停止膜（ストッパ）として化学的機械研磨法（ＣＭ
Ｐ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）により研磨して表面を平坦化し、半導体
基板１１上に素子分離膜１５が形成される。

【００１８】半導体基板１１上に素子分離膜１５を形成
した後、半導体基板１１上に残るパッド層及びマスク層
を除去して半導体基板１１の表面を露出させる。マスク
層は熱リン酸などの酸を用いた等方性エッチング処理に
より除去することができ、パッド層はフッ酸などを用い
た等方性エッチング処理により除去することができる。

【００１９】半導体基板１１上に素子分離膜１５を形成
する際に用いたパッド層及びマスク層を除去した後、半
導体基板１１の全面に新たにパッド層１２及びマスク層
１３を形成する。パッド層１２及びマスク層１３は、溝
埋め込みゲート電極構造を有する半導体記憶素子のゲー
ト電極埋め込み用溝を形成するのに用いられ、ゲート電
極埋め込み用溝を形成する際に第二領域の全面はパッド
層１２及びマスク層１３により保護されている。前述の
素子分離溝を形成するのと同様に、半導体基板１１のマ
スク層１３上にレジスト層を形成し、第一領域のゲート
電極埋め込み用溝が形成される所望の位置のレジスト層
をフォトリソグラフィー技術により露光および現像して
除去する。レジスト層を除去することにより、第一領域
に所望の形状のレジストパターンであるレジスト１４が
形成される。第一領域に形成されたレジスト１４を用い
て、反応性イオンエッチング（ＲＩＥ）などの異方性エ
ッチング処理を施し、ゲート電極埋め込み用溝が形成さ
れる所望の位置のパッド層１２及びマスク層１３を除去
して半導体基板１１を露出する。第一領域のゲート電極
埋め込み用溝が形成される所望の位置の半導体基板１１
を露出した後、露出する半導体基板１１に反応性イオン
エッチング（ＲＩＥ）などの異方性エッチング処理を施
し、半導体基板１１の第一領域にゲート電極埋め込み用
溝１６を形成する（図２）。このとき、ゲート電極埋め
込み用溝１６の底部の角部１７ａは未だ丸みの帯びた形
状に加工されていない。

【００２０】図３は半導体記憶素子のゲート電極が形成
されるゲート電極埋め込み用溝１６の底部の角部１７ａ
を丸みの帯びた形状に加工する工程を示す。図３に示す
ように、第一領域に形成されたゲート電極埋め込み用溝
１６の底部の角部１７ａにレーザ光を照射し、ゲート電
極埋め込み用溝１６の底部の角部１７ａを丸みの帯びた
形状に加工して丸みを帯びた角部１７を形成する。一般
に、ゲート電極埋め込み用溝１６は所望のテーパなどに
より側面に傾斜があり、角部１７ａ（コーナーエッジ）
を有する。この角部１７ａにレーザ光を照射すると、角
部１７ａの極浅い表面が極短時間に急速に高温加熱さ
れ、急速に高温加熱された角部の極浅い表面は瞬時に溶
融する。急速に高温加熱されて瞬時に溶融した角部の極
浅い表面は直ちに冷却し、角部１７ａは除去され、角部
１７ａを丸みの帯びた形状に加工することができる。こ
のとき、角部１７ａに照射されるレーザ光は、ＹＡＧレ
ーザ、エキシマレーザ、紫外線レーザなどであるが、電
子線を用いてゲート電極埋め込み用溝１６の底部の角部
１７ａを丸みの帯びた形状に加工しても良い。

【００２１】ゲート電極埋め込み用溝１６の角部１７ａ
にレーザ光を照射して丸みの帯びた角部１７を形成する
とき、半導体基板１１上に形成されたマスク層１３によ
って照射されるレーザ光からゲート電極埋め込み用溝１
６の開口部が保護されるため、ゲート電極埋め込み用溝
１６の寸法変換差（ＣＤ）の劣化を回避することができ
る。

【００２２】レーザ光を照射するレーザ光照射装置は、
図８に示すように、レーザ光を照射するレーザ光発生源
１０８、このレーザ光発生源１０８からのレーザ光で半
導体装置１０７をスキャンする機構を有する支持機構１
０９、及びレーザ光を照射する半導体装置１０７を載置
するステージ１０６からなる。本実施の形態におけるレ
ーザ光照射装置では、図８に示すように、レーザ光発生
源１０８の支持機構１０９はレーザ光発生源１０８を９
０度ずつ回転させて４方向から照射することができる構
造を有し、さらに図９に示すように、図９（ａ）のよう
な基板主面方向に対して浅い角度から図９（ｃ）のよう
な基板主面方向に対して深い角度まで照射することがで
きる構造を有する。そのため、様々な方向からレーザ光
を照射することができ、支持機構１０９に支持されるレ
ーザ光発生源１０８を９０度ずつ回転させて４方向から
照射して角部１７ａに未照射部分を残すことなく角部１
７ａを丸みの帯びた形状に加工することができる。

【００２３】例えば、図９のようなゲート電極埋め込み
用溝１６の幅が１００ｎｍであるゲート電極埋め込み用
溝１６に、Ｃｌ_２１０ｓｃｃｍ、圧力６．７Ｐａ、ＩＣ
Ｐソースパワー６００Ｗ、バイアスパワー０Ｗ（６０
℃）であるＩＣＰ型エッチング装置を用いて角部１７ａ
を丸みの帯びた形状に加工すると、角部１７ａの曲率半
径は１２．５ｎｍから３７．５ｎｍとばらつく。しか
し、本実施の形態では、前述のレーザ光照射装置を用い
て、図９に示すように、レーザ光照射角度を０°から６
３．４°（半導体基板１１水平面の法線からの入射を０
°基準）でＸ方向及びＹ方向に半導体装置をスキャン
し、９０°ずつ回転させて４方向から照射すると、角部
１７ａの曲率半径は、２５ｎｍ±５ｎｍにそろえること
ができる。このとき、レーザ光の温度は、９００℃より
小さな温度の場合には、ゲート電極埋め込み用溝１６の
底部にある角部１７ａの極浅い表面を極短時間に急速に
高温加熱することができず、また１１００℃より大きな
温度の場合には、ゲート電極埋め込み用溝１６の底部に
ある角部１７ａの極浅い表面だけを瞬時に急速に高温加
熱することができず、溝側面も高温過熱され溶融するの
で、ゲート電極埋め込み用溝自体の形状がだれてしまう
ため、９００℃から１１００℃となる。

【００２４】このように、ゲート電極埋め込み用溝１６
の底部の角部１７ａにレーザ光を照射することより角部
１７ａを丸みの帯びた形状に加工して丸みの帯びた角部
１７を形成すると、エッチング処理を施してラウンド化
する場合とは異なり、エッチング特性による影響を受け
ることなく、またラウンドエッチングによりゲート電極
埋め込み用溝１６の側面に生ずるボーイング化が生じる
ことなく、角部１７ａを丸みの帯びた形状に加工するこ
とができる。

【００２５】ゲート電極埋め込み用溝１６の角部１７ａ
にレーザ光を照射してゲート電極埋め込み用溝１６の底
部の角部１７ａを丸みの帯びた形状に加工する場合、角
部１７ａを急速に高温加熱して丸みの帯びた形状に均一
に精度良く加工することができ、そのためにゲート電極
埋め込み用溝１６の底部の角部１７ａに曲率半径のばら
つきを低減することができる。

【００２６】また、ゲート電極埋め込み用溝１６の底部
の角部１７ａを丸みの帯びた形状に均一に精度良く加工
し、半導体記憶素子のゲート電極が形成される角部１７
ａの曲率半径のばらつきを低減することができるため、
ゲート電極埋め込み用溝１６の底部で形成される半導体
記憶素子のチャンネルの長さや電界分布のばらつきを低
減することができる。

【００２７】ゲート電極埋め込み用溝１６の底部の角部
１７ａを丸みの帯びた形状に加工した後、マスク層１３
上に絶縁膜１８を形成する（図４）。マスク層１３上の
絶縁膜１８は、シリコン酸化膜やシリコン窒化膜やシリ
コン酸窒化膜などからなるのであるが、酸素雰囲気中で
アニールしたり、高速昇高温炉を用いて酸素雰囲気中で
アニールしたりすることによって均一の厚さで形成する
ことができる。絶縁膜１８は、第一領域のゲート電極埋
め込み用溝１６の内側面に形成されて、第一領域に形成
される溝埋め込みゲート電極構造を有する半導体記憶素
子のゲート絶縁膜となってゲート電極とソース・ドレイ
ン拡散層とを絶縁する。

【００２８】溝埋め込みゲート電極構造を有する半導体
記憶素子のゲート絶縁膜となる絶縁膜１８を形成した
後、半導体基板１１の全面にリン添加ポリシリコンやリ
ン添加アモルファスシリコン又はボロン添加ポリシリコ
ンやボロン添加アモルファスシリコンなどのような多結
晶膜１９を堆積させる。このとき、第一領域に形成され
る半導体記憶素子のゲート電極を埋め込むゲート電極埋
め込み用溝１６は多結晶膜１９により埋め込まれる。マ
スク層１３を停止膜（ストッパ）として化学的機械研磨
法（ＣＭＰ）により研磨して表面を平坦化し、マスク層
１３をエッチングマスクとして等方性エッチング処理な
どを施して、ゲート電極埋め込み用溝１６に埋め込まれ
た多結晶膜１９の表面を除去する。

【００２９】丸みの帯びた角部１７を有するゲート電極
埋め込み用溝１６に多結晶膜１９を埋め込んだ後、タン
グステンなどからなる導電膜２０を化学的気相成長法
（ＣＶＤ）やスパッタ法により積層させ、マスク層１３
を停止膜（ストッパ）として化学的機械研磨法（ＣＭ
Ｐ）により研磨して表面を平坦化し、残留する導電膜２
０を除去する。導電膜２０は、積層した後にアニール技
術を施してタングステンシリサイドなどの金属シリサイ
ドとしても良い。ゲート電極埋め込み用溝１６に多結晶
膜１９及び導電膜２０を積層した後に、さらに高温酸化
膜や窒化膜などからなる絶縁膜２１を熱酸化法や化学的
気相成長法（ＣＶＤ法）などにより積層させる。マスク
層１３を停止膜（ストッパ）として化学的機械研磨法
（ＣＭＰ）により研磨して表面を平坦化し、残留する不
要な部分の絶縁膜２１を除去し、第一領域の溝埋め込み
ゲート電極構造を有する半導体記憶素子のゲート電極が
形成される。ここで、絶縁膜２１は後述のイオン注入時
に防止膜（ストッパ）として働く。

【００３０】第一領域の半導体記憶素子の溝埋め込みゲ
ート電極を形成した後、半導体基板１１上に残るパッド
層１２及びマスク層１３を除去して半導体基板１１の表
面を露出させる。マスク層１３は熱リン酸などの酸を用
いて等方性エッチング処理により除去することができ、
パッド層１２はフッ酸などを用いた等方性エッチング処
理により除去することができる。ここで、絶縁膜２１
は、パッド層１２よりも厚く形成されている為、フッ酸
処理後も残る。第二領域に新たに図示しないイオン注入
用レジストマスクパターンをフォトリソグラフィー技術
により形成して、絶縁膜２１が残る半導体基板１１の表
面部に不純物を、この絶縁膜２１をイオン注入防止膜と
してイオン注入法により注入し、その後の熱処理により
不純物を活性化させて、溝埋め込みゲート電極構造を有
する半導体記憶素子の高濃度拡散層２２が形成される
（図５）。

【００３１】前述のように、第一領域に形成される半導
体記憶素子のゲート電極埋め込み用溝１６の角部１７ａ
は、レーザ光の照射により急速に高温加熱され丸みの帯
びた形状に均一に精度良く加工されるため、ゲート電極
埋め込み用溝１６の底部における角部１７ａの曲率半径
のばらつきを低減することができる。そのため、溝埋め
込みゲート電極構造を有する半導体記憶素子のゲート電
極埋め込み用溝１６の底部で形成されるチャンネルの長
さや電界分布のばらつきを低減することができ、第一領
域に形成される半導体記憶素子は設計通りの素子特性を
有する半導体素子となる。

【００３２】第一領域に溝埋め込みゲート電極構造を有
する半導体記憶素子を形成した後、第二領域に半導体ロ
ジックを形成する。第二領域に形成される半導体ロジッ
クのゲート電極を形成するためにゲート絶縁膜となる絶
縁膜２８を形成し、さらにポリシリコンやアモルファス
シリコンなどのような多結晶膜２９を堆積させる。半導
体基板１１の全面に多結晶膜２９を堆積させた後、さら
に導電膜３０及び絶縁膜３１を、化学的気相成長法（Ｃ
ＶＤ）やスパッタ法により順に堆積させる。導電膜３０
はタングステンなどからなり、絶縁膜３１は高温酸化膜
や窒化膜などであり、また導電膜３０はタングステンシ
リサイドなどの金属シリサイドとしても良い。このよう
に順に多結晶膜２９、導電膜３０、及び絶縁膜３１に堆
積した後、絶縁膜３１上にレジスト層を全面に形成し、
フォトリソグラフィー技術により所望の形状にパターニ
ングしてレジスト３３を形成する。ここで、第一領域の
半導体記憶素子を保護するために第一領域は全面的にレ
ジスト３３で覆われている。第二領域には所望のロジッ
クゲート電極パターンが形成される。レジスト３３を用
いて異方性エッチング処理により、ゲート電極となる部
分だけ残るように多結晶膜２９、導電膜３０、及び絶縁
膜３１をエッチングして、第二領域の半導体ロジックの
ゲート電極パターンが形成される。ここで、絶縁膜２８
は高選択比エッチング技術により半導体基板表面に残
り、後述のイオン注入時にチャンネリング防止膜として
働く。レジスト３３は、アッシング、硫酸と過酸化水素
水の混合液の処理により除去される。

【００３３】第一領域及び第二領域に新たに図示しない
イオン注入用レジストマスクパターンをフォトリソグラ
フィー技術により形成して、絶縁膜２８が残る半導体基
板１１の表面部に不純物を、この絶縁膜２８をイオンチ
ャンネリング防止膜としてイオン注入法により注入し、
その後の熱処理により不純物を活性化させて、半導体ロ
ジックの低濃度拡散層３２が自己整合的に形成される
（図６）。図示しないレジストは、アッシング、硫酸と
過酸化水素水の混合液により除去される。

【００３４】第二領域の低濃度拡散層３２を自己整合的
に形成した後、半導体基板１１の全面に化学的気相成長
法（ＣＶＤ）などによってシリコン酸化膜やシリコン窒
化膜などの絶縁膜を積層する。さらに、第一領域のみを
覆う図示しないレジストを形成した後、この絶縁膜を反
応性イオンエッチング（ＲＩＥ）などの異方性エッチン
グ処理を施して、第二領域の半導体ロジックのゲート電
極には側壁部分に側面絶縁膜４０を形成する。図示しな
いレジストは、アッシング、硫酸と過酸化水素水の混合
液により除去される。

【００３５】第二領域のゲート電極の側壁部分に側面絶
縁膜４０を形成した後、半導体ロジックに対応する半導
体基板１１の表面部及びゲート電極に、不純物をイオン
注入法により注入して高濃度拡散層４２を形成する。但
し、第一領域は図示しないレジストで覆われており、イ
オン注入されない。レジストのアッシング、硫酸と過酸
化水素水の混合液による剥離後に、不純物の活性化のた
めに、例えば、高速昇高温法（ＲＴＡ：Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により熱処理を施
し、高濃度拡散層４２を形成する。多結晶膜１９は膜中
のドーパントが同時に活性化されるので、空乏化が抑制
されたゲート電極を形成することができる。

【００３６】第二領域の半導体ロジックに高濃度拡散層
４２が形成され、前述の絶縁膜２８をフッ酸などにより
除去した後、スパッタ法によりコバルト、チタン、ニッ
ケルなどからなる金属膜１０ｎｍとチタン窒化膜３０ｎ
ｍのキャップ金属膜を高濃度拡散層４２表面に選択的に
積層した後、窒素雰囲気中での５００℃３０秒熱処理や
アニールを行うことにより、半導体基板１１表面での高
濃度拡散層４２と金属との反応を促進させる。硫酸と過
酸化水素水との混合液などにより未反応の金属を除去
し、さらに８００℃３０秒熱処理やアニールを行うこと
により安定な金属シリサイド４１を形成することができ
る（図７）。

【００３７】また、第二領域に形成される半導体ロジッ
クを溝埋め込みゲート電極構造としても良く、溝埋め込
みゲート電極構造を有する半導体ロジックを形成する際
にゲート電極埋め込み用溝の底部の角部にレーザ光や電
子線を照射し、ゲート電極埋め込み用溝の角部を丸みの
帯びた形状に加工することができる。半導体ロジックの
ゲート電極埋め込み用溝の角部にレーザ光や電子線を照
射し、ゲート電極埋め込み用溝の角部を丸みの帯びた形
状に加工することにより、第一領域の半導体記憶素子に
応用したのと同様に、エッチング特性に影響されず、ま
たゲート電極埋め込み用溝の側面にボーイング化が生じ
ることなく、ゲート電極埋め込み用溝の底部にある角部
を丸みの帯びた形状に加工することができる。

【００３８】また、第一領域の半導体記憶素子に応用し
たのと同様に、ゲート電極埋め込み用溝の角部にレーザ
光を照射してゲート電極埋め込み用溝の底部の角部を丸
みの帯びた形状に加工する場合、角部を急速に高温加熱
して丸みの帯びた形状に均一に精度良く加工することが
できる。そのため、溝埋め込みゲート電極構造を有する
半導体ロジックにおいてゲート電極埋め込み用溝の底部
の角部に曲率半径のばらつきを低減することができ、半
導体ロジックのゲート電極埋め込み用溝の底部で形成さ
れるチャンネルの長さや電界分布のばらつきを低減する
ことができる。

【００３９】以上のように、半導体基板１１の第一領域
に形成される溝埋め込みゲート電極構造を有する半導体
記憶素子において、ゲート電極埋め込み用溝１６の底部
の角部１７ａにレーザ光や電子線を照射してゲート電極
埋め込み用溝１６の角部１７ａを丸みの帯びた形状に加
工するため、角部１７ａを急速に高温加熱して丸みの帯
びた形状に均一に精度良く加工することができる。その
ため、エッチング処理を施して丸みの帯びた形状に加工
する場合とは異なり、エッチング特性に影響を受けるこ
となく、またゲート電極埋め込み用溝１６の側面にボー
イング化が生じることなく角部１７ａを丸みの帯びた形
状に加工することができる。

【００４０】ゲート電極埋め込み用溝１６の角部１７ａ
にレーザ光や電子線を照射してゲート電極埋め込み用溝
１６の角部１７ａを急速に高温加熱して丸みの帯びた形
状に均一に精度良く加工することができるため、ゲート
電極埋め込み用溝１６の底部の角部１７ａにおける曲率
半径のばらつきを低減することができる。さらに、ゲー
ト電極埋め込み用溝１６の底部の角部１７ａにおける曲
率半径のばらつきを低減することができるため、溝埋め
込みゲート電極構造を有する半導体記憶素子のゲート電
極埋め込み用溝１６の底部で形成されるチャンネルの長
さや電界分布のばらつきを低減することができ、設計通
りの素子特性を有する高品質で高性能なＤＲＡＭ混載ロ
ジックのような半導体装置を形成することができる。

【００４１】

【発明の効果】本発明によれば、溝埋め込みゲート電極
を有する半導体装置において、ゲート電極埋め込み用溝
の底部の角部にレーザ光や電子線を照射してゲート電極
埋め込み用溝の角部を丸みの帯びた形状に加工する。そ
のため、ゲート電極埋め込み用溝の角部を急速に高温加
熱して均一に精度良く丸みの帯びた形状に加工すること
ができ、エッチング特性に影響されず、またゲート電極
埋め込み用溝の側面がボーイング化することなく、ゲー
ト電極埋め込み用溝の角部を丸みの帯びた形状に加工す
ることができる。

【００４２】ゲート電極埋め込み用溝の底部の角部にレ
ーザ光や電子線を照射してゲート電極埋め込み用溝の角
部を丸みの帯びた形状に加工する場合、ゲート電極埋め
込み用溝の角部を急速に高温加熱して均一に精度良く丸
みの帯びた形状に加工することができるため、ゲート電
極埋め込み用溝の角部における曲率半径のばらつきを低
減することができる。さらに、ゲート電極埋め込み用溝
の角部を丸みの帯びた形状に均一に精度良く加工するこ
とによりゲート電極埋め込み用溝の底部で形成される半
導体素子のチャンネルの長さや電界分布のばらつきを低
減することができ、設計通りの素子特性を得ることがで
きる。

【図面の簡単な説明】

【図１】本発明における実施の形態の半導体装置の製造
方法における第一領域のパッド層及びマスク層の除去を
示す工程断面図である。

【図２】本発明における実施の形態の半導体装置の製造
方法における第一領域のゲート電極埋め込み用溝の形成
を示す工程断面図である。

【図３】本発明における実施の形態の半導体装置の製造
方法における第一領域のゲート電極埋め込み用溝の底部
の角部の丸みを帯びた形状への加工を示す工程断面図で
ある。

【図４】本発明における実施の形態の半導体装置の製造
方法における第一領域のゲート絶縁膜の形成を示す工程
断面図である。

【図５】本発明における実施の形態の半導体装置の製造
方法における第一領域のゲート電極の形成を示す工程断
面図である。

【図６】本発明における実施の形態の半導体装置の製造
方法における半導体ロジックのゲート電極の形成を示す
工程断面図である。

【図７】本発明における実施の形態の半導体装置の製造
方法における半導体ロジックの金属シリサイドの形成を
示す工程断面図である。

【図８】本発明における実施の形態の半導体装置の製造
方法におけるレーザ光発生装置を示す断面図である。

【図９】本発明における実施の形態の半導体装置の製造
方法におけるレーザ光発生装置によるレーザ光照射を示
す断面図である。

【符号の説明】

１１ 半導体基板 １２ パッド層 １３ マスク層 １４，３３ レジスト １５ 素子分離膜 １６ ゲート電極埋め込み用溝 １７ 丸みを帯びた角部 １７ａ 角部 １８，２１，２８，３１ 絶縁膜 １９，２９ 多結晶膜 ２０，３０ 導電膜 ２２ 高濃度拡散層 ３２ 低濃度拡散層 ４０ 側面絶縁膜 ４１ 金属シリサイド ４２ 高濃度拡散層 １０６ ステージ １０７ 半導体装置 １０８ レーザ光発生源 １０９ 支持機構

フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB25 CC05 DD02 DD78 DD84 FF06 FF13 GG09 GG14 GG16 5F083 AD04 BS03 BS15 GA27 JA35 NA01 PR33 PR40 ZA12 5F140 AA39 AC32 AC33 BA01 BC15 BD07 BD09 BE01 BE17 BF04 BF11 BF17 BF18 BF34 BF43 BG28 BG30 BG34 BG40 CB04

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板主面の素子形成領域に溝埋め
   込みゲート電極を形成する半導体装置の製造方法におい
   て、前記素子形成領域に異方性エッチングによりゲート
   電極埋め込み用溝を形成する工程と、前記ゲート電極埋
   め込み用溝の底部の角部にエネルギービームを照射し
   て、前記ゲート電極埋め込み用溝の前記角部を丸みの帯
   びた形状に加工する工程と、底部の角部を丸みの帯びた
   形状に加工した前記ゲート電極埋め込み用溝にゲート電
   極を埋め込む工程とを具備することを特徴とする半導体
   装置の製造方法。
2. 【請求項２】 前記エネルギービームはレーザ光若しく
   は電子線であることを特徴とする請求項１記載の半導体
   装置の製造方法。
3. 【請求項３】 前記エネルギービームの温度は９００℃
   以上１１００℃以下であることを特徴とする請求項１記
   載の半導体装置の製造方法。
4. 【請求項４】 前記エネルギービームの照射源は前記ゲ
   ート電極埋め込み用溝の形状に応じて照射する方向を変
   える構造を有することを特徴とする請求項１記載の半導
   体装置の製造方法。
5. 【請求項５】 前記素子形成領域に半導体記憶素子部及
   び半導体周辺回路部を形成することを特徴とする請求項
   １記載の半導体装置の製造方法。
6. 【請求項６】 前記半導体記憶素子部の素子のゲート電
   極は溝埋め込みゲート電極であることを特徴とする請求
   項５記載の半導体装置の製造方法。
7. 【請求項７】 前記溝埋め込みゲート電極を形成するゲ
   ート電極埋め込み用溝の底部の角部を丸みの帯びた形状
   に加工することを特徴とする請求項６記載の半導体装置
   の製造方法。