JP2003173291A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 アクセス効率とプリフェッチバッファの有効
性の向上を図ることができるメモリ制御装置を提供する
こと。 【構成】 複数のマスタと接続し他方でメモリバスを介
してメモリデバイスと接続し、前記複数のマスタからの
要求に応じて前記メモリデバイスに対して書き込んで読
み出し動作を行うメモリ制御装置において、先行読み出
し動作を行ってその結果を保持するプリフェッチバッフ
ァと、アドレス範囲を指定する手段と、読み出し要求ア
ドレスとアドレス範囲指定手段の保持する情報とを比較
する手段とを設け、読み出し要求アドレスが前記アドレ
ス範囲指定手段によって指定された範囲内にある場合に
のみ前記先行読み出し動作の結果を前記プリフェッチバ
ッファに格納するよう制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるメモリ制御装置に関する。

【０００２】

【従来の技術】近年においてもＣＰＵの高速化は止まる
ところを知らず、年間１．５倍以上のペースで向上して
いる。これに伴い単位時間当たりに主記憶装置との間で
転送されるデータ量も同様なペースで増加している。こ
れを緩和するため、メモリアクセスの局所性を利用し、
高速な記憶アクセスを得るためにＣＰＵに備え付けられ
るキャッシュの容量を増大したり、或はこれを階層化す
ることが行われている。

【０００３】しかし、それでもＣＰＵの動作速度と主記
憶のアクセス速度のギャップの増大を解決することは年
々難しくなっている。これを根本的に解決するには、主
記憶それ自体のアクセス速度（メモリバンド幅）を大幅
に向上する必要がある。今日パーソナルコンピュータ
（ＰＣ）等の主記憶装置には通常半導体メモリであるダ
イナミックＲＡＭ（ＤＲＡＭ）が用いられている。ＣＰ
Ｕの速度向上は半導体デバイス自体の進歩による速度の
向上を超えているため、ＤＲＡＭにおいても回路構成或
は方式面での工夫によりこれを達成しなければならな
い。

【０００４】このような経緯から、過去メモリバンド幅
を向上させるための様々な方式が考案され実用化されて
きたが、最近新たに実用化され注目を浴びている方式と
してダイレクトラムバスＤＲＡＭが挙げられる。ダイレ
クトラムバスＤＲＡＭではチャネルの概念を取り入れ１
チャネル当たり最大毎秒１．６ＧＢの高いメモリバンド
幅を実現することができる。

【０００５】図１にダイレクトラムバスＤＲＡＭのＲＳ
Ｌチャネルにおける転送プロトコルの一例を示す。ダイ
レクトラムバスでは１クロックサイクル当たりクロック
の立ち上がり立ち下がりの両タイミングでデータを転送
し、４クロックで１つのパケットを構成する。図１で
は、先ずサイクル０〜３において‘ｘ’で指定されるペ
ージをアクティベートするロウパケットが発行されてい
る。ここに、‘ｘ’はそれぞれ特定のビット数から成る
デバイスＩＤ、バンクアドレス、ロウアドレスの組を表
している。

【０００６】次いで、サイクル７〜１０において‘ｘ
０’で指定されるアドレスのデータを読み出すことを指
示するカラムパケットが発行されている。ここに、‘ｘ
０’はそれぞれ特定のビット数から成るデバイスＩＤ、
バンクアドレス、カラムアドレスの組を表しており、こ
こにおけるデバイスＩＤ、バンクアドレスは‘ｘ’にお
けるものと同一である。カラムアドレスはページ内の１
つのアドレスを指定する。

【０００７】更に、サイクル１１〜１４において、‘ｘ
１’で指定されるアドレスのデータを読み出すことを指
示するカラムパケットが発行されている。ここに、‘ｘ
１’はそれぞれ特定のビット数から成るデバイスＩＤ、
バンクアドレス、カラムアドレスの組を表しており、こ
こでもデバイスＩＤ、バンクアドレスは‘ｘ’における
ものと同一である。即ち、これらロウパケット、カラム
パケットの組により同一デバイス、同一バンク、同一ペ
ージ内の２つのアドレスからのリードが実行される。

【０００８】サイクル１９〜２２において、１番目（ｘ
０）のリードコマンドに対応するデータがＤＲＡＭから
読み出され、サイクル２３〜２６において、２番目（ｘ
１）のリードコマンドに対応するデータがＤＲＡＭから
読み出されている。

【０００９】図１に示す例では、この一連のリード動作
と並行して他のバンクからのリードも行われている。即
ち、サイクル８〜１１において‘ｙ’で指定されるペー
ジをアクティベートするロウパケットが発行されてい
る。ここに、‘ｙ’は先行する‘ｘ’とは別のバンク
（別のデバイスか同じデバイスの干渉しないバンク）に
位置するページを指している。

【００１０】次いで、サイクル１５〜１８において‘ｙ
０’で指定されるアドレスのデータを読み出すことを指
示するカラムパケットが発行されている。ここに、‘ｙ
０’におけるデバイスＩＤ、バンクアドレスは‘ｙ’に
おけるものと同一である。

【００１１】更に、サイクル１９〜２２において‘ｙ
１’で指定されるアドレスのデータを読み出すことを指
示するカラムパケットが発行されている。ここでも、
‘ｙ１’におけるデバイスＩＤ、バンクアドレスは
‘ｙ’におけるものと同一である。サイクル２７〜３０
において、３番目（ｙ０）のリードコマンドに対応する
データがＤＲＡＭから読み出され、サイクル３１〜３４
において、４番目（ｙ１）のリードコマンドに対応する
データがＤＲＡＭから読み出されている。

【００１２】以下、‘ｚ’，‘ｚ０’，‘ｚ１’，
‘ｑ’，‘ｑ０’，‘ｑ１’についても同様であり、
‘ｘ’，‘ｙ’とは干渉しないバンク‘ｑ’のアクティ
ベート及び‘ｘ’，‘ｙ’，‘ｚ’とは干渉しないバン
ク‘ｑ’のアクティベートが行われ、５番目（ｚ０）、
６番目（ｚ１）、7 番目（ｑ０）、８番目（ｑ１）のリ
ードコマンドの発行に応じてそれぞれのデータが読み出
されている。このように連続するコマンドがロウパケッ
ト、カラムパケット、データバケットの各フェーズ毎に
パイプライン動作を行っている。このようにして、ダイ
レクトラムバスＤＲＡＭでは４段のパイプラインで３２
バイト単位でアクセスした場合に最大のバンド幅が得ら
れる。

【００１３】それ故、３２バイトより小さいサイズでの
アクセスでは実効バンド幅が低下してしまう。例えば、
連続する３２バイトのデータを一度に３２バイトまとめ
てリードした場合と、１６バイトずつ２回に分けてリー
ドした場合、前者の方が効率が良く短時間で終了する。
もし、３２バイトより小さい単位のアクセスが頻繁に生
じるような場合には、メモリコントローラ内にプリフェ
ッチバッファを備えることによりアクセス効率を向上す
ることが可能である。

【００１４】図２はプリフェッチバッファを備えるメモ
リコントローラの従来例の一構成例を説明する図であ
る。

【００１５】図２において、２００はメモリコントロー
ラであり、システムバス２１０を介してＣＰＵやＤＭＡ
コントローラ、バスブリッジ等のバスマスタ２２０，２
２１，２２２，２２３と接続されると共にＤＲＡＭ（本
例においてはダイレクトＲＤＲＡＭ）２３０，２３１，
２３２，２３３と接続される。前記バスマスタ２２０，
２２１，２２２，２２３はシステムバス上でのアクセス
競合を避けるため、図示されない調停装置によってアク
セスを調停され、同時に１つのマスタのみ前記メモリコ
ントローラ２００にアクセスすることができるようにな
っている。２４１は双方向のデータ信号（ＤＱＡ［８：
０］，ＤＱＢ［８：０］）線であり、ライト時はメモリ
コントローラからＤＲＡＭへ、リード時にはＤＲＡＭか
らメモリコントローラヘデータを伝送する。２４２，２
４３はそれぞれロウ信号（ＲＯＷ［２：０］）、カラム
信号（ＣＯＬ［４：０］）線であり、メモリコントロー
ラからＤＲＡＭへそれぞれロウパケット、カラムパケッ
トを伝送する。２４４，２５５はチャネル上のクロック
信号（ＣＴＭ，ＣＦＭ）である。

【００１６】２０１〜２０５は前記メモリコントローラ
２００の構成要素である。２０３はシステムバスと接続
するためのシステムバスインターフェース回路である。
２０４はリード・ライトコマンドを一時格納しておくた
めのバッファである。２０２はリード・ライトコマンド
をメモリチャネル上のプロトコルに翻案してチャネル上
に送出し、又、リードデータをチャネルから受け取るた
めのメモリチャネルインターフェース回路である。２０
５は必要に応じリードデータの一部とそのアドレスを格
納し、又、必要に応じて格納するデータをシステムバス
インターフェース２０３に転送するプリフェッチバッフ
ァであり、保持しているアドレス・データが有効である
か無効であるかを示す図示されない有効フラグを備えて
いる。２０１はメモリコントローラの各ブロックの動作
タイミングを制御する制御装置である。

【００１７】一般にメモリヘのアクセスには局所性があ
り、メモリ内の或る番地からデータが読み出されたと
き、続く番地のデータが短時間のうちに読み出されるこ
とを高い確率で期待できる。前記バスマスタ２２０より
１６バイトのリードアクセスが生じたとき、前記メモリ
コントローラ２００はその指定されたアドレスのデータ
とともに、後続のアドレスに存在する１６バイトのデー
タを含む３２バイトのデータを前記ＤＲＡＭ２３０，２
３１，２３２，２３３の何れかから行う。そして、指定
された１６バイトのデータは前記システムバス２１０を
介してデータを要求した前記バスマスタ２２０に転送
し、残りの１６バイトのデータを前記プリフェッチバッ
ファ２０５に格納し保持しておく。その後、前記何れか
のバスマスタより該後続アドレスヘのアクセス要求が生
じたとき、前記メモリコントローラ２００は前記ＤＲＡ
Ｍに対するリード動作を行わず、代わりに前記プリフェ
ッチバッファ２０５内に保持している前記データを前記
システムバスインターフェース２０３を介して前記アク
セス要求を出したバスマスタに転送する。

【００１８】例えば、前記バスマスタ２２０からアドレ
ス‘ｈ００１２０番地（‘ｈは１６進数を表す）から
‘ｈ００１２ｆ番地までに格納されている１６バイトの
データに対するリードアクセス要求があったとする。こ
れらアドレスが前記ＤＲＡＭ２３０に割り当てられてい
るとすれば、前記メモリコントローラ２００はこの要求
を受け付け一旦バッファ２０４に格納し、その後、メモ
リチャネルインターフェース２０２を通じて前記ＤＲＡ
Ｍ２３０の当該番地に対するリードコマンドバケットを
送出する。このとき、更に当該番地の後続の１６バイト
を読み出すカラムパケットも送出する。前記ＤＲＡＭ２
３０はこれらリードコマンドに呼応し、既定の遅延時間
の後、当該連続番地に格納している合計３２バイトのデ
ータを順次チャネル上に送出する。

【００１９】前記メモリコントローラ２００は前記チャ
ネル上に送出された３２バイトのデータを前記メモリチ
ャネルインターフェース２０２において受け取ると、該
データ中前半の１６バイトをシステムバスインターフェ
ース２０３から前記システムバス２１０を介して前記バ
スマスタ２２０に送信する。

【００２０】一方、後半の１６バイトについてはその先
頭アドレス‘ｈ００１３０番地と共に前記プリフェッチ
バッファ２０５に格納するとともに、プリフェッチバッ
ファ２０５の内容が有効であることを示す有効フラグを
立てる。その後、再び前記バスマスタ２２０よりアドレ
ス‘ｈ００１３０番地（‘ｈは１６進数を表す）から
‘ｈ００１３ｆ番地までに格納されている１６バイトの
データに対するリードアクセス要求があった場合、直ち
に前記プリフェッチバッファ２０５内の１６バイトのデ
ータを前記システムバスインターフェース２０３から前
記システムバス２１０を介して前記バスマスタ２２０に
送信する。このようにしてメモリアクセスの効率を高め
るとともに、リードレイテンシを大幅に減少させること
ができる。

【００２１】もし、リードアクセスが生じて任意のアド
レスのデータを前記プリフェッチバッファ２０５に格納
した後、同一アドレスに対してライトアクセスが生じた
場合、前記メモリコントローラ２００は前記プリフェッ
チバッファ２０５の保持する内容を無効化する。前記例
においては‘ｈ００１３０番地〜‘ｈ００１３ｆ番地ま
での連続する１６バイトのデータをプリフェッチバッフ
ァ２０５に格納した後、バスマスタ２２２が同一アドレ
ス範囲或はこのアドレス範囲と重複するアドレス範囲に
対するライト要求を発行した場合、メモリコントローラ
２００はプリフェッチバッファ２０５内の前記有効フラ
グを直ちにリセットする。このようにして古いデータが
バスマスタに返されるのを防ぎ、データの一貫性を保つ
ことができる。

【００２２】

【発明が解決しようとする課題】上述のようにメモリコ
ントローラにプリフェッチバッファを付加する場合、多
くのエントリ（バッファに格納するアドレスとデータの
対）を備えると回路規模が増大してしまう。そのため、
前記例においては１エントリのみを備えている。このと
き、１つのバスマスタのみ存在し、該マスタが局所的に
データをアクセスする場合にはプリフェッチバッファは
有効に機能するが、もしバスマスクが複数存在し、それ
らが交互に異なったアドレス範囲のデータをアクセスす
る場合、プリフェッチバッファの内容が参照される前に
置き換えられる状況が頻繁に生じ、プリフェッチバッフ
ァの有効性が損なわれてしまう。

【００２３】例として、図３に２つのバスマスタ２２
０’と２２２’がそれぞれ‘ｈ１００２０番地〜‘ｈ１
０ｆｆｆ番地までと‘ｈ８ａ５０番地〜‘ｈ８ｃ７ｆ番
地までのアドレス範囲を連続的に１６バイト毎にリード
する場合を示す。第１サイクルからバスマスタ２２０が
‘ｈ１００２０番地〜‘ｈ１００２ｆ番地までの１６バ
イトのデータに対するリードアクセス要求を発行してい
る。この結果として第５サイクルにはプリフェッチバッ
ファ２０５には‘ｈ１００３０番地〜‘ｈ１００３ｆ番
地までの１６バイトのデータが格納される。

【００２４】次いで、第６サイクルにおいてバスマスタ
２２３が‘ｈ８ａ４０番地〜‘ｈ８ａ４ｆ番地までの１
６バイトのデータに対するリードアクセス要求を発行し
ている。これにより第１０サイクルには、プリフェッチ
バッファ２０５は以前のデータを全く参照されることな
く‘ｈ８ａ５０番地〜‘ｈ８ａ５ｆ番地までの１６バイ
トのデータに置き換えられてしまう。

【００２５】その後、第１１サイクルでバスマスタ２２
０が前回リードしたデータに続く‘ｈ１００３０番地〜
‘ｈ１００３ｆ番地までの１６バイトのデータに対する
リードアクセス要求を発行する。このアドレスに対応す
るデータはプリフェッチバッファ２０５に既に存在しな
いため、再びメモリから読み出されることになり、第１
５サイクルにはプリフェッチバッファ２０５の内容は後
続アドレス‘ｈ１００４０番地〜‘ｈ１００４ｆ番地ま
での１６バイトのデータに置き換えられる。

【００２６】第１６サイクルにおいて、バスマスタ２２
３が前回リードしたデータに続く‘ｈ８ａ５０番地〜
‘ｈ８ａ５ｆ番地までの１６バイトのデータに対するリ
ードアクセス要求を発行する。このアドレスに対応する
データも最早プリフェッチバッファ２０５内には存在し
ないため、再びメモリから読み出されなければならな
い。このように複数のバスマスタが同時に動作する場
合、少数のエントリのみ備えるプリフェッチバッファは
有効に機能できない。

【００２７】本発明は上記問題に鑑みてなされたもの
で、その目的とする処は、アクセス効率とプリフェッチ
バッファの有効性の向上を図ることができるメモリ制御
装置を提供することにある。

【００２８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のマスタと接続し他方でメモリバス
を介してメモリデバイスと接続し、前記複数のマスタか
らの要求に応じて前記メモリデバイスに対して書き込ん
で読み出し動作を行うメモリ制御装置において、先行読
み出し動作を行ってその結果を保持するプリフェッチバ
ッファと、アドレス範囲を指定する手段と、読み出し要
求アドレスとアドレス範囲指定手段の保持する情報とを
比較する手段とを設け、読み出し要求アドレスが前記ア
ドレス範囲指定手段によって指定された範囲内にある場
合にのみ前記先行読み出し動作の結果を前記プリフェッ
チバッファに格納するよう制御することを特徴とする。

【００２９】

【発明の実施の形態】以下に本発明の実施の形態を図４
〜図６に基づいて説明する。

【００３０】以下、比較のため図２と同一の構成要素に
ついては番号に’を付けて示している。

【００３１】図４が図２と異なるのは、２０７のアドレ
ス範囲指定レジスタと２０８の比較器が追加されている
点である。前記アドレス範囲指定レジスタ２０７は指定
するアドレス範囲の下限値と上限値を１組又は複数組保
持するレジスタである。前記比較器２０８は図６に示す
ように２つのコンパレータとそれらの出力をＡＮＤする
ゲートを前記アドレス範囲指定レジスタ２０７で指定さ
れるアドレス範囲の紙数分を持ち、更にそれらの出力を
ＯＲするゲートから構成される。本実施の形態では、読
み出し動作時におけるアドレスがアドレス範囲指定レジ
スタ２０７によって指定されるアドレス範囲と比較器２
０８により比較され、その範囲内にある場合のみプリフ
ェッチバッファ２０５’の内容を置き換えることが可能
になる。

【００３２】今、２つのバスマスタ２２０’と２２２’
がそれぞれ‘ｈ１００２０番地〜‘ｈ１０ｆｆ番地まで
と‘ｈ８ａ５０番地〜‘ｈ８ｃ７ｆ番地までのアドレス
範囲を連続的に１６バイト毎にリードし、又、前記アド
レス範囲指定レジスタ２０７に連続した１つのアドレス
範囲‘ｈ１００００〜‘ｈ２０００を設定した場合を例
としてシステムバス上の動作例を図５に説明する。

【００３３】第１サイクルからバスマスタ２２０’が
‘ｈ１００２０番地〜‘ｈ１００２ｆ番地までの１６バ
イトのデータに対するリードアクセス要求を発行してい
る。メモリコントローラ２００’はこのアドレスと前記
アドレス範囲指定レジスタ２０７で指定されるアドレス
範囲の下限‘ｈ１００００と上限‘ｈ２００００が前記
比較器２０８において比較された結果から、この読み出
し動作によりプリフェッチバッファ２０５’の内容を置
き換えるよう制御する。結果として第５サイクルにはプ
リフェッチバッファ２０５’に前記リードアクセスにお
いて要求されたアドレス‘ｈ１００２０番地から‘ｈ１
００２ｆ番地に続く‘ｈ１００３０番地〜‘ｈ１００３
ｆ番地までの１６バイトのデータが格納される。

【００３４】次いで第６サイクルからバスマスタ２２
３’が‘ｈ８ａ５０番地〜‘ｈ８ａ５ｆ番地までの１６
バイトのデータに対するリードアクセス要求を発行して
いる。メモリコントローラ２００’はこのアドレスと前
記アドレス範囲指定レジスタ２０７で指定されるアドレ
ス範囲の下限‘ｈ１００００と上限‘ｈ２００００が前
記比較器２０８において比較された結果から、今度はこ
の読み出し動作によりプリフェッチバッファ２０５’の
内容を置き換えないように制御する。その結果このリー
ドアクセスによってはプリフェッチバッファ２０５’の
内容に変化はない。

【００３５】その後、第１１サイクルからバスマスタ２
２０’が前回リードしたデータに続く‘ｈ１００３０番
地〜‘ｈ１００３ｆ番地までの１６バイトのデータに対
するリードアクセス要求を発行する。前記従来例とは異
なり、このアドレスに対応するデータはプリフェッチバ
ッファ２０５’に尚存在するため、第１２サイクルでそ
の内容が直ちにシステムバス２１０’を通じてバスマス
タ２２０’に渡される。

【００３６】第１４サイクルからバスマスタ２２０’が
前回リードしたデータに続く‘ｈ１００４０番地〜‘ｈ
１００４ｆ番地までの１６バイトのデータに対するリー
ドアクセス要求を発行している。この結果、第１８サイ
クルにはプリフェッチバッファ２０５’は‘ｈ１００５
０番地〜‘ｈ１００５ｆ番地までの１６バイトのデータ
に置き換えられる。以降同様にして、バスマスタ２２
０’が読み出しを要求するアドレス範囲のみがプリフェ
ッチバッファの内容を置き換えることができるため、バ
スマスタ２２０’はプリフェッチバッファの機能を有効
に利用できる。

【００３７】又、第１９サイクルからバスマスタ２２
２’が‘ｈ１００４０番地〜‘ｈ１００５ｆ番地まで３
２バイトのデータをライトしている。このライトは現在
プリフェッチバッファに保持されているアドレス範囲を
包含するため、メモリコントローラ２００’はこれら３
２バイトのデータを指定されたアドレスにライトするパ
ケットをメモリチャネルに発行すると同時に有効フラグ
をクリアすることによりプリフェッチバッファ２０５’
の内容を無効化する。

【００３８】第２２サイクルからバスマスタ２２０’が
前回リードしたデータに続く‘ｈ１００５０番地〜‘ｈ
１００５ｆ番地までの１６バイトのデータに対するリー
ドアクセス要求を発行するが、プリフェッチバッファ２
０５’の内容は既に無効化されているため、このリード
アクセスはＤＲＡＭからデータを読み出す。従って、古
いデータがバスマスタ２２０’に渡されることはない。

【００３９】以上、本実施の形態ではプリフェッチバッ
ファの持つエントリ数が１の場合について説明したが、
勿論、任意の数のエントリ数の場合にも本発明が適用で
きることは言うまでもない。

【００４０】又、本実施の形態においては、プリフェッ
チバッファに格納されるデータは、バスマスクによりリ
ード要求があったアドレスの後続アドレスに格納されて
いるデータとしているが、リード要求のあった該アドレ
スのデータを含む３２バイト単位のブロック毎としても
良い。又、本実施の形態では、リード要求のあったアド
レスのデータはプリフェッチバッファに格納していない
が、これを含む３２バイトのデータ全てを格納するよう
にしても良い。

【００４１】本実施の形態では、説明の簡単のため３２
バイト及び１６バイト単位でのリード・ライトアクセス
のみを示しているが、より小さいサイズでアクセスして
も良いことは言うまでもない。その場合、３２バイト境
界から該アクセスデータを含む３２バイトのデータを同
時にリードし、プリフェッチバッファに格納すれば良
い。

【００４２】本実施の形態においては、プリフェッチバ
ッファの保持するデータと重複するアドレス範囲へのラ
イトが生じた場合、プリフェッチバッファの内容を無効
化するようにしているが、勿論、ライトされるデータと
入れ替えるようにしても良い。

【００４３】又、本実施の形態においては、ＤＲＡＭと
してダイレクトＲＤＲＡＭを用いる場合を例とし、３２
バイト単位の転送時にバンド幅が最大になる場合を示し
たが、勿論、その他どのような種類のＤＲＡＭ或は記憶
デバイスにおいても、任意の好適な転送サイズにおいて
本発明が適用できることは言うまでもない。

【００４４】本実施の形態においては、プリフェッチバ
ッファの内容を置き換え可能なアドレス範囲を設定する
場合を説明したが、勿論、置き換え不可能なアドレス範
囲を設定するようにしても良い。又、アドレス範囲をレ
ジスタに設定するのではなく固定した場合にも本発明を
適用できることは言うまでもない。

【００４５】

【発明の効果】以上の説明で明らかなように、本発明に
よれば、複数のマスタと接続し他方でメモリバスを介し
てメモリデバイスと接続し、前記複数のマスタからの要
求に応じて前記メモリデバイスに対して書き込んで読み
出し動作を行うメモリ制御装置において、先行読み出し
動作を行ってその結果を保持するプリフェッチバッファ
と、アドレス範囲を指定する手段と、読み出し要求アド
レスとアドレス範囲指定手段の保持する情報とを比較す
る手段とを設け、読み出し要求アドレスが前記アドレス
範囲指定手段によって指定された範囲内にある場合にの
み前記先行読み出し動作の結果を前記プリフェッチバッ
ファに格納するよう制御するようにしたため、アクセス
効率とプリフェッチバッファの有効性の向上を図ること
ができるという効果が得られる。

【図面の簡単な説明】

【図１】ダイレクトＲＡＭバスチャネル上のメモリアク
セスプロトコルの一例を説明するための図である。

【図２】従来例におけるメモリコントローラの構成とそ
れを含むシステムを説明する図である。

【図３】従来例におけるシステムバス上のリード・ライ
トアクセスのタイミング及びプリフェッチバッファの内
容を説明するタイミング図である。

【図４】本発明の実施の形態を説明するための図であ
る。

【図５】本発明の実施の形態に係るシステムバス上のリ
ード・ライトアクセスのタイミング及びプリフェッチバ
ッファの内容を説明するタイミング図である。

【図６】図４における比較器の構成図である。

【符号の説明】

２００ メモリ制御装置 ２０１ 制御回路 ２０２ メモリチャンネルインターフェース回
路 ２０３ システムバスインターフェース回路 ２０４ バッファ ２０５ プリフェッチバッファ ２１０ システムバス ２２０〜２２３ バスマスタ ２３０〜２３３ ＤＲＡＭ ２４１ データ信号線 ２４２ ロウ信号線 ２４３ カラム信号線 ２４４，２４５ クロック信号線

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のマスタと接続し他方でメモリバス
   を介してメモリデバイスと接続し、前記複数のマスタか
   らの要求に応じて前記メモリデバイスに対して書き込ん
   で読み出し動作を行うメモリ制御装置において、 先行読み出し動作を行ってその結果を保持するプリフェ
   ッチバッファと、アドレス範囲を指定する手段と、読み
   出し要求アドレスとアドレス範囲指定手段の保持する情
   報とを比較する手段とを設け、読み出し要求アドレスが
   前記アドレス範囲指定手段によって指定された範囲内に
   ある場合にのみ前記先行読み出し動作の結果を前記プリ
   フェッチバッファに格納するよう制御することを特徴と
   するメモリ制御装置。
2. 【請求項２】 前記アドレス範囲指定手段は、指定する
   アドレス範囲が可変であることを特徴とする請求項１記
   載のメモリ制御装置。
3. 【請求項３】 前記複数のマスタとは共有バスを介して
   接続することを特徴とする請求項１記載のメモリ制御装
   置。
4. 【請求項４】 前記先行読み出し動作は、前記マスタか
   らの要求に対するメモリデバイスからの読み出し動作に
   伴って同時に行うことを特徴とする請求項１記載のメモ
   リ制御装置。
5. 【請求項５】 前記プリフェッチバッファは、データと
   該データのアドレス及び有効フラグから成る情報を１又
   は複数組格納することを特徴とする請求項１記載のメモ
   リ制御装置。
6. 【請求項６】 前記マスタからの読み出し要求時にアド
   レスとプリフェッチバッファに格納されているデータの
   アドレス情報及び有効フラグを比較し、可能な場合には
   プリフェッチバッファに格納されているデータを前記マ
   スタのリードデータとして返し、不可能な場合には前記
   アドレス範囲指定手段で指定されるアドレス範囲内にあ
   った場合に先読み動作を行ってプリフェッチバッファに
   格納するよう制御することを特徴とする請求項５記載の
   メモリ制御装置。
7. 【請求項７】 前記マスタからの書き込み要求時にはア
   ドレスとプリフェッチバッファに格納されているデータ
   のアドレス情報とを比較し、必要に応じて前記有効フラ
   グを無効な状態に変えることを特徴とする請求項５記載
   のメモリ制御装置。