JP2003168761A - 半導体装置 - Google Patents
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 多層の配線層を有するパッケージ基板を備え
る半導体装置において、配線層における配線容量の増大
を抑制するとともに、配線層における自己インダクタン
スの増大を抑制する。 【解決手段】 パッケージ基板１には、絶縁基板１０の
両面に形成された第１及び第２の配線層を有し、第１の
配線層に信号配線が形成され、第２の配線層１２に電源
配線が形成され、第１及び第２の配線層が絶縁層を貫通
するビア１２１，１２２によって相互に電気接続され
る。第２の配線層１２の電源配線は、第２の電源配線
（ＶＣＣ２）１２４が複数の島状領域に分割形成され、
隣接する島状領域の間に第３の電源配線（ＧＮＤ配線）
１２５の接続経路１２５ａが形成される。
る半導体装置において、配線層における配線容量の増大
を抑制するとともに、配線層における自己インダクタン
スの増大を抑制する。 【解決手段】 パッケージ基板１には、絶縁基板１０の
両面に形成された第１及び第２の配線層を有し、第１の
配線層に信号配線が形成され、第２の配線層１２に電源
配線が形成され、第１及び第２の配線層が絶縁層を貫通
するビア１２１，１２２によって相互に電気接続され
る。第２の配線層１２の電源配線は、第２の電源配線
（ＶＣＣ２）１２４が複数の島状領域に分割形成され、
隣接する島状領域の間に第３の電源配線（ＧＮＤ配線）
１２５の接続経路１２５ａが形成される。
Description
【０００１】
【発明の属する技術分野】本発明はパッケージ基板に半
導体チップを搭載した表面実装用のボール・グリッド・
アレイ（ＢＧＡ）パッケージ構造の半導体装置に関し、
特にパッケージの薄型化を図るとともに、製造コストの
低減及び、受注から製品完成までの時間である製造ＴＡ
Ｔ（ターン・アラウンド・タイム）の短縮を図った半導
体装置に関するものである。
導体チップを搭載した表面実装用のボール・グリッド・
アレイ（ＢＧＡ）パッケージ構造の半導体装置に関し、
特にパッケージの薄型化を図るとともに、製造コストの
低減及び、受注から製品完成までの時間である製造ＴＡ
Ｔ（ターン・アラウンド・タイム）の短縮を図った半導
体装置に関するものである。
【０００２】
【従来の技術】従来のこの種の半導体装置は、パッケー
ジ基板、あるいはパッケージ基板に一体化したヒートシ
ンクに半導体チップを搭載し、パッケージ基板に設けた
配線に半導体チップを電気接続した上で、当該半導体チ
ップ及びその周囲を樹脂等により封止する構成とされて
いる。前記パッケージ基板は多層配線構造に形成されて
おり、その表面、あるいはヒートシンクが存在しない場
合にはその裏面等に半田ボール等のボール電極をアレイ
状に配置し、当該ボール電極には多層配線を介して前記
半導体チップへの電気接続を行っている。そして、当該
半導体装置は、前記ボール電極を利用して実装基板に対
して表面実装を行うように構成されている。
ジ基板、あるいはパッケージ基板に一体化したヒートシ
ンクに半導体チップを搭載し、パッケージ基板に設けた
配線に半導体チップを電気接続した上で、当該半導体チ
ップ及びその周囲を樹脂等により封止する構成とされて
いる。前記パッケージ基板は多層配線構造に形成されて
おり、その表面、あるいはヒートシンクが存在しない場
合にはその裏面等に半田ボール等のボール電極をアレイ
状に配置し、当該ボール電極には多層配線を介して前記
半導体チップへの電気接続を行っている。そして、当該
半導体装置は、前記ボール電極を利用して実装基板に対
して表面実装を行うように構成されている。
【０００３】ところで、最近の半導体チップを搭載して
いる半導体装置では、ＶＣＣ１，ＶＣＣ２の２つの電源
配線、例えばＶＣＣ＝３．３Ｖ，ＶＣＣ＝１．８Ｖで駆
動するものが開発されており、ＶＳＳ電源の併せて３つ
の電源配線が必要とされている。そのため、従来の半導
体装置では、パッケージ基板を４層の配線構造とした構
造が提供されている。図８はその一例の概略構成を示す
断面図である。パッケージ基板１Ｃは絶縁層１０５，１
０６，１０７を介して表面から第１の配線層１０１、第
２の配線層１０２、第３の配線層１０３、第４の配線層
１０４が形成されており、絶縁性接着剤等１０８により
ヒートシンク２の表面上に一体的に接続されている。第
１の配線層１０１は信号配線と電源配線の一部が形成さ
れ、さらに格子状に配列したボール電極パッドが形成さ
れており、このボール電極パッドには半田ボール等の表
面実装用のボール電極６が接続されている。また、第２
の配線層１０２にはＶＳＳ電源配線（一般にはＧＮＤ配
線として構成されるので、以降はＧＮＤ配線と称するこ
とにする）が形成され、第３の配線層１０３にはＶＣＣ
１の電源配線が形成され、第４の配線層１０４にはＶＣ
Ｃ２の電源配線が形成され、前記各絶縁膜層１０５〜１
０７を厚さ方向に貫通して形成されたビア１０９によっ
て、前記第１ないし第４の配線層１０１〜１０４は相互
に電気接続されている。そして、前記パッケージ基板１
Ｃに設けた中央の開口内において前記ヒートシンク２上
にマウントされた半導体チップ３と第１の配線層１０１
とがボンディングワイヤ４により電気接続され、その上
で当該半導体チップ３やボンディングワイヤ４が樹脂５
により封止されている。
いる半導体装置では、ＶＣＣ１，ＶＣＣ２の２つの電源
配線、例えばＶＣＣ＝３．３Ｖ，ＶＣＣ＝１．８Ｖで駆
動するものが開発されており、ＶＳＳ電源の併せて３つ
の電源配線が必要とされている。そのため、従来の半導
体装置では、パッケージ基板を４層の配線構造とした構
造が提供されている。図８はその一例の概略構成を示す
断面図である。パッケージ基板１Ｃは絶縁層１０５，１
０６，１０７を介して表面から第１の配線層１０１、第
２の配線層１０２、第３の配線層１０３、第４の配線層
１０４が形成されており、絶縁性接着剤等１０８により
ヒートシンク２の表面上に一体的に接続されている。第
１の配線層１０１は信号配線と電源配線の一部が形成さ
れ、さらに格子状に配列したボール電極パッドが形成さ
れており、このボール電極パッドには半田ボール等の表
面実装用のボール電極６が接続されている。また、第２
の配線層１０２にはＶＳＳ電源配線（一般にはＧＮＤ配
線として構成されるので、以降はＧＮＤ配線と称するこ
とにする）が形成され、第３の配線層１０３にはＶＣＣ
１の電源配線が形成され、第４の配線層１０４にはＶＣ
Ｃ２の電源配線が形成され、前記各絶縁膜層１０５〜１
０７を厚さ方向に貫通して形成されたビア１０９によっ
て、前記第１ないし第４の配線層１０１〜１０４は相互
に電気接続されている。そして、前記パッケージ基板１
Ｃに設けた中央の開口内において前記ヒートシンク２上
にマウントされた半導体チップ３と第１の配線層１０１
とがボンディングワイヤ４により電気接続され、その上
で当該半導体チップ３やボンディングワイヤ４が樹脂５
により封止されている。
【０００４】この従来の半導体装置では、ＶＣＣ１電源
配線、ＶＣＣ２電源配線、ＧＮＤ配線をそれぞれ独立し
た第２ないし第４の配線層１０２〜１０４で構成するこ
とにより、各配線層における配線容量を低減し、またそ
の一方で第２の配線層１０２で構成されるＧＮＤ配線の
面積を大きくすることでＧＮＤ配線における自己インダ
クタンスを低減し、半導体装置の電気的な特性の改善を
図っている。
配線、ＶＣＣ２電源配線、ＧＮＤ配線をそれぞれ独立し
た第２ないし第４の配線層１０２〜１０４で構成するこ
とにより、各配線層における配線容量を低減し、またそ
の一方で第２の配線層１０２で構成されるＧＮＤ配線の
面積を大きくすることでＧＮＤ配線における自己インダ
クタンスを低減し、半導体装置の電気的な特性の改善を
図っている。
【０００５】しかしながら、この従来の半導体装置で
は、パッケージ基板が４層の多層配線構造をしているた
め、パッケージ基板の厚さが大きく、薄型の半導体装置
を実現する上での障害になる。また、パッケージ基板を
製造する際に４つの配線層を形成するための工数が多
く、パッケージ基板ないし半導体装置の製造コストが高
いものになる。また、受注してから製品を出荷するまで
のＴＡＴも長くなるという問題が生じる。
は、パッケージ基板が４層の多層配線構造をしているた
め、パッケージ基板の厚さが大きく、薄型の半導体装置
を実現する上での障害になる。また、パッケージ基板を
製造する際に４つの配線層を形成するための工数が多
く、パッケージ基板ないし半導体装置の製造コストが高
いものになる。また、受注してから製品を出荷するまで
のＴＡＴも長くなるという問題が生じる。
【０００６】このような問題に鑑み、パッケージ基板を
２層の配線構造とすることが考えられた。例えば、特開
平１１−２０４６８８号公報には、絶縁基板の表面と裏
面にそれぞれ配線層を形成し、表面配線層には信号配
線、ＶＣＣ電源配線、及びＧＮＤ配線の一部を形成し、
裏面配線層には信号配線、ＧＮＤ配線、及び電極パッド
を形成し、両配線層をビアによって電気接続している。
そして、絶縁基板の表面上に半導体チップをマウント
し、当該半導体チップと表面の配線層とを電気接続して
樹脂封止するとともに、裏面の電極パッドにはボール電
極を接続した構成となっている。また、特開２００１−
５３１９７号公報も基本的には同じであり、基板には絶
縁層を挟んで第１及び第２の配線層を形成しており、第
１の配線層には信号ライン、第１電力ライン、第２電極
ラインを形成し、第２の配線層には電極パッドを形成し
てボール電極を接続した構成となっている。このよう
に、パッケージ基板を２層の配線構造とすることで、パ
ッケージ基板を製造する際の工程が削減でき、製造コス
トの低減、及び製造ＴＡＴの短縮が実現できることにな
る。
２層の配線構造とすることが考えられた。例えば、特開
平１１−２０４６８８号公報には、絶縁基板の表面と裏
面にそれぞれ配線層を形成し、表面配線層には信号配
線、ＶＣＣ電源配線、及びＧＮＤ配線の一部を形成し、
裏面配線層には信号配線、ＧＮＤ配線、及び電極パッド
を形成し、両配線層をビアによって電気接続している。
そして、絶縁基板の表面上に半導体チップをマウント
し、当該半導体チップと表面の配線層とを電気接続して
樹脂封止するとともに、裏面の電極パッドにはボール電
極を接続した構成となっている。また、特開２００１−
５３１９７号公報も基本的には同じであり、基板には絶
縁層を挟んで第１及び第２の配線層を形成しており、第
１の配線層には信号ライン、第１電力ライン、第２電極
ラインを形成し、第２の配線層には電極パッドを形成し
てボール電極を接続した構成となっている。このよう
に、パッケージ基板を２層の配線構造とすることで、パ
ッケージ基板を製造する際の工程が削減でき、製造コス
トの低減、及び製造ＴＡＴの短縮が実現できることにな
る。
【０００７】
【発明が解決しようとする課題】しかしながら、前記各
公報に記載の技術では、次のような問題が生じることが
明らかにされている。前者の公報の技術では、電源配線
が単一のＶＣＣ電源配線を対象としたものであり、本発
明において適用しようとするようなＶＣＣ１とＶＣＣ２
のように異なる電位の電源配線を考慮していない。その
ため、本発明において実現しようとする半導体装置のよ
うに、信号配線と、ＶＣＣ１電源配線、ＶＣＣ２電源配
線、及びＧＮＤ配線を一つの面に配設すると、各配線の
配線幅が狭くなり、各配線における容量の増大を生じ
る。また、この技術は、信号配線やＶＣＣ電源配線を除
く領域をＧＮＤ配線とする構成であるため、信号配線や
ＶＣＣ電源配線の面積が増大し、特にこれら配線を配置
する配線用ブロックの面積が大きくなったときには、こ
れらの配線用ブロックによってＧＮＤ配線が分断される
ことになり、当該配線用ブロックが配置される領域にお
けるＧＮＤ配線の自己インダクタンスの増大をまねくこ
とになる。
公報に記載の技術では、次のような問題が生じることが
明らかにされている。前者の公報の技術では、電源配線
が単一のＶＣＣ電源配線を対象としたものであり、本発
明において適用しようとするようなＶＣＣ１とＶＣＣ２
のように異なる電位の電源配線を考慮していない。その
ため、本発明において実現しようとする半導体装置のよ
うに、信号配線と、ＶＣＣ１電源配線、ＶＣＣ２電源配
線、及びＧＮＤ配線を一つの面に配設すると、各配線の
配線幅が狭くなり、各配線における容量の増大を生じ
る。また、この技術は、信号配線やＶＣＣ電源配線を除
く領域をＧＮＤ配線とする構成であるため、信号配線や
ＶＣＣ電源配線の面積が増大し、特にこれら配線を配置
する配線用ブロックの面積が大きくなったときには、こ
れらの配線用ブロックによってＧＮＤ配線が分断される
ことになり、当該配線用ブロックが配置される領域にお
けるＧＮＤ配線の自己インダクタンスの増大をまねくこ
とになる。
【０００８】一方、後者の公報の技術では、信号配線、
ＶＣＣ１電源配線、及びＶＣＣ２電源配線を一つの配線
層に形成しているが、ＧＮＤ配線が存在しておらず、同
じ配線層にＧＮＤ配線を形成したときには前者と同様に
各配線の配線幅が狭くなり、容量の増大を生じることに
なる。また、この場合においても、信号配線や電源配線
を配設した他の領域にＧＮＤ配線を形成することになる
ため、これら信号配線や電源配線を配設した領域におい
てＧＮＤ配線が分断された状態で形成されることにな
り、ＧＮＤ配線の自己インダクタンスの増大をまねくこ
とになる。
ＶＣＣ１電源配線、及びＶＣＣ２電源配線を一つの配線
層に形成しているが、ＧＮＤ配線が存在しておらず、同
じ配線層にＧＮＤ配線を形成したときには前者と同様に
各配線の配線幅が狭くなり、容量の増大を生じることに
なる。また、この場合においても、信号配線や電源配線
を配設した他の領域にＧＮＤ配線を形成することになる
ため、これら信号配線や電源配線を配設した領域におい
てＧＮＤ配線が分断された状態で形成されることにな
り、ＧＮＤ配線の自己インダクタンスの増大をまねくこ
とになる。
【０００９】本発明の目的は、配線における配線容量の
増大を抑制する一方で、ＧＮＤ配線、ＶＣＣ１及びＶＣ
Ｃ２電源配線における自己インダクタンスの増大を抑制
すると共に各電源配線の自己インダクタンスを平準化す
ることが可能な半導体装置を提供するものである。
増大を抑制する一方で、ＧＮＤ配線、ＶＣＣ１及びＶＣ
Ｃ２電源配線における自己インダクタンスの増大を抑制
すると共に各電源配線の自己インダクタンスを平準化す
ることが可能な半導体装置を提供するものである。
【００１０】
【課題を解決するための手段】本発明は、絶縁基板の両
面に形成された第１及び第２の配線層を有し、少なくと
も第２の配線層に電源配線が形成され、第１及び第２の
配線層が絶縁基板を貫通するビアによって相互に電気接
続されたパッケージ基板を備える半導体装置において、
電源配線は第１ないし第３の電源配線を有し、第２と第
３の電源配線が複数の島状領域に分割形成され、第２の
電源配線は第３の電源配線の島状領域の中に複数に分割
形成されていると共に、複数の第２の電源配線に隣接す
るように前記第３の電源配線の接続経路が配設されてお
り、第３の電源配線は第１の電源配線によって包囲され
ていることを特徴とする。例えば、本発明のパッケージ
基板は矩形に形成されており、第２又は第３の電源配線
はパッケージ基板の角部及び４つの各辺に沿う１以上の
箇所において周方向に分割された複数の島状領域とさ
れ、第３の電源配線の接続経路はパッケージ基板の内周
側と外周側とを接続する方向に延長される構成とするこ
とが好ましい。
面に形成された第１及び第２の配線層を有し、少なくと
も第２の配線層に電源配線が形成され、第１及び第２の
配線層が絶縁基板を貫通するビアによって相互に電気接
続されたパッケージ基板を備える半導体装置において、
電源配線は第１ないし第３の電源配線を有し、第２と第
３の電源配線が複数の島状領域に分割形成され、第２の
電源配線は第３の電源配線の島状領域の中に複数に分割
形成されていると共に、複数の第２の電源配線に隣接す
るように前記第３の電源配線の接続経路が配設されてお
り、第３の電源配線は第１の電源配線によって包囲され
ていることを特徴とする。例えば、本発明のパッケージ
基板は矩形に形成されており、第２又は第３の電源配線
はパッケージ基板の角部及び４つの各辺に沿う１以上の
箇所において周方向に分割された複数の島状領域とさ
れ、第３の電源配線の接続経路はパッケージ基板の内周
側と外周側とを接続する方向に延長される構成とするこ
とが好ましい。
【００１１】本発明を適用する半導体装置では、第３の
電源配線はＧＮＤ（接地）配線であり、第１及び第２の
電源配線はそれぞれＧＮＤ電位以外の互いに異なる電位
の配線として構成される。また、第３の電源配線の接続
経路はパッケージ基板の内周側に配設されたビアと外周
側に配設されたビアとを接続する接続経路として構成す
る。
電源配線はＧＮＤ（接地）配線であり、第１及び第２の
電源配線はそれぞれＧＮＤ電位以外の互いに異なる電位
の配線として構成される。また、第３の電源配線の接続
経路はパッケージ基板の内周側に配設されたビアと外周
側に配設されたビアとを接続する接続経路として構成す
る。
【００１２】また、本発明にかかるパッケージ基板を用
いて構成した半導体装置の最も好ましい形態として、パ
ッケージ基板は中央に開口を有するとともに、第２の配
線層の側の面には当該開口内において半導体チップがマ
ウント可能なヒートシンクが一体的に取着可能とされ、
第１の配線層は半導体チップに電気接続されるボンディ
ングパッドが設けられるとともに、外部接続用のボール
電極が配設されている構成とする。
いて構成した半導体装置の最も好ましい形態として、パ
ッケージ基板は中央に開口を有するとともに、第２の配
線層の側の面には当該開口内において半導体チップがマ
ウント可能なヒートシンクが一体的に取着可能とされ、
第１の配線層は半導体チップに電気接続されるボンディ
ングパッドが設けられるとともに、外部接続用のボール
電極が配設されている構成とする。
【００１３】本発明の半導体装置によれば、第１と第２
の電源配線はＧＮＤ配線としての第３の電源配線に隣接
されることになるため、第１と第２の電源配線はＧＮＤ
配線に隣合って配設されることになり、各電源配線にお
ける配線容量を低減することが可能になる。特に、島状
領域に分割された電源配線は周囲がＧＮＤ配線に囲まれ
るため、配線容量の低減効果が高いものとなる。また、
ＧＮＤ配線としての第３の電源配線は、パッケージ基板
の内周側と外周側に接続されるビアを、第１又は第２の
分割した島状領域の間に形成される接続経路を通して最
短距離で接続することができるため、第３の電源配線に
おける自己インダクタンスを抑制することができる。こ
れにより、パッケージ基板の製造を容易なものとし、製
造コストの低減及び製造ＴＡＴの短縮を実現する。
の電源配線はＧＮＤ配線としての第３の電源配線に隣接
されることになるため、第１と第２の電源配線はＧＮＤ
配線に隣合って配設されることになり、各電源配線にお
ける配線容量を低減することが可能になる。特に、島状
領域に分割された電源配線は周囲がＧＮＤ配線に囲まれ
るため、配線容量の低減効果が高いものとなる。また、
ＧＮＤ配線としての第３の電源配線は、パッケージ基板
の内周側と外周側に接続されるビアを、第１又は第２の
分割した島状領域の間に形成される接続経路を通して最
短距離で接続することができるため、第３の電源配線に
おける自己インダクタンスを抑制することができる。こ
れにより、パッケージ基板の製造を容易なものとし、製
造コストの低減及び製造ＴＡＴの短縮を実現する。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の半導体装置の第１の
実施形態の平面図、図２はＡＡ線断面図である。パッケ
ージ基板１は矩形、ここでは正方形の絶縁基板１０を主
体に構成されており、この絶縁基板１０の表面に第１の
配線層１１が形成され、裏面に第２の配線層１２が形成
されている。また、前記絶縁基板１０の中央には搭載し
ようとする半導体チップよりも若干大きな寸法の矩形の
開口１３が形成されている。そして、前記絶縁基板１０
の表面及び裏面にはソルダレジスト等の絶縁膜１４，１
５が形成され、特に裏面には前記絶縁膜１５を介して前
記パッケージ基板１と同じ外形寸法に形成された金属板
からなるヒートシンク２が図外の接着剤等によって一体
的に接着固定されている。また、前記パッケージ基板１
の中央の開口１３内の前記ヒートシンク２の上面には半
導体チップ３が導電性接着材３２によりマウントされて
おり、当該半導体チップ３の電極３１と前記パッケージ
基板の第１の配線層１１とがボンディングワイヤ４によ
り電気接続されている。その上で、前記半導体チップ３
及びボンディングワイヤ４を含む領域は、前記パッケー
ジ基板１の開口１３を覆うように充填された樹脂５によ
り封止されている。また、この樹脂５により封止されな
い前記第１の配線層１１には後述するように多数個のボ
ール電極パッド１１２が配列されており、当該ボール電
極パッド１１２は前記絶縁膜１４を通して露呈されてい
るとともに、その上には外部接続用の電極としての半田
ボール等からなるボール電極６が一体的に接続されてい
る。以上のように構成された半導体装置は、パッケージ
基板１の表面側を図外の実装基板に対向するように載置
した上で、ボール電極６を当該実装基板に直接的に接続
して、いわゆる面実装を行うことが可能であることは言
うまでもない。
参照して説明する。図１は本発明の半導体装置の第１の
実施形態の平面図、図２はＡＡ線断面図である。パッケ
ージ基板１は矩形、ここでは正方形の絶縁基板１０を主
体に構成されており、この絶縁基板１０の表面に第１の
配線層１１が形成され、裏面に第２の配線層１２が形成
されている。また、前記絶縁基板１０の中央には搭載し
ようとする半導体チップよりも若干大きな寸法の矩形の
開口１３が形成されている。そして、前記絶縁基板１０
の表面及び裏面にはソルダレジスト等の絶縁膜１４，１
５が形成され、特に裏面には前記絶縁膜１５を介して前
記パッケージ基板１と同じ外形寸法に形成された金属板
からなるヒートシンク２が図外の接着剤等によって一体
的に接着固定されている。また、前記パッケージ基板１
の中央の開口１３内の前記ヒートシンク２の上面には半
導体チップ３が導電性接着材３２によりマウントされて
おり、当該半導体チップ３の電極３１と前記パッケージ
基板の第１の配線層１１とがボンディングワイヤ４によ
り電気接続されている。その上で、前記半導体チップ３
及びボンディングワイヤ４を含む領域は、前記パッケー
ジ基板１の開口１３を覆うように充填された樹脂５によ
り封止されている。また、この樹脂５により封止されな
い前記第１の配線層１１には後述するように多数個のボ
ール電極パッド１１２が配列されており、当該ボール電
極パッド１１２は前記絶縁膜１４を通して露呈されてい
るとともに、その上には外部接続用の電極としての半田
ボール等からなるボール電極６が一体的に接続されてい
る。以上のように構成された半導体装置は、パッケージ
基板１の表面側を図外の実装基板に対向するように載置
した上で、ボール電極６を当該実装基板に直接的に接続
して、いわゆる面実装を行うことが可能であることは言
うまでもない。
【００１５】図３は前記パッケージ基板１の表面に形成
した第１の配線層１１の配線のパターンを示す図であ
る。なお、配線のパターンは一部のみを図示している
が、他の部分も同様な構成である。この実施形態では、
絶縁基板１０の中央の開口１３に沿って多数個のボンデ
ィングパッド１１１が配設される。また、絶縁基板１０
の周辺に沿って多数個のボール電極パッド１１２が格子
状、あるいはこれに近い配列パターンに配設されてい
る。そして、これらボンディングパッド１１１とボール
電極パッド１１２には、所要のパターンをした信号配
線、ＶＣＣ１（例えば、３．３Ｖ）電源配線、及びＶＣ
Ｃ２（例えば、１．８Ｖ）電源配線、さらにＧＮＤ配線
等を構成する各種の接続用配線１１３が接続される。
した第１の配線層１１の配線のパターンを示す図であ
る。なお、配線のパターンは一部のみを図示している
が、他の部分も同様な構成である。この実施形態では、
絶縁基板１０の中央の開口１３に沿って多数個のボンデ
ィングパッド１１１が配設される。また、絶縁基板１０
の周辺に沿って多数個のボール電極パッド１１２が格子
状、あるいはこれに近い配列パターンに配設されてい
る。そして、これらボンディングパッド１１１とボール
電極パッド１１２には、所要のパターンをした信号配
線、ＶＣＣ１（例えば、３．３Ｖ）電源配線、及びＶＣ
Ｃ２（例えば、１．８Ｖ）電源配線、さらにＧＮＤ配線
等を構成する各種の接続用配線１１３が接続される。
【００１６】図４は前記パッケージ基板１の裏面の第２
の配線層１２の配線のパターンを示す図である。図３に
示した第１の配線層１１の前記ボンディングパッド１１
１、ボール電極パッド１１２、及び接続用配線１１３を
絶縁基板１０の裏面の第２の配線層１２と所定接続する
ために、前記絶縁基板１０を厚さ方向に貫通したビアが
形成されている。すなわち、中央の開口１３の周囲に沿
った絶縁基板１０の内周側の領域には前記ボンディング
パッド１１１に対応してボンディングパッド用ビア（以
下、内周側ビアと称する）１２１が配設され、外周側の
領域には前記ボール電極パッド１１２に対応してボール
電極パッド用ビア（以下、外周側ビアと称する）１２２
が配設される。なお、各ビアはそれぞれ選択されたビア
に対して配設されるものである。また、前記接続用配線
１１３の中間位置においてもビアが配設されることもあ
るが、ここでは図示は省略している。
の配線層１２の配線のパターンを示す図である。図３に
示した第１の配線層１１の前記ボンディングパッド１１
１、ボール電極パッド１１２、及び接続用配線１１３を
絶縁基板１０の裏面の第２の配線層１２と所定接続する
ために、前記絶縁基板１０を厚さ方向に貫通したビアが
形成されている。すなわち、中央の開口１３の周囲に沿
った絶縁基板１０の内周側の領域には前記ボンディング
パッド１１１に対応してボンディングパッド用ビア（以
下、内周側ビアと称する）１２１が配設され、外周側の
領域には前記ボール電極パッド１１２に対応してボール
電極パッド用ビア（以下、外周側ビアと称する）１２２
が配設される。なお、各ビアはそれぞれ選択されたビア
に対して配設されるものである。また、前記接続用配線
１１３の中間位置においてもビアが配設されることもあ
るが、ここでは図示は省略している。
【００１７】また、絶縁基板１０の外周辺に沿ってＶＣ
Ｃ１電源配線１２３が全周にわたって連続した環状のパ
ターンに形成されている。また、前記ＶＣＣ１電源配線
１２３と前記開口１３の間の領域にはＧＮＤ配線１２５
とＶＣＣ２電源配線１２４が形成されている。ここで、
ＧＮＤ配線１２５は絶縁基板１０の周方向、すなわち角
部及び４つの各辺の中間位置においてそれぞれ分割され
た４つの島状領域に形成されている。また、ＶＣＣ２電
源配線１２４はＧＮＤ配線１２５の島状領域の中にさら
に複数の島状領域に分割されているとともに、それぞれ
分割されたＶＣＣ２電源配線１２４の島状領域間におい
てＧＮＤ配線１２５の一部が存在されることになり、こ
れによりＧＮＤ配線１２５はＶＣＣ２電源配線１２４の
間を通して外周側の領域と内周側の領域とが放射方向に
接続される接続経路１２５ａが形成されることになる。
その上で、前記ＶＣＣ１電源配線１２３、ＶＣＣ２電源
配線１２４、ＧＮＤ配線１２５にはそれぞれ前記内周側
ビア１２１、外周側ビア１２２が接続され、これらのビ
アを通して前記第１の配線層１１に電気接続されてい
る。
Ｃ１電源配線１２３が全周にわたって連続した環状のパ
ターンに形成されている。また、前記ＶＣＣ１電源配線
１２３と前記開口１３の間の領域にはＧＮＤ配線１２５
とＶＣＣ２電源配線１２４が形成されている。ここで、
ＧＮＤ配線１２５は絶縁基板１０の周方向、すなわち角
部及び４つの各辺の中間位置においてそれぞれ分割され
た４つの島状領域に形成されている。また、ＶＣＣ２電
源配線１２４はＧＮＤ配線１２５の島状領域の中にさら
に複数の島状領域に分割されているとともに、それぞれ
分割されたＶＣＣ２電源配線１２４の島状領域間におい
てＧＮＤ配線１２５の一部が存在されることになり、こ
れによりＧＮＤ配線１２５はＶＣＣ２電源配線１２４の
間を通して外周側の領域と内周側の領域とが放射方向に
接続される接続経路１２５ａが形成されることになる。
その上で、前記ＶＣＣ１電源配線１２３、ＶＣＣ２電源
配線１２４、ＧＮＤ配線１２５にはそれぞれ前記内周側
ビア１２１、外周側ビア１２２が接続され、これらのビ
アを通して前記第１の配線層１１に電気接続されてい
る。
【００１８】ここで、前記ＶＣＣ１電源配線１２３は前
記内周側ビア１２１との接続を行うために、絶縁基板１
０の四つの角部において、ほぼ対角線に沿って内周方向
に向けて延長されている。そのため、このＶＣＣ１電源
配線１２３の内周方向に延長された部分において前記Ｇ
ＮＤ配線１２５は周方向に分割されているが、これらの
分割されたＧＮＤ配線は外周側ビア１２２や内周側ビア
１２１を介して接続される第１の配線層１１によって相
互に電気接続されていることは言うまでもない。また、
前記ＶＣＣ２電源配線１２４は、特に絶縁基板１０の四
つの辺に沿った領域においては、少なくとも辺を二分す
る位置、あるいは三分する位置において分割され、この
分割された位置において前述のようにＧＮＤ配線１２５
は内周側と外周側の各領域を直線的、ないしは最も短い
長さで相互に電気接続することが可能な接続経路１２５
ａが形成される。また、この接続経路１２５ａが形成さ
れる位置は、換言すればＧＮＤ配線１２５に接続される
外周側ビア１２２と内周側ビア１２１とを電気接続する
際に、ＧＮＤ配線１２５における自己インダクタンスに
与える影響が大きな配線領域に対して配置するものであ
る。
記内周側ビア１２１との接続を行うために、絶縁基板１
０の四つの角部において、ほぼ対角線に沿って内周方向
に向けて延長されている。そのため、このＶＣＣ１電源
配線１２３の内周方向に延長された部分において前記Ｇ
ＮＤ配線１２５は周方向に分割されているが、これらの
分割されたＧＮＤ配線は外周側ビア１２２や内周側ビア
１２１を介して接続される第１の配線層１１によって相
互に電気接続されていることは言うまでもない。また、
前記ＶＣＣ２電源配線１２４は、特に絶縁基板１０の四
つの辺に沿った領域においては、少なくとも辺を二分す
る位置、あるいは三分する位置において分割され、この
分割された位置において前述のようにＧＮＤ配線１２５
は内周側と外周側の各領域を直線的、ないしは最も短い
長さで相互に電気接続することが可能な接続経路１２５
ａが形成される。また、この接続経路１２５ａが形成さ
れる位置は、換言すればＧＮＤ配線１２５に接続される
外周側ビア１２２と内周側ビア１２１とを電気接続する
際に、ＧＮＤ配線１２５における自己インダクタンスに
与える影響が大きな配線領域に対して配置するものであ
る。
【００１９】以上の構成によれば、ＶＣＣ１電源配線１
２３は絶縁基板１０、すなわちパッケージ基板１の周辺
領域に配設され、ＶＣＣ２電源配線１２４はそれよりも
内周側の領域に島状領域に配設され、これらＶＣＣ１電
源配線１２３とＶＣＣ２電源配線１２４との間にはＧＮ
Ｄ配線１２５が配設されることになる。そのため、ＶＣ
Ｃ１電源配線１２３とＶＣＣ２電源配線１２４はそれぞ
れＧＮＤ配線１２５に隣合って配設されることになり、
各電源配線における配線容量を低減することが可能にな
る。特に、ＶＣＣ２電源配線１２４は複数の島状領域に
分割された上で周囲をＧＮＤ配線１２５に囲まれている
ため、配線容量の低減効果が高いものとなる。
２３は絶縁基板１０、すなわちパッケージ基板１の周辺
領域に配設され、ＶＣＣ２電源配線１２４はそれよりも
内周側の領域に島状領域に配設され、これらＶＣＣ１電
源配線１２３とＶＣＣ２電源配線１２４との間にはＧＮ
Ｄ配線１２５が配設されることになる。そのため、ＶＣ
Ｃ１電源配線１２３とＶＣＣ２電源配線１２４はそれぞ
れＧＮＤ配線１２５に隣合って配設されることになり、
各電源配線における配線容量を低減することが可能にな
る。特に、ＶＣＣ２電源配線１２４は複数の島状領域に
分割された上で周囲をＧＮＤ配線１２５に囲まれている
ため、配線容量の低減効果が高いものとなる。
【００２０】一方、ＧＮＤ配線１２５についてみると、
単にＶＣＣ１電源配線１２３とＶＣＣ２電源配線１２４
との間に介在されているのみならず、ＶＣＣ２電源配線
１２４を分割した島状領域の間にパッケージ基板１の内
周側と外周側の各領域を最短で接続する接続経路１２５
ａが形成されているため、ＧＮＤ配線１２５における重
要な箇所での配線長を短縮することができ、ＧＮＤ配線
１２５の自己インダクタンスを抑制することが可能にな
る。特に、自己インダクタンスに対して大きな影響を与
えるものとして設定される内周側ビア１２１及び外周側
ビア１２２を接続経路１２５ａにより最短で接続するこ
とにより、自己インダクタンスの抑制効果は極めて高い
ものになる。
単にＶＣＣ１電源配線１２３とＶＣＣ２電源配線１２４
との間に介在されているのみならず、ＶＣＣ２電源配線
１２４を分割した島状領域の間にパッケージ基板１の内
周側と外周側の各領域を最短で接続する接続経路１２５
ａが形成されているため、ＧＮＤ配線１２５における重
要な箇所での配線長を短縮することができ、ＧＮＤ配線
１２５の自己インダクタンスを抑制することが可能にな
る。特に、自己インダクタンスに対して大きな影響を与
えるものとして設定される内周側ビア１２１及び外周側
ビア１２２を接続経路１２５ａにより最短で接続するこ
とにより、自己インダクタンスの抑制効果は極めて高い
ものになる。
【００２１】以上のことから、本発明にかかる半導体装
置のパッケージ基板１を第１及び第２の配線層１１，１
２からなる２層で構成した場合においても、ＶＣＣ１，
２の各電源配線１２３，１２４における配線容量の増加
を抑制することができるとともに、ＧＮＤ配線１２５に
おける自己インダクタンスの増加を抑制することがで
き、電気的な特性劣化の少ない半導体装置を構成するこ
とができる。これにより、パッケージ基板１の製造を容
易なものとし、半導体装置の製造コストの低減及び製造
ＴＡＴの短縮が実現できる。
置のパッケージ基板１を第１及び第２の配線層１１，１
２からなる２層で構成した場合においても、ＶＣＣ１，
２の各電源配線１２３，１２４における配線容量の増加
を抑制することができるとともに、ＧＮＤ配線１２５に
おける自己インダクタンスの増加を抑制することがで
き、電気的な特性劣化の少ない半導体装置を構成するこ
とができる。これにより、パッケージ基板１の製造を容
易なものとし、半導体装置の製造コストの低減及び製造
ＴＡＴの短縮が実現できる。
【００２２】図５は本発明の第２の実施形態の断面図で
あり、第１の実施形態と等価な部分には同一符号を付し
てある。前記第１の実施形態ではパッケージ基板の構成
として、絶縁基板の表面と裏面にそれぞれ第１の配線層
と第２の配線層を形成しているが、第２の実施形態のパ
ッケージ基板１Ａでは絶縁基板１０の表面にビルドアッ
プ構造により第１の配線層１１と第２の配線層１２を積
層した構成にしている。すなわち、絶縁基板１０は第１
の実施形態と同様に中央に開口１３を有する矩形形状に
形成され、その表面に第２の配線層１２が形成され、そ
の上に絶縁層１６を介して第１の配線層１１が形成さ
れ、更にその上にソルダーレジストが塗布されている。
第１の配線層１１の配線のパターンは図３に示した第１
の実施形態と同じである。また、第２の配線層１２の各
配線のパターンも図４に示した第１の実施形態と同じで
ある。そして、第１の配線層１１と第２の配線層１２と
を接続する部分は前記絶縁層１６を開口する。なお、図
４に示した各ビア１２１，１２２によって相互に電気接
続されることは同じである。その上で、当該パッケージ
基板１Ａの裏面にヒートシンク２が一体的に接続され、
パッケージ基板１の開口１３において当該ヒートシンク
２の表面に半導体チップ３がマウントされる。さらに、
半導体チップ３の電極３１と第１の配線層１１のボンデ
ィングパッド１１１とがボンディングワイヤ４により電
気接続され、樹脂５により封止されている。さらに、ボ
ール電極パッド１１２上にボール電極６が接続されてい
る。
あり、第１の実施形態と等価な部分には同一符号を付し
てある。前記第１の実施形態ではパッケージ基板の構成
として、絶縁基板の表面と裏面にそれぞれ第１の配線層
と第２の配線層を形成しているが、第２の実施形態のパ
ッケージ基板１Ａでは絶縁基板１０の表面にビルドアッ
プ構造により第１の配線層１１と第２の配線層１２を積
層した構成にしている。すなわち、絶縁基板１０は第１
の実施形態と同様に中央に開口１３を有する矩形形状に
形成され、その表面に第２の配線層１２が形成され、そ
の上に絶縁層１６を介して第１の配線層１１が形成さ
れ、更にその上にソルダーレジストが塗布されている。
第１の配線層１１の配線のパターンは図３に示した第１
の実施形態と同じである。また、第２の配線層１２の各
配線のパターンも図４に示した第１の実施形態と同じで
ある。そして、第１の配線層１１と第２の配線層１２と
を接続する部分は前記絶縁層１６を開口する。なお、図
４に示した各ビア１２１，１２２によって相互に電気接
続されることは同じである。その上で、当該パッケージ
基板１Ａの裏面にヒートシンク２が一体的に接続され、
パッケージ基板１の開口１３において当該ヒートシンク
２の表面に半導体チップ３がマウントされる。さらに、
半導体チップ３の電極３１と第１の配線層１１のボンデ
ィングパッド１１１とがボンディングワイヤ４により電
気接続され、樹脂５により封止されている。さらに、ボ
ール電極パッド１１２上にボール電極６が接続されてい
る。
【００２３】この第２の実施形態においても、図４に示
したように、第２の配線層１２に形成されるＶＣＣ１電
源配線１２３とＶＣＣ２電源配線１２４との間にＧＮＤ
配線１２５が配設されるため、両電源配線１２３，１２
４の配線容量の増加を抑制することが可能になる。ま
た、ＶＣＣ２電源配線１２４が複数の島状領域に分割形
成され、これら島状領域間においてＧＮＤ配線１２５の
接続経路１２５ａが形成されるため、ＧＮＤ配線１２５
の自己インダクタンスを抑制することが可能になる。こ
れにより、第１の実施形態と同様にパッケージ基板１Ａ
の配線層を２層に構成することができ、かつ絶縁基板１
０を貫通するビアを形成する工程を省略でき、半導体装
置の製造コストの低減、及び製造ＴＡＴの短縮が実現で
きる。
したように、第２の配線層１２に形成されるＶＣＣ１電
源配線１２３とＶＣＣ２電源配線１２４との間にＧＮＤ
配線１２５が配設されるため、両電源配線１２３，１２
４の配線容量の増加を抑制することが可能になる。ま
た、ＶＣＣ２電源配線１２４が複数の島状領域に分割形
成され、これら島状領域間においてＧＮＤ配線１２５の
接続経路１２５ａが形成されるため、ＧＮＤ配線１２５
の自己インダクタンスを抑制することが可能になる。こ
れにより、第１の実施形態と同様にパッケージ基板１Ａ
の配線層を２層に構成することができ、かつ絶縁基板１
０を貫通するビアを形成する工程を省略でき、半導体装
置の製造コストの低減、及び製造ＴＡＴの短縮が実現で
きる。
【００２４】図６は本発明の第３の実施形態の断面図で
あり、第１の実施形態と等価な部分には同一符号を付し
てある。この実施形態はパッケージ基板上に半導体チッ
プを搭載する構成の半導体装置に適用したものである。
すなわち、パッケージ基板１Ｂの絶縁基板１０は矩形に
形成されているが中央の開口は設けられておらず、当該
絶縁基板１０の裏面（下面）に第１の配線層１１が形成
され、表面（上面）に第２の配線層１２が形成されてい
る。第１の配線層１１は図３に示した第１の実施形態と
ほぼ同様であるが、中央の開口が設けられていないた
め、当該開口に相当する領域に所望の配線を形成するこ
とが可能であり、また、ここでは第１の配線層１１には
ボンディングパッドは形成されていない。第２の配線層
１２は図４に示した第１の実施形態とほぼ同様である
が、内周側ビアに相当する箇所には、当該ビアに代えて
ボンディングパッド１２６を形成した構成となってい
る。さらに、第１の配線層１１と第２の配線層１２は絶
縁基板１０を厚さ方向に貫通する内周側ビア１２１及び
外周側ビア１２２によって相互に電気接続されているこ
とも同様である。
あり、第１の実施形態と等価な部分には同一符号を付し
てある。この実施形態はパッケージ基板上に半導体チッ
プを搭載する構成の半導体装置に適用したものである。
すなわち、パッケージ基板１Ｂの絶縁基板１０は矩形に
形成されているが中央の開口は設けられておらず、当該
絶縁基板１０の裏面（下面）に第１の配線層１１が形成
され、表面（上面）に第２の配線層１２が形成されてい
る。第１の配線層１１は図３に示した第１の実施形態と
ほぼ同様であるが、中央の開口が設けられていないた
め、当該開口に相当する領域に所望の配線を形成するこ
とが可能であり、また、ここでは第１の配線層１１には
ボンディングパッドは形成されていない。第２の配線層
１２は図４に示した第１の実施形態とほぼ同様である
が、内周側ビアに相当する箇所には、当該ビアに代えて
ボンディングパッド１２６を形成した構成となってい
る。さらに、第１の配線層１１と第２の配線層１２は絶
縁基板１０を厚さ方向に貫通する内周側ビア１２１及び
外周側ビア１２２によって相互に電気接続されているこ
とも同様である。
【００２５】この半導体装置では、パッケージ基板１Ｂ
の中央の表面上に半導体チップ３がマウントされ、ボン
ディングワイヤ４により第２の配線層１２のボンディン
グパッド１２６に電気接続される。このボンディングパ
ッド１２６は内周側ビア１２１によって第１の配線層１
１の信号配線や他の電源配線に電気接続される。その上
で、前記半導体チップ３は樹脂５により封止される。ま
た、パッケージ基板１Ｂの裏面では、第１の配線層１１
のボール電極パッド１１２にボール電極６が接続され、
これにより表面実装が可能な半導体装置が形成される。
の中央の表面上に半導体チップ３がマウントされ、ボン
ディングワイヤ４により第２の配線層１２のボンディン
グパッド１２６に電気接続される。このボンディングパ
ッド１２６は内周側ビア１２１によって第１の配線層１
１の信号配線や他の電源配線に電気接続される。その上
で、前記半導体チップ３は樹脂５により封止される。ま
た、パッケージ基板１Ｂの裏面では、第１の配線層１１
のボール電極パッド１１２にボール電極６が接続され、
これにより表面実装が可能な半導体装置が形成される。
【００２６】この第３の実施形態においても、図４に示
したように、絶縁基板１０の表面の第２の配線層１２に
形成されるＶＣＣ１電源配線１２３とＶＣＣ２電源配線
１２４との間にＧＮＤ配線１２５が配設されるため、両
電源配線１２３，１２４の配線容量の増加を抑制するこ
とが可能になる。また、ＶＣＣ２電源配線１２４が複数
の島状領域に分割形成され、これら島状領域間において
ＧＮＤ配線１２５の接続経路が形成されるため、ＧＮＤ
配線１２５の自己インダクタンスを抑制することが可能
になる。これにより、第１及び第２の実施形態と同様に
パッケージ基板１Ｂの配線層を２層に構成することがで
き、半導体装置の製造コストの低減、及び製造ＴＡＴの
短縮が実現できる。
したように、絶縁基板１０の表面の第２の配線層１２に
形成されるＶＣＣ１電源配線１２３とＶＣＣ２電源配線
１２４との間にＧＮＤ配線１２５が配設されるため、両
電源配線１２３，１２４の配線容量の増加を抑制するこ
とが可能になる。また、ＶＣＣ２電源配線１２４が複数
の島状領域に分割形成され、これら島状領域間において
ＧＮＤ配線１２５の接続経路が形成されるため、ＧＮＤ
配線１２５の自己インダクタンスを抑制することが可能
になる。これにより、第１及び第２の実施形態と同様に
パッケージ基板１Ｂの配線層を２層に構成することがで
き、半導体装置の製造コストの低減、及び製造ＴＡＴの
短縮が実現できる。
【００２７】図７は前記第１ないし第３の実施形態に適
用可能な第２の配線層１２の変形例を備える第４の実施
形態の配線のパターンを示す図、すなわち第２の配線層
１２に配設するＶＣＣ１電源配線１２３、ＶＣＣ２電源
配線１２４、ＧＮＤ配線１２５の異なるパターン例を示
す図である。この第４の実施形態では、第２の配線層１
２において、第１の実施形態と同様に中央の開口１３を
有する絶縁基板１０の外周辺に沿ってＶＣＣ１電源配線
１２３が全周にわたって連続した状態で形成されている
点は同じである。さらに、前記ＶＣＣ１電源配線１２３
の内周側に、ＧＮＤ配線１２５が同心に近い状態で配設
されている。そして、前記ＶＣＣ１電源配線１２３が周
方向の一部において内周側ビア１２１に接続される箇所
では、前記ＧＮＤ配線１２５は当該ＶＣＣ１電源配線１
２３の一部によって周方向に分割されているが、その他
の領域においてはＧＮＤ配線１２５はほぼ環状に近い形
状に連続した状態に配設されている。また、ＧＮＤ配線
１２５の領域内に配設される前記ＶＣＣ２電源配線１２
４は周方向に分割されて島状領域とされ、この分割され
た島状領域の隣接間においてＧＮＤ配線１２５が内周側
ビア１２１と外周側ビア１２２とを接続する接続経路１
２５ａが形成されている。
用可能な第２の配線層１２の変形例を備える第４の実施
形態の配線のパターンを示す図、すなわち第２の配線層
１２に配設するＶＣＣ１電源配線１２３、ＶＣＣ２電源
配線１２４、ＧＮＤ配線１２５の異なるパターン例を示
す図である。この第４の実施形態では、第２の配線層１
２において、第１の実施形態と同様に中央の開口１３を
有する絶縁基板１０の外周辺に沿ってＶＣＣ１電源配線
１２３が全周にわたって連続した状態で形成されている
点は同じである。さらに、前記ＶＣＣ１電源配線１２３
の内周側に、ＧＮＤ配線１２５が同心に近い状態で配設
されている。そして、前記ＶＣＣ１電源配線１２３が周
方向の一部において内周側ビア１２１に接続される箇所
では、前記ＧＮＤ配線１２５は当該ＶＣＣ１電源配線１
２３の一部によって周方向に分割されているが、その他
の領域においてはＧＮＤ配線１２５はほぼ環状に近い形
状に連続した状態に配設されている。また、ＧＮＤ配線
１２５の領域内に配設される前記ＶＣＣ２電源配線１２
４は周方向に分割されて島状領域とされ、この分割され
た島状領域の隣接間においてＧＮＤ配線１２５が内周側
ビア１２１と外周側ビア１２２とを接続する接続経路１
２５ａが形成されている。
【００２８】このように、第４の実施形態では、基本的
にはＶＣＣ１電源配線１２３、ＧＮＤ配線１２５を同心
の環状のパターンに形成することにより、ＶＣＣ１電源
配線１２３とＶＣＣ２電源配線１２４との間にはほぼ全
周にわたってＧＮＤ配線１２５が配設される構成とな
り、両電源配線１２３，１２４の配線容量の増加を抑制
することが可能になる。また、同時にＶＣＣ２電源配線
１２４を分割して複数の島状領域とし、各島状領域間に
おいてＧＮＤ配線１２５に接続される内周側ビア１２１
と外周側ビア１２２との接続経路１２５ａを確保すると
ともに、当該接続経路１２５ａを最短にすることで、Ｇ
ＮＤ配線１２５の自己インダクタンスを抑制することが
可能になる。この場合、ＧＮＤ配線１２５は周方向のほ
ぼ全周にわたって連続するのに近い形状とされているた
め、自己インダクタンスを抑制する効果はさらに高いも
のになる。これにより、パッケージ基板１の配線層を２
層に構成することができ、半導体装置の製造コストの低
減、及び製造ＴＡＴの短縮が実現できることは前記各実
施形態と同じである。また、ＶＣＣ１とＧＮＤ配線が環
状に形成されているため各々の全ての場所において電位
差が存在せず、ノイズの発生も少なくなる。
にはＶＣＣ１電源配線１２３、ＧＮＤ配線１２５を同心
の環状のパターンに形成することにより、ＶＣＣ１電源
配線１２３とＶＣＣ２電源配線１２４との間にはほぼ全
周にわたってＧＮＤ配線１２５が配設される構成とな
り、両電源配線１２３，１２４の配線容量の増加を抑制
することが可能になる。また、同時にＶＣＣ２電源配線
１２４を分割して複数の島状領域とし、各島状領域間に
おいてＧＮＤ配線１２５に接続される内周側ビア１２１
と外周側ビア１２２との接続経路１２５ａを確保すると
ともに、当該接続経路１２５ａを最短にすることで、Ｇ
ＮＤ配線１２５の自己インダクタンスを抑制することが
可能になる。この場合、ＧＮＤ配線１２５は周方向のほ
ぼ全周にわたって連続するのに近い形状とされているた
め、自己インダクタンスを抑制する効果はさらに高いも
のになる。これにより、パッケージ基板１の配線層を２
層に構成することができ、半導体装置の製造コストの低
減、及び製造ＴＡＴの短縮が実現できることは前記各実
施形態と同じである。また、ＶＣＣ１とＧＮＤ配線が環
状に形成されているため各々の全ての場所において電位
差が存在せず、ノイズの発生も少なくなる。
【００２９】ここで、前記各実施形態では、ＶＣＣ２電
源配線を島状領域に分割してＧＮＤ配線の接続経路を形
成した例について説明したが、ＶＣＣ１電源配線とＶＣ
Ｃ２電源配線を置き換えた構成とし、ＶＣＣ１電源配線
を島状領域に分割してもよい。また、前記実施形態では
第３の電源配線としてＧＮＤ配線の例を示しているが、
接地電位に限られるものではなく、ＶＣＣ１又はＶＣＣ
２と異なる電位の電源配線であれば本発明の第３の電源
配線として構成することは可能である。
源配線を島状領域に分割してＧＮＤ配線の接続経路を形
成した例について説明したが、ＶＣＣ１電源配線とＶＣ
Ｃ２電源配線を置き換えた構成とし、ＶＣＣ１電源配線
を島状領域に分割してもよい。また、前記実施形態では
第３の電源配線としてＧＮＤ配線の例を示しているが、
接地電位に限られるものではなく、ＶＣＣ１又はＶＣＣ
２と異なる電位の電源配線であれば本発明の第３の電源
配線として構成することは可能である。
【００３０】また、本発明にかかる半導体装置は、パッ
ケージ基板に対する半導体チップのマウント構造や封止
構造が前記各実施形態の構造に限定されるものでないこ
とは言うまでもない。特に、半導体チップのマウント構
造としては、半導体チップに設けた半田バンプを利用し
てパッケージ基板にフェイスダウン接続するマウント構
造を採用することも可能である。
ケージ基板に対する半導体チップのマウント構造や封止
構造が前記各実施形態の構造に限定されるものでないこ
とは言うまでもない。特に、半導体チップのマウント構
造としては、半導体チップに設けた半田バンプを利用し
てパッケージ基板にフェイスダウン接続するマウント構
造を採用することも可能である。
【００３１】
【発明の効果】以上説明したように本発明は、第１と第
２の電源配線はＧＮＤ配線としての第３の電源配線に隣
接しているため、第１と第２の電源配線はＧＮＤ配線に
隣合って配設されることになり、各電源配線における配
線容量を低減することが可能になる。特に、島状領域に
分割された電源配線は周囲がＧＮＤ配線に囲まれるた
め、配線容量の低減効果が高いものとなる。また、ＧＮ
Ｄ配線としての第３の電源配線は、パッケージ基板の内
周側と外周側に接続されるビアを、第１又は第２の分割
した島状領域の間に形成される接続経路を通して最短距
離で接続することができるため、第３の電源配線におけ
る自己インダクタンスを抑制することができる。これに
より、パッケージ基板の製造を容易なものとし、製造コ
ストの低減及び製造ＴＡＴの短縮を実現することが可能
になる。
２の電源配線はＧＮＤ配線としての第３の電源配線に隣
接しているため、第１と第２の電源配線はＧＮＤ配線に
隣合って配設されることになり、各電源配線における配
線容量を低減することが可能になる。特に、島状領域に
分割された電源配線は周囲がＧＮＤ配線に囲まれるた
め、配線容量の低減効果が高いものとなる。また、ＧＮ
Ｄ配線としての第３の電源配線は、パッケージ基板の内
周側と外周側に接続されるビアを、第１又は第２の分割
した島状領域の間に形成される接続経路を通して最短距
離で接続することができるため、第３の電源配線におけ
る自己インダクタンスを抑制することができる。これに
より、パッケージ基板の製造を容易なものとし、製造コ
ストの低減及び製造ＴＡＴの短縮を実現することが可能
になる。
【図１】本発明の第１の実施形態の半導体装置の平面図
である。
である。
【図２】図１のＡＡ線に沿う断面図である。
【図３】第１の実施形態の第１の配線層の平面図であ
る。
る。
【図４】第１の実施形態の第２の配線層の平面図であ
る。
る。
【図５】第２の実施形態の図２と同様の断面図である。
【図６】第３の実施形態の図２と同様の断面図である。
【図７】第２の配線層の変形例の平面図である。
【図８】従来の半導体装置の一例の概略構成を示す断面
図である。
図である。
１，１Ａ，１Ｂ パッケージ基板
２ ヒートシンク
３ 半導体チップ
４ ボンディングワイヤ
５ 樹脂
６ ボール電極
１０ 絶縁基板
１１ 第１の配線層
１２ 第２の配線層
１３ 開口
１４，１５ 絶縁膜
１６ 絶縁層
１１１ ボンディングパッド
１１２ ボール電極パッド
１１３ 接続用配線
１２１ 内周側ビア
１２２ 外周側ビア
１２３ ＶＣＣ１電源配線（第１の電源配線）
１２４ ＶＣＣ２電源配線（第２の電源配線）
１２５ ＧＮＤ配線（第３の電源配線）
１２５ａ 接続経路
Claims (9)
- 【請求項１】 絶縁基板の両面に形成された第１及び第
２の配線層を有し、少なくとも前記第２の配線層に電源
配線が形成され、前記第１及び第２の配線層が前記絶縁
基板を貫通するビアによって相互に電気接続されたパッ
ケージ基板を備える半導体装置において、前記電源配線
は第１ないし第３の電源配線を有し、前記第２と第３の
電源配線が複数の島状領域に分割形成され、前記第２の
電源配線は第３の電源配線の島状領域の中に複数に分割
形成されていると共に、前記複数の第２の電源配線に隣
接するように前記第３の電源配線の接続経路が配設され
ており、前記第３の電源配線は前記第１の電源配線によ
って包囲されていることを特徴とする半導体装置。 - 【請求項２】 前記パッケージ基板は矩形に形成されて
おり、前記第２又は第３の電源配線は、前記パッケージ
基板の角部及び４つの各辺に沿う１以上の箇所において
周方向に分割された複数の島状領域とされ、前記第３の
電源配線の接続経路は前記パッケージ基板の内周側と外
周側とを接続する方向に延長されていることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記第３の電源配線はＧＮＤ（接地）配
線であり、前記第１及び第２の電源配線はそれぞれＧＮ
Ｄ電位以外の互いに異なる電位の配線であることを特徴
とする請求項１又は２に記載の半導体装置。 - 【請求項４】 前記第３の電源配線の接続経路は、前記
パッケージ基板の内周側に配設されたビアと外周側に配
設されたビアとを接続することを特徴とする請求項３に
記載の半導体装置。 - 【請求項５】 第１の電源配線、第３の電源配線、第２
の電源配線は前記パッケージ基板の外周側から内周側に
向けて並んだ概ね環状に配設され、前記第３の電源配線
は前記第１の電源配線によって周方向の一部において分
割され、他の部分は周方向に連続した状態で配設されて
いることを特徴とする請求項１ないし４のいずれかに記
載の半導体装置。 - 【請求項６】 前記第１の配線層は絶縁基板の表面に形
成され、前記第２の配線層は前記絶縁基板の裏面に形成
され、前記絶縁基板を厚さ方向に貫通するビアによって
相互に電気接続されていることを特徴とする請求項１な
いし５のいずれかに記載の半導体装置。 - 【請求項７】 前記絶縁基板の表面上に第１及び第２の
配線層が絶縁層を介して積層され、前記絶縁膜層を開口
させて前記第１及び第２の配線層が相互に電気接続され
ていることを特徴とする請求項１ないし５のいずれかに
記載の半導体装置。 - 【請求項８】 前記パッケージ基板は中央に開口を有す
るとともに、前記第２の配線層の側の面には前記開口内
において半導体チップがマウント可能なヒートシンクが
一体的に取着可能とされ、前記第１の配線層は前記半導
体チップに電気接続されるボンディングパッドが設けら
れるとともに、外部接続用のボール電極が配設されてい
ることを特徴とする請求項１ないし７のいずれかに記載
の半導体装置。 - 【請求項９】 前記パッケージ基板は、前記第２の配線
層に半導体チップのマウント部が設けられるとともに、
半導体チップに対して電気接続されるボンディングパッ
ドが設けられ、前記第１の配線層は前記ビアにより前記
ボンディングパッドに対して電気接続されるとともに、
外部接続用のボール電極が配設されていることを特徴と
する請求項１ないし７のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001368069A JP3838907B2 (ja) | 2001-12-03 | 2001-12-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001368069A JP3838907B2 (ja) | 2001-12-03 | 2001-12-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003168761A true JP2003168761A (ja) | 2003-06-13 |
| JP3838907B2 JP3838907B2 (ja) | 2006-10-25 |
Family
ID=19177713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001368069A Expired - Fee Related JP3838907B2 (ja) | 2001-12-03 | 2001-12-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3838907B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192859A (ja) * | 2007-02-06 | 2008-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7952365B2 (en) | 2005-03-23 | 2011-05-31 | Nec Corporation | Resonator, printed board, and method for measuring complex dielectric constant |
| JP2011191079A (ja) * | 2010-03-12 | 2011-09-29 | Hitachi Automotive Systems Ltd | 角速度検出装置 |
| US8294250B2 (en) | 2009-10-12 | 2012-10-23 | Samsung Electronics Co., Ltd. | Wiring substrate for a semiconductor chip, and semiconducotor package having the wiring substrate |
-
2001
- 2001-12-03 JP JP2001368069A patent/JP3838907B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US7952365B2 (en) | 2005-03-23 | 2011-05-31 | Nec Corporation | Resonator, printed board, and method for measuring complex dielectric constant |
| JP2008192859A (ja) * | 2007-02-06 | 2008-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US8294250B2 (en) | 2009-10-12 | 2012-10-23 | Samsung Electronics Co., Ltd. | Wiring substrate for a semiconductor chip, and semiconducotor package having the wiring substrate |
| JP2011191079A (ja) * | 2010-03-12 | 2011-09-29 | Hitachi Automotive Systems Ltd | 角速度検出装置 |
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| Publication number | Publication date |
|---|---|
| JP3838907B2 (ja) | 2006-10-25 |
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