JP2003162897A

JP2003162897A - Constant voltage generation circuit and semiconductor storage device

Info

Publication number: JP2003162897A
Application number: JP2002246790A
Authority: JP
Inventors: Toru Tanzawa; 徹丹沢; Akira Umezawa; 明梅沢; Yoshinori Takano; 芳徳高野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-09-13
Filing date: 2002-08-27
Publication date: 2003-06-06
Anticipated expiration: 2022-08-27
Also published as: JP4090817B2

Abstract

<P>PROBLEM TO BE SOLVED: To maintain output voltage Vo at high level even if power source voltage Vcc decreases in a constant voltage generation circuit, and to maintain a large readout speed by keeping the margin between a readout current and a reference current at a sufficient size. <P>SOLUTION: The constant voltage generation circuit 1' is provided with a constant current generation circuit 10, a constant current generation circuit 40, and a constant voltage output part 30. The constant current generation circuit 10 is provided with nMOS transistor n5 connected using a diode to the constant voltage output part 30 and connected to a third current path 14. The drain voltage in the transistor n5 is output as an output voltage. In a semiconductor storage device, adjacent bit lines among a plurality of bit lines are connected to the bit lines unadjoining to each other among a plurality of bit lines. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体記憶装置等
に利用される定電圧発生回路に関し、さらに詳しくは、
電源電圧が低下しても高い出力電圧を発生させることが
できる定電圧発生回路に関する。また本発明は、半導体
記憶装置に関し、さらに詳しくは、ビット線、隣接ビッ
ト線の状態に拘わらず読み出し対象のメモリセルのビッ
ト線電位を高く保ち、参照電位との間のマージンを十分
にとることができ、よって読出し速度の低下、読出しエ
ラー等を抑止することのできる半導体記憶装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant voltage generating circuit used in a semiconductor memory device or the like.
The present invention relates to a constant voltage generation circuit that can generate a high output voltage even when the power supply voltage drops. The present invention also relates to a semiconductor memory device, and more specifically, it keeps a high bit line potential of a memory cell to be read regardless of the states of a bit line and an adjacent bit line and secures a sufficient margin with respect to a reference potential. Therefore, the present invention relates to a semiconductor memory device capable of suppressing a decrease in read speed and a read error.

【０００２】[0002]

【従来の技術】半導体記憶装置においては、例えばビッ
ト線電位の上限値を規定するためのクランプ回路などに
おいて、定電圧発生回路が使用されている。また、半導
体記憶装置、例えばフラッシュメモリでは、データを読
み出そうとするメモリセルを流れるセル電流と、参照セ
ルを流れる参照セル電流を比較することにより、メモリ
セルのデータを読み出している。データ読出し時間を短
縮化するためには、できるだけこのセル電流は大きく
し、参照セル電流との間のマージンが大きくとれるのが
好ましい。2. Description of the Related Art In a semiconductor memory device, a constant voltage generating circuit is used, for example, in a clamp circuit for defining an upper limit value of a bit line potential. Further, in a semiconductor memory device, for example, a flash memory, data in a memory cell is read by comparing a cell current flowing in a memory cell from which data is to be read with a reference cell current flowing in a reference cell. In order to shorten the data read time, it is preferable that the cell current be as large as possible so that a large margin with respect to the reference cell current can be secured.

【０００３】図１８（ａ）は従来の定電圧発生回路を示
す図である。この定電圧発生回路１は、定電圧を出力す
る機能を有するウイルソン型定電流発生回路１０と、そ
の活性状態／非活性状態を切り換えるスイッチング回路
２０とを備えている。ウイルソン型定電流発生回路１０
は、負の値を有する標準のしきい電圧（Ｖｔｐ）を有す
るエンハンスメント型（Ｅ型）ｐＭＯＳトランジスタｐ
１と、トランジスタｐ１と同じ寸法を有するＥ型ｐＭＯ
Ｓトランジスタｐ２と、低しきい電圧Ｖｔｎ１を有する
Ｅ型ｎＭＯＳトランジスタｎ１と、このＶｔｎ１よりも
高いしきい電圧Ｖｔｎ２を有するＥ型ｎＭＯＳトランジ
スタｎ２とを備えている。FIG. 18A is a diagram showing a conventional constant voltage generating circuit. The constant voltage generating circuit 1 includes a Wilson type constant current generating circuit 10 having a function of outputting a constant voltage, and a switching circuit 20 for switching the active state / inactive state thereof. Wilson type constant current generator 10
Is an enhancement (E-type) pMOS transistor p having a standard threshold voltage (Vtp) having a negative value.
1 and an E-type pMO having the same dimensions as the transistor p1
It has an S-transistor p2, an E-type nMOS transistor n1 having a low threshold voltage Vtn1, and an E-type nMOS transistor n2 having a threshold voltage Vtn2 higher than Vtn1.

【０００４】トランジスタｐ１はダイオード接続（ドレ
インとゲートとが接続されていることを意味する。以下
同じ）されているとともに、トランジスタｐ１とｐ２と
は、互いのゲートを接続されており、これによりカレン
トミラー回路を構成している。また、このトランジスタ
ｐ１のドレインと接地電圧Ｖｓｓとの間には、ｎＭＯＳ
トランジスタｎ１と抵抗１１とが接続されており、第１
の電流経路１２を形成している。この抵抗１１の抵抗値
Ｒ１は、ｎＭＯＳトランジスタｎ１のオン抵抗よりも大
きいものとする。The transistor p1 is diode-connected (meaning that the drain and gate are connected; the same applies hereinafter), and the transistors p1 and p2 have their gates connected to each other. It constitutes a mirror circuit. An nMOS is provided between the drain of the transistor p1 and the ground voltage Vss.
The transistor n1 and the resistor 11 are connected to each other, and
The current path 12 is formed. It is assumed that the resistance value R1 of the resistor 11 is larger than the on resistance of the nMOS transistor n1.

【０００５】一方、トランジスタｐ２のドレインと接地
電圧Ｖｓｓとの間には、ｎＭＯＳトランジスタｎ２と、
後述するスイッチング回路２０のスイッチング用トラン
ジスタ２４が接続されており、第２の電流経路１３を形
成している。トランジスタｎ１のゲートはトランジスタ
ｎ２のゲート及びドレインと接続されており、このトラ
ンジスタｎ２のドレインの電位ＮＢＩＡＳが定電圧発生
回路１の出力電圧Ｖｏとされる。On the other hand, an nMOS transistor n2 is connected between the drain of the transistor p2 and the ground voltage Vss.
A switching transistor 24 of a switching circuit 20, which will be described later, is connected and forms a second current path 13. The gate of the transistor n1 is connected to the gate and drain of the transistor n2, and the potential NBIAS of the drain of the transistor n2 is used as the output voltage Vo of the constant voltage generating circuit 1.

【０００６】スイッチング回路２０は、スイッチング用
ｐＭＯＳトランジスタ２１、２２、インバータ２３、及
びスイッチング用ｎＭＯＳトランジスタ２４を備えてい
る。ｐＭＯＳトランジスタ２１は、ｐＭＯＳトランジス
タｐ１のソースと電源電圧Ｖｃｃとの間に接続されてい
る。図１８（ｂ）に示すようなイネーブル信号ＥＮＢに
よりトランジスタ２１がオフからオンに切り替わること
により、ｐＭＯＳトランジスタｐ１、ｎＭＯＳトランジ
スタｎ１により構成される第１電流経路１２がオンにな
る。なお、ｐＭＯＳトランジスタｐ２側にも、スイッチ
ング用ｐＭＯＳトランジスタ２１と同一の特性を有する
ｐＭＯＳトランジスタ２５が接続されているが、これは
単に両トランジスタｐ１、ｐ２のソースの電位を揃える
ためのものである。トランジスタ２５のゲートは接地さ
れており、トランジスタ２５は常にオンとされる。The switching circuit 20 includes switching pMOS transistors 21 and 22, an inverter 23, and a switching nMOS transistor 24. The pMOS transistor 21 is connected between the source of the pMOS transistor p1 and the power supply voltage Vcc. When the transistor 21 is switched from off to on by the enable signal ENB as shown in FIG. 18B, the first current path 12 formed by the pMOS transistor p1 and the nMOS transistor n1 is turned on. A pMOS transistor 25 having the same characteristics as the switching pMOS transistor 21 is also connected to the pMOS transistor p2 side, but this is merely for equalizing the potentials of the sources of both the transistors p1 and p2. The gate of the transistor 25 is grounded, and the transistor 25 is always turned on.

【０００７】また、ｎＭＯＳトランジスタ２４は、ｎＭ
ＯＳトランジスタｎ２のソースと接地電圧Ｖｓｓとの間
に配置されており、イネーブル信号ＥＮＢを受けてオフ
からオンに切り替わるようにされている。これによりｐ
ＭＯＳトランジスタｐ２、ｎＭＯＳトランジスタｎ２に
より構成される第２電流経路１３がオンとなる。また、
スイッチング用ｐＭＯＳトランジスタ２２は、イネーブ
ル信号ＥＮＢを受けて、接続点Ｏ１のリセットとセット
アップを行うものである。Further, the nMOS transistor 24 is
It is arranged between the source of the OS transistor n2 and the ground voltage Vss, and is adapted to switch from off to on in response to the enable signal ENB. This gives p
The second current path 13 formed by the MOS transistor p2 and the nMOS transistor n2 is turned on. Also,
The switching pMOS transistor 22 receives the enable signal ENB and resets and sets up the connection point O1.

【０００８】次に、この回路の動作を説明すると、イネ
ーブル信号ＥＮＢにより、スイッチング回路２０がウイ
ルソン型定電流発生回路１０を非活性状態から活性状態
に切り換える。トランジスタｐ１、ｐ２のカレントミラ
ー接続により、ｐＭＯＳトランジスタｐ２のソース―ド
レイン間を流れる電流Ｉｐ２は、ｐＭＯＳトランジスタ
ｐ１のソース―ドレイン間を流れる電流Ｉｐ１と等しく
なる。この電流Ｉｐ１、Ｉｐ２は、それぞれｎＭＯＳト
ランジスタｎ１、ｎＭＯＳトランジスタｎ２へ流れて電
流Ｉｎ１，Ｉｎ２となるので、Ｉｎ１とＩｎ２も等し
い。抵抗１１の抵抗値Ｒ１がｎＭＯＳトランジスタｎ１
のオン抵抗よりも大きくされているので、電流経路１２
の電流―電圧特性は、図１８（ｃ）に示すように、横軸
の切片がＶｔｎ１である直線Ａ（傾き１／Ｒ１）で表す
ことができる。一方電流経路１３の電流―電圧特性は横
軸の切片がＶｔｎ２である指数関数的曲線Ｂで表すこと
ができる。定電圧発生回路１の出力電圧Ｖｏは、トラン
ジスタｐ１、ｐ２のカレントミラー接続の作用により、
この直線Ａと曲線Ｂの交点Ｃ（動作点）により決定さ
れ、電源電圧Ｖｃｃに依存しない定電圧となる。なお、
図１８（ｃ）中、曲線Ｄはトランジスタｐ１の負荷曲線
を表したものであり、曲線Ｅはトランジスタｐ２のドレ
イン電流Ｉｐ２とトランジスタｐ２の負荷曲線を表した
ものである。The operation of this circuit will now be described. The enable signal ENB causes the switching circuit 20 to switch the Wilson type constant current generating circuit 10 from the inactive state to the active state. Due to the current mirror connection of the transistors p1 and p2, the current Ip2 flowing between the source and drain of the pMOS transistor p2 becomes equal to the current Ip1 flowing between the source and drain of the pMOS transistor p1. The currents Ip1 and Ip2 flow into the nMOS transistor n1 and the nMOS transistor n2, respectively, and become currents In1 and In2, respectively, so that In1 and In2 are also equal. The resistance value R1 of the resistor 11 is the nMOS transistor n1.
Since it is made larger than the on resistance of
As shown in FIG. 18C, the current-voltage characteristics of can be represented by a straight line A (inclination 1 / R1) whose horizontal axis intercept is Vtn1. On the other hand, the current-voltage characteristic of the current path 13 can be represented by an exponential curve B whose horizontal axis intercept is Vtn2. The output voltage Vo of the constant voltage generation circuit 1 is due to the action of the current mirror connection of the transistors p1 and p2.
The constant voltage is determined by the intersection C (operating point) of the straight line A and the curve B and does not depend on the power supply voltage Vcc. In addition,
In FIG. 18C, the curve D represents the load curve of the transistor p1, and the curve E represents the drain current Ip2 of the transistor p2 and the load curve of the transistor p2.

【０００９】[0009]

【発明が解決しようとする課題】しかし、この図１８
（ａ）に示す定電圧発生回路によると、素子のスケーリ
ングに伴って電源電圧が低下した場合に、出力電圧を保
証することが難しいという問題があった。すなわち、図
１８（ａ）の定電圧発生回路において、安定に動作する
電源電圧Ｖｃｃの最小値Ｖｃｃｍｉｎは第１電流経路１
２で決まり、下記の式で表すことができる。However, as shown in FIG.
According to the constant voltage generating circuit shown in (a), there is a problem that it is difficult to guarantee the output voltage when the power supply voltage is reduced due to scaling of the element. That is, in the constant voltage generating circuit of FIG. 18A, the minimum value Vccmin of the power supply voltage Vcc that operates stably is the first current path 1
It is determined by 2 and can be expressed by the following formula.

【００１０】[0010]

【数１】Ｖｃｃｍｉｎ＝Ｖｏ―Ｖｔｎ１＋｜Ｖｔｐ｜＋
ｄＶｄｓ１（但し、ｄＶｄｓ１は、トランジスタｐ１のドレーン―
ソース間電圧）## EQU1 ## Vccmin = Vo-Vtn1 + | Vtp | +
dVds1 (where dVds1 is the drain of the transistor p1
Source voltage)

【００１１】［数１］から分かるように、出力電圧Ｖｏ
を確保しつつＶｃｃｍｉｎを下げるには、しきい電圧Ｖ
ｔｐを下げるしかない。しかし、これを行う場合には、
特別なチャネルインプラが必要となり、製造コストが上
昇するという問題がある。このため、Ｖｃｃｍｉｎを下
げるには出力電圧Ｖｏを下げざるを得ないという問題が
あった。As can be seen from [Equation 1], the output voltage Vo
In order to reduce Vccmin while maintaining
There is no choice but to lower tp. But if you do this,
There is a problem that a special channel implanter is required and the manufacturing cost rises. Therefore, there is a problem that the output voltage Vo must be lowered in order to lower Vccmin.

【００１２】このような定電圧発生回路が例えばＮＯＲ
型フラッシュメモリのクランプ回路に使用される場合、
電源電圧ＶｃｃがＶｃｃｍｉｎよりも低下してしまう
と、メモリセルを流れるセル電流が減少し、このため、
参照セルを流れる電流との差（マージン）が小さくなっ
てしまう。この結果、メモリセルのデータの読み時間が
長くなってしまう。Such a constant voltage generating circuit is, for example, NOR.
Type flash memory clamp circuit,
When the power supply voltage Vcc becomes lower than Vccmin, the cell current flowing through the memory cell decreases, and therefore,
The difference (margin) from the current flowing through the reference cell becomes small. As a result, the reading time of the data in the memory cell becomes long.

【００１３】一方、半導体記憶装置においては、加工技
術の進展に伴い、ビット線やデータ線の配線ピッチが短
くなってきており、配線長は逆にメモリの大容量化によ
り長くなってきている。このため、配線間の寄生容量の
半導体全体における影響は増加してきている。このた
め、読出しの対象とされるビット線の電位が隣接するビ
ット線の影響により低下し、これにより参照電位と読出
し電位との間のマージンが低下し、読出し速度に影響が
出るという問題が生じている。On the other hand, in the semiconductor memory device, the wiring pitch of the bit lines and the data lines is becoming shorter with the progress of the processing technique, and the wiring length is becoming longer due to the increase in the capacity of the memory. Therefore, the influence of the parasitic capacitance between wirings on the entire semiconductor is increasing. For this reason, the potential of the bit line to be read is reduced due to the influence of the adjacent bit line, which reduces the margin between the reference potential and the read potential and affects the read speed. ing.

【００１４】例えば、フラッシュメモリにおいて、隣接
する２つのビット線に配列されたメモリセルが同時に読
出しの対象とされる場合を考える。フラッシュメモリの
セルは、浮遊ゲートに電子を注入し又は逆に浮遊ゲート
から電子を流出させることにより、閾値電圧を変化させ
ることによりデータを記憶する。読出し電圧を印加した
場合のセル電流の大きさと参照セル電流の大きさをセン
スアンプで検出・比較することにより、セルのデータが
読み出される。For example, in a flash memory, consider a case where memory cells arranged on two adjacent bit lines are simultaneously read. The cell of the flash memory stores data by changing the threshold voltage by injecting electrons into the floating gate or conversely causing electrons to flow out from the floating gate. The cell data is read by detecting and comparing the magnitude of the cell current and the magnitude of the reference cell current when the read voltage is applied, with the sense amplifier.

【００１５】このとき、その２つのビット線の読出しデ
ータが互いに反対データ（“１”と“０”）であった場
合には、高い読出し電位が低い読出し電位に影響されて
低下し、これにより、参照電流との間のマージン（セン
スマージン）が小さくなるという問題があった（図１９
参照）。このセンスマージンの減少は、読出し速度の低
下や歩留まり低下を招く。また例えば、読出し対象とさ
れたメモリセルのビット線に隣接するビット線が不良で
あった場合などにおいて、その読出し対象のメモリセル
のビット線の電位が、その不良ビット線の電位に影響さ
れて低下することが生じ、これにより、参照電流との間
のマージンが小さくなるという問題があった。この場
合、やはり読出し速度は低下してしまう。At this time, if the read data of the two bit lines are opposite data ("1" and "0"), the high read potential is affected by the low read potential and is lowered. However, there is a problem that the margin (sense margin) between the reference current and the reference current becomes small (FIG. 19).
reference). This decrease in sense margin causes a decrease in read speed and a decrease in yield. Further, for example, when the bit line adjacent to the bit line of the memory cell to be read is defective, the potential of the bit line of the memory cell to be read is affected by the potential of the defective bit line. However, there is a problem in that the margin between the reference current and the reference current decreases. In this case, the read speed is also reduced.

【００１６】本発明は、上記の問題点に鑑みてなされた
ものであり、電源電圧が低下しても出力電圧を高く保つ
ことができ，よって半導体記憶装置に利用された場合に
おいて大きな読出し速度を維持することのできる定電圧
発生回路を提供することを目的とする。また、本発明
は、読出し電流と参照電流との間のマージンを十分な大
きさに保つことができ大きな読出し速度を維持すること
のできる半導体記憶装置を提供することを目的とする。The present invention has been made in view of the above-mentioned problems, and the output voltage can be kept high even when the power supply voltage is lowered, so that a large read speed can be achieved when the semiconductor memory device is used. An object is to provide a constant voltage generation circuit that can be maintained. Another object of the present invention is to provide a semiconductor memory device capable of maintaining a sufficient margin between a read current and a reference current and maintaining a high read speed.

【００１７】[0017]

【課題を解決するための手段】上記目的の達成のため、
本出願の第１の発明に係る定電圧発生回路は、第１のト
ランジスタと第２のトランジスタとを含みこの第１のト
ランジスタと第２のトランジスタとの閾値電圧の差に依
存して決定される動作点によって決定される第１電圧及
び第１電流を発生する第１定電流発生回路と、前記第１
電流に比例した第２電流を発生する第２定電流発生回路
と、ゲートとドレインが接続された第３のトランジスタ
を含みこの第３のトランジスタに前記第２電流を流すと
きに発生する第２電圧を発生する電圧発生回路とを備え
たことを特徴とする。[Means for Solving the Problems] To achieve the above object,
The constant voltage generating circuit according to the first invention of the present application includes a first transistor and a second transistor, and is determined depending on a difference in threshold voltage between the first transistor and the second transistor. A first constant current generating circuit for generating a first voltage and a first current determined by an operating point;
A second constant current generating circuit that generates a second current proportional to the current, and a second voltage that is generated when the second current flows through the third transistor, the third transistor having a gate and a drain connected to each other. And a voltage generating circuit for generating

【００１８】この第１の発明に係る定電圧発生回路にお
いて、前記第３のトランジスタの閾値電圧が前記第１の
トランジスタ及び前記第２のトランジスタの閾値電圧よ
りも高くなるようにすることができる。In the constant voltage generating circuit according to the first aspect of the present invention, the threshold voltage of the third transistor may be higher than the threshold voltages of the first transistor and the second transistor.

【００１９】また、この第１の発明に係る定電圧発生回
路において、前記第３のトランジスタのトランスコンダ
クタンスは前記第１及び第２のトランジスタのトランス
コンダクタンスよりも低くすることができる。In the constant voltage generating circuit according to the first aspect of the present invention, the transconductance of the third transistor can be lower than the transconductance of the first and second transistors.

【００２０】上記目的の達成のため、本出願の第２の発
明に係る定電圧発生回路は、第１の電流経路、第２の電
流経路及び第３の電流経路を備え、前記第１の電流経路
は、ダイオード接続された第１導電型の第１ＭＩＳトラ
ンジスタと、低しきい電圧を有する第２導電型の第２Ｍ
ＩＳトランジスタと第１の抵抗とを直列に接続して構成
され、前記第２の電流経路は、前記第１ＭＩＳトランジ
スタとカレントミラー接続された第１導電型の第３ＭＩ
Ｓトランジスタと、前記第２ＭＩＳトランジスタのしき
い電圧よりも高いしきい電圧を有しかつダイオード接続
された第２導電型の第４ＭＩＳトランジスタとを直列に
接続して構成され、前記第３の電流経路は、前記第１Ｍ
ＩＳトランジスタとカレントミラー接続された第１導電
型の第５ＭＩＳトランジスタにより構成され、前記第２
ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトラン
ジスタのゲートは互いに接続されているとともに、前記
第３の電流経路には、前記第４ＭＩＳトランジスタのし
きい電圧よりも高いしきい電圧を有しかつダイオード接
続された第２導電型の第６ＭＩＳトランジスタから構成
される定電圧出力部が接続されたことを特徴とする。To achieve the above object, a constant voltage generating circuit according to a second invention of the present application comprises a first current path, a second current path and a third current path, and the first current path is provided. The path includes a diode-connected first conductivity type first MIS transistor and a second conductivity type second M type transistor having a low threshold voltage.
An IS transistor and a first resistor are connected in series, and the second current path is a third MI of the first conductivity type current-mirror connected to the first MIS transistor.
An S-transistor and a diode-connected second conductivity-type fourth MIS transistor having a threshold voltage higher than that of the second MIS transistor and connected in series; and Is the first M
A second conductive type fifth MIS transistor connected in current mirror with an IS transistor,
The gate of the MIS transistor and the gate of the fourth MIS transistor are connected to each other, and the third current path has a threshold voltage higher than that of the fourth MIS transistor and is diode-connected. A constant voltage output unit composed of a second conductivity type sixth MIS transistor is connected.

【００２１】本出願の第３の発明に係る定電圧発生回路
は、第１の電流経路、第２の電流経路及び第３の電流経
路を備え、前記第１の電流経路は、ダイオード接続され
た第１導電型の第１ＭＩＳトランジスタと、低しきい電
圧を有する第２導電型の第２ＭＩＳトランジスタと第１
の抵抗とを直列に接続して構成され、前記第２の電流経
路は、前記第１ＭＩＳトランジスタとカレントミラー接
続された第１導電型の第３ＭＩＳトランジスタと、前記
第２ＭＩＳトランジスタのしきい電圧よりも高いしきい
電圧を有しかつダイオード接続された第２導電型の第４
ＭＩＳトランジスタとを直列に接続して構成され、前記
第３の電流経路は、前記第１ＭＩＳトランジスタとカレ
ントミラー接続された第１導電型の第５ＭＩＳトランジ
スタにより構成され、前記第２ＭＩＳトランジスタのゲ
ート及び前記第４ＭＩＳトランジスタのゲートは互いに
接続されているとともに、前記第３の電流経路には、ダ
イオード接続された第２導電型の第６ＭＩＳトランジス
タと、該第６ＭＩＳトランジスタのオン抵抗値よりも大
きな抵抗値を有する第２の抵抗とを接続して構成される
定電圧出力部が接続されていることを特徴とする。A constant voltage generating circuit according to a third invention of the present application comprises a first current path, a second current path and a third current path, and the first current path is diode-connected. A first conductivity type first MIS transistor, a second conductivity type second MIS transistor having a low threshold voltage, and a first
Is connected in series, and the second current path has a third conductivity type third MIS transistor that is current-mirror connected to the first MIS transistor and a threshold voltage of the second MIS transistor that is lower than the threshold voltage of the second MIS transistor. A fourth of a second conductivity type having a high threshold voltage and being diode-connected
The third current path is configured by connecting a MIS transistor in series, and the third current path is configured by a fifth MIS transistor of the first conductivity type that is current-mirror connected to the first MIS transistor, and the gate of the second MIS transistor and the gate of the second MIS transistor. The gates of the fourth MIS transistors are connected to each other, and a diode-connected second conductivity-type sixth MIS transistor and a resistance value larger than the on-resistance value of the sixth MIS transistor are connected to the third current path. A constant voltage output portion configured by connecting to the second resistor that is included is connected.

【００２２】本出願の第４の発明に係る定電圧発生回路
は、第１の電流経路、第２の電流経路及び第３の電流経
路を備え、前記第１の電流経路は、ダイオード接続され
た第１導電型の第１ＭＩＳトランジスタと、低しきい電
圧を有する第２導電型の第２ＭＩＳトランジスタと第１
の抵抗とを直列に接続して構成され、前記第２の電流経
路は、前記第１ＭＩＳトランジスタとカレントミラー接
続された第１導電型の第３ＭＩＳトランジスタと、前記
第２ＭＩＳトランジスタのしきい電圧よりも高いしきい
電圧を有しかつダイオード接続された第２導電型の第４
ＭＩＳトランジスタとを直列に接続して構成され、前記
第３の電流経路は、前記第１ＭＩＳトランジスタとカレ
ントミラー接続された第１導電型の第５ＭＩＳトランジ
スタにより構成され、前記第２ＭＩＳトランジスタのゲ
ート及び前記第４ＭＩＳトランジスタのゲートは互いに
接続されているとともに、前記第３の電流経路には、前
記第４ＭＩＳトランジスタのトランスコンダクタンスよ
りも低いトランスコンダクタンスを有しかつダイオード
接続された第２導電型の第６ＭＩＳトランジスタから構
成される定電圧出力部が接続されていることを特徴とす
る。A constant voltage generating circuit according to a fourth invention of the present application comprises a first current path, a second current path and a third current path, and the first current path is diode-connected. A first conductivity type first MIS transistor, a second conductivity type second MIS transistor having a low threshold voltage, and a first
Is connected in series, and the second current path has a third conductivity type third MIS transistor that is current-mirror connected to the first MIS transistor and a threshold voltage of the second MIS transistor that is lower than the threshold voltage of the second MIS transistor. A fourth of a second conductivity type having a high threshold voltage and being diode-connected
The third current path is configured by connecting a MIS transistor in series, and the third current path is configured by a fifth MIS transistor of the first conductivity type that is current-mirror connected to the first MIS transistor, and the gate of the second MIS transistor and the gate of the second MIS transistor. The gates of the fourth MIS transistors are connected to each other, and the third current path has a transconductance lower than the transconductance of the fourth MIS transistor and is a diode-connected sixth MIS transistor of the second conductivity type. Is connected to a constant voltage output section.

【００２３】本出願の第５の発明に係る定電圧発生回路
は、第１の電流経路、第２の電流経路及び第３の電流経
路を備え、前記第１の電流経路は、ダイオード接続され
た第１導電型の第１ＭＩＳトランジスタと、低しきい電
圧を有する第２導電型の第２ＭＩＳトランジスタと第１
の抵抗とを直列に接続して構成され、前記第２の電流経
路は、前記第１ＭＩＳトランジスタとカレントミラー接
続された第１導電型の第３ＭＩＳトランジスタと、前記
第２ＭＩＳトランジスタのしきい電圧よりも高いしきい
電圧を有しかつダイオード接続された第２導電型の第４
ＭＩＳトランジスタとを直列に接続して構成され、前記
第３の電流経路は、前記第１ＭＩＳトランジスタとカレ
ントミラー接続された第１導電型の第５ＭＩＳトランジ
スタにより構成され、前記第２ＭＩＳトランジスタのゲ
ート及び前記第４ＭＩＳトランジスタのゲートは互いに
接続されているとともに、前記第３の電流経路には、ダ
イオード接続された第２導電型の第６ＭＩＳトランジス
タから構成される定電圧出力部が接続され、前記第３の
電流径路を流れる第３電流は前記第２電流径路を流れる
第２電流よりも大きくされたことを特徴とする。A constant voltage generating circuit according to a fifth invention of the present application comprises a first current path, a second current path and a third current path, and the first current path is diode-connected. A first conductivity type first MIS transistor, a second conductivity type second MIS transistor having a low threshold voltage, and a first
Is connected in series, and the second current path has a third conductivity type third MIS transistor that is current-mirror connected to the first MIS transistor and a threshold voltage of the second MIS transistor that is lower than the threshold voltage of the second MIS transistor. A fourth of a second conductivity type having a high threshold voltage and being diode-connected
The third current path is configured by connecting a MIS transistor in series, and the third current path is configured by a fifth MIS transistor of the first conductivity type that is current-mirror connected to the first MIS transistor, and the gate of the second MIS transistor and the gate of the second MIS transistor. The gates of the fourth MIS transistors are connected to each other, and a constant voltage output unit composed of a diode-connected sixth MIS transistor of the second conductivity type is connected to the third current path, and the third current path is connected to the third current path. The third current flowing through the current path is larger than the second current flowing through the second current path.

【００２４】上記第２乃至第５の発明において、前記第
１の抵抗の抵抗値は第２ＭＩＳトランジスタのオン抵抗
よりも大とすることができる。また、前記第１ＭＩＳト
ランジスタ、前記第３ＭＩＳトランジスタ及び前記第５
ＭＩＳトランジスタはｐＭＯＳトランジスタであってそ
のソースが電源電圧に接続されるものであり、前記第２
ＭＩＳトランジスタ、前記第４ＭＩＳトランジスタ及び
前記第６ＭＩＳトランジスタはｎＭＯＳトランジスタで
あるものとすることができる。In the second to fifth inventions, the resistance value of the first resistor can be larger than the ON resistance of the second MIS transistor. In addition, the first MIS transistor, the third MIS transistor, and the fifth
The MIS transistor is a pMOS transistor whose source is connected to the power supply voltage.
The MIS transistor, the fourth MIS transistor, and the sixth MIS transistor may be nMOS transistors.

【００２５】また、上記第２乃至第５の発明において、
前記第６ＭＩＳトランジスタと並列に接続され、前記定
電圧出力部の出力端子の電荷の放電を加速する加速回路
を備えることができる。この加速回路は、分圧抵抗と、
その分圧抵抗からの出力電圧をゲートに入力させるＭＩ
Ｓトランジスタとを並列に接続して構成することができ
る。In the second to fifth inventions,
An acceleration circuit may be provided that is connected in parallel with the sixth MIS transistor and accelerates discharge of electric charge at the output terminal of the constant voltage output unit. This accelerating circuit has a voltage dividing resistor,
MI for inputting the output voltage from the voltage dividing resistor to the gate
It can be configured by connecting the S transistor in parallel.

【００２６】本出願に係る第６の発明に係る半導体記憶
装置は、ビット線をワード線を互いに交差するように配
置するとともに、その交差部に電流読出し型のメモリセ
ルが配置されたメモリセルアレイと、前記ビット線から
の電流を検知し増幅するセンスアンプと、前記ビット線
の電圧の上限を規定するクランプ用トランジスタとを備
え、前記第２乃至第５の発明に係る定電圧発生回路から
の出力電圧を前記クランプ用トランジスタのゲートに入
力させるように構成されたことを特徴とする。A semiconductor memory device according to a sixth invention of the present application is a memory cell array in which bit lines are arranged so that word lines intersect with each other, and current read type memory cells are arranged at the intersections. An output from the constant voltage generating circuit according to any one of the second to fifth inventions, comprising a sense amplifier that detects and amplifies a current from the bit line, and a clamp transistor that defines an upper limit of the voltage of the bit line. It is characterized in that the voltage is inputted to the gate of the clamping transistor.

【００２７】上記目的の達成のため、本出願の第7の発
明に係る半導体記憶装置は、複数のワード線と複数のビ
ット線の交点に設けられ該ビット線を介して電流を流し
その電流量の大きさによってデータの読み出しが行われ
る複数のメモリセルを含むメモリセルアレイと、前記ビ
ット線と電気的に接続される複数のデータ線と、カラム
アドレス信号に基づき前記ビット線を選択し前記データ
線と接続するカラムゲートとを備えた半導体記憶装置に
おいて、前記複数のビット線のうち隣接するビット線同
士は、それぞれ前記複数のデータ線のうち互いに隣接し
ていないデータ線に接続されるように構成されたことを
特徴とする。In order to achieve the above object, a semiconductor memory device according to a seventh invention of the present application is provided at an intersection of a plurality of word lines and a plurality of bit lines, and a current is caused to flow through the bit lines so that the amount of the current flows. A memory cell array including a plurality of memory cells from which data is read according to the size of the data lines, a plurality of data lines electrically connected to the bit lines, and the bit lines selected based on a column address signal. In a semiconductor memory device having a column gate connected to a plurality of bit lines, adjacent bit lines of the plurality of bit lines are connected to data lines of the plurality of data lines that are not adjacent to each other. It is characterized by being done.

【００２８】上記目的の達成のため、本出願の第８の発
明に係る半導体記憶装置は、複数のメモリセルブロック
から構成され前記複数のメモリセルブロックのそれぞれ
には複数のワード線と複数のローカルビット線との交点
に設けられ該ローカルビット線を介して電流を流しその
電流量の大きさによってデータの読出しが行われる複数
のメモリセルが配列されたメモリセルアレイと、前記各
ローカルビット線と電気的に接続される複数のメインビ
ット線と、前記複数のメインビット線と電気的に接続さ
れる複数のデータ線と、カラムアドレス信号に基づき前
記ローカルビット線を選択し前記メインビット線と接続
するローカルカラムゲートと、カラムアドレス信号に基
づき前記メインビット線を選択し前記データ線と接続す
るメインカラムゲートとを備えた半導体記憶装置におい
て、前記複数のメインビット線のうち隣接するメインビ
ット線同士は、それぞれ前記複数のデータ線のうち互い
に隣接していないデータ線に接続されるように構成され
たことを特徴とする。To achieve the above object, a semiconductor memory device according to an eighth invention of the present application comprises a plurality of memory cell blocks, and each of the plurality of memory cell blocks has a plurality of word lines and a plurality of local lines. A memory cell array provided at an intersection with a bit line, in which a plurality of memory cells are arranged, through which a current flows through the local bit line and data is read according to the magnitude of the amount of the current, and the local bit lines and the electric Main bit lines electrically connected to each other, a plurality of data lines electrically connected to the plurality of main bit lines, and a local bit line selected based on a column address signal and connected to the main bit line. A local column gate and a main column gate which selects the main bit line based on a column address signal and connects the main bit line to the data line. In the semiconductor memory device including the plurality of main bit lines, adjacent main bit lines of the plurality of main bit lines are connected to data lines of the plurality of data lines that are not adjacent to each other. It is characterized by

【００２９】[0029]

【発明の実施の形態】以下、本発明に係る定電圧発生回
路の実施の形態を、図面に基づいて詳細に説明する。本
実施の形態に係る定電圧発生回路は、図１（ａ）に示す
ように、定電流発生回路１０と、定電流発生回路４０
と、定電圧出力部３０とから構成される。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a constant voltage generating circuit according to the present invention will be described below in detail with reference to the drawings. As shown in FIG. 1A, the constant voltage generating circuit according to the present embodiment has a constant current generating circuit 10 and a constant current generating circuit 40.
And a constant voltage output unit 30.

【００３０】定電流発生回路１０は、トランジスタｎ１
とｎ２とを備えている。トランジスタｎ１のゲートとト
ランジスタｎ２のゲートは互いに接続されていると共
に、そのソース又はドレインには同一の大きさの電流Ｉ
ｎ１，Ｉｎ２が流れるようにされている。また、両トラ
ンジスタｎ１，ｎ２の閾値電圧は異なる値とされる。こ
の閾値電圧の大きさの差によって、図１（ｂ）に示すよ
うに、この定電流発生回路１０の出力電流Ｉ１が、両ト
ランジスタの電圧―電流特性の交点Ｃにより決定され
る。また、この定電流発生回路１０は、定電圧Ｖ１も出
力する。なお、図１（ｆ）に示すように、両トランジス
タｎ１，ｎ２の閾値電圧は同じ値とし、代わりに両トラ
ンジスタｎ１，ｎ２のトランスコンダクタンスの値を異
ならせ、このトランスコンダクタンスの大きさの差によ
って、図１（ｂ）の交点Ｃが決定されるようにしてもよ
い。The constant current generating circuit 10 includes a transistor n1
And n2. The gate of the transistor n1 and the gate of the transistor n2 are connected to each other, and the source or drain thereof has the same current I.
n1 and In2 are made to flow. Further, the threshold voltages of the transistors n1 and n2 are set to different values. Due to the difference in the magnitude of the threshold voltage, the output current I1 of the constant current generating circuit 10 is determined by the intersection C of the voltage-current characteristics of both transistors, as shown in FIG. The constant current generating circuit 10 also outputs a constant voltage V1. As shown in FIG. 1F, the transistors n1 and n2 have the same threshold voltage, and the transconductance values of the transistors n1 and n2 are different from each other. , The intersection C of FIG. 1B may be determined.

【００３１】定電流発生回路４０は、この出力電流Ｉ１
に比例した定電流Ｉ２を生成する。定電圧出力部３０
は、ダイオード接続され且つソース−ドレーン間電圧の
増加に対して電流が単調に増加する（即ち、傾きが正
の）電圧−電流特性を有するトランジスタｎ３を備えて
おり、このトランジスタｎ３に定電流Ｉ２が流れるよう
にされている。これにより、この定電圧出力部３０よ
り、このトランジスタｎ３の電流−電圧特性（図１
（ｃ）のＩｎ３）と定電流Ｉ２とにより決定される電圧
Ｖｏが出力される。この出力電圧Ｖｏは、電流Ｉ２の大
きさや定電圧出力部３０の電圧−電流特性等を適当に選
ぶことにより、Ｖｏ＞Ｖ１となるようにすることができ
る。The constant current generating circuit 40 outputs the output current I1.
A constant current I2 proportional to is generated. Constant voltage output unit 30
Includes a transistor n3 which is diode-connected and has a voltage-current characteristic in which the current monotonously increases with an increase in the source-drain voltage (that is, the slope is positive). The constant current I2 is applied to the transistor n3. Is made to flow. As a result, the constant-voltage output section 30 causes the current-voltage characteristic of the transistor n3 (see FIG.
The voltage Vo determined by In3 of (c) and the constant current I2 is output. The output voltage Vo can be set to Vo> V1 by appropriately selecting the magnitude of the current I2, the voltage-current characteristic of the constant voltage output unit 30, and the like.

【００３２】例えば、図１（ｂ）に示すように、トラン
ジスタｎ3の特性をトランジスタｎ２と同じとし、定電
流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を
流すと、出力電圧ＶｏをＶ１よりも大きくすることが出
来る。また、図１（ｃ）に示すように、トランジスタｎ
3の閾値電圧をトランジスタｎ２の閾値電圧よりも大き
くし、さらに定電流発生回路４０により出力電流Ｉ１の
２倍の電流Ｉ２を流すと、図１（ｂ）の場合よりも更に
出力電圧ＶｏをＶ１よりも大きくすることが出来る。ま
た、図１（ｄ）に示すように、トランジスタｎ３のトラ
ンスコンダクタンスをトランジスタｎ２のトランスコン
ダクタンスよりも小さくし、さらに定電流発生回路４０
により出力電流Ｉ１の２倍の電流Ｉ２を流すと、図１
（ｂ）の場合よりも更に出力電圧ＶｏをＶ１よりも大き
くすることが出来る。また、図１（ｅ）に示すように、
定電流発生回路４０がＩ１と同じ電流Ｉ２を流し、かつ
トランジスタｎ3の特性（閾値電圧、トランスコンダク
タンス）をトランジスタｎ２のそれとは異ならせるよう
にしても、同様に出力電圧ＶｏをＶ１よりも大きくする
ことができる。また、この出力電圧Ｖｏは、定電流Ｉ２
の大きさと定電圧出力部３０の特性によってのみ決定さ
れ、電源電圧Ｖｃｃに依存しない。このため、電源電圧
Ｖｃｃが低下しても出力電圧Ｖｏは高く保つことが出来
る。For example, as shown in FIG. 1B, when the characteristic of the transistor n3 is the same as that of the transistor n2 and the constant current generating circuit 40 causes a current I2 which is twice the output current I1 to flow, the output voltage Vo changes to V1. Can be larger than. In addition, as shown in FIG.
When the threshold voltage of 3 is made higher than the threshold voltage of the transistor n2 and further the current I2 which is twice the output current I1 is made to flow by the constant current generating circuit 40, the output voltage Vo becomes V1 more than that in the case of FIG. Can be larger than. Further, as shown in FIG. 1D, the transconductance of the transistor n3 is made smaller than that of the transistor n2, and the constant current generating circuit 40
When a current I2 that is twice the output current I1 is flown by
The output voltage Vo can be made larger than V1 as compared with the case of (b). In addition, as shown in FIG.
Even when the constant current generating circuit 40 allows the same current I2 as I1 to flow and the characteristics (threshold voltage, transconductance) of the transistor n3 to be different from that of the transistor n2, the output voltage Vo is also made larger than V1. be able to. Further, this output voltage Vo is constant current I2
Of the power supply voltage Vcc and the characteristic of the constant voltage output unit 30, and does not depend on the power supply voltage Vcc. Therefore, the output voltage Vo can be kept high even if the power supply voltage Vcc decreases.

【００３３】以下、この本発明に係る定電圧発生回路を
実現するための具体的な回路の例を図面に沿って説明す
る。［本発明に係る定電圧発生回路の第１の実施の形態］図
２は、本発明に係る定電圧発生回路の第１の実施の形態
を示すものである。図２（ａ）に示すように、本実施の
形態に係る定電圧発生回路１´は、定電流発生回路１０
´と、スイッチング回路２０´、定電圧出力部３０とか
ら構成される。定電流発生回路１０´は、ｎＭＯＳトラ
ンジスタｎ１，ｎ２，ｐＭＯＳトランジスタｐ１、ｐ２
を備えている点で図１８に示す従来の定電流発生回路１
０と同一であるが、第1の電流経路１２、第２の電流経
路１３に加え、第３の電流経路１４を備えている点で、
図１８に示す従来の定電流発生回路１０と異なる。この
定電流発生回路１０は、図１の定電流発生回路１０と定
電流発生回路４０の２つの機能を果たしている。この第
３の電流経路１４は、ｐＭＯＳトランジスタｐ１、ｐ２
とカレントミラー接続されたｐＭＯＳトランジスタｐ５
と、これに接続される定電圧出力部３０とにより構成さ
れる。An example of a specific circuit for realizing the constant voltage generating circuit according to the present invention will be described below with reference to the drawings. [First Embodiment of Constant Voltage Generating Circuit According to the Present Invention] FIG. 2 shows a constant voltage generating circuit according to a first embodiment of the present invention. As shown in FIG. 2A, the constant voltage generation circuit 1 ′ according to the present embodiment has a constant current generation circuit 10 ′.
′, A switching circuit 20 ′, and a constant voltage output unit 30. The constant current generating circuit 10 'includes nMOS transistors n1, n2, pMOS transistors p1 and p2.
The conventional constant current generating circuit 1 shown in FIG.
It is the same as 0, but in addition to the first current path 12 and the second current path 13, a third current path 14 is provided.
It is different from the conventional constant current generating circuit 10 shown in FIG. The constant current generating circuit 10 fulfills the two functions of the constant current generating circuit 10 and the constant current generating circuit 40 shown in FIG. The third current path 14 has pMOS transistors p1 and p2.
PMOS transistor p5 connected in current mirror with
And a constant voltage output unit 30 connected thereto.

【００３４】定電圧出力部３０は、ダイオード接続され
たｎＭＯＳトランジスタｎ５と、電流経路１４をオン、
オフするためのスイッチング用トランジスタ２７を備え
ている。このトランジスタｎ５のドレインの電位ＮＢＩ
ＡＳが、定電圧発生回路１´の出力電圧Ｖｏとされる。
トランジスタｎ５は、トランジスタｎ２のしきい電圧Ｖ
ｔｎ２よりも大きなしきい電圧Ｖｔｎ５を有しており、
また、ソース−ドレーン間電圧の増加に対して電流が単
調に増加する（即ち、傾きが正の）電圧−電流特性を有
する。The constant voltage output section 30 turns on the diode-connected nMOS transistor n5 and the current path 14,
A switching transistor 27 for turning off is provided. The potential NBI of the drain of this transistor n5
AS is the output voltage Vo of the constant voltage generation circuit 1 '.
The transistor n5 has a threshold voltage V of the transistor n2.
has a threshold voltage Vtn5 greater than tn2,
Further, it has a voltage-current characteristic in which the current monotonously increases with an increase in the source-drain voltage (that is, the slope is positive).

【００３５】スイッチング用トランジスタ２７は、イネ
ーブル信号ＥＮＢを受けて、スイッチング回路２０´の
各トランジスタ２１、２２、２４と同時にオン、オフす
る。なお、図２（ａ）に示すように、トランジスタｐ５
のソースと電源電圧Ｖｃｃとの間には、トランジスタ２
５と同様の特性を有しゲートが接地されたトランジスタ
２６が接続されており、トランジスタｐ１、ｐ２、ｐ５
のソース電圧を揃える機能を果たしている。また、本実
施の形態では、Ｖｔｎ１とＶｔｎ２との差をできるだけ
小さくし、これにより、トランジスタｎ１，ｎ２の共通
ゲート（接続点Ｏ２）の電位をできるだけ小さくしてお
く。これは、従来技術（図１８）よりも低い電源電圧の
最低値Ｖｃｃｍｉｎを保証するためである。Upon receiving the enable signal ENB, the switching transistor 27 is turned on / off at the same time as the transistors 21, 22, 24 of the switching circuit 20 '. As shown in FIG. 2A, the transistor p5
Of the transistor 2 between the source of the
A transistor 26, which has the same characteristics as those of No. 5 and whose gate is grounded, is connected to the transistors p1, p2, p5.
Plays the function of aligning the source voltage of. Further, in the present embodiment, the difference between Vtn1 and Vtn2 is made as small as possible, so that the potential of the common gate (connection point O2) of the transistors n1 and n2 is made as small as possible. This is to guarantee the lowest value Vccmin of the power supply voltage lower than that of the conventional technique (FIG. 18).

【００３６】次に、図２（ａ）に示す定電圧発生回路の
動作を説明する。イネーブル信号ＥＮＢが入力される
と、スイッチング回路２０´の各トランジスタ２１，２
２，２４，及び定電圧出力部３０のトランジスタ２７が
オンとされ、定電流発生回路１０´が非活性状態から活
性状態へと切り換えられる。カレントミラー回路を構成
するトランジスタｐ１、ｐ２、ｐ５により、これらのト
ランジスタを流れる電流Ｉｐ１，Ｉｐ２，Ｉｐ５は等し
くなる。Next, the operation of the constant voltage generating circuit shown in FIG. 2A will be described. When the enable signal ENB is input, the transistors 21, 2 of the switching circuit 20 'are input.
2, 24 and the transistor 27 of the constant voltage output section 30 are turned on, and the constant current generating circuit 10 'is switched from the inactive state to the active state. Due to the transistors p1, p2, p5 forming the current mirror circuit, the currents Ip1, Ip2, Ip5 flowing through these transistors become equal.

【００３７】図２（ｃ）に示すように、トランジスタｎ
１のゲートとトランジスタｎ２のゲートとの接続点Ｏ２
の電位Ｖａは、図１８に示す従来技術と同様、電流Ｉｎ
１の電圧−電流特性曲線Ａと、電流Ｉｎ２の電圧−電流
特性曲線Ｂとの交点Ｃにより決定される。電流経路１４
の負荷曲線は、図２（ｃ）に示す曲線Ｆのようになる。
一方、ダイオード接続されたトランジスタｎ５のドレイ
ン電圧と電流Ｉｎ５との関係は、図２（ｃ）に示す曲線
Ｇのような、しきい電圧Ｖｔｎ５を横軸の切片とした指
数関数的曲線Ｇとなる。この２つの曲線ＦとＧの交点Ｈ
により、出力電圧とされる接続点ＮＢＩＡＳの電位が決
定され、出力電圧Ｖｏの大きさが決まる。As shown in FIG. 2C, the transistor n
Connection point O2 between the gate of 1 and the gate of transistor n2
The potential Va of the current In is the same as that of the conventional technique shown in FIG.
It is determined by the intersection C of the voltage-current characteristic curve A of No. 1 and the voltage-current characteristic curve B of the current In2. Current path 14
The load curve of is like the curve F shown in FIG.
On the other hand, the relationship between the drain voltage of the diode-connected transistor n5 and the current In5 is an exponential curve G having the threshold voltage Vtn5 as an intercept on the horizontal axis, such as the curve G shown in FIG. . Intersection H of these two curves F and G
Thus, the potential of the connection point NBIAS, which is the output voltage, is determined, and the magnitude of the output voltage Vo is determined.

【００３８】図２（ｃ）からも明らかなように、従来技
術（図１８）の最終出力電圧Ｖｏに相当するＶａを下げ
ることによって、数式１で示されるＶｃｃｍｉｎを下げ
ることができる。従って、従来技術の場合に比し、電源
電圧Ｖｃｃが低下した場合でも出力電圧Ｖｏを高く保つ
ことができる。なお、図２（ａ）において、低閾値電圧
を有するトランジスタｎ１の代わりに、図２（ｄ）に示
すように、トランジスタｎ２と閾値電圧が同じで、トラ
ンスコンダクタンスがトランジスタｎ２のそれよりも大
きいトランジスタｎ１´を使用するようにし、これによ
り図２（ｃ）に示す特性を得るようにしてもよい。これ
は、両トランジスタｎ１，ｎ２のチャネル長を同じと
し、トランジスタｎ１のチャネル幅Ｗ１をトランジスタ
ｎ２のチャネル幅Ｗ２よりも大きくすることにより達成
できる。As is clear from FIG. 2 (c), Vccmin shown in Formula 1 can be lowered by lowering Va corresponding to the final output voltage Vo of the prior art (FIG. 18). Therefore, compared with the case of the conventional technique, the output voltage Vo can be kept high even when the power supply voltage Vcc is lowered. In FIG. 2A, instead of the transistor n1 having a low threshold voltage, as shown in FIG. 2D, a transistor having the same threshold voltage as the transistor n2 and a transconductance larger than that of the transistor n2. It is also possible to use n1 'and thereby obtain the characteristic shown in FIG. This can be achieved by setting the channel lengths of both transistors n1 and n2 to be the same and making the channel width W1 of the transistor n1 larger than the channel width W2 of the transistor n2.

【００３９】［本発明に係る定電圧発生回路の第２の実
施の形態］上記第１の実施の形態では、トランジスタｎ
５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電
圧Ｖｔｎ２よりも高くしたが、本実施の形態では、図３
（ａ）に示すように、しきい電圧Ｖｔｎ５をＶｔｎ２と
等しくするとともに、トランジスタｎ５のドレインとト
ランジスタｐ５との間に抵抗４１を接続している。抵抗
４１の抵抗値Ｒ２は、トランジスタｎ５のオン抵抗より
も十分大きくする。これにより、電流Ｉｎ５の特性曲線
が、傾き１／Ｒ２の直線になるように、抵抗４１の電圧
降下分だけ、Ｖａより高い出力電圧Ｖｏを得ることがで
きる。また、図３（ｂ）に示すようなダイオード４２を
接続してもよい。この場合、トランジスタｎ５のしきい
電圧Ｖｔｎ５はトランジスタｎ２のしきい電圧Ｖｔｎ２
と同じで構わない。なお、この図３（ａ）（ｂ）の抵抗
４１やダイオード４２をトランジスタｎ５とトランジス
タ２７の間に接続してもよい。また、図３（ｃ）に示す
ように、ダイオード接続したトランジスタｎ６をトラン
ジスタｎ５と直列接続してもよい。また、２つ以上のダ
イオード接続したトランジスタをトランジスタｎ５と直
列接続するようにしてもよい。[Second Embodiment of Constant Voltage Generating Circuit According to the Present Invention] In the first embodiment, the transistor n is used.
Although the threshold voltage Vtn5 of No. 5 is set higher than the threshold voltage Vtn2 of the transistor n2, in the present embodiment, the threshold voltage Vtn5 of FIG.
As shown in (a), the threshold voltage Vtn5 is made equal to Vtn2, and the resistor 41 is connected between the drain of the transistor n5 and the transistor p5. The resistance value R2 of the resistor 41 is made sufficiently larger than the ON resistance of the transistor n5. As a result, the output voltage Vo higher than Va can be obtained by the voltage drop of the resistor 41 so that the characteristic curve of the current In5 becomes a straight line having a slope 1 / R2. Moreover, you may connect the diode 42 as shown in FIG.3 (b). In this case, the threshold voltage Vtn5 of the transistor n5 is equal to the threshold voltage Vtn2 of the transistor n2.
The same as The resistor 41 and the diode 42 shown in FIGS. 3A and 3B may be connected between the transistor n5 and the transistor 27. Further, as shown in FIG. 3C, the diode-connected transistor n6 may be connected in series with the transistor n5. Further, two or more diode-connected transistors may be connected in series with the transistor n5.

【００４０】［本発明に係る定電圧発生回路の第３の実
施の形態］第１の実施の形態では、トランジスタｎ５の
しきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖ
ｔｎ２よりも高くしたが、本実施の形態では、しきい電
圧Ｖｔｎ５はＶｔｎ２と等しくするとともに、トランジ
スタｎ５のトランスコンダクタンスｇｍ５をトランジス
タｎ２のトランスコンダクタンスｇｍ２よりも小さくし
ている。これにより、図４に示すように、電流Ｉｎ５の
特性曲線Ｇ´は、横軸の切片は曲線Ｂのそれと同じとな
るが、その傾きは曲線Ｂよりも小さくなる。このため、
曲線Ｆとの交点Ｈ（動作点）で決まる出力電圧Ｖｏは、
第１の実施の形態と同様に接続点Ｏ２の電位Ｖａよりも
高く保つことができる。[Third Embodiment of Constant Voltage Generating Circuit According to the Present Invention] In the first embodiment, the threshold voltage Vtn5 of the transistor n5 is changed to the threshold voltage Vt of the transistor n2.
Although it is set higher than tn2, in the present embodiment, the threshold voltage Vtn5 is made equal to Vtn2, and the transconductance gm5 of the transistor n5 is made smaller than the transconductance gm2 of the transistor n2. As a result, as shown in FIG. 4, the characteristic curve G ′ of the current In5 has the same intercept of the horizontal axis as that of the curve B, but its slope becomes smaller than that of the curve B. For this reason,
The output voltage Vo determined by the intersection H (operating point) with the curve F is
As in the first embodiment, it can be kept higher than the potential Va at the connection point O2.

【００４１】［本発明に係る定電圧発生回路の第４の実
施の形態］第１の実施の形態では、トランジスタｎ５の
しきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖ
ｔｎ２よりも高くしたが、本実施の形態では、トランジ
スタｎ５の特性をトランジスタｎ２のそれと同じにする
とともに（図５参照）、トランジスタｐ５のサイズを変
えることにより電流Ｉｐ５の大きさをＩｐ２よりも大き
くする。これにより、曲線Ｆとの交点Ｈ（動作点）で決
まる出力電圧Ｖｏは、第１の実施の形態と同様に接続点
Ｏ２の電位Ｖａよりも高く保つことができる。［本発明に係る定電圧発生回路の第５の実施の形態］上
記第１乃至第３の形態において、トランジスタｎ５の電
流Ｉｎ５の曲線Ｇ（Ｇ´）の傾きが小さくなると、イネ
ーブル信号ＥＮＢにより定電圧発生回路１´が活性状態
になってから、出力電圧が初期状態ＶｃｃからＶｏに収
束するまでの間の時間（遷移時間）が長くなり、回路の
動作が遅くなるという問題が生じる。[Fourth Embodiment of the Constant Voltage Generating Circuit According to the Present Invention] In the first embodiment, the threshold voltage Vtn5 of the transistor n5 is changed to the threshold voltage V of the transistor n2.
Although it is set higher than tn2, in the present embodiment, the characteristic of the transistor n5 is made the same as that of the transistor n2 (see FIG. 5), and the magnitude of the current Ip5 is made larger than Ip2 by changing the size of the transistor p5. To do. As a result, the output voltage Vo determined by the intersection H (operating point) with the curve F can be kept higher than the potential Va at the connection point O2 as in the first embodiment. [Fifth Embodiment of Constant Voltage Generating Circuit According to the Present Invention] In the first to third embodiments, when the slope of the curve G (G ′) of the current In5 of the transistor n5 becomes small, the constant voltage generating circuit is controlled by the enable signal ENB. The time (transition time) from the activation of the voltage generation circuit 1'to the convergence of the output voltage from the initial state Vcc to Vo becomes long, which causes a problem that the operation of the circuit becomes slow.

【００４２】そこで、本実施の形態では、図６に示すよ
うに、トランジスタｎ５と並列に加速回路５０を接続し
ている。加速回路５０は、直列接続された抵抗５１（抵
抗値Ｒ３）、抵抗５２（抵抗値Ｒ４）と、この抵抗５
１，５２と並列に接続されたｎＭＯＳトランジスタｎ６
とを備えている。トランジスタｎ６のゲートは抵抗５
１、５２の接続点Ｏ３に接続されている。イネーブル信
号ＥＮＢがＨからＬに変わり、トランジスタｎ６がオン
すると、定電圧出力部３０の出力端子の電荷が放電さ
れ、これにより遷移時間が短縮される。抵抗５１及び５
２並びにトランジスタｎ６には、出力電圧がＶｏに収束
した後は電流が流れないようにしなければならない。こ
のため、本実施の形態では、Ｒ３＋Ｒ４がトランジスタ
ｎ５のオン抵抗よりも十分大きくされている。また、ト
ランジスタｎ６は、出力電圧がＶｏに収束したらオフと
なるように構成されている。具体的には、トランジスタ
ｎ６のしきい電圧をＶｔｎ６とした場合、Therefore, in this embodiment, as shown in FIG. 6, the acceleration circuit 50 is connected in parallel with the transistor n5. The acceleration circuit 50 includes a resistor 51 (resistance value R3), a resistor 52 (resistance value R4), and a resistor 5 connected in series.
NMOS transistor n6 connected in parallel with 1, 52
It has and. The gate of the transistor n6 is a resistor 5
It is connected to the connection point O3 of 1, 52. When the enable signal ENB is changed from H to L and the transistor n6 is turned on, the electric charge at the output terminal of the constant voltage output section 30 is discharged, thereby shortening the transition time. Resistors 51 and 5
2 and the transistor n6 must be prevented from flowing a current after the output voltage converges to Vo. Therefore, in the present embodiment, R3 + R4 is made sufficiently larger than the on resistance of the transistor n5. Further, the transistor n6 is configured to turn off when the output voltage converges to Vo. Specifically, when the threshold voltage of the transistor n6 is Vtn6,

【００４３】[0043]

【数２】Ｖｔｎ６＞＝Ｖｏ×Ｒ４／（Ｒ３＋Ｒ４）[Formula 2] Vtn6> = Vo × R4 / (R3 + R4)

【００４４】となるようにすることにより、出力電圧が
Ｖｏとなった時点でトランジスタｎ６をオフとすること
ができる。図６では、図３（ａ）の回路に加速回路５０
を付加した例を示したが,図２、図３（ｂ）（ｃ）の回
路に加速回路５０を付加してもよいことは言うまでもな
い。With the above arrangement, the transistor n6 can be turned off when the output voltage becomes Vo. In FIG. 6, the acceleration circuit 50 is added to the circuit of FIG.
Although the example in which is added is shown, it goes without saying that the accelerating circuit 50 may be added to the circuits of FIGS. 2 and 3B and 3C.

【００４５】［本発明に係る定電圧発生回路の利用例］
次に、本発明の第１乃至第５の実施の形態の定電圧発生
回路の、半導体集積回路中での利用例を説明する。ここ
では、本発明の実施の形態の定電圧発生回路をフラッシ
ュメモリのクランプ回路に適用した場合について説明す
る。[Application Example of Constant Voltage Generating Circuit According to the Present Invention]
Next, an example of use of the constant voltage generating circuit according to the first to fifth embodiments of the present invention in a semiconductor integrated circuit will be described. Here, a case where the constant voltage generating circuit according to the embodiment of the present invention is applied to a clamp circuit of a flash memory will be described.

【００４６】図７に、フラッシュメモリの構成の一例を
ブロック図で説明する。図７に示すフラッシュメモリ
は、メモリセルアレイ６０、カラムゲート７０、レファ
レンスセルアレイ８０、ダミーカラムゲート９０、セン
スアンプ１００、クランプ回路１１０、プログラム回路
１２０、ＩＯバッファ１３０、アドレスバッファ１４
０、カラムデコーダ１５０、ロウデコーダ１６０、ブロ
ックデコーダ１７０、チャージポンプ回路１８０、電圧
スイッチ回路１９０、制御回路２００、及びコマンドレ
ジスタ２１０、バイアス回路２２０から大略構成され
る。FIG. 7 is a block diagram illustrating an example of the configuration of the flash memory. The flash memory shown in FIG. 7 has a memory cell array 60, a column gate 70, a reference cell array 80, a dummy column gate 90, a sense amplifier 100, a clamp circuit 110, a program circuit 120, an IO buffer 130, and an address buffer 14.
0, column decoder 150, row decoder 160, block decoder 170, charge pump circuit 180, voltage switch circuit 190, control circuit 200, command register 210, and bias circuit 220.

【００４７】メモリセルアレイ６０は、複数本のワード
線ＷＬｓと、複数本のビット線ＢＬｓと、このワード線
ＷＬｓとビット線ＢＬｓの交点に設けられる複数のメモ
リセルＭＣとを備えている。カラムゲート７０は、メモ
リセルアレイ６０の特定のビット線ＢＬを選択する機能
を備えており、ビット線ＢＬを選択する信号を入力させ
るためのコラム線ＣＯＬと接続されている。The memory cell array 60 includes a plurality of word lines WLs, a plurality of bit lines BLs, and a plurality of memory cells MCs provided at the intersections of the word lines WLs and the bit lines BLs. The column gate 70 has a function of selecting a specific bit line BL of the memory cell array 60, and is connected to a column line COL for inputting a signal for selecting the bit line BL.

【００４８】リファレンスセルアレイ８０は、参照ビッ
ト線ＲＢＬと、この参照ビット線ＲＢＬに沿って配置さ
れる参照セルとダミーセルとから構成される。ダミーカ
ラムゲート９０は、メモリセルアレイ６０とリファレン
スセルアレイ８０の容量を揃えるために設けられてい
る。The reference cell array 80 is composed of a reference bit line RBL, a reference cell and a dummy cell arranged along the reference bit line RBL. The dummy column gate 90 is provided to make the capacities of the memory cell array 60 and the reference cell array 80 uniform.

【００４９】センスアンプ１００は、メモリセルアレイ
６０の読出し電位とリファレンスセルアレイ８０の読出
し電位とを比較してメモリセルＭＣのデータを読み出す
ものである。クランプ回路１１０は、バイアス回路２２
０からの出力電圧Ｖｏに基づき、ビット線ＢＬ、ＲＢＬ
の電位の上限を規定する。プログラム回路１２０は、メ
モリセルアレイ６０にデータを書き込む場合において、
メモリセルＭＣのドレインに書込み電圧を出力するもの
である。The sense amplifier 100 compares the read potential of the memory cell array 60 with the read potential of the reference cell array 80 to read the data of the memory cell MC. The clamp circuit 110 includes the bias circuit 22.
Based on the output voltage Vo from 0, the bit lines BL, RBL
Specifies the upper limit of the potential of. The program circuit 120, when writing data to the memory cell array 60,
The write voltage is output to the drain of the memory cell MC.

【００５０】ＩＯバッファ１３０は、読出し時にはセン
スアンプ１００でセンスされたメモリセルＭＣのデータ
を保持し、書込み時には書込みデータを保持しておきプ
ログラム回路１２０に書込み電圧を出力させるものであ
る。アドレスバッファ１４０は、読出し又は書込みの対
象となるメモリセルＭＣのアドレスデータを保持し、カ
ラムデコーダ１５０、ロウデコーダ１６０に向けてこの
アドレスデータを出力するように構成されている。カラ
ムデコーダ１５０は、アドレスデータのうちカラムアド
レスデータをデコードし、コラム線ＣＯＬを選択する。
ロウデコーダ１６０は、アドレスデータのうちロウアド
レスデータをデコードし、ワード線ＷＬを選択する。The IO buffer 130 holds the data of the memory cell MC sensed by the sense amplifier 100 at the time of reading, holds the write data at the time of writing, and outputs the write voltage to the program circuit 120. The address buffer 140 is configured to hold the address data of the memory cell MC to be read or written and output this address data to the column decoder 150 and the row decoder 160. The column decoder 150 decodes the column address data of the address data and selects the column line COL.
The row decoder 160 decodes the row address data of the address data and selects the word line WL.

【００５１】ブロックデコーダ１７０は、メモリセルア
レイ６０中の複数のメモリセルブロックのうちの１つを
選択するためのブロックアドレスデータをデコードし、
そのデコード出力に基づいて特定のブロックを選択する
ためのものである。チャージポンプ回路１８０は、メモ
リセルＭＣのデータ読出し、書込み又は消去のための各
電圧を発生させるためのものであり、電圧スイッチ回路
１９０は、チャージポンプ回路１８０で発生された読出
し電圧、書込み電圧又は消去電圧を、制御回路２００か
らの制御信号に基づき、カラムデコーダ１５０、ロウデ
コーダ１６０に向けて転送するためのものである。The block decoder 170 decodes block address data for selecting one of a plurality of memory cell blocks in the memory cell array 60,
It is for selecting a specific block based on the decoded output. The charge pump circuit 180 is for generating each voltage for reading, writing or erasing data of the memory cell MC, and the voltage switch circuit 190 is for the read voltage, the write voltage or the read voltage generated by the charge pump circuit 180. The erase voltage is transferred to the column decoder 150 and the row decoder 160 based on the control signal from the control circuit 200.

【００５２】また、コマンドレジスタ２１０は、読出
し、書込み、消去など、入力されたコマンドを保持する
ためのものである。バイアス回路２２０には、本実施の
形態にかかる定電圧発生回路１´を利用することができ
る。図８（ａ）に、メモリセルアレイ６０、カラムゲー
ト７０、レファレンスセルアレイ８０、ダミーカラムゲ
ート９０、センスアンプ１００、クランプ回路１１０の
具体的な構成の一例を示す。Further, the command register 210 is for holding input commands such as reading, writing and erasing. As the bias circuit 220, the constant voltage generation circuit 1'according to this embodiment can be used. FIG. 8A shows an example of a specific configuration of the memory cell array 60, the column gate 70, the reference cell array 80, the dummy column gate 90, the sense amplifier 100, and the clamp circuit 110.

【００５３】メモリセルアレイ６０は、図８（ａ）に示
すように、複数本のワード線ＷＬ０、ＷＬ１、・・・・・・Ｗ
Ｌｎと、複数本のビット線ＢＬ０、・・・・・・ＢＬｋと、こ
のワード線とビット線の交点に設けられる複数のメモリ
セルＭＣとを備えている。カラムゲート７０は、トラン
ジスタＣＬ３と、特定のビット線ＢＬを選択する信号を
入力させるためコラム線ＣＯＬ０、・・・・・・、ＣＯＬｍを
備えている。As shown in FIG. 8A, the memory cell array 60 has a plurality of word lines WL0, WL1, ... W.
Ln, a plurality of bit lines BL0, ..., BLk, and a plurality of memory cells MC provided at the intersections of the word lines and the bit lines. The column gate 70 includes a transistor CL3 and column lines COL0, ..., COLm for inputting a signal for selecting a specific bit line BL.

【００５４】リファレンスセルアレイ８０は、参照電位
を保持した参照セル８１と、ダミーセル８２とからな
る。参照セル８１とダミーセル８２とは、参照ビット線
ＲＢＬに沿って配置されている。参照セル８１は、参照
ワード線ＲＷＬ、ダミーカラムゲート９０から伸びる参
照カラム線ＲＣＯＬにより選択される。ダミーセル８２
は、ビット線ＢＬと参照ビット線ＲＢＬの容量を揃える
ために設けられている。これにより、リファレンスセル
アレイ８０は、選択されたメモリセルＭＣのセル電流Ｉ
cellの大きさを判定するための基準としての電流Ｉref
を発生させる。ダミーカラムゲート９０は、メモリセル
アレイ６０とリファレンスセルアレイ８０の容量を揃え
るために設けられている。The reference cell array 80 comprises a reference cell 81 holding a reference potential and a dummy cell 82. The reference cell 81 and the dummy cell 82 are arranged along the reference bit line RBL. The reference cell 81 is selected by the reference word line RWL and the reference column line RCOL extending from the dummy column gate 90. Dummy cell 82
Are provided for equalizing the capacitances of the bit line BL and the reference bit line RBL. As a result, the reference cell array 80 has the cell current I of the selected memory cell MC.
Current Iref as a reference for determining cell size
Generate. The dummy column gate 90 is provided to make the capacities of the memory cell array 60 and the reference cell array 80 uniform.

【００５５】センスアンプ１００は、オペアンプ１０１
と、負荷トランジスタ１０２，１０２´とを備えてい
る。負荷トランジスタ１０２、１０２´は、電源電圧Ｖ
ｃｃと後述するクランプトランジスタ１１１、１１１´
との間に接続されるとともに、そのゲート・ドレインが
接続されており、これにより電流源負荷として機能す
る。The sense amplifier 100 is an operational amplifier 101.
And load transistors 102 and 102 '. The load transistors 102 and 102 'have a power supply voltage V
cc and clamp transistors 111 and 111 ′ described later
And the gate and drain are connected together, and this functions as a current source load.

【００５６】クランプ回路１１０は、前述した第１乃至
第４の実施の形態の定電圧発生回路１´からの出力電圧
Ｖoをゲートに入力させるクランプ用トランジスタ１１
１、１１１´を備えている。これにより、ビット線Ｂ
Ｌ、ＲＢＬの電位の上限が、定電圧発生回路１からの出
力電圧Ｖｏと、クランプ用トランジスタ１１１、１１１
´のしきい電圧Ｖｔｃとの差Ｖｏ―Ｖｔｃに抑えられ
る。The clamp circuit 110 is a clamp transistor 11 for inputting the output voltage Vo from the constant voltage generating circuit 1'of the above-described first to fourth embodiments to the gate.
1, 111 '. As a result, the bit line B
The upper limits of the potentials of L and RBL are the output voltage Vo from the constant voltage generation circuit 1 and the clamping transistors 111, 111.
It is suppressed to the difference Vo-Vtc from the threshold voltage Vtc of '.

【００５７】このような構成において、選択されたメモ
リセルＭＣのデータ読出しを行った場合、ビット線ＢＬ
に流れる電流Ｉｃｅｌｌの電圧−電流特性曲線は、メモ
リセルに保持されるデータが“１”である場合には、図
８（ｂ）に示す曲線Ｊのようになり、“０”である場合
には、図８（ｂ）に示す曲線Ｋのようになる。一方、ク
ランプ回路１１０のトランジスタ１１１、１１１´を流
れる電流Ｉloadは直線Ｌのようになる。このため、選択
されたメモリセルＭＣが保持するデータが“１”である
場合には、オペアンプ１０１のセンスノードＳＮの電圧
は、曲線Ｊと曲線Ｌの交点Ｃ１で表される電圧Ｖ１とな
る。また、選択されたメモリセルＭＣが保持するデータ
が“０”である場合には、オペアンプ１０１のセンスノ
ードＳＮの電圧は、曲線Ｋと曲線Ｌの交点Ｃ２で表され
る電圧Ｖ２となる。In such a configuration, when data is read from the selected memory cell MC, the bit line BL
The voltage-current characteristic curve of the current Icell flowing in the memory cell becomes like the curve J shown in FIG. 8B when the data held in the memory cell is "1", and when it is "0". Becomes like a curve K shown in FIG. On the other hand, the current Iload flowing through the transistors 111 and 111 'of the clamp circuit 110 becomes like a straight line L. Therefore, when the data held in the selected memory cell MC is “1”, the voltage of the sense node SN of the operational amplifier 101 becomes the voltage V1 represented by the intersection C1 of the curve J and the curve L. Further, when the data held in the selected memory cell MC is “0”, the voltage of the sense node SN of the operational amplifier 101 becomes the voltage V2 represented by the intersection C2 of the curve K and the curve L.

【００５８】また、リファレンスセルアレイ８０を流れ
る参照電流Ｉｒｅｆは曲線Ｍで表され、オペアンプ１０
１のリファレンスノードＲＮの電圧は、この曲線Ｍと曲
線Ｌの交点Ｃ３で表される電圧ＶＲとなる。オペアンプ
１０１は、センスノードＳＮの入力電圧がＶＲに比して
大か小かを検出することにより、選択されたメモリセル
ＭＣの保持データが“１”なのか“０”なのかを判定す
ることができる。The reference current Iref flowing through the reference cell array 80 is represented by the curve M, and the operational amplifier 10
The voltage of the reference node RN of 1 becomes the voltage VR represented by the intersection C3 of the curve M and the curve L. The operational amplifier 101 determines whether the data held in the selected memory cell MC is “1” or “0” by detecting whether the input voltage of the sense node SN is higher or lower than VR. You can

【００５９】ところで、図８（ａ）に示すようなＮＯＲ
セル型フラッシュメモリにおいては、弱い書き込みモー
ドとなる読出し動作を繰り返すことにより、次第にセル
のしきい電圧が変化する。例えば、１０年間読出しをす
ることを条件とするならば、ビット線の電圧ＶＢＬは
１．５Ｖ以下に保つのが望ましい。この役割を果たすの
がクランプ用トランジスタ１１１、１１１´である。し
かし、電源電圧Ｖｃｃが低下し、定電圧発生回路１´の
出力電圧Ｖｏが低下すると、読出し時間が長くなり、メ
モリの性能が低下してしまう。By the way, NOR as shown in FIG.
In the cell type flash memory, the threshold voltage of the cell gradually changes by repeating the read operation in the weak write mode. For example, if reading is performed for 10 years, it is desirable to keep the voltage VBL of the bit line at 1.5 V or less. The clamping transistors 111 and 111 'play this role. However, if the power supply voltage Vcc decreases and the output voltage Vo of the constant voltage generating circuit 1'decreases, the read time becomes long and the performance of the memory deteriorates.

【００６０】本発明に係る定電圧発生回路１´によれ
ば、電源電圧Ｖｃｃが低下したとしても出力電圧Ｖｏを
低下させる必要がないため、セル電流Ｉcellを十分な大
きさとすることができ、読出し時間が長時間化すること
を防止できる。図８では、メモリセルＭＣとしてＭＯＳ
トランジスタを採用しているが、他の素子もメモリセル
ＭＣとして利用可能であり、例えばＭＮＯＳセル、ＭＯ
ＮＯＳセル、ＭＲＡＭセル、相転移セル等が採用でき
る。これらの例示のセルのいずれが使用される場合で
も、データの信頼性のため、読出し時にビット線電圧が
高くなり過ぎてはいけないため、ビット線電圧をクラン
プしなければならない。このため、これらの場合にも、
図８に示すクランプ回路１１０が有効となる。According to the constant voltage generating circuit 1'according to the present invention, it is not necessary to lower the output voltage Vo even if the power source voltage Vcc is lowered, so that the cell current Icell can be set to a sufficiently large value and read. It is possible to prevent the time from becoming long. In FIG. 8, a MOS is used as the memory cell MC.
Although a transistor is used, other elements can also be used as the memory cell MC, for example, a MNOS cell, an MO.
A NOS cell, an MRAM cell, a phase transition cell, etc. can be adopted. Whichever of these exemplary cells are used, the bit line voltage must be clamped because the bit line voltage must not be too high during reading for data reliability. So in these cases, too,
The clamp circuit 110 shown in FIG. 8 becomes effective.

【００６１】次に、本発明に係る半導体記憶装置の実施
の形態を図面に基づいて説明する。［本発明に係る半導体記憶装置の第１の実施の形態］図
９は、本発明に係る半導体記憶装置の第１の実施の形態
に係る半導体記憶装置の主要部を示す回路図である。メ
モリセルアレイＭＣＡは、複数のワード線ＷＬｓと複数
のビット線ＢＬｓの交点に設けられる複数のメモリセル
ＭＣを含んでいる。メモリセルＭＣは、酸化膜と制御ゲ
ートとの間に浮遊ゲートが積層されたスタックトゲート
型のＭＯＳトランジスタであるものとする。すなわち、
メモリセルＭＣの制御ゲートはワード線ＷＬに接続さ
れ、メモリセルＭＣのドレインはビット線ＢＬに接続さ
れている。浮遊ゲートに電子が注入され閾値電圧が高く
なった状態が“０”データ、逆に低い状態が“１”デー
タとされる。“１”データの場合には、ビット線ＢＬに
電流が流れるので、これを図示しない参照セルからの電
流値と比較することにより、データの読出しを行うこと
ができる。Next, an embodiment of a semiconductor memory device according to the present invention will be described with reference to the drawings. [First Embodiment of Semiconductor Memory Device According to the Present Invention] FIG. 9 is a circuit diagram showing a main part of a semiconductor memory device according to a first embodiment of the semiconductor memory device according to the present invention. The memory cell array MCA includes a plurality of memory cells MC provided at intersections of a plurality of word lines WLs and a plurality of bit lines BLs. The memory cell MC is a stacked gate type MOS transistor in which a floating gate is stacked between an oxide film and a control gate. That is,
The control gate of the memory cell MC is connected to the word line WL, and the drain of the memory cell MC is connected to the bit line BL. The state in which electrons have been injected into the floating gate and the threshold voltage has become high is "0" data, and conversely, the state in which the threshold voltage is low is "1" data. In the case of "1" data, a current flows through the bit line BL, so that the data can be read by comparing this with the current value from a reference cell (not shown).

【００６２】カラムゲート３４０は、図示しないカラム
デコーダからのカラムアドレス信号に基づき複数のビッ
ト線ＢＬｓを同時にデータ線ＤＬｓに接続するためのも
のである。また、カラムゲート３４０は、複数のビット
線ＢＬｓのうち隣接するビット線同士を、それぞれ複数
のデータ線ＤＬｓのうち互いに隣接していないデータ線
に接続するように構成されている。The column gate 340 is for connecting a plurality of bit lines BLs to the data lines DLs simultaneously based on a column address signal from a column decoder (not shown). The column gate 340 is configured to connect adjacent bit lines of the plurality of bit lines BLs to data lines of the plurality of data lines DLs that are not adjacent to each other.

【００６３】図９に示す例では、ビット線ＢＬ１〜ＢＬ
４と、データ線ＤＬ１〜ＤＬ４が設けられ、それぞれ末
尾の番号が同じもの同士が接続されている。しかし、デ
ータ線ＤＬｓの配列順がビット線ＢＬｓの配列順とは変
えられている。すなわち、ビット線ＢＬｓの配列順は左
から右へ昇順とされている一方、データ線ＤＬｓの方
は、末尾番号が隣接するもの同士は隣り合わないように
配置されている。これにより、隣接する信号線（ビット
線ＢＬｓ及びデータ線ＤＬｓ）の対向長を２分の１に短
くすることができ、これにより、信号線間の寄生容量の
影響を小さくすることができる。例えば、あるビット線
ＢＬｉに配列されたメモリセルＭＣのデータが“１”で
あり、このビット線ＢＬｉに隣接するビット線ＢＬi+1
に配列されるメモリセルＭＣのデータが“０”である場
合などにおいても、容量結合によるビット線電位の低下
が抑制される。このため、センスアンプの読みマージン
を大きくすることが可能となる。In the example shown in FIG. 9, bit lines BL1 to BL
4 and data lines DL1 to DL4 are provided, and those having the same end numbers are connected to each other. However, the arrangement order of the data lines DLs is different from the arrangement order of the bit lines BLs. That is, the bit lines BLs are arranged in ascending order from left to right, while the data lines DLs are arranged so that those having the adjacent tail numbers are not adjacent to each other. As a result, the opposing length of the adjacent signal lines (bit line BLs and data line DLs) can be shortened by half, and the influence of the parasitic capacitance between the signal lines can be reduced. For example, the data of the memory cells MC arranged on a certain bit line BLi is “1”, and the bit line BLi + 1 adjacent to this bit line BLi.
Even when the data of the memory cells MC arranged in the above is "0", the decrease in the bit line potential due to the capacitive coupling is suppressed. Therefore, the read margin of the sense amplifier can be increased.

【００６４】［本発明に係る半導体記憶装置の第２の実
施の形態］図１０は、本発明に係る半導体記憶装置の第
２の実施の形態を示すものであり、データ線ＤＬｓがビ
ット線ＢＬｓの延設方向と垂直な方向に延設される例を
示している。この例でも、複数のビット線ＢＬｓのうち
隣接するビット線同士を、それぞれ複数のデータ線ＤＬ
ｓのうち互いに隣接していないデータ線に接続すること
により、図９のものと同様の効果を得ている。図１１に
示すように、メモリセルアレイＭＣＡが複数のメモリセ
ルアレイブロック（ＭＣＢ１、ＭＣＢ２）で構成され、
それぞれにカラムゲート３４０（３４０−１、３４０−
２）が接続される場合にも、図１０と同様に配線するこ
とができる。[Second Embodiment of Semiconductor Memory Device According to the Present Invention] FIG. 10 shows a second embodiment of the semiconductor memory device according to the present invention in which the data lines DLs are the bit lines BLs. The example in which it is extended in the direction perpendicular to the extension direction of is shown. Also in this example, the adjacent bit lines among the plurality of bit lines BLs are respectively connected to the plurality of data lines DL.
By connecting to the data lines of s which are not adjacent to each other, the same effect as that of FIG. 9 is obtained. As shown in FIG. 11, the memory cell array MCA is composed of a plurality of memory cell array blocks (MCB1, MCB2),
Column gates 340 (340-1, 340-
Even when 2) is connected, wiring can be performed in the same manner as in FIG.

【００６５】図１２は、複数のメモリセルアレイブロッ
ク（ＭＣＢ1、ＭＣＢ２）を、ビット線ＢＬｓの延びる
方向に配置した例を示している。この例では、データ線
ＤＬｓをこの複数のブロックＭＣＢ１、ＭＣＢ２に亘り
ビット線ＢＬｓと平行に延設させている。また、図１２
に示すように、このデータ線ＤＬｓを、各メモリセルア
レイブロックＭＣＢの間においてツイストさせている。
これにより、図９の例と同様に、信号線の対向長が短く
なる。FIG. 12 shows an example in which a plurality of memory cell array blocks (MCB1, MCB2) are arranged in the direction in which the bit lines BLs extend. In this example, the data line DLs is extended in parallel with the bit line BLs over the plurality of blocks MCB1 and MCB2. In addition, FIG.
As shown in, the data lines DLs are twisted between the memory cell array blocks MCB.
As a result, similarly to the example of FIG. 9, the opposing length of the signal line is shortened.

【００６６】図１３は、マトリクス状（２×２）に配置
された複数のメモリセルアレイブロックＭＣＢ０〜ＭＣ
Ｂ３ごとに配線されるビット線ＢＬ０〜ＢＬ３がメイン
ビット線ＭＢＬｓに接続された例を示している。各メモ
リセルアレイブロックＭＣＢ０−３にはカラムゲート３
４０−１〜３が各々設けられている。カラムゲート３４
０−１〜３は、それぞれ信号Ｃ１―Ｃ４の入力により、
１つのメモリセルアレイブロックＭＣＢ内のビット線Ｂ
Ｌを同時にメインビット線ＭＢＬに接続するようにされ
ている。また、メインビット線ＭＢＬｓとデータ線ＤＬ
ｓとの間には、各メモリセルアレイブロックＭＣＢ０−
３を選択するためのグローバルカラムゲート３４５（３
４５−１、３４５−２）が設けられている。メモリセル
アレイブロックＭＣＢ１又はＭＣＢ２が選択される場合
には、グローバルカラムゲート３４５−１に選択信号Ｄ
０が入力される。一方、メモリセルアレイブロックＭＣ
Ｂ２又はＭＣＢ３が選択される場合には、グローバルカ
ラムゲート３４５−２に選択信号Ｄ１が入力される。FIG. 13 shows a plurality of memory cell array blocks MCB0-MCB arranged in a matrix (2 × 2).
An example is shown in which the bit lines BL0 to BL3 wired for each B3 are connected to the main bit line MBLs. Each memory cell array block MCB0-3 has a column gate 3
40-1 to 40-3 are provided respectively. Column gate 34
0-1 to 3 are input by the signals C1-C4,
Bit line B in one memory cell array block MCB
At the same time, L is connected to the main bit line MBL. In addition, the main bit lines MBLs and the data lines DL
s between each memory cell array block MCB0-
3 to select global column gate 345 (3
45-1, 345-2) are provided. When the memory cell array block MCB1 or MCB2 is selected, the selection signal D is applied to the global column gate 345-1.
0 is input. On the other hand, the memory cell array block MC
When B2 or MCB3 is selected, the selection signal D1 is input to the global column gate 345-2.

【００６７】メインビット線ＭＢＬｓは、ビット線ＢＬ
ｓと平行に延設され、その延設方向に設けられたメモリ
セルアレイブロックＭＣＢ同士はこのメインビット線Ｍ
ＢＬｓを共有している。また、メインビット線ＭＢＬｓ
は、メモリセルアレイブロックのＭＣＢｓの間の領域３
６０においてツイストされ、これにより対抗長が短くさ
れている。また、メインビット線ＭＢＬｓのうち、デー
タ線ＤＬの手前（グローバルカラムゲート３４５の手
前）の部分で隣接するメインビット線同士は、それぞれ
複数のデータ線ＤＬｓのうち互いに隣接していないデー
タ線に接続される。これにより、例えば、データ線ＤＬ
ｓから遠い側にあるメモリセルアレイブロックＭＣＢ
１、ＭＣＢ３の隣接するビット線ＢＬｓに関しては、上
述の領域３６０でのツイスト部分により全体の信号線
（ビット線ＢＬ、メインビット線ＭＢＬ、データ線Ｄ
Ｌ）の対向長が短くされている。また、データ線ＤＬか
ら近い側にあるメモリセルアレイブロックＭＣＢ２、Ｍ
ＣＢ４の隣接するビット線ＢＬｓに関しても、上記のデ
ータ線ＤＬｓとメインビット線ＭＢＬｓとの接続関係に
より、同様に対向長が短くされる。図１４は、図１３の
例を更に変形した例であり、データ線ＤＬｓが１回ツイ
ストされ、これによりデータ線ＤＬｓの対向長が短くさ
れ、データ線ＤＬによる寄生容量の増加が抑止されてい
る。The main bit lines MBLs are the bit lines BL
The memory cell array blocks MCB extending in parallel with the main bit line M
Share BLs. In addition, the main bit lines MBLs
Is a region 3 between MCBs of the memory cell array block.
Twisted at 60, which reduces the opposition length. Further, among the main bit lines MBLs, main bit lines that are adjacent to each other before the data line DL (before the global column gate 345) are connected to data lines that are not adjacent to each other among the plurality of data lines DLs. To be done. Thereby, for example, the data line DL
memory cell array block MCB on the side far from s
1. Regarding the adjacent bit lines BLs of MCB3, the entire signal line (bit line BL, main bit line MBL, data line D) is formed by the twisted portion in the region 360 described above.
The facing length of L) is shortened. Also, the memory cell array blocks MCB2, MB located on the side closer to the data line DL
Regarding the adjacent bit lines BLs of CB4, the facing length is similarly shortened due to the connection relationship between the data line DLs and the main bit line MBLs. FIG. 14 is a further modified example of the example of FIG. 13, in which the data line DLs is twisted once, the opposing length of the data line DLs is shortened, and an increase in parasitic capacitance due to the data line DL is suppressed. .

【００６８】［本発明に係る半導体記憶装置の第３の実
施の形態］図１５は、本発明に係る半導体記憶装置の第
３の実施の形態を示すものであり、１つのメインビット
線ＭＢＬに２本のビット線ＢｋＢＬｉ、ＢｋＢＬi+1が
接続され得るように構成され、いずれのビット線を接続
するかをローカルカラムゲート４２０で選択するように
されている例を示している。データ線ＤＬとメインビッ
ト線ＭＢＬの接続関係は上記の実施形態のものと同じで
あり、これにより対向長が短くされている。[Third Embodiment of Semiconductor Memory Device According to the Present Invention] FIG. 15 shows a third embodiment of the semiconductor memory device according to the present invention, in which one main bit line MBL is provided. An example is shown in which two bit lines BkBLi and BkBLi + 1 are connected to each other, and the local column gate 420 selects which bit line to connect. The connection relationship between the data line DL and the main bit line MBL is the same as that in the above-described embodiment, whereby the opposing length is shortened.

【００６９】［本発明に係る半導体記憶装置の第４の実
施の形態］図１６は、本発明に係る半導体記憶装置の第
４の実施の形態を示すものであり、図１３と同様に、メ
インビット線ＭＢＬに沿って複数のメモリセルアレイブ
ロックＭＣＢ１、ＭＣＢ２が配列され、この複数のメモ
リセルアレイブロックＭＣＢｓがメインビット線ＭＢＬ
を共有している。そして、メインビット線ＭＢＬは、そ
の複数のメモリセルアレイブロックＭＣＢ１とＭＣＢ２
との間の領域３６０においてツイストされており、これ
により各ビット線ＢＬの対向長が短くされている。図１
６の領域３６０において、実線は第1配線層に配設され
るメインビット線ＭＢＬを示しており、点線はこの第１
配線層よりも深部に存在する第２配線層に配設されるメ
インビット線ＭＢＬを示している。[Fourth Embodiment of the Semiconductor Memory Device According to the Present Invention] FIG. 16 shows a fourth embodiment of the semiconductor memory device according to the present invention, which is similar to FIG. A plurality of memory cell array blocks MCB1 and MCB2 are arranged along the bit line MBL, and the plurality of memory cell array blocks MCBs are connected to the main bit line MBL.
To share. The main bit line MBL has a plurality of memory cell array blocks MCB1 and MCB2.
Twisted in a region 360 between and, the opposing length of each bit line BL is shortened. Figure 1
In the area 360 of 6, the solid line shows the main bit line MBL arranged in the first wiring layer, and the dotted line shows the first bit line MBL.
The main bit line MBL arranged in the second wiring layer existing deeper than the wiring layer is shown.

【００７０】この図１６に示す例では、メモリセルアレ
イブロックＭＣＢｓ内のビット線ＢＬの配列順は、例え
ば図１６に示すように左から右方向へ昇順に配列される
など、各メモリセルアレイブロックＭＣＢで共通とされ
ている。このため、この第４の実施の形態では、中間デ
ータ線ＭＤＬとデータ線ＤＬとの間に切替え回路４７０
を接続し、選択されたメモリセルアレイＭＣＢｓに応じ
て中間データ線ＭＤＬとデータ線ＤＬとの接続状態の切
替えを行う。例えば上部のメモリセルアレイブロックＭ
ＣＢ２が選択された場合には、中間データ線ＭＤＬ０と
データ線ＤＬ０、中間データ線ＭＤＬ１とデータ線ＤＬ
１、中間データ線ＭＤＬ２とデータ線ＤＬ２、中間デー
タ線ＭＤＬ３とデータ線ＤＬ３をそれぞれ接続し、一方
下部のメモリセルアレイブロックＭＣＢ１が選択された
場合には、中間データ線ＭＤＬ２とデータ線ＤＬ０、中
間データ線ＭＤＬ０とデータ線ＤＬ１、中間データ線Ｍ
ＤＬ３とデータ線ＤＬ２、中間データ線ＭＤＬ１とデー
タ線ＤＬ３をそれぞれ接続する。In the example shown in FIG. 16, the bit lines BL in the memory cell array block MCBs are arranged in ascending order from left to right as shown in FIG. 16, for example, in each memory cell array block MCB. It is common. Therefore, in the fourth embodiment, the switching circuit 470 is provided between the intermediate data line MDL and the data line DL.
Are connected to switch the connection state between the intermediate data line MDL and the data line DL according to the selected memory cell array MCBs. For example, the upper memory cell array block M
When CB2 is selected, intermediate data line MDL0 and data line DL0, intermediate data line MDL1 and data line DL
1, the intermediate data line MDL2 and the data line DL2, the intermediate data line MDL3 and the data line DL3 are respectively connected, and when the lower memory cell array block MCB1 is selected, the intermediate data line MDL2 and the data line DL0, the intermediate data Line MDL0, data line DL1, intermediate data line M
The DL3 and the data line DL2 are connected, and the intermediate data line MDL1 and the data line DL3 are connected.

【００７１】［本発明に係る半導体記憶装置の第５の実
施の形態］図１７は、本発明に係る半導体記憶装置の第
５の実施の形態を示すものである。図１７は、図１６の
切替え回路４７０を不要にするため、メモリセルアレイ
ブロックＭＣＢ毎にビット線ＢＬの配列順を異ならせた
例を示したものである。図１６では、上部のメモリセル
アレイブロックＭＣＢ２では左から右に昇順に配列して
いるのに対し、下部のメモリセルアレイブロックＭＣＢ
１では領域３６０でのツイストによる位置変更を考慮し
て、ビット線ＢＬの配列順を異ならせている。[Fifth Embodiment of Semiconductor Memory Device According to the Present Invention] FIG. 17 shows a semiconductor memory device according to a fifth embodiment of the present invention. FIG. 17 shows an example in which the arrangement order of the bit lines BL is different for each memory cell array block MCB in order to make the switching circuit 470 of FIG. 16 unnecessary. In FIG. 16, the upper memory cell array block MCB2 is arranged in ascending order from left to right, while the lower memory cell array block MCB2 is arranged.
In No. 1, the arrangement order of the bit lines BL is changed in consideration of the position change due to the twist in the region 360.

【００７２】以上、本発明に係る半導体記憶装置の実施
の形態にについて説明したが、本発明はこれらに限定さ
れるものではない。例えば、上記実施の形態では、４本
1組の信号線（ビット線、メインビット線、データ線
等）の配列を、配線のツイストなどにより1回だけ変更
させ、これにより信号線の対向長を２分の１にしてい
た。しかし、対向長を更に短くすることもできる。例え
ば８本１組の信号線の配列をツイストなどにより３回変
更することにより、対向長を４分の１にすることができ
る。または、16本１組の信号線の配列を７回変更するこ
とにより、対向長を８分の１にすることもできる。一般
に対向長をＮ分の１にしたい場合には、２Ｎ本を１組に
して配列の入替えを（２Ｎ-１）回行えばよい。The embodiments of the semiconductor memory device according to the present invention have been described above, but the present invention is not limited to these. For example, in the above embodiment, four
The arrangement of one set of signal lines (bit line, main bit line, data line, etc.) was changed only once by twisting the wiring, etc., and the opposing length of the signal lines was halved. However, the facing length can be further shortened. For example, the opposing length can be reduced to ¼ by changing the arrangement of the signal line of one set of eight lines three times by twisting or the like. Alternatively, the facing length can be reduced to ⅛ by changing the arrangement of the signal line of one set of 16 lines 7 times. In general, when it is desired to reduce the facing length to 1 / N, the arrangement of 2N pieces may be changed to (2N-1) times.

【００７３】また、上記の実施の形態では、メモリセル
ＭＣの閾値電圧の大きさの変化によりデータを保持する
形式としていたが、浮遊ゲートへの電荷の蓄積状態に応
じて変化するチャネル抵抗の大きさによりデータを保持
するようにしてもよい。また、上記メモリセルＭＣとし
て、抵抗値が可変とされたＴＭＲ素子を備え、該ＴＭＲ
素子の抵抗値の変化によりデータを保持するＭＲＡＭセ
ルを採用してもよい。また、上記メモリセルＭＣとし
て、非結晶状態と結晶状態との間で切り替わる相変化膜
を備えた記憶素子を備え、該記憶素子の抵抗値の変化に
よりデータを保持する相変化メモリセルを採用してもよ
い。また、本実施の形態は、メモリセルＭＣがラッチ回
路として機能するＳＲＡＭにも適用可能である。In the above embodiment, the data is held by changing the threshold voltage of the memory cell MC. However, the channel resistance changing according to the charge accumulation state in the floating gate. The data may be held depending on the size. The memory cell MC includes a TMR element whose resistance value is variable,
An MRAM cell that holds data by changing the resistance value of the element may be adopted. Further, as the memory cell MC, a phase change memory cell that includes a storage element having a phase change film that switches between an amorphous state and a crystalline state and holds data by a change in resistance value of the storage element is adopted. May be. The present embodiment can also be applied to SRAM in which the memory cell MC functions as a latch circuit.

【００７４】[0074]

【発明の効果】本発明に係る定電圧発生回路は、以上の
ように構成したので、電源電圧が低下しても出力電圧を
高く保つことのでき、従って、例えば半導体記憶装置に
利用した場合において、十分なセル電流を確保すること
ができ、読出し時間が長時間化することを防止できると
いう優れた効果を奏する。また、本発明に係る半導体記
憶装置によれば、読出し電流と参照電流との間のマージ
ンを十分な大きさに保つことができ大きな読出し速度を
維持することができる。Since the constant voltage generating circuit according to the present invention is configured as described above, the output voltage can be kept high even when the power supply voltage is lowered, and therefore, when it is used for a semiconductor memory device, for example. Therefore, it is possible to secure a sufficient cell current, and it is possible to prevent the read time from being lengthened, which is an excellent effect. Further, according to the semiconductor memory device of the present invention, the margin between the read current and the reference current can be maintained at a sufficient size, and a high read speed can be maintained.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の基本構成を示す回路図である。FIG. 1 is a circuit diagram showing a basic configuration of the present invention.

【図２】発明の第１の実施の形態に係る定電圧発生回
路の構成及び特性を示す。FIG. 2 shows a configuration and characteristics of a constant voltage generating circuit according to a first embodiment of the invention.

【図３】本発明の第２の実施の形態に係る定電圧発生
回路の構成を示す。FIG. 3 shows a configuration of a constant voltage generating circuit according to a second embodiment of the present invention.

【図４】本発明の第３の実施の形態に係る定電圧発生
回路の特性を示す。FIG. 4 shows characteristics of a constant voltage generating circuit according to a third embodiment of the present invention.

【図５】本発明の第４の実施の形態に係る定電圧発生
回路の特性を示す。FIG. 5 shows characteristics of a constant voltage generating circuit according to a fourth embodiment of the present invention.

【図６】本発明の第５の実施の形態に係る定電圧発生
回路の構成を示す。FIG. 6 shows a configuration of a constant voltage generating circuit according to a fifth embodiment of the present invention.

【図７】本発明に係る低電圧発生回路が適用されるフ
ラッシュメモリの概略構成を示すブロック図である。FIG. 7 is a block diagram showing a schematic configuration of a flash memory to which the low voltage generation circuit according to the present invention is applied.

【図８】本発明に係る定電圧発生回路をＮＯＲセル型
フラッシュメモリに利用した例を示す。FIG. 8 shows an example in which the constant voltage generating circuit according to the present invention is used in a NOR cell type flash memory.

【図９】本発明に係る半導体記憶装置の第１の実施の
形態を示す。FIG. 9 shows a first embodiment of a semiconductor memory device according to the present invention.

【図１０】本発明に係る半導体記憶装置の第２の実施
の形態を示す。FIG. 10 shows a second embodiment of a semiconductor memory device according to the present invention.

【図１１】図１０に示す第２の実施の形態の変形例を
示す。FIG. 11 shows a modification of the second embodiment shown in FIG.

【図１２】図１０に示す第２の実施の形態の変形例を
示す。FIG. 12 shows a modification of the second embodiment shown in FIG.

【図１３】図１０に示す第２の実施の形態の変形例を
示している。FIG. 13 shows a modification of the second embodiment shown in FIG.

【図１４】図１０に示す第２の実施の形態の変形例を
示している。FIG. 14 shows a modification of the second embodiment shown in FIG.

【図１５】本発明に係る半導体記憶装置の第３の実施
の形態を示す。FIG. 15 shows a semiconductor memory device according to a third embodiment of the present invention.

【図１６】本発明に係る半導体記憶装置の第４の実施
の形態を示す。FIG. 16 shows a semiconductor memory device according to a fourth embodiment of the present invention.

【図１７】本発明に係る半導体記憶装置の第５の実施
の形態を示す。FIG. 17 shows a semiconductor memory device according to a fifth embodiment of the present invention.

【図１８】従来の定電圧発生回路の構成及び特性を示
す。FIG. 18 shows a configuration and characteristics of a conventional constant voltage generating circuit.

【図１９】従来の半導体記憶装置における問題点を説
明するためのものである。FIG. 19 is for explaining a problem in a conventional semiconductor memory device.

【符号の説明】[Explanation of symbols]

１０、１０´・・・定電流発生回路、１２，１３、１４・
・・電流経路、２０、２０´・・・スイッチング回路、
１１、４１、５１、５２・・・抵抗ｐ１、ｐ２、ｐ５・・・ｐＭＯＳトランジスタ、ｎ１,ｎ
２、ｎ６・・・ｎＭＯＳトランジスタ、２１，２２，２
４，２７・・・スイッチング用トランジスタ、３０・・・定
電圧出力部、６０・・・メモリセルアレイ、７０・・・カ
ラムゲート、８０・・・リファレンスセルアレイ、９０・
・・ダミーカラムゲート、１００・・・センスアンプ、
１１０・・・クランプ回路ＷＬ…ワード線、ＢＬ…ビット線、ＤＬ…データ
線、ＲＢＬ…参照ビット線、ＲＤＬ…参照データ線、
３４０…カラムゲート、ＭＣＡ…メモリセルアレ
イ、ＭＣＢ…メモリセルアレイブロック、３４５…
グローバルカラムゲート、４２０…ローカルカラムゲ
ート、４７０…切替回路10, 10 '... Constant current generating circuit, 12, 13, 14 ...
..Current paths, 20, 20 '... Switching circuits,
11, 41, 51, 52 ... Resistors p1, p2, p5 ... pMOS transistors, n1, n
2, n6 ... nMOS transistor, 21, 22, 2
4, 27 ... Switching transistor, 30 ... Constant voltage output section, 60 ... Memory cell array, 70 ... Column gate, 80 ... Reference cell array, 90.
..Dummy column gates, 100 ... Sense amplifiers,
110 ... Clamp circuit WL ... Word line, BL ... Bit line, DL ... Data line, RBL ... Reference bit line, RDL ... Reference data line,
340 ... Column gate, MCA ... Memory cell array, MCB ... Memory cell array block, 345 ...
Global column gate, 420 ... Local column gate, 470 ... Switching circuit

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 11/34 ３０５ (72)発明者梅沢明神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者高野芳徳神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B015 HH01 JJ14 JJ24 KA38 KB09 5B025 AD06 AD09 AE05 AE08 AF04 5F038 AV04 AV06 BB02 BB04 DF05 EZ20 Continuation of front page (51) Int.Cl. ⁷ Identification code FI theme code (reference) G11C 11/34 305 (72) Inventor Akira Umezawa 1 Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Co., Ltd. Toshiba Microelectronics Co., Ltd. In-centre (72) Inventor Yoshinori Takano 1 Komukai Toshiba-cho, Kawasaki-shi, Kanagawa Kanagawa Prefecture Microelectronics Center F-term (Reference) 5B015 HH01 JJ14 JJ24 KA38 KB09 5B025 AD06 AD09 AE05 AE08 AF04 5F038 AV04 AV06 BB02 BB04 DF05 EZ20

Claims

【特許請求の範囲】[Claims]

【請求項１】第１のトランジスタと第２のトランジス
タとを含みこの第１のトランジスタと第２のトランジス
タとの閾値電圧の差に依存して決定される第１電圧及び
第１電流を発生する第１定電流発生回路と、前記第１電流に比例した第２電流を発生する第２定電流
発生回路と、ゲートとドレインが接続された第３のトランジスタを含
みこの第３のトランジスタに前記第２電流を流すときに
発生する第２電圧を発生する電圧発生回路とを備えたこ
とを特徴とする定電圧発生回路。1. A first voltage and a first current which include a first transistor and a second transistor and are determined depending on a difference in threshold voltage between the first transistor and the second transistor are generated. A first constant current generating circuit, a second constant current generating circuit for generating a second current proportional to the first current, and a third transistor having a gate and a drain connected to each other. A constant voltage generating circuit, comprising: a voltage generating circuit that generates a second voltage generated when two currents flow.

【請求項２】前記第３のトランジスタの閾値電圧が前
記第１のトランジスタ及び前記第２のトランジスタの閾
値電圧よりも高くされた請求項１に記載の定電圧発生回
路。2. The constant voltage generating circuit according to claim 1, wherein the threshold voltage of the third transistor is set higher than the threshold voltages of the first transistor and the second transistor.

【請求項３】前記第３のトランジスタのトランスコン
ダクタンスは前記第１及び第２のトランジスタのトラン
スコンダクタンスよりも低くされた請求項１に記載の定
電圧発生回路。3. The constant voltage generating circuit according to claim 1, wherein the transconductance of the third transistor is lower than the transconductance of the first and second transistors.

【請求項４】前記第２電流が前記第１電流よりも大き
くされた請求項１に記載の定電圧発生回路。4. The constant voltage generating circuit according to claim 1, wherein the second current is larger than the first current.

【請求項５】第１の電流経路、第２の電流経路及び第
３の電流経路を備え、前記第１の電流経路は、ダイオー
ド接続された第１導電型の第１ＭＩＳトランジスタと、
低しきい電圧を有する第２導電型の第２ＭＩＳトランジ
スタと第１の抵抗とを直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタと
カレントミラー接続された第１導電型の第３ＭＩＳトラ
ンジスタと、前記第２ＭＩＳトランジスタのしきい電圧
よりも高いしきい電圧を有しかつダイオード接続された
第２導電型の第４ＭＩＳトランジスタとを直列に接続し
て構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタと
カレントミラー接続された第１導電型の第５ＭＩＳトラ
ンジスタにより構成され、前記第２ＭＩＳトランジスタ
のゲート及び前記第４ＭＩＳトランジスタのゲートは互
いに接続されているとともに、前記第３の電流経路には、前記第４ＭＩＳトランジスタ
のしきい電圧よりも高いしきい電圧を有しかつダイオー
ド接続された第２導電型の第６ＭＩＳトランジスタから
構成される定電圧出力部が接続されたことを特徴とする
定電圧発生回路。5. A first current path, a second current path, and a third current path, wherein the first current path is a diode-connected first conductivity type first MIS transistor.
A second conductivity type second MIS transistor having a low threshold voltage and a first resistor are connected in series, and the second current path is a first conductivity type current-mirror connected to the first MIS transistor. A third conductive type MIS transistor and a diode-connected fourth conductive type fourth MIS transistor having a threshold voltage higher than that of the second MIS transistor and connected in series, The current path of the first MIS transistor is formed of a fifth MIS transistor of the first conductivity type that is current-mirror connected to the first MIS transistor, the gate of the second MIS transistor and the gate of the fourth MIS transistor are connected to each other, and The third current path has a threshold voltage higher than the threshold voltage of the fourth MIS transistor. The a and diode-connected constant voltage generating circuit constant voltage output portion and a second conductivity type first 6MIS transistor is characterized in that it is connected.

【請求項６】第１の電流経路、第２の電流経路及び第
３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電
型の第１ＭＩＳトランジスタと、低しきい電圧を有する
第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを
直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタと
カレントミラー接続された第１導電型の第３ＭＩＳトラ
ンジスタと、前記第２ＭＩＳトランジスタのしきい電圧
よりも高いしきい電圧を有しかつダイオード接続された
第２導電型の第４ＭＩＳトランジスタとを直列に接続し
て構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタと
カレントミラー接続された第１導電型の第５ＭＩＳトラ
ンジスタにより構成され、前記第２ＭＩＳトランジスタ
のゲート及び前記第４ＭＩＳトランジスタのゲートは互
いに接続されているとともに、前記第３の電流経路には、ダイオード接続された第２導
電型の第６ＭＩＳトランジスタと、該第６ＭＩＳトラン
ジスタのオン抵抗値よりも大きな抵抗値を有する第２の
抵抗とを接続して構成される定電圧出力部が接続されて
いることを特徴とする定電圧発生回路。6. A first current path, a second current path, and a third current path, wherein the first current path is a diode-connected first conductivity type first MIS transistor and a low threshold value. A second conductive type second MIS transistor having a voltage and a first resistor are connected in series, and the second current path is a first conductive type first MIS transistor that is current-mirror connected to the first MIS transistor. A third MIS transistor and a diode-connected second conductivity-type fourth MIS transistor having a threshold voltage higher than that of the second MIS transistor and connected in series; and Is formed of a fifth MIS transistor of the first conductivity type that is current-mirror connected to the first MIS transistor, and includes a gate and a gate of the second MIS transistor. And the gates of the fourth MIS transistor are connected to each other, and in the third current path, a diode-connected second conductivity type sixth MIS transistor and a resistance larger than the on-resistance value of the sixth MIS transistor. A constant voltage generating circuit, to which a constant voltage output section configured by connecting a second resistor having a value is connected.

【請求項７】第１の電流経路、第２の電流経路及び第
３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電
型の第１ＭＩＳトランジスタと、低しきい電圧を有する
第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを
直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタと
カレントミラー接続された第１導電型の第３ＭＩＳトラ
ンジスタと、前記第２ＭＩＳトランジスタのしきい電圧
よりも高いしきい電圧を有しかつダイオード接続された
第２導電型の第４ＭＩＳトランジスタとを直列に接続し
て構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタと
カレントミラー接続された第１導電型の第５ＭＩＳトラ
ンジスタにより構成され、前記第２ＭＩＳトランジスタ
のゲート及び前記第４ＭＩＳトランジスタのゲートは互
いに接続されているとともに、前記第３の電流経路には、前記第４ＭＩＳトランジスタ
のトランスコンダクタンスよりも低いトランスコンダク
タンスを有しかつダイオード接続された第２導電型の第
６ＭＩＳトランジスタから構成される定電圧出力部が接
続されていることを特徴とする定電圧発生回路。7. A first current path, a second current path, and a third current path, wherein the first current path is a diode-connected first conductivity type first MIS transistor and a low threshold value. A second conductive type second MIS transistor having a voltage and a first resistor are connected in series, and the second current path is a first conductive type first MIS transistor that is current-mirror connected to the first MIS transistor. A third MIS transistor and a diode-connected second conductivity-type fourth MIS transistor having a threshold voltage higher than that of the second MIS transistor and connected in series; and Is formed of a fifth MIS transistor of the first conductivity type that is current-mirror connected to the first MIS transistor, and includes a gate and a gate of the second MIS transistor. And the gates of the fourth MIS transistor are connected to each other, and the third current path has a transconductance lower than the transconductance of the fourth MIS transistor and is of a diode-connected second conductivity type. A constant voltage generating circuit, to which a constant voltage output section composed of 6 MIS transistors is connected.

【請求項８】第１の電流経路、第２の電流経路及び第
３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電
型の第１ＭＩＳトランジスタと、低しきい電圧を有する
第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを
直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタと
カレントミラー接続された第１導電型の第３ＭＩＳトラ
ンジスタと、前記第２ＭＩＳトランジスタのしきい電圧
よりも高いしきい電圧を有しかつダイオード接続された
第２導電型の第４ＭＩＳトランジスタとを直列に接続し
て構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタと
カレントミラー接続された第１導電型の第５ＭＩＳトラ
ンジスタにより構成され、前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩ
Ｓトランジスタのゲートは互いに接続されているととも
に、前記第３の電流経路には、ダイオード接続された第２導
電型の第６ＭＩＳトランジスタから構成される定電圧出
力部が接続され、前記第３の電流径路を流れる第３電流
は前記第２電流径路を流れる第２電流よりも大きくされ
たことを特徴とする定電圧発生回路。8. A first current path, a second current path, and a third current path, wherein the first current path is a diode-connected first conductivity type first MIS transistor and a low threshold value. A second conductive type second MIS transistor having a voltage and a first resistor are connected in series, and the second current path is a first conductive type first MIS transistor that is current-mirror connected to the first MIS transistor. A third MIS transistor and a diode-connected second conductivity-type fourth MIS transistor having a threshold voltage higher than that of the second MIS transistor and connected in series; and Is a fifth MIS transistor of the first conductivity type that is current-mirror connected to the first MIS transistor, and a gate of the second MIS transistor. Fine the first 4MI
The gates of the S-transistors are connected to each other, and a constant-voltage output unit including a diode-connected sixth MIS transistor of the second conductivity type is connected to the third current path, and the third current path is connected to the third current path. A constant voltage generating circuit, wherein a third current flowing through the path is made larger than a second current flowing through the second current path.

【請求項９】前記第１の抵抗の抵抗値は第２ＭＩＳト
ランジスタのオン抵抗よりも大である請求項５乃至８の
いずれか１項に記載の定電圧発生回路。9. The constant voltage generating circuit according to claim 5, wherein the resistance value of the first resistor is larger than the on resistance of the second MIS transistor.

【請求項１０】前記第１ＭＩＳトランジスタ、前記第
３ＭＩＳトランジスタ及び前記第５ＭＩＳトランジスタ
はｐＭＯＳトランジスタであってそのソースが電源電圧
に接続されるものであり、前記第２ＭＩＳトランジス
タ、前記第４ＭＩＳトランジスタ及び前記第６ＭＩＳト
ランジスタはｎＭＯＳトランジスタである請求項５乃至
８のいずれか１項に記載の定電圧発生回路。10. The first MIS transistor, the third MIS transistor, and the fifth MIS transistor are pMOS transistors, the sources of which are connected to a power supply voltage, and the second MIS transistor, the fourth MIS transistor, and the fourth MIS transistor. 9. The constant voltage generation circuit according to claim 5, wherein the 6MIS transistor is an nMOS transistor.

【請求項１１】前記第６ＭＩＳトランジスタと並列に
接続され、前記定電圧出力部の出力端子の電荷の放電を
加速する加速回路を備えた請求項５乃至８のいずれか１
項に記載の定電圧発生回路。11. The acceleration circuit according to claim 5, further comprising an acceleration circuit connected in parallel with the sixth MIS transistor and accelerating discharge of electric charge at an output terminal of the constant voltage output section.
The constant voltage generating circuit described in the item.

【請求項１２】前記加速回路は、分圧抵抗と、その分
圧抵抗からの出力電圧をゲートに入力させる第７ＭＩＳ
トランジスタとを並列に接続して構成される請求項１１
に記載の定電圧発生回路。12. The acceleration circuit includes a voltage dividing resistor and a seventh MIS for inputting an output voltage from the voltage dividing resistor to a gate.
A transistor and a transistor connected in parallel.
The constant voltage generating circuit described in.

【請求項１３】ビット線をワード線を互いに交差する
ように配置するとともに、その交差部に電流読出し型の
メモリセルが配置されたメモリセルアレイと、前記ビッ
ト線からの電流を検知し増幅するセンスアンプと、前記ビット線の電圧の上限を規定するクランプ用トラン
ジスタとを備え、請求項５乃至８のいずれか１項に記載の定電圧発生回路
からの出力電圧を前記クランプ用トランジスタのゲート
に入力させるように構成された半導体記憶装置。13. A memory cell array in which bit lines are arranged so as to intersect word lines with each other, and current read type memory cells are arranged at the intersections, and sense for detecting and amplifying current from the bit lines. An amplifier and a clamp transistor that defines an upper limit of the voltage of the bit line are provided, and the output voltage from the constant voltage generation circuit according to claim 5 is input to the gate of the clamp transistor. A semiconductor memory device configured to operate.

【請求項１４】複数のワード線と複数のビット線の交
点に設けられ該ビット線を介して電流を流しその電流量
の大きさによってデータの読出しが行われる複数のメモ
リセルを含むメモリセルアレイと、前記ビット線と電気的に接続される複数のデータ線と、カラムアドレス信号に基づき前記ビット線を選択し前記
データ線と接続するカラムゲートとを備えた半導体記憶
装置において、前記複数のビット線のうち隣接するビット線同士は、そ
れぞれ前記複数のデータ線のうち互いに隣接していない
データ線に接続されるように構成された半導体記憶装
置。14. A memory cell array including a plurality of memory cells, which are provided at intersections of a plurality of word lines and a plurality of bit lines and through which a current is caused to flow to read data according to the magnitude of the amount of the current. A semiconductor memory device comprising: a plurality of data lines electrically connected to the bit lines; and a column gate that selects the bit lines based on a column address signal and connects the column lines to the data lines. In the semiconductor memory device, adjacent bit lines are connected to data lines that are not adjacent to each other among the plurality of data lines.

【請求項１５】前記メモリセルアレイが複数設けら
れ、この複数のメモリセルアレイごとに前記カラムゲー
トが設けられた請求項１４に記載の半導体記憶装置。15. The semiconductor memory device according to claim 14, wherein a plurality of the memory cell arrays are provided, and the column gate is provided for each of the plurality of memory cell arrays.

【請求項１６】複数のメモリセルブロックから構成さ
れ前記複数のメモリセルブロックのそれぞれには複数の
ワード線と複数のローカルビット線との交点に設けられ
該ローカルビット線を介して電流を流しその電流量の大
きさによってデータの読出しが行われる複数のメモリセ
ルが配列されたメモリセルアレイと、前記各ローカルビット線と電気的に接続される複数のメ
インビット線と、前記複数のメインビット線と電気的に接続される複数の
データ線と、カラムアドレス信号に基づき前記ローカル
ビット線を選択し前記メインビット線と接続するローカ
ルカラムゲートと、カラムアドレス信号に基づき前記メインビット線を選択
し前記データ線と接続するメインカラムゲートとを備え
た半導体記憶装置において、前記複数のメインビット線のうち隣接するメインビット
線同士は、それぞれ前記複数のデータ線のうち互いに隣
接していないデータ線に接続されるように構成された半
導体記憶装置。16. A memory cell block comprising a plurality of memory cell blocks, wherein each of the plurality of memory cell blocks is provided at an intersection of a plurality of word lines and a plurality of local bit lines, and a current is caused to flow through the local bit lines. A memory cell array in which a plurality of memory cells are arranged to read data according to the amount of current, a plurality of main bit lines electrically connected to each of the local bit lines, and a plurality of main bit lines A plurality of electrically connected data lines, a local column gate that selects the local bit line based on a column address signal and connects to the main bit line, and a data source that selects the main bit line based on a column address signal In a semiconductor memory device having a main column gate connected to a line, The main bit lines adjacent to each other out of the line, constructed semiconductor memory device so as to be connected to the data lines that are not adjacent to each other among each of the plurality of data lines.

【請求項１７】前記メインビット線は、その配列順が
前記メモリセルブロックの中の少なくとも２つのブロッ
ク間で異なっている請求項１６に記載の半導体記憶装
置。17. The semiconductor memory device according to claim 16, wherein the arrangement order of the main bit lines is different between at least two blocks in the memory cell block.

【請求項１８】前記データ線は、その配列順が前記複
数のメモリセルブロックの中の少なくとも２つのブロッ
ク間で異なっている請求項１６又は１７に記載の半導体
記憶装置。18. The semiconductor memory device according to claim 16, wherein the arrangement order of the data lines is different between at least two blocks of the plurality of memory cell blocks.

【請求項１９】前記メインビット線を前記複数のメモ
リセルブロックの間でツイストすることにより前記配列
順を異ならせている請求項１７に記載の半導体記憶装
置。19. The semiconductor memory device according to claim 17, wherein the arrangement order is made different by twisting the main bit lines between the plurality of memory cell blocks.

【請求項２０】前記データ線を前記複数のメモリセル
ブロックの間でツイストすることにより前記配列順を異
ならせている請求項１８に記載の半導体記憶装置。20. The semiconductor memory device according to claim 18, wherein the arrangement order is made different by twisting the data lines between the plurality of memory cell blocks.

【請求項２１】前記複数のメモリセルは、電荷を蓄積
する浮遊ゲートを備え、該浮遊ゲートへの電荷の蓄積状
態に応じて変化する閾値電圧の大きさによりデータを保
持する請求項１４乃至２０のいずれか１項に記載の半導
体記憶装置。21. The plurality of memory cells are provided with a floating gate for accumulating charges, and hold data according to the magnitude of a threshold voltage that changes according to the accumulation state of charges in the floating gate. 13. The semiconductor memory device according to any one of 1.

【請求項２２】前記複数のメモリセルは、電荷を蓄積
する浮遊ゲートを備え、該浮遊ゲートへの電荷の蓄積状
態に応じて変化するチャネル抵抗の大きさによりデータ
を保持する請求項１４乃至２０のいずれか１項に記載の
半導体記憶装置。22. The plurality of memory cells are provided with a floating gate for accumulating charges, and hold data according to a magnitude of a channel resistance which changes according to an accumulation state of charges in the floating gate. 13. The semiconductor memory device according to any one of 1.

【請求項２３】前記複数のメモリセルは、抵抗値が可
変とされた抵抗素子を備え、該抵抗素子の抵抗値の変化
によりデータを保持する請求項１４乃至２０のいずれか
１項に記載の半導体記憶装置。23. The memory cell according to claim 14, wherein each of the plurality of memory cells includes a resistance element having a variable resistance value, and holds data by changing a resistance value of the resistance element. Semiconductor memory device.

【請求項２４】前記複数のメモリセルは、非結晶状態
と結晶状態との間で切り替わる相変化膜を備えた記憶素
子を備え、該記憶素子の抵抗値の変化によりデータを保
持する請求項１４乃至２０のいずれか１項に記載の半導
体記憶装置。24. The memory cell comprises a memory element having a phase change film that switches between an amorphous state and a crystalline state, and holds data by a change in resistance value of the memory element. 21. The semiconductor memory device according to claim 1.

【請求項２５】前記複数のメモリセルは、ラッチ回路
を備えたＳＲＡＭセルである請求項項１４乃至２０のい
ずれか１項に記載の半導体記憶装置。25. The semiconductor memory device according to claim 14, wherein the plurality of memory cells are SRAM cells including a latch circuit.