JP2007004969A

JP2007004969A - Semiconductor storage device

Info

Publication number: JP2007004969A
Application number: JP2006204991A
Authority: JP
Inventors: Toru Tanzawa; 徹丹沢; Akira Umezawa; 明梅沢; Yoshinori Takano; 芳徳高野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-09-13
Filing date: 2006-07-27
Publication date: 2007-01-11

Abstract

<P>PROBLEM TO BE SOLVED: To keep margin between a read-out current and a reference current in sufficient magnitude, and to maintain large read-out speed. <P>SOLUTION: A memory cell array MCA includes a plurality of memory cells MC provided at intersections of a plurality of word lines WLs and a plurality of bit lines BLs. A control gate of the memory cell MC is connected to a word line WL. A drain of the memory cell MC is connected to a bit line BL. A state in which electrons are injected to a floating gate and threshold voltage is raised is defined as "0" data, on the contrary, a state of low threshold voltage is defined as "1" data. In the case of the "1" data, a current flows in the bit line BL. A column gate 340 is a gate for connecting simultaneously a plurality of bit lines BLs to a data line DLs based on a column address signal from a column decoder. Also, the column gate 340 connects respectively adjacent bit lines out of a plurality of bit lines BLs to data lines being not adjacent out of plurality of data lines DLs. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体記憶装置に関し、さらに詳しくは、ビット線、隣接ビット線の状態に拘わらず読み出し対象のメモリセルのビット線電位を高く保ち、参照電位との間のマージンを十分にとることができ、よって読出し速度の低下、読出しエラー等を抑止することのできる半導体記憶装置に関する。 The present invention relates to a semiconductor memory device. More specifically, the bit line potential of a memory cell to be read can be kept high regardless of the state of a bit line and an adjacent bit line, and a sufficient margin between the reference potential can be secured. Therefore, the present invention relates to a semiconductor memory device that can suppress a decrease in reading speed, a reading error, and the like.

半導体記憶装置においては、例えばビット線電位の上限値を規定するためのクランプ回路などにおいて、定電圧発生回路が使用されている。
また、半導体記憶装置、例えばフラッシュメモリでは、データを読み出そうとするメモリセルを流れるセル電流と、参照セルを流れる参照セル電流を比較することにより、メモリセルのデータを読み出している。
データ読出し時間を短縮化するためには、できるだけこのセル電流は大きくし、参照セル電流との間のマージンが大きくとれるのが好ましい。 In a semiconductor memory device, a constant voltage generation circuit is used in a clamp circuit for defining an upper limit value of a bit line potential, for example.
Further, in a semiconductor memory device, for example, a flash memory, data in a memory cell is read by comparing a cell current flowing through a memory cell from which data is to be read with a reference cell current flowing through a reference cell.
In order to shorten the data read time, it is preferable that the cell current is increased as much as possible and a margin between the reference cell current is increased.

図１８（ａ）は従来の定電圧発生回路を示す図である。この定電圧発生回路１は、定電圧を出力する機能を有するウイルソン型定電流発生回路１０と、その活性状態／非活性状態を切り換えるスイッチング回路２０とを備えている。 FIG. 18A shows a conventional constant voltage generating circuit. The constant voltage generating circuit 1 includes a Wilson type constant current generating circuit 10 having a function of outputting a constant voltage, and a switching circuit 20 for switching the active state / inactive state.

ウイルソン型定電流発生回路１０は、負の値を有する標準のしきい電圧（Ｖｔｐ）を有するエンハンスメント型（Ｅ型）ｐＭＯＳトランジスタｐ１と、トランジスタｐ１と同じ寸法を有するＥ型ｐＭＯＳトランジスタｐ２と、低しきい電圧Ｖｔｎ１を有するＥ型ｎＭＯＳトランジスタｎ１と、このＶｔｎ１よりも高いしきい電圧Ｖｔｎ２を有するＥ型ｎＭＯＳトランジスタｎ２とを備えている。 Wilson type constant current generating circuit 10 includes an enhancement type (E type) pMOS transistor p1 having a standard threshold voltage (Vtp) having a negative value, an E type pMOS transistor p2 having the same dimensions as transistor p1, An E-type nMOS transistor n1 having a threshold voltage Vtn1 and an E-type nMOS transistor n2 having a threshold voltage Vtn2 higher than Vtn1 are provided.

トランジスタｐ１はダイオード接続（ドレインとゲートとが接続されていることを意味する。以下同じ）されているとともに、トランジスタｐ１とｐ２とは、互いのゲートを接続されており、これによりカレントミラー回路を構成している。また、このトランジスタｐ１のドレインと接地電圧Ｖｓｓとの間には、ｎＭＯＳトランジスタｎ１と抵抗１１とが接続されており、第１の電流経路１２を形成している。この抵抗１１の抵抗値Ｒ１は、ｎＭＯＳトランジスタｎ１のオン抵抗よりも大きいものとする。 The transistor p1 is diode-connected (meaning that the drain and the gate are connected; the same applies hereinafter), and the transistors p1 and p2 are connected to each other's gates, so that the current mirror circuit is connected. It is composed. Further, an nMOS transistor n1 and a resistor 11 are connected between the drain of the transistor p1 and the ground voltage Vss, thereby forming a first current path 12. The resistance value R1 of the resistor 11 is assumed to be larger than the on-resistance of the nMOS transistor n1.

一方、トランジスタｐ２のドレインと接地電圧Ｖｓｓとの間には、ｎＭＯＳトランジスタｎ２と、後述するスイッチング回路２０のスイッチング用トランジスタ２４が接続されており、第２の電流経路１３を形成している。トランジスタｎ１のゲートはトランジスタｎ２のゲート及びドレインと接続されており、このトランジスタｎ２のドレインの電位ＮＢＩＡＳが定電圧発生回路１の出力電圧Ｖｏとされる。 On the other hand, an nMOS transistor n2 and a switching transistor 24 of the switching circuit 20 described later are connected between the drain of the transistor p2 and the ground voltage Vss, thereby forming a second current path 13. The gate of the transistor n1 is connected to the gate and drain of the transistor n2, and the potential NBIAS of the drain of the transistor n2 is used as the output voltage Vo of the constant voltage generation circuit 1.

スイッチング回路２０は、スイッチング用ｐＭＯＳトランジスタ２１、２２、インバータ２３、及びスイッチング用ｎＭＯＳトランジスタ２４を備えている。ｐＭＯＳトランジスタ２１は、ｐＭＯＳトランジスタｐ１のソースと電源電圧Ｖｃｃとの間に接続されている。図１８（ｂ）に示すようなイネーブル信号ＥＮＢによりトランジスタ２１がオフからオンに切り替わることにより、ｐＭＯＳトランジスタｐ１、ｎＭＯＳトランジスタｎ１により構成される第１電流経路１２がオンになる。なお、ｐＭＯＳトランジスタｐ２側にも、スイッチング用ｐＭＯＳトランジスタ２１と同一の特性を有するｐＭＯＳトランジスタ２５が接続されているが、これは単に両トランジスタｐ１、ｐ２のソースの電位を揃えるためのものである。トランジスタ２５のゲートは接地されており、トランジスタ２５は常にオンとされる。 The switching circuit 20 includes switching pMOS transistors 21 and 22, an inverter 23, and a switching nMOS transistor 24. The pMOS transistor 21 is connected between the source of the pMOS transistor p1 and the power supply voltage Vcc. When the transistor 21 is switched from OFF to ON by the enable signal ENB as shown in FIG. 18B, the first current path 12 constituted by the pMOS transistor p1 and the nMOS transistor n1 is turned on. Note that a pMOS transistor 25 having the same characteristics as the switching pMOS transistor 21 is also connected to the pMOS transistor p2, but this is merely for aligning the potentials of the sources of both transistors p1 and p2. The gate of the transistor 25 is grounded, and the transistor 25 is always turned on.

また、ｎＭＯＳトランジスタ２４は、ｎＭＯＳトランジスタｎ２のソースと接地電圧Ｖｓｓとの間に配置されており、イネーブル信号ＥＮＢを受けてオフからオンに切り替わるようにされている。これによりｐＭＯＳトランジスタｐ２、ｎＭＯＳトランジスタｎ２により構成される第２電流経路１３がオンとなる。また、スイッチング用ｐＭＯＳトランジスタ２２は、イネーブル信号ＥＮＢを受けて、接続点Ｏ１のリセットとセットアップを行うものである。 The nMOS transistor 24 is arranged between the source of the nMOS transistor n2 and the ground voltage Vss, and is switched from off to on in response to the enable signal ENB. As a result, the second current path 13 constituted by the pMOS transistor p2 and the nMOS transistor n2 is turned on. The switching pMOS transistor 22 receives the enable signal ENB and resets and sets up the connection point O1.

次に、この回路の動作を説明すると、イネーブル信号ＥＮＢにより、スイッチング回路２０がウイルソン型定電流発生回路１０を非活性状態から活性状態に切り換える。トランジスタｐ１、ｐ２のカレントミラー接続により、ｐＭＯＳトランジスタｐ２のソース―ドレイン間を流れる電流Ｉｐ２は、ｐＭＯＳトランジスタｐ１のソース―ドレイン間を流れる電流Ｉｐ１と等しくなる。この電流Ｉｐ１、Ｉｐ２は、それぞれｎＭＯＳトランジスタｎ１、ｎＭＯＳトランジスタｎ２へ流れて電流Ｉｎ１，Ｉｎ２となるので、Ｉｎ１とＩｎ２も等しい。抵抗１１の抵抗値Ｒ１がｎＭＯＳトランジスタｎ１のオン抵抗よりも大きくされているので、電流経路１２の電流―電圧特性は、図１８（ｃ）に示すように、横軸の切片がＶｔｎ１である直線Ａ（傾き１／Ｒ１）で表すことができる。 Next, the operation of this circuit will be described. In response to the enable signal ENB, the switching circuit 20 switches the Wilson constant current generating circuit 10 from the inactive state to the active state. Due to the current mirror connection of the transistors p1 and p2, the current Ip2 flowing between the source and the drain of the pMOS transistor p2 becomes equal to the current Ip1 flowing between the source and the drain of the pMOS transistor p1. Since the currents Ip1 and Ip2 flow to the nMOS transistor n1 and the nMOS transistor n2, respectively, and become currents In1 and In2, In1 and In2 are also equal. Since the resistance value R1 of the resistor 11 is larger than the on-resistance of the nMOS transistor n1, the current-voltage characteristic of the current path 12 is a straight line whose horizontal axis is Vtn1, as shown in FIG. A (inclination 1 / R1).

一方電流経路１３の電流―電圧特性は横軸の切片がＶｔｎ２である指数関数的曲線Ｂで表すことができる。定電圧発生回路１の出力電圧Ｖｏは、トランジスタｐ１、ｐ２のカレントミラー接続の作用により、この直線Ａと曲線Ｂの交点Ｃ（動作点）により決定され、電源電圧Ｖｃｃに依存しない定電圧となる。なお、図１８（ｃ）中、曲線Ｄはトランジスタｐ１の負荷曲線を表したものであり、曲線Ｅはトランジスタｐ２のドレイン電流Ｉｐ２とトランジスタｐ２の負荷曲線を表したものである。 On the other hand, the current-voltage characteristic of the current path 13 can be represented by an exponential curve B whose horizontal axis intercept is Vtn2. The output voltage Vo of the constant voltage generation circuit 1 is determined by the intersection C (operating point) of the straight line A and the curve B by the action of the current mirror connection of the transistors p1 and p2, and becomes a constant voltage independent of the power supply voltage Vcc. . In FIG. 18C, a curve D represents the load curve of the transistor p1, and a curve E represents the drain current Ip2 of the transistor p2 and the load curve of the transistor p2.

しかし、この図１８（ａ）に示す定電圧発生回路によると、素子のスケーリングに伴って電源電圧が低下した場合に、出力電圧を保証することが難しいという問題があった。すなわち、図１８（ａ）の定電圧発生回路において、安定に動作する電源電圧Ｖｃｃの最小値Ｖｃｃｍｉｎは第１電流経路１２で決まり、下記の式で表すことができる。 However, according to the constant voltage generating circuit shown in FIG. 18A, there is a problem that it is difficult to guarantee the output voltage when the power supply voltage is reduced as the element is scaled. That is, in the constant voltage generating circuit of FIG. 18A, the minimum value Vccmin of the power supply voltage Vcc that operates stably is determined by the first current path 12, and can be expressed by the following equation.

［数１］
Ｖｃｃｍｉｎ＝Ｖｏ―Ｖｔｎ１＋｜Ｖｔｐ｜＋ｄＶｄｓ１
（但し、ｄＶｄｓ１は、トランジスタｐ１のドレーン―ソース間電圧）
［数１］から分かるように、出力電圧Ｖｏを確保しつつＶｃｃｍｉｎを下げるには、しきい電圧Ｖｔｐを下げるしかない。
しかし、これを行う場合には、特別なチャネルインプラが必要となり、製造コストが上昇するという問題がある。このため、Ｖｃｃｍｉｎを下げるには出力電圧Ｖｏを下げざるを得ないという問題があった。 [Equation 1]
Vccmin = Vo−Vtn1 + | Vtp | + dVds1
(Where dVds1 is the drain-source voltage of transistor p1)
As can be seen from [Equation 1], the only way to lower Vccmin while securing the output voltage Vo is to lower the threshold voltage Vtp.
However, when this is done, a special channel implant is required, which increases the manufacturing cost. For this reason, there is a problem that the output voltage Vo has to be lowered in order to reduce Vccmin.

このような定電圧発生回路が例えばＮＯＲ型フラッシュメモリのクランプ回路に使用される場合、電源電圧ＶｃｃがＶｃｃｍｉｎよりも低下してしまうと、メモリセルを流れるセル電流が減少し、このため、参照セルを流れる電流との差（マージン）が小さくなってしまう。この結果、メモリセルのデータの読み時間が長くなってしまう。 When such a constant voltage generation circuit is used for a clamp circuit of, for example, a NOR flash memory, if the power supply voltage Vcc is lower than Vccmin, the cell current flowing through the memory cell is reduced. The difference (margin) from the current flowing through becomes small. As a result, the reading time of data in the memory cell becomes long.

一方、半導体記憶装置においては、加工技術の進展に伴い、ビット線やデータ線の配線ピッチが短くなってきており、配線長は逆にメモリの大容量化により長くなってきている。このため、配線間の寄生容量の半導体全体における影響は増加してきている。このため、読出しの対象とされるビット線の電位が隣接するビット線の影響により低下し、これにより参照電位と読出し電位との間のマージンが低下し、読出し速度に影響が出るという問題が生じている。 On the other hand, in semiconductor memory devices, with the progress of processing technology, the wiring pitch of bit lines and data lines has become shorter, and the wiring length has become longer due to the increase in memory capacity. For this reason, the influence of the parasitic capacitance between the wirings on the entire semiconductor is increasing. For this reason, the potential of the bit line to be read is lowered due to the influence of the adjacent bit line, which causes a problem that the margin between the reference potential and the read potential is lowered and the read speed is affected. ing.

例えば、フラッシュメモリにおいて、隣接する２つのビット線に配列されたメモリセルが同時に読出しの対象とされる場合を考える。フラッシュメモリのセルは、浮遊ゲートに電子を注入し又は逆に浮遊ゲートから電子を流出させることにより、閾値電圧を変化させることによりデータを記憶する。読出し電圧を印加した場合のセル電流の大きさと参照セル電流の大きさをセンスアンプで検出・比較することにより、セルのデータが読み出される。 For example, consider a case where in a flash memory, memory cells arranged on two adjacent bit lines are simultaneously read. A cell of a flash memory stores data by changing the threshold voltage by injecting electrons into the floating gate or conversely flowing electrons out of the floating gate. By detecting and comparing the magnitude of the cell current when the read voltage is applied and the magnitude of the reference cell current with a sense amplifier, the cell data is read out.

このとき、その２つのビット線の読出しデータが互いに反対データ（“１”と“０”）であった場合には、高い読出し電位が低い読出し電位に影響されて低下し、これにより、参照電流との間のマージン（センスマージン）が小さくなるという問題があった（図１９参照）。このセンスマージンの減少は、読出し速度の低下や歩留まり低下を招く。 At this time, when the read data of the two bit lines are opposite data (“1” and “0”), the high read potential is affected by the low read potential and is lowered, thereby causing the reference current to be reduced. There is a problem that a margin (sense margin) between the two is small (see FIG. 19). This decrease in the sense margin causes a decrease in reading speed and a decrease in yield.

また例えば、読出し対象とされたメモリセルのビット線に隣接するビット線が不良であった場合などにおいて、その読出し対象のメモリセルのビット線の電位が、その不良ビット線の電位に影響されて低下することが生じ、これにより、参照電流との間のマージンが小さくなるという問題があった。この場合、やはり読出し速度は低下してしまう。 Further, for example, when a bit line adjacent to a bit line of a memory cell to be read is defective, the potential of the bit line of the memory cell to be read is affected by the potential of the defective bit line. As a result, the margin between the reference current and the reference current becomes small. In this case, the reading speed is also lowered.

本発明は、上記の問題点に鑑みてなされたものであり、読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することのできる半導体記憶装置を提供することを目的とする。 The present invention has been made in view of the above problems, and provides a semiconductor memory device capable of maintaining a large margin between a read current and a reference current and maintaining a high read speed. The purpose is to provide.

本発明に係る半導体記憶装置は、複数のワード線と複数のビット線の交点に設けられ該ビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルを含むメモリセルアレイと、前記ビット線と電気的に接続される複数のデータ線と、カラムアドレス信号に基づき前記ビット線を選択し前記データ線と接続するカラムゲートとを備えた半導体記憶装置において、前記複数のビット線のうち隣接するビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成されたことを特徴とする。 A semiconductor memory device according to the present invention includes a plurality of memory cells provided at intersections of a plurality of word lines and a plurality of bit lines, through which a current flows through the bit lines and data is read according to the amount of the current. In a semiconductor memory device comprising: a memory cell array including: a plurality of data lines electrically connected to the bit lines; and a column gate that selects the bit lines based on a column address signal and connects to the data lines. Adjacent bit lines of the plurality of bit lines are connected to data lines that are not adjacent to each other among the plurality of data lines.

本発明に係る半導体記憶装置によれば、読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することができる。 According to the semiconductor memory device of the present invention, the margin between the read current and the reference current can be kept sufficiently large, and a high read speed can be maintained.

以下、本発明に係る定電圧発生回路の実施の形態を、図面に基づいて詳細に説明する。 Embodiments of a constant voltage generation circuit according to the present invention will be described below in detail with reference to the drawings.

本実施の形態に係る定電圧発生回路は、図１（ａ）に示すように、定電流発生回路１０と、定電流発生回路４０と、定電圧出力部３０とから構成される。 The constant voltage generation circuit according to the present embodiment includes a constant current generation circuit 10, a constant current generation circuit 40, and a constant voltage output unit 30, as shown in FIG.

定電流発生回路１０は、トランジスタｎ１とｎ２とを備えている。トランジスタｎ１のゲートとトランジスタｎ２のゲートは互いに接続されていると共に、そのソース又はドレインには同一の大きさの電流Ｉｎ１，Ｉｎ２が流れるようにされている。また、両トランジスタｎ１，ｎ２の閾値電圧は異なる値とされる。この閾値電圧の大きさの差によって、図１（ｂ）に示すように、この定電流発生回路１０の出力電流Ｉ１が、両トランジスタの電圧―電流特性の交点Ｃにより決定される。また、この定電流発生回路１０は、定電圧Ｖ１も出力する。 The constant current generation circuit 10 includes transistors n1 and n2. The gate of the transistor n1 and the gate of the transistor n2 are connected to each other, and currents In1 and In2 of the same magnitude flow through their sources or drains. Further, the threshold voltages of both transistors n1, n2 are different values. Due to the difference in magnitude of the threshold voltage, as shown in FIG. 1B, the output current I1 of the constant current generating circuit 10 is determined by the intersection C of the voltage-current characteristics of both transistors. The constant current generation circuit 10 also outputs a constant voltage V1.

なお、図１（ｆ）に示すように、両トランジスタｎ１，ｎ２の閾値電圧は同じ値とし、代わりに両トランジスタｎ１，ｎ２のトランスコンダクタンスの値を異ならせ、このトランスコンダクタンスの大きさの差によって、図１（ｂ）の交点Ｃが決定されるようにしてもよい。 As shown in FIG. 1 (f), the threshold voltages of both transistors n1 and n2 are set to the same value. Instead, the transconductance values of both transistors n1 and n2 are made different. The intersection C in FIG. 1B may be determined.

定電流発生回路４０は、この出力電流Ｉ１に比例した定電流Ｉ２を生成する。定電圧出力部３０は、ダイオード接続され且つソース−ドレーン間電圧の増加に対して電流が単調に増加する（即ち、傾きが正の）電圧−電流特性を有するトランジスタｎ３を備えており、このトランジスタｎ３に定電流Ｉ２が流れるようにされている。これにより、この定電圧出力部３０より、このトランジスタｎ３の電流−電圧特性（図１（ｃ）のＩｎ３）と定電流Ｉ２とにより決定される電圧Ｖｏが出力される。この出力電圧Ｖｏは、電流Ｉ２の大きさや定電圧出力部３０の電圧−電流特性等を適当に選ぶことにより、Ｖｏ＞Ｖ１となるようにすることができる。 The constant current generation circuit 40 generates a constant current I2 that is proportional to the output current I1. The constant voltage output unit 30 includes a transistor n3 that is diode-connected and has a voltage-current characteristic in which the current monotonously increases (that is, the slope is positive) as the source-drain voltage increases. A constant current I2 flows through n3. As a result, the voltage Vo determined by the current-voltage characteristic of the transistor n3 (In3 in FIG. 1C) and the constant current I2 is output from the constant voltage output unit 30. The output voltage Vo can be made to satisfy Vo> V1 by appropriately selecting the magnitude of the current I2, the voltage-current characteristic of the constant voltage output unit 30, and the like.

例えば、図１（ｂ）に示すように、トランジスタｎ3の特性をトランジスタｎ２と同じとし、定電流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を流すと、出力電圧ＶｏをＶ１よりも大きくすることが出来る。また、図１（ｃ）に示すように、トランジスタｎ3の閾値電圧をトランジスタｎ２の閾値電圧よりも大きくし、さらに定電流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を流すと、図１（ｂ）の場合よりも更に出力電圧ＶｏをＶ１よりも大きくすることが出来る。また、図１（ｄ）に示すように、トランジスタｎ３のトランスコンダクタンスをトランジスタｎ２のトランスコンダクタンスよりも小さくし、さらに定電流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を流すと、図１（ｂ）の場合よりも更に出力電圧ＶｏをＶ１よりも大きくすることが出来る。また、図１（ｅ）に示すように、定電流発生回路４０がＩ１と同じ電流Ｉ２を流し、かつトランジスタｎ3の特性（閾値電圧、トランスコンダクタンス）をトランジスタｎ２のそれとは異ならせるようにしても、同様に出力電圧ＶｏをＶ１よりも大きくすることができる。 For example, as shown in FIG. 1 (b), when the characteristics of the transistor n3 are the same as those of the transistor n2, and the current I2 that is twice the output current I1 is caused to flow by the constant current generation circuit 40, the output voltage Vo becomes larger than V1. I can do it. Further, as shown in FIG. 1C, when the threshold voltage of the transistor n3 is made larger than the threshold voltage of the transistor n2, and the current I2 twice the output current I1 is passed by the constant current generating circuit 40, FIG. The output voltage Vo can be made larger than V1 further than in the case of (b). Further, as shown in FIG. 1D, when the transconductance of the transistor n3 is made smaller than the transconductance of the transistor n2, and the current I2 that is twice the output current I1 is supplied by the constant current generation circuit 40, FIG. The output voltage Vo can be made larger than V1 further than in the case of (b). Further, as shown in FIG. 1E, the constant current generating circuit 40 allows the same current I2 as I1 to flow, and the characteristics (threshold voltage, transconductance) of the transistor n3 are different from those of the transistor n2. Similarly, the output voltage Vo can be made larger than V1.

また、この出力電圧Ｖｏは、定電流Ｉ２の大きさと定電圧出力部３０の特性によってのみ決定され、電源電圧Ｖｃｃに依存しない。このため、電源電圧Ｖｃｃが低下しても出力電圧Ｖｏは高く保つことが出来る。 The output voltage Vo is determined only by the magnitude of the constant current I2 and the characteristics of the constant voltage output unit 30, and does not depend on the power supply voltage Vcc. For this reason, the output voltage Vo can be kept high even if the power supply voltage Vcc is lowered.

以下、この本発明に係る定電圧発生回路を実現するための具体的な回路の例を図面に沿って説明する。
［本発明に係る定電圧発生回路の第１の実施の形態］
図２は、本発明に係る定電圧発生回路の第１の実施の形態を示すものである。 Hereinafter, a specific example of a circuit for realizing the constant voltage generating circuit according to the present invention will be described with reference to the drawings.
[First Embodiment of Constant Voltage Generating Circuit According to the Present Invention]
FIG. 2 shows a first embodiment of a constant voltage generating circuit according to the present invention.

図２（ａ）に示すように、本実施の形態に係る定電圧発生回路１´は、定電流発生回路１０´と、スイッチング回路２０´、定電圧出力部３０とから構成される。定電流発生回路１０´は、ｎＭＯＳトランジスタｎ１，ｎ２，ｐＭＯＳトランジスタｐ１、ｐ２を備えている点で図１８に示す従来の定電流発生回路１０と同一であるが、第1の電流経路１２、第２の電流経路１３に加え、第３の電流経路１４を備えている点で、図１８に示す従来の定電流発生回路１０と異なる。この定電流発生回路１０は、図１の定電流発生回路１０と定電流発生回路４０の２つの機能を果たしている。 As shown in FIG. 2A, the constant voltage generation circuit 1 ′ according to the present embodiment includes a constant current generation circuit 10 ′, a switching circuit 20 ′, and a constant voltage output unit 30. The constant current generating circuit 10 ′ is the same as the conventional constant current generating circuit 10 shown in FIG. 18 in that it includes nMOS transistors n1, n2, and pMOS transistors p1 and p2. 18 is different from the conventional constant current generation circuit 10 shown in FIG. 18 in that a third current path 14 is provided in addition to the second current path 13. The constant current generating circuit 10 fulfills two functions of the constant current generating circuit 10 and the constant current generating circuit 40 of FIG.

この第３の電流経路１４は、ｐＭＯＳトランジスタｐ１、ｐ２とカレントミラー接続されたｐＭＯＳトランジスタｐ５と、これに接続される定電圧出力部３０とにより構成される。 The third current path 14 includes a pMOS transistor p5 that is current mirror-connected to the pMOS transistors p1 and p2, and a constant voltage output unit 30 connected thereto.

定電圧出力部３０は、ダイオード接続されたｎＭＯＳトランジスタｎ５と、電流経路１４をオン、オフするためのスイッチング用トランジスタ２７を備えている。このトランジスタｎ５のドレインの電位ＮＢＩＡＳが、定電圧発生回路１´の出力電圧Ｖｏとされる。トランジスタｎ５は、トランジスタｎ２のしきい電圧Ｖｔｎ２よりも大きなしきい電圧Ｖｔｎ５を有しており、また、ソース−ドレーン間電圧の増加に対して電流が単調に増加する（即ち、傾きが正の）電圧−電流特性を有する。 The constant voltage output unit 30 includes a diode-connected nMOS transistor n5 and a switching transistor 27 for turning on and off the current path. The potential NBIAS at the drain of the transistor n5 is set as the output voltage Vo of the constant voltage generating circuit 1 ′. The transistor n5 has a threshold voltage Vtn5 larger than the threshold voltage Vtn2 of the transistor n2, and the current monotonously increases (that is, the slope is positive) with respect to the increase of the source-drain voltage. Has voltage-current characteristics.

スイッチング用トランジスタ２７は、イネーブル信号ＥＮＢを受けて、スイッチング回路２０´の各トランジスタ２１、２２、２４と同時にオン、オフする。なお、図２（ａ）に示すように、トランジスタｐ５のソースと電源電圧Ｖｃｃとの間には、トランジスタ２５と同様の特性を有しゲートが接地されたトランジスタ２６が接続されており、トランジスタｐ１、ｐ２、ｐ５のソース電圧を揃える機能を果たしている。また、本実施の形態では、Ｖｔｎ１とＶｔｎ２との差をできるだけ小さくし、これにより、トランジスタｎ１，ｎ２の共通ゲート（接続点Ｏ２）の電位をできるだけ小さくしておく。これは、従来技術（図１８）よりも低い電源電圧の最低値Ｖｃｃｍｉｎを保証するためである。 The switching transistor 27 receives the enable signal ENB and turns on and off simultaneously with the transistors 21, 22, and 24 of the switching circuit 20 ′. As shown in FIG. 2A, a transistor 26 having the same characteristics as the transistor 25 and having the gate grounded is connected between the source of the transistor p5 and the power supply voltage Vcc. , P2, and p5 have the same source voltage. In this embodiment, the difference between Vtn1 and Vtn2 is made as small as possible, and thereby the potential of the common gate (connection point O2) of the transistors n1 and n2 is made as small as possible. This is to ensure the lowest value Vccmin of the power supply voltage lower than that of the conventional technique (FIG. 18).

次に、図２（ａ）に示す定電圧発生回路の動作を説明する。イネーブル信号ＥＮＢが入力されると、スイッチング回路２０´の各トランジスタ２１，２２，２４，及び定電圧出力部３０のトランジスタ２７がオンとされ、定電流発生回路１０´が非活性状態から活性状態へと切り換えられる。 Next, the operation of the constant voltage generating circuit shown in FIG. When the enable signal ENB is input, the transistors 21, 22, 24 of the switching circuit 20 ′ and the transistor 27 of the constant voltage output unit 30 are turned on, and the constant current generating circuit 10 ′ changes from the inactive state to the active state. And can be switched.

カレントミラー回路を構成するトランジスタｐ１、ｐ２、ｐ５により、これらのトランジスタを流れる電流Ｉｐ１，Ｉｐ２，Ｉｐ５は等しくなる。 Due to the transistors p1, p2, and p5 constituting the current mirror circuit, the currents Ip1, Ip2, and Ip5 flowing through these transistors become equal.

図２（ｃ）に示すように、トランジスタｎ１のゲートとトランジスタｎ２のゲートとの接続点Ｏ２の電位Ｖａは、図１８に示す従来技術と同様、電流Ｉｎ１の電圧−電流特性曲線Ａと、電流Ｉｎ２の電圧−電流特性曲線Ｂとの交点Ｃにより決定される。 As shown in FIG. 2C, the potential Va at the connection point O2 between the gate of the transistor n1 and the gate of the transistor n2 is similar to the conventional technique shown in FIG. It is determined by the intersection C with the voltage-current characteristic curve B of In2.

電流経路１４の負荷曲線は、図２（ｃ）に示す曲線Ｆのようになる。一方、ダイオード接続されたトランジスタｎ５のドレイン電圧と電流Ｉｎ５との関係は、図２（ｃ）に示す曲線Ｇのような、しきい電圧Ｖｔｎ５を横軸の切片とした指数関数的曲線Ｇとなる。この２つの曲線ＦとＧの交点Ｈにより、出力電圧とされる接続点ＮＢＩＡＳの電位が決定され、出力電圧Ｖｏの大きさが決まる。 The load curve of the current path 14 is like a curve F shown in FIG. On the other hand, the relationship between the drain voltage of the diode-connected transistor n5 and the current In5 is an exponential curve G having the threshold voltage Vtn5 as an intercept on the horizontal axis, as shown by the curve G in FIG. . The intersection H of the two curves F and G determines the potential of the connection point NBIAS, which is the output voltage, and determines the magnitude of the output voltage Vo.

図２（ｃ）からも明らかなように、従来技術（図１８）の最終出力電圧Ｖｏに相当するＶａを下げることによって、数式１で示されるＶｃｃｍｉｎを下げることができる。従って、従来技術の場合に比し、電源電圧Ｖｃｃが低下した場合でも出力電圧Ｖｏを高く保つことができる。 As is apparent from FIG. 2C, Vccmin expressed by Equation 1 can be lowered by lowering Va corresponding to the final output voltage Vo of the conventional technique (FIG. 18). Therefore, the output voltage Vo can be kept high even when the power supply voltage Vcc is lowered as compared with the case of the prior art.

なお、図２（ａ）において、低閾値電圧を有するトランジスタｎ１の代わりに、図２（ｄ）に示すように、トランジスタｎ２と閾値電圧が同じで、トランスコンダクタンスがトランジスタｎ２のそれよりも大きいトランジスタｎ１´を使用するようにし、これにより図２（ｃ）に示す特性を得るようにしてもよい。これは、両トランジスタｎ１，ｎ２のチャネル長を同じとし、トランジスタｎ１のチャネル幅Ｗ１をトランジスタｎ２のチャネル幅Ｗ２よりも大きくすることにより達成できる。 In FIG. 2A, instead of the transistor n1 having a low threshold voltage, as shown in FIG. 2D, the transistor n2 has the same threshold voltage and a transconductance larger than that of the transistor n2. n1 ′ may be used, and thereby the characteristics shown in FIG. 2C may be obtained. This can be achieved by setting the channel lengths of both the transistors n1 and n2 to be the same and making the channel width W1 of the transistor n1 larger than the channel width W2 of the transistor n2.

［本発明に係る定電圧発生回路の第２の実施の形態］
上記第１の実施の形態では、トランジスタｎ５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖｔｎ２よりも高くしたが、本実施の形態では、図３（ａ）に示すように、しきい電圧Ｖｔｎ５をＶｔｎ２と等しくするとともに、トランジスタｎ５のドレインとトランジスタｐ５との間に抵抗４１を接続している。抵抗４１の抵抗値Ｒ２は、トランジスタｎ５のオン抵抗よりも十分大きくする。これにより、電流Ｉｎ５の特性曲線が、傾き１／Ｒ２の直線になるように、抵抗４１の電圧降下分だけ、Ｖａより高い出力電圧Ｖｏを得ることができる。 [Second Embodiment of Constant Voltage Generating Circuit According to the Present Invention]
In the first embodiment, the threshold voltage Vtn5 of the transistor n5 is set higher than the threshold voltage Vtn2 of the transistor n2. However, in the present embodiment, the threshold voltage Vtn5 is as shown in FIG. Is equal to Vtn2, and a resistor 41 is connected between the drain of the transistor n5 and the transistor p5. The resistance value R2 of the resistor 41 is made sufficiently larger than the on-resistance of the transistor n5. As a result, an output voltage Vo higher than Va can be obtained by the voltage drop of the resistor 41 so that the characteristic curve of the current In5 becomes a straight line having a slope of 1 / R2.

また、図３（ｂ）に示すようなダイオード４２を接続してもよい。この場合、トランジスタｎ５のしきい電圧Ｖｔｎ５はトランジスタｎ２のしきい電圧Ｖｔｎ２と同じで構わない。なお、この図３（ａ）（ｂ）の抵抗４１やダイオード４２をトランジスタｎ５とトランジスタ２７の間に接続してもよい。 Further, a diode 42 as shown in FIG. 3B may be connected. In this case, the threshold voltage Vtn5 of the transistor n5 may be the same as the threshold voltage Vtn2 of the transistor n2. The resistor 41 and the diode 42 shown in FIGS. 3A and 3B may be connected between the transistor n5 and the transistor 27.

また、図３（ｃ）に示すように、ダイオード接続したトランジスタｎ６をトランジスタｎ５と直列接続してもよい。また、２つ以上のダイオード接続したトランジスタをトランジスタｎ５と直列接続するようにしてもよい。
［本発明に係る定電圧発生回路の第３の実施の形態］
第１の実施の形態では、トランジスタｎ５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖｔｎ２よりも高くしたが、本実施の形態では、しきい電圧Ｖｔｎ５はＶｔｎ２と等しくするとともに、トランジスタｎ５のトランスコンダクタンスｇｍ５をトランジスタｎ２のトランスコンダクタンスｇｍ２よりも小さくしている。これにより、図４に示すように、電流Ｉｎ５の特性曲線Ｇ´は、横軸の切片は曲線Ｂのそれと同じとなるが、その傾きは曲線Ｂよりも小さくなる。このため、曲線Ｆとの交点Ｈ（動作点）で決まる出力電圧Ｖｏは、第１の実施の形態と同様に接続点Ｏ２の電位Ｖａよりも高く保つことができる。 Further, as shown in FIG. 3C, a diode-connected transistor n6 may be connected in series with the transistor n5. Further, two or more diode-connected transistors may be connected in series with the transistor n5.
[Third Embodiment of Constant Voltage Generating Circuit According to the Present Invention]
In the first embodiment, the threshold voltage Vtn5 of the transistor n5 is set higher than the threshold voltage Vtn2 of the transistor n2. However, in this embodiment, the threshold voltage Vtn5 is equal to Vtn2 and the transistor n5 has a transformer. Conductance gm5 is made smaller than transconductance gm2 of transistor n2. As a result, as shown in FIG. 4, the characteristic curve G ′ of the current In5 has the same horizontal intercept as that of the curve B, but its slope is smaller than that of the curve B. Therefore, the output voltage Vo determined by the intersection H (operating point) with the curve F can be kept higher than the potential Va at the connection point O2 as in the first embodiment.

［本発明に係る定電圧発生回路の第４の実施の形態］
第１の実施の形態では、トランジスタｎ５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖｔｎ２よりも高くしたが、本実施の形態では、トランジスタｎ５の特性をトランジスタｎ２のそれと同じにするとともに（図５参照）、トランジスタｐ５のサイズを変えることにより電流Ｉｐ５の大きさをＩｐ２よりも大きくする。これにより、曲線Ｆとの交点Ｈ（動作点）で決まる出力電圧Ｖｏは、第１の実施の形態と同様に接続点Ｏ２の電位Ｖａよりも高く保つことができる。
［本発明に係る定電圧発生回路の第５の実施の形態］
上記第１乃至第３の形態において、トランジスタｎ５の電流Ｉｎ５の曲線Ｇ（Ｇ´）の傾きが小さくなると、イネーブル信号ＥＮＢにより定電圧発生回路１´が活性状態になってから、出力電圧が初期状態ＶｃｃからＶｏに収束するまでの間の時間（遷移時間）が長くなり、回路の動作が遅くなるという問題が生じる。 [Fourth Embodiment of Constant Voltage Generating Circuit According to the Present Invention]
In the first embodiment, the threshold voltage Vtn5 of the transistor n5 is set higher than the threshold voltage Vtn2 of the transistor n2. However, in this embodiment, the characteristics of the transistor n5 are made the same as those of the transistor n2 (see FIG. 5), the size of the current Ip5 is made larger than Ip2 by changing the size of the transistor p5. As a result, the output voltage Vo determined by the intersection H (operating point) with the curve F can be kept higher than the potential Va at the connection point O2 as in the first embodiment.
[Fifth Embodiment of Constant Voltage Generating Circuit According to the Present Invention]
In the first to third embodiments, when the slope of the curve G (G ′) of the current In5 of the transistor n5 becomes small, the output voltage is initially set after the constant voltage generation circuit 1 ′ is activated by the enable signal ENB. There is a problem that the time until the state Vcc converges to Vo (transition time) becomes longer, and the circuit operation becomes slower.

そこで、本実施の形態では、図６に示すように、トランジスタｎ５と並列に加速回路５０を接続している。加速回路５０は、直列接続された抵抗５１（抵抗値Ｒ３）、抵抗５２（抵抗値Ｒ４）と、この抵抗５１，５２と並列に接続されたｎＭＯＳトランジスタｎ６とを備えている。トランジスタｎ６のゲートは抵抗５１、５２の接続点Ｏ３に接続されている。イネーブル信号ＥＮＢがＨからＬに変わり、トランジスタｎ６がオンすると、定電圧出力部３０の出力端子の電荷が放電され、これにより遷移時間が短縮される。抵抗５１及び５２並びにトランジスタｎ６には、出力電圧がＶｏに収束した後は電流が流れないようにしなければならない。このため、本実施の形態では、Ｒ３＋Ｒ４がトランジスタｎ５のオン抵抗よりも十分大きくされている。また、トランジスタｎ６は、出力電圧がＶｏに収束したらオフとなるように構成されている。具体的には、トランジスタｎ６のしきい電圧をＶｔｎ６とした場合、
［数２］
Ｖｔｎ６＞＝Ｖｏ×Ｒ４／（Ｒ３＋Ｒ４）
となるようにすることにより、出力電圧がＶｏとなった時点でトランジスタｎ６をオフとすることができる。 Therefore, in the present embodiment, as shown in FIG. 6, the acceleration circuit 50 is connected in parallel with the transistor n5. The acceleration circuit 50 includes a resistor 51 (resistance value R3) and a resistor 52 (resistance value R4) connected in series, and an nMOS transistor n6 connected in parallel with the resistors 51 and 52. The gate of the transistor n6 is connected to the connection point O3 of the resistors 51 and 52. When the enable signal ENB changes from H to L and the transistor n6 is turned on, the charge at the output terminal of the constant voltage output unit 30 is discharged, thereby shortening the transition time. The resistors 51 and 52 and the transistor n6 must be prevented from flowing current after the output voltage has converged to Vo. For this reason, in this embodiment, R3 + R4 is made sufficiently larger than the on-resistance of the transistor n5. The transistor n6 is configured to be turned off when the output voltage converges to Vo. Specifically, when the threshold voltage of the transistor n6 is Vtn6,
[Equation 2]
Vtn6> = Vo × R4 / (R3 + R4)
Thus, the transistor n6 can be turned off when the output voltage becomes Vo.

図６では、図３（ａ）の回路に加速回路５０を付加した例を示したが,図２、図３（ｂ）（ｃ）の回路に加速回路５０を付加してもよいことは言うまでもない。
［本発明に係る定電圧発生回路の利用例］
次に、本発明の第１乃至第５の実施の形態の定電圧発生回路の、半導体集積回路中での利用例を説明する。 Although FIG. 6 shows an example in which the acceleration circuit 50 is added to the circuit of FIG. 3A, it goes without saying that the acceleration circuit 50 may be added to the circuits of FIGS. 2, 3B, and 3C. Yes.
[Usage example of constant voltage generation circuit according to the present invention]
Next, an application example of the constant voltage generation circuit according to the first to fifth embodiments of the present invention in a semiconductor integrated circuit will be described.

ここでは、本発明の実施の形態の定電圧発生回路をフラッシュメモリのクランプ回路に適用した場合について説明する。 Here, a case where the constant voltage generation circuit according to the embodiment of the present invention is applied to a clamp circuit of a flash memory will be described.

図７に、フラッシュメモリの構成の一例をブロック図で説明する。図７に示すフラッシュメモリは、メモリセルアレイ６０、カラムゲート７０、レファレンスセルアレイ８０、ダミーカラムゲート９０、センスアンプ１００、クランプ回路１１０、プログラム回路１２０、ＩＯバッファ１３０、アドレスバッファ１４０、カラムデコーダ１５０、ロウデコーダ１６０、ブロックデコーダ１７０、チャージポンプ回路１８０、電圧スイッチ回路１９０、制御回路２００、及びコマンドレジスタ２１０、バイアス回路２２０から大略構成される。 FIG. 7 is a block diagram illustrating an example of the configuration of the flash memory. The flash memory shown in FIG. 7 includes a memory cell array 60, a column gate 70, a reference cell array 80, a dummy column gate 90, a sense amplifier 100, a clamp circuit 110, a program circuit 120, an IO buffer 130, an address buffer 140, a column decoder 150, a row. The decoder 160, the block decoder 170, the charge pump circuit 180, the voltage switch circuit 190, the control circuit 200, the command register 210, and the bias circuit 220 are roughly configured.

メモリセルアレイ６０は、複数本のワード線ＷＬｓと、複数本のビット線ＢＬｓと、このワード線ＷＬｓとビット線ＢＬｓの交点に設けられる複数のメモリセルＭＣとを備えている。 The memory cell array 60 includes a plurality of word lines WLs, a plurality of bit lines BLs, and a plurality of memory cells MC provided at the intersections of the word lines WLs and the bit lines BLs.

カラムゲート７０は、メモリセルアレイ６０の特定のビット線ＢＬを選択する機能を備えており、ビット線ＢＬを選択する信号を入力させるためのコラム線ＣＯＬと接続されている。 The column gate 70 has a function of selecting a specific bit line BL of the memory cell array 60, and is connected to a column line COL for inputting a signal for selecting the bit line BL.

リファレンスセルアレイ８０は、参照ビット線ＲＢＬと、この参照ビット線ＲＢＬに沿って配置される参照セルとダミーセルとから構成される。 The reference cell array 80 includes a reference bit line RBL, and reference cells and dummy cells arranged along the reference bit line RBL.

ダミーカラムゲート９０は、メモリセルアレイ６０とリファレンスセルアレイ８０の容量を揃えるために設けられている。 The dummy column gate 90 is provided to equalize the capacities of the memory cell array 60 and the reference cell array 80.

センスアンプ１００は、メモリセルアレイ６０の読出し電位とリファレンスセルアレイ８０の読出し電位とを比較してメモリセルＭＣのデータを読み出すものである。 The sense amplifier 100 compares the read potential of the memory cell array 60 with the read potential of the reference cell array 80 to read data in the memory cell MC.

クランプ回路１１０は、バイアス回路２２０からの出力電圧Ｖｏに基づき、ビット線ＢＬ、ＲＢＬの電位の上限を規定する。
プログラム回路１２０は、メモリセルアレイ６０にデータを書き込む場合において、メモリセルＭＣのドレインに書込み電圧を出力するものである。 The clamp circuit 110 defines the upper limit of the potentials of the bit lines BL and RBL based on the output voltage Vo from the bias circuit 220.
The program circuit 120 outputs a write voltage to the drain of the memory cell MC when data is written to the memory cell array 60.

ＩＯバッファ１３０は、読出し時にはセンスアンプ１００でセンスされたメモリセルＭＣのデータを保持し、書込み時には書込みデータを保持しておきプログラム回路１２０に書込み電圧を出力させるものである。 The IO buffer 130 holds data of the memory cell MC sensed by the sense amplifier 100 at the time of reading, holds write data at the time of writing, and causes the program circuit 120 to output a write voltage.

アドレスバッファ１４０は、読出し又は書込みの対象となるメモリセルＭＣのアドレスデータを保持し、カラムデコーダ１５０、ロウデコーダ１６０に向けてこのアドレスデータを出力するように構成されている。カラムデコーダ１５０は、アドレスデータのうちカラムアドレスデータをデコードし、コラム線ＣＯＬを選択する。ロウデコーダ１６０は、アドレスデータのうちロウアドレスデータをデコードし、ワード線ＷＬを選択する。 The address buffer 140 is configured to hold the address data of the memory cell MC to be read or written and output the address data to the column decoder 150 and the row decoder 160. The column decoder 150 decodes the column address data among the address data and selects the column line COL. The row decoder 160 decodes the row address data out of the address data and selects the word line WL.

ブロックデコーダ１７０は、メモリセルアレイ６０中の複数のメモリセルブロックのうちの１つを選択するためのブロックアドレスデータをデコードし、そのデコード出力に基づいて特定のブロックを選択するためのものである。 The block decoder 170 decodes block address data for selecting one of a plurality of memory cell blocks in the memory cell array 60, and selects a specific block based on the decoded output.

チャージポンプ回路１８０は、メモリセルＭＣのデータ読出し、書込み又は消去のための各電圧を発生させるためのものであり、電圧スイッチ回路１９０は、チャージポンプ回路１８０で発生された読出し電圧、書込み電圧又は消去電圧を、制御回路２００からの制御信号に基づき、カラムデコーダ１５０、ロウデコーダ１６０に向けて転送するためのものである。 The charge pump circuit 180 is for generating voltages for data reading, writing or erasing of the memory cell MC, and the voltage switch circuit 190 is for reading voltage, writing voltage or The erase voltage is transferred to the column decoder 150 and the row decoder 160 based on a control signal from the control circuit 200.

また、コマンドレジスタ２１０は、読出し、書込み、消去など、入力されたコマンドを保持するためのものである。 The command register 210 is for holding input commands such as reading, writing, and erasing.

バイアス回路２２０には、本実施の形態にかかる定電圧発生回路１´を利用することができる。 As the bias circuit 220, the constant voltage generating circuit 1 'according to the present embodiment can be used.

図８（ａ）に、メモリセルアレイ６０、カラムゲート７０、レファレンスセルアレイ８０、ダミーカラムゲート９０、センスアンプ１００、クランプ回路１１０の具体的な構成の一例を示す。 FIG. 8A shows an example of a specific configuration of the memory cell array 60, the column gate 70, the reference cell array 80, the dummy column gate 90, the sense amplifier 100, and the clamp circuit 110.

メモリセルアレイ６０は、図８（ａ）に示すように、複数本のワード線ＷＬ０、ＷＬ１、・・・・・・ＷＬｎと、複数本のビット線ＢＬ０、・・・・・・ＢＬｋと、このワード線とビット線の交点に設けられる複数のメモリセルＭＣとを備えている。カラムゲート７０は、トランジスタＣＬ３と、特定のビット線ＢＬを選択する信号を入力させるためコラム線ＣＯＬ０、・・・・・・、ＣＯＬｍを備えている。 As shown in FIG. 8A, the memory cell array 60 includes a plurality of word lines WL0, WL1,... WLn, a plurality of bit lines BL0,. A plurality of memory cells MC provided at intersections of word lines and bit lines are provided. The column gate 70 includes a transistor CL3 and column lines COL0,..., COLm for inputting a signal for selecting a specific bit line BL.

リファレンスセルアレイ８０は、参照電位を保持した参照セル８１と、ダミーセル８２とからなる。参照セル８１とダミーセル８２とは、参照ビット線ＲＢＬに沿って配置されている。参照セル８１は、参照ワード線ＲＷＬ、ダミーカラムゲート９０から伸びる参照カラム線ＲＣＯＬにより選択される。ダミーセル８２は、ビット線ＢＬと参照ビット線ＲＢＬの容量を揃えるために設けられている。これにより、リファレンスセルアレイ８０は、選択されたメモリセルＭＣのセル電流Ｉcellの大きさを判定するための基準としての電流Ｉrefを発生させる。
ダミーカラムゲート９０は、メモリセルアレイ６０とリファレンスセルアレイ８０の容量を揃えるために設けられている。 The reference cell array 80 includes a reference cell 81 holding a reference potential and a dummy cell 82. The reference cell 81 and the dummy cell 82 are arranged along the reference bit line RBL. The reference cell 81 is selected by the reference word line RWL and the reference column line RCOL extending from the dummy column gate 90. The dummy cell 82 is provided to make the capacity of the bit line BL and the reference bit line RBL uniform. Thereby, the reference cell array 80 generates a current Iref as a reference for determining the magnitude of the cell current Icell of the selected memory cell MC.
The dummy column gate 90 is provided to equalize the capacities of the memory cell array 60 and the reference cell array 80.

センスアンプ１００は、オペアンプ１０１と、負荷トランジスタ１０２，１０２´とを備えている。負荷トランジスタ１０２、１０２´は、電源電圧Ｖｃｃと後述するクランプトランジスタ１１１、１１１´との間に接続されるとともに、そのゲート・ドレインが接続されており、これにより電流源負荷として機能する。 The sense amplifier 100 includes an operational amplifier 101 and load transistors 102 and 102 ′. The load transistors 102 and 102 'are connected between a power supply voltage Vcc and clamp transistors 111 and 111' described later, and their gates and drains are connected, thereby functioning as a current source load.

クランプ回路１１０は、前述した第１乃至第４の実施の形態の定電圧発生回路１´からの出力電圧Ｖoをゲートに入力させるクランプ用トランジスタ１１１、１１１´を備えている。これにより、ビット線ＢＬ、ＲＢＬの電位の上限が、定電圧発生回路１からの出力電圧Ｖｏと、クランプ用トランジスタ１１１、１１１´のしきい電圧Ｖｔｃとの差Ｖｏ―Ｖｔｃに抑えられる。 The clamp circuit 110 includes clamp transistors 111 and 111 ′ that input the output voltage Vo from the constant voltage generation circuit 1 ′ of the first to fourth embodiments described above to the gate. As a result, the upper limit of the potentials of the bit lines BL and RBL is suppressed to the difference Vo−Vtc between the output voltage Vo from the constant voltage generation circuit 1 and the threshold voltage Vtc of the clamping transistors 111 and 111 ′.

このような構成において、選択されたメモリセルＭＣのデータ読出しを行った場合、ビット線ＢＬに流れる電流Ｉｃｅｌｌの電圧−電流特性曲線は、メモリセルに保持されるデータが“１”である場合には、図８（ｂ）に示す曲線Ｊのようになり、“０”である場合には、図８（ｂ）に示す曲線Ｋのようになる。 In such a configuration, when data is read from the selected memory cell MC, the voltage-current characteristic curve of the current Icell flowing through the bit line BL shows that the data held in the memory cell is “1”. Is a curve J shown in FIG. 8B, and when it is “0”, a curve K shown in FIG. 8B is obtained.

一方、クランプ回路１１０のトランジスタ１１１、１１１´を流れる電流Ｉloadは直線Ｌのようになる。このため、選択されたメモリセルＭＣが保持するデータが“１”である場合には、オペアンプ１０１のセンスノードＳＮの電圧は、曲線Ｊと曲線Ｌの交点Ｃ１で表される電圧Ｖ１となる。また、選択されたメモリセルＭＣが保持するデータが“０”である場合には、オペアンプ１０１のセンスノードＳＮの電圧は、曲線Ｋと曲線Ｌの交点Ｃ２で表される電圧Ｖ２となる。 On the other hand, the current Iload flowing through the transistors 111 and 111 ′ of the clamp circuit 110 becomes a straight line L. Therefore, when the data held in the selected memory cell MC is “1”, the voltage at the sense node SN of the operational amplifier 101 is the voltage V1 represented by the intersection C1 between the curve J and the curve L. When the data held in the selected memory cell MC is “0”, the voltage at the sense node SN of the operational amplifier 101 is the voltage V2 represented by the intersection C2 between the curve K and the curve L.

また、リファレンスセルアレイ８０を流れる参照電流Ｉｒｅｆは曲線Ｍで表され、オペアンプ１０１のリファレンスノードＲＮの電圧は、この曲線Ｍと曲線Ｌの交点Ｃ３で表される電圧ＶＲとなる。オペアンプ１０１は、センスノードＳＮの入力電圧がＶＲに比して大か小かを検出することにより、選択されたメモリセルＭＣの保持データが“１”なのか“０”なのかを判定することができる。 The reference current Iref flowing through the reference cell array 80 is represented by a curve M, and the voltage at the reference node RN of the operational amplifier 101 is a voltage VR represented by the intersection C3 of the curve M and the curve L. The operational amplifier 101 determines whether the data held in the selected memory cell MC is “1” or “0” by detecting whether the input voltage of the sense node SN is larger or smaller than VR. Can do.

ところで、図８（ａ）に示すようなＮＯＲセル型フラッシュメモリにおいては、弱い書き込みモードとなる読出し動作を繰り返すことにより、次第にセルのしきい電圧が変化する。例えば、１０年間読出しをすることを条件とするならば、ビット線の電圧ＶＢＬは１．５Ｖ以下に保つのが望ましい。この役割を果たすのがクランプ用トランジスタ１１１、１１１´である。しかし、電源電圧Ｖｃｃが低下し、定電圧発生回路１´の出力電圧Ｖｏが低下すると、読出し時間が長くなり、メモリの性能が低下してしまう。 By the way, in the NOR cell type flash memory as shown in FIG. 8A, the threshold voltage of the cell gradually changes by repeating the read operation in the weak write mode. For example, if reading is performed for 10 years, it is desirable to keep the voltage VBL of the bit line at 1.5V or less. The clamping transistors 111 and 111 'play this role. However, when the power supply voltage Vcc is lowered and the output voltage Vo of the constant voltage generating circuit 1 'is lowered, the read time becomes longer and the performance of the memory is lowered.

本発明に係る定電圧発生回路１´によれば、電源電圧Ｖｃｃが低下したとしても出力電圧Ｖｏを低下させる必要がないため、セル電流Ｉcellを十分な大きさとすることができ、読出し時間が長時間化することを防止できる。 According to the constant voltage generating circuit 1 'according to the present invention, even if the power supply voltage Vcc is lowered, it is not necessary to lower the output voltage Vo. Therefore, the cell current Icell can be made sufficiently large, and the reading time is long. Time can be prevented.

図８では、メモリセルＭＣとしてＭＯＳトランジスタを採用しているが、他の素子もメモリセルＭＣとして利用可能であり、例えばＭＮＯＳセル、ＭＯＮＯＳセル、ＭＲＡＭセル、相転移セル等が採用できる。 In FIG. 8, a MOS transistor is used as the memory cell MC, but other elements can also be used as the memory cell MC. For example, an MNOS cell, a MONOS cell, an MRAM cell, a phase change cell, or the like can be used.

これらの例示のセルのいずれが使用される場合でも、データの信頼性のため、読出し時にビット線電圧が高くなり過ぎてはいけないため、ビット線電圧をクランプしなければならない。このため、これらの場合にも、図８に示すクランプ回路１１０が有効となる。 Whichever of these exemplary cells is used, the bit line voltage must be clamped because the bit line voltage must not be too high during read for data reliability. Therefore, also in these cases, the clamp circuit 110 shown in FIG. 8 is effective.

次に、本発明に係る半導体記憶装置の実施の形態を図面に基づいて説明する。［本発明に係る半導体記憶装置の第１の実施の形態］
図９は、本発明に係る半導体記憶装置の第１の実施の形態に係る半導体記憶装置の主要部を示す回路図である。 Next, embodiments of a semiconductor memory device according to the present invention will be described with reference to the drawings. [First Embodiment of Semiconductor Memory Device According to the Present Invention]
FIG. 9 is a circuit diagram showing the main part of the semiconductor memory device according to the first embodiment of the semiconductor memory device of the present invention.

メモリセルアレイＭＣＡは、複数のワード線ＷＬｓと複数のビット線ＢＬｓの交点に設けられる複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、酸化膜と制御ゲートとの間に浮遊ゲートが積層されたスタックトゲート型のＭＯＳトランジスタであるものとする。すなわち、メモリセルＭＣの制御ゲートはワード線ＷＬに接続され、メモリセルＭＣのドレインはビット線ＢＬに接続されている。浮遊ゲートに電子が注入され閾値電圧が高くなった状態が“０”データ、逆に低い状態が“１”データとされる。“１”データの場合には、ビット線ＢＬに電流が流れるので、これを図示しない参照セルからの電流値と比較することにより、データの読出しを行うことができる。 The memory cell array MCA includes a plurality of memory cells MC provided at intersections of the plurality of word lines WLs and the plurality of bit lines BLs. The memory cell MC is a stacked gate type MOS transistor in which a floating gate is stacked between an oxide film and a control gate. That is, the control gate of the memory cell MC is connected to the word line WL, and the drain of the memory cell MC is connected to the bit line BL. The state in which electrons are injected into the floating gate and the threshold voltage becomes high is “0” data, and the low state is “1” data. In the case of “1” data, since a current flows through the bit line BL, data can be read by comparing this with a current value from a reference cell (not shown).

カラムゲート３４０は、図示しないカラムデコーダからのカラムアドレス信号に基づき複数のビット線ＢＬｓを同時にデータ線ＤＬｓに接続するためのものである。また、カラムゲート３４０は、複数のビット線ＢＬｓのうち隣接するビット線同士を、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続するように構成されている。 The column gate 340 is for connecting a plurality of bit lines BLs to the data lines DLs simultaneously based on a column address signal from a column decoder (not shown). The column gate 340 is configured to connect adjacent bit lines of the plurality of bit lines BLs to data lines that are not adjacent to each other of the plurality of data lines DLs.

図９に示す例では、ビット線ＢＬ１〜ＢＬ４と、データ線ＤＬ１〜ＤＬ４が設けられ、それぞれ末尾の番号が同じもの同士が接続されている。
しかし、データ線ＤＬｓの配列順がビット線ＢＬｓの配列順とは変えられている。すなわち、ビット線ＢＬｓの配列順は左から右へ昇順とされている一方、データ線ＤＬｓの方は、末尾番号が隣接するもの同士は隣り合わないように配置されている。これにより、隣接する信号線（ビット線ＢＬｓ及びデータ線ＤＬｓ）の対向長を２分の１に短くすることができ、これにより、信号線間の寄生容量の影響を小さくすることができる。例えば、あるビット線ＢＬｉに配列されたメモリセルＭＣのデータが“１”であり、このビット線ＢＬｉに隣接するビット線ＢＬi+1に配列されるメモリセルＭＣのデータが“０”である場合などにおいても、容量結合によるビット線電位の低下が抑制される。このため、センスアンプの読みマージンを大きくすることが可能となる。
［本発明に係る半導体記憶装置の第２の実施の形態］
図１０は、本発明に係る半導体記憶装置の第２の実施の形態を示すものであり、データ線ＤＬｓがビット線ＢＬｓの延設方向と垂直な方向に延設される例を示している。この例でも、複数のビット線ＢＬｓのうち隣接するビット線同士を、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続することにより、図９のものと同様の効果を得ている。図１１に示すように、メモリセルアレイＭＣＡが複数のメモリセルアレイブロック（ＭＣＢ１、ＭＣＢ２）で構成され、それぞれにカラムゲート３４０（３４０−１、３４０−２）が接続される場合にも、図１０と同様に配線することができる。 In the example shown in FIG. 9, bit lines BL1 to BL4 and data lines DL1 to DL4 are provided, and the same numbers at the end are connected to each other.
However, the arrangement order of the data lines DLs is changed from the arrangement order of the bit lines BLs. That is, the bit line BLs is arranged in ascending order from the left to the right, while the data lines DLs are arranged so that the end numbers adjacent to each other are not adjacent to each other. As a result, the opposing length of adjacent signal lines (bit line BLs and data line DLs) can be reduced by a factor of 2, thereby reducing the influence of parasitic capacitance between the signal lines. For example, the data of the memory cell MC arranged on a certain bit line BLi is “1”, and the data of the memory cell MC arranged on the bit line BLi + 1 adjacent to the bit line BLi is “0”. In such cases, a decrease in the bit line potential due to capacitive coupling is also suppressed. For this reason, it is possible to increase the reading margin of the sense amplifier.
[Second Embodiment of Semiconductor Memory Device According to the Present Invention]
FIG. 10 shows a second embodiment of the semiconductor memory device according to the present invention, and shows an example in which the data lines DLs are extended in the direction perpendicular to the extending direction of the bit lines BLs. Also in this example, by connecting adjacent bit lines among the plurality of bit lines BLs to data lines not adjacent to each other among the plurality of data lines DLs, the same effect as that of FIG. 9 is obtained. Yes. As shown in FIG. 11, even when the memory cell array MCA is composed of a plurality of memory cell array blocks (MCB1, MCB2), and column gates 340 (340-1, 340-2) are connected to each of them, Wiring can be similarly performed.

図１２は、複数のメモリセルアレイブロック（ＭＣＢ1、ＭＣＢ２）を、ビット線ＢＬｓの延びる方向に配置した例を示している。この例では、データ線ＤＬｓをこの複数のブロックＭＣＢ１、ＭＣＢ２に亘りビット線ＢＬｓと平行に延設させている。また、図１２に示すように、このデータ線ＤＬｓを、各メモリセルアレイブロックＭＣＢの間においてツイストさせている。これにより、図９の例と同様に、信号線の対向長が短くなる。 FIG. 12 shows an example in which a plurality of memory cell array blocks (MCB1, MCB2) are arranged in the extending direction of the bit lines BLs. In this example, the data line DLs extends in parallel to the bit line BLs over the plurality of blocks MCB1 and MCB2. Further, as shown in FIG. 12, the data lines DLs are twisted between the memory cell array blocks MCB. As a result, as in the example of FIG. 9, the opposing length of the signal lines is shortened.

図１３は、マトリクス状（２×２）に配置された複数のメモリセルアレイブロックＭＣＢ０〜ＭＣＢ３ごとに配線されるビット線ＢＬ０〜ＢＬ３がメインビット線ＭＢＬｓに接続された例を示している。
各メモリセルアレイブロックＭＣＢ０−３にはカラムゲート３４０−１〜３が各々設けられている。カラムゲート３４０−１〜３は、それぞれ信号Ｃ１―Ｃ４の入力により、１つのメモリセルアレイブロックＭＣＢ内のビット線ＢＬを同時にメインビット線ＭＢＬに接続するようにされている。また、メインビット線ＭＢＬｓとデータ線ＤＬｓとの間には、各メモリセルアレイブロックＭＣＢ０−３を選択するためのグローバルカラムゲート３４５（３４５−１、３４５−２）が設けられている。メモリセルアレイブロックＭＣＢ１又はＭＣＢ２が選択される場合には、グローバルカラムゲート３４５−１に選択信号Ｄ０が入力される。一方、メモリセルアレイブロックＭＣＢ２又はＭＣＢ３が選択される場合には、グローバルカラムゲート３４５−２に選択信号Ｄ１が入力される。 FIG. 13 shows an example in which bit lines BL0 to BL3 wired for a plurality of memory cell array blocks MCB0 to MCB3 arranged in a matrix (2 × 2) are connected to the main bit line MBLs.
Each memory cell array block MCB0-3 is provided with column gates 340-1 to 340-3. The column gates 340-1 to 340-3 are configured to simultaneously connect the bit lines BL in one memory cell array block MCB to the main bit lines MBL by inputting signals C 1 to C 4, respectively. In addition, global column gates 345 (345-1 and 345-2) for selecting each memory cell array block MCB0-3 are provided between the main bit line MBLs and the data lines DLs. When the memory cell array block MCB1 or MCB2 is selected, the selection signal D0 is input to the global column gate 345-1. On the other hand, when the memory cell array block MCB2 or MCB3 is selected, the selection signal D1 is input to the global column gate 345-2.

メインビット線ＭＢＬｓは、ビット線ＢＬｓと平行に延設され、その延設方向に設けられたメモリセルアレイブロックＭＣＢ同士はこのメインビット線ＭＢＬｓを共有している。また、メインビット線ＭＢＬｓは、メモリセルアレイブロックのＭＣＢｓの間の領域３６０においてツイストされ、これにより対抗長が短くされている。また、メインビット線ＭＢＬｓのうち、データ線ＤＬの手前（グローバルカラムゲート３４５の手前）の部分で隣接するメインビット線同士は、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続される。これにより、例えば、データ線ＤＬｓから遠い側にあるメモリセルアレイブロックＭＣＢ１、ＭＣＢ３の隣接するビット線ＢＬｓに関しては、上述の領域３６０でのツイスト部分により全体の信号線（ビット線ＢＬ、メインビット線ＭＢＬ、データ線ＤＬ）の対向長が短くされている。また、データ線ＤＬから近い側にあるメモリセルアレイブロックＭＣＢ２、ＭＣＢ４の隣接するビット線ＢＬｓに関しても、上記のデータ線ＤＬｓとメインビット線ＭＢＬｓとの接続関係により、同様に対向長が短くされる。
図１４は、図１３の例を更に変形した例であり、データ線ＤＬｓが１回ツイストされ、これによりデータ線ＤＬｓの対向長が短くされ、データ線ＤＬによる寄生容量の増加が抑止されている。
［本発明に係る半導体記憶装置の第３の実施の形態］
図１５は、本発明に係る半導体記憶装置の第３の実施の形態を示すものであり、１つのメインビット線ＭＢＬに２本のビット線ＢｋＢＬｉ、
ＢｋＢＬi+1が接続され得るように構成され、いずれのビット線を接続するかをローカルカラムゲート４２０で選択するようにされている例を示している。データ線ＤＬとメインビット線ＭＢＬの接続関係は上記の実施形態のものと同じであり、これにより対向長が短くされている。
［本発明に係る半導体記憶装置の第４の実施の形態］
図１６は、本発明に係る半導体記憶装置の第４の実施の形態を示すものであり、図１３と同様に、メインビット線ＭＢＬに沿って複数のメモリセルアレイブロックＭＣＢ１、ＭＣＢ２が配列され、この複数のメモリセルアレイブロックＭＣＢｓがメインビット線ＭＢＬを共有している。そして、メインビット線ＭＢＬは、その複数のメモリセルアレイブロックＭＣＢ１とＭＣＢ２との間の領域３６０においてツイストされており、これにより各ビット線ＢＬの対向長が短くされている。図１６の領域３６０において、実線は第1配線層に配設されるメインビット線ＭＢＬを示しており、点線はこの第１配線層よりも深部に存在する第２配線層に配設されるメインビット線ＭＢＬを示している。 The main bit line MBLs extends in parallel with the bit line BLs, and the memory cell array blocks MCB provided in the extending direction share the main bit line MBLs. The main bit lines MBLs are twisted in the region 360 between the MCBs of the memory cell array block, thereby shortening the opposing length. Of the main bit lines MBLs, adjacent main bit lines in front of the data line DL (before the global column gate 345) are connected to data lines that are not adjacent to each other among the plurality of data lines DLs. Is done. As a result, for example, with respect to the bit lines BLs adjacent to the memory cell array blocks MCB1 and MCB3 on the far side from the data lines DLs, the entire signal lines (bit lines BL and main bit lines MBL are caused by the twisted portion in the region 360 described above. , The opposing length of the data line DL) is shortened. The bit length BLs adjacent to the memory cell array blocks MCB2 and MCB4 on the side closer to the data line DL is similarly shortened due to the connection relationship between the data line DLs and the main bit line MBLs.
FIG. 14 is a further modified example of the example of FIG. 13, in which the data line DLs is twisted once, whereby the opposing length of the data line DLs is shortened, and an increase in parasitic capacitance due to the data line DL is suppressed. .
[Third Embodiment of Semiconductor Memory Device According to the Present Invention]
FIG. 15 shows a third embodiment of the semiconductor memory device according to the present invention, in which one main bit line MBL includes two bit lines BkBLi,
An example is shown in which BkBLi + 1 can be connected, and which bit line is connected is selected by the local column gate 420. The connection relationship between the data line DL and the main bit line MBL is the same as that of the above embodiment, and the opposing length is thereby shortened.
[Fourth Embodiment of Semiconductor Memory Device According to the Present Invention]
FIG. 16 shows a fourth embodiment of the semiconductor memory device according to the present invention. Like FIG. 13, a plurality of memory cell array blocks MCB1, MCB2 are arranged along the main bit line MBL. A plurality of memory cell array blocks MCBs share the main bit line MBL. The main bit line MBL is twisted in a region 360 between the plurality of memory cell array blocks MCB1 and MCB2, thereby shortening the opposing length of each bit line BL. In the region 360 of FIG. 16, the solid line indicates the main bit line MBL provided in the first wiring layer, and the dotted line indicates the main bit provided in the second wiring layer existing deeper than the first wiring layer. A bit line MBL is shown.

この図１６に示す例では、メモリセルアレイブロックＭＣＢｓ内のビット線ＢＬの配列順は、例えば図１６に示すように左から右方向へ昇順に配列されるなど、各メモリセルアレイブロックＭＣＢで共通とされている。このため、この第４の実施の形態では、中間データ線ＭＤＬとデータ線ＤＬとの間に切替え回路４７０を接続し、選択されたメモリセルアレイＭＣＢｓに応じて中間データ線ＭＤＬとデータ線ＤＬとの接続状態の切替えを行う。例えば上部のメモリセルアレイブロックＭＣＢ２が選択された場合には、中間データ線ＭＤＬ０とデータ線ＤＬ０、中間データ線ＭＤＬ１とデータ線ＤＬ１、中間データ線ＭＤＬ２とデータ線ＤＬ２、中間データ線ＭＤＬ３とデータ線ＤＬ３をそれぞれ接続し、一方下部のメモリセルアレイブロックＭＣＢ１が選択された場合には、中間データ線ＭＤＬ２とデータ線ＤＬ０、中間データ線ＭＤＬ０とデータ線ＤＬ１、中間データ線ＭＤＬ３とデータ線ＤＬ２、中間データ線ＭＤＬ１とデータ線ＤＬ３をそれぞれ接続する。
［本発明に係る半導体記憶装置の第５の実施の形態］
図１７は、本発明に係る半導体記憶装置の第５の実施の形態を示すものである。図１７は、図１６の切替え回路４７０を不要にするため、メモリセルアレイブロックＭＣＢ毎にビット線ＢＬの配列順を異ならせた例を示したものである。図１６では、上部のメモリセルアレイブロックＭＣＢ２では左から右に昇順に配列しているのに対し、下部のメモリセルアレイブロックＭＣＢ１では領域３６０でのツイストによる位置変更を考慮して、ビット線ＢＬの配列順を異ならせている。 In the example shown in FIG. 16, the arrangement order of the bit lines BL in the memory cell array block MCBs is common to each memory cell array block MCB, for example, ascending from left to right as shown in FIG. ing. Therefore, in the fourth embodiment, a switching circuit 470 is connected between the intermediate data line MDL and the data line DL, and the intermediate data line MDL and the data line DL are connected according to the selected memory cell array MCBs. Switch the connection status. For example, when the upper memory cell array block MCB2 is selected, the intermediate data line MDL0 and the data line DL0, the intermediate data line MDL1 and the data line DL1, the intermediate data line MDL2 and the data line DL2, and the intermediate data line MDL3 and the data line DL3 are selected. Are connected, and when the lower memory cell array block MCB1 is selected, the intermediate data line MDL2 and the data line DL0, the intermediate data line MDL0 and the data line DL1, the intermediate data line MDL3 and the data line DL2, and the intermediate data line MDL1 and data line DL3 are connected to each other.
[Fifth Embodiment of Semiconductor Memory Device According to the Present Invention]
FIG. 17 shows a fifth embodiment of the semiconductor memory device according to the present invention. FIG. 17 shows an example in which the arrangement order of the bit lines BL is changed for each memory cell array block MCB in order to make the switching circuit 470 of FIG. 16 unnecessary. In FIG. 16, the upper memory cell array block MCB2 is arranged in ascending order from the left to the right, while the lower memory cell array block MCB1 is arranged in the bit line BL in consideration of the position change due to the twist in the region 360. The order is different.

以上、本発明に係る半導体記憶装置の実施の形態にについて説明したが、本発明はこれらに限定されるものではない。例えば、上記実施の形態では、４本1組の信号線（ビット線、メインビット線、データ線等）の配列を、配線のツイストなどにより1回だけ変更させ、これにより信号線の対向長を２分の１にしていた。しかし、対向長を更に短くすることもできる。例えば８本１組の信号線の配列をツイストなどにより３回変更することにより、対向長を４分の１にすることができる。または、１６本１組の信号線の配列を７回変更することにより、対向長を８分の１にすることもできる。一般に対向長をＮ分の１にしたい場合には、２Ｎ本を１組にして配列の入替えを（２Ｎ−１）回行えばよい。 Although the embodiments of the semiconductor memory device according to the present invention have been described above, the present invention is not limited to these embodiments. For example, in the above embodiment, the arrangement of a set of four signal lines (bit line, main bit line, data line, etc.) is changed only once by a twist of the wiring, etc., thereby increasing the opposing length of the signal lines. It was a half. However, the facing length can be further shortened. For example, the opposing length can be reduced to a quarter by changing the arrangement of a set of eight signal lines three times by twisting or the like. Alternatively, the opposing length can be reduced to 1/8 by changing the arrangement of 16 signal lines in a set 7 times. In general, when it is desired to reduce the opposing length to 1 / N, it is only necessary to change the array by (2N-1) times with 2N sets as one set.

また、上記の実施の形態では、メモリセルＭＣの閾値電圧の大きさの変化によりデータを保持する形式としていたが、浮遊ゲートへの電荷の蓄積状態に応じて変化するチャネル抵抗の大きさによりデータを保持するようにしてもよい。 In the above embodiment, the data is held by changing the threshold voltage of the memory cell MC. However, the data is changed by the magnitude of the channel resistance that changes according to the charge accumulation state in the floating gate. May be held.

また、上記メモリセルＭＣとして、抵抗値が可変とされたＴＭＲ素子を備え、該ＴＭＲ素子の抵抗値の変化によりデータを保持するＭＲＡＭセルを採用してもよい。また、上記メモリセルＭＣとして、非結晶状態と結晶状態との間で切り替わる相変化膜を備えた記憶素子を備え、該記憶素子の抵抗値の変化によりデータを保持する相変化メモリセルを採用してもよい。
また、本実施の形態は、メモリセルＭＣがラッチ回路として機能するＳＲＡＭにも適用可能である。 Further, as the memory cell MC, an MRAM cell that includes a TMR element having a variable resistance value and retains data by a change in the resistance value of the TMR element may be employed. Further, as the memory cell MC, a phase change memory cell that includes a memory element including a phase change film that switches between an amorphous state and a crystalline state, and retains data by a change in the resistance value of the memory element is employed. May be.
The present embodiment is also applicable to an SRAM in which the memory cell MC functions as a latch circuit.

本発明の基本構成を示す回路図である。It is a circuit diagram which shows the basic composition of this invention. 発明の第１の実施の形態に係る定電圧発生回路の構成及び特性を示す。1 shows a configuration and characteristics of a constant voltage generation circuit according to a first embodiment of the invention. 本発明の第２の実施の形態に係る定電圧発生回路の構成を示す。The structure of the constant voltage generation circuit which concerns on the 2nd Embodiment of this invention is shown. 本発明の第３の実施の形態に係る定電圧発生回路の特性を示す。The characteristic of the constant voltage generation circuit which concerns on the 3rd Embodiment of this invention is shown. 本発明の第４の実施の形態に係る定電圧発生回路の特性を示す。The characteristic of the constant voltage generation circuit which concerns on the 4th Embodiment of this invention is shown. 本発明の第５の実施の形態に係る定電圧発生回路の構成を示す。The structure of the constant voltage generation circuit which concerns on the 5th Embodiment of this invention is shown. 本発明に係る低電圧発生回路が適用されるフラッシュメモリの概略構成を示すブロック図である。1 is a block diagram showing a schematic configuration of a flash memory to which a low voltage generation circuit according to the present invention is applied. 本発明に係る定電圧発生回路をＮＯＲセル型フラッシュメモリに利用した例を示す。An example in which the constant voltage generation circuit according to the present invention is applied to a NOR cell type flash memory is shown. 本発明に係る半導体記憶装置の第１の実施の形態を示す。1 shows a first embodiment of a semiconductor memory device according to the present invention. 本発明に係る半導体記憶装置の第２の実施の形態を示す。2 shows a second embodiment of a semiconductor memory device according to the present invention. 図１０に示す第２の実施の形態の変形例を示す。A modification of the second embodiment shown in FIG. 10 is shown. 図１０に示す第２の実施の形態の変形例を示す。A modification of the second embodiment shown in FIG. 10 is shown. 図１０に示す第２の実施の形態の変形例を示している。A modification of the second embodiment shown in FIG. 10 is shown. 図１０に示す第２の実施の形態の変形例を示している。A modification of the second embodiment shown in FIG. 10 is shown. 本発明に係る半導体記憶装置の第３の実施の形態を示す。3 shows a semiconductor memory device according to a third embodiment of the present invention. 本発明に係る半導体記憶装置の第４の実施の形態を示す。4 shows a semiconductor memory device according to a fourth embodiment of the present invention. 本発明に係る半導体記憶装置の第５の実施の形態を示す。5 shows a semiconductor memory device according to a fifth embodiment of the present invention. 従来の定電圧発生回路の構成及び特性を示す。The structure and characteristics of a conventional constant voltage generation circuit are shown. 従来の半導体記憶装置における問題点を説明するためのものである。This is for explaining problems in the conventional semiconductor memory device.

符号の説明Explanation of symbols

１０、１０´・・・定電流発生回路、１２，１３、１４・・・電流経路、２０、２０´・・・スイッチング回路、１１、４１、５１、５２・・・抵抗、ｐ１、ｐ２、ｐ５・・・ｐＭＯＳトランジスタ、ｎ１,ｎ２、ｎ６・・・ｎＭＯＳトランジスタ、２１、２２、２４、２７・・・スイッチング用トランジスタ、３０・・・定電圧出力部、６０・・・メモリセルアレイ、７０・・・カラムゲート、８０・・・リファレンスセルアレイ、９０・・・ダミーカラムゲート、１００・・・センスアンプ、１１０・・・クランプ回路、ＷＬ…ワード線、ＢＬ…ビット線、ＤＬ…データ線、ＲＢＬ…参照ビット線、ＲＤＬ…参照データ線、３４０…カラムゲート、ＭＣＡ…メモリセルアレイ、ＭＣＢ…メモリセルアレイブロック、３４５…グローバルカラムゲート、４２０…ローカルカラムゲート、４７０…切替回路。
10, 10 '... constant current generating circuit, 12, 13, 14 ... current path, 20, 20' ... switching circuit, 11, 41, 51, 52 ... resistor, p1, p2, p5 ... pMOS transistors, n1, n2, n6 ... nMOS transistors, 21, 22, 24, 27 ... switching transistors, 30 ... constant voltage output unit, 60 ... memory cell array, 70 .. Column gate 80 ... Reference cell array 90 ... Dummy column gate 100 ... Sense amplifier 110 ... Clamp circuit WL ... Word line BL ... Bit line DL ... Data line RBL ... Reference bit line, RDL ... reference data line, 340 ... column gate, MCA ... memory cell array, MCB ... memory cell array block, 345 ... Global column gate, 420 ... local column gate, 470 ... switching circuit.

Claims

複数のワード線と複数のビット線の交点に設けられ該ビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルを含むメモリセルアレイと、
前記ビット線と電気的に接続される複数のデータ線と、
カラムアドレス信号に基づき前記ビット線を選択し前記データ線と接続するカラムゲートと
を備えた半導体記憶装置において、
前記複数のビット線のうち隣接するビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成された半導体記憶装置。 A memory cell array including a plurality of memory cells provided at the intersections of a plurality of word lines and a plurality of bit lines, through which a current flows through the bit lines and data is read according to the magnitude of the current amount;
A plurality of data lines electrically connected to the bit lines;
In a semiconductor memory device comprising a column gate for selecting the bit line based on a column address signal and connecting to the data line,
A semiconductor memory device configured such that adjacent bit lines among the plurality of bit lines are connected to data lines not adjacent to each other among the plurality of data lines.

複数のワード線と複数のビット線の交点に設けられ該ビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルを含むメモリセルアレイと、
前記ビット線と電気的に接続される複数のデータ線と、
カラムアドレス信号に基づき前記ビット線を選択し前記データ線と接続するカラムゲートと
を備えた半導体記憶装置において、
前記ビット線の配列と前記データ線の配列が異なることを特徴とする半導体記憶装置。 A memory cell array including a plurality of memory cells provided at the intersections of a plurality of word lines and a plurality of bit lines, through which a current flows through the bit lines and data is read according to the magnitude of the current amount;
A plurality of data lines electrically connected to the bit lines;
In a semiconductor memory device comprising a column gate for selecting the bit line based on a column address signal and connecting to the data line,
A semiconductor memory device, wherein the bit line array and the data line array are different.

前記メモリセルアレイが複数設けられ、この複数のメモリセルアレイごとに前記カラムゲートが設けられた請求項１又は２に記載の半導体記憶装置。 The semiconductor memory device according to claim 1, wherein a plurality of the memory cell arrays are provided, and the column gate is provided for each of the plurality of memory cell arrays.

複数のメモリセルブロックから構成され前記複数のメモリセルブロックのそれぞれには複数のワード線と複数のローカルビット線との交点に設けられ該ローカルビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルが配列されたメモリセルアレイと、
前記各ローカルビット線と電気的に接続される複数のメインビット線と、
前記複数のメインビット線と電気的に接続される複数のデータ線と、
カラムアドレス信号に基づき前記ローカルビット線を選択し前記メインビット線と接続するローカルカラムゲートと、
カラムアドレス信号に基づき前記メインビット線を選択し前記データ線と接続するメインカラムゲートとを備えた半導体記憶装置において、
前記複数のメインビット線のうち隣接するメインビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成された半導体記憶装置。 A plurality of memory cell blocks, each of the plurality of memory cell blocks being provided at intersections of a plurality of word lines and a plurality of local bit lines, a current flowing through the local bit lines, and a magnitude of the current amount A memory cell array in which a plurality of memory cells from which data is read are arranged, and
A plurality of main bit lines electrically connected to each of the local bit lines;
A plurality of data lines electrically connected to the plurality of main bit lines;
A local column gate that selects the local bit line based on a column address signal and connects to the main bit line;
In a semiconductor memory device comprising a main column gate that selects the main bit line based on a column address signal and connects to the data line,
A semiconductor memory device configured such that adjacent main bit lines among the plurality of main bit lines are connected to data lines not adjacent to each other among the plurality of data lines.

前記メインビット線は、その配列順が前記メモリセルブロックの中の少なくとも２つのブロック間で異なっている請求項４に記載の半導体記憶装置。 5. The semiconductor memory device according to claim 4, wherein the main bit lines are arranged in different order between at least two blocks in the memory cell block.

前記データ線は、その配列順が前記複数のメモリセルブロックの中の少なくとも２つのブロック間で異なっている請求項４又は５に記載の半導体記憶装置。 6. The semiconductor memory device according to claim 4, wherein the data line has an arrangement order different between at least two of the plurality of memory cell blocks.

前記メインビット線を前記複数のメモリセルブロックの間でツイストすることにより前記配列順を異ならせている請求項５に記載の半導体記憶装置。 6. The semiconductor memory device according to claim 5, wherein the arrangement order is made different by twisting the main bit line between the plurality of memory cell blocks.

前記データ線を前記複数のメモリセルブロックの間でツイストすることにより前記配列順を異ならせている請求項６に記載の半導体記憶装置。 7. The semiconductor memory device according to claim 6, wherein the arrangement order is made different by twisting the data lines between the plurality of memory cell blocks.

前記複数のメモリセルは、電荷を蓄積する浮遊ゲートを備え、該浮遊ゲートへの電荷の蓄積状態に応じて変化する閾値電圧の大きさによりデータを保持する請求項１乃至８のいずれか１項に記載の半導体記憶装置。 9. The memory cell according to claim 1, wherein each of the plurality of memory cells includes a floating gate that accumulates charges, and holds data according to a magnitude of a threshold voltage that varies depending on a state of accumulation of charges in the floating gate. The semiconductor memory device described in 1.

前記複数のメモリセルは、電荷を蓄積する浮遊ゲートを備え、該浮遊ゲートへの電荷の蓄積状態に応じて変化するチャネル抵抗の大きさによりデータを保持する請求項１乃至８のいずれか１項に記載の半導体記憶装置。 9. The memory cell according to claim 1, wherein each of the plurality of memory cells includes a floating gate that accumulates charges, and retains data according to a magnitude of a channel resistance that varies depending on a state of accumulation of charges in the floating gate. The semiconductor memory device described in 1.

前記複数のメモリセルは、抵抗値が可変とされた抵抗素子を備え、該抵抗素子の抵抗値の変化によりデータを保持する請求項１乃至８のいずれか１項に記載の半導体記憶装置。 9. The semiconductor memory device according to claim 1, wherein each of the plurality of memory cells includes a resistance element whose resistance value is variable, and holds data according to a change in the resistance value of the resistance element.

前記複数のメモリセルは、非結晶状態と結晶状態との間で切り替わる相変化膜を備えた記憶素子を備え、該記憶素子の抵抗値の変化によりデータを保持する請求項１乃至８のいずれか１項に記載の半導体記憶装置。 9. The memory cell according to claim 1, further comprising: a memory element including a phase change film that switches between an amorphous state and a crystalline state, and holds data according to a change in a resistance value of the memory element. 2. A semiconductor memory device according to item 1.

前記複数のメモリセルは、ラッチ回路を備えたＳＲＡＭセルである請求項項１乃至８のいずれか１項に記載の半導体記憶装置。 The semiconductor memory device according to claim 1, wherein the plurality of memory cells are SRAM cells including a latch circuit.