JP2003152014A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

Info

Publication number
JP2003152014A
JP2003152014A JP2001345208A JP2001345208A JP2003152014A JP 2003152014 A JP2003152014 A JP 2003152014A JP 2001345208 A JP2001345208 A JP 2001345208A JP 2001345208 A JP2001345208 A JP 2001345208A JP 2003152014 A JP2003152014 A JP 2003152014A
Authority
JP
Japan
Prior art keywords
layer
conductive layer
forming
semiconductor device
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001345208A
Other languages
English (en)
Inventor
Daisuke Ito
大介 伊藤
Takuya Kazama
拓也 風間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2001345208A priority Critical patent/JP2003152014A/ja
Priority to US10/287,636 priority patent/US20030089868A1/en
Priority to EP02257723A priority patent/EP1313142A3/en
Priority to TW091132810A priority patent/TW200300277A/zh
Priority to KR1020020069017A priority patent/KR20030038509A/ko
Publication of JP2003152014A publication Critical patent/JP2003152014A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48655—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48664—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 半導体素子上の再配線層を微細化できる半導
体装置の製造方法、及び半導体装置を提供すること。 【解決手段】 半導体素子２０の電極端子２３が設けら
れた主面２０ａ側に、該電極端子２３を電気的に引き出
す配線２９及びボンディングパッド２８を備えた再配線
層３０を形成する半導体装置の製造方法において、上記
配線２９を上記ボンディングパッド２８よりも薄厚に形
成することを特徴とする半導体装置の製造方法による。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関する。より詳細には、本発明
は、半導体素子上に形成される再配線層を微細化するの
に有用な技術に関する。
【０００２】
【従来の技術】インターポーザ等の配線基板上に半導体
素子を実装するには幾つかの方法がある。電気的接続方
法に限って言えば、ワイヤボンディングによって、イン
ターポーザと半導体素子とを電気的に接続する方法があ
る。この方法では、インターポーザと半導体素子の各々
のボンディングパッドの位置整合が図られている必要が
ある。
【０００３】位置整合を図るとは、対応するボンディン
グパッド、すなわちボンディングワイヤの両端が接続さ
れる一組のボンディングパッド同士を、所要の位置関係
になるように配置することを言う。これをしないと、イ
ンターポーザと半導体素子の各々のボンディングパッド
が乱雑に配置されることになり、ワイヤボンディングを
所望に行うことができない。できたとしても、ボンディ
ングワイヤが不規則に交錯してしまい、デザイン上好ま
しくない。
【０００４】よって、位置整合を図るため、半導体素子
に対して再配線技術を適用する場合がある。再配線技術
とは、製造業者が製造した半導体素子に対して更に加工
を行い、その半導体素子に作りこまれている電極端子か
ら配線を引き出して、該配線上にボンディングパッドを
設ける方法である。
【０００５】この従来例に係る再配線技術を図１３に示
す。図１３は、従来例に係る再配線技術について示す断
面図と、それに対応する平面図である。
【０００６】図１３において１０が半導体素子である。
１３は、シリコン基板１４の回路形成面を保護するパッ
シベーション層である。パッシベーション層１３は開口
されていて、該開口の底部に電極端子１１が位置する。
電極端子１１は、回路へ電力を供給する電源端子や、回
路へ信号を入出力する信号端子である。
【０００７】ここまでの構造は、半導体素子の製造業者
が作製する。
【０００８】この構造に加え、再配線技術により、再配
線層１２が作りこまれる。図１３の平面図に示すよう
に、再配線層１２は、配線１２ａとボンディングパッド
１２ｂとから成る。配線１２ａは、電極端子１１とは別
の位置にボンディングパッド１２ｂを配置するのに必要
である。かくして、ボンディングパッド１２ｂと、イン
ターポーザのボンディングパッド（不図示）との位置整
合が図られる。
【０００９】
【発明が解決しようとする課題】ところで、ワイヤボン
ディングを行う際には、ボンディングパッド１２ｂに超
音波や熱、圧力等が印加される。これらの外的衝撃から
回路を保護するため、ボンディングパッド１２ｂは厚膜
に形成しなけらばならない。
【００１０】従来例では、配線１２ａとボンディングパ
ッド１２ｂとを特に区別することなく、同じ工程で同時
に一体的に作製される。従って、配線１２ａの厚みは、
ボンディングパッド１２ｂの厚みと同じになり、上述の
如く厚膜である。
【００１１】しかしながら、配線１２ａがこのように厚
膜だと、該配線１２ａを微細にパターニングできない。
これは、ウエット・エッチングにより配線１２ａを形成
する際、厚膜のためエッチングに時間を要し、時間がか
かる分だけエッチングが横方向に進行して、エッチング
精度が悪くなるからである。
【００１２】従来、配線１２ａの典型的な膜厚はボンデ
ィングパッド１２ｂと同じで約８μｍであり、この厚み
ではＬ／Ｓの限界は約３０／３０μｍ程度である。Ｌ／
Ｓとは、配線の幅（Ｌｉｎｅ）と、隣接する配線同士の
間隔（Ｓｐａｃｅ）の比を言う。
【００１３】上述のことは、近年求められる半導体装置
の小型化の妨げになる。
【００１４】本発明は係る従来例の問題点に鑑みて創作
されたものであり、半導体素子上の再配線層を微細化で
きる半導体装置の製造方法、及び半導体装置を提供する
ことを目的とするものである。
【００１５】
【課題を解決するための手段】上記した課題は、第１の
発明である、半導体素子の電極端子が設けられた主面側
に、該電極端子を電気的に引き出す配線及びボンディン
グパッドを備えた再配線層を形成する半導体装置の製造
方法において、前記配線を前記ボンディングパッドより
も薄厚に形成することを特徴とする半導体装置の製造方
法によって解決する。
【００１６】第１の発明では、再配線層の配線がボンデ
ィングパッドよりも薄厚なので、該配線のパターニング
精度が向上し、微細な配線が形成される。
【００１７】上記の如く配線を薄厚にするには、第２の
発明のように、次の（ａ）〜（ｃ）の工程を行えば良
い。
【００１８】（ａ）前記半導体素子の主面側に、前記電
極端子と電気的に接続された第１の導電層を形成する工
程。
【００１９】（ｂ）前記第１の導電層において、前記ボ
ンディングパッドとなる部位上に、第２の導電層を形成
する工程。
【００２０】（ｃ）前記第１の導電層をパターニングす
ることにより、該第１の導電層から成る前記配線と、前
記第１の導電層と前記第２の導電層とを積層して成る前
記ボンディングパッドとを形成する工程。
【００２１】或いは、第３の発明のように、次の（ｄ）
〜（ｆ）の工程を行っても良い。
【００２２】（ｄ）前記半導体素子の主面側に、前記電
極端子と電気的に接続された第１の導電層を形成する工
程。
【００２３】（ｅ）前記第１の導電層をパターニングす
ることにより、該第１の導電層において前記ボンディン
グパッドとなる部位を残しつつ、前記第１の導電層から
成る前記配線を形成する工程。
【００２４】（ｆ）前記第１の導電層の前記部位上に第
２の導電層を形成することにより、該第１の導電層と前
記第２の導電層とを積層して成る前記ボンディングパッ
ドを形成する工程。
【００２５】これら第１及び第２の発明によれば、ボン
ディングパッドを第１及び第２の導電層の積層膜で厚膜
にしながら、配線は第１の導電層のみをパターニングし
て形成される。第１の導電層の配線部位が厚膜化されな
いから、該第１の導電層のパターニング精度が向上され
て、微細な配線が形成される。
【００２６】又は、第４の発明のように、次の（ｇ）〜
（ｊ）の工程を行っても良い。
【００２７】（ｇ）前記半導体素子の主面側に、前記配
線及びボンディングパッドと同じ形状の開口を有するマ
スク層を形成する工程。
【００２８】（ｈ）少なくとも前記マスクの開口内に、
前記電極端子と電気的に接続する第１の導電層を形成す
る工程。
【００２９】（ｉ）前記マスク層を除去することによ
り、前記第１の導電層をパターニングする工程。
【００３０】（ｊ）前記マスク層を除去後、前記第１の
導電層において前記ボンディングパッドとなる部位上に
第２の導電層を形成することにより、該第１の導電層と
前記第２の導電層とを積層して成る前記ボンディングパ
ッドを形成する工程。
【００３１】或いは又、第５の発明のように、次の
（ｋ）〜（ｎ）の工程を行っても良い。
【００３２】（ｋ）前記半導体素子の主面側に、前記配
線及びボンディングパッドと同じ形状の開口を有するマ
スク層を形成する工程。
【００３３】（ｌ）少なくとも前記マスクの開口内に、
前記電極端子と電気的に接続する第１の導電層を形成す
る工程。
【００３４】（ｍ）前記第１の導電層において前記ボン
ディングパッドとなる部位上に第２の導電層を形成する
工程。
【００３５】（ｎ）前記第２の導電層を形成後、前記マ
スク層を除去することにより前記第１の導電層をパター
ニングして、該第１の導電層と前記第２の導電層とを積
層して成る前記ボンディングパッドを形成する工程。
【００３６】これら第４及び第５の発明によれば、マス
ク層の開口内に第１の導電層を形成し、このマスク層を
除去することで、第１の導電層がパターニングされる。
ボンディングパッドは第１及び第２の導電層で厚膜にさ
れるが、第１の導電層の配線部位は厚膜化されていない
から、このパターニング精度が向上され、配線が微細に
形成できる。
【００３７】また、第６の発明のように、前記第２乃至
第５のいずれか一の発明において、前記第１の導電層を
形成する工程がスパッタリングにより行われても良い。
【００３８】スパッタリングは、第１の導電層を薄厚に
形成するのに好適である。
【００３９】また、第７の発明のように、第６の発明に
おける前記スパッタリングが、チタン（Ｔｉ）又はクロ
ム（Ｃｒ）をスパッタリングし、次いで銅（Ｃｕ）をス
パッタリングすることにより行われても良い。
【００４０】また、第８の発明のように、第７の発明に
おける前記半導体素子として、前記電極端子を除く部位
の前記主面側に窒化シリコン（ＳｉＮ）又はポリイミド
から成る絶縁層が形成されたものを用いて良い。
【００４１】窒化シリコンとポリイミドは、チタン（Ｔ
ｉ）やクロム（Ｃｒ）との親和性が良い。よって、チタ
ン（Ｔｉ）やクロム（Ｃｒ）が下層になる第１の導電層
が、窒化シリコン又はポリイミドから成る絶縁層から剥
離するのが抑えられる。
【００４２】また、第９の発明のように、第２の発明乃
至第８の発明において、前記第２の導電層を形成する工
程が、複数の金属層を積層することにより行われ、前記
金属層の積層膜の最上層が金（Ａｕ）又はパラジウム
（Ｐｄ）から成るようにしても良い。
【００４３】最上層を金（Ａｕ）にすることで、金から
成るボンディングワイヤとの接合力が高められる。この
ように金（Ａｕ）を用いても、この金（Ａｕ）を用いた
第２の金属層はボンディングパッドとなる部位にしか形
成されないから、高価な金（Ａｕ）が無駄に使用される
ことは無い。
【００４４】また、第１０の発明のように、第９の発明
における前記金属層の積層膜として、銅（Ｃｕ）／ニッ
ケル（Ｎｉ）／金（Ａｕ）層、チタン・タングステン
（ＴｉＷ）／金（Ａｕ）層、又はニッケル（Ｎｉ）／パ
ラジウム（Ｐｄ）層のいずれかを用いて良い。
【００４５】銅（Ｃｕ）／ニッケル（Ｎｉ）／金（Ａ
ｕ）層中の銅（Ｃｕ）層を厚膜にすることで、ワイヤボ
ンディング時の外的衝撃から下地の回路が保護される。
【００４６】また、チタン・タングステン（ＴｉＷ）／
金（Ａｕ）層中のチタン・タングステン（ＴｉＷ）層
は、Ｃｕ（銅）層に比べて、対環境的に腐食し難く、機
械的強度が高いという利点がある。機械的強度が高い
と、薄厚にしてもボンディング性が落ち難い。
【００４７】また、本発明の第１１の発明では、上記第
１乃至第１０の発明のいずれか一の発明に記載の半導体
装置の製造方法により製造されたことを特徴とする半導
体装置が提供される。
【００４８】また、本発明の第１２の発明では、第１１
の発明に記載の半導体素子が配線基板上に固着され、前
記半導体素子上の再配線層のボンディングパッドと、前
記配線基板のボンディングパッドとがワイヤボンディン
グされたことを特徴とする半導体装置が提供される。
【００４９】この発明では、再配線層のボンディングパ
ッドと、配線基板のボンディングパッドとを位置整合す
ることが可能となるから、ワイヤボンディングを所望に
行うことができる。
【００５０】また、本発明の第１３の発明では、前記半
導体素子上に別の半導体素子が積層され、該別の半導体
素子の電極端子と前記再配線層とが電気的に接続された
ことを特徴とする第１２の発明に記載の半導体装置が提
供される。
【００５１】この発明の半導体装置はいわゆるスタック
型の半導体装置である。
【００５２】また、本発明の第１４の発明では、半導体
素子の電極端子が設けられた主面側に、該電極端子を電
気的に引き出す配線及びボンディングパッドを備えた再
配線層が設けられ、前記配線が前記ボンディングパッド
より薄厚であることを特徴とする半導体装置が提供され
る。
【００５３】
【発明の実施の形態】次に、本発明の好適な実施形態を
添付図面に基づいて詳細に説明する。
【００５４】（１）第１の実施の形態 第１の実施の形態に係る半導体装置の製造方法につい
て、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）を参照
して説明する。
【００５５】この実施形態では、まず、図１（ａ）に示
すような半導体素子２０を準備する。同図において、２
３は、半導体素子２０の主面２０ａ側に設けられた電極
端子である。特に明示しないが、電極端子２３は、シリ
コン基板２１の回路と電気的に接続される。
【００５６】電極端子２３の機能は限定されない。電極
端子２３は、回路に信号を入出力する端子でも良いし、
回路に電源を供給する端子でも良い。回路はパッシベー
ション層（絶縁層）２２により保護される。パッシベー
ション層２２の材料は限定されないが、ＳｉＮ（窒化シ
リコン）やポリイミドが好適である。このパッシベーシ
ョン層２２には開口２２ａが開口されて、そこから電極
端子２３が露出する。
【００５７】次いで、図１（ｂ）に示すように、Ｃｒ／
Ｃｕ層（第１の導電層）２４を形成する。Ｃｒ／Ｃｕ層
とは、クロム（Ｃｒ）層２４ａと銅（Ｃｕ）層２４ｂと
をこの順に積層した積層膜のことである（点線円内参
照）。このＣｒ／Ｃｕ層２４を形成する部位は、パッシ
ベーション層２２上、電極端子２３上、及び開口２２ａ
の側壁である。電極端子２３上に形成されるので、該電
極端子２３とＣｒ／Ｃｕ層２４とは電気的に接続される
ことになる。
【００５８】このＣｒ／Ｃｕ層２４は、後で配線となる
ので、パターニング精度を上げるためにできるだけ薄厚
に形成するのが良い。薄厚にするには、スパッタリング
によりクロム層２４ａと銅層２４ｂとを形成するのが好
適である。本実施形態では、Ｃｒ／Ｃｕ層２４のトータ
ル膜厚は約０．５〜１μｍである。この値は従来例（約
８μｍ）よりも格段に薄い。
【００５９】また、Ｃｒ／Ｃｕ層２４のクロム（Ｃｒ）
は、パッシベーション層２２のＳｉＮ（窒化シリコン）
やポリイミドとの親和性が良いから、Ｃｒ／Ｃｕ層２４
がパッシベーション層２２から剥離し難くなるという利
点が得られる。同じ利点をチタン（Ｔｉ）も有している
ので、Ｃｒ／Ｃｕ層２２に代えてＴｉ／Ｃｕ層を用いて
も良い。Ｔｉ／Ｃｕ層とは、チタン（Ｔｉ）層と銅（Ｃ
ｕ）層をこの順に積層した積層膜のことである。このＴ
ｉ／Ｃｕ層も、スパッタリングにするのが好適である。
【００６０】次に、図１（ｃ）に示すように、フォトレ
ジスト層２５をＣｒ／Ｃｕ層２４上に形成する。その
後、このフォトレジスト層２５を露光・現像すること
で、開口２５ａが開口される。開口２５ａは、後でボン
ディングパッドが形成される部位２４ｃに対応する。
【００６１】続いて、図１（ｄ）に示すように、開口２
５ａ内にのみＣｕ／Ｎｉ／Ａｕ層（第２の導電層）２６
を選択的に形成する。Ｃｕ／Ｎｉ／Ａｕ層２６とは、銅
（Ｃｕ）層２６ａ、ニッケル（Ｎｉ）層２６ｂ、及び金
（Ａｕ）層２６ｃをこの順に積層した積層膜のことであ
る（点線円内参照）。各層ともＣｒ／Ｃｕ層２４を給電
層にすることにより電解めっきで形成される。そして、
このＣｕ／Ｎｉ／Ａｕ層２６のトータル膜厚は約１μｍ
以下である。
【００６２】開口２５ａは後でボンディングパッドにな
る部位に対応するが、上記の如く開口２５ａ中にのみＣ
ｕ／Ｎｉ／Ａｕ層２６を選択的に形成することで、ボン
ディングパッドに必要な厚みが稼がれる。しかも、フォ
トレジスト２５で覆われて後で配線となる部位のＣｒ／
Ｃｕ層２４は薄厚のままである。このように、本発明で
は配線とボンディングパッドとを区別して形成してお
り、それらを区別すること無く一体的に形成する従来例
とは大きく異なる。
【００６３】なお、このＣｕ／Ｎｉ／Ａｕ層２６の各層
は、各々固有の役割を担う。例えば、最下層の銅層２６
ａは、それを厚膜に形成して、ボンディングパッドの膜
厚を稼ぐための層である。ボンディングパッドを厚膜に
することで、ワイヤボンディング時の外的衝撃から下地
の回路が保護される。また、最上層の金層２６ｃは、金
から成るボンディングワイヤとの接合力を高めるための
層である。そして、ニッケル層２６ｂは、金層２６ｃ中
の金が銅層２６ａに拡散するのを防ぐ拡散防止層であ
る。
【００６４】また、このＣｕ／Ｎｉ／Ａｕ層２６に代え
て、ＴｉＷ／Ａｕ層を用いても良い。ＴｉＷ／Ａｕ層と
は、チタン・タングステン（ＴｉＷ）層と金（Ａｕ）層
とをこの順に積層した積層膜のことである。ＴｉＷは、
Ｃｕ（銅）に比べて、対環境的に腐食し難く、機械
的強度が高いという利点がある。機械的強度が高いの
で、薄厚にしてもボンディング性が落ち難い。
【００６５】Ｃｕ／Ｎｉ／Ａｕ層とＴｉＷ／Ａｕ層のい
ずれの場合であっても、これらの層は開口２５ａ内にの
み形成され、Ｃｒ／Ｃｕ層２４の全面には形成されない
ので、高価な金（Ａｕ）を無駄に使う必要が無い。この
利点は、以下の全ての実施形態でも得られる。
【００６６】なお、このＴｉＷ／Ａｕ層ではなく、Ｎｉ
／Ｐｄ層をＣｕ／Ｎｉ／Ａｕ層２６の代わりに用いても
良い。Ｎｉ／Ｐｄ層とは、ニッケル（Ｎｉ）とパラジウ
ム（Ｐｄ）とをこの順に積層した積層膜のことである。
【００６７】上記の如くＣｕ／Ｎｉ／Ａｕ層２６を形成
した後は、図２（ａ）の工程に移る。この工程では、フ
ォトレジスト層２５が除去されて、Ｃｕ／Ｎｉ／Ａｕ層
２６がＣｒ／Ｃｕ層２４上に残存する。
【００６８】続いて、図２（ｂ）に示すように、上記と
は別のフォトレジスト層２７を形成する。このフォトレ
ジスト２７の形成部位は、Ｃｒ／Ｃｕ層（第１の導電
層）２４上と、Ｃｕ／Ｎｉ／Ａｕ層（第２の導電層）２
６上である。このフォトレジスト層２７は、露光・現像
により、開口２７ａが形成される。開口２７ａは、例え
ば、Ｃｒ／Ｃｕ層２４において配線とならない部位上に
形成される。
【００６９】次に、図２（ｃ）に示すように、フォトレ
ジスト２７をエッチングマスクにするサブトラクティブ
法より、Ｃｒ／Ｃｕ層２４を選択的にウエット・エッチ
ングしてパターニングする。
【００７０】エッチングの際、Ｃｒ／Ｃｕ層２４は薄厚
（約０．５〜１μｍ程度）で厚膜化されていないから、
そのエッチング精度が従来よりも向上されて、微細な配
線２９を形成することができる。具体的には、配線２９
のＬ／Ｓを約１０／１０μｍ程度にすることができ、従
来例の３０／３０μｍよりも格段に微細な配線とするこ
とができる。このことは、近年求められている半導体装
置の小型化に大きく寄与する。配線２９を形成後、フォ
トレジスト２７は除去される。
【００７１】以上により、図２（ｄ）に示すように、Ｃ
ｒ／Ｃｕ層２４とＣｕ／Ｎｉ／Ａｕ層２６とを積層して
成るボンディングパッド２８と、配線２９とを備えた再
配線層３０が完成し、本実施形態に係る半導体装置３１
が完成する。
【００７２】上記の如く、本実施形態では、配線２９と
ボンディングパッド２８との各形成工程を区別し、配線
２９を薄厚に形成したから、該配線２９を従来よりも微
細にすることができる。
【００７３】（２）第２の実施の形態 次に、本発明の第２の実施の形態に係る半導体装置の製
造方法について、図３（ａ）〜（ｄ）、及び図４（ａ）
〜（ｃ）を参照しながら説明する。これらの図におい
て、既に説明したのと同じ部材には同じ符号を付し、以
下ではその説明を省略する。
【００７４】第１の実施の形態では、Ｃｕ／Ｎｉ／Ａｕ
層（第２の導電層）２６を形成する工程（図１（ｄ））
の後に、Ｃｒ／Ｃｕ層（第１の導電層）２４をパターニ
ングして配線２９を形成した（図２（ｃ））。これに対
し、本実施形態では、これらの工程の順序を逆にする。
【００７５】まず最初に、図３（ａ）に示すような半導
体素子２０を準備する。この半導体素子２０について
は、第１の実施の形態で説明した通りである。
【００７６】次に、図３（ｂ）に示すように、Ｃｒ／Ｃ
ｕ層（第１の導電層）２４をスパッタリングにより形成
する。Ｃｒ／Ｃｕ層２４のトータル膜厚は、第１の実施
の形態と同様に約０．５〜１μｍと薄厚である。このＣ
ｒ／Ｃｕ層２４の形成部位や機能についても、第１の実
施の形態で説明した通りである。
【００７７】以上、図３（ａ）、（ｂ）の工程は、図１
（ａ）、（ｂ）の工程と同じであるが、次の工程以降は
第１の実施の形態と異なる。
【００７８】次いで、図３（ｃ）に示すように、Ｃｒ／
Ｃｕ層（第１の導電層）２４上にフォトレジスト層２７
を形成する。このフォトレジスト層２７を露光・現像す
ることにより、フォトレジスト層２７に開口２７ａが形
成される。開口２７ａは、例えば、Ｃｒ／Ｃｕ層２４に
おいて後で配線とならない部位上に形成される。
【００７９】続いて、図３（ｄ）に示すように、フォト
レジスト層２７をエッチングマスクにするサブトラクテ
ィブ法により、Ｃｒ／Ｃｕ層２４を選択的にウエット・
エッチングしてパターニングする。
【００８０】このエッチングにより、Ｃｒ／Ｃｕ層２４
においてボンディングパッドとなる部位２４ｃは残しつ
つ、該Ｃｒ／Ｃｕ層から成る配線２９が形成される。こ
のパターニングの際、Ｃｒ／Ｃｕ層２４が従来のように
厚膜化されておらず約０．５〜１μｍ程度と薄厚だか
ら、パターニング精度を従来より向上することができ、
微細な配線２９を形成することができる。
【００８１】この配線２９を形成後、フォトレジスト層
２７は除去される。
【００８２】次に、図４（ａ）に示すように、上記とは
別のフォトレジスト層２５を配線２９上に形成する。そ
の後、このフォトレジスト層２５を露光・現像すること
で、開口２５ａが開口される。開口２５ａは、後でボン
ディングパッドが形成される部位２４ｃに対応する。
【００８３】続いて、図４（ｂ）に示すように、開口２
５ａ内にのみＣｕ／Ｎｉ／Ａｕ層（第２の導電層）２６
を選択的に形成する。これにより、Ｃｒ／Ｃｕ層２４と
Ｃｕ／Ｎｉ／Ａｕ層２６とを積層して成るボンディング
パッド２８が形成される。
【００８４】なお、Ｃｕ／Ｎｉ／Ａｕ層２６のトータル
膜厚は第１の実施の形態と同様に約１μｍ以下である。
また、Ｃｕ／Ｎｉ／Ａｕ層２６の各層の形成方法や機
能、及びこのＣｕ／Ｎｉ／Ａｕ層２６に代えてＴｉＷ／
Ａｕ層やＮｉ／Ｐｄ層を用いても良いと言う点も、第１
の実施の形態と同様である。
【００８５】その後、図４（ｃ）に示すように、フォト
レジスト層２５を除去する。これにより、ボンディング
パッド２８と配線２９とを備えた再配線層３０が完成
し、本実施形態に係る半導体装置３１が完成する。
【００８６】上記の如く、本実施形態においては、まず
Ｃｒ／Ｃｕ層（第１の導電層）２４を薄厚に形成し、そ
れをパターニングすることで微細な配線２９を形成す
る。そして、微細な配線２９を形成後、厚膜のボンディ
ングパッド２８を形成する。このように配線２９とボン
ディングパッド２８の各形成工程を区別することで、従
来よりも微細な配線２９を形成することができる。
【００８７】（３）第３の実施の形態 次に、本発明の第３の実施の形態に係る半導体装置の製
造方法について、図５（ａ）〜（ｄ）、及び図６を参照
しながら説明する。これらの図において、既に説明した
のと同じ部材には同じ符号を付し、以下ではその説明を
省略する。
【００８８】上記第１及び第２の実施の形態では、サブ
トラクティブ法により配線２９を形成した（図２
（ｃ）、図３（ｄ）参照）。これに対し、本実施形態で
は、リフトオフ法により配線２９を形成する。
【００８９】まず、図５（ａ）に示すような半導体素子
２０を準備する。この半導体素子２０については、第１
の実施の形態で説明した通りである。
【００９０】次に、図５（ｂ）に示すように、半導体素
子２０の主面２０ａ側にフォトレジスト層（マスク層）
３２を形成する。そして、このフォトレジスト層３２を
露光・現像することにより、再配線層（後述）の配線や
ボンディングパッドと同じ形状の開口３２ａを開口す
る。
【００９１】次いで、図５（ｃ）に示すように、Ｃｒ／
Ｃｕ層（第１の導電層）２４をスパッタリングにより形
成する。このＣｒ／Ｃｕ層２４を形成する部位は、開口
３２ａ内に露出するパッシベーション層２２上、開口２
２ａの側壁、及び開口２２ａ内に露出する電極端子２３
上である。その他の部位にはＣｒ／Ｃｕ層２４を形成し
なくても良い。このＣｒ／Ｃｕ層２４のトータル膜厚は
約０．５〜１μｍである。
【００９２】続いて、図５（ｄ）に示すように、フォト
レジスト層３２を除去することにより、Ｃｒ／Ｃｕ層２
４をパターニングする（リフトオフ法）。これにより、
後でボンディングパッドになる部位２４ｃと配線２９と
がＣｒ／Ｃｕ層２４に形成される。この工程では、Ｃｒ
／Ｃｕ層２４が、従来のように厚膜化されておらず薄厚
の状態でリフトオフされるので、該Ｃｒ／Ｃｕ層２４を
精度良くパターニングすることができ、配線２９を微細
にすることができる。
【００９３】この後は、上述の図４（ａ）〜（ｃ）と全
く同じ工程を行う。これにより、図６に示すように、配
線２９とボンディングパッド２８とを備えた再配線層３
０が完成し、本実施形態に係る半導体装置３１が完成す
る。
【００９４】本実施形態においても、配線２９とボンデ
ィングパッド２８の各形成工程が区別されており、Ｃｒ
／Ｃｕ層２４が薄厚の状態でパターニングされ、従来の
ように厚膜化されてからパターニングされないので、配
線２９を微細に形成することができる。
【００９５】（４）第４の実施の形態 次に、本発明の第４の実施の形態に係る半導体装置の製
造方法について、図７（ａ）〜（ｄ）、及び図８（ａ）
〜（ｃ）を参照しながら説明する。これらの図におい
て、既に説明したのと同じ部材には同じ符号を付し、以
下ではその説明を省略する。
【００９６】本実施形態では、第３の実施形態と同様
に、リフトオフ法により配線を形成する。
【００９７】まず最初に、図７（ａ）に示すような半導
体素子２０を準備する。この半導体素子２０について
は、第１の実施の形態で説明した通りである。
【００９８】次に、図７（ｂ）に示すように、半導体素
子２０の主面２０ａ側にフォトレジスト層（マスク層）
３２を形成する。そして、このフォトレジスト層３２を
露光・現像することにより、再配線層（後述）の配線や
ボンディングパッドと同じ形状の開口３２ａを開口す
る。
【００９９】次いで、図７（ｃ）に示すように、Ｃｒ／
Ｃｕ層（第１の導電層）２４をスパッタリングにより形
成する。このＣｒ／Ｃｕ層２４のトータル膜厚は約０．
５〜１μｍであり薄厚である。
【０１００】上述の図７（ａ）〜（ｃ）の工程は、第３
の実施の形態の図５（ａ）〜（ｃ）の工程と同じなの
で、詳細には説明しない。必要なら、第３の実施の形態
を参照されたい。
【０１０１】次の工程以降が第３の実施の形態と異な
る。
【０１０２】すなわち、図７（ｄ）に示す如く、第３の
実施形態のようにフォトレジスト層３２を除去するので
はなく、Ｃｒ／Ｃｕ層２４上に別のフォトレジスト層３
３を形成する。そして、このフォトレジスト層３３を露
光・現像することにより、開口３３ａを形成する。係る
開口３３ａは、Ｃｒ／Ｃｕ層２４において、後でボンデ
ィングパッドが形成する部位に対応する。
【０１０３】次いで、図８（ａ）に示すように、開口３
３ａ内にのみＣｕ／Ｎｉ／Ａｕ層（第２の導電層）２６
を選択的に形成する。Ｃｕ／Ｎｉ／Ａｕ層２６の各層
は、Ｃｒ／Ｃｕ層２４を給電層にすることにより電解め
っきで形成される。
【０１０４】なお、Ｃｕ／Ｎｉ／Ａｕ層２６のトータル
膜厚は上記各実施形態と同様に約１μｍ以下である。ま
た、Ｃｕ／Ｎｉ／Ａｕ層２６の各層の形成方法や機能、
及びこのＣｕ／Ｎｉ／Ａｕ層２６に代えてＴｉＷ／Ａｕ
層やＮｉ／Ｐｄ層を用いても良いと言う点も、上記各実
施形態と同様である。
【０１０５】続いて、図８（ｂ）に示すように、フォト
レジスト３３を除去する。
【０１０６】次に、図８（ｃ）に示すように、フォトレ
ジスト３２を除去することで、Ｃｒ／Ｃｕ層２４をパタ
ーニングする（リフトオフ法）。これにより、Ｃｒ／Ｃ
ｕ層２４とＣｕ／Ｎｉ／Ａｕ層２６とを積層して成るボ
ンディングパッド２８と、配線２９とを備えた再配線層
３０が完成する。そして、本実施形態に係る半導体装置
３１が完成する。
【０１０７】本実施形態においても、ボンディングパッ
ドとなる部位のみがＣｕ／Ｎｉ／Ａｕ層２６により厚膜
化され、配線２９となる部位のＣｒ／Ｃｕ層２４が薄厚
の状態でリフトオフされるので、該配線２９を微細に形
成することができる。
【０１０８】（５）第５の実施の形態 図９は、本発明の第５の実施の形態に係る半導体装置の
断面図である。
【０１０９】近年、図９に示すような、複数の半導体素
子を積層して成る半導体装置（スタック型半導体装置）
４２が用いられている。本発明は、このスタック型半導
体装置に好適に適用される。
【０１１０】スタック型半導体装置では様々な種類の半
導体素子が積層される。電極端子のピッチは各半導体素
子によって異なるから、そのピッチ変換を行わないと半
導体素子同士が電気的に接続されない。このピッチ変換
を行うためにも再配線技術が適用される。勿論、この再
配線技術は、最下段の半導体素子とインターポーザ（配
線基板）の各ボンディングの位置整合を図るためにも必
要である。
【０１１１】図９において、３４は下段の半導体素子で
あり、３５は上段の半導体素子である。各半導体素子３
４、３５では、その電極端子２３のピッチが異なるか
ら、ピッチ変換をしないといけない。よって、半導体素
子３４の再配線層３０は、ピッチ変換を行うべくパター
ニングされている。この再配線層３０上に、半導体素子
３５のはんだバンプ３６を接合することで、半導体素子
３４、３５同士が電気的に所望に接続され得る。
【０１１２】下段の半導体素子３４は、接着剤３７によ
りインターポーザ（配線基板）３８上に固着される。イ
ンターポーザ３８の種類は限定されない。リジッドな配
線基板やフレキシブルな配線基板をインターポーザ３８
として使用できる。また、その配線層の層数も限定され
ず、一層でも良いし、多層でも良い。
【０１１３】下段の半導体素子３４とインターポーザ３
８との電気的接続は、金線等のボンディングワイヤ３９
を、各ボンディングパッド２８、４０にボンディングす
ることで行われる。
【０１１４】再配線層３０は、半導体素子３４とインタ
ーポーザ３８の各ボンディングパッド２８、４０とが位
置整合されるべくパターニングされるから、各ボンディ
ングパッド２８、４０に対してワイヤボンディングし易
くなる。
【０１１５】しかも、再配線層３０に本発明を適用する
ことで、配線２９が微細になるので、装置全体の小型化
が推進される。
【０１１６】なお、４１ははんだバンプ（外部接続端
子）である。このはんだバンプ４１が実装基板の電極端
子（不図示）に当接した状態で、該はんだバンプ４１を
リフローすることにより、スタック型半導体装置４２が
実装基板上に機械的かつ電気的に接続される。
【０１１７】半導体素子３４、３５同士の電気的接続方
法は上記に限定されない。はんだバンプ３６に代えて、
ボンディングワイヤで半導体素子３４、３５同士を電気
的に接続するタイプのスタック型半導体装置に対して
も、本発明は好適に適用される。
【０１１８】また、半導体素子の積層数も２層に限定さ
れない。半導体素子を３層以上積層しても、上記と同様
の利点が得られる。
【０１１９】（６）本発明の利点についての説明 （配線の等長化）上記の如く、本発明によれば微細な配
線を形成することができる。配線が微細になると、スペ
ースに余裕が生じるので、配線のデザイン自由度が増
す。よって、従来は困難であった配線の等長化を行うこ
とができるようになる。
【０１２０】配線の等長化とは、各配線の長さを等しく
することを言う。図１０（ａ）は各配線２９、２９・・
・が等長化されていない状態を示す。これだと、半導体
素子の電極端子２３とボンディングパッド２８との距離
Ｌが配線２９毎に異なってしまう。よって、信号の遅延
時間が配線２９毎にばらつくという不都合が生じる。
【０１２１】一方、図１０（ｂ）は、本発明を適用して
配線２９を微細に形成し、各配線２９、２９、・・・を
等長化した場合を示す。本発明では配線のデザイン自由
度が増すので配線２９、２９、・・・を比較的自由に引
き回すことがでる。よって、配線２９、２９、・・・を
屈曲させて形成するのが容易になるから、等長化を容易
に行える。そのため、信号の遅延時間のばらつきが抑え
られた、高品位な半導体装置を提供することができる。
【０１２２】（Pin Compatibility ）配線の微細化によ
り得られる利点は配線の等長化だけではない。微細化に
よって、Pin Compatibility が無い２つの半導体素子同
士に対して、Pin Compatibility を持たせることが容易
となる。
【０１２３】図１１（ａ）は、Pin Compatibility が無
い２種の半導体素子Ａ、Ｂの平面図である。
【０１２４】半導体素子Ａ、Ｂは、電気的特性は略同じ
である。しかし、図に示す如く、電極端子２３、２３、
・・・（１〜８の番号で区別されている）の配置が半導
体素子ＡとＢでは異なる。よって、半導体素子Ａ、Ｂの
同じ位置にあるボンディングパッド２８、２８、・・・
は、その役割が半導体素子ＡとＢとで異なる。このよう
な場合、半導体素子Ａ、ＢはPin Compatibility が無い
という。
【０１２５】一方、図１１（ｂ）は、半導体素子Ｂに本
発明を適用して、半導体素子Ａ、ＢにPin Compatibilit
y を持たせた場合である。これに示す如く、半導体素子
Ｂでは、半導体素子Ａと同じ位置にあるボンディングパ
ッド２８、２８、・・・が、該半導体素子Ａと同じ電極
端子２３、２３、・・・に対応するように再配線されて
いる。この場合、半導体素子Ａ、ＢはPin Compatibilit
y があるという。
【０１２６】本発明では、配線のデザイン自由度が増す
から、上記を容易に行うことができる。Pin Compatibil
ity があると次の点で有利である。
【０１２７】同業他社の半導体素子の同等品をセカン
ドソースとして供給できる点。
【０１２８】既存の半導体素子が市場を占有している
状況下で新規参入する場合や、素子の性能向上によって
既存の半導体装置（配線基板に半導体素子を搭載したも
の）がアップグレードできる場合、配線基板の変更無し
に改装を実施できる点。
【０１２９】半導体素子の世代（微細化や容量等）が
進んでも、既存仕様との互換性を持たせることができる
点。
【０１３０】既存の半導体素子の供給責任を果たすこ
とができる点。
【０１３１】（電源ラインのベタプレーン（平面）化）
再配線層の電源ラインやグランドラインは、ベタプレー
ンに（平面的に）形成するのが好ましい。これは、ベタ
プレーンにすると、電源とグランドとのラインインピー
ダンスが小さくなり、グランドループも小さくなって、
ノイズ特性が向上するからである。特に、高周波では、
インピーダンスを低くする最も効果的な手段がベタプレ
ーン化である。ノイズ特性の向上は、半導体装置の高速
化や消費電力の増大によって、近年その必要性が増大し
ている。
【０１３２】本発明では、配線が微細になり、配線の引
き回しスペースに余裕が出るから、余裕が出た分を電源
ラインに割り当て、該電源ラインをベタプレーン化する
ことができる。ベタプレーン化された電源ライン２９ａ
の一例を図１２に示す。
【０１３３】図１２において、２３ａ、２３ａ、・・・
は、半導体素子２０の電源用の電極端子（電源端子）で
ある。これらの電源端子２３ａ、２３ａ、・・・は、電
源用の配線（電源ライン）２９ａにより接続され、しか
も該電源ライン２９ａはベタプレーンに形成されてい
る。電源ライン２９ａをベタプレーンにすることで、半
導体素子２０のノイズ特性を向上させることができる。
【０１３４】
【発明の効果】以上説明したように、本発明によれば、
半導体素子の電極端子が設けられた主面側の再配線層
を、配線がボンディングパッドよりも薄厚になるように
形成する。配線が薄厚なので、該配線のパターニング精
度が向上し、微細な配線を形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法について示す断面図（その１）である。
【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法について示す断面図（その２）である。
【図３】本発明の第２の実施の形態に係る半導体装置の
製造方法について示す断面図（その１）である。
【図４】本発明の第２の実施の形態に係る半導体装置の
製造方法について示す断面図（その２）である。
【図５】本発明の第３の実施の形態に係る半導体装置の
製造方法について示す断面図（その１）である。
【図６】本発明の第３の実施の形態に係る半導体装置の
製造方法について示す断面図（その２）である。
【図７】本発明の第４の実施の形態に係る半導体装置の
製造方法について示す断面図（その１）である。
【図８】本発明の第４の実施の形態に係る半導体装置の
製造方法について示す断面図（その２）である。
【図９】本発明の第５の実施の形態に係る半導体装置の
断面図である。
【図１０】図１０（ａ）は配線が等長化されていない場
合の平面図であり、図１０（ｂ）は本発明を適用して配
線を等長化した場合の平面図である。
【図１１】図１１（ａ）はPin Compatibility が無い２
種の半導体素子の平面図であり、図１１（ｂ）は、これ
らの半導体素子の一方に本発明を適用して、２種の半導
体素子にPin Compatibility を持たせた場合の平面図で
ある。
【図１２】本発明を適用するとにより、再配線層の電源
ラインをベタプレーン化した場合の平面図である。
【図１３】従来例に係る再配線技術について示す断面図
と平面図である。
【符号の説明】
１０、２０、３４、３５・・・半導体素子、 １１、２３・・・電極端子、 １２、３０・・・再配線層、 １２ａ、２９・・・配線、 １２ｂ、２８・・・ボンディングパッド、 １３、２２・・・パッシベーション層、 １４、２１・・・シリコン基板、 ２０ａ・・・半導体素子の主面、 ２２ａ・・・パッシベーション層の開口、 ２４・・・Ｃｒ／Ｃｕ層（第１の導電層）、 ２４ａ・・・クロム（Ｃｒ）層、 ２４ｂ・・・銅（Ｃｕ）層、 ２４ｃ・・・ボンディングパッドが形成される部位、 ２５、２７、３３・・・フォトレジスト層、 ２５ａ、２７ａ、３３ａ・・・フォトレジスト層の開
口、 ２６・・・Ｃｕ／Ｎｉ／Ａｕ層（第２の導電層）、 ２６ａ・・・銅（Ｃｕ）層、 ２６ｂ・・・ニッケル（Ｎｉ）層、 ２６ｃ・・・金（Ａｕ）層、 ３１・・・半導体装置、 ３２・・・フォトレジスト層（マスク層）、 ３２ａ・・・フォトレジスト層（マスク層）の開口、 ３４・・・下段の半導体素子、 ３５・・・上段の半導体素子、 ３６、４１・・・はんだバンプ、 ３７・・・接着剤、 ３８・・・インターポーザ（配線基板）、 ３９・・・ボンディングワイヤ、 ４０・・・インターポーザのボンディングパッド、 ４２・・・スタック型半導体装置。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH07 HH11 HH13 HH17 HH18 HH23 JJ01 JJ11 JJ17 JJ18 MM05 MM08 MM20 PP15 PP27 QQ08 QQ19 RR06 RR22 VV07 XX03 5F044 EE04 EE06 EE21

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子の電極端子が設けられた主面
    側に、該電極端子を電気的に引き出す配線及びボンディ
    ングパッドを備えた再配線層を形成する半導体装置の製
    造方法において、 前記配線を前記ボンディングパッドよりも薄厚に形成す
    ることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体素子の電極端子が設けられた主面
    側に、該電極端子を電気的に引き出す配線及びボンディ
    ングパッドを備えた再配線層を形成する半導体装置の製
    造方法において、 前記半導体素子の主面側に、前記電極端子と電気的に接
    続された第１の導電層を形成する工程と、 前記第１の導電層において、前記ボンディングパッドと
    なる部位上に、第２の導電層を形成する工程と、 前記第１の導電層をパターニングすることにより、該第
    １の導電層から成る前記配線と、前記第１の導電層と前
    記第２の導電層とを積層して成る前記ボンディングパッ
    ドとを形成する工程とを含むことを特徴とする半導体装
    置の製造方法。
  3. 【請求項３】 半導体素子の電極端子が設けられた主面
    側に、該電極端子を電気的に引き出す配線及びボンディ
    ングパッドを備えた再配線層を形成する半導体装置の製
    造方法において、 前記半導体素子の主面側に、前記電極端子と電気的に接
    続された第１の導電層を形成する工程と、 前記第１の導電層をパターニングすることにより、該第
    １の導電層において前記ボンディングパッドとなる部位
    を残しつつ、前記第１の導電層から成る前記配線を形成
    する工程と、 前記第１の導電層の前記部位上に第２の導電層を形成す
    ることにより、該第１の導電層と前記第２の導電層とを
    積層して成る前記ボンディングパッドを形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 半導体素子の電極端子が設けられた主面
    側に、該電極端子を電気的に引き出す配線及びボンディ
    ングパッドを備えた再配線層を形成する半導体装置の製
    造方法において、 前記半導体素子の主面側に、前記配線及びボンディング
    パッドと同じ形状の開口を有するマスク層を形成する工
    程と、 少なくとも前記マスクの開口内に、前記電極端子と電気
    的に接続する第１の導電層を形成する工程と、 前記マスク層を除去することにより前記第１の導電層を
    パターニングする工程と、 前記マスク層を除去後、前記第１の導電層において前記
    ボンディングパッドとなる部位上に第２の導電層を形成
    することにより、該第１の導電層と前記第２の導電層と
    を積層して成る前記ボンディングパッドを形成する工程
    とを含むことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 半導体素子の電極端子が設けられた主面
    側に、該電極端子を電気的に引き出す配線及びボンディ
    ングパッドを備えた再配線層を形成する半導体装置の製
    造方法において、 前記半導体素子の主面側に、前記配線及びボンディング
    パッドと同じ形状の開口を有するマスク層を形成する工
    程と、 少なくとも前記マスクの開口内に、前記電極端子と電気
    的に接続する第１の導電層を形成する工程と、 前記第１の導電層において前記ボンディングパッドとな
    る部位上に第２の導電層を形成する工程と、 前記第２の導電層を形成後、前記マスク層を除去するこ
    とにより前記第１の導電層をパターニングして、該第１
    の導電層と前記第２の導電層とを積層して成る前記ボン
    ディングパッドを形成する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  6. 【請求項６】 前記第１の導電層を形成する工程がスパ
    ッタリングにより行われることを特徴とする請求項２乃
    至請求項５のいずれか一項に記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記スパッタリングが、チタン（Ｔｉ）
    又はクロム（Ｃｒ）をスパッタリングし、次いで銅（Ｃ
    ｕ）をスパッタリングすることにより行われることを特
    徴とする請求項６に記載の半導体装置の製造方法。
  8. 【請求項８】 前記半導体素子として、前記電極端子を
    除く部位の前記主面側に窒化シリコン（ＳｉＮ）又はポ
    リイミドから成る絶縁層が形成されたものを用いること
    を特徴とする請求項７に記載の半導体装置の製造方法。
  9. 【請求項９】 前記第２の導電層を形成する工程が、複
    数の金属層を積層することにより行われ、前記金属層の
    積層膜の最上層が金（Ａｕ）又はパラジウム（Ｐｄ）か
    ら成ることを特徴とする請求項２乃至請求項８のいずれ
    か一項に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記金属層の積層膜として、銅（Ｃ
    ｕ）／ニッケル（Ｎｉ）／金（Ａｕ）層、チタン・タン
    グステン（ＴｉＷ）／金（Ａｕ）層、又はニッケル（Ｎ
    ｉ）／パラジウム（Ｐｄ）層のいずれかを用いることを
    特徴とする請求項９に記載の半導体装置の製造方法。
  11. 【請求項１１】 請求項１乃至請求項１０のいずれか一
    項に記載の半導体装置の製造方法により製造されたこと
    を特徴とする半導体装置。
  12. 【請求項１２】 請求項１１に記載の半導体素子が配線
    基板上に固着され、前記半導体素子上の再配線層のボン
    ディングパッドと、前記配線基板のボンディングパッド
    とがワイヤボンディングされたことを特徴とする半導体
    装置。
  13. 【請求項１３】 前記半導体素子上に別の半導体素子が
    積層され、該別の半導体素子の電極端子と前記再配線層
    とが電気的に接続されたことを特徴とする請求項１２に
    記載の半導体装置。
  14. 【請求項１４】 半導体素子の電極端子が設けられた主
    面側に、該電極端子を電気的に引き出す配線及びボンデ
    ィングパッドを備えた再配線層が設けられ、前記配線が
    前記ボンディングパッドより薄厚であることを特徴とす
    る半導体装置。
JP2001345208A 2001-11-09 2001-11-09 半導体装置の製造方法及び半導体装置 Withdrawn JP2003152014A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001345208A JP2003152014A (ja) 2001-11-09 2001-11-09 半導体装置の製造方法及び半導体装置
US10/287,636 US20030089868A1 (en) 2001-11-09 2002-11-05 Semiconductor device manufacturing method and semiconductor device
EP02257723A EP1313142A3 (en) 2001-11-09 2002-11-07 Method of manufacturing a rerouting layer on a semiconductor device and corresponding semiconductor device
TW091132810A TW200300277A (en) 2001-11-09 2002-11-07 Semiconductor device manufacturing method and semiconductor device
KR1020020069017A KR20030038509A (ko) 2001-11-09 2002-11-08 반도체 장치의 제조 방법 및 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001345208A JP2003152014A (ja) 2001-11-09 2001-11-09 半導体装置の製造方法及び半導体装置

Publications (1)

Publication Number Publication Date
JP2003152014A true JP2003152014A (ja) 2003-05-23

Family

ID=19158589

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001345208A Withdrawn JP2003152014A (ja) 2001-11-09 2001-11-09 半導体装置の製造方法及び半導体装置

Country Status (5)

Country Link
US (1) US20030089868A1 (ja)
EP (1) EP1313142A3 (ja)
JP (1) JP2003152014A (ja)
KR (1) KR20030038509A (ja)
TW (1) TW200300277A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2005093834A1 (ja) * 2004-03-25 2008-02-14 日本電気株式会社 チップ積層型半導体装置
JP2008283024A (ja) * 2007-05-11 2008-11-20 Spansion Llc 半導体装置及びその製造方法
KR100916695B1 (ko) * 2007-10-12 2009-09-11 네패스 피티이 리미티드 반도체 패키지 및 그 제조 방법
JP2010147051A (ja) * 2008-12-16 2010-07-01 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP2010171386A (ja) * 2008-12-26 2010-08-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013219385A (ja) * 2013-06-21 2013-10-24 Renesas Electronics Corp 半導体装置
JP2014049501A (ja) * 2012-08-29 2014-03-17 Renesas Electronics Corp 半導体装置の製造方法
US8912540B2 (en) 2008-03-31 2014-12-16 Renesas Electronics Corporations Semiconductor device
JP2019212934A (ja) * 2019-09-20 2019-12-12 大日本印刷株式会社 表示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098528B2 (en) * 2003-12-22 2006-08-29 Lsi Logic Corporation Embedded redistribution interposer for footprint compatible chip package conversion
US7230450B2 (en) * 2004-05-18 2007-06-12 Intel Corporation Programming semiconductor dies for pin map compatibility
US7508261B2 (en) * 2005-01-19 2009-03-24 Micro-Mobio, Inc. Systems of miniaturized compatible radio frequency wireless devices
US7531426B2 (en) * 2005-08-19 2009-05-12 Honeywell International Inc. Approach to high temperature wafer processing
KR100650762B1 (ko) * 2005-10-25 2006-11-27 주식회사 하이닉스반도체 패드 재배열 패키지 제조 방법
JP5296963B2 (ja) * 2005-12-21 2013-09-25 エルピーダメモリ株式会社 多層配線半導体集積回路、半導体装置
TW200930173A (en) * 2007-12-31 2009-07-01 Phoenix Prec Technology Corp Package substrate having embedded semiconductor element and fabrication method thereof
US7927919B1 (en) * 2009-12-03 2011-04-19 Powertech Technology Inc. Semiconductor packaging method to save interposer
US10087527B2 (en) * 2014-04-30 2018-10-02 Wistron Neweb Corp. Method of fabricating substrate structure and substrate structure fabricated by the same method
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
KR102422460B1 (ko) 2017-08-22 2022-07-19 삼성전자주식회사 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62213261A (ja) * 1986-03-14 1987-09-19 Canon Inc 長尺素子アレイ部材
JP2710174B2 (ja) * 1991-06-27 1998-02-10 日本電気株式会社 一次元イメージセンサ
KR100274333B1 (ko) * 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
KR20010031602A (ko) * 1997-10-30 2001-04-16 가나이 쓰토무 반도체 장치 및 그 제조 방법
JP3502800B2 (ja) * 1999-12-15 2004-03-02 新光電気工業株式会社 半導体装置の製造方法
US6562657B1 (en) * 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2005093834A1 (ja) * 2004-03-25 2008-02-14 日本電気株式会社 チップ積層型半導体装置
JP2008283024A (ja) * 2007-05-11 2008-11-20 Spansion Llc 半導体装置及びその製造方法
KR100916695B1 (ko) * 2007-10-12 2009-09-11 네패스 피티이 리미티드 반도체 패키지 및 그 제조 방법
US9646901B2 (en) 2008-03-31 2017-05-09 Renesas Electronics Corporation Semiconductor device with bond pad wiring lead-out arrangement avoiding bond pad probe mark area
US10566255B2 (en) 2008-03-31 2020-02-18 Renesas Electronics Corporation Method of manufacturing semiconductor device
US10134648B2 (en) 2008-03-31 2018-11-20 Renesas Electronics Corporation Manufacturing method of semiconductor device
US9911673B2 (en) 2008-03-31 2018-03-06 Renesas Electronics Corporation Semiconductor device with bond pad wiring lead-out arrangement avoiding bond pad probe mark area
US8912540B2 (en) 2008-03-31 2014-12-16 Renesas Electronics Corporations Semiconductor device
US9165845B2 (en) 2008-03-31 2015-10-20 Renesas Electronics Corporation Semiconductor device
JP2010147051A (ja) * 2008-12-16 2010-07-01 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP2010171386A (ja) * 2008-12-26 2010-08-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2014049501A (ja) * 2012-08-29 2014-03-17 Renesas Electronics Corp 半導体装置の製造方法
JP2013219385A (ja) * 2013-06-21 2013-10-24 Renesas Electronics Corp 半導体装置
JP2019212934A (ja) * 2019-09-20 2019-12-12 大日本印刷株式会社 表示装置

Also Published As

Publication number Publication date
EP1313142A2 (en) 2003-05-21
KR20030038509A (ko) 2003-05-16
EP1313142A3 (en) 2006-05-10
TW200300277A (en) 2003-05-16
US20030089868A1 (en) 2003-05-15

Similar Documents

Publication Publication Date Title
JP2003152014A (ja) 半導体装置の製造方法及び半導体装置
KR102410018B1 (ko) 반도체 패키지
US6703310B2 (en) Semiconductor device and method of production of same
JP5143860B2 (ja) バンプパッド構造及びその製造方法
US6762117B2 (en) Method of fabricating metal redistribution layer having solderable pads and wire bondable pads
JP5409993B2 (ja) 相互接続層置換用のアンダー・ボンディング・パッド経路
US8735276B2 (en) Semiconductor packages and methods of manufacturing the same
KR100881199B1 (ko) 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
TWI517273B (zh) 具有支撐終端墊的半導體晶片
US20080230877A1 (en) Semiconductor package having wire redistribution layer and method of fabricating the same
JP2009088254A (ja) 電子部品パッケージ及び電子部品パッケージの製造方法
TW200849422A (en) Wafer structure and method for fabricating the same
USRE49286E1 (en) Method of making flip chip
US20070170566A1 (en) Semiconductor Device and Method of Manufacturing the Same, Circuit Board, and Electronic Instrument
US20080142945A1 (en) Semiconductor package with redistribution layer of semiconductor chip directly contacted with substrate and method of fabricating the same
JP2009064897A (ja) 半導体装置及びその製造方法
JP2003068779A (ja) 半導体装置及びその製造方法
JP2004014854A (ja) 半導体装置
TWM629323U (zh) 覆晶封裝結構
USRE48422E1 (en) Method of making flip chip
KR100916695B1 (ko) 반도체 패키지 및 그 제조 방법
JP4528018B2 (ja) 半導体装置及びその製造方法
JP4352263B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20240203855A1 (en) Semiconductor packages and methods for fabricating the same
JP5153225B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050201