JP2003131940A - Memory control apparatus - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a memory control apparatus that can solve a problem of increase in a number of memory controller terminals when a plurality type of flash memory devices with different interface specifications are attached to the controller, and the problem of the necessity to convert a controller action mode into a static state or an inability to connect the plurality type of the memory devices, at the same time, to the controller when a signal line is simply multiplexed to avoid the increase in the number of the memory controller terminals. SOLUTION: Connecting terminals for a memory control apparatus are divided into a common connecting signal terminal and an individual connecting signal terminal, a signal for selecting a memory device is assigned to the terminals as an individual connecting signal, and the common connecting signal terminal is shared among memory devices.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は複数品種のメモリ素
子、特にフラッシュメモリ素子を接続するためのインタ
フェースを備えるメモリコントローラ、および当該メモ
リ素子コントロール機能を集積したＬＳＩに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plurality of types of memory devices, particularly a memory controller having an interface for connecting flash memory devices, and an LSI having the memory device control function integrated therein.

【０００２】[0002]

【従来の技術】メモリ素子は、特に大容量が必要となる
場合においては、汎用演算処理装置や、各種コントロー
ラとは別のデバイスとして使用されることが一般的であ
る。特に高速動作が必要な場合や、それほど大きな容量
を必要としない場合に限り、ＬＳＩ内部にメモリ機能を
内蔵させることも行われるが、必要な容量が大きい場合
はコストの面からも外部の別デバイスとして接続される
ことが多い。2. Description of the Related Art A memory device is generally used as a device separate from a general-purpose arithmetic processing unit and various controllers, especially when a large capacity is required. A memory function may be built in the LSI only when high-speed operation is required or when a large capacity is not required. However, when the required capacity is large, another external device may be used in terms of cost. Often connected as.

【０００３】メモリ素子と、外部のメモリコントローラ
とを接続するためのインタフェース仕様は、同一機能の
デバイスであれば、ある程度の標準化がなされており、
比較的容易に別のデバイスを接続することが可能であ
る。The interface specifications for connecting a memory element and an external memory controller have been standardized to some extent as long as they have the same function.
It is possible to connect another device with relative ease.

【０００４】しかしながら、例えばメモリ素子が大容量
化していくにつれて、従来のインタフェース仕様が十分
なものではなくなり、別のインタフェース仕様が必要に
なることがある。この場合、従来のインタフェース仕様
に対して完全な互換性を取ることは、デバイスのコスト
パフォーマンスなどの点から難しいことが多い。However, for example, as the memory element has a larger capacity, the conventional interface specifications may not be sufficient, and another interface specification may be required. In this case, it is often difficult to achieve complete compatibility with the conventional interface specifications in terms of device cost performance.

【０００５】このため、似たような機能を持つメモリ素
子であっても、特に容量に差がある製品の間では、互換
性のないインタフェース仕様を持つデバイスが複数存在
しているのが現状である。Therefore, even in the case of memory devices having similar functions, there are a plurality of devices having incompatible interface specifications, especially among products having different capacities. is there.

【０００６】例えば、現在流通しているフラッシュＲＯ
Ｍメモリ素子では、大きく分けて２つのインタフェース
仕様が存在する。一つは、アクセス対象番地を指定する
アドレス信号と、リードライトするためのデータ信号と
を完全に分離し、別々の専用信号端子を用いてコントロ
ーラに接続するインタフェース仕様である。もう一つ
は、アドレス信号とデータ信号とをマルチプレクスし、
時分割でアドレスとデータを入出力するようにコントロ
ーラと接続するというインタフェース仕様である。これ
ら二者の間には互換性がない。[0006] For example, currently available flash RO
In the M memory device, there are roughly two interface specifications. One is an interface specification in which an address signal for designating an address to be accessed and a data signal for read / write are completely separated and are connected to a controller using separate dedicated signal terminals. The other is to multiplex the address and data signals,
It is an interface specification that connects to a controller so that addresses and data can be input and output in a time division manner. There is no compatibility between these two.

【０００７】複数の互換性のないメモリ素子を、単一の
メモリコントローラに接続可能とするには、例えば、メ
モリコントローラ側の接続端子に複数の動作モードを設
け、回路実装時などに動作モードを静的に設定するとい
った方式がある。また、他の方式として、複数のメモリ
素子を制御するための接続端子を、メモリコントローラ
にそれぞれ別々に設けるという方法もある。In order to connect a plurality of incompatible memory elements to a single memory controller, for example, a plurality of operation modes are provided at the connection terminals on the memory controller side, and the operation modes are set when the circuit is mounted. There is a method of setting statically. As another method, there is a method in which a connection terminal for controlling a plurality of memory elements is separately provided in the memory controller.

【０００８】これらの従来例について、図を用いて説明
する。図２および図３に示すのは、アドレス信号とデー
タ信号を別々にメモリ素子に供給するインタフェース仕
様の場合の例である。These conventional examples will be described with reference to the drawings. 2 and 3 show an example of the interface specification in which the address signal and the data signal are separately supplied to the memory element.

【０００９】図２において、１はメモリコントローラ、
３はアドレスとデータを別々の接続端子に与える品種の
メモリ素子、４は外部ラッチ素子である。また、１０１
はアドレスデータ信号線、１０２はメモリ制御信号線、
１０５はメモリ素子選択信号線である。In FIG. 2, 1 is a memory controller,
Reference numeral 3 is a memory element of a type that gives an address and data to different connection terminals, and 4 is an external latch element. Also, 101
Is an address data signal line, 102 is a memory control signal line,
Reference numeral 105 is a memory element selection signal line.

【００１０】この例では、アドレスとデータの信号線を
マルチプレクスすることで、コントローラ１の外部端子
数を削減した構成としている。In this example, the number of external terminals of the controller 1 is reduced by multiplexing the address and data signal lines.

【００１１】本従来例において、リードまたはライトア
クセスを行うには、始めにコントローラがメモリ素子選
択信号１０５をアサートし、次にアドレスデータ信号線
１０１に対してアドレス情報を出力する。同時に制御信
号線の一部を操作することで、外部ラッチ素子４はアド
レス情報を一時的に記憶する。続けて、制御信号により
リードまたはライト指示を行い、アドレスデータ信号線
経由でメモリ素子からのリードデータもしくはメモリ素
子へのライトデータを転送する。メモリ素子選択信号１
０５をネゲートすることで、一連の処理は完了する。In this conventional example, in order to perform read or write access, the controller first asserts the memory element selection signal 105, and then outputs address information to the address data signal line 101. At the same time, by operating a part of the control signal line, the external latch element 4 temporarily stores the address information. Then, a read or write instruction is given by the control signal, and the read data from the memory element or the write data to the memory element is transferred via the address data signal line. Memory element selection signal 1
A series of processing is completed by negating 05.

【００１２】次に図３においては、１はメモリコントロ
ーラ、３はアドレスとデータを別々の接続端子に与える
品種のメモリ素子、１０１はアドレス信号線、１０２は
メモリ制御信号線、１０５はメモリ素子選択信号線、１
０６はデータ信号線である。この例では、アドレスとデ
ータの信号線を別々にコントローラから出力することで
外部ラッチを不要としているが、一方コントローラの端
子数は増加することになる。Next, in FIG. 3, 1 is a memory controller, 3 is a memory element of a type that applies address and data to different connection terminals, 101 is an address signal line, 102 is a memory control signal line, and 105 is a memory element selection. Signal line, 1
Reference numeral 06 is a data signal line. In this example, the address and data signal lines are separately output from the controller to eliminate the need for an external latch, but the number of terminals of the controller is increased.

【００１３】リードおよびライトアクセスの方法は、図
２の例とほぼ同じであり、外部ラッチ素子を制御する手
順が不要である点のみが異なる。The read and write access methods are almost the same as in the example of FIG. 2, except that the procedure for controlling the external latch element is unnecessary.

【００１４】次に図４に示すのは、アドレス信号とデー
タ信号を時分割でマルチプレクスしてメモリ素子に供給
するインタフェース仕様の場合の例である。Next, FIG. 4 shows an example of an interface specification in which an address signal and a data signal are time-division multiplexed and supplied to a memory element.

【００１５】図４において、１はメモリコントローラ、
２はアドレスとデータを同一接続端子に与える品種のメ
モリ素子である。また、１０１はアドレスデータ信号
線、１０２はメモリ制御信号線、１０５はメモリ素子選
択信号線である。In FIG. 4, 1 is a memory controller,
Reference numeral 2 is a memory device of a type that gives an address and data to the same connection terminal. Further, 101 is an address data signal line, 102 is a memory control signal line, and 105 is a memory element selection signal line.

【００１６】リードまたはライトアクセスを行うには、
始めにコントローラ１がメモリ素子選択信号１０５をア
サートし、次にアドレスデータ信号線１０１に対してア
ドレス情報を出力する。同時に制御信号線の一部を操作
することで、メモリ素子２はアドレス情報を内部で一時
的に記憶する。続けて、制御信号の一部を用いてリード
指示またはライト指示をメモリ素子２へ転送し、同時に
アドレスデータ信号線１０１経由でメモリ素子からのリ
ードデータもしくはメモリ素子へのライトデータを転送
する。メモリ素子選択信号１０５をネゲートすること
で、一連の処理は完了する。To perform read or write access,
First, the controller 1 asserts the memory element selection signal 105, and then outputs address information to the address data signal line 101. At the same time, by operating a part of the control signal line, the memory element 2 internally temporarily stores the address information. Subsequently, a read instruction or a write instruction is transferred to the memory element 2 by using a part of the control signal, and at the same time, read data from the memory element or write data to the memory element is transferred via the address data signal line 101. A series of processing is completed by negating the memory element selection signal 105.

【００１７】これら異なる二種類のインタフェース仕様
を有するメモリ素子を、単一のメモリコントローラに接
続しようとした場合、単純に接続するとコントローラの
必要接続端子数が非常に多くなるという問題がある。図
５および図６にこのような接続の例を示す。図５は、図
３と図４の接続方法を元に、二種類のメモリ素子を接続
する方法について記述したものであり、また、図６は、
図２と図４の接続方法を元に記述したものである。いず
れの場合も、コントローラに必要となる端子数が相当多
くなることは避けられない。When connecting memory devices having these two different interface specifications to a single memory controller, there is a problem that the number of connection terminals required for the controller becomes very large if they are simply connected. An example of such a connection is shown in FIGS. FIG. 5 describes a method of connecting two types of memory elements based on the connection method of FIGS. 3 and 4, and FIG. 6 shows
The description is based on the connection method shown in FIGS. 2 and 4. In either case, it is inevitable that the number of terminals required for the controller will be considerably large.

【００１８】なお、これらの方法は一般的なものであ
り、例えば、日立製作所から発売されているメディアプ
ロセッサＭＡＰＣＡでは、ＳＤＲＡＭメモリ素子に対す
るインタフェースにおいて、複数の動作モードを選択す
ることを可能にしており、これにより、使用可能なメモ
リ素子を複数品種対応としている。また、ＳＤＲＡＭメ
モリ素子に対するインタフェースと、フラッシュＲＯＭ
メモリ素子に対するインタフェースには、それぞれ別々
の信号端子を割り当てられており、これにより、全く異
なる制御を必要とするＳＤＲＡＭメモリ素子と、フラッ
シュＲＯＭメモリ素子とを、メモリコントローラへ接続
することを可能としている。Note that these methods are general ones. For example, in the media processor MAPCA sold by Hitachi, Ltd., it is possible to select a plurality of operation modes in the interface to the SDRAM memory element. Thus, the usable memory elements are compatible with a plurality of types. Also, an interface to the SDRAM memory device and a flash ROM
Separate signal terminals are assigned to the interfaces to the memory devices, which enables the SDRAM memory device and the flash ROM memory device that require completely different control to be connected to the memory controller. .

【００１９】しかし、上述したような複数の互換性のな
いメモリ素子を接続するための従来技術には、以下に述
べるような課題があった。However, the conventional technique for connecting a plurality of incompatible memory elements as described above has the following problems.

【００２０】[0020]

【発明が解決しようとする課題】上述した従来技術によ
れば、異なる品種のメモリ素子に接続するためには、コ
ントローラの端子数が非常に増加するという問題があっ
た。信号線をマルチプレクスすることで端子数増加を避
けようとした場合、静的に動作モードを切り替えること
が必要になるか、または、同時に複数の品種のメモリ素
子を接続することができなくなるという問題がある。According to the above-mentioned conventional technique, there is a problem that the number of terminals of the controller is greatly increased in order to connect to different types of memory devices. When trying to avoid an increase in the number of terminals by multiplexing signal lines, it is necessary to statically switch the operation mode, or it is not possible to connect multiple types of memory devices at the same time. There is.

【００２１】コントローラの端子数の大幅増加はコスト
面から現実的ではなく、また、同時に複数のメモリ素子
を接続できないような方法は使い勝手が悪いという問題
があった。A large increase in the number of terminals of the controller is not practical in terms of cost, and a method in which a plurality of memory elements cannot be connected at the same time is inconvenient.

【００２２】[0022]

【課題を解決するための手段】上記課題は、メモリコン
トローラ装置を、複数種類のメモリ素子に同時に接続す
るための接続端子を持ち、上記接続端子は、共通接続信
号端子と個別接続信号端子とから構成され、上記共通接
続信号端子は、上記複数のメモリ素子の異なった意味の
接続端子へ共通に接続され、上記個別接続信号端子は、
上記複数のメモリ素子のそれぞれに対して別々に接続さ
れ、上記共通接続信号端子と上記個別接続信号端子とを
用いてメモリ素子を制御する機能を有するメモリコント
ローラ装置とすることで解決される。The above object has a connection terminal for simultaneously connecting a memory controller device to a plurality of types of memory elements, and the connection terminal comprises a common connection signal terminal and an individual connection signal terminal. And the common connection signal terminal is commonly connected to connection terminals having different meanings of the plurality of memory elements, and the individual connection signal terminal is
This is solved by providing a memory controller device that is separately connected to each of the plurality of memory elements and has a function of controlling the memory element using the common connection signal terminal and the individual connection signal terminal.

【００２３】[0023]

【発明の実施の形態】以下、本発明の詳細について、図
面を用いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be described below with reference to the drawings.

【００２４】図１に本発明の一実施例の概要図を示す。
図１において、１はメモリコントローラ、２はアドレス
とデータを同一接続端子に与える品種のメモリ素子、３
はアドレスとデータを別々の接続端子に与える品種のメ
モリ素子、４は外部ラッチ素子である。また、１０１は
アドレスデータ信号線、１０２はメモリ制御信号線、１
０３はメモリ素子２に対する選択信号線、１０４はメモ
リ素子３に対する選択信号線、である。FIG. 1 shows a schematic diagram of an embodiment of the present invention.
In FIG. 1, 1 is a memory controller, 2 is a memory device of a type that gives an address and data to the same connection terminal, 3
Is a memory element of a type that gives an address and data to different connection terminals, and 4 is an external latch element. Further, 101 is an address data signal line, 102 is a memory control signal line, 1
Reference numeral 03 is a selection signal line for the memory element 2, and 104 is a selection signal line for the memory element 3.

【００２５】アドレスデータ信号１０１は、アドレス信
号とデータ信号との間で、時分割により共有する信号線
である。The address data signal 101 is a signal line shared by the time division between the address signal and the data signal.

【００２６】メモリ素子２は、アドレス信号とデータ信
号とを、時分割で同一の接続端子に与えるインタフェー
ス仕様を備えるメモリ素子である。このインタフェース
仕様のメモリ素子を、以下ではアドレスデータ共有式素
子と呼ぶ。The memory device 2 is a memory device having an interface specification for time-divisionally supplying an address signal and a data signal to the same connection terminal. Hereinafter, the memory device having the interface specification will be referred to as an address data sharing device.

【００２７】また、メモリ素子３は、アドレス信号を与
えるためのアドレス信号接続端子と、データ信号を与え
るためのデータ信号接続端子とをそれぞれ備えるメモリ
素子である。このインタフェース仕様のメモリ素子を、
以下ではアドレスデータ分離式素子と呼ぶ。The memory element 3 is a memory element having an address signal connection terminal for supplying an address signal and a data signal connection terminal for supplying a data signal. A memory device with this interface specification
Hereinafter, it is called an address data separation type element.

【００２８】外部ラッチ素子４は、制御信号線１０２の
一部信号の制御に基づいて、アドレスデータ信号線１０
１の情報を一時的に保持し、これをメモリ素子１０３に
供給する。The external latch element 4 controls the address data signal line 10 under the control of a part of the signal on the control signal line 102.
The information of 1 is temporarily stored and supplied to the memory element 103.

【００２９】次に図１を用いて、実施例の動作について
説明する。Next, the operation of the embodiment will be described with reference to FIG.

【００３０】コントローラ１がメモリ素子２に対するリ
ードアクセスを行う場合について説明する。コントロー
ラは始めにアドレス情報をメモリ素子２に送り、制御信
号１０２を用いてこのアドレス情報をメモリ素子２に一
時的に記憶させる。続いて別の制御信号を用いてデータ
読み出しを始めると、メモリ素子２は、先に記憶してい
たアドレス情報を元に、その指し示す番地のデータを出
力する。A case where the controller 1 makes a read access to the memory element 2 will be described. The controller first sends address information to the memory element 2 and uses the control signal 102 to temporarily store this address information in the memory element 2. Then, when data reading is started using another control signal, the memory element 2 outputs the data of the address pointed to based on the previously stored address information.

【００３１】次にライトアクセスでは、同様にコントロ
ーラがアドレス情報をメモリ素子に送り、制御信号を用
いてアドレス情報を一時的に記憶させる。続いて、別の
制御信号を用いてデータ書き込みを開始し、同時に、書
き込むべきデータをアドレスデータ信号線１０１に出力
する。メモリ素子２はこのデータを取り込み、所定の番
地に書き込み処理を行う。Next, in the write access, similarly, the controller sends address information to the memory element, and the address information is temporarily stored by using the control signal. Then, data writing is started using another control signal, and at the same time, the data to be written is output to the address data signal line 101. The memory element 2 takes in this data and performs a writing process at a predetermined address.

【００３２】メモリ素子２に対するリードおよびライト
アクセス処理について、図７を用いて説明を加える。図
７は、図１の実施例に関する動作タイミングの概念図で
ある。The read and write access processing for the memory element 2 will be described with reference to FIG. FIG. 7 is a conceptual diagram of operation timing regarding the embodiment of FIG.

【００３３】図７において、ＡＤはアドレスデータ信号
を、ＣＬＫ、ＡＥ、ＲＥ、ＷＥは、それぞれ制御信号を
示す。ＡＥ（アドレスイネーブル）、ＲＥ（リードイネ
ーブル）、ＷＥ（ライトイネーブル）は、それぞれ負論
理の信号である。ＡＤの欄に記されているＡおよびＤの
シンボルは、それぞれアドレスとデータの転送を示す。In FIG. 7, AD indicates an address data signal, and CLK, AE, RE, and WE indicate control signals. AE (address enable), RE (read enable), and WE (write enable) are negative logic signals. The symbols A and D in the column AD indicate the transfer of address and data, respectively.

【００３４】図７に示しているのは、リードアクセスを
２回行い、続けてライトアクセスを１回行うという処理
である。リードアクセスのためには、始めにＡＥ信号を
アサートし、同時にＡＤ信号にアドレス情報を流す。こ
れにより、メモリ素子はアドレス情報を受け取り、素子
内部に一時的に記憶する。続けて、ＲＥ信号をアサート
する。これにより、メモリ素子からデータが読み出さ
れ、ＡＤ信号線に対してデータが出力される。コントロ
ーラは、このデータを取り込み、リードアクセスは完了
する。FIG. 7 shows a process in which the read access is performed twice, and the write access is subsequently performed once. For read access, the AE signal is first asserted, and at the same time address information is sent to the AD signal. As a result, the memory device receives the address information and temporarily stores it inside the device. Then, the RE signal is asserted. As a result, the data is read from the memory element and the data is output to the AD signal line. The controller fetches this data and the read access is completed.

【００３５】ライトアクセスのためには、同様にＡＥ信
号をアサートし、ＡＤ信号にによりアドレス情報を転送
する。続けて、ＷＥ信号をアサートし、同時にＡＤ信号
にライトすべきデータを出力する。これによりメモリ素
子はライトデータを受け取り、先に指定されていたアド
レスに対して書き込み処理を行い、ライトアクセスは完
了する。Similarly, for write access, the AE signal is asserted and the address information is transferred by the AD signal. Subsequently, the WE signal is asserted, and at the same time, the data to be written to the AD signal is output. As a result, the memory device receives the write data, performs the writing process to the previously designated address, and the write access is completed.

【００３６】次に図１において、コントローラ１がメモ
リ素子３に対してリードアクセスを行う場合について説
明する。コントローラは始めに、アドレス情報をアドレ
スデータ信号線１０１に対して出力する。制御信号１０
２を操作することによって、このアドレス情報をラッチ
素子４が一時的に記憶する。続いて、コントローラが、
別の制御信号を用いてメモリ素子３の読み出しを始める
と、メモリ素子３は、ラッチ素子４から供給されるアド
レス情報を元に、データの読み出し処理を行い、アドレ
スデータ信号線１０１にリードデータを出力する。Next, referring to FIG. 1, a case where the controller 1 makes a read access to the memory element 3 will be described. The controller first outputs address information to the address data signal line 101. Control signal 10
By operating 2, the latch element 4 temporarily stores the address information. Then, the controller
When the reading of the memory element 3 is started using another control signal, the memory element 3 performs a data read process based on the address information supplied from the latch element 4, and outputs the read data to the address data signal line 101. Output.

【００３７】次にライトアクセスでは、同様にコントロ
ーラがラッチ素子に対してアドレス情報を送り、制御信
号を用いてアドレス情報を一時的に記憶させる。続い
て、別の制御信号を用いてデータ書き込みを開始し、同
時に、書き込むべきデータをアドレスデータ信号線１０
１に出力する。メモリ素子３はこのデータを取り込み、
所定の番地に書き込み処理を行う。Next, in the write access, similarly, the controller sends address information to the latch element and temporarily stores the address information using the control signal. Then, data writing is started using another control signal, and at the same time, the data to be written is transferred to the address data signal line 10
Output to 1. The memory device 3 takes in this data,
Write processing is performed at a predetermined address.

【００３８】メモリ素子３に対するリードおよびライト
アクセス処理について、同様に図７を用いて説明を加え
る。The read and write access processing for the memory device 3 will be described with reference to FIG.

【００３９】リードアクセスのためには、始めにＡＥ信
号をアサートし、同時にＡＤ信号にアドレス情報を出力
する。これにより、ラッチ素子４がアドレス情報を受け
取り、素子内部に一時的に記憶する。続けて、ＲＥ信号
をアサートする。これにより、メモリ素子からデータが
読み出され、ＡＤ信号線に対してデータが出力される。
コントローラは、このデータを取り込み、リードアクセ
スは完了する。For read access, the AE signal is first asserted, and at the same time, address information is output to the AD signal. As a result, the latch element 4 receives the address information and temporarily stores it inside the element. Then, the RE signal is asserted. As a result, the data is read from the memory element and the data is output to the AD signal line.
The controller fetches this data and the read access is completed.

【００４０】ライトアクセスのためには、同様にＡＥ信
号をアサートし、ＡＤ信号にアドレス情報を出力する。
続けて、ＷＥ信号をアサートし、同時にＡＤ信号にライ
トすべきデータを出力する。これによりメモリ素子はデ
ータを受け取り、ラッチ素子により供給されているアド
レスに対して書き込み処理を行い、ライトアクセスは完
了する。Similarly, for write access, the AE signal is asserted and the address information is output to the AD signal.
Subsequently, the WE signal is asserted, and at the same time, the data to be written to the AD signal is output. As a result, the memory element receives the data, performs the writing process to the address supplied by the latch element, and the write access is completed.

【００４１】図１の実施例において、メモリ素子２とメ
モリ素子３とは、アドレスデータ信号１０１および制御
信号１０２を完全に共有している。これは、コントロー
ラ１が備える接続端子の数を少なく抑えるためである。In the embodiment of FIG. 1, the memory device 2 and the memory device 3 completely share the address data signal 101 and the control signal 102. This is to reduce the number of connection terminals included in the controller 1.

【００４２】このような構成においては、そのままでは
現在のアクセス処理がどちらのメモリ素子に対するもの
であるかが明確にならず、例えば、リードアクセス中
に、メモリ素子２から出力されるリードデータと、メモ
リ素子３から出力されるリードデータとが衝突するよう
なことが起こりうる。また、メモリ素子２へのライトア
クセスを行っているにもかかわらず、これにメモリ素子
３が反応し、予期しないメモリ領域へのライトが行われ
てしまう可能性がある。In such a configuration, it is not clear as it is to which memory element the current access processing is directed. For example, read data output from the memory element 2 during read access, The read data output from the memory element 3 may collide with each other. Further, although the memory device 2 is being accessed for writing, the memory device 3 may react to this and an unexpected writing to the memory area may occur.

【００４３】この問題を解決するため、本実施例では、
メモリ素子２とメモリ素子３とを排他的にイネーブルす
るための独立した信号として、選択信号１０３、選択信
号１０４を設ける。これら二つの選択信号は、同時には
一つだけアサートされるように制御され、これにより、
二つのメモリ素子の常に片方だけがイネーブルされるよ
うになる。In order to solve this problem, in this embodiment,
A selection signal 103 and a selection signal 104 are provided as independent signals for exclusively enabling the memory element 2 and the memory element 3. These two select signals are controlled so that only one of them is asserted at a time.
Only one of the two memory devices will be enabled at any one time.

【００４４】なお、図１では、二つの選択信号をそれぞ
れコントローラ１から直接出力するように記載されてい
るが、必ずしも直接出力する必要はなく、例えば、選択
信号が排他的にアサートされることを利用し、単一の出
力信号をインバータなどを利用して二つのメモリ素子に
与えるといった方法でもよい。In FIG. 1, it is described that the two selection signals are directly output from the controller 1. However, it is not always necessary to directly output the selection signals. For example, the selection signal may be exclusively asserted. Alternatively, a single output signal may be applied to two memory elements by using an inverter or the like.

【００４５】次に図８を用いて、本実施例における詳細
構成について説明する。図８は、図１の実施例につい
て、メモリ素子とコントローラ間の接続に関して詳細に
記述したものである。Next, the detailed structure of this embodiment will be described with reference to FIG. FIG. 8 describes in detail the connection between the memory device and the controller for the embodiment of FIG.

【００４６】図８において、１はメモリコントローラ、
２はアドレスとデータを同一接続端子に与える品種のメ
モリ素子、３はアドレスとデータを別々の接続端子に与
える品種のメモリ素子、４は外部ラッチ素子である。ま
た、１０１はアドレスデータ信号線、１０３はメモリ素
子２に対する選択信号線、１０４はメモリ素子３に対す
る選択信号線、２０１はライト制御信号線、２０２はリ
ード制御信号船、２０３はコマンド転送制御信号線、２
０４はアドレスイネーブル信号線、２０５はメモリ素子
レディー信号線、である。In FIG. 8, 1 is a memory controller,
Reference numeral 2 is a memory element of a type that gives address and data to the same connection terminal, 3 is a memory element of a type that gives address and data to different connection terminals, and 4 is an external latch element. Further, 101 is an address data signal line, 103 is a selection signal line for the memory element 2, 104 is a selection signal line for the memory element 3, 201 is a write control signal line, 202 is a read control signal line, and 203 is a command transfer control signal line. Two
Reference numeral 04 is an address enable signal line, and 205 is a memory element ready signal line.

【００４７】メモリ素子２の有する接続端子は、アドレ
スとデータのマルチプレクス信号（ＡＤ）、ライト制御
信号（ＷＥ）、リード制御信号（ＲＥ）、コマンド制御
信号（ＣＬＥ）、アドレスイネーブル信号（ＡＬＥ）、
メモリ素子レディー信号（ＲＤＹ）、メモリ素子選択信
号（ＣＥ）である。図８に示すように、これらの接続端
子は、コントローラ１の接続端子に対して一対一に接続
する。The connection terminal of the memory element 2 has an address and data multiplex signal (AD), a write control signal (WE), a read control signal (RE), a command control signal (CLE), and an address enable signal (ALE). ,
A memory element ready signal (RDY) and a memory element selection signal (CE). As shown in FIG. 8, these connection terminals are connected to the connection terminals of the controller 1 in a one-to-one manner.

【００４８】また、メモリ素子３の有する接続端子は、
データ信号（ＤＡＴＡ）、アドレス信号（ＡＤＤＲ）、
ライト制御信号（ＷＥ）、リード制御信号（ＲＥ）、メ
モリ素子選択信号（ＣＥ）である。これらの接続端子の
うち、アドレス信号を除いた接続端子は、コントローラ
１の接続端子に対して一対一に接続する。アドレス信号
は、アドレスデータ信号線と、コマンド制御信号（ＣＬ
Ｅ）、メモリ素子レディー信号（ＲＤＹ）とを、アドレ
スイネーブル信号を用いて外部ラッチ素子４でラッチし
たものを接続する。即ち、メモリ素子３に対するインタ
フェースとして動作する場合は、コマンド制御信号（Ｃ
ＬＥ）およびメモリ素子レディー信号（ＲＤＹ）は、ア
ドレス信号として動作する。The connection terminals of the memory element 3 are
Data signal (DATA), address signal (ADDR),
These are a write control signal (WE), a read control signal (RE), and a memory element selection signal (CE). Of these connection terminals, the connection terminals excluding the address signal are connected to the connection terminals of the controller 1 in a one-to-one relationship. The address signal includes an address data signal line and a command control signal (CL
E) and the memory device ready signal (RDY) latched by the external latch device 4 using the address enable signal are connected. That is, when operating as an interface to the memory element 3, the command control signal (C
LE) and the memory element ready signal (RDY) operate as address signals.

【００４９】次に、図８におけるメモリ素子２に対する
リードアクセスの動作タイミングに関して、図９を用い
て説明を加える。Next, the operation timing of the read access to the memory element 2 in FIG. 8 will be described with reference to FIG.

【００５０】図９において示されているシンボルは、上
記のメモリ素子２の有する接続端子と同じである。ま
た、アドレスデータ信号（ＡＤ）の欄に記述されている
シンボルは、Ｃはコマンド、Ａはアドレス、Ｄはデータ
をそれぞれ表す。The symbols shown in FIG. 9 are the same as the connection terminals of the memory element 2 described above. Further, the symbols described in the column of the address data signal (AD) represent C, command, A, address and D, respectively.

【００５１】コントローラは、始めに、ＣＥおよびＣＬ
Ｅをアサートし、ＡＤにコマンド、この例では連続リー
ドコマンド、を出力する。続いてＷＥをアサートし、当
該コマンドをメモリ素子に読み込ませる。ＣＬＥをネゲ
ートし、代わりにＡＬＥをアサートする。ＡＤにアドレ
スを出力し、同様にＷＥをアサートしてアドレス情報を
メモリ素子に読み込ませる。必要なアドレスビットを全
て読み込ませるまで、これを繰りかえす。ＡＬＥをネゲ
ートし、ＲＤＹが返るまでウエイトする。次に、データ
を読み出したい回数だけ、ＲＥを続けてアサートする。
これによりメモリ素子は、アドレスデータ信号に対して
読み出したデータを出力するので、コントローラはこれ
らのデータを取り込み、最後にＣＥをネゲートすること
で、リードアクセスは完了する。The controller starts with CE and CL.
Assert E and output a command to AD, a continuous read command in this example. Then, WE is asserted to read the command into the memory device. Negate CLE and assert ALE instead. The address is output to AD, and WE is similarly asserted to read the address information into the memory element. Repeat this until all required address bits have been read. Negate ALE and wait until RDY is returned. Next, RE is continuously asserted as many times as desired to read data.
As a result, the memory device outputs the read data in response to the address data signal, and the controller fetches these data and finally negates CE, whereby the read access is completed.

【００５２】次に、図８におけるメモリ素子３に対する
リードおよびライトアクセスのタイミングに関して、図
１０を用いて説明を加える。Next, the timing of read and write access to the memory element 3 in FIG. 8 will be described with reference to FIG.

【００５３】図１０において示されているシンボルは、
上記のメモリ素子３の有する接続端子と同じである。ア
ドレスデータ信号（ＡＤ）の欄に記述されているシンボ
ルも、上記と同じである。The symbols shown in FIG. 10 are
This is the same as the connection terminal of the memory element 3 described above. The symbols described in the address data signal (AD) column are the same as above.

【００５４】コントローラは始めに、ＣＥをアサート
し、ＡＤＤＲ接続端子につながっている信号線に対し
て、アドレス情報を出力する。続いて、ＡＬＥをアサー
トし、ＡＬＥアサート時のエッジにおいてアドレス情報
を外部ラッチ素子に記憶させる。次にアドレス情報の他
のビットを、ＡＤＤＲ接続端子につながっている信号線
に対して出力する。ＡＬＥをネゲートすることで、先ほ
どとは逆のエッジにおいてアドレス情報を別の外部ラッ
チ素子に記憶させる。次にＲＥまたはＷＥをアサートす
る。これによりメモリ素子は、指定アドレスからのリー
ドまたは指定アドレスへのライト処理を行う。最後にＣ
Ｅをネゲートしすることで、リードまたはライトアクセ
スは完了する。First, the controller asserts CE and outputs address information to the signal line connected to the ADDR connection terminal. Then, ALE is asserted, and the address information is stored in the external latch element at the edge when ALE is asserted. Next, another bit of the address information is output to the signal line connected to the ADDR connection terminal. By negating ALE, the address information is stored in another external latch element at the edge opposite to the above. Next, RE or WE is asserted. As a result, the memory element performs a read process from the designated address or a write process to the designated address. Finally C
By negating E, the read or write access is completed.

【００５５】次に、図１１を用いて、本発明の他の一実
施例について説明する。Next, another embodiment of the present invention will be described with reference to FIG.

【００５６】図１１において、１はメモリコントロー
ラ、２はアドレスとデータを同一接続端子に与える品種
のメモリ素子、３はアドレスとデータを別々の接続端子
に与える品種のメモリ素子、４は外部ラッチ素子、１０
は着脱可能なメモリ素子内蔵記憶装置、１１は着脱のた
めのコネクタである。また、１０１はアドレスデータ信
号線、１０２はメモリ制御信号線、１０３はメモリ素子
２に対する選択信号線、１０４はメモリ素子３に対する
選択信号線、である。In FIG. 11, 1 is a memory controller, 2 is a memory element of a type that gives address and data to the same connection terminal, 3 is a memory element of a type that gives address and data to different connection terminals, and 4 is an external latch element. 10,
Is a removable storage device with a built-in memory element, and 11 is a connector for attachment / detachment. Further, 101 is an address data signal line, 102 is a memory control signal line, 103 is a selection signal line for the memory element 2, and 104 is a selection signal line for the memory element 3.

【００５７】本実施例では、二つのメモリ素子のうち一
方は着脱可能な記憶装置に内蔵され、コントローラ１に
接続されていないことがあるという想定をしている。こ
のような構成において、着脱可能な記憶装置が接続され
ていない場合は、メモリ素子３のみがアクセス可能とな
る。In this embodiment, it is assumed that one of the two memory elements is built in the removable storage device and may not be connected to the controller 1. In such a configuration, when the removable storage device is not connected, only the memory element 3 can be accessed.

【００５８】現在流通しているフラッシュメモリ素子で
は、アドレスデータ共有式のメモリ素子は、アドレスデ
ータ分離式のメモリ素子に比べ、記憶容量の大きい品種
が多い。メモリ素子当たりの記憶容量の増大に伴ってア
クセスに必要なアドレスのビット数が増大し、アドレス
データ分離式のメモリ素子では、十分なアドレス接続端
子を用意することが難しくなっている、というのが、そ
の理由の一つである。In the currently available flash memory devices, many of the address data sharing type memory devices have a larger storage capacity than the address data separating type memory devices. As the storage capacity per memory element increases, the number of address bits required for access increases, making it difficult to provide sufficient address connection terminals in memory devices of the address data separation type. , Is one of the reasons.

【００５９】本実施例ではこの点を鑑み、メモリ素子３
には比較的小容量のメモリ素子を選択し、例えばコント
ローラが動作するのに必要なデータなどの情報を格納す
るために使用することを想定し、またメモリ素子２には
比較的大容量のメモリ素子を選択し、例えばユーザデー
タのような、容量が大きく、しかし常に装置に接続され
ていなくても構わない種類の情報を格納するために使用
することを想定している。このような装置においても、
本実施例の構成を取ることによって、メモリ素子コント
ローラの端子数を削減することが可能となる。In consideration of this point, the memory element 3 is used in this embodiment.
Is assumed to be used for storing information such as data necessary for the controller to operate, and the memory element 2 has a relatively large memory capacity. It is envisioned that an element may be selected and used to store information of a large capacity, such as user data, but which may not always be connected to the device. Even in such a device,
By adopting the configuration of this embodiment, it is possible to reduce the number of terminals of the memory element controller.

【００６０】本実施例の動作については、前述した第一
の実施例と同一である。The operation of this embodiment is the same as that of the first embodiment described above.

【００６１】次に、図１２を用いて、本発明のさらに他
の一実施例について説明する。Next, another embodiment of the present invention will be described with reference to FIG.

【００６２】図１２において、１はメモリコントロー
ラ、２はアドレスとデータを同一接続端子に与える品種
のメモリ素子、３はアドレスとデータを別々の接続端子
に与える品種のメモリ素子、４は外部ラッチ素子であ
る。また、１０１はアドレスデータ信号線、１０４はメ
モリ素子３に対する選択信号線、２０１はライト制御信
号線、２０２はリード制御信号船、２０３はコマンド制
御信号線、２０４はアドレスイネーブル信号線、２０５
はメモリ素子レディー信号線、２０６はメモリ素子３に
対する追加アドレス信号線、である。In FIG. 12, 1 is a memory controller, 2 is a memory element of a type that gives address and data to the same connection terminal, 3 is a memory element of a type that gives address and data to different connection terminals, and 4 is an external latch element. Is. Further, 101 is an address data signal line, 104 is a selection signal line for the memory element 3, 201 is a write control signal line, 202 is a read control signal line, 203 is a command control signal line, 204 is an address enable signal line, and 205.
Is a memory element ready signal line, and 206 is an additional address signal line for the memory element 3.

【００６３】本実施例は、図２に示すようなアドレスデ
ータ分離式メモリ素子を接続するためのメモリコントロ
ーラをそのまま用いて、アドレスデータ共有式メモリ素
子とアドレスデータ分離式メモリ素子とを同時に接続す
るための例である。In this embodiment, the memory controller for connecting the address data separation type memory element as shown in FIG. 2 is used as it is, and the address data sharing type memory element and the address data separation type memory element are simultaneously connected. It is an example for.

【００６４】図２の接続方法においては、アドレスデー
タ共有式メモリ素子が必要とする一部の制御信号が存在
しないため、本実施例では、アドレスデータ信号の一部
を外部でラッチし、これを制御信号として操作するとい
う構成をとっている。具体的には、当該メモリ素子に与
えるＣＬＥ、ＡＬＥ，ＣＥの各制御信号は、コントロー
ラから出力されるＡＬＥ信号によってアドレスデータ信
号を一時的にラッチし、これをメモリ素子２に供給す
る。このような構成をとることにより、コントローラ１
の内部構成を変更することなく、複数種類のフラッシュ
メモリ素子を接続することが可能である。In the connection method of FIG. 2, since some control signals required by the address data sharing type memory device do not exist, in the present embodiment, a part of the address data signal is externally latched and this is used. It is configured to operate as a control signal. Specifically, the control signals of CLE, ALE, and CE given to the memory element temporarily latch the address data signal by the ALE signal output from the controller, and supply this to the memory element 2. By adopting such a configuration, the controller 1
It is possible to connect a plurality of types of flash memory devices without changing the internal configuration of the flash memory device.

【００６５】[0065]

【発明の効果】以上述べたように本発明によれば、異な
るインタフェース仕様を持つ複数のメモリ素子を、単一
のメモリコントローラに対して同時に接続する場合に、
アドレス信号、データ信号、制御信号などの信号端子
を、異なるインタフェース仕様の間で共有することを可
能とし、これにより、コントローラのメモリ素子用接続
端子の数を大幅に減らすことを可能にすることができる
という効果がある。As described above, according to the present invention, when a plurality of memory devices having different interface specifications are simultaneously connected to a single memory controller,
Signal terminals such as address signals, data signals, and control signals can be shared among different interface specifications, which can significantly reduce the number of memory device connection terminals of the controller. The effect is that you can do it.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の構成概要図。FIG. 1 is a schematic configuration diagram of an embodiment of the present invention.

【図２】従来例の構成概要図（その１）。FIG. 2 is a schematic configuration diagram (1) of a conventional example.

【図３】従来例の構成概要図（その２）。FIG. 3 is a schematic diagram of a configuration of a conventional example (No. 2).

【図４】従来例の構成概要図（その３）。FIG. 4 is a schematic diagram of a configuration of a conventional example (No. 3).

【図５】従来例の構成概要図（その４）。FIG. 5 is a schematic configuration diagram (part 4) of a conventional example.

【図６】従来例の構成概要図（その５）。FIG. 6 is a schematic configuration diagram (5) of a conventional example.

【図７】本発明の一実施例の動作タイミングの概要図。FIG. 7 is a schematic diagram of operation timing according to an embodiment of the present invention.

【図８】本発明の一実施例の詳細構成図。FIG. 8 is a detailed configuration diagram of an embodiment of the present invention.

【図９】本発明の一実施例の動作タイミングの詳細図
（その１）。FIG. 9 is a detailed diagram (part 1) of the operation timing of the embodiment of the present invention.

【図１０】本発明の一実施例の動作タイミングの詳細図
（その２）。FIG. 10 is a detailed diagram (part 2) of the operation timing of the embodiment of the present invention.

【図１１】本発明の別の一実施例の構成概要図。FIG. 11 is a schematic configuration diagram of another embodiment of the present invention.

【図１２】本発明のさらに別の一実施例の構成概要図。FIG. 12 is a schematic configuration diagram of still another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１…コントローラ、２…アドレスデータ共有式メモリ素
子、３…アドレスデータ分離式メモリ素子、４…外部ラ
ッチ素子、１０…着脱式メモリ素子格納装置、１１…着
脱コネクタ、１０１…アドレスデータ信号線、１０２…
制御信号線、１０３…アドレスデータ共有式メモリ素子
選択信号、１０４…アドレスデータ分離式メモリ素子選
択信号、１０５…メモリ素子選択信号、１０６…第二の
制御信号線、１０７…第二のアドレス信号線、２０１…
ライト制御信号、２０２…リード制御信号、２０３…コ
マンド制御信号、２０４…アドレスイネーブル信号、２
０５…メモリ素子レディー信号、２０６…追加アドレス
信号。DESCRIPTION OF SYMBOLS 1 ... Controller, 2 ... Address data sharing type memory element, 3 ... Address data separation type memory element, 4 ... External latch element, 10 ... Removable memory element storage device, 11 ... Detachable connector, 101 ... Address data signal line, 102 …
Control signal line, 103 ... Address data sharing type memory element selection signal, 104 ... Address data separation type memory element selection signal, 105 ... Memory element selection signal, 106 ... Second control signal line, 107 ... Second address signal line , 201 ...
Write control signal, 202 ... Read control signal, 203 ... Command control signal, 204 ... Address enable signal, 2
05 ... Memory element ready signal, 206 ... Additional address signal.

フロントページの続き (72)発明者 西岡 清和 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 江浜 真和 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 Ｆターム(参考） 5B060 MM01 Continued front page    (72) Inventor Kiyokazu Nishioka             1099 Ozenji, Aso-ku, Kawasaki City, Kanagawa Prefecture             Ceremony company Hitachi Systems Development Laboratory (72) Inventor Mawa Ehama             1099 Ozenji, Aso-ku, Kawasaki City, Kanagawa Prefecture             Ceremony company Hitachi Systems Development Laboratory F term (reference) 5B060 MM01

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 複数種類のメモリ素子に同時に接続する
ための接続端子を持ち、 上記接続端子は、共通接続信号端子と個別接続信号端子
とから構成され、 上記共通接続信号端子は、上記複数のメモリ素子の異な
った意味の接続端子へ共通に接続され、 上記個別接続信号端子は、上記複数のメモリ素子のそれ
ぞれに対して別々に接続され、 上記共通接続信号端子と上記個別接続信号端子とを用い
てメモリ素子を制御する機能を有するメモリコントロー
ラ装置。1. A connection terminal for simultaneously connecting to a plurality of types of memory elements, wherein the connection terminal includes a common connection signal terminal and an individual connection signal terminal, and the common connection signal terminal is a plurality of the connection terminals. The individual connection signal terminals are commonly connected to connection terminals having different meanings in the memory element, and the individual connection signal terminals are separately connected to each of the plurality of memory elements, and the common connection signal terminal and the individual connection signal terminal are connected to each other. A memory controller device having a function of controlling a memory element using the memory controller device. 【請求項２】 上記個別接続信号端子はメモリ素子選択
信号端子であり、上記共通接続信号端子はそれ以外の信
号端子であることを特徴とする、請求項１のメモリコン
トローラ装置。2. The memory controller device according to claim 1, wherein the individual connection signal terminals are memory element selection signal terminals, and the common connection signal terminals are other signal terminals. 【請求項３】 上記複数種類のメモリ素子は、異なるイ
ンタフェース仕様を持つ複数種類のフラッシュメモリ素
子であることを特徴とする、請求項１および２のメモリ
コントローラ装置。3. The memory controller device according to claim 1, wherein the plurality of types of memory devices are a plurality of types of flash memory devices having different interface specifications. 【請求項４】 上記複数種類のメモリ素子は、 アドレスとデータとを同じ接続端子において時分割で転
送するインタフェースを有する共有端子式フラッシュメ
モリ素子と、 アドレスとデータとを別々の接続端子を介して転送する
インタフェースを有する独立端子式フラッシュメモリ素
子であることを特徴とする、請求項１、２および３のメ
モリコントローラ装置。4. The plurality of types of memory devices include a shared terminal type flash memory device having an interface for transferring address and data in the same connection terminal in a time division manner, and an address and data via separate connection terminals. 4. The memory controller device according to claim 1, wherein the memory controller device is an independent terminal flash memory device having a transfer interface. 【請求項５】 上記メモリコントローラ装置が、単一の
半導体素子によって実現されていることを特徴とする、
請求項１、２、３および４のメモリコントローラ装置。5. The memory controller device is realized by a single semiconductor element,
The memory controller device according to claim 1, 2, 3 and 4. 【請求項６】 上記独立端子式フラッシュメモリ素子
は、メモリコントローラと一体の装置内に格納され、 上記共有端子式フラッシュメモリ素子は、メモリコント
ローラとはコネクタを介して着脱可能な構成であること
を特徴とする、請求項４および５のメモリコントローラ
装置。6. The independent terminal flash memory device is stored in a device integrated with a memory controller, and the shared terminal flash memory device is detachable from the memory controller via a connector. Memory controller device according to claims 4 and 5, characterized. 【請求項７】 請求項１、２、３、４、５および６のメ
モリコントローラ装置を、メモリインタフェース機能と
して内包する、汎用演算処理装置。7. A general-purpose arithmetic processing device including the memory controller device according to any one of claims 1, 2, 3, 4, 5 and 6 as a memory interface function.