JP2002278922A - Computer bus system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To enhance the performance of an inner bus such as a graphic chip as a whole system by being matched with that of an outer bus on the side of a computer system having high performance such as an AGP bus. SOLUTION: Signal lines (reading data lines 12a to 12c, request lines 11a to 11c and writing data lines 10a to 10c) only for commands, reading data and writing data are prepared as inner bus signal lines, and they are independently operated. The inner buses are made parallel for respective functions. Different ports are prepared for the respective commands, reading data and writing data in an interface with the inner part of the interface (AGP master circuit 5) of an AGP bus 13 (outer bus) as an AGP master writing interface circuit 5b, an AGP master request interface circuit 5c and an AGP master reading interface circuit 5d. The issue of the command and the reading/writing operations of data are simultaneously performed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるバスの構成技術に係わり、特に、例えば、
ＡＧＰバス等の高性能な外部バスを介しての、グラフィ
ックカードに搭載される画像処理用チップ（グラフィッ
クチップ）等との間での効率的なデータ転送を行うのに
好適なコンピュータバスシステムに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus configuration technology in a computer system, and more particularly to, for example,
The present invention relates to a computer bus system suitable for performing efficient data transfer with an image processing chip (graphic chip) or the like mounted on a graphic card via a high-performance external bus such as an AGP bus. It is.

【０００２】[0002]

【従来の技術】コンピュータシステムにおけるバスに
は、ＣＰＵ（Central Processing Unit）や主メモリ、
入出力制御装置を接続するシステムバスと、入出力制御
装置と入出力装置を接続するローカルバスがある。この
ローカルバスには、ＩＳＡ（Industrial Standard Arch
itecture ）バスやＰＣＩ（Peripheral Components Int
erconnect）バス、ＡＧＰ（Accelerated Graphics Por
t）バス（米国インテル社のバス規格）等がある。2. Description of the Related Art A bus in a computer system includes a CPU (Central Processing Unit), a main memory,
There is a system bus connecting the input / output control device and a local bus connecting the input / output control device and the input / output device. This local bus has an ISA (Industrial Standard Arch)
itecture) bus and PCI (Peripheral Components Int)
erconnect) bus, AGP (Accelerated Graphics Por)
t) Buses (US bus standards of Intel Corporation).

【０００３】図３は、従来のＰＣＩバスを用いたコンピ
ュータシステムの構成例を示すブロック図である。FIG. 3 is a block diagram showing a configuration example of a computer system using a conventional PCI bus.

【０００４】本図３においては、ＣＰＵ３１とシステム
メモリ３２のそれぞれはシステムバスとしてのＣＰＵバ
ス３１ａとメモリバス３２ａを介してＰＣＩインタフェ
ース内蔵メモリコントローラ３４に接続され、このＰＣ
Ｉインタフェース内蔵メモリコントローラ３４には、Ｐ
ＣＩバス３３およびＰＣＩ／内部バス間インタフェース
３５を介して、例えば画像処理用のグラフィックカード
に搭載されるグラフィックチップ等の半導体チップ３０
が接続されている。In FIG. 3, a CPU 31 and a system memory 32 are connected to a memory controller 34 with a built-in PCI interface via a CPU bus 31a as a system bus and a memory bus 32a.
The memory controller 34 with the built-in I interface
A semiconductor chip 30 such as a graphic chip mounted on a graphic card for image processing, for example, via a CI bus 33 and a PCI / internal bus interface 35.
Is connected.

【０００５】この半導体チップ３０においては、内部バ
ス４０を介して複数のＤＭＡコントローラ３６，３７が
接続され、各ＤＭＡコントローラ３６，３７は、ライト
データバッファ３６ａ，３７ａ、リクエスト生成回路３
６ｂ，３７ｂ、リードデータバッファ３６ｃ，３７ｃ、
内部バスインタフェース３６ｄ，３７ｄを有し、回路モ
ジュール３８，３９を接続制御する。In the semiconductor chip 30, a plurality of DMA controllers 36 and 37 are connected via an internal bus 40. Each of the DMA controllers 36 and 37 includes write data buffers 36a and 37a, a request generation circuit 3
6b, 37b, read data buffers 36c, 37c,
It has internal bus interfaces 36d and 37d, and controls connection of the circuit modules 38 and 39.

【０００６】ＰＣＩバス３３上では、ライト時は、コマ
ンドの後にライトデータが続き、また、リード時は、コ
マンド発行後、データが準備できるまで待ってからデー
タのリードが行われる。On the PCI bus 33, at the time of writing, write data follows the command, and at the time of reading, after issuing the command, the data is read after waiting until data is ready.

【０００７】そのため、本図３に示すように、半導体チ
ップ３０の内部バス４０とコンピュータ本体側の外部バ
スであるＰＣＩバス３３とがＰＣＩ／内部バス間インタ
ーフェース３５を介して接続され、１つのバスシステム
を構成している場合、半導体チップ３０側の内部バス４
０でも、同様に、データリード時はデータ準備ができる
まで待つのが一般的である。このような内部バス４０上
では、コマンドとリードデータ、ライトデータが同一信
号線を時分割で流れている。Therefore, as shown in FIG. 3, the internal bus 40 of the semiconductor chip 30 and the PCI bus 33 which is an external bus on the computer main body side are connected via a PCI / internal bus interface 35, and one bus is provided. When the system is configured, the internal bus 4 on the semiconductor chip 30 side
Even if it is 0, it is common to wait until data is ready when reading data. On such an internal bus 40, a command, read data, and write data flow on the same signal line in a time-division manner.

【０００８】しかし、コンピュータ本体側の外部バス
が、例えばＡＧＰバスのように、パイプライン化された
高速なバスに変わった場合、内部バス４０が従来のよう
な構造だと、例えば回路モジュール３８のリクエスト発
行後は、これに対するデータ転送の終了までは、回路モ
ジュール３９によるリクエスト発行ができないので、コ
ンピュータ本体側の外部バスが、例えばＡＧＰバスのよ
うに高速であるにもかかわらず、システム全体としての
バス性能は内部バス４０の性能に落ちてしまう。However, when the external bus on the computer body side is changed to a pipelined high-speed bus such as an AGP bus, if the internal bus 40 has a conventional structure, for example, the circuit module 38 After the request is issued, the request cannot be issued by the circuit module 39 until the data transfer to the request is completed. Therefore, the external bus on the computer main body side has a high speed such as an AGP bus, but the system as a whole as a whole. The bus performance drops to the performance of the internal bus 40.

【０００９】尚、このようなコンピュータのバスシステ
ムのパフォーマンスの向上を図る技術としては、例え
ば、特開平１１−３２８１０６号（「グラフィックバス
にアクセスするために多重のバスマスタを可能とするア
ービトレーション機構を備えたコンピュータシステ
ム」）に記載のように、ＡＧＰターゲット側のバスイン
ターフェースを備えたブリッジロジック内におけるＡＧ
Ｐバスの調停方法において、適応推定読み出しを行うこ
とにより、ＡＧＰバスへのＣＰＵアクセスに対して比較
的低いレイテンシを提供し、さらに、ＣＰＵおよびＰＣ
Ｉバス・マスタの両方がＡＧＰバスへ連続してアクセス
することができるようにしたバス機構に関しての技術が
開示されている。As a technique for improving the performance of such a computer bus system, for example, Japanese Patent Application Laid-Open No. H11-328106 (“A arbitration mechanism that enables multiple bus masters to access a graphic bus is provided. Computer system "), the bridge logic in the bridge logic with the bus interface on the AGP target side
In the P bus arbitration method, the adaptive estimation read provides relatively low latency for CPU access to the AGP bus, and furthermore, the CPU and PC
A technique relating to a bus mechanism that allows both the I bus master and the AGP bus to have continuous access is disclosed.

【００１０】しかし、この技術では、上述のバス自体の
回路構成に関しての問題、すなわち、従来の半導体チッ
プ側の内部バス上では、コマンドとリードデータおよび
ライトデータが同一信号線を時分割で流れており、ある
回路モジュールのリクエスト発行後、これに対するデー
タ転送の終了までは別のモジュールによるリクエスト発
行ができないので、例えば、コンピュータ装置側のＡＧ
Ｐバスのようなパイプライン化された高性能な外部バス
との接続においては、外部バスが高速であるにもかかわ
らず、このような構造の内部バスにより、システム全体
としてのバス性能が低下してしまうとの問題は解決でき
ない。However, in this technique, there is a problem regarding the circuit configuration of the bus itself, that is, on the internal bus of the conventional semiconductor chip, a command, read data, and write data flow on the same signal line in a time-division manner. Since a request from a certain circuit module cannot be issued by another module until the data transfer for the circuit module is completed after the request is issued, for example, the AG on the computer device side
In connection with a pipelined high-performance external bus such as a P bus, the internal bus having such a structure lowers the bus performance of the entire system despite the high speed of the external bus. Problem cannot be solved.

【００１１】[0011]

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、コンピュータ装置側の外部バス
がＡＧＰバスのような高性能なものであっても、この外
部バスに、例えばグラフィックカードに搭載される画像
処理用チップ（グラフィックチップ）等が接続された場
合、システム全体としての十分なバス性能の向上を図る
ことができない点である。The problem to be solved is that in the prior art, even if the external bus on the computer device side is a high-performance one such as an AGP bus, for example, a graphic When an image processing chip (graphic chip) or the like mounted on the card is connected, it is not possible to sufficiently improve the bus performance of the entire system.

【００１２】本発明の目的は、これら従来技術の課題を
解決し、グラフィックカードに搭載される画像処理用チ
ップ（グラフィックチップ）等のデバイスを、ＡＧＰバ
ス等のコンピュータ装置の外部バスに接続してなるシス
テムの、システム全体としてのバス性能を向上させるこ
とを可能とするコンピュータバスシステムを提供するこ
とである。An object of the present invention is to solve the problems of the prior art and connect a device such as an image processing chip (graphic chip) mounted on a graphic card to an external bus of a computer device such as an AGP bus. It is an object of the present invention to provide a computer bus system capable of improving the bus performance of the entire system.

【００１３】[0013]

【課題を解決するための手段】上記目的を達成するた
め、本発明のコンピュータバスシステムは、例えばグラ
フィックカードに搭載される画像処理用チップ（グラフ
ィックチップ）等における内部バス信号線として、コマ
ンドとリードデータおよびライトデータのそれぞれ専用
の信号線を用意し、それぞれを独立に動作させる構成と
し、バスを機能毎に並列化することにより、転送能力を
向上させ、コンピュータ装置側のパイプライン化された
高速な外部バスと同等以上のバス性能を、グラフィック
チップ等の内部バスに対して持たせる。このことによ
り、システム全体としてのバス性能の向上を図ることが
できる。In order to achieve the above object, a computer bus system according to the present invention uses a command and a read as internal bus signal lines in an image processing chip (graphic chip) mounted on a graphic card, for example. Dedicated signal lines for data and write data are prepared, each is operated independently, and the bus is parallelized for each function to improve the transfer capacity, and the pipelined high-speed computer side A bus performance equal to or higher than that of an external bus is provided to an internal bus such as a graphic chip. As a result, the bus performance of the entire system can be improved.

【００１４】[0014]

【発明の実施の形態】以下、本発明の実施の形態を、図
面により詳細に説明する。図１は、本発明に係るコンピ
ュータバスシステムの第１の構成例を示すブロック図で
ある。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing a first configuration example of a computer bus system according to the present invention.

【００１５】本図１においては、ＣＰＵ１とシステムメ
モリ２のそれぞれはシステムバスとしてのＣＰＵバス１
ａとメモリバス２ａを介してＡＧＰターゲット内蔵メモ
リコントローラ４に接続され、このＡＧＰターゲット内
蔵メモリコントローラ４には、ＡＧＰバス３およびＡＧ
Ｐマスタ回路５を介してグラフィックカードに搭載され
るグラフィックチップ１３が接続されている。In FIG. 1, each of a CPU 1 and a system memory 2 is a CPU bus 1 as a system bus.
a and a memory controller 4 with a built-in AGP target via a memory bus 2a.
The graphic chip 13 mounted on the graphic card is connected via the P master circuit 5.

【００１６】ＡＧＰマスタ回路５は、ＡＧＰマスタコン
トローラ５ａ、ＡＧＰマスタライトインタフェース回路
（図中、「ＡＧＰマスタライトＩＦ回路」と記載）５
ｂ、ＡＧＰマスタリクエストインタフェース回路（図
中、「ＡＧＰマスタリクエストＩＦ回路」と記載）５
ｃ、ＡＧＰマスタリードインタフェース回路（図中、
「ＡＧＰマスタリードＩＦ回路」と記載）５ｄからな
り、コマンドの発行とデータのリードおよびライトを分
離してパイプライン化し、無駄なバスサイクルを殆ど無
くすことができる。The AGP master circuit 5 includes an AGP master controller 5a, an AGP master write interface circuit (described as "AGP master write IF circuit" in the figure).
b, AGP master request interface circuit (described as "AGP master request IF circuit" in the figure) 5
c, AGP master read interface circuit (in the figure,
This is described as an "AGP master read IF circuit") 5d, and issuance of a command and reading and writing of data are separated and pipelined, so that useless bus cycles can be almost eliminated.

【００１７】また、グラフィックチップ１３において
は、複数のＤＭＡコントローラ６，７が設けられ、各Ｄ
ＭＡコントローラ６，７は、ライトデータバッファ６
ａ，７ａ、リクエスト生成回路６ｂ，７ｂ、リードデー
タバッファ６ｃ，７ｃを有し、回路モジュール８，９と
のデータ転送制御を行う。In the graphic chip 13, a plurality of DMA controllers 6 and 7 are provided.
The MA controllers 6 and 7 include a write data buffer 6
a, 7a, request generation circuits 6b, 7b, and read data buffers 6c, 7c, and perform data transfer control with the circuit modules 8, 9.

【００１８】このように、本例では、図３で示した従来
のＰＣＩバスを外部バスとして用いたシステムと異な
り、コマンドの発行とデータのリードおよびライトを分
離してパイプライン化し、無駄なバスサイクルを殆ど無
くした高性能なデータ転送が可能なＡＧＰバス３を外部
バスとして用いている。As described above, in this example, unlike the conventional system using the conventional PCI bus shown in FIG. 3 as an external bus, command issuance and data reading and writing are separated into a pipeline, and a wasteful bus is used. The AGP bus 3 capable of high-performance data transfer with almost no cycles is used as an external bus.

【００１９】このような高性能な外部バスであるＡＧＰ
バス３を経由して複数の各種回路モジュール８，９の接
続を行うグラフィックチップ１３を構成する場合、グラ
フィックチップ１３において図３で示したような従来の
内部バスを用いた構成では、システム全体としては十分
なバス性能の向上が図れなかった。AGP which is such a high performance external bus
When a graphic chip 13 for connecting a plurality of various circuit modules 8 and 9 via the bus 3 is configured, in the configuration using a conventional internal bus as shown in FIG. Did not achieve sufficient improvement in bus performance.

【００２０】すなわち、従来の内部バスでは、 コマン
ドとデータを同じ信号線上で時系列に流していたため、
特にコマンド発行からリードデータが得られるまでに無
駄なバスサイクルが消費され、コンピュータ装置側の外
部バスとしてパイプライン化され性能向上したＡＧＰバ
ス３を用いたにもかかわらず、グラフィックチップ１３
における内部バスの性能がそれに追いつかなかった。That is, in the conventional internal bus, commands and data are transmitted in time series on the same signal line.
In particular, useless bus cycles are consumed from the command issuance until the read data is obtained, and despite the use of the pipelined and improved performance AGP bus 3 as the external bus on the computer side, the graphic chip 13 is used.
The performance of the internal bus in did not catch up.

【００２１】そこで、本例のコンピュータバスシステム
では、グラフィックチップ１３に、ライトデータ選択回
路１０、リクエスト調停選択回路１１、リードデータ選
択回路１２を設け、内部バス信号線として、リクエスト
コマンドと、リードデータ、および、ライトデータのそ
れぞれに専用の信号線（リードデータ線１２ａ〜１２
ｃ、リクエスト線１１ａ〜１１ｃ、ライトデータ線１０
ａ〜１０ｃ）を用意することで、それぞれを独立に動作
させて、コンピュータ装置側のパイプライン化されたＡ
ＧＰバス３（外部バス）と同等以上のバス性能を、グラ
フィックチップ１３側の内部バスに対して持たせる構成
としている。Therefore, in the computer bus system of this embodiment, the graphic chip 13 is provided with the write data selection circuit 10, the request arbitration selection circuit 11, and the read data selection circuit 12, and the request command and the read data , And write data dedicated signal lines (read data lines 12a to 12a).
c, request lines 11a to 11c, write data line 10
a to 10c), each is operated independently, and the pipelined A on the computer device side is prepared.
The internal bus on the graphic chip 13 side has a bus performance equal to or higher than that of the GP bus 3 (external bus).

【００２２】このように、グラフィックチップ１３にお
ける内部バスとして、リクエストコマンドとリードデー
タ、ライトデータそれぞれに別々の信号線（リードデー
タ線１２ａ〜１２ｃ、リクエスト線１１ａ〜１１ｃ、ラ
イトデータ線１０ａ〜１０ｃ）を用意しているので、パ
イプライン化されたＡＧＰバス３（外部バス）とのイン
ターフェースにも、リクエストコマンドとリードデー
タ、ライトデータ用の独立したポート（ＡＧＰマスタラ
イトインタフェース回路５ｂ、ＡＧＰマスタリクエスト
インタフェース回路５ｃ、ＡＧＰマスタリードインタフ
ェース回路５ｄ）を用意しておく。As described above, as the internal bus in the graphic chip 13, separate signal lines (read data lines 12a to 12c, request lines 11a to 11c, and write data lines 10a to 10c) are respectively provided for the request command, the read data, and the write data. , The interface with the pipelined AGP bus 3 (external bus) is also provided with an independent port for the request command, read data, and write data (AGP master write interface circuit 5b, AGP master request interface). The circuit 5c and the AGP master read interface circuit 5d) are prepared.

【００２３】このようにすることで、グラフィックチッ
プ１３においては、例えば、周辺回路としての回路モジ
ュール８がリクエストを発行した後、それに対応したデ
ータの転送を気にすること無く、回路モジュール９から
ＡＧＰバス３に対して同様に次のリクエストを発行で
き、リクエストのパイプライン化が可能になる。In this manner, in the graphic chip 13, for example, after the circuit module 8 as a peripheral circuit issues a request, the AGP is transmitted from the circuit module 9 without worrying about data transfer corresponding to the request. Similarly, the next request can be issued to the bus 3 and the request can be pipelined.

【００２４】すなわち、リードデータ線１２ａ〜１２ｃ
上では、リクエスト線１１ａ〜１１ｃやライトデータ線
１０ａ〜１０ｃの動作に関わらず、ＡＧＰバス３（外部
バス）からデータがくれば、それを対象の周辺回路（回
路モジュール８，９）に転送すれば良いだけなので、効
率よく転送できる。That is, the read data lines 12a to 12c
In the above, regardless of the operation of the request lines 11a to 11c and the write data lines 10a to 10c, if data comes from the AGP bus 3 (external bus), it is transferred to the target peripheral circuit (circuit module 8, 9). Since it is only necessary, transfer can be performed efficiently.

【００２５】同様に、ライトデータ線１０ａ〜１０ｃ上
でも、リクエスト線１１ａ〜１１ｃやリードデータ線１
２ａ〜１２ｃの動作に関わらず、ＡＧＰバス３（外部バ
ス）からのデータ要求に応じてデータを送り出せば良い
だけなので、効率よく転送できる。以上によりＡＧＰバ
ス３（外部バス）と同等のバス性能をシステムレベルで
達成できる。Similarly, on the write data lines 10a to 10c, the request lines 11a to 11c and the read data line 1
Regardless of the operations of 2a to 12c, data can be transferred efficiently because it is only necessary to send data in response to a data request from the AGP bus 3 (external bus). As described above, a bus performance equivalent to that of the AGP bus 3 (external bus) can be achieved at the system level.

【００２６】さらに、本例のコンピュータバスシステム
においては、グラフィックチップ１３にリクエスト調停
選択回路１１を設け、複数の回路モジュール８，９間で
のバス調停を行う構成となっている。すなわち、リクエ
スト調停選択回路１１は、複数の各種回路モジュール
８，９からのコマンド信号を入力し、選択結果を、外部
バスＩ／ＦのリクエストＩ／Ｆ（ＡＧＰマスタ回路５の
ＡＧＰマスタリクエストインタフェース回路５ｃ）に出
力して、ＡＧＰバス３（外部バス）に対してコマンドの
発行を行う。Further, in the computer bus system of the present embodiment, a request arbitration selection circuit 11 is provided in the graphic chip 13 so as to perform bus arbitration between a plurality of circuit modules 8 and 9. That is, the request arbitration selection circuit 11 inputs command signals from the plurality of various circuit modules 8 and 9 and outputs the selection result to the request I / F of the external bus I / F (the AGP master request interface circuit of the AGP master circuit 5). 5c) to issue a command to the AGP bus 3 (external bus).

【００２７】また、グラフィックチップ１３にライトデ
ータ選択回路１０を設けることにより、データのライト
に関しては、このライトデータ選択回路１０により、複
数の各種回路モジュール８，９からのライトデータから
適切なデータを選択して、ＡＧＰマスタ回路５のＡＧＰ
マスタライトインタフェース回路５ｂに出力して、デー
タのライトを行う。尚、データの選択に必要な制御信号
については後述する。Further, by providing the write data selection circuit 10 in the graphic chip 13, when writing data, the write data selection circuit 10 allows appropriate data to be output from write data from a plurality of various circuit modules 8 and 9. Select the AGP of the AGP master circuit 5
The data is output to the master write interface circuit 5b to write data. The control signals required for selecting data will be described later.

【００２８】また、グラフィックチップ１３にリードデ
ータ選択回路１２を設けることにより、データのリード
に関しても、このリードデータ選択回路１２により、外
部のバスインターフェース回路、すなわち、ＡＧＰマス
タ回路５のＡＧＰマスタリードインタフェース回路５ｄ
からのリードデータを、適切な回路モジュール８，９に
転送してデータのリードを行う。Further, by providing the read data selection circuit 12 in the graphic chip 13, the read data selection circuit 12 allows the external bus interface circuit, that is, the AGP master read interface of the AGP master circuit 5 to read data. Circuit 5d
Is transferred to appropriate circuit modules 8 and 9 to read the data.

【００２９】以上により、コマンド発行とデータのリー
ドおよびデータのライトで別々のバス調停動作を可能と
している。As described above, separate bus arbitration operations can be performed for issuing a command, reading data, and writing data.

【００３０】本例のコンピュータバスシステムでは、ラ
イトデータ選択回路１０とリクエスト調停選択回路１１
およびリードデータ選択回路１２のそれぞれと、各種回
路モジュール８，９との間に接続された各ＤＭＡコント
ローラ６，７は、ライトデータバッファ６ａ，７ａと、
リクエスト生成回路６ｂ，７ｂ、および、リードデータ
バッファ６ｃ，７ｃの３つのモジュールで構成され、そ
れぞれが独立に動作できるようにしておく。In the computer bus system of this embodiment, the write data selection circuit 10 and the request arbitration selection circuit 11
Each of the DMA controllers 6, 7 connected between each of the read data selection circuits 12 and the various circuit modules 8, 9 includes write data buffers 6a, 7a,
It is composed of three modules, request generation circuits 6b and 7b and read data buffers 6c and 7c, each of which can operate independently.

【００３１】さらに、次の図２を用いて説明するよう
に、ライトデータバッファ６ａ，７ａ、リクエスト生成
回路６ｂ，７ｂ、リードデータバッファ６ｃ，７ｃは、
それぞれに固有の選択信号で特定され、この選択信号に
よって選択された回路（ライトデータバッファ６ａ，７
ａ、リクエスト生成回路６ｂ，７ｂ、リードデータバッ
ファ６ｃ，７ｃ）のみが動作を許可される。従って、異
なる回路モジュール８，９を個別に動作させることで、
同時に、コマンド発行とデータのリード、および、デー
タのライトを行わせることが可能である。As described with reference to FIG. 2, the write data buffers 6a and 7a, the request generation circuits 6b and 7b, and the read data buffers 6c and 7c
A circuit (write data buffer 6a, 7) selected by a unique selection signal and selected by this selection signal.
a, only the request generation circuits 6b and 7b and the read data buffers 6c and 7c) are permitted to operate. Therefore, by operating different circuit modules 8 and 9 individually,
At the same time, it is possible to issue a command, read data, and write data.

【００３２】図２は、本発明に係るコンピュータバスシ
ステムの第２の構成例を示すブロック図である。FIG. 2 is a block diagram showing a second configuration example of the computer bus system according to the present invention.

【００３３】本図２に示すように、ライトデータ選択回
路１０は、選択信号wrtsel（１）〜wrtsel（Ｎ）によ
り、各ＤＭＡコントローラ（１）２１〜（Ｎ）２４のラ
イトデータバッファ２１ａ〜２４ａを特定し、また、リ
クエスト調停選択回路１１は、選択信号gnt（１）〜gnt
（Ｎ）により、コントローラ（１）２１〜（Ｎ）２４の
リクエスト生成回路２１ｂ〜２４ｂを特定し、そして、
リードデータ選択回路１２は、選択信号rdsel（１）〜w
rtsel（Ｎ）により、各ＤＭＡコントローラ（１）２１
〜（Ｎ）２４のリードデータバッファ２１ｃ〜２４ｃを
特定する。As shown in FIG. 2, the write data selection circuit 10 receives write signals wrtsel (1) to wrtsel (N), and the write data buffers 21a to 24a of the DMA controllers (1) 21 to (N) 24. And the request arbitration selection circuit 11 selects the selection signals gnt (1) to gnt
(N) specifies the request generation circuits 21b to 24b of the controllers (1) 21 to (N) 24, and
The read data selection circuit 12 outputs selection signals rdsel (1) to w
rtsel (N) allows each DMA controller (1) 21
To (N) 24 read data buffers 21c to 24c are specified.

【００３４】各ＤＭＡコントローラ（１）２１〜（Ｎ）
２４は、それぞれに接続された回路モジュール（１）２
５〜（Ｎ）２８からの制御信号により、各リクエスト生
成回路２１ｂ〜２４ｂを介してリクエスト調停選択回路
１１に対してリクエストを発行した後、ライトデータ選
択回路１０からのデータライト要求、あるいは、リード
データ選択回路１２からのデータリード要求があるまで
待機する。Each DMA controller (1) 21- (N)
24 is a circuit module (1) 2 connected to each
After issuing a request to the request arbitration selection circuit 11 through the request generation circuits 21b to 24b according to the control signals from 5 to (N) 28, a data write request from the write data selection circuit 10 or a read operation is performed. It waits until there is a data read request from the data selection circuit 12.

【００３５】例えば、ＤＭＡコントローラ（１）２１
は、リードデータ選択回路１２からのデータリード要求
があった場合は、ＡＧＰバス３（外部バス）からのリー
ドデータを、自ＤＭＡコントローラ（１）２１内のリー
ドデータバッファ２１ｃに取込んだ後、回路モジュール
（１）２５に転送する。For example, the DMA controller (1) 21
When a data read request is received from the read data selection circuit 12, after reading the read data from the AGP bus 3 (external bus) into the read data buffer 21c in the own DMA controller (1) 21, Transfer to the circuit module (1) 25.

【００３６】また、ライトデータ選択回路１０からのデ
ータライト要求があった場合は、ＤＭＡコントローラ
（１）は、回路モジュール（１）２５からのデータを予
めライトデータバッファ２１ａに取込んでおき、これを
要求に従って、ＡＧＰバス３（外部バス）に対して書込
み動作を行う。When there is a data write request from the write data selection circuit 10, the DMA controller (1) prefetches data from the circuit module (1) 25 into the write data buffer 21a, and , A write operation is performed on the AGP bus 3 (external bus).

【００３７】そして、本例のコンピュータバスシステム
では、このＤＭＡコントローラ（１）２１が待機中の場
合は、バスは他のＤＭＡコントローラ（２）２２〜
（Ｎ）２４でのデータ転送に使用できるので、従来のよ
うな無駄なバスサイクルを消費しない。In the computer bus system of this embodiment, when the DMA controller (1) 21 is on standby, the bus is connected to the other DMA controllers (2) 22 to 22.
(N) Since it can be used for data transfer in 24, useless bus cycles as in the conventional case are not consumed.

【００３８】次に、このようなコンピュータバスシステ
ムにおける選択制御のための信号の生成技術に関して説
明する。Next, a technique for generating a signal for selection control in such a computer bus system will be described.

【００３９】図２に示すように、ライトデータ用ＩＤバ
ッファ１４とリードデータ用ＩＤバッファ１５を設け、
リードコマンド発行毎またはライトコマンド発行毎に発
行元のＩＤを記録しておき、ライト時の転送元の回路モ
ジュール（１）２５〜（Ｎ）２８の選択制御、および、
リード時の転送先の回路モジュール（１）２５〜（Ｎ）
２８の選択制御の際に用いる。As shown in FIG. 2, a write data ID buffer 14 and a read data ID buffer 15 are provided.
An issuer ID is recorded every time a read command or a write command is issued, and selection control of the transfer-source circuit modules (1) 25 to (N) 28 at the time of writing is performed.
Transfer destination circuit module (1) 25 to (N) during read
28 is used for selection control.

【００４０】外部のバスインターフェース、すなわち、
ＡＧＰマスタライトインタフェース回路５ｂからライト
データを求められた場合は、ライトデータ選択回路１０
において、ライトデータ用ＩＤバッファ１４を参照し、
回路モジュール（１）２５〜（Ｎ）２８から、転送元の
回路モジュール、例えば回路モジュール（１）２５を特
定し、当該ライトデータバッファ２１ａを選択してデー
タの書き込みを行う。An external bus interface, ie,
When the AGP master write interface circuit 5b requests write data, the write data selection circuit 10
At this time, referring to the write data ID buffer 14,
The transfer source circuit module, for example, the circuit module (1) 25 is specified from the circuit modules (1) 25 to (N) 28, and the write data buffer 21a is selected to write data.

【００４１】また、ＡＧＰマスタリードインターフェー
ス回路５ｄからリードデータが入力された場合は、リー
ドデータ選択回路１２において、リードデータ用ＩＤバ
ッファ１５を参照し、転送先の回路モジュール、例えば
回路モジュール（Ｎ）２８を特定し、当該リードデータ
バッファ２４ｃを選択してデータの読み込みを行う。When read data is input from the AGP master read interface circuit 5d, the read data selection circuit 12 refers to the read data ID buffer 15 and reads the transfer destination circuit module, for example, the circuit module (N). 28, and the data is read by selecting the read data buffer 24c.

【００４２】このようなリード／ライトでのデータ転送
が終わると、対応するライトデータ用ＩＤバッファ１
４、リードデータ用ＩＤバッファ１５内のＩＤを消去し
て新たなコマンド入力に備える。尚、ライトデータ用Ｉ
Ｄバッファ１４、リードデータ用ＩＤバッファ１５の構
成としては、リングバッファ等のＦＩＦＯ形式のメモリ
を用いる。When the data transfer in read / write is completed, the corresponding write data ID buffer 1
4. The ID in the read data ID buffer 15 is deleted to prepare for a new command input. In addition, I for write data
As the configuration of the D buffer 14 and the read data ID buffer 15, a FIFO type memory such as a ring buffer is used.

【００４３】以上のようにして、本例のコンピュータバ
スシステムでは、コマンドとデータ転送が非同期に実行
されるにもかかわらず、対応する回路モジュール（１）
２５〜（Ｎ）２８の選択を正しく行うことができる。As described above, in the computer bus system of the present embodiment, although the command and the data transfer are executed asynchronously, the corresponding circuit module (1)
25- (N) 28 can be correctly selected.

【００４４】さらに、本例のコンピュータバスシステム
においては、外部のバスインターフェースとして、ＡＧ
Ｐインターフェースを用いており、この場合、図２に示
すように、ライトデータ用ＩＤバッファ１４とリードデ
ータ用ＩＤバッファ１５のそれぞれにおいて、ハイプラ
イオリティ用ＩＤメモリ（図中、「High Priority用Ｉ
Ｄメモリ」と記載）１４ａ，１５ａとロウプライオリテ
ィ用ＩＤメモリ（図中、「Low Priority用ＩＤメモリ」
と記載）１４ｂ，１５ｂを別々に設ける。Further, in the computer bus system of this embodiment, AG
In this case, as shown in FIG. 2, in each of the write data ID buffer 14 and the read data ID buffer 15, a high priority ID memory ("High Priority I
D memory) 14a, 15a and a low priority ID memory (in the figure, "Low Priority ID memory")
14b and 15b are separately provided.

【００４５】そして、データ転送時には、ＡＧＰマスタ
回路５側から転送すべきデータのプライオリティを指定
し、グラフィックチップ１３側では、指定されたＩＤメ
モリから対応する回路モジュールの選択信号を求めて選
択を行い、データの転送を行う。At the time of data transfer, the AGP master circuit 5 designates the priority of the data to be transferred, and the graphic chip 13 obtains a selection signal for the corresponding circuit module from the specified ID memory and selects it. Perform data transfer.

【００４６】このように、プライオリティによりＩＤバ
ッファを分け、リード、ライト合わせて４つ用意したこ
とにより、ハイプライオリティ転送によるロウプライオ
リティ転送の追い越しが生じた場合でも正しく転送を行
うことが可能になる。As described above, by dividing the ID buffer according to the priority and preparing four for the read and the write, it is possible to perform the transfer correctly even when the low priority transfer is overtaken by the high priority transfer.

【００４７】以上、図１、および、図２を用いて説明し
たように、本例のコンピュータバスシステムでは、内部
バス信号線として、コマンドとリードデータおよびライ
トデータのそれぞれ専用の信号線（リードデータ線１２
ａ〜１２ｃ、リクエスト線１１ａ〜１１ｃ、ライトデー
タ線１０ａ〜１０ｃ）を用意し、それぞれを独立に動作
させる構成とし、内部バスを機能毎に並列化させ、ま
た、ＡＧＰバス１３（外部バス）のインターフェース、
すなわち、ＡＧＰマスタ回路５の内部とのインターフェ
ースにも、ＡＧＰマスタライトインタフェース回路５ｂ
とＡＧＰマスタリクエストインタフェース回路５ｃおよ
びＡＧＰマスタリードインタフェース回路５ｄとして、
各コマンドとリードデータおよびライトデータのそれぞ
れに別のポートを用意し、コマンドの発行とデータのリ
ード動作およびライト動作を同時に実行させることが可
能な構成とする。As described above with reference to FIGS. 1 and 2, in the computer bus system of the present embodiment, dedicated signal lines for commands, read data and write data (read data lines) are used as internal bus signal lines. Line 12
a to 12c, request lines 11a to 11c, and write data lines 10a to 10c), each of which is operated independently, the internal bus is parallelized for each function, and the AGP bus 13 (external bus) interface,
That is, the interface with the inside of the AGP master circuit 5 is also provided by the AGP master write interface circuit 5b.
And AGP master request interface circuit 5c and AGP master read interface circuit 5d,
Separate ports are prepared for each command, read data, and write data, so that the command can be issued and the data read and write operations can be performed simultaneously.

【００４８】これにより、本例のコンピュータバスシス
テムでは、コンピュータ装置側のパイプライン化された
外部バスとしてのＡＧＰバス３と同等以上のバス性能
を、グラフィックチップ１３の内部バスに対して持たせ
ることができ、転送能力が向上し、ＡＧＰバス３を外部
バスとして含むシステム全体のバス性能を大幅に向上で
きる。Thus, in the computer bus system of this embodiment, the internal bus of the graphic chip 13 has bus performance equal to or higher than that of the AGP bus 3 as a pipelined external bus on the computer device side. As a result, the transfer performance is improved, and the bus performance of the entire system including the AGP bus 3 as an external bus can be greatly improved.

【００４９】また、本例のコンピュータバスシステムで
は、バスの調停動作のためにリクエスト調停選択回路１
１とリードデータ選択回路１２およびライトデータ選択
回路１０を設けているので、コマンド発行とデータリー
ドおよびデータライトのそれぞれで別々にバス調停動作
を行わせることができ、バスの有効活用ができるためバ
ス性能を向上できる。In the computer bus system of the present embodiment, the request arbitration selection circuit 1
1 and the read data selection circuit 12 and the write data selection circuit 10, the bus arbitration operation can be performed separately for command issuance, data read and data write, and the bus can be effectively used. Performance can be improved.

【００５０】また、バス調停回路（リクエスト調停選択
回路１１とリードデータ選択回路１２およびライトデー
タ選択回路１０）に接続されるＤＭＡコントローラ６，
７，２１〜２４（メモリコントローラ）の構成として、
それぞれ独立で動作可能なリクエスト生成回路６ｂ，７
ｂ，２１ｂ〜２４ｂとライトデータバッファ６ａ，７
ａ，２１ａ〜２４ａおよびリードデータバッファ６ｃ，
７ｃ，２１ｃ〜２４ｃの３つの回路を持たせているの
で、コマンドの発行とデータのリード動作およびデータ
のライト動作を同時に実行させることが可能である。DMA controllers 6 and 6 connected to a bus arbitration circuit (request arbitration selection circuit 11, read data selection circuit 12, and write data selection circuit 10).
7, 21 to 24 (memory controller)
Request generation circuits 6b, 7 that can operate independently
b, 21b to 24b and write data buffers 6a, 7
a, 21a to 24a and read data buffer 6c,
Since three circuits 7c and 21c to 24c are provided, it is possible to simultaneously issue a command, read data, and write data.

【００５１】また、本例のコンピュータバスシステムに
おいては、回路モジュール８，９，２５〜２８の選択制
御用として、リードコマンド発行毎に発行元のＩＤを記
録しておくリードデータ用ＩＤバッファ１５と、ライト
コマンド発行毎に発行元のＩＤを記録しておくライトデ
ータ用ＩＤバッファ１４の二つのバッファメモリを用意
しておき、この記録を用いることで、データ転送要求が
あった場合に対応する回路モジュールを容易に選択で
き、正しいデータ転送が可能になる。Further, in the computer bus system of the present embodiment, a read data ID buffer 15 for recording the ID of the issuer every time a read command is issued is provided for selection control of the circuit modules 8, 9, 25 to 28. The two buffer memories of the write data ID buffer 14 for recording the ID of the issuer every time a write command is issued are prepared, and by using this recording, a circuit corresponding to a data transfer request is prepared. Modules can be easily selected and correct data transfer is possible.

【００５２】さらに、本例のコンピュータバスシステム
においては、外部のバスインターフェースとしてＡＧＰ
インターフェースを用いており、リードデータ用ＩＤバ
ッファ１５およびライトデータ用ＩＤバッファ１４とし
て、それぞれ、ハイプライオリティ用ＩＤメモリ１４
ａ，１５ａとロウプライオリティ用ＩＤメモリ１４ｂ，
１５ｂを別々に設けることにより、ＡＧＰバス３特有の
データの追い越しが発生した場合でも正しいデータ転送
を行うことが可能である。Further, in the computer bus system of this embodiment, AGP is used as an external bus interface.
An interface is used, and a high priority ID memory 14 is used as a read data ID buffer 15 and a write data ID buffer 14, respectively.
a, 15a and a low priority ID memory 14b,
By separately providing the 15b, correct data transfer can be performed even when overtaking of data specific to the AGP bus 3 occurs.

【００５３】尚、本発明は、図１、および、図２を用い
て説明した例に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能である。例えば、本
発明に係わる外部バスは、本例の説明で用いたＡＧＰバ
スに限るものではないし、また、内部バスに関しても、
本例の説明で用いたグラフィックチップに限るものでは
ない。The present invention is not limited to the example described with reference to FIGS. 1 and 2, and can be variously modified without departing from the gist thereof. For example, the external bus according to the present invention is not limited to the AGP bus used in the description of the present embodiment.
The invention is not limited to the graphic chip used in the description of this example.

【００５４】[0054]

【発明の効果】本発明によれば、グラフィックカードに
搭載される画像処理用チップ（グラフィックチップ）等
の内部バスを有するデバイスを、ＡＧＰバス等のコンピ
ュータ装置の外部バスに接続してなるシステムの、シス
テム全体としてのバス性能を向上させることが可能であ
る。According to the present invention, there is provided a system in which a device having an internal bus such as an image processing chip (graphic chip) mounted on a graphic card is connected to an external bus of a computer device such as an AGP bus. Thus, it is possible to improve the bus performance of the entire system.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係るコンピュータバスシステムの第１
の構成例を示すブロック図である。FIG. 1 is a first diagram of a computer bus system according to the present invention.
FIG. 3 is a block diagram illustrating a configuration example of FIG.

【図２】本発明に係るコンピュータバスシステムの第２
の構成例を示すブロック図である。FIG. 2 shows a second embodiment of the computer bus system according to the present invention.
FIG. 3 is a block diagram illustrating a configuration example of FIG.

【図３】従来のＰＣＩバスを用いたコンピュータシステ
ムの構成例を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration example of a computer system using a conventional PCI bus.

【符号の説明】[Explanation of symbols]

１：ＣＰＵ、１ａ：ＣＰＵバス、２：システムメモリ、
２ａ：メモリバス、３；ＡＧＰバス、４：ＡＧＰターゲ
ット内蔵メモリコントローラ、５：ＡＧＰマスタ回路、
５ａ：ＡＧＰマスタコントローラ、５ｂ：ＡＧＰマスタ
ライトインタフェース回路（「ＡＧＰマスタライトＩＦ
回路」）、５ｃ：ＡＧＰマスタリクエストインタフェー
ス回路（「ＡＧＰマスタリクエストＩＦ回路」）、５
ｄ：ＡＧＰマスタリードインタフェース回路（「ＡＧＰ
マスタリードＩＦ回路」）、６，７：ＤＭＡコントロー
ラ、６ａ，７ａ：ライトデータバッファ、６ｂ，７ｂ：
リクエスト生成回路、６ｃ，７ｃ：リードデータバッフ
ァ、８，９：回路モジュール、１０：ライトデータ選択
回路、１０ａ〜１０ｃ：ライトデータ線、１１：リクエ
スト調停選択回路、１１ａ〜１１ｃ：リクエスト線、１
２：リードデータ選択回路、１２ａ〜１２ｃ：リードデ
ータ線、１３：グラフィックチップ、１４：ライトデー
タ用ＩＤバッファ、１４ａ，１５ａ：ハイプライオリテ
ィ用ＩＤメモリ、１４ｂ，１５ｂ：ロウプライオリティ
用ＩＤメモリ、２１〜２４：ＤＭＡコントローラ、２１
ａ〜２４ａ：ライトデータバッファ、２１ｂ〜２４ｂ：
リクエスト生成回路、２１ｃ〜２４ｃ：リードデータバ
ッファ、２５〜２８：回路モジュール（１）〜（Ｎ）、
３０：半導体チップ、３１：ＣＰＵ、３２：システムメ
モリ、３３：ＰＣＩバス、３４：ＰＣＩインタフェース
内蔵コントローラ、３５：ＰＣＩ−内部バス間インタフ
ェース、３６，３７：ＤＭＡコントローラ、３６ａ，３
７ａ：ライトデータバッファ、３６ｂ，３７ｂ：リクエ
スト生成回路、３６ｃ，３７ｃ：リードデータバッフ
ァ、３６ｄ，３７ｄ：内部バスインタフェース、３８，
３９：回路モジュール、４０：内部バス。1: CPU, 1a: CPU bus, 2: system memory,
2a: memory bus, 3: AGP bus, 4: memory controller with built-in AGP target, 5: AGP master circuit,
5a: AGP master controller, 5b: AGP master write interface circuit ("AGP master write IF
Circuit)), 5c: AGP master request interface circuit (“AGP master request IF circuit”), 5c
d: AGP master read interface circuit (“AGP
Master read IF circuit "), 6, 7: DMA controller, 6a, 7a: write data buffer, 6b, 7b:
Request generation circuit, 6c, 7c: read data buffer, 8, 9: circuit module, 10: write data selection circuit, 10a to 10c: write data line, 11: request arbitration selection circuit, 11a to 11c: request line, 1
2: read data selection circuit, 12a to 12c: read data line, 13: graphic chip, 14: write data ID buffer, 14a, 15a: high priority ID memory, 14b, 15b: low priority ID memory, 21 to 21 24: DMA controller, 21
a to 24a: write data buffer, 21b to 24b:
Request generation circuits, 21c to 24c: read data buffer, 25 to 28: circuit modules (1) to (N),
30: semiconductor chip, 31: CPU, 32: system memory, 33: PCI bus, 34: controller with built-in PCI interface, 35: interface between PCI and internal bus, 36, 37: DMA controller, 36a, 3
7a: write data buffer; 36b, 37b: request generation circuit; 36c, 37c: read data buffer; 36d, 37d: internal bus interface;
39: circuit module, 40: internal bus.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 コマンドとデータを時間的に分離して転
送するコンピュータの外部バスを経由して複数の回路モ
ジュールを接続するコンピュータバスシステムであっ
て、上記外部バスと上記回路モジュールとの間で転送さ
れるコマンドを専用に伝送するリクエスト信号線と、上
記外部バスと上記回路モジュールとの間で転送されるリ
ードデータを専用に伝送するリードデータ信号線と、上
記外部バスと上記回路モジュールとの間で転送されるラ
イトデータを専用に伝送するライトデータ信号線、およ
び、上記リクエスト信号線と上記外部バスとの接続制御
を行うリクエストインタフェース手段と、上記リードデ
ータ信号線と上記外部バスとの接続制御を行うリードイ
ンタフェース手段と、上記ライトデータ信号線と上記外
部バスとの接続制御を行うライトインタフェース手段と
を有し、上記外部バスと上記複数の回路モジュールとの
間でのコマンドの発行とデータのリード動作およびライ
ト動作のそれぞれを個別に行うことを特徴とするコンピ
ュータバスシステム。1. A computer bus system for connecting a plurality of circuit modules via an external bus of a computer which transfers commands and data in a time-separated manner. A request signal line for exclusively transmitting a command to be transferred; a read data signal line for exclusively transmitting read data transferred between the external bus and the circuit module; and a read signal line for transmitting the read data exclusively between the external bus and the circuit module. A write data signal line for exclusively transmitting write data transferred between them, request interface means for controlling connection between the request signal line and the external bus, and connection between the read data signal line and the external bus Read interface means for controlling the connection between the write data signal line and the external bus; And a write interface unit for performing command issuance, data read operation and data write operation between the external bus and the plurality of circuit modules, respectively. 【請求項２】 請求項１に記載のコンピュータバスシス
テムであって、上記リクエスト信号線上でのバス調整を
行い、上記複数の回路モジュールからの各コマンドの
内、最優先のコマンドを選択して上記リクエスト信号線
を介して上記外部バスに転送するリクエスト調停選択手
段と、上記リードデータ信号線上でのバス調整を行い、
上記外部バスからのリードデータの転送先の回路モジュ
ールを上記複数の回路モジュールから選択し、該選択し
た回路モジュールに上記外部バスからのリードデータを
上記リードデータ信号線を介して転送するリードデータ
選択手段と、上記ライトデータ信号線上でのバス調整を
行い、上記外部バスに転送するライトデータを、上記複
数の回路モジュールからのライトデータから選択し、該
選択したライトデータを上記外部バスに上記ライトデー
タ信号線を介して転送するライトデータ選択手段とを設
けることを特徴とするコンピュータバスシステム。2. The computer bus system according to claim 1, wherein a bus adjustment on said request signal line is performed, and a highest priority command is selected from among the commands from said plurality of circuit modules. Request arbitration selection means for transferring to the external bus via a request signal line, and performing bus adjustment on the read data signal line;
A read data selection for selecting a circuit module to which read data is transferred from the external bus from the plurality of circuit modules, and transferring read data from the external bus to the selected circuit module via the read data signal line. Means for performing bus adjustment on the write data signal line, selecting write data to be transferred to the external bus from write data from the plurality of circuit modules, and writing the selected write data to the external bus. A computer bus system, comprising: write data selection means for transferring data via a data signal line. 【請求項３】 請求項２に記載のコンピュータバスシス
テムであって、上記リクエスト調停選択手段で受けたデ
ータのライト要求コマンドの発行元の回路モジュールの
識別情報を記録するライトデータ用ＩＤバッファ手段
と、上記リクエスト調停選択手段で受けたデータのリー
ド要求コマンドの発行元の回路モジュールの識別情報を
記録するリードデータ用ＩＤバッファ手段とを有し、上
記ライトデータ選択手段は、上記ライトデータ用ＩＤバ
ッファ手段の記録内容を参照して、上記外部バスから要
求されたライトデータの発行元の回路モジュールを判別
し、該判別した回路モジュールからのライトデータを選
択して上記外部バスに転送し、上記リードデータ選択手
段は、上記リードデータ用ＩＤバッファ手段の記録内容
を参照して、上記外部バスから上記リードデータ信号線
に出力されたリードデータの転送先の回路モジュールを
判別し、該判別した回路モジュールに上記リードデータ
を転送することを特徴とするコンピュータバスシステ
ム。3. The computer bus system according to claim 2, further comprising: write data ID buffer means for recording identification information of a circuit module which has issued a data write request command received by said request arbitration selection means. Read data ID buffer means for recording identification information of a circuit module which has issued a read request command for data received by the request arbitration selecting means, and wherein the write data selecting means comprises the write data ID buffer. With reference to the recorded contents of the means, the circuit module that issued the write data requested from the external bus is determined, the write data from the determined circuit module is selected and transferred to the external bus, and the read is performed. The data selection means refers to the recorded contents of the read data ID buffer means, and A computer bus system comprising: determining a circuit module to which read data output from a bus to the read data signal line is to be transferred; and transferring the read data to the determined circuit module. 【請求項４】 請求項３に記載のコンピュータバスシス
テムであって、上記外部バスはＡＧＰバスからなり、上
記ライトデータ用ＩＤバッファ手段に、上記ＡＧＰバス
からのハイプライオリティ転送の指定に対応して、上記
リクエスト調停選択手段で受けたデータのライト要求コ
マンドの発行元の回路モジュールの識別情報を記録する
ハイプライオリティ・ライトデータ用ＩＤメモリ手段
と、上記ＡＧＰバスからのロウプライオリティ転送の指
定に対応して、上記リクエスト調停選択手段で受けたデ
ータのライト要求コマンドの発行元の回路モジュールの
識別情報を記録するロウプライオリティ・ライトデータ
用ＩＤメモリ手段とを設け、上記リードデータ用ＩＤバ
ッファ手段に、上記ＡＧＰバスからのハイプライオリテ
ィ転送の指定に対応して、上記リクエスト調停選択手段
で受けたデータのリード要求コマンドの発行元の回路モ
ジュールの識別情報を記録するハイプライオリティ・リ
ードデータ用ＩＤメモリ手段と、上記ＡＧＰバスからの
ロウプライオリティ転送の指定に対応して、上記リクエ
スト調停選択手段で受けたデータのリード要求コマンド
の発行元の回路モジュールの識別情報を記録するロウプ
ライオリティ・リードデータ用ＩＤメモリ手段とを設
け、上記ＡＧＰバスから指定されるプライオリティに対
応して、上記ライトデータ選択手段は上記ライトデータ
用ＩＤバッファ手段における上記ハイプライオリティ・
ライトデータ用ＩＤメモリ手段と上記ロウプライオリテ
ィ・ライトデータ用ＩＤメモリ手段のいずれかを参照
し、上記リードデータ選択手段は上記リードデータ用Ｉ
Ｄバッファ手段における上記ハイプライオリティ・リー
ドデータ用ＩＤメモリ手段と上記ロウプライオリティ・
リードデータ用ＩＤメモリ手段のいずれかを参照するこ
とを特徴とするコンピュータバスシステム。4. The computer bus system according to claim 3, wherein said external bus comprises an AGP bus, and said write data ID buffer means is provided in response to designation of high priority transfer from said AGP bus. A high-priority write data ID memory for recording identification information of a circuit module that has issued a data write request command received by the request arbitration selecting means, and a low-priority transfer from the AGP bus. A low-priority write data ID memory means for recording identification information of a circuit module that has issued a data write request command received by the request arbitration selection means, and the read data ID buffer means Corresponds to the designation of high priority transfer from AGP bus A high-priority read data ID memory for recording identification information of a circuit module that has issued a data read request command received by the request arbitration selecting means, and a low-priority transfer designation from the AGP bus. A low-priority read data ID memory for recording identification information of a circuit module that has issued a data read request command received by the request arbitration selecting means; Correspondingly, the write data selection means is provided with the high priority data in the write data ID buffer means.
The read data selecting means refers to either the write data ID memory means or the low priority write data ID memory means, and the read data selecting means
The ID memory means for high priority read data in the D buffer means;
A computer bus system characterized by referring to one of read data ID memory means. 【請求項５】 請求項１から請求項４のいずれかに記載
のコンピュータバスシステムであって、上記複数の回路
モジュールを上記リクエスト信号線と上記リードデータ
信号線および上記ライトデータ信号線に接続制御するメ
モリコントローラに、それぞれ独立に動作する、上記回
路モジュールからのコマンドを上記リクエスト信号線に
出力するリクエスト生成手段と、上記回路モジュールか
らのライトデータを一時蓄積してから上記ライトデータ
信号線に出力するライトデータバッファ手段と、上記回
路モジュールからのリードデータを一時蓄積してから上
記ライトデータ信号線に出力するリードデータバッファ
手段とを設けたことを特徴とするコンピュータバスシス
テム。5. The computer bus system according to claim 1, wherein said plurality of circuit modules are connected to said request signal line, said read data signal line, and said write data signal line. Request generating means for independently outputting commands from the circuit module to the request signal line, and temporarily storing write data from the circuit module and outputting to the write data signal line And a read data buffer for temporarily storing read data from the circuit module and outputting the read data to the write data signal line.