JP2003116270A - 改良された可変電圧のcpu電圧調整装置 - Google Patents

改良された可変電圧のcpu電圧調整装置

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JP2003116270A
JP2003116270A JP2002212149A JP2002212149A JP2003116270A JP 2003116270 A JP2003116270 A JP 2003116270A JP 2002212149 A JP2002212149 A JP 2002212149A JP 2002212149 A JP2002212149 A JP 2002212149A JP 2003116270 A JP2003116270 A JP 2003116270A
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cpu
regulated
output
switching
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JP2002212149A
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Dan Kikinis
ダン・キキニス
Pascal Donier
パスカル・ドーニアー
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ELONEX TECHNOLOGIES Inc
Elonex IP Holdings Ltd
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ELONEX TECHNOLOGIES Inc
Elonex IP Holdings Ltd
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    • G05F1/46Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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    • GPHYSICS
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Abstract

(57)【要約】 (修正有) 【課題】手動調整改善、応答時間短縮を図ったCPUに
対する電圧調整のための改良された電圧調整装置を提供
する。 【解決手段】CPUは、電圧制御するためにフィードバ
ックループ電圧調整用係数を記憶する専用メモリーを備
える。電子的アクセス、電気的消去、プログラム可能な
専用メモリを備えたスイッチング電圧調整装置を構成し
ている。実施形態は従来例に対し、出力電圧調整を固体
抵抗ラダーと電子的アクセス可能な設定値記憶EEPR
OMより置換される。他では、CPUに対する割込ライ
ンの信号が監視され、極端に増加する電流を必要とする
CPUにより予測される活性度の早期警戒を行う。さら
に別の実施形態では、CPUへの入力電流サージを処理
するために使用されるキャパシタを減少または除去する
ための回路が設けられる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、デスクトップコン
ピュータおよびポータブルコンピュータのような汎用コ
ンピュータの分野に関し、特に中央処理装置(CPU)
および他のコンピュータ素子に対する調整された電力の
供給に関する。
【0002】
【従来の技術】コンピュータシステムに対する電源およ
び電力管理の発展において、多くの技術と同様に、新し
い概念および製品が新しい問題を生じ、時には旧い問題
が悪化している。コンピュータマザーボード上のCPU
への電力供給もそのような場合の1つである。
【0003】CPUはより高速でより強力になっている
ため、それらの負荷要求および全体の消費電力が増加し
ている。さらに、使用中のマイクロプロセッサおよびC
PUに対して必要とされる電圧を減少させる努力が為さ
れている。幾つかの市販のマイクロプロセッサでは従来
の5ボルトに代って3.3ボルトのような低い電圧が要
求されており、電圧調整の問題の重要度が増加してい
る。
【0004】高い電力、したがって高い電流および新型
のコンピュータ中で行われる処理速度によって新しいマ
イクロプロセッサにおける電圧調整はさらに重要なもの
となっている。高電力のマイクロプロセッサが直接処理
活性により突然付勢されると、時間に関して比較的高い
電流変化速度が生じて、過渡現象を避け、または管理す
るための適切な処置が採られなければ供給された電圧に
深刻な影響が生じる。
【0005】現在の技術では可変電圧のCPU電圧調整
装置には3つの基本的な構造が存在する。すなわち、 1.電源における調整装置。この構造は正確ではなく、
その交差調整は良好ではなく、ラインの損失は過大であ
る。
【0006】2.マザーボード上のライン調整装置。こ
れはコストの効率はよいが、効率は低く反応速度は貧弱
である。
【0007】3.マザーボード上のスイッチング調整装
置。これは効率は改善されるが、コストは高く、反応速
度は低いままである。
【0008】図1は、現在の技術における電圧調整装置
および二重電圧CPUを示している。電源(電源装置、
以下PSUという)は12ボルト及び5ボルトの出力を
供給する。5ボルトのCPUはPSUからの電力は直接
使用する。3.3ボルトのCPUは電圧調整装置によっ
て変換する必要がある。
【0009】現在の技術では、手動調整なしに得られる
最良の正確度は3%以上である。正確度を3%より小さ
くなるように改善しようとするとコストは許容できない
ような高価なものとなり、連続的な手動調整が必要とな
り、それはパーソナルコンピュータでは許容できない要
求である。
【0010】図3は現在の技術において使用されている
抵抗または電位差計を有するスイッチング電圧調整装置
チップの詳細を示している。
【0011】
【発明が解決しようとする課題】したがって、調整を改
善し、制御ライン損失を制御し、応答時間を短くし、ま
た効率を改善するためにCPUに対する電圧調整のため
の改良された装置および方法を提供することが必要とさ
れている。
【0012】
【課題を解決するための手段】本発明の好ましい実施形
態においては、スイッチング電圧調整位置(レギュレー
タ)はフィードバックループ電圧調整のための係数を記
憶するための電気的に消去可能なプログラム可能な読取
り専用メモリ(EEPROM、すなわちE2 )を備えて
いる。この係数はフィードバック係数について所望の値
が得られるまでレジスタ中に直列データ流をクロックで
取り込み、入力ラインによりEEPROM中にその値が
記憶されることにより調整される。
【0013】別の実施形態においては、従来の技術で使
用されていた調整電位差計(ポテンショメータ)は出力
電圧を調節するために外部EEPROMおよび抵抗ラダ
ーにより置換される。
【0014】種々の実施形態において、本発明による調
整装置はマザーボード上、マルチチップCPUパッケー
ジ中に構成され、また単一チップCPU中に集積され
る。また、電流サージを処理し、通常必要とされるキャ
パシタを減少または不要にするいくつかの構成も存在す
る。さらに、別の実施形態では電圧調整装置は本発明に
よる目覚まし機構に基づいた早期警戒信号を受信する。
【0015】本発明は、現在の技術において知られてい
るものに比較して効率が著しく改善され、急速に変化す
る環境における故障の確率を減少させることができる。
【0016】
【実施例】図2はフィードバックループ電圧調整のため
の係数を保持している電気的に消去可能なEPROM
(EEPROMすなわちE2 )を有するスイッチング電
圧調整装置を示す。電圧調整装置の出力値を調整するた
めに直列データ流は所望の値が得られるまでレジスタ中
にクロックで取込まれるようにできる。この点でその値
は図示されていないラインによってEEPROM中に記
憶されるようにできる。記憶された値は永久的に読取り
可能であり、必要ならば手動調整なしに再び容易に変更
可能である。
【0017】図4では出力電圧を調整する図3(従来技
術の)電位差計が外部EEPROMおよびR(抵抗)ラ
ダーにより置換されている。データおよびクロック値は
システムの初期化において入力される。この回路はCP
Uにとって選択の余地を残した(オプションの)電圧と
なるように同調可能であり、そこでそのようにEEPR
OMがプログラムされる。
【0018】この回路はマザーボード上またはマルチチ
ップCPUパッケージ中に構成されることができ、ある
いは単一チップCPU中に集積されることができる。C
PUがアイドル状態(典型的にミリアンペアの範囲内)
から活性状態(典型的にアンペアの範囲内)へ約100
nsで変化するとき生じる電流サージを処理するために
必要なキャパシタを減少または除去する幾つかの異なっ
た向上手段(エンハンスメント)がある。
【0019】図5は第1のエンハンスメント(強化)手
段を示している。電圧調整装置は目覚まし(ウェークア
ップ)機構に基づいた早期警報信号を受信する。すなわ
ち、CPUへの割込みライン(NMI,INT,SM
I)上の信号が感知され、いくつかの論理(例えばPA
L(プログラマブル代数論理))により結合される。そ
の結果、ラインはCPUによる差し迫った活性ないし動
作について極度に増加した電流の要求を伴うことの早期
警報信号を送信する。したがって電圧調整装置は、CP
Uの活性ないし動作を見込んで対策をとることができ
る。
【0020】第2および第3のエンハンスメント手段は
第1のエンハンスメント手段が適切なときに使用される
ことができる。
【0021】図6においては、エンハンスメント手段と
して分割されたCPUクロックで動作する同期デジタル
バック変換装置(Buck converter)が使用される。早期
警戒論理の適切な動作を可能にするために、CPUクロ
ック用分割装置も同様に同期がとられていなければなら
ない。
【0022】第3のエンハンスメント手段(図7参照)
はCPU立上がり時間に整合するようにスイッチング調
整装置およびインダクタの立上がり時間を遅らせるため
にEEPROMにより制御される一連のダミーキャパシ
タを使用する。
【0023】
【発明の効果】本発明の技術的範囲から逸脱することな
く多数の変形が存在することは当業者には明白であろ
う。例えば、本質的に同じ結果を生じるように回路素子
が配置されることのできる多数の方法が存在し、また同
様にIC素子が配置されることのできる多数の方法が存
在する。
【図面の簡単な説明】
【図1】現在の技術におけるCPU電圧調整装置のブロ
ック図である。
【図2】本発明の1実施形態によるCPU電圧調整装置
のブロック図である。
【図3】現在の技術で使用されている抵抗または電位差
計を備えたスイッチング電圧調整装置の概略図である。
【図4】外部EEPROM及び抵抗ラダーにより図3の
電圧調整装置の抵抗または電位差計を置換したCPU電
圧調整装置の概略図である。
【図5】目覚まし機構に基づいた早期警戒システムを示
す本発明の改善された実施形態のブロック図である。
【図6】同期デジタルバック変換器を使用する実施形態
を示す。
【図7】CPUの立上り時間に整合するための電圧調整
装置およびインダクタの立上り時間を遅らせるためのE
EPROMによって制御される一連のダミーキャパシタ
を有する実施形態を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パスカル・ドーニアー アメリカ合衆国、カリフォルニア州 94086、サニーベール、ノース・マーフィ ー・アベニュー 374 Fターム(参考) 5H730 AA14 AA15 AS01 AS05 AS19 BB13 BB57 DD04 EE08 EE13 FD01 FF09 FG05 FG25 XC07 XC12

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】汎用コンピュータ用の電圧調整された、単
    一チップの、マイクロプロセッサ応用装置であって、 CPUと、 電源から基準電圧にある電力の入力を受ける一次入力
    と、該CPU部分に接続された電圧調整された出力とを
    有し、それにより該CPU部分に調整された電圧を供給
    し、該一次入力と該電圧調整された出力との間に、該電
    圧調整された出力で電圧を制御するスイッチング電圧調
    整器と、 フィードバックループとを備え、 該フィードバックループは、フィードバックループ電圧
    調整用の係数を記憶する電気的に消去可能なプログラマ
    ブル読出し専用メモリ(EEPROM)と、該電圧調整
    された出力を調節するために所望値が得られるまで入力
    データ流がクロックで取り込まれるレジスタとを含んで
    おり、 該所望値は前記EEPROM内に係数として記憶されて
    いて、それにより、動作の際に該EEPROM内に記憶
    された係数が該フィードバックループで使用されて、該
    スイッチング電圧調整器出力が該電圧調整された出力の
    電圧レベルを調節するようにするマイクロプロセッサ応
    用装置。
  2. 【請求項2】前記スイッチング回路は同期デジタルバッ
    ク(Buck)変換器を備えている請求項1記載の装置。
  3. 【請求項3】さらに、前記電圧調整された出力と前記レ
    ジスタとの間に抵抗器ラダーを備えている請求項1記載
    の装置。
  4. 【請求項4】さらに、前記CPUの割込みライン上で信
    号を検知し、該CPUによる差し迫った動作が増加した
    電流を求めることになるとする警戒信号を該スイッチン
    グ電圧調整器に向けて送る目覚し手段を備えている請求
    項1記載の装置。
  5. 【請求項5】さらに、前記スイッチング回路と該電圧調
    整された出力との間に接続されたインダクタを含み、ま
    た、前記スイッチング回路はさらに前記バック変換器の
    出力間に並列に接続された一連のキャパシタンスを含
    み、出力が前記係数によって制御されて該スイッチング
    電圧調整器と該インダクタとの立上り時間を該CPUの
    立上り時間と整合するように遅くするよう制御される請
    求項2記載の装置。
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