JP2003100872A - Pass transistor logic circuit - Google Patents
Pass transistor logic circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、パストランジスタ
論理回路に関し、特に、スイッチ回路の新規なレイアウ
トを有するパストランジスタ論理回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pass transistor logic circuit, and more particularly to a pass transistor logic circuit having a novel layout of switch circuits.
【０００２】[0002]
【従来の技術】論理回路の一種であるパストランジスタ
論理は、ＭＯＳトランジスタを入力信号の選択スイッチ
として用いることで論理を構成するものである。特に、
Ｎ型ＭＯＳトランジスタを選択スイッチに用いる場合、
もっとも普及しているＣＭＯＳ論理に比べ、より少数の
トランジスタで同機能の論理回路を実現できる。このた
め、パストランジスタ論理によれば、チップ面積や消費
電力を低減することができ、更には動作速度を向上させ
ることも可能である。2. Description of the Related Art A pass transistor logic, which is a type of logic circuit, is constructed by using a MOS transistor as a selection switch for an input signal. In particular,
When using an N-type MOS transistor for the selection switch,
A logic circuit having the same function can be realized with a smaller number of transistors than the most popular CMOS logic. Therefore, according to the pass transistor logic, the chip area and power consumption can be reduced, and further, the operating speed can be improved.
【０００３】パストランジスタ論理の特徴や回路例につ
いては、「低電力ＬＳＩの技術白書（日経マイクロデバ
イス編、日経ＢＰ社）」の第９８頁に記載されている。The features and circuit examples of the pass transistor logic are described on page 98 of "Technical White Paper on Low-Power LSI (Nikkei Microdevices Edition, Nikkei BP)".
【０００４】パストランジスタ論理を容易に実現するこ
とができる手法として、二分決定グラフ（ＢＤＤ：Ｂｉ
ｎａｒｙ Ｄｅｃｉｓｉｏｎ Ｄｉａｇｒａｍ）を用いた
回路が注目されている。二分決定グラフ（以下、「ＢＤ
Ｄグラフ」と称する。）は、論理関数をグラフ的に表現
したものであり、計算機を用いた論理回路の設計に極め
て重要である。ＢＤＤグラフは、例えば「論理回路−ス
イッチング回路理論」（笹尾勤、近代科学社）」の第４
５頁に説明されている。A binary decision graph (BDD: Bi) is a method for easily realizing the pass transistor logic.
A circuit using a narrow decision diagram has been receiving attention. Binary decision graph (hereinafter “BD
D graph ". ) Is a graphical representation of a logic function, and is extremely important for designing a logic circuit using a computer. The BDD graph is, for example, No. 4 of "Logic circuit-switching circuit theory" (Taku Sasao, Modern Science Company)
It is explained on page 5.
【０００５】以下、図面を参照しながら、ＢＤＤグラフ
とＢＤＤグラフを用いたパストランジスタ論理回路を説
明する。A BDD graph and a pass transistor logic circuit using the BDD graph will be described below with reference to the drawings.
【０００６】図３（ａ）は、「論理式Ｆ１＝Ａ＋Ｂ＋
Ｃ」を表すＢＤＤグラフである。図示されているＢＤＤ
グラフは、複数の接点と、各競接点を結ぶブランチとか
ら構成されており、１つの始点１と、２つの終点２およ
び３とを有している。ＢＤＤグラフの各節点４には、入
力変数Ａ、Ｂ、およびＣが割り当てられている。FIG. 3A shows "logical expression F1 = A + B +.
It is a BDD graph showing "C". BDD shown
The graph is composed of a plurality of contact points and a branch connecting each race contact point, and has one start point 1 and two end points 2 and 3. Input variables A, B, and C are assigned to each node 4 of the BDD graph.
【０００７】入力変数Ａ、Ｂ、およびＣの値が与えられ
ると、ＢＤＤグラフの始点１から下向きに節点４をたど
ることによって、与えられた入力変数値を論理式Ｆ１に
代入した場合の論理出力値が求められる。以下、このこ
とをより具体的に説明する。When the values of the input variables A, B, and C are given, the node 4 is traced downward from the starting point 1 of the BDD graph to obtain a logical output when the given input variable value is substituted into the logical expression F1. Value is required. Hereinafter, this will be described more specifically.
【０００８】各節点４からは、その節点４に割り当てら
れた入力変数の値に対応して２つのブランチ５および６
が下方に延びている。例えば、入力変数Ｃが割り当てら
れている最初の節点４からは、左下に「０」のブランチ
５が延び、右下に「１」のブランチ６が延びている。入
力変数Ｃの値が「０」ならば、０ブランチ５をたどり、
入力変数Ｃの値が「１」ならば、１ブランチ６をたど
る。次の節点４でも、同様の処理が行われる。From each node 4, there are two branches 5 and 6 corresponding to the value of the input variable assigned to that node 4.
Extends downward. For example, from the first node 4 to which the input variable C is assigned, the branch 5 of "0" extends to the lower left and the branch 6 of "1" extends to the lower right. If the value of the input variable C is “0”, follow the 0 branch 5,
If the value of the input variable C is "1", one branch 6 is followed. Similar processing is performed at the next node 4, too.
【０００９】このように、各節点４に対して入力変数の
値が与えられると、始点１から終点２または終点３へつ
ながる１つのパスが決定されることになる。パスの終わ
りが「０」の終点（終点２）ならば、論理出力値は
「０」であり、パスの終わりが「１」の終点（終点３）
ならば論理出力値は「１」である。In this way, when the value of the input variable is given to each node 4, one path connecting from the start point 1 to the end point 2 or the end point 3 is determined. If the end of the path is the end point of "0" (end point 2), the logical output value is "0", and the end of the path is the end point of "1" (end point 3).
Then, the logical output value is "1".
【００１０】図３（ｂ）は、図３（ａ）のＢＤＤグラフ
に対応するパストランジスタ論理回路の一例を示してい
る。FIG. 3B shows an example of a pass transistor logic circuit corresponding to the BDD graph of FIG.
【００１１】図示されているパストランジスタ論理回路
においては、Ｎ型ＭＯＳトランジスタ１３および１４が
スイッチング素子として機能し、ＢＤＤグラフの各節点
４に対応する。ＢＤＤグラフの始点１にはパストランジ
スタ回路の論理出力Ｆ１が対応している。また、ＢＤＤ
グラフの「０」の終点２には上記回路のＧＮＤ端子が対
応し、ＢＤＤグラフの「１」の終点３には上記回路の電
源電圧端子が対応している。In the illustrated pass-transistor logic circuit, N-type MOS transistors 13 and 14 function as switching elements and correspond to each node 4 in the BDD graph. The logical output F1 of the pass transistor circuit corresponds to the start point 1 of the BDD graph. Also, BDD
The terminal 2 of "0" in the graph corresponds to the GND terminal of the circuit, and the terminal 3 of "1" in the BDD graph corresponds to the power supply voltage terminal of the circuit.
【００１２】図３（ｄ）は、パストランジスタ回路の他
の例を示している。この回路は、図３（ｂ）の回路か
ら、入力変数Ａに対応する論理素子を削除したものであ
る。図３（ｄ）の回路に対応するＢＤＤグラフを図３
（ｃ）に示す。FIG. 3D shows another example of the pass transistor circuit. This circuit is obtained by deleting the logic element corresponding to the input variable A from the circuit of FIG. A BDD graph corresponding to the circuit of FIG.
It shows in (c).
【００１３】図４（ａ）は、Ｆ１と、Ｆ１の反転論理
（＊Ｆ１）とを出力するＢＤＤグラフを示している。図
４（ｂ）は、「論理式Ｆ２＝Ａ＋Ｂ＋Ｃ＋Ｄ」に関する
ＢＤＤグラフを示している。FIG. 4A shows a BDD graph that outputs F1 and the inverted logic (* F1) of F1. FIG. 4B shows a BDD graph relating to “logical expression F2 = A + B + C + D”.
【００１４】図３および図４に示すように、パストラン
ジスタ論理回路には、トランジスタがソース／ドレイン
を介して環状に接続された回路部分７〜１０が複数個含
まれている。従って、これらの回路部分７〜１０のレイ
アウト面積を小さくすることができれば、パストランジ
スタ回路全体のレイアウト面積を小さくすることができ
る。As shown in FIGS. 3 and 4, the pass transistor logic circuit includes a plurality of circuit portions 7 to 10 in which transistors are annularly connected via source / drain. Therefore, if the layout area of these circuit portions 7 to 10 can be reduced, the layout area of the entire pass transistor circuit can be reduced.
【００１５】上記の回路部分７〜１０の構成は、図２
（ａ）の回路構成と等価である。図２（ａ）から明らか
なように、４つのＭＯＳトランジスタが環状に接続され
ている。上記の回路を実現するために用いられる不純物
拡散領域およびゲート配線は、典型的には、図２（ｂ）
に示すレイアウトを有している。図示される不純物拡散
領域は、半導体基板の表面に形成された不純物拡散領域
か、または、絶縁性表面を有する基板上に堆積されたア
イランド状半導体薄膜パターンである。The configuration of the above-mentioned circuit parts 7 to 10 is shown in FIG.
It is equivalent to the circuit configuration of (a). As is clear from FIG. 2A, four MOS transistors are connected in a ring. The impurity diffusion region and gate wiring used to realize the above circuit are typically shown in FIG.
It has the layout shown in. The illustrated impurity diffusion region is an impurity diffusion region formed on the surface of a semiconductor substrate or an island-shaped semiconductor thin film pattern deposited on a substrate having an insulating surface.
【００１６】上記の不純物拡散領域は、図２（ｃ）に示
すような配線によって接続され、図２（ａ）の回路が構
成される。The above impurity diffusion regions are connected by the wiring as shown in FIG. 2 (c) to form the circuit of FIG. 2 (a).
【００１７】図２（ａ）の回路は、ＢＤＤのノード単位
で２つのグループに分割される。第１のグループは、Ｎ
型ＭＯＳトランジスタＴＲ５およびＴＲ６を含んでお
り、第２のグループは、Ｎ型ＭＯＳトランジスタＴＲ７
およびＴＲ８を含んでいる。The circuit of FIG. 2A is divided into two groups for each BDD node. The first group is N
The second group includes N-type MOS transistors TR7 and TR6.
And TR8 are included.
【００１８】図２（ｂ）からわかるように、各グループ
には、それぞれ、別の不純物拡散領域が割り当てられて
いる。具体的には、第１のグループには、第１の不純物
拡散領域が割り当てられ、第１のグループに属するＮ型
ＭＯＳトランジスタＴＲ５およびＴＲ６のソース領域と
ドレイン領域とが第１の不純物拡散領域内に形成されて
いる。一方、第２のグループには、第２の不純物拡散領
域が割り当てられ、第２のグループに属するＮ型ＭＯＳ
トランジスタＴＲ７およびＴＲ８のソース領域とドレイ
ン領域とが第２の不純物拡散領域内に形成されている。As can be seen from FIG. 2B, another impurity diffusion region is assigned to each group. Specifically, a first impurity diffusion region is assigned to the first group, and the source region and drain region of N-type MOS transistors TR5 and TR6 belonging to the first group are within the first impurity diffusion region. Is formed in. On the other hand, the second impurity diffusion region is assigned to the second group, and the N-type MOS belonging to the second group is
The source region and the drain region of the transistors TR7 and TR8 are formed in the second impurity diffusion region.
【００１９】各トランジスタＴＲ５〜ＴＲ８のチャネル
領域は、不純物拡散領域においてゲート配線の下方に位
置している。２つのゲート配線に挟まれた領域では、両
側に位置する２つのトランジスタによってソース／ドレ
イン領域が共有されている。The channel regions of the transistors TR5 to TR8 are located below the gate wiring in the impurity diffusion region. In the region sandwiched by the two gate wirings, the source / drain regions are shared by the two transistors located on both sides.
【００２０】[0020]
【発明が解決しようとする課題】上記のレイアウトを有
するパストランジスタ論理回路では、図２（ｂ）に示す
ように、２つのトランジスタで不純物拡散領域を効率的
に利用するため、ＭＯＳトランジスタ１つあたりの占有
面積は小さくできる。In the pass transistor logic circuit having the above layout, as shown in FIG. 2B, since the impurity diffusion region is efficiently used by the two transistors, one MOS transistor is required. The occupying area can be reduced.
【００２１】しかし、４つのＭＯＳトランジスタが環状
に接続されるため、図２（ｃ）に示すように、相互接続
配線の経路が複雑になり、回路全体の面積は小さくなら
ないことがある。回路全体のレイアウト面積の増加は、
製造コストや消費電力の増大を招くため、できる限り避
けなければならない。However, since the four MOS transistors are connected in a ring, as shown in FIG. 2 (c), the path of the interconnection wiring becomes complicated and the area of the entire circuit may not be reduced. The increase in the layout area of the entire circuit is
Since it causes an increase in manufacturing cost and power consumption, it should be avoided as much as possible.
【００２２】本発明はかかる諸点に鑑みてなされたもの
であり、その主な目的は、信号の配線経路の複雑度を下
げ、レイアウト面積を小さくすることが可能なパストラ
ンジスタ論理回路を提供することにある。The present invention has been made in view of the above points, and its main object is to provide a pass transistor logic circuit capable of reducing the complexity of a signal wiring path and reducing the layout area. It is in.
【００２３】[0023]
【課題を解決するための手段】パストランジスタ論理回
路は、スイッチング素子のチャネル領域を含む複数の不
純物拡散領域と、前記不純物拡散領域を介して環状に接
続された複数のスイッチング素子とを備えたパストラン
ジスタ論理回路であって、前記複数の不純物拡散領域の
各々の一端が回路の入力端子として機能し、前記複数の
不純物拡散領域の各々の他端が回路の出力端子として機
能する。A pass transistor logic circuit is provided with a plurality of impurity diffusion regions including a channel region of a switching element, and a plurality of switching elements annularly connected via the impurity diffusion region. In the transistor logic circuit, one end of each of the plurality of impurity diffusion regions functions as an input terminal of the circuit, and the other end of each of the plurality of impurity diffusion regions functions as an output terminal of the circuit.
【００２４】好ましい実施形態においては、前記スイッ
チング素子の数が４個以上である。In a preferred embodiment, the number of the switching elements is 4 or more.
【００２５】好ましい実施形態において、前記複数のス
イッチ素子を接続する導電部分の電位は、前記入力端子
または前記出力端子の電位に等しい。In a preferred embodiment, the potential of the conductive portion connecting the plurality of switch elements is equal to the potential of the input terminal or the output terminal.
【００２６】好ましい実施形態において、前記入力端子
および前記出力端子が交互に配置され、相互に接続され
ている。In a preferred embodiment, the input terminals and the output terminals are alternately arranged and connected to each other.
【００２７】好ましい実施形態において、前記スイッチ
ング素子は、前記不純物拡散領域に形成されたソース領
域およびドレイン領域を有するＭＯＳトランジスタであ
る。In a preferred embodiment, the switching element is a MOS transistor having a source region and a drain region formed in the impurity diffusion region.
【００２８】好ましい実施形態において、前記スイッチ
ング素子は、Ｎ型ＭＯＳトランジスタである。In a preferred embodiment, the switching element is an N-type MOS transistor.
【００２９】好ましい実施形態において、前記スイッチ
ング素子は、Ｐ型ＭＯＳトランジスタである。In a preferred embodiment, the switching element is a P-type MOS transistor.
【００３０】好ましい実施形態において、前記スイッチ
ング素子は、ＣＭＯＳ伝送ゲートである。In a preferred embodiment, the switching element is a CMOS transmission gate.
【００３１】本発明によるパストランジスタ論理回路
は、ＭＯＳトランジスタのソース領域、チャネル領域お
よびドレイン領域を規定する複数の不純物拡散領域と、
前記不純物拡散領域に形成されたソース領域およびドレ
イン領域を介して環状に接続された複数のＭＯＳトラン
ジスタとを備えたパストランジスタ論理回路であって、
前記複数の不純物拡散領域の各々の一端が回路の入力端
子として機能し、前記複数の不純物拡散領域の各々の他
端が回路の出力端子として機能する。A pass transistor logic circuit according to the present invention comprises a plurality of impurity diffusion regions defining a source region, a channel region and a drain region of a MOS transistor,
A pass transistor logic circuit comprising: a plurality of MOS transistors annularly connected via a source region and a drain region formed in the impurity diffusion region,
One end of each of the plurality of impurity diffusion regions functions as an input terminal of the circuit, and the other end of each of the plurality of impurity diffusion regions functions as an output terminal of the circuit.
【００３２】本発明によるパストランジスタ論理回路
は、ソースおよびドレインを介して環状に接続された複
数のＭＯＳトランジスタを含むパストランジスタ回路で
あって、前記ＭＯＳトランジスタの不純物拡散領域の一
端が回路の入力端子として機能し、前記不純物拡散領域
の他端が回路の出力端子として機能する。A pass-transistor logic circuit according to the present invention is a pass-transistor circuit including a plurality of MOS transistors connected in a loop via a source and a drain, and one end of an impurity diffusion region of the MOS transistor is an input terminal of the circuit. And the other end of the impurity diffusion region functions as an output terminal of the circuit.
【００３３】本発明によるパストランジスタ論理回路
は、各々が入力部、出力部、および制御部を有する複数
の３端子型スイッチング素子を備えたパストランジスタ
論理回路であって、前記複数の３端子型スイッチンング
素子は、第１のスイッチング素子、第２のスイッチング
素子、第３のスイッチング素子、および第４のスイッチ
ング素子を含み、第２から第４のスイッチング素子は、
前記第１のスイッチング素子の入力部と出力部とを結ぶ
第１の直線から離れ、前記第１の直線に平行な第２の直
線上にこの順序で配列されており、前記第１のスイッチ
ング素子の出力部は、前記第２のスイッチング素子の出
力部と接続され、前記第２のスイッチング素子の入力部
は、前記第３のスイッチング素子の入力部と接続され、
前記第３のスイッチング素子の出力部は、前記第４のス
イッチング素子の出力部と接続され、前記第４のスイッ
チング素子の入力部は、前記第１のスイッチング素子の
入力部と接続され、前記第１のスイッチング素子の制御
部は、前記第３のスイッチング素子の制御部と接続さ
れ、前記第２のスイッチング素子の制御部は、前記第４
のスイッチング素子の制御部と接続されている。A pass-transistor logic circuit according to the present invention is a pass-transistor logic circuit including a plurality of three-terminal type switching elements each having an input section, an output section, and a control section. The ring element includes a first switching element, a second switching element, a third switching element, and a fourth switching element, and the second to fourth switching elements are
The first switching element is arranged in this order on a second straight line parallel to the first straight line, apart from the first straight line connecting the input part and the output part of the first switching element. An output part of the second switching element is connected to an output part of the second switching element, an input part of the second switching element is connected to an input part of the third switching element,
The output section of the third switching element is connected to the output section of the fourth switching element, the input section of the fourth switching element is connected to the input section of the first switching element, and The control unit of the first switching element is connected to the control unit of the third switching element, and the control unit of the second switching element is connected to the fourth switching element.
Is connected to the control unit of the switching element.
【００３４】本発明による表示そ内は、上記いずれかの
パストランジスタ論理回路を備えていることを特徴とす
る。The display according to the present invention is characterized by including any one of the above pass transistor logic circuits.
【００３５】[0035]
【発明の実施の形態】図１（ａ）〜（ｃ）を参照しなが
ら、本発明によるパストランジスタ論理回路の実施形態
の主要部構成を説明する。BEST MODE FOR CARRYING OUT THE INVENTION With reference to FIGS. 1 (a) to 1 (c), a main part configuration of an embodiment of a pass transistor logic circuit according to the present invention will be described.
【００３６】図１（ａ）は、本実施形態におけるパスト
ランジスタ論理回路に含まれる主要な回路構成を示して
おり、図２（ａ）に対応している。図１（ｂ）は、図１
（ａ）の回路部分を構成する４個のＮ型ＭＯＳトランジ
スタの不純物拡散領域およびゲート配線のレイアウトを
示している。図１（ｃ）は、不純物拡散領域のレイアウ
トに加えて、上記ＭＯＳトランジスタを相互接続する配
線のレイアウトをも示している。FIG. 1A shows the main circuit configuration included in the pass transistor logic circuit of this embodiment, and corresponds to FIG. 2A. FIG. 1B is the same as FIG.
The layout of the impurity diffusion regions and gate wirings of the four N-type MOS transistors forming the circuit portion of (a) is shown. FIG. 1C shows a layout of wirings interconnecting the MOS transistors in addition to the layout of the impurity diffusion regions.
【００３７】本実施形態では、図１（ａ）に示される環
状に接続される４個のＮ型ＭＯＳトランジスタを２つの
グループに分割する。このとき、各グループの一端が入
力信号を受け取る入力端子として機能し、他端が出力信
号を受け取る出力端子として機能するようにする分割す
る。具体的には、ＭＯＳトランジスタＴＲ１をグループ
１に割り当て、ＭＯＳトランジスタＴＲ２、ＴＲ３、お
よびＴＲ４をグループ２に割り当てる。そして、グルー
プ１に属するＭＯＳトランジスタＴＲ１の不純物拡散領
域の一端を入力端子ｉｎ１として機能させ、その不純物
拡散領域の他端を出力端子ｏｕｔ１として機能させる。
グループ２では、３つのＭＯＳトランジスタＴＲ２、Ｔ
Ｒ３、およびＴＲ４に共有される不純物拡散領域を設
け、この不純物拡散領域の一端を入力端子ｉｎ１として
機能させ、その不純物拡散領域の他端を出力端子ｏｕｔ
１として機能させる。In this embodiment, the four N-type MOS transistors connected in a loop shown in FIG. 1A are divided into two groups. At this time, one end of each group functions as an input terminal that receives an input signal, and the other end functions as an output terminal that receives an output signal. Specifically, the MOS transistor TR1 is assigned to group 1, and the MOS transistors TR2, TR3, and TR4 are assigned to group 2. Then, one end of the impurity diffusion region of the MOS transistor TR1 belonging to the group 1 is made to function as the input terminal in1, and the other end of the impurity diffusion region is made to function as the output terminal out1.
In group 2, three MOS transistors TR2, T
An impurity diffusion region shared by R3 and TR4 is provided, one end of this impurity diffusion region is made to function as the input terminal in1, and the other end of the impurity diffusion region is output terminal out.
Make it function as 1.
【００３８】次に、図１（ｃ）の回路の接続をより詳述
する。Next, the connection of the circuit of FIG. 1C will be described in more detail.
【００３９】まず、３つのＭＯＳトランジスタＴＲ２〜
４は、ＭＯＳトランジスタＴＲ１の入力部と出力部とを
結ぶ第１の直線から離れ、第１の直線に平行な第２の直
線上にこの順序で配列されている。ここで、各ＭＯＳト
ランジスタの入力部および出力部は、そのＭＯＳトラン
ジスタのソース／ドレインである。First, three MOS transistors TR2.about.
4 are arranged in this order on a second straight line parallel to the first straight line, apart from the first straight line connecting the input part and the output part of the MOS transistor TR1. Here, the input part and the output part of each MOS transistor are the source / drain of that MOS transistor.
【００４０】第１のＭＯＳトランジスタＴＲ１の出力部
は、第２のＭＯＳトランジスタＴＲ２の出力部と接続さ
れ、第２のＭＯＳトランジスタＴＲ２の入力部は、第３
のＭＯＳトランジスタＴＲ３の入力部と接続されてい
る。また、第３のＭＯＳトランジスタＴＲ３の出力部
は、第４のＭＯＳトランジスタＴＲ４の出力部と接続さ
れ、第４のＭＯＳトランジスタＴＲ４の入力部は、第１
のＭＯＳトランジスタＴＲ１の入力部と接続されてい
る。The output section of the first MOS transistor TR1 is connected to the output section of the second MOS transistor TR2, and the input section of the second MOS transistor TR2 is the third section.
Is connected to the input part of the MOS transistor TR3. The output of the third MOS transistor TR3 is connected to the output of the fourth MOS transistor TR4, and the input of the fourth MOS transistor TR4 is the first
Is connected to the input part of the MOS transistor TR1.
【００４１】更に、第１のＭＯＳトランジスタＴＲ１の
制御部（ゲート）は、第３のＭＯＳトランジスタＴＲ３
の制御部（ゲート）と接続され、第２のＭＯＳトランジ
スタＴＲ２の制御部（ゲート）は、第４のＭＯＳトラン
ジスタＴＲ４の制御部（ゲート）と接続されている。Further, the control portion (gate) of the first MOS transistor TR1 is the third MOS transistor TR3.
Is connected to the control unit (gate) of the second MOS transistor TR2, and the control unit (gate) of the second MOS transistor TR2 is connected to the control unit (gate) of the fourth MOS transistor TR4.
【００４２】本実施形態のレイアウトによれば、図２
（ｂ）に示す従来のレイアウトに比べて、１つのトラジ
スタのソースまたはドレイン領域の長さだけ、回路部分
の横方向サイズが大きくなっている（図１（ｂ））。し
かし、図１（ｃ）に示されるように、回路部分の入力端
子ｉｎ１および出力端子ｏｕｔ１が、それぞれ、回路部
分の左右に配置されているため、配線経路が単純にな
り、相互接続配線が占める面積を低減することができ
る。According to the layout of this embodiment, FIG.
Compared with the conventional layout shown in (b), the lateral size of the circuit portion is increased by the length of the source or drain region of one transistor (FIG. 1 (b)). However, as shown in FIG. 1C, since the input terminal in1 and the output terminal out1 of the circuit portion are respectively arranged on the left and right of the circuit portion, the wiring route is simplified and the interconnection wiring occupies. The area can be reduced.
【００４３】また、１つの不純物拡散領域が３つのＭＯ
Ｓトランジスタに割り当てられており、トランジスタ毎
に拡散領域が分離される必要がない。これは、同一直線
上に配列された３つのＭＯＳトランジスタのうちの隣接
するＭＯＳトランジスタのソース／ドレインが入力部
（入力端子）または出力部（出力端子）として同電位を
有するようにレイアウトされているためである。このよ
うに、複数のＭＯＳトランジスタに１つの不純物拡散領
域が割り当てられる結果、レイアウト面積が更に縮小さ
れる。Further, one impurity diffusion region has three MOs.
It is assigned to the S-transistor, and it is not necessary to separate the diffusion region for each transistor. It is laid out so that the source / drain of adjacent MOS transistors among the three MOS transistors arranged on the same straight line have the same potential as an input section (input terminal) or an output section (output terminal). This is because. In this way, one impurity diffusion region is assigned to the plurality of MOS transistors, and as a result, the layout area is further reduced.
【００４４】なお、本明細書における「不純物拡散領
域」は、半導体基板または半導体層の表面に選択的に形
成された活性領域（素子分離領域で囲まれたトランジス
タ形成領域）を含むことはもちろんのこと、薄膜トラン
ジスタ（ＴＦＴ）のためにアイランド状にパターニング
された半導体薄膜を含むものとする。上記不純物拡散領
域が半導体薄膜である場合、ガラスやプラスチックなど
の絶縁性基板上に好適に形成され得る。The "impurity diffusion region" in this specification naturally includes an active region (a transistor formation region surrounded by an element isolation region) selectively formed on the surface of a semiconductor substrate or a semiconductor layer. That is, a semiconductor thin film patterned in an island shape for a thin film transistor (TFT) is included. When the impurity diffusion region is a semiconductor thin film, it can be suitably formed on an insulating substrate such as glass or plastic.
【００４５】不純物拡散領域の所定部分には、比較的高
い濃度に不純物（ドーパント）が導入され、ソースまた
はドレイン領域として機能することとなる。また、ソー
ス／ドレイン領域の間に位置するチャネル領域には、通
常、比較的低い濃度に不純物が導入され、閾値電位が調
節される（チャネルドープ）。Impurities (dopants) are introduced into a predetermined portion of the impurity diffusion region at a relatively high concentration to function as a source or drain region. Further, an impurity is usually introduced into the channel region located between the source / drain regions at a relatively low concentration to adjust the threshold potential (channel doping).
【００４６】（実施形態２）次に、図４（ａ）に示すＢ
ＤＤグラフを実現するパストランジスタ論理回路（３入
力ＸＯＲ回路）の好ましいレイアウト例を説明する。(Embodiment 2) Next, B shown in FIG.
A preferred layout example of the pass transistor logic circuit (3-input XOR circuit) that realizes the DD graph will be described.
【００４７】本実施形態のパストランジスタ回路によれ
ば、ＭＯＳトランジスタ用の不純物拡散領域の一端が入
力端子として機能し、他端が出力端子として機能する。
このため、論理回路１１のレイアウトを設計する場合、
回路部分９のレイアウトの入力部と、回路部分７のレイ
アウトの出力部とを、１つの不純物拡散領域によって実
現できるため、回路全体のレイアウト面積を更に低減で
きる。According to the pass transistor circuit of this embodiment, one end of the impurity diffusion region for the MOS transistor functions as an input terminal and the other end functions as an output terminal.
Therefore, when designing the layout of the logic circuit 11,
Since the input portion of the layout of the circuit portion 9 and the output portion of the layout of the circuit portion 7 can be realized by one impurity diffusion region, the layout area of the entire circuit can be further reduced.
【００４８】図５（ａ）は、本実施形態のＭＯＳトラン
ジスタ部分のレイアウトを示し、図５（ｂ）は、相互接
続配線のレイアウトも示している。本実施形態は、図１
の回路部分が２個接続された構成を有している。このよ
うな回路構成は、図４（ａ）に示されるＢＤＤグラフを
実現することができる。FIG. 5A shows the layout of the MOS transistor portion of this embodiment, and FIG. 5B also shows the layout of the interconnection wiring. This embodiment is shown in FIG.
2 has a configuration in which two circuit parts are connected. Such a circuit configuration can realize the BDD graph shown in FIG.
【００４９】図５（ａ）および（ｂ）に示されるよう
に、本実施形態の論理回路は、図中左に位置する第１の
回路部分と、右に位置する第２の回路部分とを備えてお
り、第１の回路部分の出力端子（ｏｕｔ１、ｏｕｔ２）
が第２の回路部分の入力端子（ｉｎ１、ｉｎ２）に接続
されている。第１および第２の回路部分の各々は、図１
（ａ）および（ｂ）に示す回路部分の構成と同様の構成
を有している。As shown in FIGS. 5A and 5B, the logic circuit of this embodiment has a first circuit portion located on the left and a second circuit portion located on the right in the figure. The output terminals of the first circuit portion (out1, out2)
Are connected to the input terminals (in1, in2) of the second circuit portion. Each of the first and second circuit portions is shown in FIG.
It has the same configuration as the configuration of the circuit portion shown in (a) and (b).
【００５０】各回路部分に含まれるトランジスタは、２
つのグルーブに分けられており、第２グールプに属する
トランジスタは、第１および第２の回路部分に共有され
る不純物拡散領域中にソース、ドレイン、およびチャネ
ル領域を有している。言い換えると、第１の回路の第２
グループに含まれるトランジスタ、および、第２の回路
の第２グループに含まれるトランジスタは、１つの不純
物拡散領域に形成されている。これに対し、第１の回路
の第１グループに含まれるトランジスタ、および、第２
の回路の第１グループに含まれるトランジスタは、それ
ぞれ、分離された２つの不純物拡散領域に形成されてい
る。The number of transistors included in each circuit portion is 2
The transistor, which is divided into two grooves and belongs to the second group, has a source, a drain, and a channel region in the impurity diffusion region shared by the first and second circuit portions. In other words, the second of the first circuit
The transistors included in the group and the transistors included in the second group of the second circuit are formed in one impurity diffusion region. On the other hand, the transistors included in the first group of the first circuit and the second group of transistors
Each of the transistors included in the first group of the circuit is formed in two separated impurity diffusion regions.
【００５１】なお、第２グループの不純物拡散領域は、
第１の回路部分と第２の回路部分との間で分離されてい
てもよい。ただし、第１の回路部分と第２の回路部分と
の間で第２グループの不純物拡散領域が連続している方
がレイアウト面積の減少という観点から好ましい。The impurity diffusion regions of the second group are
There may be a separation between the first circuit portion and the second circuit portion. However, it is preferable that the impurity diffusion regions of the second group are continuous between the first circuit portion and the second circuit portion from the viewpoint of reducing the layout area.
【００５２】比較のため、図６（ａ）および（ｂ）に、
従来技術による対応回路部分のレイアウトを示す。For comparison, FIGS. 6A and 6B show
The layout of the corresponding circuit part by a prior art is shown.
【００５３】図５（ｂ）および図６（ｂ）を比較するこ
とにより、本実施形態のレイアウト面積が従来例のレイ
アウト面積よりも縮小していることが明らかである。By comparing FIGS. 5B and 6B, it is clear that the layout area of this embodiment is smaller than the layout area of the conventional example.
【００５４】（実施形態３）図７を参照しながら、本発
明によるパストランジスタ論理回路の第３の実施形態を
説明する。図７は、本実施形態のパストランジスタ論理
回路の主要回路部分のレイアウトを示している。本実施
形態の論理回路は、図１の回路部分が３個接続された構
成を有している。このような回路構成は、図４（ｂ）に
示されるＢＤＤグラフ（４入力ＸＯＲ回路に相当）を実
現することができる。(Third Embodiment) A third embodiment of the pass transistor logic circuit according to the present invention will be described with reference to FIG. FIG. 7 shows the layout of the main circuit portion of the pass transistor logic circuit of this embodiment. The logic circuit of this embodiment has a configuration in which three circuit parts of FIG. 1 are connected. Such a circuit configuration can realize the BDD graph (corresponding to a 4-input XOR circuit) shown in FIG. 4B.
【００５５】図７に示されるように、本実施形態の論理
回路は、図中左に位置する第１の回路部分と、中央に位
置する第２の回路部分と、右に位置する第３の回路部分
とを備えており、第１の回路部分の出力端子（ｏｕｔ
１、ｏｕｔ２）が第２の回路部分の入力端子（ｉｎ１、
ｉｎ２）に接続され、第２の回路部分の出力端子（ｏｕ
ｔ１、ｏｕｔ２）が第３の回路部分の入力端子（ｉｎ
１、ｉｎ２）に接続されている。As shown in FIG. 7, the logic circuit of the present embodiment has a first circuit portion located on the left side, a second circuit portion located in the center, and a third circuit portion located on the right side in the figure. And a circuit portion, and the output terminal (out
1, out2) is the input terminal (in1,
in2) and is connected to the output terminal (ou of the second circuit portion).
t1, out2) are the input terminals (in
1, in2).
【００５６】本実施形態における第１〜第３の回路部分
の各々も、図１（ａ）および（ｂ）に示す回路部分の構
成と同様の構成を有している。各回路部分に含まれるト
ランジスタは、２つのグルーブに分けられ、第２グルー
プに属するトランジスタは、第１〜第３の回路部分に共
有される不純物拡散領域中にソース、ドレイン、および
チャネル領域を有している。Each of the first to third circuit portions in this embodiment also has the same configuration as the circuit portion shown in FIGS. 1 (a) and 1 (b). The transistor included in each circuit portion is divided into two grooves, and the transistors belonging to the second group have a source, a drain, and a channel region in the impurity diffusion region shared by the first to third circuit portions. is doing.
【００５７】第２グループの不純物拡散領域は、各回路
部分の間で分離されていてもよい。ただし、各回路部分
の間で第２グループの不純物拡散領域が連続している方
がレイアウト面積の減少という観点から好ましい。The impurity diffusion regions of the second group may be separated between the circuit parts. However, it is preferable that the impurity diffusion regions of the second group are continuous between the respective circuit portions from the viewpoint of reducing the layout area.
【００５８】比較のため、図８に、従来技術による対応
回路部分のレイアウトを示す。For comparison, FIG. 8 shows a layout of a corresponding circuit portion according to the prior art.
【００５９】図７および図８を比較することにより、本
実施形態のレイアウト面積が従来例のレイアウト面積よ
りも縮小していることが明らかである。By comparing FIGS. 7 and 8, it is clear that the layout area of this embodiment is smaller than the layout area of the conventional example.
【００６０】このように本発明によれば、配線経路の複
雑度を低減させることができるため、トランジスタが環
状に接続された回路部分のレイアウト面積を低減するこ
とができる。また、不純物拡散領域を複数のＭＯＳトラ
ンジスタで共有するため、更に全体のレイアウト面積を
低減できる。As described above, according to the present invention, since the complexity of the wiring path can be reduced, it is possible to reduce the layout area of the circuit portion in which the transistors are annularly connected. Moreover, since the impurity diffusion region is shared by a plurality of MOS transistors, the entire layout area can be further reduced.
【００６１】以下の表１は、環状に接続された４個のト
ランジスタを含む回路部分の個数（回路数）と、その回
路部分のレイアウト面積との関係を示している。Table 1 below shows the relationship between the number of circuit parts (the number of circuits) including four transistors connected in a ring and the layout area of the circuit parts.
【００６２】[0062]
【表１】 [Table 1]
【００６３】ここで、レイアウト面積は、レイアウト平
面上における単位矩形領域（１グリッド×１グリッド）
の面積を１単位としている。Here, the layout area is a unit rectangular area (1 grid × 1 grid) on the layout plane.
The area of is as one unit.
【００６４】表１からわかるように、回路部分の個数が
増加するほど、従来例のレイアウト面積に対する本発明
のレイアウト面積の減少率が大きくなっている。As can be seen from Table 1, as the number of circuit parts increases, the reduction rate of the layout area of the present invention with respect to the layout area of the conventional example increases.
【００６５】（実施形態４）次に、図９を参照しなが
ら、本発明による表示装置の実施形態を説明する。(Embodiment 4) Next, an embodiment of a display device according to the present invention will be described with reference to FIG.
【００６６】図９（ａ）は、表示装置（ディスプレス装
置）の表示パネル上に実装される表示用回路を示してい
る。この表示用回路は、表示パネル上の画素領域の周辺
（額縁部粉）に設けられる。表示パネルの構成は、公知
の如何なるものを採用しても良い。本発明の特徴点は、
表示動作に必要な信号を生成する表示用回路の構成とし
て、前記実施形態のレイアウトを有するパストランジス
タ論理回路を採用している点にある。FIG. 9A shows a display circuit mounted on the display panel of the display device (display device). This display circuit is provided around the pixel area on the display panel (frame powder). The display panel may have any known configuration. The feature of the present invention is that
The point is that the pass transistor logic circuit having the layout of the above-described embodiment is adopted as the configuration of the display circuit that generates the signal necessary for the display operation.
【００６７】本実施形態における表示用回路内には、演
算回路として機能する全加算器のＳｕｍ生成回路が含ま
れている。この演算回路は、パストランジスタ論理回路
によって構成され、その等価回路図が図９（ａ）の破線
部分内に示されている。図９（ｂ）は、上記Ｓｕｍ生成
回路のレイアウトを示している。In the display circuit according to the present embodiment, the Sum generating circuit of the full adder functioning as an arithmetic circuit is included. This arithmetic circuit is composed of a pass transistor logic circuit, and its equivalent circuit diagram is shown in the broken line portion of FIG. 9 (a). FIG. 9B shows the layout of the Sum generation circuit.
【００６８】本実施形態によれば、演算回路のレイアウ
ト面積を従来のレイアウト面積よりも小さくできるた
め、表示装置の額縁部分を狭くすることが可能である。
なお、このようなパストランジスタ論理回路は、上記Ｓ
ｕｍ生成回路以外の回路にも用いられ得る。According to the present embodiment, the layout area of the arithmetic circuit can be made smaller than the conventional layout area, so that the frame portion of the display device can be narrowed.
Note that such a pass transistor logic circuit is
It can also be used in circuits other than the um generation circuit.
【００６９】以上の実施形態では、スイッチング素子と
してＮ型ＭＯＳトランジスタを用いているが、本発明に
おけるスイッチング素子はＮ型ＭＯＳトランジスタに限
定されない。このスイッチング素子は、Ｐ型ＭＯＳトラ
ンジスタであっても良いし、ＣＭＯＳ伝送ゲートであっ
てもよい。In the above embodiments, the N-type MOS transistor is used as the switching element, but the switching element in the present invention is not limited to the N-type MOS transistor. This switching element may be a P-type MOS transistor or a CMOS transmission gate.
【００７０】[0070]
【発明の効果】本発明によれば、複数のスイッチング素
子が環状に接続されているパストランジスタ論理回路の
レイアウト面積を低減することができる。また、スイッ
チング素子をＭＯＳトランジスタから構成する場合、Ｍ
ＯＳトランジスタ用の不純物拡散領域の寄生容量を削減
することができるため、回路動作を高速化できる。According to the present invention, the layout area of a pass transistor logic circuit in which a plurality of switching elements are connected in a ring can be reduced. When the switching element is composed of MOS transistors, M
Since the parasitic capacitance of the impurity diffusion region for the OS transistor can be reduced, the circuit operation can be speeded up.
【図１】本発明によるパストランジスタ論理回路の第１
の実施形態を示す図であり、（ａ）は、その等価回路
図、（ｂ）は、ＭＯＳトランジスタ部分のレイアウト
図、（ｃ）は、相互接続線を含むレイアウト図である。FIG. 1 is a first pass transistor logic circuit according to the present invention.
2A is an equivalent circuit diagram thereof, FIG. 4B is a layout diagram of a MOS transistor portion, and FIG. 4C is a layout diagram including interconnection lines.
【図２】パストランジスタ論理回路の従来例を示す図で
あり、（ａ）は、その等価回路図、（ｂ）は、ＭＯＳト
ランジスタ部分のレイアウト図、（ｃ）は、相互接続線
を含むレイアウト図である。2A and 2B are diagrams showing a conventional example of a pass transistor logic circuit, FIG. 2A is an equivalent circuit diagram thereof, FIG. 2B is a layout diagram of a MOS transistor portion, and FIG. 2C is a layout including interconnection lines. It is a figure.
【図３】（ａ）および（ｃ）は、３入力ＸＯＲ回路のＢ
ＤＤグラフであり、（ｂ）および（ｄ）は、Ｎ型ＭＯＳ
トランジスタによって構成された３入力ＸＯＲ回路の等
価回路図である。3A and 3C are B of a 3-input XOR circuit.
3 is a DD graph in which (b) and (d) are N-type MOSs.
FIG. 9 is an equivalent circuit diagram of a 3-input XOR circuit configured by transistors.
【図４】（ａ）は、３入力ＸＯＲ回路のＢＤＤグラフで
あり、（ｂ）は、４入力ＸＯＲ回路のＢＤＤグラフであ
る。4A is a BDD graph of a 3-input XOR circuit, and FIG. 4B is a BDD graph of a 4-input XOR circuit.
【図５】本発明によるパストランジスタ論理回路の第２
の実施形態を示す図であり、（ａ）は、ＭＯＳトランジ
スタ部分のレイアウト図、（ｂ）は、相互接続線を含む
レイアウト図である。FIG. 5 is a second pass transistor logic circuit according to the present invention.
2A is a layout diagram of a MOS transistor portion, and FIG. 4B is a layout diagram including interconnection lines.
【図６】本発明の第２の実施形態に対応する従来例を示
す図であり、（ａ）は、ＭＯＳトランジスタ部分のレイ
アウト図、（ｂ）は、相互接続線を含むレイアウト図で
ある。6A and 6B are diagrams showing a conventional example corresponding to the second embodiment of the present invention, FIG. 6A is a layout diagram of a MOS transistor portion, and FIG. 6B is a layout diagram including interconnection lines.
【図７】本発明によるパストランジスタ論理回路の第３
の実施形態を示すレイアウト図である。FIG. 7 is a third pass transistor logic circuit according to the present invention.
It is a layout diagram showing an embodiment of.
【図８】本発明の第３の実施形態に対応する従来例を示
すレイアウト図である。FIG. 8 is a layout diagram showing a conventional example corresponding to the third embodiment of the present invention.
【図９】本発明による表示装置の実施形態を示す図であ
り、（ａ）は表示パネルの構成を示す平面図であり、
（ｂ）は、表示装置上に実装された全加算器のＳｕｍ生
成回路を示すレイアウト図である。FIG. 9 is a diagram showing an embodiment of a display device according to the present invention, (a) is a plan view showing a configuration of a display panel,
(B) is a layout diagram showing a Sum generation circuit of the full adder mounted on the display device.
ＴＲ１〜ＴＲ８： Ｎ型ＭＯＳトランジスタ
グループ１〜グループ４： ＭＯＳトランジスタのグル
ープ
１： 始点
２、３： 終点
４： 節点
５、６： ブランチ
７、８、９、１０： 環状に接続されたパストランジス
タ回路部分
１１： 環状に接続されたパストランジスタ回路部分が
２個接続された回路
１２： 環状に接続されたパストランジスタ回路部分が
３個接続された回路
１３、１４： ＢＤＤ節点を構成するＮ型ＭＯＳパスト
ランジスタTR1 to TR8: N-type MOS transistor groups 1 to 4: MOS transistor groups 1: Start points 2, 3: End points 4: Nodes 5, 6: Branches 7, 8, 9, 10: Pass transistor circuits connected in a ring Part 11: Circuit in which two pass transistor circuit parts connected in a ring are connected 12: Circuit in which three pass transistor circuit parts connected in a ring are connected 13, 14: N-type MOS path forming a BDD node Transistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 繁規 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 越智 裕之 広島県広島市安佐南区大塚西６−８−１− 902 Ｆターム(参考） 5F064 BB02 CC09 DD05 DD07 DD10 DD25 EE05 5J056 AA03 BB51 BB57 DD13 EE03 JJ00 KK02 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Shigenori Imai 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside the company (72) Inventor Hiroyuki Ochi 6-8-1 Otsukanishi, Asanan-ku, Hiroshima-shi, Hiroshima 902 F term (reference) 5F064 BB02 CC09 DD05 DD07 DD10 DD25 EE05 5J056 AA03 BB51 BB57 DD13 EE03 JJ00 KK02
Claims (12)
複数の不純物拡散領域と、 前記不純物拡散領域を介して環状に接続された複数のス
イッチング素子と、を備えたパストランジスタ論理回路
であって、 前記複数の不純物拡散領域の各々の一端が回路の入力端
子として機能し、 前記複数の不純物拡散領域の各々の他端が回路の出力端
子として機能するパストランジスタ論理回路。1. A pass-transistor logic circuit comprising: a plurality of impurity diffusion regions including a channel region of a switching device; and a plurality of switching devices connected in a ring shape through the impurity diffusion regions, A pass transistor logic circuit in which one end of each of the impurity diffusion regions functions as an input terminal of the circuit and the other end of each of the plurality of impurity diffusion regions functions as an output terminal of the circuit.
ある請求項１に記載のパストランジスタ論理回路。2. The pass transistor logic circuit according to claim 1, wherein the number of the switching elements is four or more.
部分の電位は、前記入力端子または前記出力端子の電位
に等しい請求項１または２に記載のパストランジスタ論
理回路。3. The pass transistor logic circuit according to claim 1, wherein a potential of a conductive portion connecting the plurality of switch elements is equal to a potential of the input terminal or the output terminal.
に配置され、相互に接続されている請求項３に記載のパ
ストランジスタ論理回路。4. The pass transistor logic circuit according to claim 3, wherein the input terminals and the output terminals are alternately arranged and are connected to each other.
散領域に形成されたソース領域およびドレイン領域を有
するＭＯＳトランジスタである請求項１から４のいずれ
かに記載のパストランジスタ論理回路。5. The pass transistor logic circuit according to claim 1, wherein the switching element is a MOS transistor having a source region and a drain region formed in the impurity diffusion region.
ランジスタである請求項５に記載のパストランジスタ論
理回路。6. The pass transistor logic circuit according to claim 5, wherein the switching element is an N-type MOS transistor.
ランジスタである請求項５に記載のパストランジスタ論
理回路。7. The pass transistor logic circuit according to claim 5, wherein the switching element is a P-type MOS transistor.
ゲートである請求項５に記載のパストランジスタ論理回
路。8. The pass transistor logic circuit according to claim 5, wherein the switching element is a CMOS transmission gate.
ネル領域およびドレイン領域を規定する複数の不純物拡
散領域と、 前記不純物拡散領域に形成されたソース領域およびドレ
イン領域を介して環状に接続された複数のＭＯＳトラン
ジスタと、を備えたパストランジスタ論理回路であっ
て、 前記複数の不純物拡散領域の各々の一端が回路の入力端
子として機能し、 前記複数の不純物拡散領域の各々の他端が回路の出力端
子として機能するパストランジスタ論理回路。9. A plurality of impurity diffusion regions which define a source region, a channel region and a drain region of a MOS transistor, and a plurality of MOS which are annularly connected via the source region and the drain region formed in the impurity diffusion region. A pass transistor logic circuit including a transistor, wherein one end of each of the plurality of impurity diffusion regions functions as an input terminal of the circuit, and the other end of each of the plurality of impurity diffusion regions serves as an output terminal of the circuit. A functioning pass transistor logic circuit.
接続された複数のＭＯＳトランジスタを含むパストラン
ジスタ回路であって、 前記ＭＯＳトランジスタの不純物拡散領域の一端が回路
の入力端子として機能し、 前記不純物拡散領域の他端が回路の出力端子として機能
するパストランジスタ論理回路。10. A pass transistor circuit including a plurality of MOS transistors connected in a ring shape through a source and a drain, wherein one end of an impurity diffusion region of the MOS transistor functions as an input terminal of the circuit, and the impurity diffusion region is formed. A pass-transistor logic circuit in which the other end of the area functions as the output terminal of the circuit.
を有する複数の３端子型スイッチング素子を備えたパス
トランジスタ論理回路であって、 前記複数の３端子型スイッチンング素子は、第１のスイ
ッチング素子、第２のスイッチング素子、第３のスイッ
チング素子、および第４のスイッチング素子を含み、 第２から第４のスイッチング素子は、前記第１のスイッ
チング素子の入力部と出力部とを結ぶ第１の直線から離
れ、前記第１の直線に平行な第２の直線上にこの順序で
配列されており、 前記第１のスイッチング素子の出力部は、前記第２のス
イッチング素子の出力部と接続され、 前記第２のスイッチング素子の入力部は、前記第３のス
イッチング素子の入力部と接続され、 前記第３のスイッチング素子の出力部は、前記第４のス
イッチング素子の出力部と接続され、 前記第４のスイッチング素子の入力部は、前記第１のス
イッチング素子の入力部と接続され、 前記第１のスイッチング素子の制御部は、前記第３のス
イッチング素子の制御部と接続され、 前記第２のスイッチング素子の制御部は、前記第４のス
イッチング素子の制御部と接続されている、パストラン
ジスタ論理回路。11. A pass transistor logic circuit comprising a plurality of three-terminal switching elements each having an input section, an output section, and a control section, wherein the plurality of three-terminal switching elements are first Switching elements, a second switching element, a third switching element, and a fourth switching element, and the second to fourth switching elements connect the input part and the output part of the first switching element. The first straight line is separated from the first straight line and is arranged in this order on a second straight line parallel to the first straight line. The output section of the first switching element is the same as the output section of the second switching element. Connected, an input part of the second switching element is connected to an input part of the third switching element, and an output part of the third switching element is connected to the fourth switch. A switching element, an input section of the fourth switching element is connected to an output section of the first switching element, and a control section of the first switching element is connected to an input section of the first switching element. And a control unit of the second switching element, the control unit of the second switching element is connected to the control unit of the fourth switching element.
パストランジスタ論理回路を備えた表示装置。12. A display device comprising the pass transistor logic circuit according to claim 1. Description:
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