JP2003084727A - 表示駆動装置およびそれを用いる液晶表示装置 - Google Patents
表示駆動装置およびそれを用いる液晶表示装置Info
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Abstract
れ、電源から入力されるDCの参照電圧V’64〜V’
0を抵抗分割回路40で細分化して、多数の階調表示用
のアナログ電圧V63〜V0を発生する基準電圧発生回
路37において、そのアナログ電圧V63〜V0を表示
データに応じて選択出力するにあたって、従来設けられ
ていたボルテージフォロア回路などの出力回路を省略す
る。 【解決手段】 基準電圧発生回路37内に、前記抵抗分
割回路40の抵抗R0〜R7の両端から、バイパス回路
41によって、前記電源からとは異なる経路でDC電流
を供給する。これによって、前記出力回路を省略して
も、基準電圧発生回路37側自身で、電源から供給され
る参照電圧の電流供給能力を補うことが可能となり、階
調表示電圧波形の立上り・立下りの鈍りや画素容量への
充放電による電圧変動を抑え、正確な階調表示電圧を確
保することができる。
Description
表示部)などを駆動する表示駆動装置と、その表示駆動
装置を用いて前記液晶パネルとともに構成される液晶表
示装置とに関するものであり、特に回路規模を小さく抑
え、回路の消費電力を低減するための手法に関する。
あるTFT(薄膜トランジスタ)アクティブマトリクス
方式の液晶表示装置1のブロック構成を示す図である。
この液晶表示装置1は、大略的に、液晶パネル2と、そ
れを駆動する液晶駆動装置とで構成されている。前記液
晶パネル2は、前記TFT方式の液晶パネルであり、該
液晶パネル2内には、図示しない液晶表示素子と、対向
電極(共通電極)3とが設けられている。
(Integrated Circuit)から成るソースドライバSDお
よびゲートドライバGDと、コントローラCTLと、液
晶駆動電源REGとを備えて構成される。前記ソースド
ライバSDやゲートドライバGDは、一般的には、配線
の形成されたフィルム上に前記ICチップを搭載した、
たとえばTCP(Tape Carrier Package)を、前記液晶
パネル2のITO(Indium Tin Oxide;インジウムすず
酸化膜)端子上に接続したり、前記ICチップをACF
(Anisotropic Conductiv Film;異方性導電膜)を介し
て直接、液晶パネル2のITO端子に熱圧着する方法で
実装されている。
めに、先のコントローラCTL、液晶駆動電源REG、
ソースドライバSDおよびゲートドライバGDが1チッ
プで構成されたり、2ないし3チッブで構成されたりす
ることもある。図12では、これらの構成を機能別に分
離した形で示している。
れた表示データ(たとえば、赤、緑、青に対応するRG
Bの各信号)および各種の制御信号をゲートドライバG
DおよびソースドライバSDに出力している。ソースド
ライバSDへの主な制御信号は、水平同期信号、スター
トパルス信号およびソースドライバ用クロック信号等が
あり、図中では参照符S1で示されている。また、表示
データは、参照符Dで示されている。一方、ゲートドラ
イバGDへの主な制御信号は、垂直同期信号やゲートド
ライバ用クロック信号等があり、図中では参照符S2で
示されている。なお、図中、各ICを駆動するための電
源は省略している。
DおよびゲートドライバGDへ、液晶パネル2の表示用
電圧(本発明に関しては、階調表示電圧を発生させるた
めの参照電圧)を供給するものである。外部から入力さ
れた表示データDは、コントローラCTLを通してデジ
タル信号でソースドライバSDへ入力される。ソースド
ライバSDは、入力された表示データDを時分割で内部
にラッチし、その後、コントローラCTLから入力され
る前記水平同期信号(ラッチ信号とも言う)LSに同期
して、DA(デジタル/アナログ)変換を行う。得られ
た表示用のアナログ電圧(階調表示用)は、液晶駆動電
圧出力端子から、後述のソース信号ラインSを介一し
て、その液晶駆動電圧出力端子に対応した液晶パネル2
内の液晶表示素子(図示せず)へ、階調表示電圧として
それぞれ出力される。
等価回路図である。液晶パネル2の一方の基板には、相
互に直交する複数のゲート信号ラインG1,G2,…
(総称するときには、以下参照符Gで示す)およびソー
ス信号ラインS1,S2,…(総称するときには、以下
参照符Sで示す)によってマトリクス状に区画されて1
画素分の領域Aが形成されており、各領域Aには、画素
電極11と、その画素電極11への電圧印加をオン/オ
フする素子としてのTFTl2とが設けられており、前
記画素電極11と他方の基板に形成される前記対向電極
3とによって画素容量14が形成される。
バSDから表示対象の画素の明るさに応じた階調表示電
圧が与えられ、ゲート信号ラインGにはゲートドライバ
GDから縦方向に並んだTFT12が順次オンするよう
に走査信号が与えられ、オン状態となったTFT12を
通して、そのドレインに接続された画素電極11にソー
ス信号ラインSの階調表示電圧が印加され、対向電極3
との間の画素容量14に蓄積される。これによって、前
記画素電極11と対向電極3との間に介在される液晶の
光透過率が変化し、表示が行なわれる。
例を示す図である。これらの図中で、参照符Sはソース
ドライバSDからの階調表示電圧の波形、参照符Gはゲ
ートドライバGDからの走査信号の波形を示す。また、
参照符3は対向電極3の電位であり、参照符11は画素
電極11の電圧波形である。液晶材料に印加される電圧
は、画素電極11と対向電極3との電位差であり、図中
には斜線で示されている。
ートドライバGDからの走査信号がHighレベルのと
きにTFTl2がオンし、参照符Sで示すソースドライ
バSDからの階調表示電圧と対向電極3の電位との差が
画素電極11に印加される。この後、参照符Gで示すよ
うにゲートドライバGDからの走査信号はLowレベル
となり、TFT12はオフ状態となる。このとき、画素
では、画素容量14があるので、上述の電圧が保持され
る。
も、図14と図15とは、液晶材料に印加される電圧が
異なる場合を示しており、図14の場合は、図15の場
合と比べて印加電圧が高い。このように、液晶に印加さ
れる電圧をアナログ電圧として変化させることで、液晶
の光透過率をアナログ的に変化させ、多階調表示を実現
することができる。表示可能な階調数は、液晶に印加さ
れるアナログ電圧の選択肢の数によって決定される。本
発明は、特に大きな回路規模および消費電力を占める階
調表示用回路の中の基準電圧発生回路や出力回路に関す
るものであるので、以後、ソースドライバSDを中心に
液晶駆動装置の説明を行う。
用いられる典型的な従来技術のソースドライバ20の構
成を示すブロック図である。以下、基本的な部分のみ説
明する。前記コントローラCTLから転送されてきた各
デジタル表示データDR・DG・DB(たとえば各6ビ
ット)は、一旦、入力ラッチ回路21でラッチされる。
なお、各デジタル表示データDR・DG・DBは、それ
ぞれ赤、緑、青に対応している。
ク信号CKに同期を取り、シフトレジスタ回路22内を
転送され、該シフトレジスタ回路22の最終段から次段
のソースドライバにスタートパルス信号SP(カスケー
ド信号S)として出力される。このシフトレジスタ回路
22の各段からの出力信号に同期して、先の入力ラッチ
回路21にてラッチされたデジタル表示データDR・D
G・DBは、時分割でサンプリングメモリ回路23内に
一旦記憶されるとともに、次段のホールドメモリ回路2
4に出力される。
ンプリングメモリ回路23に記憶されると、ホールドメ
モリ回路24は、水平同期信号LSに基づいてサンブリ
ングメモリ回路23からの出力信号を取込み、次の水平
同期信号LSが入力されるまでその表示データを保持す
る。前記ホールドメモリ回路24からの出力信号は、レ
ベルシフタ回路25において、次段のDA変換回路26
の信号レベルに適合させるために昇圧等が行われる。
タ回路25にてレベル変換された表示データに応じて、
基準電圧発生回路27からの複数のアナログ電圧の何れ
か1つを選択し、液晶パネル2ヘの印加電圧レベル(前
記階調表示電圧)を作成する。前記基準電圧発生回路2
7は、前述の液晶駆動電源REGからの参照電圧VRに
基づき、階調表示用の各種アナログ電圧を発生させ、D
A変換回路26に出力している。階調表示を実現する前
記アナログ電圧は、出力回路28を介して、各液晶駆動
電圧出力端子(以下、単に出力端子と記載する)29か
ら液晶パネル2の各ソース信号ラインSヘ前記階調表示
電圧として出力される。前記出力回路28は、基本的に
はバッファ回路であり、たとえば差動増幅回路を用いた
ボルテージフォロワ回路で実現される。
回路27およびDA変換回路26について、それらの回
路構成をさらに詳細に説明する。図17は、基準電圧発
生回路27の回路構成を示す図である。RGBに対する
デジタル表示データが、たとえば各々6ビットで構成さ
れている場合、該基準電圧発生回路27は、それぞれ2
6 =64通りの階調表示に対応する64種類のアナログ
電圧V0〜V63を出力する。以下、その具体的構成に
ついて説明する。
が直列に接続された抵抗分割回路で構成されており、最
も簡単な構成となっている。前記抵抗R0〜R7のそれ
ぞれは、8本の抵抗素子が直列に接続されて構成されて
いる。すなわち、たとえば抵抗R0について説明すれ
ば、図18に示すように、8本の抵抗素子R01,R0
2,…,R08が直列に接続されて該抵抗R0が構成さ
れている。また、残余の抵抗R1〜R7についても、こ
の抵抗R0と同様の構成である。したがって、基準電圧
発生回路27は、合計64本の抵抗素子が直列に接続さ
れて構成されていることになる。
類の参照電圧V’0,V’8,…,V’56,V’64
に対応する9つの電圧入力端子を含んでいる。そして、
抵抗R0の一端に前記参照電圧V’64に対応する電圧
入力端子が接続され、抵抗R0の他端、すなわち抵抗R
0とR1との接続点に参照電圧V’56に対応する中間
調電圧入力端子が接続されている。以下、隣り合う各抵
抗R1・R2,R2・R3,…,R6・R7の接続点
に、参照電圧V’48,V’40,…,V’8にそれぞ
れ対応する中間調電圧入力端子が接続されている。抵抗
R7の他端には、前記参照電圧V’0に対応する電圧入
力端子が接続される。
抗素子の隣り合う2抵抗素子間から、前記64種類のア
ナログ電圧V1〜V63を取出すことが可能となる。そ
して、これらのアナログ電圧Vl〜V63と参照電圧
V’0からそのまま得られるアナログ電圧V0とを合わ
せて、計64通りの階調表示用のアナログ電圧V0〜V
63を得ることができる。このように基準電圧発生回路
27が抵抗分割回路で構成される場合、前記アナログ電
圧V0〜V63は、抵抗比によって決定されることにな
る。このアナログ電圧V0〜V63は、基準電圧発生回
路27からDA変換回路26に入力される。
とV’64との2電圧は常に電圧入力端子に入力される
一方、残る参照電圧V’8〜V’56に対応する7つの
中間調電圧入力端子は微調整用として使用され、実際は
これらの端子に電圧が入力されない場合もある。
る。図19は、DA変換回路26の一構成例を示す図で
ある。なお、図中、参照符28は、前述の出力回路28
の構成(ボルテージフォロワ回路)を示している。この
DA変換回路26は、大略的に、6ビットのデジタル信
号Bit0〜Bit5から成る表示データに応じて、前
述のようにして入力された64通りのアナログ電圧V0
〜V63のうちの何れか1つが選択されて出力されるよ
うに、MOSトランジスタやトランスミッションゲート
がアナログスイッチとして配置されて構成されている。
すなわち、6ビットのデジタル信号Bit0〜Bit5
から成る表示データのそれぞれに応じて、前記アナログ
スイッチがON/OFFされる。
6ビットのデジタル信号Bit0〜Bit5は、Bit
0がLSB(the Least Significant Bit )であり、B
it5がMSB(the Most Significant Bit)である。
前記アナログスイッチは、2個で1組となり、スイッチ
対を構成している。前記LSBのデジタル信号Bit0
には32組のスイッチ対(64個のアナログスイッチS
W0)が対応しており、デジタル信号Bit1には16
組のスイッチ対(32個のアナログスイッチSW1)が
対応している。以下、Bit毎に個数が2分の1にな
り、前記MSBのデジタル信号Bit5には1組のスイ
ッチ対(2個のアナログスイッチSW5)のみが対応す
ることになる。したがって、合計で、32+16+8+
4+2+1=63組のスイッチ対(126個のアナログ
スイッチ)が存在する。
するアナログスイッチSW0の一端は、それぞれ前記ア
ナログ電圧V0〜V63が入力される端子となってい
る。そして、そのアナログスイッチSW0の他端は2個
1組で接続されるとともに、さらに次のデジタル信号B
it1に対応するアナログスイッチSW1の一端に接続
されている。以降、この構成が前記MSBのデジタル信
号Bit5に対応するアナログスイッチSW5まで繰返
され、最終的にはこのアナログスイッチSW5の他端か
ら1本の端子が引出され、出力回路28に接続されてい
る。前記アナログスイッチSW0〜SW5は、6ビット
のデジタル信号Bit0〜Bit5によって、以下のよ
うに制御される。
応するBitのデジタル信号Bit0〜Bit5が、
「0」(Lowレベル)のときは各2個1組のアナログ
スイッチの一方(図19では下側のアナログスイッチ)
がONし、「1」(Highレベル)のときは他方のア
ナログスイッチ(図19では上側のアナログスイッチ)
がONする。図19は、デジタル信号Bit0〜Bit
5による表示データが「111111」の場合を表して
おり、総てのスイッチ対において上側のアナログスイッ
チがON、下側のアナログスイッチがOFFとなってい
る。この場合、DA変換回路26からは、アナログ電圧
V63が出力回路28に出力される。同様に、たとえば
前記表示データが「111110」の場合、DA変換回
路26からは、アナログ電圧V62が出力回路28へ出
力され、前記表示データが「000001」の場合、ア
ナログ電圧V1が出力され、表示データが「00000
0」であれぱ、アナログ電圧V0が出力される。このよ
うにして、デジタルの表示データに応じて、階調表示用
のアナログ電圧V0〜V63の中から何れか1つが選択
され、階調表示が実現される。
表示では、液晶材料の光透過特性と人の視覚特性との違
いを調整し、自然な階調表示を行なうためにγ補正を行
なっている。このγ補正としては、基準電圧発生回路2
7における階調表示用のアナログ電圧V0〜V63を発
生させるのに、前記抵抗素子を等分に分割するのではな
く、非等分に分割する方法が一般的である。
6ビットのデジタル信号Bit0〜Bit5から成る表
示データと、液晶駆動出力電圧(前記アナログ電圧V0
〜V63)との関係を示すグラフである。この図20に
示すように、表示データに対するアナログ電圧値に折れ
線特性を持たせている。この特性を実現するために、図
17に示す基準電圧発生回路27では、各抵抗R0〜R
7の抵抗値の比を、前記のγ補正を実現できるような比
に設定することで、γ補正を実現している。
る従来のソースドライバ20において、前述の基準電圧
発生回路27は、通常1つのソースドライバSDのIC
チップに1つ設置され、共有化して使用される。一方、
DA変換回路26および出力回路28は、各出力端子2
9に対応して設けられている。また、カラー表示の場合
は、出力端子29は各色に対応して使用されるので、そ
の場合は、DA変換回路26および出力回路28は、画
素毎で、かつ、1色につき各々1回路が使用される。す
なわち、液晶パネル2の長辺方向の画素数がNであれ
ぱ、赤、緑、青の各色用の出力端子29を、それぞれ
R、G、Bに添え字n(n=1,2,…,N)を付して
表せば、R1,Gl,Bl;R2,G2,B2;…;R
N,GN,BNとなり、3N個のDA変換回路26およ
び出力回路28が必要になる。
り、アナログ回路である出力回路28は、レイアウト面
積が大きく、かつ消費電力も大きく、それを各出力端子
29毎に設けることは、特に小型化や低消費電力化が求
められる携帯機器用の表示装置には大きな問題となる。
発生回路27の抵抗R0〜R7による出力インピーダン
スにもよるけれども、たとえば560×240画素程度
の中小型用液晶パネルにおいては、前記出力回路28を
省略し、各抵抗R0〜R7から、アナログスイッチSW
0〜SW5を経由して、直接液晶駆動電圧を出力するこ
とも可能であるけれども、液晶駆動電源REGも低消費
電力化されており、前記参照電圧VRを該基準電圧発生
回路27へ出力する各電圧線の電流供給能力は小さく、
出力回路28を省略すると、各抵抗R0〜R7の抵抗値
を適切に設定しても、液晶駆動電圧波形の立上り・立下
りが鈍ったり、画素容量14への充放電による電圧変動
によって前記γ特性にずれが生じるという問題がある。
な階調表示電圧を低消費電力で発生することができる表
示駆動装置およびそれを用いる液晶表示装置を提供する
ことである。
は、電源から入力されるDCの参照電圧を細分化して、
複数の階調表示用のアナログ電圧を発生する基準電圧発
生手段と、前記複数の階調表示用のアナログ電圧から、
入力された表示データに対応した電圧を選択して、表示
素子を駆動する階調表示電圧として表示パネルへ出力す
る選択手段とを備えて構成される表示駆動装置におい
て、前記基準電圧発生手段は、前記参照電圧を細分化す
る分割手段と、前記分割手段の少なくとも両端から、前
記電源からとは異なる経路でDC電流を供給するバイパ
ス手段とを含んで構成されることを特徴とする。
スドライバなどとして実現され、基準電圧発生手段で、
電源から入力されるDCの参照電圧(たとえば、任意の
+電位とGND電位)を、抵抗分割などで細分化して、
多数の階調表示用のアナログ電圧(たとえば、V63〜
V0)を発生し、選択手段で、そのアナログ電圧の内、
入力された表示データに対応した電圧を選択して、ボル
テージフォロア回路などの出力回路を介することなく、
直接表示パネルへ出力するようにした表示駆動装置にお
いて、前記分割手段の少なくとも両端から、すなわち分
割手段に最大の参照電圧を印加する端子間に、バイパス
手段によって、前記電源からとは異なる経路でDC電流
を供給する。
素子を駆動する階調表示電圧を直接表示パネルへ出力す
るようにしても、該表示駆動装置側自身で、電源から供
給される参照電圧の電流供給能力を補うことが可能とな
り、前記階調表示電圧波形の立上り・立下りの鈍りや画
素容量への充放電による電圧変動を抑えることができ
る。
確な階調表示電圧を確保することができる。また、該表
示駆動装置のIC内に基準電圧発生手段を1つ設け、そ
の分割手段によるバイパスDC電流の消費電力の増加分
は、各出力端子毎に出力回路を設けるよりも充分小さ
く、低消費電力化することができる。さらにまた、回路
スペースも、大幅に縮小することができる。
段を設計した後、バイパス手段を付加して本発明の基準
電圧発生手段とすることで、当初の仕様以上の大きな画
素容量の表示パネルへの適用が可能となり、表示パネル
の仕様変更が容易にできるようになり、また表示駆動装
置ICの適用範囲を拡大し、量産効果によるICの低コ
スト化を図ることもできる。
で電源を補強することによって、前記電源と該表示駆動
装置との間の前記参照電圧のための電源配線の抵抗を高
くすることができ、これらの間でのノイズの侵入を低減
でき、表示品位を向上することもできる。
以外のアナログ電圧が多用される場合には、その電圧に
対してもバイパス手段からDC電流を供給するとうにし
てもよい。
準電圧発生手段のバイパス手段は、前記DC電流を供給
するパワー素子と、極性反転信号に応じて前記パワー素
子をON/OFF制御し、前記アナログ電圧として、正
極性の電圧と負極性の電圧とを切換え出力させる論理回
路とを内蔵することを特徴とする。
応することができる。
前記基準電圧発生手段のバイパス手段は、前記DC電流
を供給するパワー素子と、カウンタを含み、予め定める
期間だけ前記DC電流を供給するように前記パワー素子
をON/OFF制御する論理回路とを内蔵することを特
徴とする。
は、新たな出力信号ラインへの階調表示電圧の印加が開
始されてからの初期の一定期間に急激に行われ、前記表
示素子への充放電が終了してしまった後は、大きな電流
が流れることはなく、単に各出力信号ラインに印加され
る階調表示電圧を保持するだけでよいことを利用し、D
C電流の供給を前記予め定める期間だけとすることで、
消費電力を、一層低減することができる。
号を入力することで、前記バイパス回路の動作を停止さ
せ、従来の表示駆動装置と同様の動作とさせることがで
きる。これによって、前記表示パネルとして、前記バイ
パス手段を動作させる比較的大型のパネルと、バイパス
手段の動作を停止させる比較的小型のパネルとに、同じ
表示駆動装置を使用することができ、量産効果による低
コスト化を図ることができる。
準電圧発生手段は、プリチャージおよびディスチャージ
のDC電流を供給するパワー素子と、予め定める期間だ
け前記プリチャージおよびディスチャージのDC電流を
供給するように前記パワー素子をON/OFF制御する
論理回路とを内蔵するプリチャージ/ディスチャージ手
段を備えることを特徴とする。
が切換わる時に、画素容量や信号線等の負荷容量を介し
て、前記階調表示電圧出力に突き下げ、突き上げが発生
しても、プリチャージ動作またはディスチャージ動作さ
せることで、前記負荷容量の充放電に要する時間が長引
いてしまうことを回避し、実用上問題ない表示を行うこ
とができる。これによって、前記負荷容量による階調表
示電圧出力の突き下げ、突き上げを抑え、一層良好な表
示品位を確保することができる。
前記プリチャージ/ディスチャージ手段の論理回路は、
参照電圧の振幅の最大値または最小値に応じて、前記プ
リチャージ動作とディスチャージ動作との切換えを行う
ことを特徴とする。
上げとの内、振幅レベルの大きい側を効果的に抑制する
ことができる。
れかの表示駆動装置を用いることを特徴とする。
図1〜図5および前記図12に基づいて説明すれば、以
下のとおりである。
装置であるソースドライバ30の構成を示すブロック図
である。このソースドライバ30は、前述の図12で示
すソースドライバSDとして用いられ、液晶表示装置全
体の構成も図12の液晶表示装置と同様であり、液晶パ
ネル2の構成および液晶駆動波形についても、図13な
らびに図14および図15と同様であり、ここではその
説明を省略する。
路31と、シフトレジスタ回路32と、サンプリングメ
モリ回路33と、ホールドメモリ回路34と、レベルシ
フタ回路35と、DA変換回路36と、基準電圧発生回
路37とを備えて構成されている。前記図12で示すコ
ントローラCTLから転送されてきた各デジタル表示デ
ータDR・DG・DB(たとえば各6ビット)は、一
旦、入力ラッチ回路31でラッチされる。
ク信号CKに同期を取り、シフトレジスタ回路32内を
転送され、該シフトレジスタ回路32の最終段から次段
のソースドライバにスタートパルス信号SP(カスケー
ド信号S)として出力される。このシフトレジスタ回路
32の各段からの出力信号に同期して、先の入力ラッチ
回路31にてラッチされたデジタル表示データDR・D
G・DBは、時分割でサンプリングメモリ回路33内に
一旦記憶されるとともに、次段のホールドメモリ回路3
4に出力される。
ンプリングメモリ回路33に記憶されると、ホールドメ
モリ回路34は、水平同期信号LSに基づいてサンブリ
ングメモリ回路33からの出力信号を取込み、次の水平
同期信号LSが入力されるまでその表示データを保持す
る。前記ホールドメモリ回路34からの出力信号は、レ
ベルシフタ回路35において、次段のDA変換回路36
の信号レベルに適合させるために昇圧等が行われる。
タ回路35にてレベル変換された表示データに応じて、
基準電圧発生回路37からの複数のアナログ電圧の何れ
か1つを選択し、前記図12で示す液晶パネル2ヘの印
加電圧レベル(前記階調表示電圧)を作成する。前記基
準電圧発生回路37は、前述の液晶駆動電源REGから
の参照電圧VRに基づき、階調表示用の各種アナログ電
圧を発生させ、DA変換回路36に出力している。階調
表示を実現する前記アナログ電圧は、DA変換回路36
から出力端子39を介して、液晶パネル2の各ソース信
号ラインSヘ前記階調表示電圧として出力される。すな
わち、このソースドライバ30には、従来のソースドラ
イバ20に設けられていた出力回路28が設けられてお
らず、DA変換回路36からの出力が直接液晶パネル2
に供給される構成となっている。そして、基準電圧発生
回路37が従来の基準電圧発生回路27とは異なってい
る。この点を以下に詳述する。
を示す図である。この基準電圧発生回路37は、大略的
に、RGBに対するデジタル表示データが、たとえば各
々6ビットで構成されている場合、それぞれ26 =64
通りの階調表示に対応する64種類のアナログ電圧V0
〜V63を出力する。この基準電圧発生回路37も、前
述の基準電圧発生回路27と同様に、抵抗R0〜R7が
直列に接続された抵抗分割回路40を備えて構成されて
いる。前記抵抗R0〜R7のそれぞれは、たとえば前記
図18で示すように、8本の抵抗素子が直列に接続され
て構成されている。
類の参照電圧V’0,V’8,…,V’56,V’64
に対応する9つの電圧入力端子T0,T8,…,T5
6,T64を備えている。そして、抵抗R0の一端に前
記参照電圧V’64に対応する電圧入力端子T64が接
続され、抵抗R0の他端、すなわち抵抗R0とR1との
接続点に参照電圧V’56に対応する中間調電圧入力端
子T56が接続されている。以下、隣り合う各抵抗R1
・R2,R2・R3,…,R6・R7の接続点に、参照
電圧V’48,V’40,…,V’8にそれぞれ対応す
る中間調電圧入力端子T48〜T8が接続されている。
抵抗R7の他端は前記参照電圧V’0に対応する電圧入
力端子T0に接続される。
抗素子の隣り合う2抵抗素子間から、前記64種類のア
ナログ電圧V1〜V63を取出すことが可能となる。そ
して、これらのアナログ電圧Vl〜V63と参照電圧
V’0からそのまま得られるアナログ電圧V0とを合わ
せて、計64通りの階調表示用のアナログ電圧V0〜V
63を得ることができる。このように基準電圧発生回路
37が抵抗分割回路で構成される場合、前記アナログ電
圧V0〜V63は、抵抗比によって決定されることにな
る。
晶表示装置における液晶材料の光透過特性と人の視覚特
性との違いを考慮して、自然な階調表示を行なうための
γ補正を実現できるような比に設定されている。つま
り、階調表示電圧が階調表示用データに応じて、図20
で示した折れ線特性を持つように設定されている。した
がって、内部抵抗の等分分割ではなく、非等分分割によ
って前記抵抗分割回路40は構成されている。前記アナ
ログ電圧V0〜V63は、基準電圧発生回路37からD
A変換回路36に入力される。
A変換回路36の構成を示す電気回路図である。DA変
換回路36の構成は、図19で示す従来のDA変換回路
26の構成と同じである。また、各出力端子39毎に設
けられていた出力回路28が省略されている。したがっ
て、DA変換回路36によってデジタル信号Bit0〜
Bit5から成る表示データに応じて選択された階調表
示用のアナログ電圧V0〜V63は、そのまま液晶駆動
電圧として液晶パネル2のソース信号ラインSに印加さ
れる。次に、基準電圧発生回路37における本発明の特
徴部分について詳細に説明する。
では、前記抵抗R0〜R7から成る抵抗分割回路40と
ともに、バイパス回路41が設けられていることであ
る。バイパス回路41は、前述の抵抗分割回路40にお
いて、前記液晶駆動電源REGから少なくとも最大電圧
が印加されることになる電圧入力端子T64−T0間
に、前記液晶駆動電源REGからのDC電流を補強する
ようにバイパス経路でDC電流を供給するものである。
このため、前記コントローラCTLなどの外部からの制
御信号TESTが入力される入力端子TTおよび極性反
転信号PORが入力される入力端子TPを有するととも
に、DC電流を供給する後述するパワー素子と、前記制
御信号TESTおよびおよび極性反転信号PORに基づ
いて前記パワー素子を制御する論理回路とが内蔵されて
構成されている。
ロック図である。前記パワー素子は、ハイレベルの電源
VLSにソース電極がそれぞれ接続されるPチャネルM
OSトランジスタP1,P2と、ソース電極がGNDに
それぞれ接続されるNチャネルMOSトランジスタN
1,N2と、前記PチャネルMOSトランジスタP1と
NチャネルMOSトランジスタN1とのドレイン電極
を、それぞれ前記9種類の参照電圧の内、V’64(す
なわち、前記電圧入力端子T64)に接続する過電流防
止用の保護抵抗素子r1,r2と、前記PチャネルMO
SトランジスタP2とNチャネルMOSトランジスタN
2とのドレイン電極を、それぞれ参照電圧V’0(すな
わち、前記電圧入力端子T0)に接続する過電流防止用
の保護抵抗素子r3,r4とを備えて構成される。
2、NOR回路53,54およびインバータ回路55,
56を備えて構成される。前記PチャネルMOSトラン
ジスタP1,P2のゲート電極には、NAND回路5
1,52の出力端子がそれぞれ接続され、NチャネルM
OSトランジスタN1,N2のゲート電極には、NOR
回路53,54の出力端子がそれぞれ接続される。これ
らのNAND回路51,52およびNOR回路53,5
4には、インバータ回路55,56を介して、前記制御
信号TESTおよび極性反転信号PORがそれぞれ与え
られ、次の表1に示すような真理値表に従う論理動作を
行なう。
w”、極性反転信号PORが“High”の場合に関し
説明する。制御信号TESTのインバータ回路55の反
転によってNAND回路51一方の入力が“High”
となり、他方の入力が極性反転信号PORによって“H
igh”となり、該NAND回路51の出力は“Lo
w”となってPチャネルMOSトランジスタP1が“O
N”するとともに、極性反転信号PORのインバータ回
路56の反転によってNOR回路53の一方の入力が
“Low”となり、他方の入力が制御信号TESTによ
って“Low”となり、該NOR回路53の出力は“H
igh”となってNチャネルMOSトランジスタN2も
“ON”する。このとき、NAND回路52の入力の一
方が“High”、他方は“Low”となり、該NAN
D回路52の出力が“High”となってPチャネルM
OSトランジスタP2が“OFF”するとともに、NO
R回路54の入力も一方が“High”、他方は“Lo
w”となり、該NOR回路54の出力は“Low”とな
ってNチャネルMOSトランジスタN1も“OFF”す
る。
する抵抗R0へ、前記液晶駆動電源REGからとは別の
バイパス経路となるハイレベルの電源VLSからPチャ
ネルMOSトランジスタP1および抵抗素子r1を介し
てDC電流が流れ、抵抗R7からの電流は、抵抗素子r
4およびNチャネルMOSトランジスタN2を介してG
NDへ流れ、前記液晶駆動電源REGから供給される参
照電圧V’64〜V’0の電流供給能力をソースドライ
バ30側自身で補うことが可能となる。その結果、安定
した参照電圧V’0〜V’64が供給できるので、良好
な表示品位を確保することが可能となる。
まで、極性反転信号PORが“Low”の場合に関し説
明する。この場合、NAND回路51の入力が“Hig
h”と“Low”となり、該NAND回路51の出力が
“High”となってPチャネルMOSトランジスタP
1が“OFF”するとともに、NOR回路53の入力も
“High”と“Low”となり、該NOR回路53の
出力が“Low”となってNチャネルMOSトランジス
タN2も“OFF”する。これに対して、NAND回路
52の入力が“High”と“High”となり、該N
AND回路52の出力が“Low”となってPチャネル
MOSトランジスタP2が“ON”するとともに、NO
R回路54の入力は“Low”と“Low”となり、該
NOR回路54の出力が“High”となってNチャネ
ルMOSトランジスタN1も“ON”する。
する抵抗R7へ、前記バイパス経路となるハイレベルの
電源VLSからPチャネルMOSトランジスタP2およ
び抵抗素子r3を介してDC電流が流れ、抵抗R0から
の電流は、抵抗素子r2およびNチャネルMOSトラン
ジスタN1を介してGNDへ流れ、前記液晶駆動電源R
EGから供給される参照電圧V’64〜V’0の電流供
給能力をソースドライバ30側自身で補うことが可能と
なる。
64の極性が入替わるとになる。したがって、参照電圧
V’64側がハイレベルである場合を正極性とすると、
この参照電圧V’0側がハイレベルである場合は負極性
となる。こうして、極性反転信号PORに応じて、自動
的に上記論理回路が階調表示用のアナログ電圧V0〜V
63の極性を切換えることができる。なお、この極性反
転信号PORに代えて、たとえば参照電圧V’0やV’
64の電圧を検知して、論理回路が前記アナログ電圧V
0〜V63の極性を切換えるようにしてもよい。
gh”になると、前記極性反転信号PORの論理に係わ
らず、NAND回路51,52が“High”を出力し
てPチャネルMOSトランジスタP1,P2は“OF
F”し、NOR回路53,54が“Low”を出力して
NチャネルMOSトランジスタN1,N2も“OFFし
て、従来技術と同様に、入力される複数の参照電圧V’
0〜V’64から、nビットの表示データに対応した2
n 種類(ここでは64種類)の階調表示用電圧V0〜V
63を出力する。
ライバ30の動作を説明するための波形図である。制御
信号TESTは、テスト時に使用される信号であり、通
常表示時には、“High”または“Low”の固定で
あり、図4および表1の論理では“Low”であるの
で、この図5でも“Low”としている。極性反転信号
PORは、交流駆動を行う信号であり、この図5ではラ
イン反転駆動を例にしており、したがって水平同期信号
LSの立上がりで、対向電極3の電位とともに反転して
いる。ライン反転駆動法の詳細な説明は、たとえば特開
平11−272243号公報等で開示されている。
番目のラインの期間W1,W3,…では参照電圧V’6
4がハイレベルのVLSとなり、参照電圧V’0がロー
レベルのGNDとなり、偶数番目のラインの期間W2,
…では参照電圧V’0がハイレベルのVLSとなり、参
照電圧V’64がローレベルのGNDとなる。
0では、抵抗分割回路40を構成する直列抵抗R0〜R
7の少なくとも両端から、液晶駆動電源REGからとは
別のバイパス経路でDC電流を流すことによって、出力
回路を省略し、前記抵抗R0〜R7からアナログスイッ
チSW0〜SW5を経由して、直接液晶駆動用の階調表
示電圧を出力するようにしても、該ソースドライバ30
側自身で、液晶駆動電源REGから供給される参照電圧
V’64〜V’0の電流供給能力を補うことが可能とな
り、前記階調表示電圧波形の立上り・立下りの鈍りや画
素容量14への充放電による電圧変動を抑えることがで
きる。
さくする程、前記DC電流が増加して、アナログ電圧V
63〜V0の変動幅が小さくなる一方、消費電力が増加
するので、該抵抗値を、アナログ電圧V63〜V0の許
容変動幅および消費電力との兼ね合いで設定することに
よって、前記γ特性のずれ等を抑えた正確な階調表示電
圧を確保することができる。また、ソースドライバ30
のIC内に基準電圧発生回路37を1つ設け、それによ
るバイパスDC電流による抵抗R0〜R7の消費電力の
増加分は、各出力端子39毎に出力回路を設けるよりも
充分小さく、低消費電力化することができる。さらにま
た、回路スペースも、大幅に縮小することができる。
基準電圧発生回路27を設計した後、バイパス回路41
を付加して本発明の基準電圧発生回路37とすること
で、当初の仕様以上の大きな画素容量の液晶パネルへの
適用が可能となり、液晶パネルの仕様変更が容易にでき
るようになり、またソースドライバICの適用範囲を拡
大し、量産効果によるICの低コスト化を図ることもで
きる。
回路36の近くで電源を補強することによって、前記液
晶駆動電源REGと該ソースドライバ30との間の前記
参照電圧VRのための電源配線の抵抗を高くすることが
でき、これらの間でのノイズの侵入を低減でき、表示品
位を向上することもできる。
よび図7に基づいて説明すれば、以下のとおりである。
ドライバにおけるバイパス回路41aの構成を示すブロ
ック図である。このバイパス回路41aは、前述のバイ
パス回路41に類似し、対応する部分には同一の参照符
号を付して、その説明を省略する。注目すべきは、この
バイパス回路41aでは、前記NAND回路51,52
およびNOR回路53,54にそれぞれ対応するNAN
D回路51a,52aおよびNOR回路53a,54a
が3入力になっているとともに、カウンタ57およびイ
ンバータ回路58を備えていることである。
一旦初期化された後、クロック信号CKに基づいて前記
DC電流を供給する期間を作成する。カウンタ57の出
力は、NAND回路51a,52aのもう1つの入力に
与えられるとともに、インバータ回路58で反転された
後、NOR回路53a,54aのもう1つの入力に与え
られる。
前記カウンタ57は、水平同期信号LSでリセットされ
ると“High”を出力し、クロック信号CKを予め定
める値(図7では、2パルス分)までカウントすると
“Low”を出力する。したがって、カウンタ57の出
力が“High”となる1水平期間の前半の所定期間
は、前述と同様の動作を行って、制御信号TESTが
“Low”であると、MOSトランジスタP1,N2ま
たはP2,N1の何れかの組合わせが“ON”して、参
照電圧V’64−V’0間にDC電流を供給する。これ
に対して、カウンタ57の出力が“Low”となる1水
平期間の後半の所定期間は、MOSトランジスタP1,
N2およびP2,N1が共に“OFF”して、DC電流
の供給が停止して、前記液晶駆動電源REGから供給さ
れる電圧のみで参照電圧V’64〜V’0が出力され
る。
なラインへの階調表示電圧の印加が開始される前記水平
同期信号LSが入力されてから初期の一定期間に急激に
行われるためであり、画素容量14への充放電が終了し
てしまった後は、大きな電流が流れることはなく、単に
各ソース信号ラインSに印加される階調表示電圧を保持
するだけでよいことを利用している。これによって、消
費電力を、一層低減することができる。
する水平同期信号LSの代わりに、“High”固定の
信号を入力すると、該カウンタ57は常時リセット状態
となり、その出力は“Low”に固定される。この場
合、バイパス回路41aは動作を停止し、従来のソース
ドライバ20と同様の動作とさせることができる。
性反転信号PORとして、適宜“High”にプルアッ
プまたは“Low”にプルダウンした入力を与えること
でることで、前記液晶パネル2として、バイパス回路4
1aを動作させる比較的大型のパネルと、バイパス回路
41aの動作を停止させる比較的小型のパネルとに、同
じソースドライバを使用することができる。このように
してもまた、前記量産効果による低コスト化を図ること
ができる。
図8〜図11ならびに前記図12および図13に基づい
て説明すれば、以下のとおりである。
表示駆動装置であるソースドライバ60の構成を示すブ
ロック図である。このソースドライバ60も、前述の図
12で示すソースドライバSDとして用いられ、上述の
ソースドライバ30に類似し、対応する部分には同一の
参照符号を付して、その説明を省略する。注目すべき
は、このソースドライバ60では、基準電圧発生回路6
7には、図9および図10で示すプリチャージ/ディス
チャージ回路61を備えていることであり、その他の構
成は、前述のソースドライバ30と同様である。
ス回路41に前記プリチャージ/ディスチャージ回路6
1を含めた基準電圧発生回路67の概略の構成を示すブ
ロック図であり、図10はそのプリチャージ/ディスチ
ャージ回路61の具体的構成を示すブロック図である。
プリチャージ/ディスチャージ回路61は、2つのMO
SトランジスタP3,N3と、NAND回路62と、A
ND回路63と、インバータ回路64と、カウンタ65
とを備えて構成される。
ス電極はハイレベルの電源VLSに接続され、Nチャネ
ルMOSトランジスタN3のソース電極はGNDに接続
され、これらのMOSトランジスタP3,N3のドレイ
ン電極は共通に、前記9種類の参照電圧の内、V’64
に接続される。PチャネルMOSトランジスタP3のゲ
ート電極にはNAND回路62の出力端子が、Nチャネ
ルMOSトランジスタN3のゲート電極にはAND回路
63の出力端子が、それぞれ接続される。NAND回路
62、AND回路63、インバータ回路64およびカウ
ンタ65は、論理回路を構成し、NAND回路62の一
方の入力端子には前記参照電圧V’64が与えられ、A
ND回路63の一方の入力端子には前記参照電圧V’6
4がインバータ回路64で反転されて与えられ、これら
のNAND回路62およびAND回路63の他方の入力
端子には前記カウンタ65の出力が与えられる。前記カ
ウンタ65は、端子TLへの水平同期信号LSで一旦初
期化された後、端子TCへのクロック信号CKに基づい
てプリチャージおよびディスチャージ期間を作成する。
の動作を説明する。なお、このソースドライバ30は、
ライン反転駆動法にて動作されるものとする。ライン反
転駆動法では、対向電極3(図12および図13参照)
に印加される電圧の交流成分の周期は、水平期間と等し
い。すなわち、ライン反転駆動法が用いられる場合、対
向電極3は、単一電源で、水平期間と同じ周期で、交流
駆動される。
向電極3に印加される電圧の交流成分の振幅中心を中心
として、水平期間以下の予め定める周期で変化し、その
振幅は絵素の階調に応じて変化する。絵素の階調が最大
である場合、すなわち絵素を黒色にする場合のデータ信
号の交流成分と、絵素の階調が最小である場合、すなわ
ち絵素を白色にする場合のデータ信号の交流成分とは、
極性が反転している。しかしながら、絵素の階調が最大
およぴ最小であっても、その場合のデータ信号の振幅
は、どちらも、前記対向電極3に印加される電圧の交流
成分の振幅よりも小さい。
て、対向電極3の交流信号が切換わる時に、前記画素容
量14やソース信号ラインSの容量等(図13参照)の
負荷容量を介して、図11において参照符β1,β2で
示すように発生する突き下げ、突き上げの影響が大き
い。この突き下げ、突き上げの発生によって液晶駆動電
圧出力の出力の立上り、立下り時間は、参照符α1,α
2で示す理想波形より増大し、その結果、参照符α1
1,α21で示すように画素容量14の充放電に要する
時間は長引くことになる。これによって、ゲートON時
間内における画素容量14への電荷が未充電となり、表
示品位を低下させることになる。
番最大となるよう構成され、逆に参照電圧V’64の振
幅が一番最小となるよう構成されると、液晶駆動電圧出
力の全出力が電圧V0を出力する場合、該基準電圧発生
回路67の出力端子には最大の負荷が加わることにな
る。
路62およびAND回路63の一方の入力端子に与えら
れる参照電圧V’64の振幅に応じて、PチャネルMO
SトランジスタP3とNチャネルMOSトランジスタN
3とのどちらか一方を選択し、カウンタ65で作成され
た期間Wだけ、プリチャージ動作またはディスチャージ
動作させることで、参照符α12,α22で示すように
負荷容量の充放電に要する時間が長引いてしまうことを
回避し、実用上問題ない表示を行うことを可能としてい
る。
動電圧出力の突き下げと突き上げとの内、振幅レベルの
大きい側を効果的に抑制し、一層良好な表示品位を確保
することができる。
/ディスチャージ動作は参照電圧V’64に対して行わ
れ、また前述の説明では、DC電流の印加は参照電圧の
最小値および最大値となるV’0とV’64との間で行
われたけれども、残余の参照電圧V’8〜V’56の安
定化のために、少なくとも前記V’0とV’64との参
照電圧に対して行われればよく、それ以外にも、たとえ
ば最大電圧と最小電圧との中間値の使用頻度が高い場合
には、その電圧に対しても、前記プリチャージ/ディス
チャージ動作やDC電流の印加が行われてもよい。
量へ充放電を行い、印加電圧によって階調制御を行うプ
ラズマ表示装置などにも適用することができる。
に、液晶駆動装置のソースドライバなどとして実現さ
れ、基準電圧発生手段で、電源から入力されるDCの参
照電圧を細分化して、多数の階調表示用のアナログ電圧
を発生し、選択手段で、そのアナログ電圧の内、入力さ
れた表示データに対応した電圧を選択して、ボルテージ
フォロア回路などの出力回路を介することなく、直接表
示パネルへ出力するようにした表示駆動装置において、
前記分割手段の少なくとも両端から、すなわち分割手段
に最大の参照電圧を印加する端子間に、バイパス手段に
よって、前記電源からとは異なる経路でDC電流を供給
する。
電力化や回路スペースを縮小化するようにしても、該表
示駆動装置側自身で、電源から供給される参照電圧の電
流供給能力を補うことが可能となり、表示素子を駆動す
る階調表示電圧波形の立上り・立下りの鈍りや画素容量
への充放電による電圧変動を抑えることができ、γ特性
のずれ等を抑えた正確な階調表示電圧を確保することが
できる。
段を設計した後、バイパス手段を付加して本発明の基準
電圧発生手段とすることで、当初の仕様以上の大きな画
素容量の表示パネルへの適用が可能となり、表示パネル
の仕様変更が容易にできるようになり、また表示駆動装
置ICの適用範囲を拡大し、量産効果によるICの低コ
スト化を図ることもできる。
で電源を補強することによって、前記電源と該表示駆動
装置との間の前記参照電圧のための電源配線の抵抗を高
くすることができ、これらの間でのノイズの侵入を低減
でき、表示品位を向上することもできる。
うに、前記基準電圧発生手段のバイパス手段を、前記D
C電流を供給するパワー素子と、極性反転信号に応じて
前記パワー素子をON/OFF制御し、前記アナログ電
圧として、正極性の電圧と負極性の電圧とを切換え出力
させる論理回路とを内蔵して構成する。
ができる。
上のように、前記基準電圧発生手段のバイパス手段を、
前記DC電流を供給するパワー素子と、カウンタを含
み、予め定める期間だけ前記DC電流を供給するように
前記パワー素子をON/OFF制御する論理回路とを内
蔵して構成する。
る期間だけとし、消費電力を一層低減することができ
る。
号を入力することで、前記バイパス回路の動作を停止さ
せ、従来の表示駆動装置と同様の動作とさせることがで
きる。これによって、前記表示パネルとして、前記バイ
パス手段を動作させる比較的大型のパネルと、バイパス
手段の動作を停止させる比較的小型のパネルとに、同じ
表示駆動装置を使用することができ、量産効果による低
コスト化を図ることができる。
うに、前記基準電圧発生手段を、プリチャージおよびデ
ィスチャージのDC電流を供給するパワー素子と、予め
定める期間だけ前記プリチャージおよびディスチャージ
のDC電流を供給するように前記パワー素子をON/O
FF制御する論理回路とを内蔵するプリチャージ/ディ
スチャージ手段を備えて構成する。
時に、画素容量や信号線等の負荷容量を介して、前記階
調表示電圧出力に突き下げ、突き上げが発生しても、プ
リチャージ動作またはディスチャージ動作させること
で、前記負荷容量の充放電に要する時間が長引いてしま
うことを回避し、実用上問題ない表示を行うことができ
る。これによって、前記負荷容量による階調表示電圧出
力の突き下げ、突き上げを抑え、一層良好な表示品位を
確保することができる。
上のように、前記プリチャージ/ディスチャージ手段の
論理回路は、参照電圧の振幅の最大値または最小値に応
じて、前記プリチャージ動作とディスチャージ動作との
切換えを行う。
内、振幅レベルの大きい側を効果的に抑制することがで
きる。
ースドライバの構成を示すブロック図である。
生回路の回路構成を示す図である。
を示す電気回路図である。
構成を示すブロック図である。
形図である。
けるバイパス回路の構成を示すブロック図である。
ある。
であるソースドライバの構成を示すブロック図である。
生回路の概略の構成を示すブロック図である。
/ディスチャージ回路の具体的構成を示すブロック図で
ある。
晶駆動電圧出力の突き下げ、突き上げの様子を説明する
ための波形図である。
装置のブロック構成を示す図である。
示すブロック図である。
圧発生回路の回路構成を示す図である。
示す電気回路図である。
示データと、液晶駆動出力電圧との関係を示すグラフで
ある。
(論理回路) 53,53a,54,54a NOR回路(論理回
路) 55,56,58,64 インバータ回路(論理回
路) 57,65 カウンタ 61 プリチャージ/ディスチャージ回路 63 AND回路(論理回路) CTL コントローラ G ゲート信号ライン GD ゲートドライバ N1〜N3 NチャネルMOSトランジスタ P1〜P3 PチャネルMOSトランジスタ REG 液晶駆動電源 R0〜R7 抵抗 r1〜r4 抵抗素子 S ソース信号ライン SW0〜SW5 アナログスイッチ
Claims (6)
- 【請求項1】電源から入力されるDCの参照電圧を細分
化して、複数の階調表示用のアナログ電圧を発生する基
準電圧発生手段と、前記複数の階調表示用のアナログ電
圧から、入力された表示データに対応した電圧を選択し
て、表示素子を駆動する階調表示電圧として表示パネル
へ出力する選択手段とを備えて構成される表示駆動装置
において、 前記基準電圧発生手段は、 前記参照電圧を細分化する分割手段と、 前記分割手段の少なくとも両端から、前記電源からとは
異なる経路でDC電流を供給するバイパス手段とを含ん
で構成されることを特徴とする表示駆動装置。 - 【請求項2】前記基準電圧発生手段のバイパス手段は、
前記DC電流を供給するパワー素子と、極性反転信号に
応じて前記パワー素子をON/OFF制御し、前記アナ
ログ電圧として、正極性の電圧と負極性の電圧とを切換
え出力させる論理回路とを内蔵することを特徴とする請
求項1記載の表示駆動装置。 - 【請求項3】前記基準電圧発生手段のバイパス手段は、
前記DC電流を供給するパワー素子と、カウンタを含
み、予め定める期間だけ前記DC電流を供給するように
前記パワー素子をON/OFF制御する論理回路とを内
蔵することを特徴とする請求項1記載の表示駆動装置。 - 【請求項4】前記基準電圧発生手段は、プリチャージお
よびディスチャージのDC電流を供給するパワー素子
と、予め定める期間だけ前記プリチャージおよびディス
チャージのDC電流を供給するように前記パワー素子を
ON/OFF制御する論理回路とを内蔵するプリチャー
ジ/ディスチャージ手段を備えることを特徴とする請求
項1記載の表示駆動装置。 - 【請求項5】前記プリチャージ/ディスチャージ手段の
論理回路は、参照電圧の振幅の最大値または最小値に応
じて、前記プリチャージ動作とディスチャージ動作との
切換えを行うことを特徴とする請求項4記載の表示駆動
装置。 - 【請求項6】前記請求項1〜5の何れかに記載の表示駆
動装置を用いることを特徴とする液晶駆動装置。
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