JP2003079135A - Dc−dcコンバータ - Google Patents
Dc−dcコンバータInfo
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- JP2003079135A JP2003079135A JP2001267304A JP2001267304A JP2003079135A JP 2003079135 A JP2003079135 A JP 2003079135A JP 2001267304 A JP2001267304 A JP 2001267304A JP 2001267304 A JP2001267304 A JP 2001267304A JP 2003079135 A JP2003079135 A JP 2003079135A
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Abstract
化を図るDC−DCコンバータを提供する。 【解決手段】 平滑回路2を備え、この平滑回路2の出
力側に誤差増幅手段4を介して、アナログ信号もしくは
多ビットデジタル信号をΔΣ変調するΔΣ変調手段6を
接続し、このΔΣ変調手段6の出力信号結果のパルス信
号をパワースイッチ素子1に供給するDC−DCコンバ
ータにおいて、前記ΔΣ変調手段6に、サンプリング周
波数を適時変動させてクロック信号を出力する周波数変
動クロック発生手段8を接続し、前記クロック信号を前
記ΔΣ変調手段6に入力するように構成してあることを
特徴とするDC−DCコンバータ。
Description
え、このΔΣ変調手段の出力信号結果のパルス信号をパ
ワースイッチ素子に供給するDC−DCコンバータに関
するものであり、ノイズピークを低減して電源品質の向
上化を図る新規なDC−DCコンバータに関するもので
ある。
調手段の出力信号結果のパルス信号をパワースイッチ素
子に供給するDC−DCコンバータは、図5に示すよう
に、平滑回路2を備え、この平滑回路2の出力側に、負
荷3に出力された電圧と基準電圧5の差分電圧を増幅す
る誤差増幅回路4を介して、アナログ信号もしくは多ビ
ットデジタル信号をΔΣ変調するΔΣ変調器6を接続
し、誤差増幅回路4で負荷に出力された電圧と基準電圧
5の差分電圧を増幅した信号をΔΣ変調器6に入力する
ように構成していた。
に、特に負荷変動が少ないときに誤差増幅回路4の出力
が直流電圧に近くなるため、特定周波数にノイズピーク
が出るという問題があった。そこで、この問題を解決す
るために、ΔΣ変調する際にディザー信号を入力して、
ノイズピークを低減する手段が発明された。
ンバータにおけるノイズピークを低減する手段として、
図7に示すように、誤差増幅回路4とΔΣ変調器6との
間に加算器10を設け、ディザー信号発生器9を前記加
算器10に接続し、誤差増幅回路4の出力信号に無関係
なディザー信号と誤差増幅回路4の出力信号を加算器1
0で加算して、この加算信号をΔΣ変調器6に入力する
手段があった。
に用いた場合、図8に示すように、クロック信号のサン
プリング周波数が一定であるため、クロック信号による
ノイズエネルギーが一つの周波数に集中し、電源出力に
サンプリング周波数と同じ周波数である比較的大きなノ
イズピークが発生するという問題が生じた。また、特に
サンプリング周波数が大きいほど、LCフィルタでノイ
ズを取り除くことが困難であるとともに、これを解決す
るためにフィルタ回路のようなノイズ除去手段を設けな
ければならないという問題が生じた。
鑑みてなされたものであり、特にノイズピークを低減し
て電源品質の向上化を図るDC−DCコンバータを提供
する。
めになされた請求項1から6記載の発明は、サンプリン
グ周波数が負荷その他部材に何ら影響を受けず時間的任
意に変動するクロック信号を、ΔΣ変調手段に入力する
ようにしてあることにより、特定周波数におけるノイズ
ピークを大幅に低減させることを可能にした。また、周
波数フィルタが不要であるため、DC−DCコンバータ
の小型化及び低価格化を図ることを可能にした。
係るDC−DCコンバータの実施形態を説明する。図1
は本発明の実施形態を示してある。また、図2にはこの
実施形態による周波数と信号強度との関係を示す概略図
である。
であり、平滑回路2を備え、この平滑回路2の出力側
に、負荷3に出力された電圧と基準電圧5の差分電圧を
増幅する誤差増幅手段である誤差増幅回路4を接続し、
アナログ信号もしくは多ビットデジタル信号をΔΣ変調
するΔΣ変調手段であるΔΣ変調器6、及びゲートドラ
イバ回路7を介して、パワースイッチ素子1に接続して
ある。また、ΔΣ変調器6に周波数変動クロック発生手
段である周波数変動クロック発生器8を接続してあり、
この周波数変動クロック発生器8は、サンプリング周波
数を時間的任意に変動させてクロック信号を出力し、こ
のクロック信号をΔΣ変調器6に入力するように構成し
てある。なお、サンプリング周波数を時間的任意に変動
させるとは、周波数変動クロック発生器8が独自の判断
により時間的無作為にサンプリング周波数を変動させる
ことを意味し、他の部材、例えば負荷3やΔΣ変調器6
に何ら影響を受けないことを意味する。
する。誤差増幅回路4で負荷に出力された電圧と基準電
圧5の差分電圧を増幅し、この増幅信号をΔΣ変調器6
に入力する。一方、周波数変動クロック発生器8でサン
プリング周波数を時間的任意に変動させてクロック信号
を出力し、このクロック信号をΔΣ変調器6に入力す
る。
的任意に変動するため、クロック信号によるノイズエネ
ルギーが一つの周波数に集中することなく、適度に分散
されることにより、図2に示すように、電源出力にある
サンプリング周波数と同じ周波数のノイズピークを減少
させることが可能となる。
る周波数変動クロック発生器の実施例を示してある。図
3に示す実施例は、高周波数を分周する方式の周波数変
動クロック発生器8を示してある。
周波数でほぼ一定の周期からなる基本クロック11を設
け、その出力に基本クロック出力を与えられた分周比で
分周するクロック分周ロジック12を接続し、さらに、
前記基本クロック出力に分周比制御ロジック13を設け
分周比制御ロジック出力が前記クロック分周ロジック1
2に接続されるようにして、基本クロック11をクロッ
ク分周ロジック12で分周比制御ロジック出力に基づき
周波数変動クロック発生器出力信号の周波数であるサン
プリング周波数を時間的任意に変動させるようにしてあ
る。
する。先ず、周波数が比較的高周波数でほぼ一定である
基本クロックを、クロック分周ロジック12により分周
する。また、分周比制御ロジック13によりクロック分
周ロジック12の分周比が時間的任意に変動させること
によって、周波数変動クロック発生器出力信号の周波数
であるサンプリング周波数を時間的任意に変更させるこ
とができ、電源出力にあるサンプリング周波数と同じ周
波数のノイズピークを減少させることが可能となる。
ズを使用する方式の周波数変動クロック発生器8を示し
てある。この周波数変動クロック発生器8は以下の通り
に構成してある。ツェナー14と抵抗15を直列に接続
し、ツェナー14と抵抗15との接続点から増幅器16
を接続し、前記ツェナー14のノイズを増幅器16で増
幅するように構成してある。また、この増幅器16とΔ
Σ変調器6との間にバンドパスフィルタ17を設け、ノ
イズをΔΣ変調器8に入力される信号により決まる周波
数範囲に帯域制限するように構成してある
変調器6に入力される信号により決まる周波数範囲は、
ΔΣ変調器6の入力信号帯域最大値の倍の周波数以上で
あることが好ましい。また、この実施形態では、増幅器
16とΔΣ変調器6との間にバンドパスフィルタ17を
介してあるが、ノイズがΔΣ変調器6に入力される信号
により決まる周波数範囲に制限されていれば、バンドパ
スフィルタ17を設ける必要はない。
する。先ず、ツェナー14のノイズを増幅器で増幅す
る。増幅されたノイズをバンドパスフィルタ17でΔΣ
変調器6に入力される信号により決まる周波数範囲に制
限する。必要帯域に制限したノイズをΔΣ変調器6にク
ロック信号として入力して、クロック信号のサンプリン
グ周波数を時間的任意に変動させることと等価となる。
以上より、ノイズをクロック信号として用いることによ
り、電源出力にあるサンプリング周波数と同じ周波数の
ノイズピークを減少させることが可能となる。
プリング周波数が負荷その他部材に何ら影響を受けず時
間的任意に変動するクロック信号を、ΔΣ変調手段に入
力するようにしてあることにより、特定周波数における
ノイズピークを大幅に低減させることができる効果があ
る。また、出力ノイズピークが抑えられるために出力フ
ィルタを小型化できるため、DC−DCコンバータの小
型化及び低価格化を図る実用的なDC−DCコンバータ
を提供することができる効果がある。
ック図である。
図である。
る。
る。
である。
である。
Claims (6)
- 【請求項1】 平滑回路を備え、この平滑回路の出力側
に誤差増幅手段を介して、アナログ信号もしくは多ビッ
トデジタル信号をΔΣ変調するΔΣ変調手段を接続し、
このΔΣ変調手段の出力信号結果のパルス信号をパワー
スイッチ素子に供給するDC−DCコンバータにおい
て、前記ΔΣ変調手段に、サンプリング周波数を負荷そ
の他部材に何ら影響を受けず時間的任意に前記ΔΣ変調
手段に入力される信号により決まる周波数範囲で変動さ
せてクロック信号を出力する周波数変動クロック発生手
段を接続し、前記クロック信号を前記ΔΣ変調手段に入
力するように構成してあることを特徴とするDC−DC
コンバータ。 - 【請求項2】 請求項1に記載のDC−DCコンバータ
において、前記ΔΣ変調手段に入力される信号により決
まる周波数範囲は、前記ΔΣ変調手段の入力信号帯域最
大値の倍の周波数以上であることを特徴とするDC−D
Cコンバータ。 - 【請求項3】 請求項1又は2に記載のDC−DCコン
バータにおいて、前記周波数変動クロック発生手段にバ
ンドパスフィルタを設け、クロック信号を前記ΔΣ変調
手段に入力される信号により決まる周波数範囲に帯域制
限するように構成してあることを特徴とするDC−DC
コンバータ。 - 【請求項4】 請求項1、2又は3に記載のDC−DC
コンバータにおいて、前記周波数変動クロック発生手段
を、比較的高周波数であるパルス信号を分周し、その分
周比を分周ロジックにより変化させて前記サンプリング
周波数を時間的任意に変更させるように構成してあるこ
とを特徴とするDC−DCコンバータ。 - 【請求項5】 請求項1、2又は3に記載のDC−DC
コンバータにおいて、前記周波数変動クロック発生手段
を、前記ΔΣ変調手段に入力される信号により決まる周
波数範囲に帯域制限されたノイズを発生させて、このノ
イズを前記クロック信号として用いるように構成してあ
ることを特徴とするDC−DCコンバータ。 - 【請求項6】 請求項5に記載のDC−DCコンバータ
において、前記周波数変動クロック発生手段を、ツェナ
ーと抵抗を直列に接続し、この接続点から増幅器を接続
し、前記ツェナーのノイズを増幅器で増幅するように構
成してあることを特徴とするDC−DCコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001267304A JP2003079135A (ja) | 2001-09-04 | 2001-09-04 | Dc−dcコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001267304A JP2003079135A (ja) | 2001-09-04 | 2001-09-04 | Dc−dcコンバータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003079135A true JP2003079135A (ja) | 2003-03-14 |
Family
ID=19093448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001267304A Pending JP2003079135A (ja) | 2001-09-04 | 2001-09-04 | Dc−dcコンバータ |
Country Status (1)
Country | Link |
---|---|
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- 2001-09-04 JP JP2001267304A patent/JP2003079135A/ja active Pending
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