JP2003078140A - 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ - Google Patents
半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタInfo
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Abstract
ジスタの製造方法並びに半導体基板及び電界効果型トラ
ンジスタにおいて、SOI基板上に貫通転位密度が少な
くかつ十分な歪み効果を得ることが可能なSiGe層を
形成すること。 【解決手段】 Si基板10上に絶縁層11を介してS
iGe層を備えた半導体基板の製造方法であって、前記
Si基板10上に前記絶縁層を介してSi層12を備え
たSOI基板13の前記Si層12上に第1のSiGe
層16を形成する第1のSiGe層形成工程と、該工程
後に熱処理を施して前記Si層12と前記第1のSiG
e層16とを合金化して第2のSiGe層17とする合
金化工程とを有し、前記第1のSiGe層16形成工程
前に、前記Si層12の表面に溝を形成しておく。
Description
等に用いられる半導体基板の製造方法及び電界効果型ト
ランジスタの製造方法並びに半導体基板及び電界効果型
トランジスタに関する。
e(シリコンゲルマニウム)層を介してエピタキシャル
成長した歪みSi層をチャネル領域に用いた高速のMO
SFET、MODFET、HEMTが提案されている。
この歪みSi−FETでは、Siに比べて格子定数の大
きいSiGeによりSi層に引っ張り歪みが生じ、その
ためSiのバンド構造が変化して縮退が解けてキャリア
移動度が高まる。したがって、この歪みSi層をチャネ
ル領域として用いることにより通常の1.3〜8倍程度
の高速化が可能になるものである。また、プロセスとし
てCZ法による通常のSi基板を基板として使用でき、
従来のCMOS工程で高速CMOSを実現可能にするも
のである。
て要望される上記歪みSi層をエピタキシャル成長する
には、Si基板上に良質なSiGe層をエピタキシャル
成長する必要があるが、SiとSiGeとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
い傾斜で変化させたバッファ層を用いる方法、Ge(ゲ
ルマニウム)組成比をステップ状(階段状)に変化させ
たバッファ層を用いる方法、Ge組成比を超格子状に変
化させたバッファ層を用いる方法及びSiのオフカット
基板を用いてGe組成比を一定の傾斜で変化させたバッ
ファ層を用いる方法等が提案されている(U.S.Patent
5,442,205、U.S.Patent5,221,413、PCT WO98/00857、特
開平6-252046号公報等)。
X層と呼ばれる)の上にSi単結晶薄膜(SOI層と呼
ばれる)を形成したSOI(Silicon On Insulator)基板
が、次世代素子用の基板として種々の開発が行われてい
る。このSOI基板は、基板とデバイス作製層であるS
OI層が電気的に分離しているため、高い絶縁耐圧が得
られるもので、寄生容量が低く、耐放射性能力が大きい
と共に基板バイアス効果が無い等の特徴がある。このた
め、高速性、低消費電力、ソフトエラーフリー等の効果
が期待されている。
上記歪みSi層を形成した半導体基板の開発が行われて
いる。例えば、SOI基板上のSOI層とSiGe層と
を合金化してBOX層上にSiGe層を形成し、該Si
Ge層上に歪みSi層を形成する技術が提案されている
(ヨーロッパ特許出願公開番号:EP0651439A2)。この技
術は、図6の(a)に示すように、Si基板1上に絶縁
層であるBOX層2を介してSi層である10nm程度
のSOI層3を形成し、図6の(b)に示すように、さ
らに該SOI層3上にGe組成比0.30で膜厚20n
mの第1のSiGe層4を成膜し、この後、図6の
(c)に示すように、熱処理を施してSOI層3と第1
のSiGe層4とを固溶させてBOX層2上にGe組成
比0.20で膜厚30nmの第2のSiGe層5を形成
し、該第2のSiGe層5上に歪みSi層6を形成する
ものである。この技術では、第2のSiGe層5として
無転位固溶層を得るために予めGe組成比が0.30と
高くかつ膜厚が20nmと薄い第1のSiGe層4を形
成している。
来の技術では、以下のような課題が残されている。すな
わち、熱処理によりSOI層と第1のSiGe層を固溶
させてBOX層上に第2のSiGe層を形成する工程に
おいて、第2のSiGe層中に多くの転位が発生し膜質
が悪化してしまう。また、この膜質の悪化は、第1のS
iGe層のGe組成比が大きいほど顕著であるため、G
e組成比の高い第2のSiGe層を得ることが難しい。
さらに、前記膜質の悪化は、第1のSiGe層あるいは
SOI層の膜厚が厚いほど顕著であるため、第2のSi
Ge層の膜厚の範囲が限定されてしまうという不具合が
ある。
ので、SOI基板上に転位密度が少なくかつより広い範
囲でGe組成比や膜厚を制御可能なSiGe層を有する
半導体基板の製造方法及びこれを用いた電界効果型トラ
ンジスタの製造方法並びに半導体基板及び電界効果型ト
ランジスタを提供することを目的とする。
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Si基板上に絶縁層を介し
てSiGe層を備えた半導体基板の製造方法であって、
前記Si基板上に前記絶縁層を介してSi層を備えたS
OI基板のSi層上に第1のSiGe層を形成する第1
のSiGe層形成工程と、該工程後に熱処理を施して前
記Si層と前記第1のSiGe層とを合金化して第2の
SiGe層とする合金化工程とを有し、前記第1のSi
Ge層形成工程前に、前記Si層の表面に溝を形成して
おくことを特徴とする。また、本発明の半導体基板は、
Si基板上に絶縁層を介してSiGe層を備えた半導体
基板であって、上記本発明の半導体基板の製造方法によ
り作製されたことを特徴とする。
基板では、SiGe層形成工程前に、前記Si層の表面
に溝を形成しておくので、溝が形成されたSi層上に第
1のSiGe層が成膜され、第1のSiGe層に発生し
た転位が熱処理時に運動して溝に到達すると、溝側面で
抜けて消滅するため、固溶後の第2のSiGe層中の転
位密度を低減することができる。したがって、高いGe
組成比で厚い膜厚の第1のSiGe層やSOI層でも、
転位密度が低い良質な第2のSiGe層を得ることがで
きる。
前記第2のSiGe層の表面を熱酸化してシリコン酸化
膜を形成する工程と、該シリコン酸化膜を除去する工程
とを有する技術が採用される。すなわち、この半導体基
板の製造方法では、第2のSiGe層の表面を熱酸化し
てシリコン酸化膜を形成するので、第2のSiGe層中
のSiがシリコン酸化膜となり第2のSiGe層が薄膜
化されると共にGe組成比が高くなるGe濃度の濃縮化
が行われる。
前記SOI基板のSi層表面が、結晶表面の{001}
面であり、前記溝を、その側面が{111}面となる断
面V字状に形成することが好ましい。すなわち、この半
導体基板の製造方法では、SOI基板のSi層表面が、
結晶表面の{001}面であり、溝を、その側面が{1
11}面となる断面V字状に形成することにより、{0
01}面に対し、{111}面は成膜速度が遅いため、
第1のSiGe層成膜後に溝がSiGe層で埋まること
を抑制することができる。また、SiGe層は、{11
1}面上でスムーズなエピタキシャル成長をするため、
突起等の異常成長が生じない。さらに、V字状の溝は、
その幅等の形状を比較的容易かつ高精度に制御して形成
することができる。
前記溝を、半導体素子が形成されるデバイス領域に隣接
させて形成することが好ましい。すなわち、この半導体
基板の製造方法では、半導体素子が形成されるデバイス
領域に隣接した位置に溝が配されるので、デバイス領域
のSiGe層内で発生した転位を効率的に溝側面で消滅
させることができる。
前記溝を、前記デバイス領域を有する半導体チップをチ
ップサイズに切断分離するための切り代部分に形成する
ことが好ましい。すなわち、この半導体基板の製造方法
では、溝を、デバイス領域を有する半導体チップをチッ
プサイズに切断分離するための切り代部分に形成するの
で、このデバイス領域に支障無く溝を形成することがで
き、デバイス作製上、無駄が生じることがなく、また回
路設計に制約を課すこともない。
前記溝が格子状に形成されていることが好ましい。すな
わち、この半導体基板の製造方法では、溝が格子状に形
成されているので、四角形のデバイス領域が得られ、デ
バイス作製上、無駄が生じることがない。
前記第1のSiGe層のうち少なくとも一部にGe組成
比を表面に向けて漸次増加させた傾斜組成領域を形成す
ることが好ましい。すなわち、この半導体基板の製造方
法では、第1のSiGe層のうち少なくとも一部にGe
組成比を表面に向けて漸次増加させた傾斜組成領域を形
成するので、傾斜組成領域においてGe組成比が漸次増
えるために、第1のSiGe層中の特に表面側で転位の
密度を抑制することができると共に、固溶処理時の第2
のSiGe層においても転位がSiGe層に沿った方向
にのび易くなり、より溝側面で転位を消滅させることが
できる。
発明の半導体基板の第2のSiGe層上に直接又は他の
SiGe層を介して歪みSi層をエピタキシャル成長す
ることを特徴とする。また、本発明の半導体基板は、S
i基板上にSiGe層を介して歪みSi層が形成された
半導体基板であって、上記本発明の歪みSi層を有する
半導体基板の製造方法により作製されたことを特徴とす
る。
基板では、第2のSiGe層上に直接又は他のSiGe
層を介して歪みSi層がエピタキシャル成長されるの
で、例えば歪みSi層をチャネル領域とするMOSFE
T等を用いた集積回路用として好適な半導体基板を得る
ことができる。
法は、SiGe層上にエピタキシャル成長された歪みS
i層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みSi層を有す
る半導体基板の製造方法により作製された半導体基板の
歪みSi層に前記チャネル領域を形成することを特徴と
する。また、本発明の電界効果型トランジスタは、Si
Ge層上にエピタキシャル成長された歪みSi層にチャ
ネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする。
法及び電界効果型トランジスタは、上記本発明の歪みS
i層を有する半導体基板の製造方法により作製された半
導体基板の歪みSi層にチャネル領域を形成するので、
良質な歪みSi層により高特性な電界効果型トランジス
タを高歩留まりで得ることができる。
を、図1から図5を参照しながら説明する。
えた半導体ウェーハ(半導体基板)Wの断面構造を工程
順に示すものであり、この半導体ウェーハWの構造をそ
の製造プロセスと合わせて説明すると、まず、図1の
(a)に示すように、Si基板10上に絶縁層(例え
ば、SiO2)であるBOX層11を介して設けられた
単結晶Si層のSOI層12を有するSOI基板13を
作製し、このSOI基板13のSOI層12の表面に断
面V字状の溝12aを形成する。
成を得られるものであれば、どの製造方法によるもので
も構わない。例えば、SOI基板の作製技術として代表
的なものに、いわゆる基板貼り合わせ技術とSIMOX
(Separation by IMplanted OXygen)法による技術とがあ
る。基板貼り合わせ技術は、2枚の基板の片方又は両方
に酸化膜を形成しておき、酸化膜を間に2枚の基板を貼
り合わせるもので、貼り合わせは、2枚の基板を機械的
に密着させて熱処理すること等により行い、SOI層
は、貼り合わせた基板を研削及び研磨により鏡面加工し
て作製される。一方、SIMOX法による技術は、Si
ウェーハに酸素をイオン注入し、高温で熱処理すること
により、酸素が過飽和に含まれている領域を酸化膜に変
換するもので、BOX層上にSi薄膜が残りSOIが形
成される技術である。
オン剥離法(スマートカット法とも呼ばれる)という手
法が開発されており、この技術は、二枚のSi基板のう
ち酸化膜を形成した一方の上面から水素イオンを注入し
た後、イオン注入面を酸化膜を介して他方の基板と密着
させ、その後熱処理を加えることにより基板内部に微小
気泡層を形成させ、微小気泡層を劈開面として一方の基
板を薄膜状に剥離し、さらに熱処理を加えて強固に結合
したSOI基板とするものである(例えば、U.S.Patent
5,882,987)。
びSi単結晶層を介してSiO2層を形成し、このシリ
コン基板をSiO2層を重ね合わせ面として支持基板に
貼り合わせ、更に上記シリコン基板及び多孔質Si層を
高圧水流ではぎ取る高圧水流分離法(T.Yoneyama,US Pat
ent,5371037,US filed:August 9.1991,US patent Decem
ber 6.1994)による技術などが知られている。
I層12の表面にマスク等でパターニングして表面をエ
ッチングすることで形成する。また、上記SOI層12
は、その表面が結晶表面の{001}面であり、上記溝
12aを、その側面が{111}面となる断面V字状に
形成する。なお、この際のエッチングは、例えばKOH
/IPA/H2O系のエッチング液を使用した液温80
℃75分間の異方性エッチングである。
るデバイス領域12bに隣接し、デバイス領域12bを
有する半導体チップをチップサイズに切断分離するため
の切り代部分(いわゆるスクライブラインであって、図
3中の斜線領域)に形成する。すなわち、溝12aは、
その幅が例えばダイシングソーの刃幅等により決定され
る。デバイス領域12bの幅については、チップサイズ
と本発明の効果が得られる適切な幅を考慮して決定され
る。また、熱処理を施す際の効果も考慮して決定され
る。なお、溝12aが、SOI層12を貫通してBOX
層11に達していても構わない。
上に、図1の(b)に示すように、Ge組成比0.30
でSiGeの一定組成層である第1のSiGe層16を
減圧CVD法によりエピタキシャル成長する。なお、上
記減圧CVD法による成膜は、キャリアガスとしてH2
を用い、ソースガスとしてSiH4及びGeH4を用いて
いる。
において熱処理(アニール)を施して、図1の(c)
(d)に示すように、SOI層12と第1のSiGe層
16とを固溶させて合金化し、第2のSiGe層17と
する。この際、溝12aが形成されたSOI層12上に
第1のSiGe層16が成膜されているので、図1の
(c)及び図4に示すように、第1のSiGe層16に
発生した転位DLが熱処理時に熱運動により溝12aに
到達すると、溝12a側面で抜けて消滅するため、固溶
後の第2のSiGe層17中の転位密度を低減すること
ができる。その結果、デバイス領域12bの欠陥密度が
低減される。なお、上記熱処理の温度及び時間の条件設
定は、例えば1000℃及び30minである。
キシャル成長中においても、発生した転位は運動し、溝
12aに到達すると共に溝側面で抜けて消滅している。
したがって、成膜時の転位の運動及び成膜後の上記熱処
理による熱運動により、多くの転位を溝12aで消滅さ
せることができる。
1}面であり、溝12aが、その側面が{111}面と
なる断面V字状であるので、{001}面に対し、{1
11}面は成膜速度が遅いため、第1のSiGe層16
成膜後に溝12aがSiGe層で埋まることを抑制する
ことができる。また、第1のSiGe層16は、{11
1}面上でスムーズなエピタキシャル成長をするため、
突起等の異常成長が生じない。さらに、V字状の溝は、
その幅等の形状を比較的容易かつ高精度に制御して形成
することができる。
にSiをエピタキシャル成長して歪みSi層18を形成
して、半導体ウェーハWを作製する。なお、各層の膜厚
は、例えば、第2のSiGe層17が0.1μmであ
り、歪みSi層18が20nmである。
成されたSOI層12上に第1のSiGe層16を成膜
するので、転位DLが熱処理時の熱運動により溝12a
に到達すると共に溝12a側面で抜けて消滅し、またデ
バイスを形成する層下のミスフィット転位となるため、
固溶後の第2のSiGe層17中の転位密度を低減する
ことができる。また、溝12aを、デバイス領域12b
を有する半導体チップをチップサイズに切断分離するた
めの切り代部分に配置すれば、デバイス領域12bに支
障無く溝12aを形成することができ、デバイス作製
上、無駄が生じることがなく、また回路設計に制約を課
すこともない。
導体ウェーハWを用いた電界効果型トランジスタ(MO
SFET)を、その製造プロセスと合わせて図5を参照
して説明する。
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハW表面の歪みSi層18上にSiO2の
ゲート酸化膜19及びゲートポリシリコン膜20を順次
堆積する。そして、チャネル領域となる部分上のゲート
ポリシリコン膜20上にゲート電極(図示略)をパター
ニングして形成する。
てゲート電極下以外の部分を除去する。さらに、ゲート
電極をマスクに用いたイオン注入により、歪みSi層1
8及び第2のSiGe層17にn型あるいはp型のソー
ス領域S及びドレイン領域Dを自己整合的に形成する。
この後、ソース領域S及びドレイン領域D上にソース電
極及びドレイン電極(図示略)をそれぞれ形成して、歪
みSi層18がチャネル領域となるn型あるいはp型M
OSFETが製造される。
上記製法で作製された半導体ウェーハWの歪みSi層1
8にチャネル領域が形成されるので、十分な歪み効果が
得られると共に良質な歪みSi層18により動作特性に
優れたMOSFETを高歩留まりで得ることができる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
より溝を形成したが、ダイシング技術等を用いて機械的
加工により溝を形成しても構わない。また、第1のSi
Ge層のうち少なくとも一部にGe組成比を表面に向け
て漸次増加させた傾斜組成領域を形成しても構わない。
この場合、傾斜組成領域においてGe組成比が漸次増え
るために、第1のSiGe層中の特に表面側で転位の密
度を抑制することができると共に、固溶処理時の第2の
SiGe層においても転位がSiGe層に沿った方向に
のび易くなり、より溝側面で転位を消滅させることがで
きる。
層を熱処理により固溶されて形成させた後に歪みSi層
を形成したが、第2のSiGe層形成後に該第2のSi
Ge層表面を熱酸化してシリコン酸化膜を形成し、さら
に該シリコン酸化膜をフッ酸等によりエッチングで除去
した表面に、歪みSi層を成膜しても構わない。この場
合、第2のSiGe層の表面を熱酸化してシリコン酸化
膜を形成するので、第2のSiGe層中のSiがシリコ
ン酸化膜となり第2のSiGe層が薄膜化されると共に
Ge組成比が高くなりGe濃度の濃縮化が行われる。
歪みSi層上に、さらにSiGe層を備えた半導体ウェ
ーハも本発明に含まれる。また、第2のSiGe層上に
直接歪みSi層を成膜したが、第2のSiGe層上にさ
らに他のSiGe層を成膜し、該SiGe層を介して歪
みSi層をエピタキシャル成長しても構わない。
本発明の半導体基板の製造方法及び半導体基板によれ
ば、SOI基板のSi層表面に溝を形成し、その上に第
1のSiGe層を形成するので、該第1のSiGe層に
発生した転位が熱処理時に運動して溝に到達し、溝側面
で抜けて消滅するため、固溶後の第2のSiGe層中の
転位密度を低減することができる。したがって、十分な
歪み効果を得るために必要な高いGe組成比で厚い膜厚
の第1のSiGe層やSOI層でも、転位密度が低い良
質な第2のSiGe層を得ることができる。
半導体基板によれば、第2のSiGe層上に直接又は他
のSiGe層を介して歪みSi層がエピタキシャル成長
されるので、例えば歪みSi層をチャネル領域とするM
OSFET等を用いた集積回路用の半導体基板を得るこ
とができる。
製造方法及び電界効果型トランジスタによれば、上記本
発明の歪みSi層を有する半導体基板の製造方法により
作製された半導体基板の歪みSi層にチャネル領域を形
成するので、良質な歪みSi層により高特性なMOSF
ETを高歩留まりで得ることができる。
の製造方法を製造工程順に示す断面図である。
を示す断面図である。
を示す拡大平面図である。
するための要部断面における概念図である。
Tを示す概略的な断面図である。
造工程順に示す断面図である。
Claims (12)
- 【請求項1】 Si基板上に絶縁層を介してSiGe層
を備えた半導体基板の製造方法であって、 前記Si基板上に前記絶縁層を介してSi層を備えたS
OI基板のSi層上に第1のSiGe層を形成する第1
のSiGe層形成工程と、 該工程後に熱処理を施して前記Si層と前記第1のSi
Ge層とを合金化して第2のSiGe層とする合金化工
程とを有し、 前記第1のSiGe層形成工程前に、前記Si層の表面
に溝を形成しておくことを特徴とする半導体基板の製造
方法。 - 【請求項2】 請求項1に記載の半導体基板の製造方法
において、 前記第2のSiGe層の表面を熱酸化してシリコン酸化
膜を形成する工程と、 該シリコン酸化膜を除去する工程とを有することを特徴
とする半導体基板の製造方法。 - 【請求項3】 請求項1又は2に記載の半導体基板の製
造方法において、 前記SOI基板のSi層表面は、結晶表面の{001}
面であり、 前記溝を、その側面が{111}面となる断面V字状に
形成することを特徴とする半導体基板の製造方法。 - 【請求項4】 請求項1から3のいずれかに記載の半導
体基板の製造方法において、 前記溝を、半導体素子が形成されるデバイス領域に隣接
させて形成することを特徴とする半導体基板の製造方
法。 - 【請求項5】 請求項4に記載の半導体基板の製造方法
において、 前記溝を、前記デバイス領域を有する半導体チップをチ
ップサイズに切断分離するための切り代部分に形成する
ことを特徴とする半導体基板の製造方法。 - 【請求項6】 請求項1から5のいずれかに記載の半導
体基板の製造方法において、 前記溝は、格子状に形成されていることを特徴とする半
導体基板の製造方法。 - 【請求項7】 請求項1から6のいずれかに記載の半導
体基板の製造方法において、 前記第1のSiGe層のうち少なくとも一部にGe組成
比を表面に向けて漸次増加させた傾斜組成領域を形成す
ることを特徴とする半導体基板の製造方法。 - 【請求項8】 請求項1から7のいずれかに記載の半導
体基板の製造方法において、 前記第2のSiGe層上に直接又は他のSiGe層を介
して歪みSi層をエピタキシャル成長することを特徴と
する半導体基板の製造方法。 - 【請求項9】 SiGe層上にエピタキシャル成長され
た歪みSi層にチャネル領域が形成される電界効果型ト
ランジスタの製造方法であって、 請求項8に記載の半導体基板の製造方法により作製され
た半導体基板の前記歪みSi層に前記チャネル領域を形
成することを特徴とする電界効果型トランジスタの製造
方法。 - 【請求項10】 Si基板上に絶縁層を介してSiGe
層を備えた半導体基板であって、 請求項1から7のいずれかに記載の半導体基板の製造方
法により作製されたことを特徴とする半導体基板。 - 【請求項11】 Si基板上にSiGe層を介して歪み
Si層が形成された半導体基板であって、 請求項8に記載の半導体基板の製造方法により作製され
たことを特徴とする半導体基板。 - 【請求項12】 SiGe層上にエピタキシャル成長さ
れた歪みSi層にチャネル領域が形成される電界効果型
トランジスタであって、 請求項9に記載の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする電界効果型トランジス
タ。
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