JP2003078140A - 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ - Google Patents
半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタInfo
- Publication number
- JP2003078140A JP2003078140A JP2001265095A JP2001265095A JP2003078140A JP 2003078140 A JP2003078140 A JP 2003078140A JP 2001265095 A JP2001265095 A JP 2001265095A JP 2001265095 A JP2001265095 A JP 2001265095A JP 2003078140 A JP2003078140 A JP 2003078140A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- manufacturing
- semiconductor substrate
- sige layer
- sige
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Weting (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 半導体基板の製造方法及び電界効果型トラン
ジスタの製造方法並びに半導体基板及び電界効果型トラ
ンジスタにおいて、ＳＯＩ基板上に貫通転位密度が少な
くかつ十分な歪み効果を得ることが可能なＳｉＧｅ層を
形成すること。 【解決手段】 Ｓｉ基板１０上に絶縁層１１を介してＳ
ｉＧｅ層を備えた半導体基板の製造方法であって、前記
Ｓｉ基板１０上に前記絶縁層を介してＳｉ層１２を備え
たＳＯＩ基板１３の前記Ｓｉ層１２上に第１のＳｉＧｅ
層１６を形成する第１のＳｉＧｅ層形成工程と、該工程
後に熱処理を施して前記Ｓｉ層１２と前記第１のＳｉＧ
ｅ層１６とを合金化して第２のＳｉＧｅ層１７とする合
金化工程とを有し、前記第１のＳｉＧｅ層１６形成工程
前に、前記Ｓｉ層１２の表面に溝を形成しておく。
ジスタの製造方法並びに半導体基板及び電界効果型トラ
ンジスタにおいて、ＳＯＩ基板上に貫通転位密度が少な
くかつ十分な歪み効果を得ることが可能なＳｉＧｅ層を
形成すること。 【解決手段】 Ｓｉ基板１０上に絶縁層１１を介してＳ
ｉＧｅ層を備えた半導体基板の製造方法であって、前記
Ｓｉ基板１０上に前記絶縁層を介してＳｉ層１２を備え
たＳＯＩ基板１３の前記Ｓｉ層１２上に第１のＳｉＧｅ
層１６を形成する第１のＳｉＧｅ層形成工程と、該工程
後に熱処理を施して前記Ｓｉ層１２と前記第１のＳｉＧ
ｅ層１６とを合金化して第２のＳｉＧｅ層１７とする合
金化工程とを有し、前記第１のＳｉＧｅ層１６形成工程
前に、前記Ｓｉ層１２の表面に溝を形成しておく。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板の製造方法及び電界効果型ト
ランジスタの製造方法並びに半導体基板及び電界効果型
トランジスタに関する。
等に用いられる半導体基板の製造方法及び電界効果型ト
ランジスタの製造方法並びに半導体基板及び電界効果型
トランジスタに関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）基板上にＳｉＧ
ｅ（シリコンゲルマニウム）層を介してエピタキシャル
成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯ
ＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。
この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大
きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、その
ためＳｉのバンド構造が変化して縮退が解けてキャリア
移動度が高まる。したがって、この歪みＳｉ層をチャネ
ル領域として用いることにより通常の１．３〜８倍程度
の高速化が可能になるものである。また、プロセスとし
てＣＺ法による通常のＳｉ基板を基板として使用でき、
従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするも
のである。
ｅ（シリコンゲルマニウム）層を介してエピタキシャル
成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯ
ＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。
この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大
きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、その
ためＳｉのバンド構造が変化して縮退が解けてキャリア
移動度が高まる。したがって、この歪みＳｉ層をチャネ
ル領域として用いることにより通常の１．３〜８倍程度
の高速化が可能になるものである。また、プロセスとし
てＣＺ法による通常のＳｉ基板を基板として使用でき、
従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするも
のである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
基板を用いてＧｅ組成比を一定の傾斜で変化させたバッ
ファ層を用いる方法等が提案されている（U.S.Patent
5,442,205、U.S.Patent5,221,413、PCT WO98/00857、特
開平6-252046号公報等）。
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
基板を用いてＧｅ組成比を一定の傾斜で変化させたバッ
ファ層を用いる方法等が提案されている（U.S.Patent
5,442,205、U.S.Patent5,221,413、PCT WO98/00857、特
開平6-252046号公報等）。
【０００５】一方、絶縁膜である埋め込み酸化膜（ＢＯ
Ｘ層と呼ばれる）の上にＳｉ単結晶薄膜（ＳＯＩ層と呼
ばれる）を形成したＳＯＩ(Silicon On Insulator)基板
が、次世代素子用の基板として種々の開発が行われてい
る。このＳＯＩ基板は、基板とデバイス作製層であるＳ
ＯＩ層が電気的に分離しているため、高い絶縁耐圧が得
られるもので、寄生容量が低く、耐放射性能力が大きい
と共に基板バイアス効果が無い等の特徴がある。このた
め、高速性、低消費電力、ソフトエラーフリー等の効果
が期待されている。
Ｘ層と呼ばれる）の上にＳｉ単結晶薄膜（ＳＯＩ層と呼
ばれる）を形成したＳＯＩ(Silicon On Insulator)基板
が、次世代素子用の基板として種々の開発が行われてい
る。このＳＯＩ基板は、基板とデバイス作製層であるＳ
ＯＩ層が電気的に分離しているため、高い絶縁耐圧が得
られるもので、寄生容量が低く、耐放射性能力が大きい
と共に基板バイアス効果が無い等の特徴がある。このた
め、高速性、低消費電力、ソフトエラーフリー等の効果
が期待されている。
【０００６】近年、このＳＯＩ基板上に高速化が可能な
上記歪みＳｉ層を形成した半導体基板の開発が行われて
いる。例えば、ＳＯＩ基板上のＳＯＩ層とＳｉＧｅ層と
を合金化してＢＯＸ層上にＳｉＧｅ層を形成し、該Ｓｉ
Ｇｅ層上に歪みＳｉ層を形成する技術が提案されている
(ヨーロッパ特許出願公開番号：EP0651439A2)。この技
術は、図６の（ａ）に示すように、Ｓｉ基板１上に絶縁
層であるＢＯＸ層２を介してＳｉ層である１０ｎｍ程度
のＳＯＩ層３を形成し、図６の（ｂ）に示すように、さ
らに該ＳＯＩ層３上にＧｅ組成比０．３０で膜厚２０ｎ
ｍの第１のＳｉＧｅ層４を成膜し、この後、図６の
（ｃ）に示すように、熱処理を施してＳＯＩ層３と第１
のＳｉＧｅ層４とを固溶させてＢＯＸ層２上にＧｅ組成
比０．２０で膜厚３０ｎｍの第２のＳｉＧｅ層５を形成
し、該第２のＳｉＧｅ層５上に歪みＳｉ層６を形成する
ものである。この技術では、第２のＳｉＧｅ層５として
無転位固溶層を得るために予めＧｅ組成比が０．３０と
高くかつ膜厚が２０ｎｍと薄い第１のＳｉＧｅ層４を形
成している。
上記歪みＳｉ層を形成した半導体基板の開発が行われて
いる。例えば、ＳＯＩ基板上のＳＯＩ層とＳｉＧｅ層と
を合金化してＢＯＸ層上にＳｉＧｅ層を形成し、該Ｓｉ
Ｇｅ層上に歪みＳｉ層を形成する技術が提案されている
(ヨーロッパ特許出願公開番号：EP0651439A2)。この技
術は、図６の（ａ）に示すように、Ｓｉ基板１上に絶縁
層であるＢＯＸ層２を介してＳｉ層である１０ｎｍ程度
のＳＯＩ層３を形成し、図６の（ｂ）に示すように、さ
らに該ＳＯＩ層３上にＧｅ組成比０．３０で膜厚２０ｎ
ｍの第１のＳｉＧｅ層４を成膜し、この後、図６の
（ｃ）に示すように、熱処理を施してＳＯＩ層３と第１
のＳｉＧｅ層４とを固溶させてＢＯＸ層２上にＧｅ組成
比０．２０で膜厚３０ｎｍの第２のＳｉＧｅ層５を形成
し、該第２のＳｉＧｅ層５上に歪みＳｉ層６を形成する
ものである。この技術では、第２のＳｉＧｅ層５として
無転位固溶層を得るために予めＧｅ組成比が０．３０と
高くかつ膜厚が２０ｎｍと薄い第１のＳｉＧｅ層４を形
成している。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、熱処理によりＳＯＩ層と第１のＳｉＧｅ層を固溶
させてＢＯＸ層上に第２のＳｉＧｅ層を形成する工程に
おいて、第２のＳｉＧｅ層中に多くの転位が発生し膜質
が悪化してしまう。また、この膜質の悪化は、第１のＳ
ｉＧｅ層のＧｅ組成比が大きいほど顕著であるため、Ｇ
ｅ組成比の高い第２のＳｉＧｅ層を得ることが難しい。
さらに、前記膜質の悪化は、第１のＳｉＧｅ層あるいは
ＳＯＩ層の膜厚が厚いほど顕著であるため、第２のＳｉ
Ｇｅ層の膜厚の範囲が限定されてしまうという不具合が
ある。
来の技術では、以下のような課題が残されている。すな
わち、熱処理によりＳＯＩ層と第１のＳｉＧｅ層を固溶
させてＢＯＸ層上に第２のＳｉＧｅ層を形成する工程に
おいて、第２のＳｉＧｅ層中に多くの転位が発生し膜質
が悪化してしまう。また、この膜質の悪化は、第１のＳ
ｉＧｅ層のＧｅ組成比が大きいほど顕著であるため、Ｇ
ｅ組成比の高い第２のＳｉＧｅ層を得ることが難しい。
さらに、前記膜質の悪化は、第１のＳｉＧｅ層あるいは
ＳＯＩ層の膜厚が厚いほど顕著であるため、第２のＳｉ
Ｇｅ層の膜厚の範囲が限定されてしまうという不具合が
ある。
【０００８】本発明は、前述の課題に鑑みてなされたも
ので、ＳＯＩ基板上に転位密度が少なくかつより広い範
囲でＧｅ組成比や膜厚を制御可能なＳｉＧｅ層を有する
半導体基板の製造方法及びこれを用いた電界効果型トラ
ンジスタの製造方法並びに半導体基板及び電界効果型ト
ランジスタを提供することを目的とする。
ので、ＳＯＩ基板上に転位密度が少なくかつより広い範
囲でＧｅ組成比や膜厚を制御可能なＳｉＧｅ層を有する
半導体基板の製造方法及びこれを用いた電界効果型トラ
ンジスタの製造方法並びに半導体基板及び電界効果型ト
ランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介し
てＳｉＧｅ層を備えた半導体基板の製造方法であって、
前記Ｓｉ基板上に前記絶縁層を介してＳｉ層を備えたＳ
ＯＩ基板のＳｉ層上に第１のＳｉＧｅ層を形成する第１
のＳｉＧｅ層形成工程と、該工程後に熱処理を施して前
記Ｓｉ層と前記第１のＳｉＧｅ層とを合金化して第２の
ＳｉＧｅ層とする合金化工程とを有し、前記第１のＳｉ
Ｇｅ層形成工程前に、前記Ｓｉ層の表面に溝を形成して
おくことを特徴とする。また、本発明の半導体基板は、
Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体
基板であって、上記本発明の半導体基板の製造方法によ
り作製されたことを特徴とする。
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介し
てＳｉＧｅ層を備えた半導体基板の製造方法であって、
前記Ｓｉ基板上に前記絶縁層を介してＳｉ層を備えたＳ
ＯＩ基板のＳｉ層上に第１のＳｉＧｅ層を形成する第１
のＳｉＧｅ層形成工程と、該工程後に熱処理を施して前
記Ｓｉ層と前記第１のＳｉＧｅ層とを合金化して第２の
ＳｉＧｅ層とする合金化工程とを有し、前記第１のＳｉ
Ｇｅ層形成工程前に、前記Ｓｉ層の表面に溝を形成して
おくことを特徴とする。また、本発明の半導体基板は、
Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体
基板であって、上記本発明の半導体基板の製造方法によ
り作製されたことを特徴とする。
【００１０】これらの半導体基板の製造方法及び半導体
基板では、ＳｉＧｅ層形成工程前に、前記Ｓｉ層の表面
に溝を形成しておくので、溝が形成されたＳｉ層上に第
１のＳｉＧｅ層が成膜され、第１のＳｉＧｅ層に発生し
た転位が熱処理時に運動して溝に到達すると、溝側面で
抜けて消滅するため、固溶後の第２のＳｉＧｅ層中の転
位密度を低減することができる。したがって、高いＧｅ
組成比で厚い膜厚の第１のＳｉＧｅ層やＳＯＩ層でも、
転位密度が低い良質な第２のＳｉＧｅ層を得ることがで
きる。
基板では、ＳｉＧｅ層形成工程前に、前記Ｓｉ層の表面
に溝を形成しておくので、溝が形成されたＳｉ層上に第
１のＳｉＧｅ層が成膜され、第１のＳｉＧｅ層に発生し
た転位が熱処理時に運動して溝に到達すると、溝側面で
抜けて消滅するため、固溶後の第２のＳｉＧｅ層中の転
位密度を低減することができる。したがって、高いＧｅ
組成比で厚い膜厚の第１のＳｉＧｅ層やＳＯＩ層でも、
転位密度が低い良質な第２のＳｉＧｅ層を得ることがで
きる。
【００１１】また、本発明の半導体基板の製造方法は、
前記第２のＳｉＧｅ層の表面を熱酸化してシリコン酸化
膜を形成する工程と、該シリコン酸化膜を除去する工程
とを有する技術が採用される。すなわち、この半導体基
板の製造方法では、第２のＳｉＧｅ層の表面を熱酸化し
てシリコン酸化膜を形成するので、第２のＳｉＧｅ層中
のＳｉがシリコン酸化膜となり第２のＳｉＧｅ層が薄膜
化されると共にＧｅ組成比が高くなるＧｅ濃度の濃縮化
が行われる。
前記第２のＳｉＧｅ層の表面を熱酸化してシリコン酸化
膜を形成する工程と、該シリコン酸化膜を除去する工程
とを有する技術が採用される。すなわち、この半導体基
板の製造方法では、第２のＳｉＧｅ層の表面を熱酸化し
てシリコン酸化膜を形成するので、第２のＳｉＧｅ層中
のＳｉがシリコン酸化膜となり第２のＳｉＧｅ層が薄膜
化されると共にＧｅ組成比が高くなるＧｅ濃度の濃縮化
が行われる。
【００１２】また、本発明の半導体基板の製造方法は、
前記ＳＯＩ基板のＳｉ層表面が、結晶表面の｛００１｝
面であり、前記溝を、その側面が｛１１１｝面となる断
面Ｖ字状に形成することが好ましい。すなわち、この半
導体基板の製造方法では、ＳＯＩ基板のＳｉ層表面が、
結晶表面の｛００１｝面であり、溝を、その側面が｛１
１１｝面となる断面Ｖ字状に形成することにより、｛０
０１｝面に対し、｛１１１｝面は成膜速度が遅いため、
第１のＳｉＧｅ層成膜後に溝がＳｉＧｅ層で埋まること
を抑制することができる。また、ＳｉＧｅ層は、｛１１
１｝面上でスムーズなエピタキシャル成長をするため、
突起等の異常成長が生じない。さらに、Ｖ字状の溝は、
その幅等の形状を比較的容易かつ高精度に制御して形成
することができる。
前記ＳＯＩ基板のＳｉ層表面が、結晶表面の｛００１｝
面であり、前記溝を、その側面が｛１１１｝面となる断
面Ｖ字状に形成することが好ましい。すなわち、この半
導体基板の製造方法では、ＳＯＩ基板のＳｉ層表面が、
結晶表面の｛００１｝面であり、溝を、その側面が｛１
１１｝面となる断面Ｖ字状に形成することにより、｛０
０１｝面に対し、｛１１１｝面は成膜速度が遅いため、
第１のＳｉＧｅ層成膜後に溝がＳｉＧｅ層で埋まること
を抑制することができる。また、ＳｉＧｅ層は、｛１１
１｝面上でスムーズなエピタキシャル成長をするため、
突起等の異常成長が生じない。さらに、Ｖ字状の溝は、
その幅等の形状を比較的容易かつ高精度に制御して形成
することができる。
【００１３】また、本発明の半導体基板の製造方法は、
前記溝を、半導体素子が形成されるデバイス領域に隣接
させて形成することが好ましい。すなわち、この半導体
基板の製造方法では、半導体素子が形成されるデバイス
領域に隣接した位置に溝が配されるので、デバイス領域
のＳｉＧｅ層内で発生した転位を効率的に溝側面で消滅
させることができる。
前記溝を、半導体素子が形成されるデバイス領域に隣接
させて形成することが好ましい。すなわち、この半導体
基板の製造方法では、半導体素子が形成されるデバイス
領域に隣接した位置に溝が配されるので、デバイス領域
のＳｉＧｅ層内で発生した転位を効率的に溝側面で消滅
させることができる。
【００１４】また、本発明の半導体基板の製造方法は、
前記溝を、前記デバイス領域を有する半導体チップをチ
ップサイズに切断分離するための切り代部分に形成する
ことが好ましい。すなわち、この半導体基板の製造方法
では、溝を、デバイス領域を有する半導体チップをチッ
プサイズに切断分離するための切り代部分に形成するの
で、このデバイス領域に支障無く溝を形成することがで
き、デバイス作製上、無駄が生じることがなく、また回
路設計に制約を課すこともない。
前記溝を、前記デバイス領域を有する半導体チップをチ
ップサイズに切断分離するための切り代部分に形成する
ことが好ましい。すなわち、この半導体基板の製造方法
では、溝を、デバイス領域を有する半導体チップをチッ
プサイズに切断分離するための切り代部分に形成するの
で、このデバイス領域に支障無く溝を形成することがで
き、デバイス作製上、無駄が生じることがなく、また回
路設計に制約を課すこともない。
【００１５】また、本発明の半導体基板の製造方法は、
前記溝が格子状に形成されていることが好ましい。すな
わち、この半導体基板の製造方法では、溝が格子状に形
成されているので、四角形のデバイス領域が得られ、デ
バイス作製上、無駄が生じることがない。
前記溝が格子状に形成されていることが好ましい。すな
わち、この半導体基板の製造方法では、溝が格子状に形
成されているので、四角形のデバイス領域が得られ、デ
バイス作製上、無駄が生じることがない。
【００１６】また、本発明の半導体基板の製造方法は、
前記第１のＳｉＧｅ層のうち少なくとも一部にＧｅ組成
比を表面に向けて漸次増加させた傾斜組成領域を形成す
ることが好ましい。すなわち、この半導体基板の製造方
法では、第１のＳｉＧｅ層のうち少なくとも一部にＧｅ
組成比を表面に向けて漸次増加させた傾斜組成領域を形
成するので、傾斜組成領域においてＧｅ組成比が漸次増
えるために、第１のＳｉＧｅ層中の特に表面側で転位の
密度を抑制することができると共に、固溶処理時の第２
のＳｉＧｅ層においても転位がＳｉＧｅ層に沿った方向
にのび易くなり、より溝側面で転位を消滅させることが
できる。
前記第１のＳｉＧｅ層のうち少なくとも一部にＧｅ組成
比を表面に向けて漸次増加させた傾斜組成領域を形成す
ることが好ましい。すなわち、この半導体基板の製造方
法では、第１のＳｉＧｅ層のうち少なくとも一部にＧｅ
組成比を表面に向けて漸次増加させた傾斜組成領域を形
成するので、傾斜組成領域においてＧｅ組成比が漸次増
えるために、第１のＳｉＧｅ層中の特に表面側で転位の
密度を抑制することができると共に、固溶処理時の第２
のＳｉＧｅ層においても転位がＳｉＧｅ層に沿った方向
にのび易くなり、より溝側面で転位を消滅させることが
できる。
【００１７】本発明の半導体基板の製造方法は、上記本
発明の半導体基板の第２のＳｉＧｅ層上に直接又は他の
ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長す
ることを特徴とする。また、本発明の半導体基板は、Ｓ
ｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された
半導体基板であって、上記本発明の歪みＳｉ層を有する
半導体基板の製造方法により作製されたことを特徴とす
る。
発明の半導体基板の第２のＳｉＧｅ層上に直接又は他の
ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長す
ることを特徴とする。また、本発明の半導体基板は、Ｓ
ｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された
半導体基板であって、上記本発明の歪みＳｉ層を有する
半導体基板の製造方法により作製されたことを特徴とす
る。
【００１８】これらの半導体基板の製造方法及び半導体
基板では、第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ
層を介して歪みＳｉ層がエピタキシャル成長されるの
で、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥ
Ｔ等を用いた集積回路用として好適な半導体基板を得る
ことができる。
基板では、第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ
層を介して歪みＳｉ層がエピタキシャル成長されるの
で、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥ
Ｔ等を用いた集積回路用として好適な半導体基板を得る
ことができる。
【００１９】本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層を有す
る半導体基板の製造方法により作製された半導体基板の
歪みＳｉ層に前記チャネル領域を形成することを特徴と
する。また、本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上にエピタキシャル成長された歪みＳｉ層にチャ
ネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする。
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層を有す
る半導体基板の製造方法により作製された半導体基板の
歪みＳｉ層に前記チャネル領域を形成することを特徴と
する。また、本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上にエピタキシャル成長された歪みＳｉ層にチャ
ネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする。
【００２０】これらの電界効果型トランジスタの製造方
法及び電界効果型トランジスタは、上記本発明の歪みＳ
ｉ層を有する半導体基板の製造方法により作製された半
導体基板の歪みＳｉ層にチャネル領域を形成するので、
良質な歪みＳｉ層により高特性な電界効果型トランジス
タを高歩留まりで得ることができる。
法及び電界効果型トランジスタは、上記本発明の歪みＳ
ｉ層を有する半導体基板の製造方法により作製された半
導体基板の歪みＳｉ層にチャネル領域を形成するので、
良質な歪みＳｉ層により高特性な電界効果型トランジス
タを高歩留まりで得ることができる。
【００２１】
【発明の実施の形態】以下、本発明に係る一実施形態
を、図１から図５を参照しながら説明する。
を、図１から図５を参照しながら説明する。
【００２２】図１及び図２は、本発明の歪みＳｉ層を備
えた半導体ウェーハ（半導体基板）Ｗの断面構造を工程
順に示すものであり、この半導体ウェーハＷの構造をそ
の製造プロセスと合わせて説明すると、まず、図１の
（ａ）に示すように、Ｓｉ基板１０上に絶縁層（例え
ば、ＳｉＯ2）であるＢＯＸ層１１を介して設けられた
単結晶Ｓｉ層のＳＯＩ層１２を有するＳＯＩ基板１３を
作製し、このＳＯＩ基板１３のＳＯＩ層１２の表面に断
面Ｖ字状の溝１２ａを形成する。
えた半導体ウェーハ（半導体基板）Ｗの断面構造を工程
順に示すものであり、この半導体ウェーハＷの構造をそ
の製造プロセスと合わせて説明すると、まず、図１の
（ａ）に示すように、Ｓｉ基板１０上に絶縁層（例え
ば、ＳｉＯ2）であるＢＯＸ層１１を介して設けられた
単結晶Ｓｉ層のＳＯＩ層１２を有するＳＯＩ基板１３を
作製し、このＳＯＩ基板１３のＳＯＩ層１２の表面に断
面Ｖ字状の溝１２ａを形成する。
【００２３】上記ＳＯＩ基板１３の製造方法は、上記構
成を得られるものであれば、どの製造方法によるもので
も構わない。例えば、ＳＯＩ基板の作製技術として代表
的なものに、いわゆる基板貼り合わせ技術とＳＩＭＯＸ
(Separation by IMplanted OXygen)法による技術とがあ
る。基板貼り合わせ技術は、２枚の基板の片方又は両方
に酸化膜を形成しておき、酸化膜を間に２枚の基板を貼
り合わせるもので、貼り合わせは、２枚の基板を機械的
に密着させて熱処理すること等により行い、ＳＯＩ層
は、貼り合わせた基板を研削及び研磨により鏡面加工し
て作製される。一方、ＳＩＭＯＸ法による技術は、Ｓｉ
ウェーハに酸素をイオン注入し、高温で熱処理すること
により、酸素が過飽和に含まれている領域を酸化膜に変
換するもので、ＢＯＸ層上にＳｉ薄膜が残りＳＯＩが形
成される技術である。
成を得られるものであれば、どの製造方法によるもので
も構わない。例えば、ＳＯＩ基板の作製技術として代表
的なものに、いわゆる基板貼り合わせ技術とＳＩＭＯＸ
(Separation by IMplanted OXygen)法による技術とがあ
る。基板貼り合わせ技術は、２枚の基板の片方又は両方
に酸化膜を形成しておき、酸化膜を間に２枚の基板を貼
り合わせるもので、貼り合わせは、２枚の基板を機械的
に密着させて熱処理すること等により行い、ＳＯＩ層
は、貼り合わせた基板を研削及び研磨により鏡面加工し
て作製される。一方、ＳＩＭＯＸ法による技術は、Ｓｉ
ウェーハに酸素をイオン注入し、高温で熱処理すること
により、酸素が過飽和に含まれている領域を酸化膜に変
換するもので、ＢＯＸ層上にＳｉ薄膜が残りＳＯＩが形
成される技術である。
【００２４】また、基板貼り合わせ技術として、水素イ
オン剥離法（スマートカット法とも呼ばれる）という手
法が開発されており、この技術は、二枚のＳｉ基板のう
ち酸化膜を形成した一方の上面から水素イオンを注入し
た後、イオン注入面を酸化膜を介して他方の基板と密着
させ、その後熱処理を加えることにより基板内部に微小
気泡層を形成させ、微小気泡層を劈開面として一方の基
板を薄膜状に剥離し、さらに熱処理を加えて強固に結合
したＳＯＩ基板とするものである（例えば、U.S.Patent
5,882,987）。
オン剥離法（スマートカット法とも呼ばれる）という手
法が開発されており、この技術は、二枚のＳｉ基板のう
ち酸化膜を形成した一方の上面から水素イオンを注入し
た後、イオン注入面を酸化膜を介して他方の基板と密着
させ、その後熱処理を加えることにより基板内部に微小
気泡層を形成させ、微小気泡層を劈開面として一方の基
板を薄膜状に剥離し、さらに熱処理を加えて強固に結合
したＳＯＩ基板とするものである（例えば、U.S.Patent
5,882,987）。
【００２５】また、シリコン基板表面に多孔質Ｓｉ層及
びＳｉ単結晶層を介してＳｉＯ2層を形成し、このシリ
コン基板をＳｉＯ2層を重ね合わせ面として支持基板に
貼り合わせ、更に上記シリコン基板及び多孔質Ｓｉ層を
高圧水流ではぎ取る高圧水流分離法(T.Yoneyama,US Pat
ent,5371037,US filed:August 9.1991,US patent Decem
ber 6.1994)による技術などが知られている。
びＳｉ単結晶層を介してＳｉＯ2層を形成し、このシリ
コン基板をＳｉＯ2層を重ね合わせ面として支持基板に
貼り合わせ、更に上記シリコン基板及び多孔質Ｓｉ層を
高圧水流ではぎ取る高圧水流分離法(T.Yoneyama,US Pat
ent,5371037,US filed:August 9.1991,US patent Decem
ber 6.1994)による技術などが知られている。
【００２６】上記溝１２ａは、図３に示すように、ＳＯ
Ｉ層１２の表面にマスク等でパターニングして表面をエ
ッチングすることで形成する。また、上記ＳＯＩ層１２
は、その表面が結晶表面の｛００１｝面であり、上記溝
１２ａを、その側面が｛１１１｝面となる断面Ｖ字状に
形成する。なお、この際のエッチングは、例えばＫＯＨ
／ＩＰＡ／Ｈ2Ｏ系のエッチング液を使用した液温８０
℃７５分間の異方性エッチングである。
Ｉ層１２の表面にマスク等でパターニングして表面をエ
ッチングすることで形成する。また、上記ＳＯＩ層１２
は、その表面が結晶表面の｛００１｝面であり、上記溝
１２ａを、その側面が｛１１１｝面となる断面Ｖ字状に
形成する。なお、この際のエッチングは、例えばＫＯＨ
／ＩＰＡ／Ｈ2Ｏ系のエッチング液を使用した液温８０
℃７５分間の異方性エッチングである。
【００２７】また、溝１２ａは、半導体素子が形成され
るデバイス領域１２ｂに隣接し、デバイス領域１２ｂを
有する半導体チップをチップサイズに切断分離するため
の切り代部分（いわゆるスクライブラインであって、図
３中の斜線領域）に形成する。すなわち、溝１２ａは、
その幅が例えばダイシングソーの刃幅等により決定され
る。デバイス領域１２ｂの幅については、チップサイズ
と本発明の効果が得られる適切な幅を考慮して決定され
る。また、熱処理を施す際の効果も考慮して決定され
る。なお、溝１２ａが、ＳＯＩ層１２を貫通してＢＯＸ
層１１に達していても構わない。
るデバイス領域１２ｂに隣接し、デバイス領域１２ｂを
有する半導体チップをチップサイズに切断分離するため
の切り代部分（いわゆるスクライブラインであって、図
３中の斜線領域）に形成する。すなわち、溝１２ａは、
その幅が例えばダイシングソーの刃幅等により決定され
る。デバイス領域１２ｂの幅については、チップサイズ
と本発明の効果が得られる適切な幅を考慮して決定され
る。また、熱処理を施す際の効果も考慮して決定され
る。なお、溝１２ａが、ＳＯＩ層１２を貫通してＢＯＸ
層１１に達していても構わない。
【００２８】次に、溝１２ａが形成されたＳＯＩ層１２
上に、図１の（ｂ）に示すように、Ｇｅ組成比０．３０
でＳｉＧｅの一定組成層である第１のＳｉＧｅ層１６を
減圧ＣＶＤ法によりエピタキシャル成長する。なお、上
記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ2
を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いて
いる。
上に、図１の（ｂ）に示すように、Ｇｅ組成比０．３０
でＳｉＧｅの一定組成層である第１のＳｉＧｅ層１６を
減圧ＣＶＤ法によりエピタキシャル成長する。なお、上
記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ2
を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いて
いる。
【００２９】次に、上記成膜後のウェーハを、熱処理炉
において熱処理（アニール）を施して、図１の（ｃ）
（ｄ）に示すように、ＳＯＩ層１２と第１のＳｉＧｅ層
１６とを固溶させて合金化し、第２のＳｉＧｅ層１７と
する。この際、溝１２ａが形成されたＳＯＩ層１２上に
第１のＳｉＧｅ層１６が成膜されているので、図１の
（ｃ）及び図４に示すように、第１のＳｉＧｅ層１６に
発生した転位ＤＬが熱処理時に熱運動により溝１２ａに
到達すると、溝１２ａ側面で抜けて消滅するため、固溶
後の第２のＳｉＧｅ層１７中の転位密度を低減すること
ができる。その結果、デバイス領域１２ｂの欠陥密度が
低減される。なお、上記熱処理の温度及び時間の条件設
定は、例えば１０００℃及び３０ｍｉｎである。
において熱処理（アニール）を施して、図１の（ｃ）
（ｄ）に示すように、ＳＯＩ層１２と第１のＳｉＧｅ層
１６とを固溶させて合金化し、第２のＳｉＧｅ層１７と
する。この際、溝１２ａが形成されたＳＯＩ層１２上に
第１のＳｉＧｅ層１６が成膜されているので、図１の
（ｃ）及び図４に示すように、第１のＳｉＧｅ層１６に
発生した転位ＤＬが熱処理時に熱運動により溝１２ａに
到達すると、溝１２ａ側面で抜けて消滅するため、固溶
後の第２のＳｉＧｅ層１７中の転位密度を低減すること
ができる。その結果、デバイス領域１２ｂの欠陥密度が
低減される。なお、上記熱処理の温度及び時間の条件設
定は、例えば１０００℃及び３０ｍｉｎである。
【００３０】なお、上記第１のＳｉＧｅ層１６のエピタ
キシャル成長中においても、発生した転位は運動し、溝
１２ａに到達すると共に溝側面で抜けて消滅している。
したがって、成膜時の転位の運動及び成膜後の上記熱処
理による熱運動により、多くの転位を溝１２ａで消滅さ
せることができる。
キシャル成長中においても、発生した転位は運動し、溝
１２ａに到達すると共に溝側面で抜けて消滅している。
したがって、成膜時の転位の運動及び成膜後の上記熱処
理による熱運動により、多くの転位を溝１２ａで消滅さ
せることができる。
【００３１】また、ＳＯＩ層１２が、結晶表面の｛００
１｝面であり、溝１２ａが、その側面が｛１１１｝面と
なる断面Ｖ字状であるので、｛００１｝面に対し、｛１
１１｝面は成膜速度が遅いため、第１のＳｉＧｅ層１６
成膜後に溝１２ａがＳｉＧｅ層で埋まることを抑制する
ことができる。また、第１のＳｉＧｅ層１６は、｛１１
１｝面上でスムーズなエピタキシャル成長をするため、
突起等の異常成長が生じない。さらに、Ｖ字状の溝は、
その幅等の形状を比較的容易かつ高精度に制御して形成
することができる。
１｝面であり、溝１２ａが、その側面が｛１１１｝面と
なる断面Ｖ字状であるので、｛００１｝面に対し、｛１
１１｝面は成膜速度が遅いため、第１のＳｉＧｅ層１６
成膜後に溝１２ａがＳｉＧｅ層で埋まることを抑制する
ことができる。また、第１のＳｉＧｅ層１６は、｛１１
１｝面上でスムーズなエピタキシャル成長をするため、
突起等の異常成長が生じない。さらに、Ｖ字状の溝は、
その幅等の形状を比較的容易かつ高精度に制御して形成
することができる。
【００３２】この後、さらに、第２のＳｉＧｅ層１７上
にＳｉをエピタキシャル成長して歪みＳｉ層１８を形成
して、半導体ウェーハＷを作製する。なお、各層の膜厚
は、例えば、第２のＳｉＧｅ層１７が０．１μｍであ
り、歪みＳｉ層１８が２０ｎｍである。
にＳｉをエピタキシャル成長して歪みＳｉ層１８を形成
して、半導体ウェーハＷを作製する。なお、各層の膜厚
は、例えば、第２のＳｉＧｅ層１７が０．１μｍであ
り、歪みＳｉ層１８が２０ｎｍである。
【００３３】このように本実施形態では、溝１２ａが形
成されたＳＯＩ層１２上に第１のＳｉＧｅ層１６を成膜
するので、転位ＤＬが熱処理時の熱運動により溝１２ａ
に到達すると共に溝１２ａ側面で抜けて消滅し、またデ
バイスを形成する層下のミスフィット転位となるため、
固溶後の第２のＳｉＧｅ層１７中の転位密度を低減する
ことができる。また、溝１２ａを、デバイス領域１２ｂ
を有する半導体チップをチップサイズに切断分離するた
めの切り代部分に配置すれば、デバイス領域１２ｂに支
障無く溝１２ａを形成することができ、デバイス作製
上、無駄が生じることがなく、また回路設計に制約を課
すこともない。
成されたＳＯＩ層１２上に第１のＳｉＧｅ層１６を成膜
するので、転位ＤＬが熱処理時の熱運動により溝１２ａ
に到達すると共に溝１２ａ側面で抜けて消滅し、またデ
バイスを形成する層下のミスフィット転位となるため、
固溶後の第２のＳｉＧｅ層１７中の転位密度を低減する
ことができる。また、溝１２ａを、デバイス領域１２ｂ
を有する半導体チップをチップサイズに切断分離するた
めの切り代部分に配置すれば、デバイス領域１２ｂに支
障無く溝１２ａを形成することができ、デバイス作製
上、無駄が生じることがなく、また回路設計に制約を課
すこともない。
【００３４】次に、本発明の上記歪みＳｉ層を備えた半
導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）を、その製造プロセスと合わせて図５を参照
して説明する。
導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）を、その製造プロセスと合わせて図５を参照
して説明する。
【００３５】図５は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハＷ表面の歪みＳｉ層１８上にＳｉＯ2の
ゲート酸化膜１９及びゲートポリシリコン膜２０を順次
堆積する。そして、チャネル領域となる部分上のゲート
ポリシリコン膜２０上にゲート電極（図示略）をパター
ニングして形成する。
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハＷ表面の歪みＳｉ層１８上にＳｉＯ2の
ゲート酸化膜１９及びゲートポリシリコン膜２０を順次
堆積する。そして、チャネル領域となる部分上のゲート
ポリシリコン膜２０上にゲート電極（図示略）をパター
ニングして形成する。
【００３６】次に、ゲート酸化膜１９もパターニングし
てゲート電極下以外の部分を除去する。さらに、ゲート
電極をマスクに用いたイオン注入により、歪みＳｉ層１
８及び第２のＳｉＧｅ層１７にｎ型あるいはｐ型のソー
ス領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。
この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電
極及びドレイン電極（図示略）をそれぞれ形成して、歪
みＳｉ層１８がチャネル領域となるｎ型あるいはｐ型Ｍ
ＯＳＦＥＴが製造される。
てゲート電極下以外の部分を除去する。さらに、ゲート
電極をマスクに用いたイオン注入により、歪みＳｉ層１
８及び第２のＳｉＧｅ層１７にｎ型あるいはｐ型のソー
ス領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。
この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電
極及びドレイン電極（図示略）をそれぞれ形成して、歪
みＳｉ層１８がチャネル領域となるｎ型あるいはｐ型Ｍ
ＯＳＦＥＴが製造される。
【００３７】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された半導体ウェーハＷの歪みＳｉ層１
８にチャネル領域が形成されるので、十分な歪み効果が
得られると共に良質な歪みＳｉ層１８により動作特性に
優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
上記製法で作製された半導体ウェーハＷの歪みＳｉ層１
８にチャネル領域が形成されるので、十分な歪み効果が
得られると共に良質な歪みＳｉ層１８により動作特性に
優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３８】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
【００３９】例えば、上記実施形態では、エッチングに
より溝を形成したが、ダイシング技術等を用いて機械的
加工により溝を形成しても構わない。また、第１のＳｉ
Ｇｅ層のうち少なくとも一部にＧｅ組成比を表面に向け
て漸次増加させた傾斜組成領域を形成しても構わない。
この場合、傾斜組成領域においてＧｅ組成比が漸次増え
るために、第１のＳｉＧｅ層中の特に表面側で転位の密
度を抑制することができると共に、固溶処理時の第２の
ＳｉＧｅ層においても転位がＳｉＧｅ層に沿った方向に
のび易くなり、より溝側面で転位を消滅させることがで
きる。
より溝を形成したが、ダイシング技術等を用いて機械的
加工により溝を形成しても構わない。また、第１のＳｉ
Ｇｅ層のうち少なくとも一部にＧｅ組成比を表面に向け
て漸次増加させた傾斜組成領域を形成しても構わない。
この場合、傾斜組成領域においてＧｅ組成比が漸次増え
るために、第１のＳｉＧｅ層中の特に表面側で転位の密
度を抑制することができると共に、固溶処理時の第２の
ＳｉＧｅ層においても転位がＳｉＧｅ層に沿った方向に
のび易くなり、より溝側面で転位を消滅させることがで
きる。
【００４０】また、上記実施形態では、第２のＳｉＧｅ
層を熱処理により固溶されて形成させた後に歪みＳｉ層
を形成したが、第２のＳｉＧｅ層形成後に該第２のＳｉ
Ｇｅ層表面を熱酸化してシリコン酸化膜を形成し、さら
に該シリコン酸化膜をフッ酸等によりエッチングで除去
した表面に、歪みＳｉ層を成膜しても構わない。この場
合、第２のＳｉＧｅ層の表面を熱酸化してシリコン酸化
膜を形成するので、第２のＳｉＧｅ層中のＳｉがシリコ
ン酸化膜となり第２のＳｉＧｅ層が薄膜化されると共に
Ｇｅ組成比が高くなりＧｅ濃度の濃縮化が行われる。
層を熱処理により固溶されて形成させた後に歪みＳｉ層
を形成したが、第２のＳｉＧｅ層形成後に該第２のＳｉ
Ｇｅ層表面を熱酸化してシリコン酸化膜を形成し、さら
に該シリコン酸化膜をフッ酸等によりエッチングで除去
した表面に、歪みＳｉ層を成膜しても構わない。この場
合、第２のＳｉＧｅ層の表面を熱酸化してシリコン酸化
膜を形成するので、第２のＳｉＧｅ層中のＳｉがシリコ
ン酸化膜となり第２のＳｉＧｅ層が薄膜化されると共に
Ｇｅ組成比が高くなりＧｅ濃度の濃縮化が行われる。
【００４１】また、上記実施形態の半導体ウェーハＷの
歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導体ウェ
ーハも本発明に含まれる。また、第２のＳｉＧｅ層上に
直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層上にさ
らに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪
みＳｉ層をエピタキシャル成長しても構わない。
歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導体ウェ
ーハも本発明に含まれる。また、第２のＳｉＧｅ層上に
直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層上にさ
らに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪
みＳｉ層をエピタキシャル成長しても構わない。
【００４２】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板の製造方法及び半導体基板によれ
ば、ＳＯＩ基板のＳｉ層表面に溝を形成し、その上に第
１のＳｉＧｅ層を形成するので、該第１のＳｉＧｅ層に
発生した転位が熱処理時に運動して溝に到達し、溝側面
で抜けて消滅するため、固溶後の第２のＳｉＧｅ層中の
転位密度を低減することができる。したがって、十分な
歪み効果を得るために必要な高いＧｅ組成比で厚い膜厚
の第１のＳｉＧｅ層やＳＯＩ層でも、転位密度が低い良
質な第２のＳｉＧｅ層を得ることができる。
本発明の半導体基板の製造方法及び半導体基板によれ
ば、ＳＯＩ基板のＳｉ層表面に溝を形成し、その上に第
１のＳｉＧｅ層を形成するので、該第１のＳｉＧｅ層に
発生した転位が熱処理時に運動して溝に到達し、溝側面
で抜けて消滅するため、固溶後の第２のＳｉＧｅ層中の
転位密度を低減することができる。したがって、十分な
歪み効果を得るために必要な高いＧｅ組成比で厚い膜厚
の第１のＳｉＧｅ層やＳＯＩ層でも、転位密度が低い良
質な第２のＳｉＧｅ層を得ることができる。
【００４３】また、本発明の半導体基板の製造方法及び
半導体基板によれば、第２のＳｉＧｅ層上に直接又は他
のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長
されるので、例えば歪みＳｉ層をチャネル領域とするＭ
ＯＳＦＥＴ等を用いた集積回路用の半導体基板を得るこ
とができる。
半導体基板によれば、第２のＳｉＧｅ層上に直接又は他
のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長
されるので、例えば歪みＳｉ層をチャネル領域とするＭ
ＯＳＦＥＴ等を用いた集積回路用の半導体基板を得るこ
とができる。
【００４４】また、本発明の電界効果型トランジスタの
製造方法及び電界効果型トランジスタによれば、上記本
発明の歪みＳｉ層を有する半導体基板の製造方法により
作製された半導体基板の歪みＳｉ層にチャネル領域を形
成するので、良質な歪みＳｉ層により高特性なＭＯＳＦ
ＥＴを高歩留まりで得ることができる。
製造方法及び電界効果型トランジスタによれば、上記本
発明の歪みＳｉ層を有する半導体基板の製造方法により
作製された半導体基板の歪みＳｉ層にチャネル領域を形
成するので、良質な歪みＳｉ層により高特性なＭＯＳＦ
ＥＴを高歩留まりで得ることができる。
【図１】 本発明に係る一実施形態における半導体基板
の製造方法を製造工程順に示す断面図である。
の製造方法を製造工程順に示す断面図である。
【図２】 本発明に係る一実施形態における半導体基板
を示す断面図である。
を示す断面図である。
【図３】 本発明に係る一実施形態におけるＳＯＩ基板
を示す拡大平面図である。
を示す拡大平面図である。
【図４】 本発明に係る一実施形態における転位を説明
するための要部断面における概念図である。
するための要部断面における概念図である。
【図５】 本発明に係る一実施形態におけるＭＯＳＦＥ
Ｔを示す概略的な断面図である。
Ｔを示す概略的な断面図である。
【図６】 本発明に係る従来例における半導体基板を製
造工程順に示す断面図である。
造工程順に示す断面図である。
１ Ｓｉ基板
２ ＢＯＸ層
３ ＳＯＩ層
４ 第１のＳｉＧｅ層
５ 第２のＳｉＧｅ層
１ ０ Ｓｉ基板
１１ ＢＯＸ層（絶縁層）
１２ ＳＯＩ層（Ｓｉ層）
１２ａ 溝
１２ｂ デバイス領域
１３ ＳＯＩ基板
１６ 第１のＳｉＧｅ層
１７ 第２のＳｉＧｅ層
１８ 歪みＳｉ層
１９ ＳｉＯ2ゲート酸化膜
２０ ゲートポリシリコン膜
Ｄ ドレイン領域
ＤＬ 転位
Ｓ ソース領域
Ｗ 半導体ウェーハ（半導体基板）
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/762 Ｈ０１Ｌ 21/76 Ｄ
27/12 29/78 ６２０
21/306 Ｂ
21/78 Ｌ
(72)発明者 水嶋 一樹
埼玉県さいたま市北袋町１丁目297番地
三菱マテリアル株式会社総合研究所内
Ｆターム(参考） 5F032 AA91 CA05 CA17 DA13 DA25
DA53 DA60 DA71
5F043 AA02 BB02 DD30 FF01 GG10
5F045 AA06 AC01 BB12 BB16 DA58
DA67 HA04 HA16
5F110 AA01 CC02 DD05 DD13 EE09
EE42 FF02 FF27 GG01 GG02
GG06 GG12 GG17 GG25 GG42
GG57 HJ13 QQ05 QQ11 QQ17
Claims (12)
- 【請求項１】 Ｓｉ基板上に絶縁層を介してＳｉＧｅ層
を備えた半導体基板の製造方法であって、 前記Ｓｉ基板上に前記絶縁層を介してＳｉ層を備えたＳ
ＯＩ基板のＳｉ層上に第１のＳｉＧｅ層を形成する第１
のＳｉＧｅ層形成工程と、 該工程後に熱処理を施して前記Ｓｉ層と前記第１のＳｉ
Ｇｅ層とを合金化して第２のＳｉＧｅ層とする合金化工
程とを有し、 前記第１のＳｉＧｅ層形成工程前に、前記Ｓｉ層の表面
に溝を形成しておくことを特徴とする半導体基板の製造
方法。 - 【請求項２】 請求項１に記載の半導体基板の製造方法
において、 前記第２のＳｉＧｅ層の表面を熱酸化してシリコン酸化
膜を形成する工程と、 該シリコン酸化膜を除去する工程とを有することを特徴
とする半導体基板の製造方法。 - 【請求項３】 請求項１又は２に記載の半導体基板の製
造方法において、 前記ＳＯＩ基板のＳｉ層表面は、結晶表面の｛００１｝
面であり、 前記溝を、その側面が｛１１１｝面となる断面Ｖ字状に
形成することを特徴とする半導体基板の製造方法。 - 【請求項４】 請求項１から３のいずれかに記載の半導
体基板の製造方法において、 前記溝を、半導体素子が形成されるデバイス領域に隣接
させて形成することを特徴とする半導体基板の製造方
法。 - 【請求項５】 請求項４に記載の半導体基板の製造方法
において、 前記溝を、前記デバイス領域を有する半導体チップをチ
ップサイズに切断分離するための切り代部分に形成する
ことを特徴とする半導体基板の製造方法。 - 【請求項６】 請求項１から５のいずれかに記載の半導
体基板の製造方法において、 前記溝は、格子状に形成されていることを特徴とする半
導体基板の製造方法。 - 【請求項７】 請求項１から６のいずれかに記載の半導
体基板の製造方法において、 前記第１のＳｉＧｅ層のうち少なくとも一部にＧｅ組成
比を表面に向けて漸次増加させた傾斜組成領域を形成す
ることを特徴とする半導体基板の製造方法。 - 【請求項８】 請求項１から７のいずれかに記載の半導
体基板の製造方法において、 前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介
して歪みＳｉ層をエピタキシャル成長することを特徴と
する半導体基板の製造方法。 - 【請求項９】 ＳｉＧｅ層上にエピタキシャル成長され
た歪みＳｉ層にチャネル領域が形成される電界効果型ト
ランジスタの製造方法であって、 請求項８に記載の半導体基板の製造方法により作製され
た半導体基板の前記歪みＳｉ層に前記チャネル領域を形
成することを特徴とする電界効果型トランジスタの製造
方法。 - 【請求項１０】 Ｓｉ基板上に絶縁層を介してＳｉＧｅ
層を備えた半導体基板であって、 請求項１から７のいずれかに記載の半導体基板の製造方
法により作製されたことを特徴とする半導体基板。 - 【請求項１１】 Ｓｉ基板上にＳｉＧｅ層を介して歪み
Ｓｉ層が形成された半導体基板であって、 請求項８に記載の半導体基板の製造方法により作製され
たことを特徴とする半導体基板。 - 【請求項１２】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタであって、 請求項９に記載の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする電界効果型トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001265095A JP4325134B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001265095A JP4325134B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003078140A true JP2003078140A (ja) | 2003-03-14 |
| JP4325134B2 JP4325134B2 (ja) | 2009-09-02 |
Family
ID=19091606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001265095A Expired - Fee Related JP4325134B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4325134B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005064654A1 (en) * | 2003-12-26 | 2005-07-14 | Canon Kabushiki Kaisha | Semiconductor substrate, manufacturing method thereof, and semiconductor device |
| US7238973B2 (en) | 2003-12-26 | 2007-07-03 | Canon Kabushiki Kaisha | Semiconductor member, manufacturing method thereof, and semiconductor device |
-
2001
- 2001-08-31 JP JP2001265095A patent/JP4325134B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005064654A1 (en) * | 2003-12-26 | 2005-07-14 | Canon Kabushiki Kaisha | Semiconductor substrate, manufacturing method thereof, and semiconductor device |
| US7238973B2 (en) | 2003-12-26 | 2007-07-03 | Canon Kabushiki Kaisha | Semiconductor member, manufacturing method thereof, and semiconductor device |
| US7750367B2 (en) | 2003-12-26 | 2010-07-06 | Canon Kabushiki Kaisha | Semiconductor member, manufacturing method thereof, and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4325134B2 (ja) | 2009-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100392166B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| JP3376211B2 (ja) | 半導体装置、半導体基板の製造方法及び半導体装置の製造方法 | |
| JP3512701B2 (ja) | 半導体装置及びその製造方法 | |
| US6717213B2 (en) | Creation of high mobility channels in thin-body SOI devices | |
| JP3782021B2 (ja) | 半導体装置、半導体装置の製造方法、半導体基板の製造方法 | |
| US6989570B2 (en) | Strained-channel isolated-gate field effect transistor, process for making same and resulting integrated circuit | |
| JP4604637B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2002237590A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| KR100497919B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2005277420A (ja) | テンシル歪み有する局所「Ｓｉｌｉｃｏｎ―Ｏｎ―Ｎｏｔｈｉｎｇ」ウエーハもしくは「Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ」を形成する方法 | |
| JP3597831B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3648466B2 (ja) | 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 | |
| US7553713B2 (en) | Method of manufacturing semiconductor substrates and semiconductor devices | |
| JP2003249641A (ja) | 半導体基板、その製造方法及び半導体装置 | |
| JP2002076347A (ja) | 半導体装置、半導体基板およびその製造方法 | |
| JP4296726B2 (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 | |
| US20030077882A1 (en) | Method of forming strained-silicon wafer for mobility-enhanced MOSFET device | |
| US20050217566A1 (en) | Method for producing one or more monocrystalline layers, each with a different lattice structure, on one plane of a series of layers | |
| JP4345244B2 (ja) | ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| JP3901957B2 (ja) | 半導体基板の製造方法及びその方法により製造された半導体装置 | |
| JP4854871B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP2004055943A (ja) | 半導体装置とその製造方法 | |
| JP4325134B2 (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 | |
| JP2005045115A (ja) | 半導体装置およびその製造方法 | |
| JP3600174B2 (ja) | 半導体装置の製造方法及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20050408 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080708 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080812 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090519 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090601 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4325134 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130619 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |