JP2003076730A - 半導体集積回路の設計支援システムおよび設計方法ならびにレイアウトエディタ - Google Patents

Abstract

(57)【要約】 【課題】 ＡＳＩＣで利用されているような詳細なセル
ライブラリがなくてもファンアウトチェックが容易に行
え、且つ、設計フローにおける大幅な後戻りを生じさせ
ない半導体集積回路の設計支援システムを提供すること
にある。 【解決手段】 配線情報を除いた回路設計の段階におい
て、各単位セルの内容を表す少なくとも出力駆動力およ
び入力負荷を含んだ回路情報と、各単位セルの接続情報
とに基づいて、各単位セルごとにファンアウトの演算を
行う第１演算手段と、単位セルの配置設計の段階におい
て、配置設計された各単位セルを結ぶ仮想的な配線を生
成し、この仮想的な配線の影響を含んだファンアウトの
演算を行う第２演算手段と、配線のレイアウト設計の段
階において、レイアウト設計された配線の影響を含んだ
ファンアウトの演算を行う第３演算手段とを備えたもの
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アナログ回路を
内蔵する半導体集積回路の設計技術および設計支援ツー
ルに関し、例えばＤＲＡＭ（Dynamic Random Access Me
mory）、ＳＲＡＭ（Static Random Access Memory）お
よびフラッシュＲＯＭ（Read Only Memory）などの半導
体メモリの設計に利用して有用な技術に関する。

【０００２】

【従来の技術】一般に汎用メモリと呼ばれるＤＲＡＭ、
ＳＲＡＭ、およびフラッシュＲＯＭなどの半導体記憶装
置においては、読み出した信号を増幅するセンスアン
プ、書込み信号を増幅するライトアンプ、書込み電圧や
プリチャージ電圧ならびにフラッシュＲＯＭにおける消
去電圧など複数レベルの電圧を生成するレギュレータ回
路、並びに出力バッファなど、アナログ的な要素を有す
る回路が機能的に大きな割合を占めて設けられている。

【０００３】このようなアナログ回路を備えた汎用メモ
リについては、自動設計を行うツールが十分に整ってい
ないのが現状である。自動設計ツールは、論理回路が大
きな割合を占める、例えばＡＳＩＣ（Application Spec
ific IC）などの分野において発展しているものであ
り、このような分野においては、ユーザーは、種々の機
能および性能ごとにユニット化され予め設計されている
セルまたはマクロセルと呼ばれる各種の機能回路を組み
合わせて所望の集積回路を設計していくことができる。
機能回路は、そのタイミング情報などの各種の情報が高
級言語により記述され、セルライブラリと呼ばれるデー
タベースに登録されている。そして、設計した回路につ
いてコンピュータを用いて論理合成を行うことで、所望
の機能や性能を満たした状態で素子レベルでの回路設計
や配置設計、並びに配線設計などが自動的に行えるよう
になっている。

【０００４】また、上記の論理合成の際、或いは、ＳＴ
Ａ（静的タイミング検証）などを行う際には、セルライ
ブラリに登録されているセルのタイミング情報などが用
いられているとともに、各セルの駆動力をチェックする
ファンアウトと呼ばれる指標の計算もセルライブラリの
情報を利用して行われ、それにより、各セルの駆動力の
チェックが行われるようになっている。

【０００５】

【発明が解決しようとする課題】しかしながら、汎用メ
モリなどアナログ回路が大きな割合で占める集積回路に
おいては、上記のＡＳＩＣなどの分野で利用されている
自動設計の手法を同様に適用するには困難がある。なぜ
なら、アナログ回路の設計自由度はデジタル回路に比べ
て著しく大きいため、同様のセルライブラリを構築する
ためには、登録する情報は膨大なものとなるからであ
る。設計自由度を狭めたライブラリでは、例えば、高速
化やチップ面積の削減を重視したメモリ製品に使用する
場合に、メモリ製品は製品毎にアナログ回路の構成が大
きく変更されることが多いので、その変更に対応できな
い。

【０００６】また、一般にセルライブラリの開発には多
大な労力が必要とされる。さらに、メモリ製品などは製
品サイクルが非常に長く、同一の半導体プロセスを適用
したメモリ製品の品種展開はＡＳＩＣの製品展開に比べ
て著しく少ない。そのため、汎用メモリについてセルラ
イブラリを開発してもその使用頻度は少なく、コスト的
に割りがあわないという問題がある。それゆえ、従来汎
用メモリについてはセルライブリ化が行われていなかっ
た。

【０００７】従って、従来のメモリ製品の設計では、図
６のフローチャートに示すように、ステップＳ１１の回
路設計、ステップＳ１２の回路の配置設計、ステップＳ
１３の配線のレイアウト設計を行った後、各回路の駆動
能力に過不足がないかファンアウトを手動で計算し（ス
テップＳ１４）、この値が所定条件を満たさない箇所が
あった場合には、セルの入れ替え、セルの配置変更、セ
ルの変更、配線経路の変更など、ステップＳ１１〜Ｓ１
３の各段階における設計内容を手動で修正し、各回路間
の駆動能力を手動で調整していた。このような修正は、
設計フローの大幅な後戻りとなるため、設計ＴＡＴ（tu
rn around time）が長くなるという問題があった。

【０００８】この発明の目的は、例えばメモリ製品など
アナログ回路を含んだ半導体集積回路の設計時に、ＡＳ
ＩＣで利用されているような詳細なセルライブラリがな
くても各回路間の駆動能力のチェックが容易に行え、且
つ、設計フローにおいて大幅な後戻りを要することなく
各回路間の駆動能力の調整を行うことが可能な半導体集
積回路の設計支援システムおよび半導体集積回路の製造
方法を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴については、本明細書の記述
および添附図面から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、アナログ回路を内蔵する半導体
集積回路の設計を支援する半導体集積回路の設計支援シ
ステムであって、配線情報を除いた回路設計の段階にお
いて、上記集積回路の構成要素であり所定の機能毎にユ
ニット化された各単位セルの内容を表す少なくとも出力
駆動力および入力負荷を含んだ回路情報と、各単位セル
の接続情報とに基づいて、各単位セルごとに出力側に接
続された他の回路に対する当該単位セルの駆動力に関す
る指標の演算を行う第１演算手段と、上記単位セルの配
置設計の段階において、配置設計された各単位セルを結
ぶ仮想的な配線を生成し、この仮想的な配線の影響を含
む上記駆動力に関する指標の演算を行う第２演算手段
と、上記の各単位セルを結ぶ配線のレイアウト設計の段
階において、レイアウト設計された配線の影響を含む上
記駆動力に関する指標の演算を行う第３演算手段とを備
えたものである。

【００１０】このような手段によれば、配線情報を除い
た回路設計、回路の配置設計、配線レイアウト設計のそ
れぞれの段階において、各単位セル間の駆動力のチェッ
ク並びに駆動力の調整を行うことが出来る。従って、回
路設計から配線のレイアウト設計までを、回路間の駆動
力を調整しつつ、且つ設計フローの大幅な後戻りなく行
え、設計期間の短縮が図れる。また、各設計段階毎に回
路全体に渡って駆動力のチェックを行うので、設計精度
の向上が図れる。

【００１１】また、このような設計支援を行うために必
要な各単位セルの情報は、例えば出力駆動力と入力負荷
だけであり、ＡＳＩＣで用いられるようなタイミング情
報を含んだ詳細なセルライブラリは必要ないので、単位
セルのライブラリ開発のコストも削減できる。

【００１２】また、上記第１演算手段、第２演算手段、
または第３演算手段による演算の結果、指標の値が所定
条件を満たさずエラーとなった場合に、集積回路のどの
部分でエラーとなったかをユーザ側に出力するエラー出
力手段を備えている。

【００１３】また、上記の設計支援システムは、具体的
には、ＤＲＡＭ、ＳＲＡＭ、フラッシュＲＯＭなどの半
導体メモリを設計対象とする場合に好適なものである。

【００１４】また、本発明に係る半導体集積回路の製造
方法は、アナログ回路を内蔵する集積回路の設計から回
路形成までを行う半導体集積回路の製造方法において、
配線のレイアウト設計より前に、上記集積回路の構成要
素であり所定の機能毎にユニット化された各単位セルの
内容を表す少なくとも出力駆動力および入力負荷を含ん
だ回路情報と、各単位セルの接続情報とに基づいて、各
単位セルごとに出力側に接続された他の回路に対する当
該単位セルの駆動力に関する指標を演算し、該指標値が
所定条件を満たすように集積回路の設計修正を行うもの
である。

【００１５】また、配線情報を除いた回路設計、集積回
路の構成要素であり所定の機能毎にユニット化された各
単位セルの配置設計、および配線のレイアウト設計の各
設計段階において、上述の設計支援システムを用いて上
記指標の演算を行うとともに、何れかの設計段階での指
標値が所定条件を満たさずエラーとなった場合には、当
該設計段階の設計修正をエラーが解消するまで行い、エ
ラーが無くなってから次の設計段階に移行するようにし
たものである。

【００１６】また、半導体集積回路を構成する単位セル
の配置と配線レイアウトとを設計画面上に画像表示しな
がら編集できるレイアウトエディタにおいて、各単位セ
ルの配置設計後や配線のレイアウト設計後に、各単位セ
ルの出力駆動力に過不足がないかチェックを行い、過不
足があった場合に、その単位セルや配線部分を設計画面
上で識別可能に表示するとともに、配線をどのくらい変
更すれば良いかアドバイス表示を行うようにしたもので
ある。単位セルの配置設計後で配線のレイアウト設計前
には、所定条件で仮想的にレイアウトされる仮想配線が
自動的に作成され、この仮想配線を用いて上記出力駆動
力のチェックが行われる。

【００１７】このような手段によれば、出力駆動力のチ
ェックでエラー箇所があった場合に、オペレータはその
エラー箇所を設計画面中で簡単に見つけ出し、さらに上
記アドバイス表示を頼りに手短に設計修正を行うことが
出来る。それにより、設計ＴＡＴの短縮化をより図るこ
とが出来る。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明の実施例の設計
支援システムを説明する機能構成図である。この実施の
形態の設計支援システムは、例えばＤＲＡＭ、ＳＲＡ
Ｍ、ＲＯＭ、フラッシュＲＯＭなどの半導体メモリのよ
うにアナログ回路が機能的に大きな割合を占める半導体
集積回路の設計を支援するものである。

【００１９】この実施例の集積回路の設計方法におい
て、アナログ回路は、例えば増幅器、演算増幅器、レベ
ルシフト回路、および定電圧回路など、予め機能毎にユ
ニット化された単位セルとして扱われ、さらに、各単位
セルは、例えば、増幅率やＳＮ比などの特性値や出力Ｍ
ＯＳＦＥＴのゲート幅と云った素子係数など、幾つかの
回路定数を与えることで素子レベルでの回路構成が決定
されるようになっている。

【００２０】この実施例の設計支援システムは、例え
ば、ワークステーションなどの電子計算機と、設計支援
プログラムと、簡易ライブラリを格納したデータベース
などから構成され、半導体集積回路の設計フローのう
ち、アナログ系の単位セルやロジック系のセルを組み合
わせて全体回路を構成する回路設計段階、各単位セルの
配置を決める配置設計の段階、配線のレイアウト設計の
段階のそれぞれにおいて主に機能するものである。その
機能構成としては、図１に示すように、上記の各設計段
階における設計データを外部から入力するデータ入力機
能２、入力された設計データに基づきアナログ系の各単
位セルについて各設計段階に応じたファンアウトを演算
する演算機能３、ファンアウトの演算結果を検証する検
証機能４、検証結果に基づきエラーの報告や簡単な修正
の方向を示すアドバイス情報をユーザ側に出力する情報
出力機能５などが備わっている。これらの機能構成は、
上記設計支援プログラムを電子計算機のＣＰＵが実行す
ることで実現されるものである。ここで、ファンアウト
とは、ある単位セルについて、その出力側に接続された
他の回路に対する当該単位セルの駆動力の指標となるも
のである。

【００２１】上記簡易ライブラリは、予め定められたア
ナログ系の単位セルについて、所定の特性値や所定の素
子係数を指定することで素子レベルの回路構成を決定す
ることのできる簡単なオブジェクトコードである。この
ような簡易ライブラリをデータベースに登録しておくこ
とで、設計支援システムへ回路構成の設計データを入力
する際に、該設計データをコード化して簡単に入力する
ことが可能となる。すなわち、単位セルの回路定数か
ら、その単位セルの出力駆動力（出力ＭＯＳＦＥＴのゲ
ートサイズ）や入力負荷（入力ＭＯＳＦＥＴのゲート容
量）などが設計支援システム内で導出することが出来
る。なお、簡易ライブラリを用いずに、設計データの入
力の際に素子レベルの設計データを入力するように構成
することも出来る。

【００２２】次に、上記の設計支援システムを用いた実
施例の半導体メモリの設計手順について説明する。図２
は、その設計手順の一例を示したフローチャートであ
る。この実施例の設計フローにおいては、先ず、ステッ
プＳ１において、上記のアナログ系やロジック系の単位
セルを組み合わせて全体回路を組み上げる。そして、全
体回路が組み上がったら、ステップＳ２において、この
回路についてファンアウト検証を行う。

【００２３】ステップＳ２のファンアウト検証では、ま
ず、ステップＳ１で組み上げた全体回路を表す設計デー
タ、すなわち、使用された単位セルを定義する回路情報
（回路定数やその構成素子の接続関係を表すネットリス
トなど）と、各単位セル間の接続関係を表すネットリス
ト情報とを、上記設計支援システムに入力する。これら
回路情報やネットリスト情報は、設計言語により記述さ
れるものである。設計支援システムに上記の情報が入力
されると、該設計支援システムにおいて次のような方式
でファンアウトの演算が行われる。

【００２４】図３には、この回路設計段階でのファンア
ウトの算出方法の一例を説明する図を示す。すなわち、
ファンアウトの演算処理が開始されると、先ず、ファン
アウト演算に必要な定数として、演算対象の単位セル１
０で出力駆動を行うＭＯＳＦＥＴのゲート幅Ｗoutと、
該単位セル１０の出力側に接続されている他の全ての単
位セルの入力ノードにある負荷容量Ｗｃとが、上記の回
路情報とネットリスト情報とから抽出される。さらに、
上記の負荷容量Ｗｃは、ＭＯＳＦＥＴのゲート容量とし
て当該ＭＯＳＦＥＴのゲート幅Ｗgateに換算される。そ
して、これらの値から上記単位セル１０についてのファ
ンアウトＦＯ１を次式のように演算する。ＦＯ１ ＝ Ｗ
gate ／ Ｗout

【００２５】すなわち、この設計段階のファンアウト演
算では、各単位セルの配置や各単位セル間の配線に関す
る情報が全くないので、配線負荷は“０”と扱ってい
る。そして、上記のファンアウトの演算を、回路中の全
単位セルについて行ってファンアウトの演算処理を終了
する。なお、１つの単位セルに出力端子が複数あれば、
それぞれの出力端子について同様の演算を行う。

【００２６】ファンアウト演算が終了したら、次に、上
記のファンアウトＦＯ１の演算結果の検証が行われる。
検証の方式は、例えば、ファンアウトＦＯ１を予め設定
されている最小値ｍｉｎ１並びに最大値ｍａｘ１とそれ
ぞれ比較し、最小値ｍｉｎ１と最大値ｍａｘ１との間に
あれば適性、それ以外ならエラーと判断するものであ
る。そして、エラーと判断された箇所については、設計
支援システムの表示装置や印字装置を介して、ユーザに
その情報が出力される。また、その出力の際、このエラ
ーの箇所の駆動力がどの程度小さいか或いはどの程度大
きいかなど、回路修正のアドバイス情報が付加される。

【００２７】上記のファンアウト検証においてエラー箇
所が見つかった場合には、ユーザは、再び、ステップＳ
１の回路設計に戻り、指摘箇所のエラーを回避するよう
に該当の単位セルやその前段後段の単位セルにおいてそ
の回路定数を変えたり、単位セルを別のものに入れ替え
るなどして対処する。全体回路の設計修正が済んだら、
再びステップＳ２のファンアウト検証を行う。そして、
上記のような設計回路の修正とファンアウト検証とをエ
ラーがなくなるまで繰り返し行うことで、配線負荷の影
響を除外した条件で、全ての単位セルについてファンア
ウトが適性条件を満たした回路が組み上がる。

【００２８】次に、ステップＳ３において、ユーザは、
各単位セルについての配置設計を行う。配置設計は、例
えば、集積回路の占有面積の縮小や、実装設計の容易
化、故障診断の容易化など、種々の評価関数を用いて、
それぞれの条件が最適になるように行われる。そして、
配置設計が済んだら、次に、ステップＳ４において、各
単位セルの配置を考慮したファンアウト検証を、設計支
援システムにおいて行う。

【００２９】図４には、このステップＳ４で行われるフ
ァンアウトの算出方法の一例の説明図を示す。この設計
段階のファンアウト検証では、先ず、各単位セルの配置
情報に基づき仮想配線２０を決定し、この仮想配線２０
の影響を含めたファンアウトの演算を行う。仮想配線２
０は、例えば、互いに接続された２個の単位ユニットに
ついて、直交するＸ方向とＹ方向に沿った配線で、且
つ、配線長が最小となるように決定される。そして、こ
の仮想配線２０の寄生容量Ｃ１を、ＭＯＳＦＥＴのゲー
ト容量と見なして該ＭＯＳＦＥＴのゲート幅Ｗwireに換
算する。そして、ファンアウトＦＯ２として次式のよう
な演算を行う。 ＦＯ２ ＝ （Ｗgate ＋ Ｗwire）／ Ｗout

【００３０】そして、上記のようなファンアウトの計算
を、全ての単位セルの全ての出力端子について行う。つ
いで、このファンアウトの検証として、その値が最小値
ｍｉｎ２から最大値ｍａｘ２までの所定範囲内にあるか
検証する。その結果、所定範囲外となりエラーとなった
単位セルがあれば、当該単位セルと、この単位セルの駆
動力がどの程度大きい或いはどの程度小さいといったア
ドバイス情報を出力する。

【００３１】エラー箇所が見つかった場合、ユーザは、
指摘箇所のエラーを回避すべく、再度ステップＳ３の配
置設計に戻って、上記エラー情報と上記アドバイス情報
とを頼りに指摘の単位セルやそれに接続された単位セル
およびその周辺の回路の配置修正を行う。そして、上記
のような配置設計の修正とファンアウト検証とをエラー
が解消するまで繰り返し行うことで、仮想配線モデルの
配置設計において全ての単位セルのファンアウトが適性
条件を満たす配置設計が達成される。

【００３２】配置設計が完了したら、次に、ステップＳ
５において、ユーザは配線のレイアウト設計を行う。配
線レイアウトは、例えば大まかな概略配線と詳細な詳細
配線と云った２段階に分けて行われる。そして、全ての
単位セルを結ぶ詳細な実配線３０のレイアウト設計が済
んだら、ステップＳ６においてこの実配線３０の影響を
含んだファンアウトの検証を設計支援システムにおいて
行う。

【００３３】図５には、このステップＳ６で行われる実
配線の影響を含めたファンアウトの算出方法の一例の説
明図を示す。このステップＳ６のファンアウト検証は、
ステップＳ４と同様の演算を実配線３０の負荷容量を用
いて行うものである。すなわち、各単位セルの入力ノー
ドの負荷容量と実配線３０の負荷容量とを、それぞれＭ
ＯＳＦＥＴのゲート容量と見なして該ＭＯＳＦＥＴのゲ
ート幅Ｗgate，Ｗwire0として換算し、これらの値と演
算対象の単位セル１０にて出力端子を駆動するＭＯＳＦ
ＥＴのゲート幅Ｗoutとを用いて、次式のようにファン
アウトＦＯ３を演算する。 ＦＯ３ ＝ （Ｗgate ＋ Ｗwire0）／ Ｗout

【００３４】そして、上記のようなファンアウトの計算
を、全ての単位セルの全ての出力端子について行い、つ
いで、その値が最小値ｍｉｎ３から最大値ｍａｘ３まで
の所定範囲内にあるか検証する。その結果、所定範囲外
となりエラーとなった単位セルがあれば、当該単位セル
と、この単位セルの駆動力がどの程度大きい或いはどの
程度小さいといったアドバイス情報を出力する。

【００３５】エラー箇所が見つかった場合、ユーザは、
指摘箇所のエラーを回避すべく、再度ステップＳ５の配
線レイアウト設計に戻って、上記エラー情報と上記アド
バイス情報とを頼りに指摘の単位セルに接続された配線
のレイアウト修正を行う。そして、上記のようなレイア
ウト設計の修正とファンアウト検証とをエラーが解消す
るまで繰り返し行うことで、全ての単位セルについて詳
細配線の影響も含めてファンアウトが適性条件を満たし
た設計が達成される。

【００３６】その後、ステップＳ７において、詳細配線
まで設計した回路について、従来行われている種々のテ
ストや診断ならびにシミュレーション等により最終的な
レイアウト検証を行って設計完了となる。さらに、その
後、上記の設計内容に従ってマスクパターンが形成さ
れ、半導体プロセスを経て半導体基板上に設計した半導
体メモリが形成される。

【００３７】以上のように、この実施例の設計支援シス
テムによれば、アナログ回路を内蔵する半導体メモリの
設計フローにおいて、回路配置や配線レイアウトの設計
を除く回路構成の設計、各単位セルの配置設計、およ
び、詳細配線のレイアウト設計の各設計段階において、
それぞれ各設計段階に応じた方式でファンアウト検証が
行われるので、該検証でエラーが見つかった場合でも、
その設計段階の修正によりエラーを解消でき、設計フロ
ーにおいて大幅な後戻りを発生することなく設計ＴＡＴ
を短縮することが出来る。

【００３８】さらに、各設計段階で適宜ファンアウト検
証が行われるので、各設計段階で設定されている評価関
数による最適化を崩さずに設計を進めていくことが出来
る。また、回路全体に渡る網羅的なファンアウト検証に
より、設計品質の向上が図れる。

【００３９】また、上記のファンアウト検証は、例えば
ＡＳＩＣのセルライブラリにあるようなタイミング情報
などを含む詳細なライブラリがなくても、各単位セルの
出力駆動力と、入力負荷の情報とが分れば遂行できるの
で、詳細なセルライブラリの開発コストを削減できる。
また、設計自由度が大きなアナログ回路を扱う場合や、
品種展開が少なく詳細なセルライブラリを作成するには
コスト的に割りが合わないと云った場合でも、単位セル
の簡単なライブラリを作成して対応することが出来る。

【００４０】次に、単位セルの配置設計および配線のレ
イアウト設計を行うレイアウトエディタ、および該レイ
アウトエディタを用いた回路設計の手順について、レイ
アウトエディタの画像表示例を挙げながら説明する。レ
イアウトエディタは、オペレータがタブレットやデジタ
イザ等の位置入力装置を用いて回路の単位セルの配置設
計を行ったり、各単位セルを結ぶ配線のレイアウト設計
を行うもので、ワークステーションなどのコンピュータ
上で動作するソフトウェアとして構成される。

【００４１】レイアウトエディタを用いた設計時には、
ディスプレイに回路のレイアウトが画像表示される設計
画面が設けられ、オペレータはこの設計画面を見ながら
単位セルや配線を動かしてその配置設計を行うことがで
きる。また、必要に応じて設計画面上の画像を拡大した
り、データベース中で指定した単位セルや配線を回路レ
イアウトの画像中において強調表示等により他の部分と
識別可能な状態に表示することが可能になっている。

【００４２】また、この実施例のレイアウトエディタ
は、回路構成のみが決まり単位セルの配置設計前の第１
段階、単位セルの配置設計後で配線のレイアウト設計前
の第２段階、配線のレイアウト設計後の第３段階と、３
つの段階においてそれぞれファンアウトチェックを行っ
て、エラー箇所の発見やエラーを回避する修正指針が示
されたアドバイス情報の提示を行うガイド機能を備えて
いる。

【００４３】図７は、実施例のレイアウトエディタを用
いて行われる回路設計の処理手順を示すフローチャート
である。アナログ回路が大きな割合を占める回路設計で
は、機能設計の後、回路エディタを用いて回路設計を行
う（ステップＳ１１）。回路設計の際、回路は例えば機
能単位に分割された単位セルごとに扱われて回路設計が
行われるとともに、各単位セルを結ぶ配線設計も行われ
て回路全体の設計が完了する。そして、回路設計が完了
すると、回路エディタにおいて各単位セルの回路情報
と、各単位セル間の配線情報とを含んだネットリストＤ
１が作成されファイル出力される。

【００４４】回路設計がなされたら、次に、レイアウト
エディタを用いて第１段階のファンアウトチェックを行
う（ステップＳ１２）。レイアウトエディタには、予め
オペレータが、適用する半導体プロセスに応じたＭＯＳ
ＦＥＴ等の素子の入力ゲート容量の計算式Ｔ１と、単位
面積当たりのゲート容量値Ｔ２と、単位面積当たりの配
線容量Ｔ３と、第１〜第３段階におけるファンアウトの
計算式Ｔ４と、第１〜第３段階のファンアウトチェック
でエラーと判定されるファンアウトの閾値を示すエラー
判定式Ｔ５とを与えておく。また、上記のエラー判定式
Ｔ５が与えられると、レイアウトエディタ内において、
該エラー判定式Ｔ５に基づき出力ＭＯＳＦＥＴのサイ
ズ、仮想配線長、実配線長をどの位にすればエラーが回
避されるのか、その大きさや長さを求める変換式Ｔ６が
自動的に求められる。変換式Ｔ６はエラー判定式Ｔ５に
よる演算を逆算するものであるので、エラー判定式Ｔ５
から簡単に求めることが出来る。

【００４５】第１段階のファンアウトチェックは、レイ
アウトエディタに備わるメニューの中からチェック実行
の項目を選択することで開始される。そして、第１段階
のファンアウトチェックでは、上記入力データのうち入
力ゲート容量計算式Ｔ１、単位面積当たりのゲート容量
値Ｔ２、第１段階のファンアウト計算式Ｔ４、回路エデ
ィタから受け渡されたネットリストＤ１とが用いられ
て、全単位セルの全出力部について配線負荷を考慮しな
いファンアウト値が求められる。

【００４６】そして、ファンアウト値が求められたら、
第１段階のファンアウトチェック用のエラー判定式Ｔ５
に基づき、全単位セルの全ての出力部についてファンア
ウト値のエラー判定が行われ、エラーと判定された箇所
がピックアップされる。これらファンアウト計算とエラ
ー判定の具体例は、図３の説明で示した通りである。

【００４７】さらに、上記のエラー判定に伴って、エラ
ーと判定された箇所について変換式Ｔ６に基づき出力Ｍ
ＯＳのサイズを何ミクロンにすればエラーが回避される
か、その大きさが求められる。そして、これらエラーと
判定された箇所を表わす情報と、エラーを回避する出力
ＭＯＳのサイズを示したアドバイス情報とからなるエラ
ー結果情報Ｅ１がファイル出力される。

【００４８】図８には、本実施例のレイアウトエディタ
においてファンアウトチェックを行う機能モジュールを
説明する図を示す。上記第１段階のファンアウトチェッ
クは、次のステップＳ２１〜Ｓ２６の処理をそれぞれ実
行する複数の機能モジュールにより遂行される。すなち
わ、予めオペレータにより入力されたファンアウト計算
式Ｔ４を取り込んで該計算式Ｔ４に従った演算が行える
ように解釈を行うファンアウト計算式解釈ステップＳ２
１と、上記計算式Ｔ４に従ってファンアウト値の演算を
行うファンアウト演算ステップＳ２２と、オペレータに
より入力されたエラー判定式Ｔ５を取り込んで該式Ｔ５
に従った判定が行えるように解釈を行うファンアウトエ
ラー判定式解釈ステップＳ２３と、上記判定式Ｔ５に従
ってファンアウト値のエラー判定を行うファンアウトエ
ラー判定ステップＳ２４と、上記判定式Ｔ５を換算して
得たエラー変換式Ｔ５に基づきエラーと判定された箇所
についてエラーを回避する修正値を求めるファンアウト
エラー修正値演算ステップＳ２５と、エラーと判定され
た箇所の情報と修正値の情報を所定形式にまとめて出力
するファンアウトエラー出力ステップＳ２６とをそれぞ
れ行う機能モジュールである。

【００４９】そして、オペレータの指示操作により第１
段階のファンアウトチェックが開始されると、上記の各
機能モジュールが互いに連携しつつ各処理を自動的に実
行し、エラー箇所があった場合にはエラー結果情報Ｅ１
のファイル出力までを自動的に行うようになっている。
後述する第２、第３段階のファンアウトチェックにおい
ても、ファンアウト計算式Ｔ４、エラー判定式Ｔ５、エ
ラー変換式Ｔ６が各段階に応じて変更されるのみでそれ
以外の処理は同様に行われる。そして、それぞれの段階
に応じたエラー結果情報Ｅ２，Ｅ３が自動的にファイル
出力される。

【００５０】図９には、第１段階のファンアウトチェッ
クのエラー結果情報の画像表示例を示す。なお、同図に
おいて点線枠で示されるコメントは表示内容の説明であ
り画像表示されることを意味するものではない。エラー
結果情報Ｅ１が出力されると、レイアウトエディタはＧ
ＵＩ（Graphical User Interface）のウィンドウ表示を
利用して、回路設計に使用される設計画面としての設計
ウィンドウＸ２とは別のウィンドウＸ１にエラー結果情
報Ｅ１を表示出力する。その表示態様は、１つのエラー
箇所に１個の欄が対応された表形式で、エラー箇所ごと
にそのエラー箇所を表わす情報と修正の指針を表わすア
ドバイス情報とをテキストで表示するものである。図９
の例では、エラー箇所を示す情報として“ＣＥＬＬ＊
（単位セルの識別名）．ＮＥＴ＊（配線の識別名）”が
表示され、アドバイス情報として“Driver Size ＊＊μ
m→＊＊μm（出力ＭＯＳのサイズを現在の＊＊μｍから
＊＊μｍ以上に変更するようにというガイド）”が表示
されている。

【００５１】さらに、このウィンドウＸ１の各欄には、
対応するエラー箇所を設計ウインドウＸ２上で強調表示
させるためのディスプレイボタンが表示され、オペレー
タがこのボタンを指示操作（マウスのクリックなど）す
ることで、エラー箇所を示す情報が回路エディタに渡さ
れて、回路エディタのウィンドウＸ２の設計図面上にお
いて該当箇所（該当の出力駆動ＭＯＳが設けられた出力
部の箇所Ｐ１と駆動信号が出力される配線Ｙ１）が強調
表示されるようになっている。これらの機能によりエラ
ー部位表示機能が構成される。

【００５２】第１段階のファンアウトチェックにおいて
エラーと判定された箇所があった場合には、オペレータ
は表示されたエラー情報を頼りに、エラー箇所を回路エ
ディタの設計ウィンドウ内で強調表示させながら、その
単位セルの修正を行うことが出来る（ステップＳ１
８）。そして、修正後、新たなエラー箇所が発生してい
ないかファンアウトチェックを行うと云った手順を繰り
返すことで、第１段階のファンアウトチェックでエラー
箇所のない回路設計が遂行される。

【００５３】回路設計が完了したら、回路エディタによ
り生成されたネットリストＤ１がレイアウトエディタに
入力されるので、オペレータはレイアウトエディタを用
いて上記ネットリストＤ１により表わされる回路の配置
設計を行う（ステップＳ１３）。そして、全ての単位セ
ルの配置が決まったら、第１段階の場合と同様にレイア
ウトエディタのメニューを選択して第２段階のファンア
ウトチェックを行わせる（ステップＳ１４）。

【００５４】第２段階のファンアウトチェックでは、レ
イアウトエディタに備わる各機能モジュールにより、先
ず、レイアウトエディタに予め入力されている入力ゲー
ト容量計算式Ｔ１、単位面積当たりのゲート容量値Ｔ
２、単位面積当たりの配線容量Ｔ３、および、第２段階
のファンアウト計算式Ｔ４と、上記の単位セルの配置設
計により得られた各単位セルの配置が示された配置デー
タＤ２と、各単位セルの回路情報と単位セル間の接続情
報とが含まれるネットリストＤ１とに基づき、単位セル
間の接続が仮想配線により接続されたものとしたファン
アウト値が全ての単位セルの全ての出力部について求め
られる。

【００５５】次いで、第２段階のファンアウトチェック
用のエラー判定式Ｔ５から、全単位セルの全ての出力部
についてファンアウト値のエラー判定が行われ、エラー
と判定された箇所がピックアップされる。これらのファ
ンアウト値の計算とエラー判定の具体例は、図４の説明
で示した通りである。

【００５６】さらに、エラー判定に伴って、エラーと判
定された箇所について変換式Ｔ６に基づき仮想配線を何
ミクロンにすればエラーが回避されるか、その長さがレ
イアウトエディタにより求められて、これらエラーと判
定された箇所を示す情報と、エラーを回避する仮想配線
の長さを示すアドバイス情報とを含んだエラー結果情報
Ｅ２がファイル出力される。

【００５７】図１０には、第２段階のファンアウトチェ
ック後のエラー結果情報の表示画像例を示す。エラー結
果情報Ｅ２が出力されると、レイアウトエディタは、第
１段階の場合と同様に、単位セルの配置設計に使用され
る設計ウィンドウ（設計画面）Ｘ４と別のウィンドウＸ
３を作成し、そこにエラー結果情報Ｅ２を表示出力す
る。その表示態様は、アドバイス情報が仮想配線の修正
指針を示す内容“Virtual Wire Length ＊＊＊μm→＊
＊＊μｍ”になるだけで第１段階の場合と同様である。
また、ウィンドウＸ３内のディスプレイボタンを指示操
作することで、設計ウィンドウＸ４上のレイアウト画像
の中で該当箇所が強調表示される点も同様である。但
し、この場合に強調表示されるのは該当の仮想配線が結
ぶ複数の単位セルＣ１〜Ｃ３とそれらの結び付きを示す
ラインＹ２となる。これらのエラー箇所の表示機能によ
りエラー部位表示機能が構成される。

【００５８】第２段階のファンアウトチェックにおいて
エラーと判定された箇所があった場合には、オペレータ
は表示されたエラー情報を頼りに、エラー箇所を設計ウ
ィンドウ内で強調表示させながら、その単位セルの配置
を変更して設計修正を行うことが出来る（ステップＳ１
８）。そして、修正後、新たなエラー箇所が発生してな
いか再びファンアウトチェックを行うと云った手順を繰
り返すことで、第２段階のファンアウトチェックでエラ
ーのない単位セルの配置設計が遂行される。

【００５９】単位セルの配置設計が完了したら、次い
で、レイアウトエディタ上で実配線のレイアウト設計を
行う（ステップＳ１５）。そして、全ての実配線のレイ
アウトが決まったらレイアウトエディタのメニューを選
択して第３段階のファンアウトチェックを行う（ステッ
プＳ１６）。

【００６０】第３段階のファンアウトチェックでは、レ
イアウトエディタに備わる各機能モジュールにより、先
ず、レイアウトエディタに予め入力されている入力ゲー
ト容量計算式Ｔ１、単位面積当たりのゲート容量値Ｔ
２、単位面積当たりの配線容量Ｔ３、および、第３段階
のファンアウト計算式Ｔ４と、上記一連の設計により得
られたネットリストＤ１、単位セルの配置データＤ２お
よび詳細配線の配線データＤ３に基づき、実配線を含め
たファンアウト値が全ての単位セルの全ての出力部につ
いて求められる。

【００６１】次いで、第３段階のファンアウトチェック
用のエラー判定式Ｔ５に基づきエラー判定が行われ、エ
ラーと判定された箇所がピックアップされる。ここでの
ファンアウト値の計算とエラー判定の具体例は、図５の
説明で示した通りである。

【００６２】さらに、上記のエラー判定に伴って、エラ
ーと判定された箇所について変換式Ｔ６に基づき実配線
を何ミクロンにすればエラーが回避されるか、その長さ
が求められる。そして、これらエラー箇所の情報とエラ
ーを回避する実配線の長さを示すアドバイス情報とを含
んだエラー結果情報Ｅ３がファイル出力される。

【００６３】図１１には、第３段階のファンアウトチェ
ック後のエラー結果情報の表示画像例を示す。エラー結
果情報Ｅ３が出力されると、レイアウトエディタは第１
と第２段階の場合と同様に、設計画面としての設計ウィ
ンドウＸ６とは別のウィンドウＸ５を作成して、そこに
エラー結果情報Ｅ６を表示出力する。その表示態様は、
アドバイス情報が実配線の長さのものになるだけで、第
２段階の場合のものとほぼ同様である。また、ウィンド
ウＸ５内のディスプレイボタンを指示操作することで、
設計ウィンドウＸ６上のレイアウト図において該当箇所
が強調表示される点も同様である。この場合に強調表示
されるのは該当の実配線とこの配線が結ぶ複数の単位セ
ルＣ４〜Ｃ６となる。これらのエラー箇所を表示させる
機能によりエラー部位表示機能が構成される。

【００６４】第３段階のファンアウトチェックにおいて
エラーと判定された箇所があった場合には、オペレータ
は表示されたエラー情報を頼りに、エラー箇所を設計ウ
ィンドウ内で強調表示させながら、その配線レイアウト
を変更して設計修正を行うことが出来る（ステップＳ１
９）。そして、修正後、新たなエラー箇所が発生してな
いか再びファンアウトチェックを行うと云った手順を繰
り返すことで、全ての箇所でファンアウト値が合格範囲
に収まった回路設計が達成される。その後、例えば、公
知の診断技術やシミュレーション技術により設計回路の
レイアウト検証が行われて回路設計が完了となる。

【００６５】表１に、図７のステップＳ１１〜Ｓ１９ま
での各処理において回路エディタとレイアウトエディタ
に入出力されるデータの一覧を示す。

【００６６】

【表１】

【００６７】この表において、ステップＳ１１の行は回
路エディタに入出力されるデータが、その他の行はレイ
アウトエディタに入出力されるデータが示されている。

【００６８】なお、図９〜図１１の例では、ファンアウ
トチェック後のアドバイス情報として、第２段階のファ
ンアウトチェックでは各単位セルの配置修正の指針とな
る仮想配線長が提示され、第３段階のファンアウトチェ
ックでは配線レイアウトの修正の指針となる実配線長が
提示される例を示したが、例えば、第２段階や第３段階
のファンアウトチェックにおいてそれ以前の段階の設計
修正の手引きとなるアドバイス情報を表示するようにし
ても良い。

【００６９】図１２には、第３段階のファンアウトチェ
ックで求められるエラー結果情報のその他の例を説明す
る画像図が示されている。例えば、図１２に示すよう
に、第３段階（実配線のレイアウト設計後）のファンア
ウトチェックにおいて、配線レイアウトを修正する際の
指針となる実配線長の修正値の提示に加え、同じエラー
箇所において出力側のドライバサイズや受け側の入力ピ
ン容量を修正する場合の指針となる修正値を提示して、
オペレータに配線レイアウトの修正か或いは単位セルの
構成の修正によりファンアウトエラーを回避するように
促す表示を行うようにしても良い。

【００７０】以上のように、この実施例のレイアウトエ
ディタによれば、単位セルの配置設計前、配置設計後、
配線のレイアウト設計後の各段階においてそれぞれファ
ンアウトチェックを行い、ファンアウトエラーとなった
箇所の修正処理を行うことが出来るので、設計フローの
大幅な後戻りを発生させずにこれらの設計を行うことが
でき、設計期間の短縮を図ることが出来る。また、各段
階ごとに回路全体に渡ってファンアウトチェックを行う
ので、設計精度の向上が図れる。

【００７１】さらに、ファンアウトチェックでエラー箇
所が見つかった場合には、エラー箇所ごとに修正の指針
となるアドバイス情報が示されるので、オペレータはこ
のアドバイス情報を頼りにして修正処理を手短に行うこ
とが出来る。さらに、設計ウインドウＸ２，Ｘ４，Ｘ６
のレイアウト画像中にエラー箇所を他と識別可能な状態
に表示させることが出来るので、オペレータはレイアウ
ト画像の中からエラー箇所を見つける手間が省け、修正
処理を容易に行うことが出来る。

【００７２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、各
設計段階におけるファンアウトの式は、実施例の式に限
られず、演算対象となる単位セルの出力駆動力と該セル
の出力側に接続された他のセルの入力負荷との関係を表
すものであれば、種々の変更が可能である。

【００７３】また、ファンアウトの演算パラメータとし
て、ＭＯＳＦＥＴのゲート幅や配線長を用いているが、
より詳細なファンアウト検証が必要な場合には、例え
ば、配線を層間接続するコンタクトホールｈやＭＯＳＦ
ＥＴのゲート長に起因する負荷容量、並びに、回路の構
成素子や配線の負荷抵抗などもパラメータに含めてファ
ンアウトの演算をするようにしても良い。

【００７４】また、配置設計段階で行われるファンアウ
トの演算で使用される仮想配線として、Ｘ方向とＹ方向
とに沿った配線で最短となる配線を例示したが、仮想配
線はこれに限られず、例えば、回路全体において、先
ず、配線の大まかな通り道を決定し、その通り道の中で
最短なものとするなど変更も可能である。

【００７５】また、上記実施例では、各設計段階毎に設
計内容を表す設計データを設計支援システムに入力する
構成としたが、コンピュータを用いて回路設計を行う従
来の設計支援ツールの中に本発明に係るファンアウト検
証を行うルーチンを組み込み、回路設計とファンアウト
検証とを総合的に行う設計支援システムを構成するよう
にしても良い。

【００７６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
メモリの設計に適用した場合について説明したがこの発
明はそれに限定されるものでなく、アナログ回路を内蔵
する半導体集積回路の設計に広く利用することができ
る。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、回路設計
から配線のレイアウト設計までを、回路間の駆動力を調
整しつつ、且つ設計フローの大幅な後戻りをせずに行え
るので、設計精度を向上しつつ、設計期間の短縮が図れ
るという効果がある。

【００７８】また、設計支援のために、ＡＳＩＣで用い
られるようなタイミング情報を含んだ詳細なセルライブ
ラリは用いないので、セルライブラリの開発コストを削
減できるという効果がある。

【００７９】また、各設計段階の駆動力判定でエラー箇
所が見つかった場合に、修正指針を示すアドバイス情報
が表示され、且つ、設計画面上にエラー箇所を識別可能
に表示させることが出来るので、オペレータは修正処理
を容易に行うことが出来る。

【図面の簡単な説明】

【図１】本発明の実施例の設計支援システムを説明する
機能構成図である。

【図２】実施例の設計支援システムを適用した半導体集
積回路の設計フローの一例を示すフローチャートであ
る。

【図３】図２のステップＳ２で行われる配線情報を除い
たファンアウトの算出方法の一例を説明する図である。

【図４】図２のステップＳ４で行われる仮想配線を用い
たファンアウトの算出方法の一例を説明する図である。

【図５】図２のステップＳ６で行われる実配線でのファ
ンアウトの算出方法の一例を説明する図である。

【図６】従来の汎用メモリの設計フローの一例を示すフ
ローチャートである。

【図７】実施例のレイアウトエディタを用いて行われる
回路設計の処理手順を示すフローチャートである。

【図８】実施例のレイアウトエディタにおいてファンア
ウトチェックを実行する機能モジュールを説明する図で
ある。

【図９】第１段階のファンアウトチェックで得られたエ
ラー結果情報の表示例を示す画像図である。

【図１０】第２段階のファンアウトチェックで得られた
エラー結果情報の表示例を示す画像図である。

【図１１】第３段階のファンアウトチェックで得られた
エラー結果情報の表示例を示す画像図である。

【図１２】第３段階のファンアウトチェックで求められ
るエラー結果情報のその他の例を説明する画像図であ
る。

【符号の説明】

２ データ入力機能 ３ ファンアウト演算機能 ４ ファンアウト検証機能 ５ 情報出力機能 １０ 演算対象の単位セル １１〜１３ 出力側に接続された他の単位セル ２０ 仮想配線 ３０ 実配線 Ｄ１ ネットリスト Ｄ２ 配置データ Ｄ３ 配線データ Ｅ１〜Ｅ３ エラー結果情報 Ｓ２１ ファンアウト計算式解釈ステップ Ｓ２２ ファンアウト演算ステップ Ｓ２３ ファンアウトエラー判定式解釈ステップ Ｓ２４ ファンアウトエラー判定ステップ Ｓ２５ ファンアウトエラー修正値演算ステップ Ｓ２６ ファンアウトエラー出力ステップ Ｘ１，Ｘ３，Ｘ５ エラー結果情報が表示出力されるウ
ィンドウ Ｘ２ 回路エディタの設計ウィンドウ Ｘ４，Ｘ６ レイアウトエディタの設計ウィンドウ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｄ Ｃ Ｔ (72)発明者 佐藤 保 秋田県河辺郡雄和町相川字後野85番地 株 式会社アキタ電子システムズ内 (72)発明者 三浦 一広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 北島 秀則 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 中田 健児 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B046 AA08 BA03 BA04 HA04 HA09 JA03 5F064 BB12 BB28 DD02 DD03 DD04 DD09 DD24 DD32 EE03 EE08 EE43 EE57 HH06 HH10 HH12 HH15 HH17

Claims (10)

【特許請求の範囲】
1. 【請求項１】 アナログ回路を内蔵する半導体集積回路
   の設計を支援する半導体集積回路の設計支援システムで
   あって、 配線情報を除いた回路設計の段階において、上記集積回
   路の構成要素であり所定の機能毎にユニット化された各
   単位セルの内容を表す少なくとも出力駆動力および入力
   負荷を含んだ回路情報と、各単位セルの接続情報とに基
   づいて、各単位セルごとに出力側に接続された他の回路
   に対する当該単位セルの駆動力に関する指標の演算を行
   う第１演算手段と、 上記単位セルの配置設計の段階において、配置設計され
   た各単位セルを結ぶ仮想的な配線を生成し、この仮想的
   な配線の影響を含む上記駆動力に関する指標の演算を行
   う第２演算手段と、 上記の各単位セルを結ぶ配線のレイアウト設計の段階に
   おいて、レイアウト設計された配線の影響を含む上記駆
   動力に関する指標の演算を行う第３演算手段とを備えて
   いることを特徴とする半導体集積回路の設計支援システ
   ム。
2. 【請求項２】 上記第１演算手段、第２演算手段、また
   は第３演算手段による演算の結果、指標値が所定条件を
   満たさない場合に、条件を満たしていない個所を外部に
   出力するエラー出力手段を備えたことを特徴とする請求
   項１記載の半導体集積回路の設計支援システム。
3. 【請求項３】 上記半導体集積回路は、ＤＲＡＭ、ＳＲ
   ＡＭ、またはフラッシュＲＯＭなどの半導体メモリであ
   ることを特徴とする請求項１又は２記載の半導体集積回
   路の設計支援システム。
4. 【請求項４】 アナログ回路を内蔵する集積回路の設計
   から回路形成までを行う半導体集積回路の設計方法であ
   って、 配線のレイアウト設計より前に、上記集積回路の構成要
   素であり所定の機能毎にユニット化された各単位セルの
   内容を表す少なくとも出力駆動力および入力負荷を含ん
   だ回路情報と、各単位セルの接続情報とに基づいて、各
   単位セルごとに出力側に接続された他の回路に対する当
   該単位セルの駆動力に関する指標を演算し、該指標値が
   所定条件を満たすように集積回路の設計修正を行うこと
   を特徴とする半導体集積回路の設計方法。
5. 【請求項５】 アナログ回路を内蔵する半導体集積回路
   の設計方法であって、 配線情報を除いた回路設計、集積回路の構成要素であり
   所定の機能毎にユニット化された各単位セルの配置設
   計、および配線のレイアウト設計の各設計段階におい
   て、請求項１〜３の何れかに記載の設計支援システムを
   用いて上記指標の演算を行い、何れかの設計段階での指
   標値が所定条件を満たしていない場合には、条件を満た
   すまで当該設計段階の設計修正を行い、条件を満たすよ
   うになってから次の設計段階に移行することを特徴とす
   る半導体集積回路の設計方法。
6. 【請求項６】 集積回路の構成要素であり所定の機能毎
   にユニット化された各単位セルの配置と各単位セル間の
   配線レイアウトとを設計画面上に画像表示させながら入
   力に応じた編集を行うレイアウトエディタであって、 単位セルの出力端子に接続される負荷に対する該出力端
   子の駆動力の大きさを表わす指標を演算し予め定められ
   た条件を満たすか判定する駆動力判定機能と、 上記駆動力判定機能により条件を満たしていないと判定
   した場合に上記設計画面上に条件を満たしていない部位
   を他の部位と識別可能に表示する表示機能と、 上記条件を満たしていない部位について上記予め定めら
   れた条件を満たすように配線長の変更を促すアドバイス
   情報を表示出力するガイド機能と、 を有することを特徴とするレイアウトエディタ。
7. 【請求項７】 上記条件を満たしていない部位について
   条件を満たす配線長を算出する第１算出機能を備え、 上記アドバイス情報には上記第１算出機能により算出さ
   れた配線長が含まれることを特徴とする請求項６記載の
   レイアウトエディタ。
8. 【請求項８】 上記ガイド機能は、上記条件を満たして
   いない部位について上記予め定められた条件を満たすよ
   うに単位セルの出力駆動力又は入力負荷を変更させるア
   ドバイス情報を含めて表示出力することを特徴とする請
   求項６又は７に記載のレイアウトエディタ。
9. 【請求項９】 上記条件を満たしていない部位について
   条件を満たす単位セルの出力駆動力又は入力負荷の値を
   算出する第２算出機能を備え、 上記アドバイス情報には上記第２算出機能により算出さ
   れた値が含まれることを特徴とする請求項８記載のレイ
   アウトエディタ。
10. 【請求項１０】 各単位セル間を所定の条件に従って結
    ぶ仮想配線のレイアウトを自動的に生成する仮想配線機
    能を有し、 各単位セルの配置設計後で配線レイアウトの設計前にお
    いては、上記駆動力判定機能は上記仮想配線の配線負荷
    を含めて演算された上記指標について判定を行い、上記
    ガイド機能は仮想配線についてのアドバイス情報を表示
    出力し、 配線レイアウトの設計後においては、上記駆動力判定機
    能は設計された実配線の配線負荷を含めて演算された上
    記指標について判定を行い、上記ガイド機能は上記実配
    線についてのアドバイス情報を表示出力することを特徴
    とする請求項６〜９の何れかに記載のレイアウトエディ
    タ。