JP2003067438A - シミュレーションモデルの生成方法及びシミュレーション方法及びその記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】アルゴリズム記述とＲＴレベル記述の中間のレ
ベルのシミュレーションを可能にする。その言語の提
供。 【解決手段】資源の制約下、アルゴリズム記述３をクロ
ックレベル記述８に低位化する。アルゴリズム記述３の
複数機能を単位クロックの中で動作が可能である部分機
能に分解し、その複数機能を回復するためにその部分機
能を組み立てる。複数機能は、クロックレベル記述であ
るクロックレベルシミュレータ８として、レジスタを変
数とする言語により表現されている。レジスタを変数と
する言語は、クロック単位で動作するプログラミングの
言語として最適であり、この言語は、アルゴリズムレベ
ルより下位であり、ＲＴレベルよりも上位の未発見言語
であった。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シミュレーション
方法、シミュレーションモデル、これらに対応する記録
媒体、それらの記述の生成方法に関し、特に、アルゴリ
ズム記述とＲＴレベル記述との間でシミュレーションを
適宜に切り換えて高速度で所望の段階でシミュレーショ
ンモデルを生成してアルゴリズムを高速に又は詳細にシ
ミュレートするシミュレーション方法、シミュレーショ
ンモデル、それらに対応する記録媒体、それらの記述の
生成方法に関する。

【０００２】

【従来の技術】大規模回路は、自動設計装置により設計
される。自動設計装置の設計フローは、Ｃ言語のような
汎用プログラム言語、専用の動作レベル記述言語により
所望の動作フローが記述された最高位レベル記述をレジ
スタ、加算器のようなハードウエア資源を用いてよりハ
ードウエア化されるＲＴレベル記述のような低位レベル
記述に書き下すステップを有している。このようにレベ
ルが異なる抽象度の複数のシミュレーションモデルのシ
ミュレーションは、図１３（ａ），（ｂ）に示されるよ
うに、抽象度が高い動作レベルシミュレーションモデル
１０１では、初めから終わりまでこれだけがシミュレー
トされ、そのシミュレーションの途中で、ＲＴレベルシ
ミュレーションモデル１０２のシミュレーションは行わ
れえず、また、抽象度が低いＲＴレベルシミュレーショ
ンモデル１０２では、初めから終わりまでこれだけがシ
ミュレートされ、そのシミュレーションの途中で、動作
レベルシミュレーションモデル１０１のシミュレーショ
ンは行われなかった。

【０００３】このように、動作レベルシミュレーション
モデル１０１とＲＴレベルシミュレーションモデル１０
２は、互いに独立していて別個のものとして扱われ、シ
ミュレーションの途中で一方のシステムシミュレーショ
ンから他方のシステムシミュレーションに切り換えるこ
とは不可能であった。一般的には、速度が重要な局面で
は高速な上位シミュレーションモデルが用いられ、精度
が重要な局面ではＲＴレベル、精度が更に細かく要求さ
れる局面ではレベルが更に低い他の低位シミュレーショ
ンモデルがそれぞれに用いられていた。

【０００４】しかし、機能検証のシミュレーションを行
う場合、ある時刻ｔ１から他のある時刻ｔ２の間を特に
詳しく調べたいという要望がある。そのような場合にも
時刻ｔ０から時刻ｔ２までの検証のために高精度のシミ
ュレータを使用すると、機能検査に多大な時間がかかっ
てしまう。

【０００５】このような問題を解決する技術として、異
なる抽象度の複数・シミュレーションモデルの間で切り
換えを行うようにしたミックス・シミュレーション技術
が、特開平５−６１９３４号、論文「並列論理シミュレ
ータＷＩＺＤＯＭ」（情報処理学会第５７回全国大会、
１９９８）で知られている。ここで開示されている切り
換えは、命令レベルシミュレーションモデルとハードウ
エアシミュレータ、ＲＴレベルシミュレーションモデル
のような抽象度が異なるシミュレーションモデルとの間
の切り換えである。このような切り換えが可能になって
いる根拠は、双方のモデルがレジスタ等で共通する構造
を持っていることにある。また、ゲートレベルと電子回
路レベルの間でのシミュレーション切り換えが行われる
技術が、特開平７−１１０８２６号で知られている。こ
の切り換えで双方の情報のトランスファーは、ゲート回
路の端子と電子回路の端子が１対１に対応していること
を利用することにより、回路端子のレベルのアナログ・
ディジタル変換によって行っている。また、特開平１０
−２６１００２号は、ある回路記述形式を用いてその回
路の動きを詳しい定義モデルと粗い定義モデルとで表現
し、そのモデルの間での切り換えを開示している。この
ような１対１対応の高低レベル間の切り換え、詳細度の
異なるものの共通の記述形式を用いた同一レベル間の切
り換えが知られている。

【０００６】しかし、動作記述レベルといわれる最高位
のプログラム言語記述レベルと下位記述レベルであるＲ
Ｔレベルの間では、シミュレーション状態を保持する構
造が１対１に対応しておらず、両レベル間でデータの受
け渡しができないため、従来、これらのレベル間の切り
換えシミュレーションが不可能であった。シミュレーシ
ョンをより適正に高速化し且つ詳細化するために、この
ように１対１に対応する記述がなされていないレベル間
のシミュレーションモデルの切換技術の確立が特に望ま
れた。

【０００７】本発明者は、そのような技術の確立のため
に、論理回路の処理フローを記述した動作レベル記述を
機能合成ツールによりＲＴレベル記述に変換し、その動
作レベル記述とＲＴレベル記述をそれぞれに対応するコ
ンパイラに入力して動作レベルシミュレーションモデル
構造とＲＴレベルシミュレーションモデル構造を生成
し、動作レベルシミュレーションモデル構造とＲＴレベ
ルシミュレーションモデル構造の対応手段を生成し、動
作レベルシミュレーションモデル構造とＲＴレベルシミ
ュレーションモデル構造に基づいて動作レベルシミュレ
ーションとＲＴレベルシミュレーションを対応手段を介
して切り換えて実行するように、両レベル間でレジスタ
の変数値を共有させるようにしたシミュレーション方法
を提案している（参照：特願平１１−０５７０４０
号）。

【０００８】このようなシミュレーション方法によるシ
ミュレーションの実行過程で、本発明者は、動作モデル
である最高位の抽象度を持つアルゴリズム記述から自動
生成される従来のＲＴレベル記述は、ソースであるアル
ゴリズム記述から遠くかけ離れ、両記述の間に大きな抽
象度の落差が存在していることに気づいた。両記述の間
に潜み両記述のそれぞれの抽象度の中間にある抽象度の
記述の発見が望まれ、その記述により、アルゴリズム記
述より抽象度が低くＲＴレベルより抽象度が高い言語レ
ベルでシミュレーションモデルを動作レベルより精細に
且つＲＴレベルより高速にシミュレートすることが望ま
れる。

【０００９】

【発明が解決しようとする課題】本発明の課題は、アル
ゴリズムレベルより抽象度が高くＲＴレベルよりも抽象
度が低いレベルの言語を用いてそれに基づくシミュレー
ションモデル、その記述とその生成の方法を提供するこ
とにある。

【００１０】本発明の他の課題は、アルゴリズムレベル
より抽象度が高くＲＴレベルよりも抽象度が低い記述に
基づいて、アルゴリズム記述のシミュレーションよりも
より精細に、且つ、ＲＴレベル記述のシミュレーション
よりもより高速にシミュレートすることができるシミュ
レーションモデル、その記述とその生成の方法を提供す
ることにある。

【００１１】

【課題を解決するための手段】本発明のシミュレーショ
ンモデルの生成方法では、機能合成部とクロックレベル
検証部とを具備するシミュレーション装置において、資
源の制約の下で、前記機能合成部が、回路モジュールを
表現するアルゴリズム記述から状態遷移制御モデルと対
応テーブルを生成し、前記クロックレベル検証部が、前
記状態遷移制御モデルと前記対応テーブルからクロック
レベル記述のクロックレベルアルゴリズムモデルを生成
する。前記クロックレベル記述は、単位クロックでの前
記資源の各々の動作を記述し、前記クロックレベルアル
ゴリズムモデルは、前記回路モジュールの前記クロック
レベル記述であり、前記状態遷移制御モデルは前記資源
の各々の状態遷移を制御し、前記対応テーブルは、前記
資源、及び前記単位クロック毎の前記アルゴリズム記述
内の変数と前記資源の対応関係を表す。

【００１２】前記クロックレベルアルゴリズムモデル
は、前記単位クロック毎の前記資源の動作を制御するデ
ータパス記述部とを有する。

【００１３】また、本発明のシミュレーションモデルの
生成方法では、機能合成部とクロックレベル検証部とを
具備するシミュレーション装置において、資源の制約の
下で、前記機能合成部が、回路モジュールを表現するア
ルゴリズム記述から状態遷移制御モデルと対応テーブル
を生成し、前記クロックレベル検証部が、前記状態遷移
制御モデル、前記対応テーブル、及び外部とのインター
フェイス情報からクロックレベル記述のクロックレベル
アルゴリズムモデルを生成してもよい。前記クロックレ
ベル記述は、単位クロックでの前記資源の各々の動作を
記述し、前記クロックレベルアルゴリズムモデルは、前
記回路モジュールの前記クロックレベル記述であり、前
記状態遷移制御モデルは前記資源の各々の状態遷移を制
御し、前記対応テーブルは、前記資源、及び前記単位ク
ロック毎の前記アルゴリズム記述内の変数と前記資源の
対応関係を表す。

【００１４】前記クロックレベルアルゴリズムモデル
は、データを入出力するＩ／Ｏ部と、前記単位クロック
毎の前記資源の動作を制御するデータパス記述部とを有
してもよい。

【００１５】いずれの場合も、前記クロックレベル記述
では、前記資源のうちの１つが前記複数の変数により共
有されることが好ましい。

【００１６】本発明のシミュレーション方法では、前記
クロックレベル検証部が、前記単位クロックに基づい
て、請求項１乃至５のいずれかに記載される前記クロッ
クレベルアルゴリズムモデルを含むシミュレーションモ
デルをシミュレーションしてもよい。このとき、前記シ
ミュレーションモデルは、ＣＰＵの動作に対応するクロ
ックレベルＣＰＵモデルを含んでもよい。

【００１７】また、前記クロックレベル検証部が、前記
シミュレーションの結果に基づいて、前記資源の前記状
態と前記アルゴリズム記述とを対応づけ、前記アルゴリ
ズム記述の記述行毎の前記資源の使用状況を表示すこと
が好ましい。また、前記クロックレベル検証部が、前記
シミュレーションモデルに含まれる前記クロックレベル
記述と、前記資源の使用状況を示す資源使用対応表とを
用いて、前記アルゴリズム記述と当該シミュレーション
により得られる変数値の対応を表示することが好まし
い。

【００１８】前記資源の使用状況の表示では、前記クロ
ックレベル検証部が、前記クロックレベル記述の前記単
位クロックの状態遷移が起これば前記状態遷移が起こっ
た前記アルゴリズム記述の前記記述行と前記資源の使用
状況を表示し、前記変数値の対応の表示では、前記クロ
ックレベル検証部が、前記クロックレベル記述の前記単
位クロックの状態遷移が起これば前記状態遷移が起こっ
た前記レジスタ記述の前記記述行と前記変数値を表示す
ることが好ましい。前記変数値は、前記資源のうちのレ
ジスタ又はメモリの値である。

【００１９】本発明のシミュレーション装置では、資源
の制約の下で、回路モジュールを表現するアルゴリズム
記述から状態遷移制御モデルと対応テーブルを生成する
機能合成部と、前記状態遷移制御モデル、前記対応テー
ブル、及び外部とのインターフェイス情報からクロック
レベル記述のクロックレベルアルゴリズムモデルを生成
するクロックレベル検証部とを具備する。前記状態遷移
制御モデルは前記資源の各々の状態遷移を制御し、前記
対応テーブルは、前記資源、及び前記単位クロック毎の
前記アルゴリズム記述内の変数と前記資源の対応関係を
表し、前記クロックレベル記述は、前記単位クロックで
の前記資源の各々の動作を記述し、前記クロックレベル
アルゴリズムモデルは、前記回路モジュールの前記クロ
ックレベル記述である。

【００２０】シミュレーション装置は、表示部を更に具
備してもよく、前記クロックレベル検証部は、前記シミ
ュレーションの結果に基づいて、前記資源の前記状態と
前記アルゴリズム記述とを対応づけ、前記アルゴリズム
記述の記述行毎の前記資源の使用状況を前記表示部に表
示し、前記クロックレベルシミュレーションモデルに含
まれる前記クロックレベル記述と前記資源使用対応表と
を用いて、前記アルゴリズム記述の前記記述行と当該シ
ミュレーションにより得られる変数値の対応を前記表示
部に表示する。前記クロックレベル検証部は、前記クロ
ックレベル記述の前記クロック単位の状態遷移が起これ
ば前記状態遷移が起こった前記アルゴリズム記述の前記
記述行と前記資源の使用状況を前記表示部に表示し、前
記クロックレベル記述の前記クロック単位の前記状態遷
移が起これば前記状態遷移が起こった前記レジスタ記述
の前記記述行と前記変数値を表示することが好ましい。

【００２１】また、シミュレーション装置では、回路の
論理動作を表すハードウエアモデルを含む、前記回路の
アルゴリズムレベルシミュレーションモデルをシミュレ
ーションするアルゴリズムレベル検証部と、資源の制約
の下、前記ハードウエアモデルから生成されたクロック
レベルアルゴリズムモデルを含むクロックレベルシミュ
レーションモデルをシミュレーションするクロックレベ
ル検証部と、前記クロックレベルアルゴリズムモデル
は、単位クロックでの前記資源の各々の動作を表し、前
記資源の制約の下、前記ハードウエアモデルから生成さ
れた前記回路のＲＴレベルアルゴリズムモデルを含むＲ
Ｔレベルシミュレーションモデルをシミュレーションす
るＲＴレベル検証部とを具備する。

【００２２】前記アルゴリズムレベルシミュレーション
モデルは、前記回路内のＣＰＵの動作を表すＣＰＵモデ
ルを含み、前記クロックレベルシミュレーションモデル
は、単位クロック毎の前記ＣＰＵの動作を表すクロック
レベルＣＰＵモデルを含み、前記ＲＴレベルシミュレー
ションモデルは、ＲＴレベルで前記ＣＰＵの動作を表す
ＲＴレベルＣＰＵモデルを含んでもよい。前記クロック
レベルシミュレーションモデルのシミュレーション時間
は、前記ＲＴレベルシミュレーションモデルのシミュレ
ーション時間より短い。シミュレーション装置は、更
に、表示部を具備し、前記クロックレベル検証部は、前
記クロックレベルアルゴリズムモデルと前記クロックレ
ベルＣＰＵモデルのシミュレーションの結果に基づい
て、前記資源の前記状態と前記アルゴリズム記述とを対
応づけ、前記アルゴリズム記述の記述行毎の前記資源の
使用状況を前記表示部に表示し、資源の使用状況を表す
資源使用対応表とを用いて、前記アルゴリズム記述の前
記記述行と当該シミュレーションにより得られる変数値
の対応を前記表示部に表示する。

【００２３】

【発明の実施の形態】本発明によるシミュレーションモ
デルの記述生成方法は、資源の制約の下で、アルゴリズ
ム記述（３）をクロックレベル記述（８）に低位化する
ことを含み、その低位化することは、アルゴリズム記述
（３）の複数機能を単位クロックの中で動作が可能であ
る部分機能に分解することと、その複数機能を回復する
ためにその部分機能を組み立てることとを備える。その
ような複数機能は、クロックレベル記述であるクロック
レベルシミュレータ（８）として、後述されるレジスタ
を変数とする言語により表現されている。レジスタを変
数とする言語は、本発明者により発見された低位プログ
ラミング記述言語である。

【００２４】クロックレベル記述は、資源のうちの複数
レジスタの内のある１つのレジスタを異なる複数単位ク
ロックのうちで動作させる記述を備える。このようなク
ロック間でレジスタの共有化が行われ、レジスタが変数
として言語化される。

【００２５】本発明によるシミュレーションモデルは、
更に、既述のこのようなシミュレーションモデルの記述
生成方法により記述されたクロックレベル記述（８）
と、そのクロックレベル記述に対応するアルゴリズム記
述（３）とが対応する対応表（２２，２３）とを含む。

【００２６】本発明によるシミュレーション方法は、こ
のようなシミュレーションモデルを用いて単位クロック
で部分機能を動作させることにより複数機能をシミュレ
ートすることを含み、更に、そのようにシミュレートす
ることの結果に基づいて、アルゴリズム記述（３）をデ
バッグすることを含む。更には、シミュレーションモデ
ルに含まれるクロックレベル記述と対応表とを用いて、
アルゴリズム記述の行数とシミュレーションにより得ら
れる変数値の対応を表示することを含む。

【００２７】本発明によるシミュレーションモデルの生
成方法は、資源の制約の下で、アルゴリズム記述（３）
をクロックレベル記述（８）に低位化することを含み、
その低位化することは、アルゴリズム記述（３）の複数
機能を単位クロックの中で動作が可能である部分機能に
分解することと、複数機能を回復するためにその部分機
能を組み立てることとを備え、クロックレベル記述
（８）は、その資源のうちの複数レジスタの内のある１
つのレジスタを異なるクロックのうちでそれぞれに動作
させる記述を備え、更に、クロックレベル記述（８）と
クロックレベル記述（８）のうちのレジスタ（Ｒｅｇ１
〜５）に関するレジスタ記述との対応表（２２，２３）
を作成することと、クロックレベル記述（８）のクロッ
ク単位の状態遷移が起こればその状態遷移が起こったア
ルゴリズム記述部分を表示することと、クロックレベル
記述（８）のクロック単位の状態遷移が起こればその状
態遷移が起こったレジスタ記述部分のレジスタ（Ｒｅｇ
１〜５）の変数値（Ｒ）を表示することとを含む。この
ような対応表の作成によって、両レベル間の移行が可能
である。このようなシミュレーションモデルの生成方法
に含まれる全記述がコンピュータにより読み取り可能で
あることは当然であり、それは記録媒体化されて利用に
供される。

【００２８】本発明によるシミュレーションモデルは、
アルゴリズム記述（３）と、アルゴリズム記述（３）よ
りも抽象度が低いＲＴレベル記述（１７）と、アルゴリ
ズム記述（３）よりも抽象度が低く、且つ、ＲＴレベル
記述（１７）よりも抽象度が高いクロックレベル記述
（８）を含み、クロックレベル記述（８）はアルゴリズ
ム記述（３）からクロック単位で自動生成される記述で
あり、アルゴリズム記述（３）と、クロックレベル記述
（８）と、ＲＴレベル記述（１７）とは、クロックレベ
ル記述（８）に含まれて記述されるレジスタ（Ｒｅｇ１
〜５）の変数値（Ｒ）を共有する。このような共有によ
り、３つのレベル間で移行が可能である。

【００２９】更に、シミュレーションモデルは、アルゴ
リズム記述（３）と、アルゴリズム記述（３）よりも抽
象度が低いクロックレベル記述（８）を含み、クロック
レベル記述（８）は、時間軸に直交する単位クロックご
との断面上で記述されるレジスタの演算記述である。こ
こで、断面とは、１単位クロック内で同時的に動作が進
行する一連の記述の連鎖である。アルゴリズム記述より
も抽象度が低く、且つ、時間軸に直交する単位クロック
ごとの断面上でレジスタに関して記述される言語は、コ
ンピュータにより読み取り可能に表現されて記録媒体化
され得る。このような媒体をコピーすることにより、同
時並行的に多様なシミュレーションが可能である。アル
ゴリズム記述よりも抽象度が低く、且つ、時間軸に直交
する単位クロックごとの断面上でレジスタに関して記述
されるシミュレーションモデル用記述言語は、Ｒｅｇ１
＋Ｒｅｇ２のように複数レジスタが用語として多変数化
されている。アルゴリズム記述（３）は数の演算を含ん
でいる場合には、その演算を時間軸上で進行するクロッ
クの単位の中で実行する関数の変数がレジスタになって
表現されている。

【００３０】このように、中間レベルの抽象度の言語に
は、レジスタの動作がクロック単位で現れる変数が潜ん
でいる。

【００３１】図１に一致対応して、本発明によるシミュ
レーションモデルの実施の形態は、アルゴリズム検証部
とＲＴレベル検証部との間で、新たにクロックレベル検
証部が設けられていることを特徴としている。そのアル
ゴリズム検証部１は、図１に示されるように、アルゴリ
ズムシステム２から形成されている。アルゴリズムシス
テム２は、最も抽象度が高いＨ／Ｗモデルであるアルゴ
リズム記述３と、Ｃ言語で記述されＳ／Ｗモデルである
Ｃ−プログラム４とを備えている。アルゴリズムシステ
ム２は、Ｃ−コンパイラによりアルゴリズムシミュレー
タ５に変換される。アルゴリズムシステム２は、アルゴ
リズムシミュレータ５によりシミュレートされる。

【００３２】そのクロックレベル検証部６は、クロック
レベルシステム７から形成されている。クロックレベル
システム７は、クロックレベル記述であるクロックレベ
ルシミュレーションモデル８と、クロックレベルＣＰＵ
モデル９とを備えている。クロックレベルシステム７
は、組込用Ｃコンパイラ１１により自動生成されて記述
変換され、その記述変換には、慣用の機能合成ツール１
２が持つツールであるレジスタが用語（単語又は一次変
数）として用いられる。アルゴリズム記述３は、機能合
成ツール１２で記述されるツールを持つモデル変換ツー
ル１３によりクロックレベルシミュレーションモデル８
に記述変換される。クロックレベルＣＰＵモデル９は、
組込用Ｃコンパイラ１１によりＣ−プログラム４から自
動生成される。クロックベースシミュレータ１４は、ク
ロックレベルシミュレーションモデル８とクロックレベ
ルＣＰＵモデル９とから形成されている。

【００３３】そのＲＴレベル検証部１５は、ＲＴレベル
システム１６から形成されている。ＲＴレベルシステム
１６は、ＲＴＬ−ＨＤＬ１７と、ＲＴレベルＣＰＵモデ
ル１８とを備えている。ＲＴＬ−ＨＤＬ１７は、機能合
成ツール１２によりアルゴリズム記述３から自動生成さ
れる。ＨＤＬシミュレータ１９は、ＲＴＬ−ＨＤＬ１７
とＲＴレベルＣＰＵモデル１８とから形成されている。

【００３４】図２は、クロックレベルシミュレーション
モデル８を自動生成するモデル作成のツール構成とその
作成フローを示している。機能合成ツール１２は、定
数、変数の最適化機能と、スケジューリング機能と、ア
ロケーション機能と、レジスタシェアリング機能と、Ｈ
ＤＬ生成機能とを有している。レジスタシェアリング機
能は、下記３つの作成を実行する機能を有している： （１）資源制約下で用いられる複数レジスタ資源の状態
遷移の繰返しをデータパス制御により制御するＦＳＭ／
ＤａｔａＰａｔｈモデル２１の作成 （２）変数とレジスタと状態位置との対応である変数／
レジスタ／状態位置対応表２２の作成 （３）アルゴリズム記述のソース行とその状態位置との
対応であるソース行／状態位置対応表２３の作成 モデルＩ／Ｆ情報２４は、機能合成ツール１２とモデル
変換ツール１３に入力される。モデル変換ツール１３
は、モデルＩ／Ｆ情報２４とＦＳＭ／ＤａｔａＰａｔｈ
モデル２１と変数／レジスタ／状態位置対応表２２とに
基づいて動作し、アルゴリズム記述３をクロックレベル
シミュレーションモデル８に記述変換して、クロックレ
ベルシミュレーションモデル８を自動生成する。モデル
変換ツール１３には、その自動生成のために、モデル機
能ライブラリのデバッグ機能ライブラリ２５とモデルＩ
／Ｆライブラリ２６からそれらのライブラリ情報が入力
される。

【００３５】図３は、クロックレベルシミュレーション
モデル８の記述構造を示している。クロックレベルシミ
ュレーションモデル８は、Ｂｕｓシミュレーションモデ
ル３１を備えている。Ｂｕｓシミュレーションモデル３
１は、モジュールＩＯ部３２とデータパス記述部３３と
から形成されている。モジュールＩＯ部３２には、複数
ＩＯレジスタ３４と複数ＩＯメモリー３５とが記述さ
れ、モデルＩ／Ｆ情報２４から作成され、当該シミュレ
ーションモデルの入出力端子を通して組込ソフトウエア
から読み書きされるＩＯレジスタ構造と、ＩＯメモリー
構造を有している。クロックレベルシミュレーションモ
デル８は、モジュールＩＯ部を介して、他のモジュール
と信号伝達を行う。データパス記述部３３は、後述され
るように、複数ＩＯレジスタと複数演算子との関係を記
述するデータパスと、その演算のクロック単位の動作を
制御する制御構造とを有している。

【００３６】データパス記述部３３に、シミュレーショ
ンコントローラ３６が接続している。シミュレーション
コントローラ３６は、シミュレータ本体からクロック入
力３７を受けてデータパス記述部３３のクロックを１つ
ずつ進める演算動作遷移３８の循環歩進制御（ＦＳＭ制
御）を行う。シミュレーションコントローラ３６から出
力されるＦＳＭ制御信号３９は、データパス記述部３３
に入力される。

【００３７】データパス記述部３３は、ＧＵＩコントロ
ーラ４１に接続している。データパス記述部３３は、レ
ジスタ値Ｒと演算遷移位置である状態位置値Ｓとを出力
する。レジスタ値Ｒと状態位置値Ｓとは、ＧＵＩコント
ローラ４１に入力される。リセット信号がシミュレーシ
ョンコントローラ３６に入力されると、データパス記述
部３３のレジスタ値Ｒと状態位置値Ｓとは初期化され
る。

【００３８】ＧＵＩコントローラ４１は、現在の遷移状
態位置のレジスタとアルゴリズムレベル記述による変数
との対応を図２に示される変数／レジスタ／状態位置対
応表２２から得ることができる。ＧＵＩコントローラ４
１は、更に、現在の遷移状態位置のアルゴリズムレベル
記述によるソース行をソース行／状態位置対応表２３か
ら得ることができる。

【００３９】ＧＵＩコントローラ４１は、アルゴリズム
レベル記述変数値表示ウインドウ４２と、アルゴリズム
レベル記述ソース実行行表示ウインドウ４３に接続して
いる。アルゴリズムレベル記述変数値表示ウインドウ４
２には、レジスタのレジスタ値Ｒが、その遷移状態位置
で、アルゴリズムレベル記述変数値として変数／レジス
タ／状態位置対応表２２に基づく対応関係が与えられて
表示される。複数レジスタが部分的に異なる遷移状態間
で共有されることにより一時的にレジスタとの対応が消
えてしまうアルゴリズムレベル記述変数の値は、ＧＵＩ
コントローラ４１に保持されることにより、アルゴリズ
ムレベル記述変数値表示ウインドウ４２には、常に最新
の遷移状態の最新の変数値が表示される。

【００４０】他方で、アルゴリズムレベル記述ソース実
行行表示ウインドウ４３には、現在の状態遷移位置に対
応するアルゴリズムレベル記述のソース行位置値Ｓが、
現在の遷移状態位置で、ソース行／状態位置対応表２３
に基づく対応関係が与えられて、ハイライト表示され
る。更に、ＧＵＩコントローラ４１は、アルゴリズム記
述変数、及び、レジスタ、クロック単位の変化の回数、
状態遷移の各状態に遷移した回数、遷移元、遷移先が、
シミュレーション中に計測されることにより、変数、レ
ジスタ変化、状態変化の網羅率が測定される。このよう
な網羅率は、テストパタンによりどれ程網羅的な検証が
行われ得たかの指標になる。

【００４１】アルゴリズム検証：システム内に含まれる
ハードウエアモデルとソフトウエアモデルは、共にプロ
グラミング言語で記述されている。そのハードウエアモ
デルは、ハードウエアのアルゴリズムを表現し、そのソ
フトウエアモデルは組み込みソフロウエアを表現してい
る。これらのプログラミング言語記述をＣコンパイラに
かけることにより、アルゴリズムレベルのシミュレータ
が作成される。ハードウエアに関する情報がないアルゴ
リズムレベルで検証可能な項目は、下記（１），（２）
に示されるように、純粋に論理的な動作のみであるが、
そのシミュレーションは非常に高速である。 （１）各モジュールの論理的な動作の検証 （２）システムの論理的な動作の検証

【００４２】クロックレベル検証：ハードウエアモデル
のアルゴリズム記述を機能合成ツール、モデル変換ツー
ルで処理することにより、クロックレベルのシミュレー
ションモデルが作成される。ソフトウエアモデルは、Ｃ
ＰＵのシミュレーションモデル上に組込ソフトウエアと
して読み込まれ、実際のＣＰＵと同等な動作タイミング
を実現する。これらのハードウエア、ソフトウエアモデ
ルは、クロックレベルで実際のＬＳＩシステムと同等の
タイミング精度を持つため、クロックレベルシミュレー
タ上でシミュレーションを行うことにより、下記のよう
な項目の見積もり、検証が可能である。 （１）各モジュールのクロックレベルの動作タイミング
検証 （２）各モジュールのインターフェースの概略検証（Ｉ
Ｏレジスタ、ＩＯメモリ、ＩＯ端子の構成、名称、ビッ
ト幅等） （３）各モジュール、バスの動作クロックの周波数見積
もり （４）キャッシュアクセスの見積もり（キャッシュヒッ
ト率、アクセス率、ライトバック回数等） （５）アクセスの見積もり（バスの占有率、バスのトラ
ンザクションごとのＡｄｒｓ、Ｄａｔａ、Ｍａｓｔｅ
ｒ、Ｓｌａｖｅ、Ｒｅａｄ／Ｗｒｉｔｅ、Ｃｏｍｍａｎ
ｄ、語数、占有時間等） （６）Ｂｕｓ、Ａｒｂｉｔｅｒのアルゴリズムの検証 （７）メモリ／ＩＦのトラフィックの見積もり （８）データ処理のＴｈｒｏｕｇｈ Ｐｕｔの見積もり
（モジュール毎、バス毎、システム全体） （９）バッファ、スタックサイズの見積もり （１０）画質、音質の見積もり （１１）アドレスマップ、端子、ｂｉｔ幅等モジュール
間接続Ｉ／Ｆの整合性の検証 （１２）浮動小数点を固定小数点に変換した場合の見積
もり （１３）組み込みソフトウエアの開発、デバッグ （１４）消費電力の概略見積もり

【００４３】ＲＴレベル検証：ハードウエアモデルは機
能合成ツールが作成するＲＴＬ−ＨＤＬモデルが用いら
れる。このモデルは、クロックレベルよりも詳細に非同
期的動作を含むタイミングの精度を持つ。ソフトウエア
モデルは、クロックレベルシミュレーションと同様にＣ
ＰＵのシミュレーションモデル上に組み込みソフトウエ
アとして読み込まれる。これらのＲＴＬ−ＨＤＬモデル
とＣＰＵモデルをＨＤＬシミュレータ上でシミュレート
することにより、以下のような項目の検証と見積もりを
行うことができる。 （１）各モジュールのインターフェースの詳細検証（制
御、アドレス、データ端子のタイミング動作） （２）各モジュールの詳細タイミングの検証 （３）消費電力の詳細見積もり （４）テスタ向けパタン作成

【００４４】

【実施例】図１０は、本発明によるシミュレーションモ
デル作成方法の実施の形態を示している。図１０に示す
フロー図にそって、図４に示されるアルゴリズム記述か
ら後述するＦＳＭ／ＤａｔａＰａｔｈモデル記述及び図
８に示される変数／レジスタ／状態位置対応表、図９に
示されるソース行／状態位置対応表を作成し、クロック
レベルシミュレーションモデルを作成する方法を以下に
述べる。

【００４５】図４は、アルゴリズム記述３（図２参照）
を例示している。機能合成ツール１２は、このアルゴリ
ズム記述及び回路を構成する資源の制約条件を入力とす
る。この場合の資源制約条件は、下記の通りとする。 レジスタ：５個 加算器 ：１個 図４に示されるアルゴリズム記述中に、変数はａ、ｂ、
ｃ、ｄ、Ｘの５個、加算は３個が含まれる。資源制約条
件から同時に使うことができる加算器は１つであるた
め、演算処理は時分割され、図５に示されるようにな
る。図５のＣｌｏｃｋ１ではａとｂの加算を行い、その
結果をＸに代入する。Ｃｌｏｃｋ２では、Ｃｌｏｃｋ１
と同じ加算器を用いて、ｃとｄの加算を行い、その加算
結果を一時的に保持するために、変数ｔ２を新たに作成
して代入する。更に、Ｃｌｏｃｋ３ではＣｌｏｃｋ１，
２と同じ加算器を用いてＸ及びｔ２の加算を行い、その
加算結果をＸに代入する。このような処理を演算器のス
ケジューリングと呼ぶ（ステップＳ２）。

【００４６】演算器のスケジューリングにより図４のア
ルゴリズム記述で示される処理を加算器１個の制約下で
実現するためには、３クロックを要し、変数はａ，ｂ，
ｃ，ｄ，Ｘ，ｔ２の６個を要することが分かる。レジス
タに関する資源制約によれば、同時に利用できるレジス
タは５個までとなっているため、レジスタについても共
有化を行う必要がある。レジスタ共有化では、まずＣｌ
ｏｃｋ１の変数ａ，ｂ及びＣｌｏｃｋ２の変数Ｘ，ｃ，
ｄにレジスタ制約で許されるＲｅｇ１からＲｅｇ５まで
を割り当てる。Ｃｌｏｃｋ３の変数ｔ２については、Ｒ
ｅｇ１からＲｅｇ５のうちのどれかを使い回す必要があ
る。Ｃｌｏｃｋ１で変数ａ，ｂに割り当てられていたＲ
ｅｇ１、Ｒｅｇ２は、Ｃｌｏｃｋ２のＸが得られれば、
その内容を保持する必要がないため、Ｃｌｏｃｋ２以降
であれば使い回すことが可能である。ここでは、Ｃｌｏ
ｃｋ３の変数ｔ２に割り当てるためＲｅｇ２を用いるこ
とにする。最後の演算結果変数Ｘについても同様にＣｌ
ｏｃｋ３以降で使い回しができるＲｅｇ５を割り当て
る。このようにして与えられたレジスタ制約の元でレジ
スタの共有を行う（ステップＳ３）。図４のアルゴリズ
ム記述にステップＳ１、ステップＳ２、ステップＳ３の
処理を行った結果得られるモデルをプログラミング言語
で記述したものが下記に示されＦＳＭ／ＤａｔａＰａｔ
ｈモデルとなる。

【００４７】図８は、変数／レジスタ／状態位置対応表
２２を示している。変数／レジスタ／状態位置対応表２
２は、図５に示される変数と、Ｃｌｏｃｋの対応、及
び、図６に示されるレジスタとクロックの対応から作成
される。図５及び図６のＣｌｏｃｋ１かＣｌｏｃｋ３
は、図８の状態１〜３に対応する。図８の状態１即ち図
５、図６のＣｌｏｃｋ１では、レジスタＲｅｇ１は変数
ａの値を持ち、レジスタＲｅｇ２は変数ｂの値を持つ。
状態２では、レジスタＲｅｇ３は変数Ｘ、レジスタＲｅ
ｇ４はｃ、レジスタＲｅｇ５はｄの値を持つ。状態３で
は、レジスタＲｅｇ２はｔ２、レジスタＲｅｇ３はＸ、
状態４では、レジスタＲｅｇ５はＸの値を持つ。更に、
初期状態として全てのレジスタに変数の割り当てがない
状態０を作成する。このように各状態（即ちＣｌｏｃ
ｋ）における変数とレジスタの対応を示したのが変数／
レジスタ／状態位置対応表２２である（ステップＳ
５）。

【００４８】図９は、ソース行／状態位置対応表２３を
示している。Ｃｌｏｃｋ１における変数ａとｂの加算
は、図４のアルゴリズム記述では３行目に当たる。Ｃｌ
ｏｃｋ２における変数ｃとｄの加算は、図４のアルゴリ
ズム記述では４行目に当たる。Ｃｌｏｃｋ３における変
数Ｘとｔ２の加算も４行目に当たる。最終の演算結果Ｘ
が得られる状態は、図４のアルゴリズム記述の５行目に
当たる。図８と同様に図９の状態１〜３は、図５、図６
のＣｌｏｃｋ１〜３に対応する。このようにして得られ
るアルゴリズム記述中の行位置と状態の対応関係を示し
たのが、ソース行／状態位置対応表２３である。モデル
変換ツール１３にモデルＩ／Ｆ情報２４、ＦＳＭ／Ｄａ
ｔａＰａｔｈモデル２１、変数／レジスタ／状態位置対
応表２２、ソース行／状態位置対応表２３から、クロッ
クレベルシミュレーションモデル８が作成される（ステ
ップＳ７）。ここで、モデルＩ／Ｆ情報２４は、アルゴ
リズム記述３で表現される回路モジュールと外部とのイ
ンターフェースを定義する情報を持つ。その内容として
はバスからアクセス可能なコマンドレジスタや状態レジ
スタ、データメモリの構成、更には、他のモジュールと
の間のデータ転送路のビット幅、同期方式などが含まれ
る。

【００４９】公知慣用のＲＴレベルシステム１６のＲＴ
Ｌ−ＨＤＬ１７は、図７に示されるように、機能合成ツ
ール１２により自動生成される。公知ツールによりこの
ように自動生成されるハードウエア構成は、５つのレジ
スタ１〜５と、７つのマルチプレクサ１〜７と、５つの
スイッチＳＷ１〜５とから形成される。クロックレベル
記述モデルよりも抽象度が低いこのようなハードウエア
モデルでは、レジスタの値を保持するためにレジスタの
出力をデータ入力にフィードバックさせるフィードバッ
ク機能とマルチプレクサとが必要であり、更に、全ての
レジスタに常にクロック信号を供給するためのクロック
制御と、各マルチプレクサを制御する制御信号４４とが
必要であり、更に、演算器の共有化のために入力となる
複数のレジスタから１つのレジスタを選択するためにも
マルチプレクサが必要である。ハードウエアモデルは、
後述されるように、その他の各種多様なハード部品とそ
れを制御する制御信号線が必要である。

【００５０】クロックレベルシミュレーションモデル８
は、クロック単位で動作する言語として論理レベルの記
述言語であるクロックレベル記述が下記ようになされ
る。 int DataPath (int a,b,c,d, rest) { static int FSM position; static int Reg1, Reg2, Reg3, Reg4, Reg5; if ( rest = = 1 ){ FSM position = 0; return (0); } switch (FSM position) { case 0: Reg1 = a; Reg2 = b; Reg3 = Reg1 + Reg2; FSM position = 1; break; case 1: Reg4 = c; Reg5 = d; Reg2 = Reg4 + Reg5; FSM position = 2; break; case 2: Reg5 = a; Reg3 + Reg2; FSM position = 3; break; case3: X = Reg5; FSM position = 0; break; Ｃａｓｅ１はクロック１のステップに一致し、Ｃａｓｅ
２はクロック２のステップに一致し、Ｃａｓｅ３はクロ
ック３のステップに一致している。このようにクロック
単位で、レジスタ１〜５が分割されて使用されるクロッ
クレベル記述が生成される。このクロックレベル記述
は、図４に示されるアルゴリズム記述による表現よりも
表現がより詳細になっているが、後記されるＲＴレベル
記述から見れば、簡素化されている。そのアルゴリズム
の内容によるが、アルゴリズム記述のシミュレーション
時間はクロックレベル記述のシミュレーション時間に比
べて概ね５００分の１であり、クロックレベル記述の動
作時間はＲＴレベル記述の動作時間に比べて概ね５００
分の１であることが本発明者により確認されている。

【００５１】図７に対応するＶＨＤＬ記述が、参考のた
めに下記に記載される。 ＲＴハードウエア記述１：

【００５２】

【数１】 ＲＴハードウエア記述２：

【００５３】

【数２】 ＲＴハードウエア記述３：

【００５４】

【数３】 ＲＴハードウエア記述４：

【００５５】

【数４】 ＲＴハードウエア記述５：

【００５６】

【数５】 ＲＴハードウエア記述６：

【００５７】

【数６】 ＲＴハードウエア記述７：

【００５８】

【数７】 ＲＴハードウエア記述８：

【００５９】

【数８】 ＲＴハードウエア記述９：

【００６０】

【数９】 ＲＴハードウエア記述１０：

【００６１】

【数１０】 ＲＴハードウエア記述１１：

【００６２】

【数１１】 ＲＴハードウエア記述１２：

【００６３】

【数１２】 ＲＴハードウエア記述１３：

【００６４】

【数１３】 ＲＴハードウエア記述１４：

【００６５】

【数１４】 このような記述には、コントローラに関する記述は含ま
れていない。ＲＴハードウエア記述１４の最初の６行は
ＦＦレジスタに関する記述部分であり、その次の６行は
マルチプレクサに関する記述部分であり、更にその次の
記述はａｄｄｅｒによる加算に関する記述部分である。
両レベルの記述の両分量は、概ね、両レベルのシミュレ
ーションにかかる時間の長さに対応している。

【００６６】図１１は、アルゴリズムレベル記述ソース
実行行表示ウインドウ４３にアルゴリズム記述ソースを
表示する方法を示している。状態遷移が起こる毎に（ス
テップＳ１１）、ＧＵＩコントロール部４１は、現在の
状態位置をＦＳＭ／ＤａｔａＰａｔｈ部３３に問い合わ
せる（ステップＳ１２）。例えば、現在の状態位置が状
態２であった場合、ソース行／状態位置対応表２３か
ら、対応するソースファイルがｆｉｌｅ１．ｃで行数が
４行目であることが分かる（ステップＳ１３）。このよ
うにして得られたソースファイルをＧＵＩ上で表示し、
更に現在の状態位置に対応する行をハイライト表示する
ことにより、ユーザーはアルゴリズムレベル記述上での
現在の実行位置を示すことができる（ステップＳ１
４）。

【００６７】図１２は、アルゴリズム記述中の変数をア
ルゴリズムレベル記述変数値表示ウインドウ４２に表示
する方法を示している。状態遷移が起こる毎に（ステッ
プＳ２１）、ＧＵＩコントロール部４１は、現在の状態
位置をＦＳＭ／ＤａｔａＰａｔｈ部３３に問い合わせる
（ステップＳ２２）。例えば、現在の状態位置が状態３
であった場合、変数／レジスタ／状態位置対応表２２か
ら、状態３で使われる変数はｔ２とＸであり、対応する
レジスタがそれぞれＲｅｇ２とＲｅｇ３であることが分
かる（ステップＳ２３）。ＧＵＩコントローラ部４１
は、Ｒｅｇ２とＲｅｇ３の値をＦＳＭ／ＤａｔａＰａｔ
ｈ部３３から得て、開けられている。アルゴリズム記述
変数表示ウインドウ４２にはそれぞれｔ２及びＸの値と
して表示する（ステップＳ２４）。これにより、ユーザ
ーはレジスタ共有が行われていても、ＧＵＩ上ではクロ
ックレベルシミュレーションモデル中のレジスタ値の変
化をアルゴリズムレベル記述上の変数の値の変化として
観測することが可能になる。

【００６８】クロックレベルシミュレーションモデル
は、図７の構造を持つＲＴＬ−ＨＤＬモデルに比べて、
以下のシミュレーションが省略される。 （１）ＲＴＬ−ＨＤＬモデルは、レジスタ値を保持して
それを出力するためのフィードバックとマルチプレクサ
が必要であるが、プログラミング言語で実現されるクロ
ックレベルシミュレーションモデルでは変数値の保持は
代入が起こらない限りにおいて、フィードバックとマル
チプレクサが不要である。 （２）ＲＴＬ−ＨＤＬモデルは、全てのレジスタに常に
クロック信号が供給されるためレジスタ値は新しいデー
タ入力値又はそのレジスタが保持していた値に常に更新
されるようになるが、クロックレベルシミュレーション
モデルでは新しいデータ入力があった変数のみが更新さ
れるため、不要な更新処理がなくシミュレーションが高
速化され得る。 （３）ＲＴＬ−ＨＤＬモデルは、演算器の共有が行われ
るため、入力となる複数のレジスタから１つのレジスタ
を選択するマルチプレクサが必要であるが、クロックレ
ベルシミュレーションモデルでは演算器に制限がなくそ
のような共有化が不要であり、演算器の入力を選択する
マルチプレクサが不要である。 （４）クロックレベルシミュレーションモデルでは演算
器共有化のためのマルチプレクサが不要であるので、マ
ルチプレクサに必要であった制御入力を作成する回路が
不要である。 （５）ＲＴＬ−ＨＤＬモデルは、全レジスタに非同期リ
セット信号がつくが、クロックレベルシミュレーション
モデルではクロック周期単位の動作のみを扱うので、非
同期的な動作を行う必要がない。 （６）ＲＴＬ−ＨＤＬモデルは、レジスタ、マルチプレ
クサ、演算器等のサブモジュールを利用した構造を持
ち、そのサブモジュールは端子を持ち、その内部には信
号線、制御機構等も持っているが、クロックレベルシミ
ュレーションモデルでは、レジスタはプログラミング言
語の変数に、マルチプレクサは条件文に、演算器は演算
子で表現されるため、シミュレーション処理は大幅に簡
略化される。 （７）ＲＴＬ−ＨＤＬモデルは、実際のハードウエア通
りに束線のビット位置の昇降順、符号のありなし、整数
型／ビットベクタ型等の信号型の区別、又は、これらの
間の変換を厳密に表現する必要があるが、このような区
別は、クロックレベルシミュレーションモデルでは厳密
に行われない。 （８）ＲＴＬ−ＨＤＬモデル内にある各サブモジュール
間の動作の並列性は厳密に表現されるが、クロックレベ
ルシミュレーションモデルでは各サブモジュールの厳密
な動作タイミングの差に基づいた検証は行われないた
め、並列性を厳密に表現する必要がない。 （９）ＲＴＬ−ＨＤＬモデルは、クロックの変化タイミ
ング以外にも例えばリセット信号が変化した時点の動作
を厳密に表現するが、クロックレベルシミュレーション
モデルではクロック単位の動作のみを扱うので、非同期
的な動作に対する処理を簡略化することができる。

【００６９】

【発明の効果】本発明によるシミュレーションモデル、
その記述とその生成の方法は、アルゴリズムレベルより
抽象度が低くＲＴレベルよりも抽象度が高いレベルの言
語の発見により、中間レベルのシミュレーションが可能
になる。アルゴリズムレベルより抽象度が低くＲＴレベ
ルよりも抽象度が高い記述に基づいて、アルゴリズム記
述のシミュレーションよりもより精細に、且つ、ＲＴレ
ベル記述のシミュレーションよりもより高速にシミュレ
ートすることができる。一般的には、より物理的であり
より詳細に記述されるハード部品のシミュレーション言
語を論理化してハード部品を変数とするプログラミング
言語を作成することが可能であり、公知の複数レベルの
記述の中間言語を作成することができる。

【図面の簡単な説明】

【図１】図１は、本発明による論理シミュレーションシ
ステムの実施の形態を示すシステム図である。

【図２】図２は、本発明によるシミュレーションモデル
生成方法の実施の形態を示すブロックフロー図である。

【図３】図３は、２レベル間の移行のための対応を示す
論理ブロック図である。

【図４】図４は、アルゴリズム記述の実施例を示す論理
式である。

【図５】図５は、クロックレベルのスケジューリングを
しめす動作時間表である。

【図６】図６は、クロックレベルのレジスタの動作を示
す動作時間表である。

【図７】図７は、公知のハードウエア記述を示す回路図
である。

【図８】図８は、状態遷移位置数とレジスタ変数値の対
応を示すテーブルである。

【図９】図９は、状態遷移位置数とソース行との対応を
示すテーブルである。

【図１０】図１０は、本発明による論理シミュレーショ
ン方法の動作の実施の形態を示すフローチャートであ
る。

【図１１】図１１は、本発明による論理シミュレーショ
ン方法の他の動作を示すフローチャートである。

【図１２】図１２は、本発明による論理シミュレーショ
ン方法の更に他の動作を示すフローチャートである。

【図１３】図１３は、公知の論理シミュレーション方法
を示すシステムフロー図である。

【符号の説明】

３…アルゴリズム記述 ８…クロックレベル記述（クロックレベルシミュレーシ
ョンモデル） ２２，２３…対応表 ２２…変数／レジスタ／状態位置対応表 ２３…ソース行／状態位置対応表 １７…ＲＴレベル記述 Ｒ…変数値 Ｒｅｇ１〜５…レジスタ

Claims (20)

【特許請求の範囲】
1. 【請求項１】機能合成部とクロックレベル検証部とを具
   備するシミュレーション装置において、 資源の制約の下で、前記機能合成部が、回路モジュール
   を表現するアルゴリズム記述から状態遷移制御モデルと
   対応テーブルを生成するステップと、 前記クロックレベル検証部が、前記状態遷移制御モデル
   と前記対応テーブルからクロックレベル記述のクロック
   レベルアルゴリズムモデルを生成するステップと具備
   し、 前記クロックレベル記述は、単位クロックでの前記資源
   の各々の動作を記述し、前記クロックレベルアルゴリズ
   ムモデルは、前記回路モジュールの前記クロックレベル
   記述であり、前記状態遷移制御モデルは前記資源の各々
   の状態遷移を制御し、前記対応テーブルは、前記資源、
   及び前記単位クロック毎の前記アルゴリズム記述内の変
   数と前記資源の対応関係を表すシミュレーションモデル
   の生成方法。
2. 【請求項２】前記クロックレベルアルゴリズムモデル
   は、前記単位クロック毎の前記資源の動作を制御するデ
   ータパス記述部とを有する請求項１に記載のシミュレー
   ションモデルの生成方法。
3. 【請求項３】機能合成部とクロックレベル検証部とを具
   備するシミュレーション装置において、 資源の制約の下で、前記機能合成部が、回路モジュール
   を表現するアルゴリズム記述から状態遷移制御モデルと
   対応テーブルを生成するステップと、 前記クロックレベル検証部が、前記状態遷移制御モデ
   ル、前記対応テーブル、及び外部とのインターフェイス
   情報からクロックレベル記述のクロックレベルアルゴリ
   ズムモデルを生成するステップと具備し、 前記クロックレベル記述は、単位クロックでの前記資源
   の各々の動作を記述し、前記クロックレベルアルゴリズ
   ムモデルは、前記回路モジュールの前記クロックレベル
   記述であり、前記状態遷移制御モデルは前記資源の各々
   の状態遷移を制御し、前記対応テーブルは、前記資源、
   及び前記単位クロック毎の前記アルゴリズム記述内の変
   数と前記資源の対応関係を表すシミュレーションモデル
   の生成方法。
4. 【請求項４】前記クロックレベルアルゴリズムモデル
   は、データを入出力するＩ／Ｏ部と、前記単位クロック
   毎の前記資源の動作を制御するデータパス記述部とを有
   する請求項３に記載のシミュレーションモデルの生成方
   法。
5. 【請求項５】前記クロックレベル記述では、前記資源の
   うちの１つが前記複数の変数により共有される請求項１
   乃至４のいずれかに記載のシミュレーションモデルの生
   成方法。
6. 【請求項６】請求項１乃至５のいずれかに記載のシミュ
   レーションモデルの生成方法を実現するための、計算機
   により実行可能なプログラムが記録された記録媒体。
7. 【請求項７】前記クロックレベル検証部が、前記単位ク
   ロックに基づいて、請求項１乃至５のいずれかに記載さ
   れる前記クロックレベルアルゴリズムモデルを含むシミ
   ュレーションモデルをシミュレーションするステップを
   含むシミュレーション方法。
8. 【請求項８】前記シミュレーションモデルは、ＣＰＵの
   動作に対応するクロックレベルＣＰＵモデルを含む請求
   項７に記載のシミュレーション方法。
9. 【請求項９】前記クロックレベル検証部が、前記シミュ
   レーションの結果に基づいて、前記資源の前記状態と前
   記アルゴリズム記述とを対応づけ、前記アルゴリズム記
   述の記述行毎の前記資源の使用状況を表示するステップ
   を更に具備する請求項７又は８に記載のシミュレーショ
   ン方法。
10. 【請求項１０】前記クロックレベル検証部が、前記シミ
    ュレーションモデルに含まれる前記クロックレベル記述
    と、前記資源の使用状況を示す資源使用対応表とを用い
    て、前記アルゴリズム記述と当該シミュレーションによ
    り得られる変数値の対応を表示するステップを更に具備
    する請求項９に記載のシミュレーション方法。
11. 【請求項１１】前記資源の使用状況を表示するステップ
    は、前記クロックレベル検証部が、前記クロックレベル
    記述の前記単位クロックの状態遷移が起これば前記状態
    遷移が起こった前記アルゴリズム記述の前記記述行と前
    記資源の使用状況を表示するステップを具備し、 前記変数値の対応を表示するステップは、前記クロック
    レベル検証部が、前記クロックレベル記述の前記単位ク
    ロックの状態遷移が起これば前記状態遷移が起こった前
    記レジスタ記述の前記記述行と前記変数値を表示するス
    テップを具備する請求項９又は１０に記載のシミュレー
    ション方法。
12. 【請求項１２】前記変数値は、前記資源のうちのレジス
    タ又はメモリの値である請求項１１に記載のシミュレー
    ション方法。
13. 【請求項１３】請求項７乃至１２のいずれか一項に記載
    のシミュレーション方法を実現するための、計算機によ
    り実行可能なプログラムが記録された記録媒体。
14. 【請求項１４】資源の制約の下で、回路モジュールを表
    現するアルゴリズム記述から状態遷移制御モデルと対応
    テーブルを生成する機能合成部と、前記状態遷移制御モ
    デルは前記資源の各々の状態遷移を制御し、前記対応テ
    ーブルは、前記資源、及び前記単位クロック毎の前記ア
    ルゴリズム記述内の変数と前記資源の対応関係を表し、 前記状態遷移制御モデル、前記対応テーブル、及び外部
    とのインターフェイス情報からクロックレベル記述のク
    ロックレベルアルゴリズムモデルを生成するクロックレ
    ベル検証部とを具備し、前記クロックレベル記述は、前
    記単位クロックでの前記資源の各々の動作を記述し、前
    記クロックレベルアルゴリズムモデルは、前記回路モジ
    ュールの前記クロックレベル記述であるシミュレーショ
    ン装置。
15. 【請求項１５】表示部を更に具備し、 前記クロックレベル検証部は、前記シミュレーションの
    結果に基づいて、前記資源の前記状態と前記アルゴリズ
    ム記述とを対応づけ、前記アルゴリズム記述の記述行毎
    の前記資源の使用状況を前記表示部に表示し、前記クロ
    ックレベルシミュレーションモデルに含まれる前記クロ
    ックレベル記述と前記資源使用対応表とを用いて、前記
    アルゴリズム記述の前記記述行と当該シミュレーション
    により得られる変数値の対応を前記表示部に表示する請
    求項１４に記載のシミュレーション装置。
16. 【請求項１６】前記クロックレベル検証部は、前記クロ
    ックレベル記述の前記クロック単位の状態遷移が起これ
    ば前記状態遷移が起こった前記アルゴリズム記述の前記
    記述行と前記資源の使用状況を前記表示部に表示し、前
    記クロックレベル記述の前記クロック単位の前記状態遷
    移が起これば前記状態遷移が起こった前記レジスタ記述
    の前記記述行と前記変数値を表示する請求項１５に記載
    のシミュレーション装置。
17. 【請求項１７】回路の論理動作を表すハードウエアモデ
    ルを含む、前記回路のアルゴリズムレベルシミュレーシ
    ョンモデルをシミュレーションするアルゴリズムレベル
    検証部と、 資源の制約の下、前記ハードウエアモデルから生成され
    たクロックレベルアルゴリズムモデルを含むクロックレ
    ベルシミュレーションモデルをシミュレーションするク
    ロックレベル検証部と、前記クロックレベルアルゴリズ
    ムモデルは、単位クロックでの前記資源の各々の動作を
    表し、 前記資源の制約の下、前記ハードウエアモデルから生成
    された前記回路のＲＴレベルアルゴリズムモデルを含む
    ＲＴレベルシミュレーションモデルをシミュレーション
    するＲＴレベル検証部とを具備するシミュレーション装
    置。
18. 【請求項１８】前記アルゴリズムレベルシミュレーショ
    ンモデルは、前記回路内のＣＰＵの動作を表すＣＰＵモ
    デルを含み、 前記クロックレベルシミュレーションモデルは、単位ク
    ロック毎の前記ＣＰＵの動作を表すクロックレベルＣＰ
    Ｕモデルを含み、 前記ＲＴレベルシミュレーションモデルは、ＲＴレベル
    で前記ＣＰＵの動作を表すＲＴレベルＣＰＵモデルを含
    む請求項１７に記載のシミュレーション装置。
19. 【請求項１９】前記クロックレベルシミュレーションモ
    デルのシミュレーション時間は、前記ＲＴレベルシミュ
    レーションモデルのシミュレーション時間より短い請求
    項１７に記載のシミュレーション装置。
20. 【請求項２０】更に、表示部を具備し、 前記クロックレベル検証部は、 前記クロックレベルアルゴリズムモデルと前記クロック
    レベルＣＰＵモデルのシミュレーションの結果に基づい
    て、前記資源の前記状態と前記アルゴリズム記述とを対
    応づけ、前記アルゴリズム記述の記述行毎の前記資源の
    使用状況を前記表示部に表示し、資源の使用状況を表す
    資源使用対応表とを用いて、前記アルゴリズム記述の前
    記記述行と当該シミュレーションにより得られる変数値
    の対応を前記表示部に表示する請求項１８または１９に
    記載のシミュレーション装置。