JP2003060107A - 半導体モジュール - Google Patents
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- H01L2924/151—Die mounting substrate
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- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 半導体装置を安定してフリップチップ実装で
きる半導体モジュールを提供する。 【解決手段】 本発明の半導体モジュールは、多層基板
１０３と、多層基板１０３の表面に少なくとも４つ設け
られた端子電極１０２と、全ての前記端子電極１０２の
基板厚み方向の下方に位置する前記多層基板１０３の内
部領域に選択的に設けられた電気機能層１０９と、端子
電極１０２にフリップチップ実装された半導体装置１０
１とを有している。
きる半導体モジュールを提供する。 【解決手段】 本発明の半導体モジュールは、多層基板
１０３と、多層基板１０３の表面に少なくとも４つ設け
られた端子電極１０２と、全ての前記端子電極１０２の
基板厚み方向の下方に位置する前記多層基板１０３の内
部領域に選択的に設けられた電気機能層１０９と、端子
電極１０２にフリップチップ実装された半導体装置１０
１とを有している。
Description
【０００１】
【産業上の利用分野】本発明は、電気的電気機能素子等
の電気機能層が内蔵される半導体モジュールに関する。
の電気機能層が内蔵される半導体モジュールに関する。
【０００２】
【従来の技術】半導体モジュールとして、多層基板に半
導体装置が実装されたものがある。このような半導体モ
ジュールを構成する多層基板として採用可能な基板構造
として、特開平０６−１６４１５０号に記載されたもの
が知られている。
導体装置が実装されたものがある。このような半導体モ
ジュールを構成する多層基板として採用可能な基板構造
として、特開平０６−１６４１５０号に記載されたもの
が知られている。
【０００３】この多層基板の内部には容量素子層が設け
られている。容量素子層は、誘電体層と、この誘電体層
を挟んで対向配置された一対の内部電極とを有してい
る。誘電体層は、容量素子層が設けられた基板領域だけ
に選択的に設けられている。多層基板の表面には端子電
極が設けられている。一方の端子電極は内部電極の直上
に設けられており、多層基板に設けられたビアホールを
介して前記内部電極に電気的に接続されている。他方の
端子電極は、多層基板の側面まで引き出されており、多
層基板の側面に形成された側面電極に接続されている。
られている。容量素子層は、誘電体層と、この誘電体層
を挟んで対向配置された一対の内部電極とを有してい
る。誘電体層は、容量素子層が設けられた基板領域だけ
に選択的に設けられている。多層基板の表面には端子電
極が設けられている。一方の端子電極は内部電極の直上
に設けられており、多層基板に設けられたビアホールを
介して前記内部電極に電気的に接続されている。他方の
端子電極は、多層基板の側面まで引き出されており、多
層基板の側面に形成された側面電極に接続されている。
【０００４】
【発明が解決しょうとする課題】高周波帯域（１ＭＨｚ
〜数十ＧＨｚ）で用いられる半導体モジュールにおいて
は、高周波特性の改善が問題となる。ここでいう、高周
波特性の改善としては、遮断周波数（通過帯域と減衰帯
域との間の境界となる周波数）の設計の容易化や、帯域
の広域化や、歪み特性の改善や、実装に起因する寄生容
量成分（寄生インダクタンスを含む）の低減等がある。
〜数十ＧＨｚ）で用いられる半導体モジュールにおいて
は、高周波特性の改善が問題となる。ここでいう、高周
波特性の改善としては、遮断周波数（通過帯域と減衰帯
域との間の境界となる周波数）の設計の容易化や、帯域
の広域化や、歪み特性の改善や、実装に起因する寄生容
量成分（寄生インダクタンスを含む）の低減等がある。
【０００５】上記従来の多層基板（特開平０６−１６４
１５０号）に半導体装置が実装されてなる半導体モジュ
ールでは、上述した高周波特性の改善をある程度図るこ
とができる。
１５０号）に半導体装置が実装されてなる半導体モジュ
ールでは、上述した高周波特性の改善をある程度図るこ
とができる。
【０００６】しかしながら、このような半導体モジュー
ルにおいては、容量素子層の上方に位置する端子電極
（この端子電極はビアホールを介して内部電極に電気的
に接続されている）と、容量素子層の上方に位置しない
端子電極（この端子電極は内部配線を介して側面電極に
電気的に接続されている）との間で、互いの高さ位置に
ばらつきが生じる。
ルにおいては、容量素子層の上方に位置する端子電極
（この端子電極はビアホールを介して内部電極に電気的
に接続されている）と、容量素子層の上方に位置しない
端子電極（この端子電極は内部配線を介して側面電極に
電気的に接続されている）との間で、互いの高さ位置に
ばらつきが生じる。
【０００７】半導体装置と多層基板との間の接続箇所が
３箇所までの構造（端子電極数が３以下）では、上記高
さばらつきが生じた状態においても各接続箇所を結ぶ一
平面が必ず存在する。しかしながら、前記接続箇所が４
箇所以上となった構造（端子電極数が４以上）では、上
記高さばらつきが生じた状態になると、各接続箇所を結
ぶ一平面が形成できなくなる。その結果、上記接続箇所
が４箇所以上（端子電極が４つ以上）となった多層基板
に半導体装置をフリップチップ実装すると、上述した端
子電極の高さばらつきによって半導体装置と端子電極と
の間に隙間が発生してしまう。これにより、半導体装置
を安定してフリップチップ実装することが困難となる。
３箇所までの構造（端子電極数が３以下）では、上記高
さばらつきが生じた状態においても各接続箇所を結ぶ一
平面が必ず存在する。しかしながら、前記接続箇所が４
箇所以上となった構造（端子電極数が４以上）では、上
記高さばらつきが生じた状態になると、各接続箇所を結
ぶ一平面が形成できなくなる。その結果、上記接続箇所
が４箇所以上（端子電極が４つ以上）となった多層基板
に半導体装置をフリップチップ実装すると、上述した端
子電極の高さばらつきによって半導体装置と端子電極と
の間に隙間が発生してしまう。これにより、半導体装置
を安定してフリップチップ実装することが困難となる。
【０００８】しかも、半導体モジュールにおいては次の
ような理由により上記高さばらつきがさらに大きくな
る。すなわち、半導体モジュールにおいて問題となる寄
生容量成分を低減するためには、半導体装置と容量素子
層とをできるだけ短い距離で接続する必要がある。この
ような短距離接続を行うためには、ビアホール（容量素
子層を構成する電極層と多層基板表面に設けられた端子
電極とを接続している）の長さを短くすることが考えら
れる。ビアホールの長さを短くするためには、ビアホー
ルが形成される基板領域の厚みを薄くすればよい。しか
しながら、ビアホールは容量素子層の上方に位置してお
り、ビアホールが形成される基板領域とは、容量素子層
が設けられている基板領域である。そのため、ビアホー
ルが形成される基板領域の厚みを薄くすれば、その基板
領域の全体厚みに対する容量素子層の厚みの比率が高く
なる。その結果、容量素子層を設けることで生じる高さ
ばらつきがさらに大きなものとなってしまう。
ような理由により上記高さばらつきがさらに大きくな
る。すなわち、半導体モジュールにおいて問題となる寄
生容量成分を低減するためには、半導体装置と容量素子
層とをできるだけ短い距離で接続する必要がある。この
ような短距離接続を行うためには、ビアホール（容量素
子層を構成する電極層と多層基板表面に設けられた端子
電極とを接続している）の長さを短くすることが考えら
れる。ビアホールの長さを短くするためには、ビアホー
ルが形成される基板領域の厚みを薄くすればよい。しか
しながら、ビアホールは容量素子層の上方に位置してお
り、ビアホールが形成される基板領域とは、容量素子層
が設けられている基板領域である。そのため、ビアホー
ルが形成される基板領域の厚みを薄くすれば、その基板
領域の全体厚みに対する容量素子層の厚みの比率が高く
なる。その結果、容量素子層を設けることで生じる高さ
ばらつきがさらに大きなものとなってしまう。
【０００９】したがって、本発明の主たる目的は、半導
体装置を安定してフリップチップ実装できる半導体モジ
ュールの提供である。
体装置を安定してフリップチップ実装できる半導体モジ
ュールの提供である。
【００１０】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。
を達成するために、次のように構成している。
【００１１】すなわち、本発明の半導体モジュールは、
多層基板と、前記多層基板の表面に少なくとも４つ設け
られた端子電極と、全ての前記端子電極の基板厚み方向
の下方に位置する前記多層基板の内部領域に選択的に設
けられた電気機能層と、前記端子電極にフリップチップ
実装された半導体装置とを有している。
多層基板と、前記多層基板の表面に少なくとも４つ設け
られた端子電極と、全ての前記端子電極の基板厚み方向
の下方に位置する前記多層基板の内部領域に選択的に設
けられた電気機能層と、前記端子電極にフリップチップ
実装された半導体装置とを有している。
【００１２】本発明によれば、全ての端子電極の下方位
置に選択的に電気機能層を設けたことにより、各端子電
極の間の高さ位置が揃うことになる。そのため、多層基
板の端子電極と半導体装置の入出力電極との間に隙間が
生じることがなくなり、両電極を直接接触させて電気的
に接続することが可能となる。これにより、半導体装置
を多層基板に安定した状態でフリップチップ実装するこ
とができる。
置に選択的に電気機能層を設けたことにより、各端子電
極の間の高さ位置が揃うことになる。そのため、多層基
板の端子電極と半導体装置の入出力電極との間に隙間が
生じることがなくなり、両電極を直接接触させて電気的
に接続することが可能となる。これにより、半導体装置
を多層基板に安定した状態でフリップチップ実装するこ
とができる。
【００１３】
【発明の実施の形態】本発明の半導体モジュールは、要
するに、多層基板と、前記多層基板の表面に少なくとも
４つ設けられた端子電極と、全ての前記端子電極の基板
厚み方向の下方に位置する前記多層基板の内部領域に選
択的に設けられた電気機能層と、前記端子電極にフリッ
プチップ実装された半導体装置とを有している。なお、
端子電極の基板厚み方向の下方位置とは、端子電極の基
板厚み方向の真下位置およびその近傍位置を示してい
る。
するに、多層基板と、前記多層基板の表面に少なくとも
４つ設けられた端子電極と、全ての前記端子電極の基板
厚み方向の下方に位置する前記多層基板の内部領域に選
択的に設けられた電気機能層と、前記端子電極にフリッ
プチップ実装された半導体装置とを有している。なお、
端子電極の基板厚み方向の下方位置とは、端子電極の基
板厚み方向の真下位置およびその近傍位置を示してい
る。
【００１４】本発明によれば、全ての端子電極の下方位
置に選択的に電気機能層を設けたことにより、各端子電
極の間の高さ位置が揃うことになる。そのため、多層基
板の端子電極と半導体装置の入出力電極との間に隙間が
生じることがなくなり、両電極を直接接触させて電気的
に接続することが可能となる。これにより、半導体装置
を多層基板に安定した状態でフリップチップ実装するこ
とができる。
置に選択的に電気機能層を設けたことにより、各端子電
極の間の高さ位置が揃うことになる。そのため、多層基
板の端子電極と半導体装置の入出力電極との間に隙間が
生じることがなくなり、両電極を直接接触させて電気的
に接続することが可能となる。これにより、半導体装置
を多層基板に安定した状態でフリップチップ実装するこ
とができる。
【００１５】なお、端子電極が３箇所までの構造では、
上記高さばらつきが生じた状態においても各接続箇所を
結ぶ一平面が必ず存在する。しかしながら、端子電極が
４箇所以上となった構造では、上記高さばらつきが生じ
た状態になると、各接続箇所を結ぶ一平面が形成できな
くなる。その結果、端子電極が４箇所以上となった本発
明の基本構造において多層基板に半導体装置をフリップ
チップ実装すると、上述した端子電極の高さばらつきに
よって半導体装置と端子電極との間に隙間が発生するの
は避けられない。そのため、端子電極の高さばらつきを
抑えることができる本発明の構成は、非常に有効なもの
となる。
上記高さばらつきが生じた状態においても各接続箇所を
結ぶ一平面が必ず存在する。しかしながら、端子電極が
４箇所以上となった構造では、上記高さばらつきが生じ
た状態になると、各接続箇所を結ぶ一平面が形成できな
くなる。その結果、端子電極が４箇所以上となった本発
明の基本構造において多層基板に半導体装置をフリップ
チップ実装すると、上述した端子電極の高さばらつきに
よって半導体装置と端子電極との間に隙間が発生するの
は避けられない。そのため、端子電極の高さばらつきを
抑えることができる本発明の構成は、非常に有効なもの
となる。
【００１６】さらには、半導体装置の入出力電極と多層
基板の端子電極との間に隙間がない状態で接続するの
で、両電極を最短距離と見なすことができる距離で電気
的に接続することが可能となる。これにより、寄生イン
ダクタンスの低減と高周波特性の向上が図れるようにな
る結果、高周波特性に優れた半導体モジュールが構成さ
れることになる。
基板の端子電極との間に隙間がない状態で接続するの
で、両電極を最短距離と見なすことができる距離で電気
的に接続することが可能となる。これにより、寄生イン
ダクタンスの低減と高周波特性の向上が図れるようにな
る結果、高周波特性に優れた半導体モジュールが構成さ
れることになる。
【００１７】端子電極の高さばらつきをなくすために
は、多層基板を構成する絶縁層の一つを、その絶縁体層
毎、電気機能層に取り替えることが考えられる。そうす
れば、半導体装置の下方位置の多層基板内に電気機能層
を形成できるうえに、端子電極の高さばらつきもなくな
る。しかしながら、そのような構造では、多層基板内に
おいて、不要な部分にも電気機能層が設けられることに
なる。そうすると、多層基板内部の配線層でクロストー
クや浮遊容量が発生する要因となり都合が悪い。
は、多層基板を構成する絶縁層の一つを、その絶縁体層
毎、電気機能層に取り替えることが考えられる。そうす
れば、半導体装置の下方位置の多層基板内に電気機能層
を形成できるうえに、端子電極の高さばらつきもなくな
る。しかしながら、そのような構造では、多層基板内に
おいて、不要な部分にも電気機能層が設けられることに
なる。そうすると、多層基板内部の配線層でクロストー
クや浮遊容量が発生する要因となり都合が悪い。
【００１８】これに対して、本願発明の構成では、電気
機能素子が設けられる位置にだけ選択的に電気機能層が
設けられるため、不要な部分に電気機能層が設けられる
ことはない。したがって、内部の配線層でクロストーク
や浮遊容量は発生しない。
機能素子が設けられる位置にだけ選択的に電気機能層が
設けられるため、不要な部分に電気機能層が設けられる
ことはない。したがって、内部の配線層でクロストーク
や浮遊容量は発生しない。
【００１９】さらには、本願発明は、以下の理由により
寄生インダクタンスを低減することができる。半導体モ
ジュールにおいて問題となる寄生容量成分を低減するた
めには、多層基板内の電気機能層（例えば容量素子層）
と半導体装置とをできるだけ短い距離で接続する必要が
ある。
寄生インダクタンスを低減することができる。半導体モ
ジュールにおいて問題となる寄生容量成分を低減するた
めには、多層基板内の電気機能層（例えば容量素子層）
と半導体装置とをできるだけ短い距離で接続する必要が
ある。
【００２０】このような短距離接続を行うためには、端
子電極の基板厚み方向の下方に位置する多層基板の内部
領域に導電体（ビアホール）を設けて、この導電体によ
り電気機能層と端子電極とを電気的に接続するのが好ま
しい。さらには、導電体の長さをできる限り短くするの
が好ましい。
子電極の基板厚み方向の下方に位置する多層基板の内部
領域に導電体（ビアホール）を設けて、この導電体によ
り電気機能層と端子電極とを電気的に接続するのが好ま
しい。さらには、導電体の長さをできる限り短くするの
が好ましい。
【００２１】前記導電体の長さを短くするためには、前
記導電体が形成されている基板の内部領域の厚みを薄く
すればよい。しかしながら、前記導電体は電気機能層の
基板厚み方向の上方に位置している。そのため、前記導
電体が形成されている基板の内部領域の厚みを薄くすれ
ば、その基板領域の全体厚みに対する電気機能層の厚み
の比率が高くなる。
記導電体が形成されている基板の内部領域の厚みを薄く
すればよい。しかしながら、前記導電体は電気機能層の
基板厚み方向の上方に位置している。そのため、前記導
電体が形成されている基板の内部領域の厚みを薄くすれ
ば、その基板領域の全体厚みに対する電気機能層の厚み
の比率が高くなる。
【００２２】従来の構成において基板厚みを薄くする
と、上述した理由により電気機能層に起因する端子電極
間の高さばらつきがさらに大きなものとなってしまう。
これに対して、本願発明の構成では、各端子電極の高さ
位置が互いに揃った状態となっている。そのため、前記
導電体が形成される基板領域の厚みを薄くしても、端子
電極の高さばらつきが生じたり、そのばらつきがさらに
大きくなることはない。このような理由により、本願発
明の構成では、前記導電体の長さを短くして、寄生イン
ダクタンス成分をさらに低減することができる。
と、上述した理由により電気機能層に起因する端子電極
間の高さばらつきがさらに大きなものとなってしまう。
これに対して、本願発明の構成では、各端子電極の高さ
位置が互いに揃った状態となっている。そのため、前記
導電体が形成される基板領域の厚みを薄くしても、端子
電極の高さばらつきが生じたり、そのばらつきがさらに
大きくなることはない。このような理由により、本願発
明の構成では、前記導電体の長さを短くして、寄生イン
ダクタンス成分をさらに低減することができる。
【００２３】なお、半導体装置の中央部の基板厚み方向
の下方に位置する前記多層基板の内部領域に、前記電気
機能層が存在しない領域が設けられるのが好ましい。そ
うすれば、端子電極と電気機能層とを電気的に接続する
電気的配線（ビアホールを含む）の配置の自由度を向上
させることができ、より高周波特性が良好な半導体モジ
ュールが実現されることになる。
の下方に位置する前記多層基板の内部領域に、前記電気
機能層が存在しない領域が設けられるのが好ましい。そ
うすれば、端子電極と電気機能層とを電気的に接続する
電気的配線（ビアホールを含む）の配置の自由度を向上
させることができ、より高周波特性が良好な半導体モジ
ュールが実現されることになる。
【００２４】また、前記多層基板の両面それぞれに前記
端子電極が設けられ、これら基板両面の端子電極に前記
半導体装置がフリップチップ実装されるのが好ましい。
そうすれば、多層基板の両面に実装した各半導体装置
と、多層基板内の電気機能層とが最短距離で電気的に接
続されることになる。これにより、複数の半導体装置の
機能が複合される結果、高周波特性に優れた半導体モジ
ュールが得られる。
端子電極が設けられ、これら基板両面の端子電極に前記
半導体装置がフリップチップ実装されるのが好ましい。
そうすれば、多層基板の両面に実装した各半導体装置
と、多層基板内の電気機能層とが最短距離で電気的に接
続されることになる。これにより、複数の半導体装置の
機能が複合される結果、高周波特性に優れた半導体モジ
ュールが得られる。
【００２５】また、前記電気機能層の基板厚み方向の両
面に内部電極が設けられており、この内部電極の長手方
向寸法が、前記半導体装置に入力される電気信号の波長
の１／４波長に相当する寸法より小さくされるのが好ま
しい。そうすれば、次のような利点がある。すなわち、
内部電極の長さ方向寸法が、半導体装置に入力される電
気信号の波長の１／４波長に相当する寸法より大きい場
合、内部電極の長さ方向に沿って異なる位置における見
かけ上のインピーダンスが互いに一致しなくなる。そう
すると、特に、電気機能層が容量素子層である場合にお
いて、その容量素子層がバイパスコンデンサとして機能
しなくなるおそれがある。これに対して、内部電極の長
手方向寸法が、前記半導体装置に入力される電気信号の
波長の１／４波長に相当する寸法より小さくなっている
構成では、内部電極の長さ方向に沿って異なる位置にお
ける見かけ上のインピーダンスが互いにほぼ一致するこ
とになる。そのため、電気機能層が容量素子層である場
合において、その容量素子層がバイパスコンデンサとし
て十分機能することになる。
面に内部電極が設けられており、この内部電極の長手方
向寸法が、前記半導体装置に入力される電気信号の波長
の１／４波長に相当する寸法より小さくされるのが好ま
しい。そうすれば、次のような利点がある。すなわち、
内部電極の長さ方向寸法が、半導体装置に入力される電
気信号の波長の１／４波長に相当する寸法より大きい場
合、内部電極の長さ方向に沿って異なる位置における見
かけ上のインピーダンスが互いに一致しなくなる。そう
すると、特に、電気機能層が容量素子層である場合にお
いて、その容量素子層がバイパスコンデンサとして機能
しなくなるおそれがある。これに対して、内部電極の長
手方向寸法が、前記半導体装置に入力される電気信号の
波長の１／４波長に相当する寸法より小さくなっている
構成では、内部電極の長さ方向に沿って異なる位置にお
ける見かけ上のインピーダンスが互いにほぼ一致するこ
とになる。そのため、電気機能層が容量素子層である場
合において、その容量素子層がバイパスコンデンサとし
て十分機能することになる。
【００２６】なお、内部電極上の各位置の見かけ上のイ
ンピーダンスを一致させるためには、前記内部電極の長
手方向寸法が、前記半導体装置に入力される電気信号の
波長の１／８波長に相当する寸法より小さくされるのが
さらに好ましい。
ンピーダンスを一致させるためには、前記内部電極の長
手方向寸法が、前記半導体装置に入力される電気信号の
波長の１／８波長に相当する寸法より小さくされるのが
さらに好ましい。
【００２７】なお、前記電気機能層の基板厚み方向の両
面に内部電極が設けられ、これら内部電極それぞれが複
数に分割されるのが好ましい。そうすれば、半導体装置
内の複数の端子に、異なる特性の電気機能層を最短距離
で接続することができる。そのため、半導体装置の端子
ごとに最適な回路構成が実現される。
面に内部電極が設けられ、これら内部電極それぞれが複
数に分割されるのが好ましい。そうすれば、半導体装置
内の複数の端子に、異なる特性の電気機能層を最短距離
で接続することができる。そのため、半導体装置の端子
ごとに最適な回路構成が実現される。
【００２８】なお、前記内部電極は、前記端子電極の形
成されていない領域に沿って複数に分割されるのが好ま
しい。そうすれば、内部電極の分割線の直上位置に端子
電極が存在しなくなる。分割線上の直上位置に端子電極
が存在すると、分割線上の端子電極とそうでない位置の
端子電極との間に高さ位置のばらつきが生じる。内部電
極の分割線の直上位置に端子電極が存在しないことによ
り、前記分割線に起因する端子電極の高さ位置のばらつ
きは防止される。これにより、半導体装置を多層基板に
極めて安定して接続することができる。
成されていない領域に沿って複数に分割されるのが好ま
しい。そうすれば、内部電極の分割線の直上位置に端子
電極が存在しなくなる。分割線上の直上位置に端子電極
が存在すると、分割線上の端子電極とそうでない位置の
端子電極との間に高さ位置のばらつきが生じる。内部電
極の分割線の直上位置に端子電極が存在しないことによ
り、前記分割線に起因する端子電極の高さ位置のばらつ
きは防止される。これにより、半導体装置を多層基板に
極めて安定して接続することができる。
【００２９】なお、前記電気機能層が前記多層基板の表
面部位に設けられるのが好ましい。そうすれば、半導体
装置と電気機能層とをより短い距離で接続することがで
き、より一層、高周波特性に優れた半導体モジュールが
実現される。
面部位に設けられるのが好ましい。そうすれば、半導体
装置と電気機能層とをより短い距離で接続することがで
き、より一層、高周波特性に優れた半導体モジュールが
実現される。
【００３０】なお、誘電体層または抵抗体層または磁性
体層のうちの少なくとも２つの層が、前記電気機能層と
して前記多層基板内の同一の層に設けられるのが好まし
い。そうすれば、より高機能で高周波特性に優れた回路
を半導体モジュール内に実現することができる。
体層のうちの少なくとも２つの層が、前記電気機能層と
して前記多層基板内の同一の層に設けられるのが好まし
い。そうすれば、より高機能で高周波特性に優れた回路
を半導体モジュール内に実現することができる。
【００３１】なお、誘電体層または抵抗体層または磁性
体層のうち少なくとも２つの層が、前記電気機能層とし
て前記多層基板内の異なる層に設けられるのが好まし
い。そうすれば、各層ごとに最適な材料を用いた回路素
子を形成することができる。
体層のうち少なくとも２つの層が、前記電気機能層とし
て前記多層基板内の異なる層に設けられるのが好まし
い。そうすれば、各層ごとに最適な材料を用いた回路素
子を形成することができる。
【００３２】なお、前記半導体装置の周囲が、無機質フ
ィラーと熱硬化性樹脂組成物とを含む混合物で充填され
るのが好ましい。無機質フィラーは、アルミナ、Ａｌ
Ｎ、窒化ケイ素、ベリリア（ＢｅＯ）のうち少なくとも
１つを含むことがさらに好ましい。そうすれば、半導体
装置の周囲に充填した混合物には、熱伝導性の高い任意
の無機質フィラーが含まれており、放熱性に優れた半導
体モジュールが得られる。
ィラーと熱硬化性樹脂組成物とを含む混合物で充填され
るのが好ましい。無機質フィラーは、アルミナ、Ａｌ
Ｎ、窒化ケイ素、ベリリア（ＢｅＯ）のうち少なくとも
１つを含むことがさらに好ましい。そうすれば、半導体
装置の周囲に充填した混合物には、熱伝導性の高い任意
の無機質フィラーが含まれており、放熱性に優れた半導
体モジュールが得られる。
【００３３】なお、半導体モジュールが複数設けられ、
一の半導体モジュールの前記混合物の表面に、他の半導
体モジュールの前記多層基板の背面が積層配置され、前
記混合物内に、各半導体モジュールの端子電極どうしを
電気的に接続する導電体が設けられるのが好ましい。そ
うすれば、電気機能層を内蔵した多層基板上に搭載され
たそれぞれ機能の異なる半導体装置からなる実装体を、
３次元方向に自由に積層できる。
一の半導体モジュールの前記混合物の表面に、他の半導
体モジュールの前記多層基板の背面が積層配置され、前
記混合物内に、各半導体モジュールの端子電極どうしを
電気的に接続する導電体が設けられるのが好ましい。そ
うすれば、電気機能層を内蔵した多層基板上に搭載され
たそれぞれ機能の異なる半導体装置からなる実装体を、
３次元方向に自由に積層できる。
【００３４】なお、前記電気機能層の少なくとも一つ
が、前記電気機能層と同等の厚みを有する絶縁層に置き
換えられてもよい。
が、前記電気機能層と同等の厚みを有する絶縁層に置き
換えられてもよい。
【００３５】なお、多層基板を形成する絶縁体は、無機
材料の焼結体を主体とする低温焼結性ガラスセラミック
スであり、電気機能層は、鉛系ペロブスカイト型化合物
を主体とする誘電体層であることが好ましい。そうすれ
ば、低温焼結性ガラスセラミックスでは、製造時の熱処
理温度を低くすることができるため、誘電体層の鉛ペロ
ブスカイト型化合物と多層基板の絶縁体との間での熱拡
散を低減することができる。
材料の焼結体を主体とする低温焼結性ガラスセラミック
スであり、電気機能層は、鉛系ペロブスカイト型化合物
を主体とする誘電体層であることが好ましい。そうすれ
ば、低温焼結性ガラスセラミックスでは、製造時の熱処
理温度を低くすることができるため、誘電体層の鉛ペロ
ブスカイト型化合物と多層基板の絶縁体との間での熱拡
散を低減することができる。
【００３６】また、多層基板を形成する絶縁体は、例え
ば無機材料の焼結体を主体とする低温焼結性ガラスセラ
ミックスであり、電気機能層は、例えばＲｕＯ2を主体
とする抵抗体層であるのが好ましい。そうすれば、低温
焼結性ガラスセラミックスでは、製造時の熱処理温度を
低くすることができるため、抵抗体層のＲｕＯ2と絶縁
体との間での熱拡散を低減することができ、抵抗体層は
所望の抵抗値を得ることができる。
ば無機材料の焼結体を主体とする低温焼結性ガラスセラ
ミックスであり、電気機能層は、例えばＲｕＯ2を主体
とする抵抗体層であるのが好ましい。そうすれば、低温
焼結性ガラスセラミックスでは、製造時の熱処理温度を
低くすることができるため、抵抗体層のＲｕＯ2と絶縁
体との間での熱拡散を低減することができ、抵抗体層は
所望の抵抗値を得ることができる。
【００３７】以下、本発明の実施例について、図面に基
づいて、詳細に説明する。
づいて、詳細に説明する。
【００３８】なお、本発明において、各端子電極の下方
に電気機能素子を設けるとは、多層基板内方向において
電気機能素子を設けることを意味し、また、多層基板な
らびに半導体モジュールの設置姿勢は、各実施例に限ら
ず、上下が逆となった姿勢や、垂直姿勢等であってもよ
い。
に電気機能素子を設けるとは、多層基板内方向において
電気機能素子を設けることを意味し、また、多層基板な
らびに半導体モジュールの設置姿勢は、各実施例に限ら
ず、上下が逆となった姿勢や、垂直姿勢等であってもよ
い。
【００３９】
【実施例】（第１の実施例）図１は、本発明の第１の実
施例における多層基板の構成の概略を示す断面図であ
り、図２は、本発明の第１の実施例における多層基板の
構成の概略を示す平面図であり、図３は、本発明の第１
の実施例における多層基板の製造方法の概略を示す工程
断面図である。
施例における多層基板の構成の概略を示す断面図であ
り、図２は、本発明の第１の実施例における多層基板の
構成の概略を示す平面図であり、図３は、本発明の第１
の実施例における多層基板の製造方法の概略を示す工程
断面図である。
【００４０】以下に本実施例における多層基板につい
て、図１および図２を参照しながら説明する。図１およ
び図２において、１０２は端子電極である。１０３は多
層基板である。１０５は上側内部電極である。１０６は
下側内部電極である。１０８はビアホールを形成する導
電体である。１０９は誘電体層である。
て、図１および図２を参照しながら説明する。図１およ
び図２において、１０２は端子電極である。１０３は多
層基板である。１０５は上側内部電極である。１０６は
下側内部電極である。１０８はビアホールを形成する導
電体である。１０９は誘電体層である。
【００４１】端子電極１０２は半導体装置に接続される
電極である。端子電極１０２は多層基板１０３の表面に
設けられている。上側内部電極１０５と下側内部電極１
０６と誘電体層１０９とは多層基板１０３の内部に設け
られている。上側内部電極１０５と下側内部電極１０６
とは、誘電体層１０９をその厚み方向に挟んで配置され
ている。端子電極１０２は、４つ以上、図２では、１６
本設けられている。端子電極１０２は、多層基板１０３
の厚み方向に沿って配置された導電体１０８を介して上
側内部電極１０５と下側内部電極１０６とにそれぞれ接
続されている。
電極である。端子電極１０２は多層基板１０３の表面に
設けられている。上側内部電極１０５と下側内部電極１
０６と誘電体層１０９とは多層基板１０３の内部に設け
られている。上側内部電極１０５と下側内部電極１０６
とは、誘電体層１０９をその厚み方向に挟んで配置され
ている。端子電極１０２は、４つ以上、図２では、１６
本設けられている。端子電極１０２は、多層基板１０３
の厚み方向に沿って配置された導電体１０８を介して上
側内部電極１０５と下側内部電極１０６とにそれぞれ接
続されている。
【００４２】誘電体層１０９は、多層基板１０３を形成
する絶縁体材料とは異なり、端子電極１０２の下方位置
に形成されている。すなわち、図２に示すように、端子
電極１０２の下方には必ず誘電体層１０９が形成されて
おり、それ以外の不要な領域には形成されていない。
する絶縁体材料とは異なり、端子電極１０２の下方位置
に形成されている。すなわち、図２に示すように、端子
電極１０２の下方には必ず誘電体層１０９が形成されて
おり、それ以外の不要な領域には形成されていない。
【００４３】なお、誘電体材料の比誘電率は、絶縁体材
料の比誘電率よりも高いものが用いられる。
料の比誘電率よりも高いものが用いられる。
【００４４】誘電体材料としては、例えば、鉛を含む複
合ペロブスカイト化合物材料系やチタン酸バリウム系材
料などが用いられる。特に大きな誘電率を有し、焼結温
度が比較的低温であることから、鉛を含む複合ペロブス
カイト化合物材料系を使用することが好ましい。
合ペロブスカイト化合物材料系やチタン酸バリウム系材
料などが用いられる。特に大きな誘電率を有し、焼結温
度が比較的低温であることから、鉛を含む複合ペロブス
カイト化合物材料系を使用することが好ましい。
【００４５】鉛系複合ぺロブスカイト化合物としては、
Ｐｂ（Ｂ1Ｂ2）Ｏ3（ただし、Ｂ1はＣｏ、Ｍｇ、Ｍｎま
たはＮｉであり、Ｂ2はＮｂ、ＴａまたはＷである)で表
される化合物およびこれらの化合物を組み合わせたもの
を例示することができる。例えば、Ｐｂ（Ｍｇ1/3Ｎｂ2
/3)Ｏ3−Ｐｂ（Ｎｉ1/2Ｗ1/2）Ｏ3−ＰｂＴｉＯ3などが
挙げられる。また、誘電体層１０９の層厚は、特に限定
するものではないが、通常、５μｍ〜５０μｍ程度であ
る。
Ｐｂ（Ｂ1Ｂ2）Ｏ3（ただし、Ｂ1はＣｏ、Ｍｇ、Ｍｎま
たはＮｉであり、Ｂ2はＮｂ、ＴａまたはＷである)で表
される化合物およびこれらの化合物を組み合わせたもの
を例示することができる。例えば、Ｐｂ（Ｍｇ1/3Ｎｂ2
/3)Ｏ3−Ｐｂ（Ｎｉ1/2Ｗ1/2）Ｏ3−ＰｂＴｉＯ3などが
挙げられる。また、誘電体層１０９の層厚は、特に限定
するものではないが、通常、５μｍ〜５０μｍ程度であ
る。
【００４６】また、絶縁体材料としては、例えば、アル
ミナに代表されるセラミックス材料や、ガラス−セラミ
ックス複合材料などが用いられる。
ミナに代表されるセラミックス材料や、ガラス−セラミ
ックス複合材料などが用いられる。
【００４７】絶縁体材料としては、特に、焼結温度が比
較的低く、銅や銀等の低融点の金属を導体として使用で
きることから、ガラス−セラミックス複合材料を使用す
るのが好ましい。ガラス−セラミックス複合材料を構成
するガラス成分としては、酸化鉛、酸化亜鉛、アルカリ
金属酸化物、アルカリ土類金属酸化物などを含有するほ
う珪酸塩ガラスおよびほう珪酸ガラスなどの結晶質ガラ
スなどが挙げられる。なお、ガラス−セラミックス複合
材料における各成分の組成比は、複合材料の焼結温度、
比誘電率および機械的強度等を考慮して適宜調整するこ
とができる。多層基板（絶縁体層）１０３の層厚は、特
に限定するものではないが、通常３０μｍ〜３００μｍ
程度である。
較的低く、銅や銀等の低融点の金属を導体として使用で
きることから、ガラス−セラミックス複合材料を使用す
るのが好ましい。ガラス−セラミックス複合材料を構成
するガラス成分としては、酸化鉛、酸化亜鉛、アルカリ
金属酸化物、アルカリ土類金属酸化物などを含有するほ
う珪酸塩ガラスおよびほう珪酸ガラスなどの結晶質ガラ
スなどが挙げられる。なお、ガラス−セラミックス複合
材料における各成分の組成比は、複合材料の焼結温度、
比誘電率および機械的強度等を考慮して適宜調整するこ
とができる。多層基板（絶縁体層）１０３の層厚は、特
に限定するものではないが、通常３０μｍ〜３００μｍ
程度である。
【００４８】次に、図３を用いて、多層基板の製造方法
が説明される。まず、少なくとも一面に下側内部電極１
０６が形成されたシート状絶縁体１０４が用意される。
そのシート状絶縁体１０４の上に誘電体層１０９が形成
される。誘電体層１０９は次のようにして形成される。
すなわち、鉛系ペロブスカイト化合物の原料粉体に有機
バインダを混合してスラリーが作製される。混合は、例
えばボールミルや３本ロールなどの慣用の混練機を使用
して行われる。次に、下側内部電極１０６が形成された
シート状絶縁体１０４上にスラリーが印刷される。これ
により、シート状絶縁体１０４上に誘電体層１０９が形
成される。
が説明される。まず、少なくとも一面に下側内部電極１
０６が形成されたシート状絶縁体１０４が用意される。
そのシート状絶縁体１０４の上に誘電体層１０９が形成
される。誘電体層１０９は次のようにして形成される。
すなわち、鉛系ペロブスカイト化合物の原料粉体に有機
バインダを混合してスラリーが作製される。混合は、例
えばボールミルや３本ロールなどの慣用の混練機を使用
して行われる。次に、下側内部電極１０６が形成された
シート状絶縁体１０４上にスラリーが印刷される。これ
により、シート状絶縁体１０４上に誘電体層１０９が形
成される。
【００４９】一方、シート状絶縁体としてガラスとアル
ミナを主成分とする低温焼成基板材料よりなるグリーン
シート（日本電気硝子製のＭＬＳ−１０００：商品名、
２２０μｍ厚み）１１２が用意される。このグリーンシ
ート１１２に０．２ｍｍφの貫通孔が形成される。貫通
孔はパンチャによる穴加工で形成される。さらに、銀粉
体を主成分とする導電性ペーストが印刷法によって前記
貫通孔に充填される。これにより導電体１０８が形成さ
れる。
ミナを主成分とする低温焼成基板材料よりなるグリーン
シート（日本電気硝子製のＭＬＳ−１０００：商品名、
２２０μｍ厚み）１１２が用意される。このグリーンシ
ート１１２に０．２ｍｍφの貫通孔が形成される。貫通
孔はパンチャによる穴加工で形成される。さらに、銀粉
体を主成分とする導電性ペーストが印刷法によって前記
貫通孔に充填される。これにより導電体１０８が形成さ
れる。
【００５０】グリーンシート１１２の一面に端子電極１
０２を含む配線パターンが印刷形成される。グリーンシ
ート１１２の他面に上側内部電極１０５を含む配線パタ
ーンが印刷形成される。
０２を含む配線パターンが印刷形成される。グリーンシ
ート１１２の他面に上側内部電極１０５を含む配線パタ
ーンが印刷形成される。
【００５１】誘電体層１０９を挟み込むように、シート
状絶縁体１０４とグリーンシート１１２が積層される。
この積層体が、７０度の温度で５０Ｋｇ／ｃｍ2の圧力
で加圧される。積層体が、８５０℃〜９５０℃で０．１
時間〜１０時間の範囲において設定された条件で焼成さ
れる。これにより、多層基板１０３が作製される。
状絶縁体１０４とグリーンシート１１２が積層される。
この積層体が、７０度の温度で５０Ｋｇ／ｃｍ2の圧力
で加圧される。積層体が、８５０℃〜９５０℃で０．１
時間〜１０時間の範囲において設定された条件で焼成さ
れる。これにより、多層基板１０３が作製される。
【００５２】このようにして作製された多層基板１０３
では、誘電体層１０９を多層基板１０３内の所望の領域
に設けることができる。すなわち、図２に示すように、
端子電極１０２の下部には必ず誘電体層１０９が設けら
れることになる。
では、誘電体層１０９を多層基板１０３内の所望の領域
に設けることができる。すなわち、図２に示すように、
端子電極１０２の下部には必ず誘電体層１０９が設けら
れることになる。
【００５３】このとき、誘電体層１０９が設けられる領
域は、誘電体層１０９が設けられていない領域に比べ、
多層基板１０３全体の厚さが厚くなる。例えば、表面に
端子電極１０２などの導体が形成されている２つの領域
Ａ，Ａ‘において比較した場合、誘電体層１０９の厚さ
を１０μｍとすると、誘電体層１０９が形成されていた
領域Ａを含む多層基板１０３の厚さは、誘電体層１０９
を含まない領域Ａ‘の多層基板１０３の厚さよりも１μ
ｍ〜１０μｍ程度厚くなる。
域は、誘電体層１０９が設けられていない領域に比べ、
多層基板１０３全体の厚さが厚くなる。例えば、表面に
端子電極１０２などの導体が形成されている２つの領域
Ａ，Ａ‘において比較した場合、誘電体層１０９の厚さ
を１０μｍとすると、誘電体層１０９が形成されていた
領域Ａを含む多層基板１０３の厚さは、誘電体層１０９
を含まない領域Ａ‘の多層基板１０３の厚さよりも１μ
ｍ〜１０μｍ程度厚くなる。
【００５４】しかしながら、誘電体層１０９が設けられ
た領域の表面は互いに平坦面となる。これにより、図２
において、半導体装置を接続する各領域Ｂにおける端子
電極１０２の高さばらつきはなくなる。
た領域の表面は互いに平坦面となる。これにより、図２
において、半導体装置を接続する各領域Ｂにおける端子
電極１０２の高さばらつきはなくなる。
【００５５】なお、表面における２つの領域Ａ，Ａ‘の
高さばらつきは、多層基板１０３の製造時の誘電体材料
の収縮量により異なり、また誘電体材料の材料自身の特
性やプレス時の圧力等によっても変化する。さらに、誘
電体材料の上下部における導電体１０８の有無によって
も前記高さばらつきは変化する。
高さばらつきは、多層基板１０３の製造時の誘電体材料
の収縮量により異なり、また誘電体材料の材料自身の特
性やプレス時の圧力等によっても変化する。さらに、誘
電体材料の上下部における導電体１０８の有無によって
も前記高さばらつきは変化する。
【００５６】また、内蔵される容量値としては、例え
ば、誘電体層１０９が形成される大きさとして縦１ｍ
ｍ，横１ｍｍとした場合、約２ｎＦの容量素子が内蔵さ
れる。
ば、誘電体層１０９が形成される大きさとして縦１ｍ
ｍ，横１ｍｍとした場合、約２ｎＦの容量素子が内蔵さ
れる。
【００５７】このように構成された多層基板１０３によ
ると、端子電極１０２の下方に全てに、選択的に誘電体
層１０９が設けられる構成となる。これにより、半導体
装置と接続する端子電極１０２の高さばらつきが抑えら
れる。そのため、多層基板１０３に半導体装置１０１を
安定してフリップチップ接続することができる。したが
って、接続不良が防止され、歩留まりの高い半導体装置
のフリップチップ実装が確実に行われる。
ると、端子電極１０２の下方に全てに、選択的に誘電体
層１０９が設けられる構成となる。これにより、半導体
装置と接続する端子電極１０２の高さばらつきが抑えら
れる。そのため、多層基板１０３に半導体装置１０１を
安定してフリップチップ接続することができる。したが
って、接続不良が防止され、歩留まりの高い半導体装置
のフリップチップ実装が確実に行われる。
【００５８】端子電極１０２の数が４つ以上となった本
実施例の構造では、端子電極１０２に高さばらつきが生
じた状態になると、半導体装置１０１と端子電極１０２
との間の接続箇所を結んで一平面が形成できなくなる。
本実施例の多層基板１０３に半導体装置１０１をフリッ
プチップ実装すると、上述した端子電極の高さばらつき
によって半導体装置１０１と端子電極１０２との間に隙
間が発生してしまうのは避けられない。
実施例の構造では、端子電極１０２に高さばらつきが生
じた状態になると、半導体装置１０１と端子電極１０２
との間の接続箇所を結んで一平面が形成できなくなる。
本実施例の多層基板１０３に半導体装置１０１をフリッ
プチップ実装すると、上述した端子電極の高さばらつき
によって半導体装置１０１と端子電極１０２との間に隙
間が発生してしまうのは避けられない。
【００５９】これに対して、本実施例では、端子電極１
０２の高さばらつきが抑えられている。そのため、４つ
以上の端子電極１０２を設けた本実施例の構成でも、半
導体装置１０１と端子電極１０２との間に隙間が生じな
い。そのため、安定した状態で、半導体装置１０１を多
層基板１０３にフリップチップ実装することができる。
０２の高さばらつきが抑えられている。そのため、４つ
以上の端子電極１０２を設けた本実施例の構成でも、半
導体装置１０１と端子電極１０２との間に隙間が生じな
い。そのため、安定した状態で、半導体装置１０１を多
層基板１０３にフリップチップ実装することができる。
【００６０】また、端子電極１０２の下方位置に電気機
能素子（容量素子）１００が形成されることになる。こ
れにより、多層基板１０３内において端子電極１０２か
らみてほぼ最短と見なすことができる位置に容量素子が
配置されることになる。そのため、インピーダンスが小
さくなる結果、高周波特性に優れた多層基板が得られ
る。
能素子（容量素子）１００が形成されることになる。こ
れにより、多層基板１０３内において端子電極１０２か
らみてほぼ最短と見なすことができる位置に容量素子が
配置されることになる。そのため、インピーダンスが小
さくなる結果、高周波特性に優れた多層基板が得られ
る。
【００６１】（第２の実施例）図４は、本発明の第２の
実施例における半導体モジュールの構成の概略を示す断
面図であり、図５は、第２の実施例における半導体モジ
ュールの製造方法の概略を示す工程断面図である。
実施例における半導体モジュールの構成の概略を示す断
面図であり、図５は、第２の実施例における半導体モジ
ュールの製造方法の概略を示す工程断面図である。
【００６２】本実施例においては、第１の実施例におけ
る多層基板１０３を備えている。多層基板１０３は、第
１の実施例で説明したのと同一の構成を備えている。そ
のため、ここでは多層基板１０３の説明は省略する。
る多層基板１０３を備えている。多層基板１０３は、第
１の実施例で説明したのと同一の構成を備えている。そ
のため、ここでは多層基板１０３の説明は省略する。
【００６３】半導体装置１０１は、その能動面にバンプ
電極１０７が設けられている。半導体装置１０１は、そ
の能動面を多層基板１０３側に向けて配置されており、
バンプ電極１０７が端子電極１０２に電気的に接続され
ている。これにより、半導体装置１０１は多層基板１０
３にフリップチップ実装されている。
電極１０７が設けられている。半導体装置１０１は、そ
の能動面を多層基板１０３側に向けて配置されており、
バンプ電極１０７が端子電極１０２に電気的に接続され
ている。これにより、半導体装置１０１は多層基板１０
３にフリップチップ実装されている。
【００６４】このような半導体モジュールの構成では、
半導体装置１０１の下方に位置する多層基板１０３の内
部領域に誘電体層１０９が配置されている。そのため、
半導体装置１０１に接続される端子電極１０２は、互い
の高さばらつきがほとんど生じない状態となっている。
半導体装置１０１の下方に位置する多層基板１０３の内
部領域に誘電体層１０９が配置されている。そのため、
半導体装置１０１に接続される端子電極１０２は、互い
の高さばらつきがほとんど生じない状態となっている。
【００６５】このような構造上の特徴を有する多層基板
１０３に対して半導体装置１０１をフリップチップ実装
する方法としては、例えば、次のような方法がある。
１０３に対して半導体装置１０１をフリップチップ実装
する方法としては、例えば、次のような方法がある。
【００６６】すなわち、図５（Ａ）に示すように、半導
体装置１０１の入出力端子（図示省略）上にワイヤボン
ディング法またはめっき法によってＡｕなどからなるバ
ンプ電極１０７が形成される。一方、樹脂中にフレーク
状の金、銀、銀―パラジウム合金の粒子を分散した導電
性接着剤１１１が用意される。そして、この導電性接着
剤１１１がバンプ電極１０７に着けられる。
体装置１０１の入出力端子（図示省略）上にワイヤボン
ディング法またはめっき法によってＡｕなどからなるバ
ンプ電極１０７が形成される。一方、樹脂中にフレーク
状の金、銀、銀―パラジウム合金の粒子を分散した導電
性接着剤１１１が用意される。そして、この導電性接着
剤１１１がバンプ電極１０７に着けられる。
【００６７】次に、図５（Ｂ）に示すように、端子電極
１０２に導電性接着剤１１１が当接するように、半導体
装置１０１が多層基板１０３に対して位置合せされる。
この状態で導電性接着剤１１１が硬化される。これによ
り、導電性接着剤１１１を介してバンプ電極１０７が端
子電極１０２に電気的に接続される。バンプ電極１０７
を形成する金属は、貴金属によるもの以外に半田でもよ
く、この場合には、半田の溶融によってバンプ電極１０
７を形成することができる。また、半田によってバンプ
電極１０７が形成された場合においても、バンプ電極１
０７と端子電極１０２との電気的接続に導電性接着剤を
用いてもよい。
１０２に導電性接着剤１１１が当接するように、半導体
装置１０１が多層基板１０３に対して位置合せされる。
この状態で導電性接着剤１１１が硬化される。これによ
り、導電性接着剤１１１を介してバンプ電極１０７が端
子電極１０２に電気的に接続される。バンプ電極１０７
を形成する金属は、貴金属によるもの以外に半田でもよ
く、この場合には、半田の溶融によってバンプ電極１０
７を形成することができる。また、半田によってバンプ
電極１０７が形成された場合においても、バンプ電極１
０７と端子電極１０２との電気的接続に導電性接着剤を
用いてもよい。
【００６８】次に、図５（Ｃ）に示すように、半導体装
置１０１と多層基板１０３との間の接続を補強するため
に、半導体装置１０１と多層基板１０３との間の形成さ
れる空間に液状の樹脂組成物１１０が充填されて硬化さ
れる。これにより、上記空間が封止される。この場合、
樹脂組成物１１０としては、エポキシ系の樹脂とシリカ
などのフィラーとが含まれたものを用いることができ
る。なお、フィラーは樹脂組成物１１０内に均一に分散
されているのが好ましい。
置１０１と多層基板１０３との間の接続を補強するため
に、半導体装置１０１と多層基板１０３との間の形成さ
れる空間に液状の樹脂組成物１１０が充填されて硬化さ
れる。これにより、上記空間が封止される。この場合、
樹脂組成物１１０としては、エポキシ系の樹脂とシリカ
などのフィラーとが含まれたものを用いることができ
る。なお、フィラーは樹脂組成物１１０内に均一に分散
されているのが好ましい。
【００６９】端子電極１０２とバンプ電極１０７との電
気的接続を行う場合においては、バンプ電極１０７の高
さばらつきは接続不良の原因となる。しかしながら、導
電性接着剤１１１を設けると、導電性接着剤１１１は、
バンプ電極１０７と端子電極１０２との間の高さばらつ
きを吸収する働きをする。
気的接続を行う場合においては、バンプ電極１０７の高
さばらつきは接続不良の原因となる。しかしながら、導
電性接着剤１１１を設けると、導電性接着剤１１１は、
バンプ電極１０７と端子電極１０２との間の高さばらつ
きを吸収する働きをする。
【００７０】通常、導電性接着剤１１１の厚さは１０μ
ｍ程度ある。そのため、導電性接着剤１１１の厚さより
もバンプ電極１０７の高さばらつき量が小さい場合、上
述した接続不良が発生せず、バンプ電極１０７を端子電
極１０２に安定した状態で電気的接続することができ
る。
ｍ程度ある。そのため、導電性接着剤１１１の厚さより
もバンプ電極１０７の高さばらつき量が小さい場合、上
述した接続不良が発生せず、バンプ電極１０７を端子電
極１０２に安定した状態で電気的接続することができ
る。
【００７１】このことは、換言すれば、基板表面の凹凸
が１０μｍ以下になると、バンプ電極１０７を端子電極
１０２に対して安定した状態で電気的に接続できること
を意味している。
が１０μｍ以下になると、バンプ電極１０７を端子電極
１０２に対して安定した状態で電気的に接続できること
を意味している。
【００７２】多層基板１０３においては、その端子電極
１０２どうしの間の高さばらつきがほとんど生じない構
成となっている。したがって、多層基板１０３の表面の
凹凸が１０μｍ以下にされた状態となっている。そのた
め、このような構成を有する多層基板１０３に対して半
導体装置１０１をフリップチップ実装した場合、その実
装形態は安定したものとなる。その結果、歩留まりの高
い半導体モジュールが得られる。
１０２どうしの間の高さばらつきがほとんど生じない構
成となっている。したがって、多層基板１０３の表面の
凹凸が１０μｍ以下にされた状態となっている。そのた
め、このような構成を有する多層基板１０３に対して半
導体装置１０１をフリップチップ実装した場合、その実
装形態は安定したものとなる。その結果、歩留まりの高
い半導体モジュールが得られる。
【００７３】端子電極１０２の数が４つ以上となった本
実施例の構造では、端子電極１０２に高さばらつきが生
じた状態になると、半導体装置１０１と端子電極１０２
との間の接続箇所を結んで一平面が形成できなくなる。
本実施例の多層基板１０３に半導体装置１０１をフリッ
プチップ実装すると、上述した端子電極の高さばらつき
によって半導体装置１０１と端子電極１０２との間に隙
間が発生してしまうのは避けられない。
実施例の構造では、端子電極１０２に高さばらつきが生
じた状態になると、半導体装置１０１と端子電極１０２
との間の接続箇所を結んで一平面が形成できなくなる。
本実施例の多層基板１０３に半導体装置１０１をフリッ
プチップ実装すると、上述した端子電極の高さばらつき
によって半導体装置１０１と端子電極１０２との間に隙
間が発生してしまうのは避けられない。
【００７４】これに対して、本実施例では、端子電極１
０２の高さばらつきが抑えられている。そのため、４つ
以上の端子電極１０２を設けた本実施例の構成でも、半
導体装置１０１と端子電極１０２との間に隙間が生じな
い。そのため、安定した状態で、半導体装置１０１を多
層基板１０３にフリップチップ実装することができる。
０２の高さばらつきが抑えられている。そのため、４つ
以上の端子電極１０２を設けた本実施例の構成でも、半
導体装置１０１と端子電極１０２との間に隙間が生じな
い。そのため、安定した状態で、半導体装置１０１を多
層基板１０３にフリップチップ実装することができる。
【００７５】また、端子電極１０２の下方位置に、容量
素子となる電気機能素子１００が配置されている。これ
により、端子電極１０２からみて最短距離とみなすこと
ができる位置に容量素子が配置されることになる。その
ため、インピーダンスが小さくなって、高周波特性が向
上する。
素子となる電気機能素子１００が配置されている。これ
により、端子電極１０２からみて最短距離とみなすこと
ができる位置に容量素子が配置されることになる。その
ため、インピーダンスが小さくなって、高周波特性が向
上する。
【００７６】本実施例では、上述した構成の他に次によ
うな構成を備えている。すなわち、上側内部電極１０５
の長手方向寸法Ｈ１と、下側内部電極１０６の長手方向
寸法Ｈ２とが次のように設定されている。
うな構成を備えている。すなわち、上側内部電極１０５
の長手方向寸法Ｈ１と、下側内部電極１０６の長手方向
寸法Ｈ２とが次のように設定されている。
【００７７】これら長手方向寸法Ｈ１、Ｈ２が、半導体
装置１０１に入力される電気信号の波長の１／４波長に
相当する寸法より小さく設定されている。
装置１０１に入力される電気信号の波長の１／４波長に
相当する寸法より小さく設定されている。
【００７８】このように上側、下側内部電極１０５、１
０６の長手方向寸法Ｈ１、Ｈ２が設定されることで次の
ような効果が発揮される。すなわち、内部電極１０５、
１０６の長さ方向寸法Ｈ１、Ｈ２が、半導体装置１０１
に入力される電気信号の波長の１／４波長に相当する寸
法より大きい場合、内部電極１０５、１０６の長さ方向
に沿って異なる位置における見かけ上のインピーダンス
が互いに一致しなくなる。そうすると、誘電体層１０９
により構成される容量素子層がバイパスコンデンサとし
て機能しなくなるおそれがある。これに対して、内部電
極１０５、１０６の長手方向寸法が、半導体装置１０１
に入力される電気信号の波長の１／４波長に相当する寸
法より小さくなっている本実施例の構成では、内部電極
１０５、１０６の長さ方向に沿って異なる位置における
見かけ上のインピーダンスが互いにほぼ一致することに
なる。そのため、誘電体層１０９により構成される容量
素子層がバイパスコンデンサとして十分機能することに
なる。
０６の長手方向寸法Ｈ１、Ｈ２が設定されることで次の
ような効果が発揮される。すなわち、内部電極１０５、
１０６の長さ方向寸法Ｈ１、Ｈ２が、半導体装置１０１
に入力される電気信号の波長の１／４波長に相当する寸
法より大きい場合、内部電極１０５、１０６の長さ方向
に沿って異なる位置における見かけ上のインピーダンス
が互いに一致しなくなる。そうすると、誘電体層１０９
により構成される容量素子層がバイパスコンデンサとし
て機能しなくなるおそれがある。これに対して、内部電
極１０５、１０６の長手方向寸法が、半導体装置１０１
に入力される電気信号の波長の１／４波長に相当する寸
法より小さくなっている本実施例の構成では、内部電極
１０５、１０６の長さ方向に沿って異なる位置における
見かけ上のインピーダンスが互いにほぼ一致することに
なる。そのため、誘電体層１０９により構成される容量
素子層がバイパスコンデンサとして十分機能することに
なる。
【００７９】なお、内部電極１０５、１０６上の各位置
の見かけ上のインピーダンスを正確に一致させるために
は、前記長手方向寸法Ｈ１、Ｈ２が前記電気信号の波長
の１／８波長に相当する寸法より小さくされるのが好ま
しい。
の見かけ上のインピーダンスを正確に一致させるために
は、前記長手方向寸法Ｈ１、Ｈ２が前記電気信号の波長
の１／８波長に相当する寸法より小さくされるのが好ま
しい。
【００８０】例えば、１０ＧＨｚの電気信号を半導体装
置１０１に入力する場合には、その電気信号の波長は１
０．０ｍｍとなる。そのため、前記長手方向寸法Ｈ１、
Ｈ２は、１０／４＝２．５ｍｍ以下とされる。さらに好
ましくは、前記長手方向寸法Ｈ１、Ｈ２は、１０／８＝
１．２５ｍｍ以下とされる。
置１０１に入力する場合には、その電気信号の波長は１
０．０ｍｍとなる。そのため、前記長手方向寸法Ｈ１、
Ｈ２は、１０／４＝２．５ｍｍ以下とされる。さらに好
ましくは、前記長手方向寸法Ｈ１、Ｈ２は、１０／８＝
１．２５ｍｍ以下とされる。
【００８１】なお、前記第１，２の実施例においては、
電気機能素子１００が容量素子である場合を例示した
が、本発明はこれに限定されるものではない。例えば、
容量素子に代えて、インダクタまたは抵抗素子から電気
機能素子１００を構成してもよい。
電気機能素子１００が容量素子である場合を例示した
が、本発明はこれに限定されるものではない。例えば、
容量素子に代えて、インダクタまたは抵抗素子から電気
機能素子１００を構成してもよい。
【００８２】電気機能素子１００としてインダクタを内
蔵した多層基板１０３は、誘電体層１０９の代わりに磁
性体層が設けられる。この場合、内部電極１０５、１０
６の位置およびその形状が多少異なること以外は、上述
した容量素子を内蔵した多層基板１０３と同様の構造を
有するものとなる。
蔵した多層基板１０３は、誘電体層１０９の代わりに磁
性体層が設けられる。この場合、内部電極１０５、１０
６の位置およびその形状が多少異なること以外は、上述
した容量素子を内蔵した多層基板１０３と同様の構造を
有するものとなる。
【００８３】磁性体層としては、特に限定するものでは
なく、従来からインダクタ用磁性体として知られている
ものを、焼結温度、透磁率、磁気損失、温度特性などに
応じて適宜選択することができる。例えば、ＮｉＺｎＣ
ｕ系、ＮｉＺｎ系、ＭｎＺｎ系、ＭｇＺｎ系等のスピネ
ルフェライトやガーネットフェライトなどを磁性体層と
して例示することができる。特に、電気抵抗率が大き
く、焼結温度が比較的低温であることから、ＮｉＺｎＣ
ｕ系スピネルフェライトが磁性体層として有用である。
なく、従来からインダクタ用磁性体として知られている
ものを、焼結温度、透磁率、磁気損失、温度特性などに
応じて適宜選択することができる。例えば、ＮｉＺｎＣ
ｕ系、ＮｉＺｎ系、ＭｎＺｎ系、ＭｇＺｎ系等のスピネ
ルフェライトやガーネットフェライトなどを磁性体層と
して例示することができる。特に、電気抵抗率が大き
く、焼結温度が比較的低温であることから、ＮｉＺｎＣ
ｕ系スピネルフェライトが磁性体層として有用である。
【００８４】また、内部電極１０５、１０６は、上記容
量素子を内蔵した多層基板１０３の内部電極１０５、１
０６と同様の材料を使用することができ、その形状は、
線状、スパイラル状、ミアンダ状など用途に応じて選択
することができる。
量素子を内蔵した多層基板１０３の内部電極１０５、１
０６と同様の材料を使用することができ、その形状は、
線状、スパイラル状、ミアンダ状など用途に応じて選択
することができる。
【００８５】（第３の実施例）図６は、本発明の第３の
実施例における半導体モジュールの構成の概略を示す断
面図であり、図７は、本発明の第３の実施例における半
導体モジュールの構成の概略を示す平面図である。
実施例における半導体モジュールの構成の概略を示す断
面図であり、図７は、本発明の第３の実施例における半
導体モジュールの構成の概略を示す平面図である。
【００８６】上述した第２の実施例においては、半導体
装置１０１の基板厚み方向の下方に位置する多層基板１
０３の内部領域に誘電体１０９が形成されていた。これ
に対して、本実施例においては、半導体装置１０１のバ
ンプ電極１０７を介して接続される全ての端子電極（４
つ以上設けられている）１０２の基板厚み方向の下方位
置にのみに、誘電体層１０９を選択的に形成したもので
ある。さらには、誘電体層１０９を矩形枠状に形成する
ことで、半導体装置１０１の中央部の基板厚み方向の下
方位置においては誘電体層１０９が形成されない領域Ｃ
が設けられている。これにより、容量素子の形成に制限
されることなく配線（導電体１０８）を配置することが
できる。例えば、半導体装置１０１の基板厚み方向の下
方位置において、導電体１０８を介して端子電極１０２
を内層の配線に接続することができる。特に、半導体装
置１０１の基板厚み方向の下方位置において、端子電極
１０２を下側内部電極１０６に導電体１０８を介して電
気的に接続することができる。これにより配線設計上の
自由度が増す。
装置１０１の基板厚み方向の下方に位置する多層基板１
０３の内部領域に誘電体１０９が形成されていた。これ
に対して、本実施例においては、半導体装置１０１のバ
ンプ電極１０７を介して接続される全ての端子電極（４
つ以上設けられている）１０２の基板厚み方向の下方位
置にのみに、誘電体層１０９を選択的に形成したもので
ある。さらには、誘電体層１０９を矩形枠状に形成する
ことで、半導体装置１０１の中央部の基板厚み方向の下
方位置においては誘電体層１０９が形成されない領域Ｃ
が設けられている。これにより、容量素子の形成に制限
されることなく配線（導電体１０８）を配置することが
できる。例えば、半導体装置１０１の基板厚み方向の下
方位置において、導電体１０８を介して端子電極１０２
を内層の配線に接続することができる。特に、半導体装
置１０１の基板厚み方向の下方位置において、端子電極
１０２を下側内部電極１０６に導電体１０８を介して電
気的に接続することができる。これにより配線設計上の
自由度が増す。
【００８７】この半導体モジュールにおいては、上述し
た第１、第２の実施例と同様、端子電極１０２の高さば
らつきを抑制することができる。そのため、多層基板１
０３と半導体装置１０１とを安定した状態でフリップチ
ップ接続することができる。これにより、歩留まりの高
い半導体モジュールを得ることができる。
た第１、第２の実施例と同様、端子電極１０２の高さば
らつきを抑制することができる。そのため、多層基板１
０３と半導体装置１０１とを安定した状態でフリップチ
ップ接続することができる。これにより、歩留まりの高
い半導体モジュールを得ることができる。
【００８８】また、端子電極１０２の基板厚み方向下方
位置に電気機能素子（容量素子）１００が形成されるの
で、上述した実施例１、２と同様の理由により、インピ
ーダンスが小さくなり、その結果、高周波特性に優れた
半導体モジュールが得られる。
位置に電気機能素子（容量素子）１００が形成されるの
で、上述した実施例１、２と同様の理由により、インピ
ーダンスが小さくなり、その結果、高周波特性に優れた
半導体モジュールが得られる。
【００８９】なお、本実施例では、容量素子を形成する
誘電体層１０９を、半導体装置１０１の中央部における
基板厚み方向の下方位置（領域Ｃ）を除く、端子電極１
０２の直下位置に設けた例について説明した。しかしな
がら、誘電体層１０９が形成されない領域Ｃは、半導体
装置１０１の中央部における下方位置に限るものではな
く、端子電極１０２の下方位置を除くいずれの領域に設
けてもよい。
誘電体層１０９を、半導体装置１０１の中央部における
基板厚み方向の下方位置（領域Ｃ）を除く、端子電極１
０２の直下位置に設けた例について説明した。しかしな
がら、誘電体層１０９が形成されない領域Ｃは、半導体
装置１０１の中央部における下方位置に限るものではな
く、端子電極１０２の下方位置を除くいずれの領域に設
けてもよい。
【００９０】また、本実施例においても、上側内部電極
１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長
手方向寸法Ｈ２とが次のように設定されている。すなわ
ち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入
力される電気信号の波長の１／４波長に相当する寸法
（好ましくは１／８波長に相当する寸法）より小さく設
定されている。これにより、内部電極１０５、１０６の
長さ方向に沿って異なる位置における見かけ上のインピ
ーダンスが互いにほぼ一致することになる。そのため、
誘電体層１０９により構成される容量素子層がバイパス
コンデンサとして十分機能することになる。
１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長
手方向寸法Ｈ２とが次のように設定されている。すなわ
ち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入
力される電気信号の波長の１／４波長に相当する寸法
（好ましくは１／８波長に相当する寸法）より小さく設
定されている。これにより、内部電極１０５、１０６の
長さ方向に沿って異なる位置における見かけ上のインピ
ーダンスが互いにほぼ一致することになる。そのため、
誘電体層１０９により構成される容量素子層がバイパス
コンデンサとして十分機能することになる。
【００９１】また、電気機能素子１００は容量素子に限
るものではなく、インダクタまたは抵抗素子であっても
よい。
るものではなく、インダクタまたは抵抗素子であっても
よい。
【００９２】（第４の実施例）図８は、本発明の第４の
実施例における半導体モジュールの構成の概略を示す断
面図であり、図９は、本発明の第４の実施例における半
導体モジュールの製造方法の概略を示す工程断面図であ
る。
実施例における半導体モジュールの構成の概略を示す断
面図であり、図９は、本発明の第４の実施例における半
導体モジュールの製造方法の概略を示す工程断面図であ
る。
【００９３】第３の実施例においては、多層基板１０３
の片面に少なくとも１つの半導体装置１０１がフリップ
チップ実装されていた。これに対して本実施例において
は、多層基板１０３の両面にそれぞれ少なくとも１つの
半導体装置１０１がフリップチップ実装されている。
の片面に少なくとも１つの半導体装置１０１がフリップ
チップ実装されていた。これに対して本実施例において
は、多層基板１０３の両面にそれぞれ少なくとも１つの
半導体装置１０１がフリップチップ実装されている。
【００９４】それぞれの半導体装置１０１と電気的に接
続する端子電極１０２の基板厚み方向の下方位置には、
誘電体層１０９が設けられている。
続する端子電極１０２の基板厚み方向の下方位置には、
誘電体層１０９が設けられている。
【００９５】本実施例の半導体モジュールは、図９の工
程断面図に示すようにして製造される。
程断面図に示すようにして製造される。
【００９６】まず図９（Ａ）に示すように、下側シート
状絶縁体１２４に貫通孔が形成される。貫通孔は、例え
ばパンチャによる穴加工で形成される。形成した貫通孔
に銀粉体を主成分とする導電性ペーストが印刷法により
充填される。これにより、導電体１０８が形成される。
導電体１０８が形成された下側シート状絶縁体１２４の
下面に端子電極１０２を含む配線パターンが印刷形成さ
れる。下側シート状絶縁体１２４の上面に下側内部電極
１０６を含む配線パターンが印刷形成される。下側シー
ト状絶縁体１２４の上面に誘電体層１０９が印刷法等に
より形成される。
状絶縁体１２４に貫通孔が形成される。貫通孔は、例え
ばパンチャによる穴加工で形成される。形成した貫通孔
に銀粉体を主成分とする導電性ペーストが印刷法により
充填される。これにより、導電体１０８が形成される。
導電体１０８が形成された下側シート状絶縁体１２４の
下面に端子電極１０２を含む配線パターンが印刷形成さ
れる。下側シート状絶縁体１２４の上面に下側内部電極
１０６を含む配線パターンが印刷形成される。下側シー
ト状絶縁体１２４の上面に誘電体層１０９が印刷法等に
より形成される。
【００９７】上側シート状絶縁体１１４に、上述したの
と同様の方法で貫通孔が形成される。さらに、形成され
た貫通孔に導電性ペーストが充填される。これにより導
電体１０８が形成される。さらに、上側シート状絶縁体
１１４の上面に端子電極１０２を含む配線パターンが印
刷形成される。上側シート状絶縁体１１４の下面に上側
内部電極１０５が形成される。
と同様の方法で貫通孔が形成される。さらに、形成され
た貫通孔に導電性ペーストが充填される。これにより導
電体１０８が形成される。さらに、上側シート状絶縁体
１１４の上面に端子電極１０２を含む配線パターンが印
刷形成される。上側シート状絶縁体１１４の下面に上側
内部電極１０５が形成される。
【００９８】次に、図９（Ｂ）に示すように、上側内部
電極１０５と下側内部電極１０６とで誘電体層１０９が
挟み込まれるように、上側シート状絶縁体１１４と下側
シート状絶縁体１２４とが加熱加圧により積層一体化さ
れる。作製した積層体が焼成される。このとき、誘電体
層１０９は、上側シート状絶縁体１１４に形成された端
子電極１０２の基板厚み方向の下方位置に形成され、同
時に、下側シート状絶縁体１２４に形成された端子電極
１０２の下方位置にも誘電体層１０９が形成される。
電極１０５と下側内部電極１０６とで誘電体層１０９が
挟み込まれるように、上側シート状絶縁体１１４と下側
シート状絶縁体１２４とが加熱加圧により積層一体化さ
れる。作製した積層体が焼成される。このとき、誘電体
層１０９は、上側シート状絶縁体１１４に形成された端
子電極１０２の基板厚み方向の下方位置に形成され、同
時に、下側シート状絶縁体１２４に形成された端子電極
１０２の下方位置にも誘電体層１０９が形成される。
【００９９】さらに、図９（Ｃ）に示しように、多層基
板１０３の上下面の端子電極１０２と、半導体装置１０
１とが位置合せされる。具体的には半導体装置１０１の
バンプ電極１０７と端子電極１０２とが位置合わせされ
る。
板１０３の上下面の端子電極１０２と、半導体装置１０
１とが位置合せされる。具体的には半導体装置１０１の
バンプ電極１０７と端子電極１０２とが位置合わせされ
る。
【０１００】その後、図９（Ｄ）で示すように、多層基
板１０３の上下面に半導体装置１０１がそれぞれフリッ
プチップ実装される。これにより、多層基板１０３の対
向する両面に半導体装置１０１が搭載された半導体モジ
ュールが完成する。
板１０３の上下面に半導体装置１０１がそれぞれフリッ
プチップ実装される。これにより、多層基板１０３の対
向する両面に半導体装置１０１が搭載された半導体モジ
ュールが完成する。
【０１０１】このようにして作製された半導体モジュー
ルにおいては、電気機能素子１００を形成する誘電体層
１０９は、多層基板１０３内の所望の領域に設けられて
おり、図８に示したように、半導体装置１０１と接続す
るための端子電極１０２の基板厚み方向の下方位置には
必ず誘電体層１０９が設けられている。そのため、端子
電極１０２どうしの間の高さばらつきはほとんど生じな
い。そのため、半導体装置１０１と多層基板１０３とを
安定した状態で電気的に接続することができる。これに
より、歩留まりの高い半導体モジュールを得ることがで
きる。
ルにおいては、電気機能素子１００を形成する誘電体層
１０９は、多層基板１０３内の所望の領域に設けられて
おり、図８に示したように、半導体装置１０１と接続す
るための端子電極１０２の基板厚み方向の下方位置には
必ず誘電体層１０９が設けられている。そのため、端子
電極１０２どうしの間の高さばらつきはほとんど生じな
い。そのため、半導体装置１０１と多層基板１０３とを
安定した状態で電気的に接続することができる。これに
より、歩留まりの高い半導体モジュールを得ることがで
きる。
【０１０２】さらに、半導体装置１０１と電気機能素子
１００との間を最短とみなすことができる接続距離で接
続することができる。そのため、容量素子となる電機機
能素子１００を、不要な配線の寄生インダクタンスがほ
とんど含まれない電源用のバイパスコンデンサとして機
能させることできる。電源用バイパスコンデンサは、例
えば、半導体装置１０１の電源端子に接続される。
１００との間を最短とみなすことができる接続距離で接
続することができる。そのため、容量素子となる電機機
能素子１００を、不要な配線の寄生インダクタンスがほ
とんど含まれない電源用のバイパスコンデンサとして機
能させることできる。電源用バイパスコンデンサは、例
えば、半導体装置１０１の電源端子に接続される。
【０１０３】半導体装置１００の電源端子に接続するバ
イパスコンデンサとして約２００ｐＦの容量素子を内蔵
した多層基板１０３を作製した。そして、その多層基板
１０３の５０ＭＨｚ〜１３．５ＧＨｚまでの特性を測定
した。その測定結果を図１０（Ａ）、図１０（Ｂ）に示
す。図１０（Ａ）は反射特性のスミスチャートを示し、
図１０（Ｂ）は反射特性のリアクタンス成分を示してい
る。
イパスコンデンサとして約２００ｐＦの容量素子を内蔵
した多層基板１０３を作製した。そして、その多層基板
１０３の５０ＭＨｚ〜１３．５ＧＨｚまでの特性を測定
した。その測定結果を図１０（Ａ）、図１０（Ｂ）に示
す。図１０（Ａ）は反射特性のスミスチャートを示し、
図１０（Ｂ）は反射特性のリアクタンス成分を示してい
る。
【０１０４】１０ＧＨｚにおいて約１０Ω以下のインピ
ーダンスを示しており、高周波帯において理想的な電源
特性を得ることができるのが確認される。
ーダンスを示しており、高周波帯において理想的な電源
特性を得ることができるのが確認される。
【０１０５】本実施例では、複数半導体装置１０１を多
層基板１０３に実装することができる。ここで、複数の
半導体装置１０１として、砒化ガリウム等の同種の高周
波用半導体を用いることもできる。そうすれば、電源端
子のインピーダンスが高周波的に安定した半導体装置モ
ジュールとなる。
層基板１０３に実装することができる。ここで、複数の
半導体装置１０１として、砒化ガリウム等の同種の高周
波用半導体を用いることもできる。そうすれば、電源端
子のインピーダンスが高周波的に安定した半導体装置モ
ジュールとなる。
【０１０６】また、高速光通信用のＰＩＮフォトダイオ
ードやアバランシェフォトダイオードなどの受光素子と
増幅素子、あるいは、レーザーダイオード等の発光素子
とその駆動用素子の組み合わせにおいても同様の効果が
得られる。これにより、高周波特性に優れた半導体モジ
ュールが実現されているのが理解される。また、高速動
作時に安定した電源インピーダンスが得られるため、珪
素を主体とした材料で構成される高速信号処理用のロジ
ック回路やメモリ回路を搭載した半導体装置において
も、高速信号処理時の安定動作が可能となる。
ードやアバランシェフォトダイオードなどの受光素子と
増幅素子、あるいは、レーザーダイオード等の発光素子
とその駆動用素子の組み合わせにおいても同様の効果が
得られる。これにより、高周波特性に優れた半導体モジ
ュールが実現されているのが理解される。また、高速動
作時に安定した電源インピーダンスが得られるため、珪
素を主体とした材料で構成される高速信号処理用のロジ
ック回路やメモリ回路を搭載した半導体装置において
も、高速信号処理時の安定動作が可能となる。
【０１０７】なお、内蔵させる電気機能素子１００は容
量素子に限るものではなく、インダクタまたは抵抗素子
を内蔵したものであってもよい。
量素子に限るものではなく、インダクタまたは抵抗素子
を内蔵したものであってもよい。
【０１０８】（第５の実施例）図１１は、本発明の第５
の実施例における半導体モジュールの構成の概略を示す
平面図であり、図１２は図１１のXII-XII断面図であ
る。
の実施例における半導体モジュールの構成の概略を示す
平面図であり、図１２は図１１のXII-XII断面図であ
る。
【０１０９】本実施例の半導体モジュールは、多層基板
１０３の内部に形成された上側内部電極１０５が、複数
に分割形成されている。
１０３の内部に形成された上側内部電極１０５が、複数
に分割形成されている。
【０１１０】なお、図１１および図１２においては、上
側内部電極１０５が２つに分割されている例を示した
が、容量素子をバイパスコンデンサとして内蔵する場
合、半導体装置１０１の高周波用の電源端子数に応じて
分割数を設定するのが望ましい。
側内部電極１０５が２つに分割されている例を示した
が、容量素子をバイパスコンデンサとして内蔵する場
合、半導体装置１０１の高周波用の電源端子数に応じて
分割数を設定するのが望ましい。
【０１１１】例えば、比誘電率４０００の材料で厚さが
３０μｍの誘電体層１０９が設けられた場合、電極の寸
法を０．９５ｍｍ×０．９５ｍｍの大きさにすることに
より約１０００ｐＦの容量値が得られる。また、２ｍｍ
×２ｍｍの大きさの半導体装置１０１を用いた場合、約
１０００ｐＦの容量素子を半導体装置１０１の直下に４
個配置することができる。そのため、４種類の電圧値の
異なる電源端子に対応する容量素子を設けることができ
る。容量値は、誘電体層１０９の材料、厚さおよび電極
の寸法により任意に制御することができ、電極の形状を
任意に形成することにより、各端子ごとに容量値の異な
る容量素子を形成することができる。
３０μｍの誘電体層１０９が設けられた場合、電極の寸
法を０．９５ｍｍ×０．９５ｍｍの大きさにすることに
より約１０００ｐＦの容量値が得られる。また、２ｍｍ
×２ｍｍの大きさの半導体装置１０１を用いた場合、約
１０００ｐＦの容量素子を半導体装置１０１の直下に４
個配置することができる。そのため、４種類の電圧値の
異なる電源端子に対応する容量素子を設けることができ
る。容量値は、誘電体層１０９の材料、厚さおよび電極
の寸法により任意に制御することができ、電極の形状を
任意に形成することにより、各端子ごとに容量値の異な
る容量素子を形成することができる。
【０１１２】このように構成された半導体モジュールに
おいても、前述した各具体例と同様、端子電極１０２の
高さばらつきがなくなり、多層基板１０３と半導体装置
１０１とを安定した状態でフリップチップ接続すること
ができる。また、端子電極１０２の直下位置に容量素子
となる電気機能素子１００が形成されるので、高周波特
性に優れた半導体モジュールが得られる。
おいても、前述した各具体例と同様、端子電極１０２の
高さばらつきがなくなり、多層基板１０３と半導体装置
１０１とを安定した状態でフリップチップ接続すること
ができる。また、端子電極１０２の直下位置に容量素子
となる電気機能素子１００が形成されるので、高周波特
性に優れた半導体モジュールが得られる。
【０１１３】また、本実施例においても、上側内部電極
１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長
手方向寸法Ｈ２とが次のように設定されている。すなわ
ち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入
力される電気信号の波長の１／４波長に相当する寸法
（好ましくは１／８波長に相当する寸法）より小さく設
定されている。これにより、内部電極１０５、１０６の
長さ方向に沿って異なる位置における見かけ上のインピ
ーダンスが互いにほぼ一致することになる。そのため、
誘電体層１０９により構成される容量素子層がバイパス
コンデンサとして十分機能することになる。
１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長
手方向寸法Ｈ２とが次のように設定されている。すなわ
ち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入
力される電気信号の波長の１／４波長に相当する寸法
（好ましくは１／８波長に相当する寸法）より小さく設
定されている。これにより、内部電極１０５、１０６の
長さ方向に沿って異なる位置における見かけ上のインピ
ーダンスが互いにほぼ一致することになる。そのため、
誘電体層１０９により構成される容量素子層がバイパス
コンデンサとして十分機能することになる。
【０１１４】さらには、本実施例の構成では、半導体装
置１０１を接続する各端子電極１０２を異なる特性の電
気機能素子１００に最短で接続することができる。その
ため、半導体装置１０１の端子電極１０２の電圧値がそ
れぞれ異なる場合であっても、各端子電極１０２が、そ
の電圧値に対応する容量を有する電気機能素子１００に
電気的に接続される。そのため、半導体装置１０１の端
子電極１０２ごとに最適な回路構成が実現される。
置１０１を接続する各端子電極１０２を異なる特性の電
気機能素子１００に最短で接続することができる。その
ため、半導体装置１０１の端子電極１０２の電圧値がそ
れぞれ異なる場合であっても、各端子電極１０２が、そ
の電圧値に対応する容量を有する電気機能素子１００に
電気的に接続される。そのため、半導体装置１０１の端
子電極１０２ごとに最適な回路構成が実現される。
【０１１５】なお、本実施例の構成を、第４の実施例の
ように、多層基板１０３の両面に半導体装置１０１を実
装する場合に適用してもよい。
ように、多層基板１０３の両面に半導体装置１０１を実
装する場合に適用してもよい。
【０１１６】また、電気機能素子１００は容量素子に限
るものではなく、インダクタまたは抵抗素子を内蔵した
ものであってもよい。
るものではなく、インダクタまたは抵抗素子を内蔵した
ものであってもよい。
【０１１７】（第６の実施例）図１３は、本発明の第６
の実施例における半導体モジュールの構成の概略を示す
平面図であり、図１４は図１３のXIV-XIV断面図であ
る。
の実施例における半導体モジュールの構成の概略を示す
平面図であり、図１４は図１３のXIV-XIV断面図であ
る。
【０１１８】本実施例の半導体モジュールは、多層基板
１０３の内部に形成された誘電体層１０９に接して設け
られた上側内部電極１０５が複数に分割して形成されて
いることに第１の特徴がある。さらには、分割された上
側内部電極１０５が端子電極１０２の基板厚み方向の下
方位置に設けられていることに第２の特徴がある。すな
わち、端子電極１０２が上側内部電極１０５の形成領域
からはみ出さないように、上側内部電極１０５が設けら
れている。
１０３の内部に形成された誘電体層１０９に接して設け
られた上側内部電極１０５が複数に分割して形成されて
いることに第１の特徴がある。さらには、分割された上
側内部電極１０５が端子電極１０２の基板厚み方向の下
方位置に設けられていることに第２の特徴がある。すな
わち、端子電極１０２が上側内部電極１０５の形成領域
からはみ出さないように、上側内部電極１０５が設けら
れている。
【０１１９】このような構成を有する本実施例の半導体
モジュールでは、前述した第５の実施例と同様の効果が
得られるうえに、さらには、次のような効果が得られ
る。
モジュールでは、前述した第５の実施例と同様の効果が
得られるうえに、さらには、次のような効果が得られ
る。
【０１２０】上側、下側内部電極１０５、１０６として
１０μｍ未満の厚みを有する電極が形成されている場合
はあまり問題とならないが、これらの内部電極１０５、
１０６の抵抗成分を低下させるために、１０μｍ以上の
厚みを有する内部電極１０５、１０６が形成されている
場合、多層基板１０３内部の内部電極１０５、１０６の
有無に応じて多層基板１０３の表層に凹凸が発生する。
したがって、端子電極１０２が形成された面内において
も、内部電極１０５、１０６の有無に応じた凹凸が発生
する。そのため、半導体装置１０１がフリップチップ実
装される際に、バンプ電極１０７と端子電極１０２と間
の距離が一定でなくなり、半導体装置１０１と多層基板
１０３との間の電気的な接続の安定性が低下する恐れが
ある。
１０μｍ未満の厚みを有する電極が形成されている場合
はあまり問題とならないが、これらの内部電極１０５、
１０６の抵抗成分を低下させるために、１０μｍ以上の
厚みを有する内部電極１０５、１０６が形成されている
場合、多層基板１０３内部の内部電極１０５、１０６の
有無に応じて多層基板１０３の表層に凹凸が発生する。
したがって、端子電極１０２が形成された面内において
も、内部電極１０５、１０６の有無に応じた凹凸が発生
する。そのため、半導体装置１０１がフリップチップ実
装される際に、バンプ電極１０７と端子電極１０２と間
の距離が一定でなくなり、半導体装置１０１と多層基板
１０３との間の電気的な接続の安定性が低下する恐れが
ある。
【０１２１】これに対して、本実施例では、上側内部電
極１０５の分割されている領域に端子電極１０２が設け
られていないために、端子電極１０２の形成領域におけ
る多層基板１０３の凹凸を抑えることができる。これに
より、半導体装置１０１と多層基板１０３とを極めて安
定した状態で電気的に接続することができ、半導体装置
１０１と多層基板１０３の間の電気的接続がより一層確
実となる。
極１０５の分割されている領域に端子電極１０２が設け
られていないために、端子電極１０２の形成領域におけ
る多層基板１０３の凹凸を抑えることができる。これに
より、半導体装置１０１と多層基板１０３とを極めて安
定した状態で電気的に接続することができ、半導体装置
１０１と多層基板１０３の間の電気的接続がより一層確
実となる。
【０１２２】また、本実施例においても、上側内部電極
１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長
手方向寸法Ｈ２とが次のように設定されている。すなわ
ち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入
力される電気信号の波長の１／４波長に相当する寸法
（好ましくは１／８波長に相当する寸法）より小さく設
定されている。これにより、内部電極１０５、１０６の
長さ方向に沿って異なる位置における見かけ上のインピ
ーダンスが互いにほぼ一致することになる。そのため、
誘電体層１０９により構成される容量素子層がバイパス
コンデンサとして十分機能することになる。
１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長
手方向寸法Ｈ２とが次のように設定されている。すなわ
ち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入
力される電気信号の波長の１／４波長に相当する寸法
（好ましくは１／８波長に相当する寸法）より小さく設
定されている。これにより、内部電極１０５、１０６の
長さ方向に沿って異なる位置における見かけ上のインピ
ーダンスが互いにほぼ一致することになる。そのため、
誘電体層１０９により構成される容量素子層がバイパス
コンデンサとして十分機能することになる。
【０１２３】なお、本実施例の構成を、第４の好ましい
実施例のように、多層基板１０３の両面に半導体装置１
０１を実装する場合に適用してもよい。
実施例のように、多層基板１０３の両面に半導体装置１
０１を実装する場合に適用してもよい。
【０１２４】また、内蔵させる電気機能素子１００は容
量素子に限るものではなく、インダクタまたは抵抗素子
を内蔵したものであってもよい。
量素子に限るものではなく、インダクタまたは抵抗素子
を内蔵したものであってもよい。
【０１２５】（第７の実施例）図１５は、本発明の第７
の実施例における半導体モジュールの構成の概略を示す
断面図であり、図１６は、本発明の第７の実施例におけ
る半導体モジュールに用いる多層基板の製造方法の概略
を示す工程断面図である。
の実施例における半導体モジュールの構成の概略を示す
断面図であり、図１６は、本発明の第７の実施例におけ
る半導体モジュールに用いる多層基板の製造方法の概略
を示す工程断面図である。
【０１２６】第１の実施例から第６の実施例において
は、多層基板１０３の内部に電気機能素子１００が内蔵
されていた。これに対して、本実施例においては、基板
表面の一部の領域に電気機能素子１００が形成されてい
る。
は、多層基板１０３の内部に電気機能素子１００が内蔵
されていた。これに対して、本実施例においては、基板
表面の一部の領域に電気機能素子１００が形成されてい
る。
【０１２７】図１５に示すように、配線基板１１３の表
面には、下側内部配線１０６が設けられている。下側内
部配線１０６の上面には、誘電体層１０９、１０９が設
けられている。誘電体層１０９の上面には上側内部配線
１０５が設けられている。上側内部電極１０５は、端子
電極１０２の機能を兼ね備えている。
面には、下側内部配線１０６が設けられている。下側内
部配線１０６の上面には、誘電体層１０９、１０９が設
けられている。誘電体層１０９の上面には上側内部配線
１０５が設けられている。上側内部電極１０５は、端子
電極１０２の機能を兼ね備えている。
【０１２８】上側内部電極１０５のうち、半導体装置１
０１の接地用端子に接続する一部の端子は、下側内部電
極１０６と電気的に接続されている。また、上側内部電
極１０５（端子電極１０２）には、バンプ電極１０７が
電気的に接続されている。
０１の接地用端子に接続する一部の端子は、下側内部電
極１０６と電気的に接続されている。また、上側内部電
極１０５（端子電極１０２）には、バンプ電極１０７が
電気的に接続されている。
【０１２９】このように構成された本実施例の半導体モ
ジュールにおいては、上述した第１、第２の実施例と同
様、端子電極１０２の高さばらつきを抑制することがで
きる。そのため、多層基板１０３と半導体装置１０１と
を安定した状態でフリップチップ接続することが可能と
なる。これにより、歩留まりの高い半導体モジュールが
得られる。
ジュールにおいては、上述した第１、第２の実施例と同
様、端子電極１０２の高さばらつきを抑制することがで
きる。そのため、多層基板１０３と半導体装置１０１と
を安定した状態でフリップチップ接続することが可能と
なる。これにより、歩留まりの高い半導体モジュールが
得られる。
【０１３０】また、端子電極１０２（上側内部電極１０
５）の基板厚み方向の下方位置に電気機能素子（容量素
子）１００が形成されるので、上述した実施例１、２と
同様の理由により、インピーダンスが小さくなり、その
結果、高周波特性に優れた半導体モジュールが得られ
る。
５）の基板厚み方向の下方位置に電気機能素子（容量素
子）１００が形成されるので、上述した実施例１、２と
同様の理由により、インピーダンスが小さくなり、その
結果、高周波特性に優れた半導体モジュールが得られ
る。
【０１３１】さらに、端子電極１０２が上側内部電極１
０５を兼ね備えているため、別途上側内部電極を設ける
場合に比べ、半導体モジュールの小型化が図れる。
０５を兼ね備えているため、別途上側内部電極を設ける
場合に比べ、半導体モジュールの小型化が図れる。
【０１３２】なお、配線基板１１３の両面に、本実施例
のようにして電気機能素子１００が形成されて、基板１
１３の両面に半導体装置１０１が実装されるようにして
もよい。
のようにして電気機能素子１００が形成されて、基板１
１３の両面に半導体装置１０１が実装されるようにして
もよい。
【０１３３】また、内蔵させる電気機能素子１００は容
量素子に限るものではなく、インダクタまたは抵抗素子
を内蔵したものであってもよい。
量素子に限るものではなく、インダクタまたは抵抗素子
を内蔵したものであってもよい。
【０１３４】次に、本実施例の半導体モジュールに用い
られる多層基板の製造方法について、図１６（Ａ）、図
１６（Ｂ）を用いて説明する。
られる多層基板の製造方法について、図１６（Ａ）、図
１６（Ｂ）を用いて説明する。
【０１３５】まず、図１６（Ａ）に示すように、アルミ
ナやガラス−セラミック複合材料等を絶縁層とする配線
基板１１３が用意される。用意された配線基板１１３の
表面に、下側内部電極１０６を含む配線パターンが印刷
形成される。形成された配線パターンが５０℃で５分間
乾燥される。誘電体原料粉体に有機バインダを含んだス
ラリーが用意される。用意されたスラリーを用いて下側
内部電極１０６上に、誘電体層のパターンが印刷形成さ
れる。形成された誘電体層のパターンが５０℃で５分間
乾燥されることで、誘電体１０９が形成される。
ナやガラス−セラミック複合材料等を絶縁層とする配線
基板１１３が用意される。用意された配線基板１１３の
表面に、下側内部電極１０６を含む配線パターンが印刷
形成される。形成された配線パターンが５０℃で５分間
乾燥される。誘電体原料粉体に有機バインダを含んだス
ラリーが用意される。用意されたスラリーを用いて下側
内部電極１０６上に、誘電体層のパターンが印刷形成さ
れる。形成された誘電体層のパターンが５０℃で５分間
乾燥されることで、誘電体１０９が形成される。
【０１３６】次に、図１６（Ｂ）に示すように、誘電体
層１０９の上に、上側内部電極１０５（端子電極１０
２）が形成される。上側内部電極１０５は下側内部電極
１０６と同様の方法で形成される。
層１０９の上に、上側内部電極１０５（端子電極１０
２）が形成される。上側内部電極１０５は下側内部電極
１０６と同様の方法で形成される。
【０１３７】半導体装置１０１のバンプ電極１０７と、
端子電極１０２とが位置あわせされたうえで、半導体装
置１０１が配線基板１１３にフリップチップ実装され
る。これにより半導体モジュールが完成する。
端子電極１０２とが位置あわせされたうえで、半導体装
置１０１が配線基板１１３にフリップチップ実装され
る。これにより半導体モジュールが完成する。
【０１３８】なお、導電性ペーストとしては、金属粉体
に有機バインダおよび溶剤を十分に混合、混練たものか
ら構成することができる。ここでいう金属粉体として
は、特に限定するものではなく、例えば、銅、銀、金、
パラジウム、白金、ニッケルまたはそれらの合金等が、
焼成基板の材料や基板の製造条件、使用条件等に応じて
適宜選択される。
に有機バインダおよび溶剤を十分に混合、混練たものか
ら構成することができる。ここでいう金属粉体として
は、特に限定するものではなく、例えば、銅、銀、金、
パラジウム、白金、ニッケルまたはそれらの合金等が、
焼成基板の材料や基板の製造条件、使用条件等に応じて
適宜選択される。
【０１３９】誘電体層１０９の材料は、内蔵する所望の
容量値、誘電体層１０９の厚さ、配線基板１１３や端子
電極１０２の材料などにより適宜選択される。例えば、
鉛系ペロブスカイト化合物が用いられ、配線基板用グリ
ーンシートにガラスとアルミナの複合材料が用いられた
場合、通常、焼成温度は８５０℃〜９５０℃の範囲で、
焼成時間は０．１時間〜１０時間に設定される。また、
処理雰囲気は特に限定されるものではなく、例えば、大
気、窒素、水素、またはそれらの混合ガス等が使用され
る。
容量値、誘電体層１０９の厚さ、配線基板１１３や端子
電極１０２の材料などにより適宜選択される。例えば、
鉛系ペロブスカイト化合物が用いられ、配線基板用グリ
ーンシートにガラスとアルミナの複合材料が用いられた
場合、通常、焼成温度は８５０℃〜９５０℃の範囲で、
焼成時間は０．１時間〜１０時間に設定される。また、
処理雰囲気は特に限定されるものではなく、例えば、大
気、窒素、水素、またはそれらの混合ガス等が使用され
る。
【０１４０】なお、上述した本実施例の説明において
は、アルミナ等の配線基板１１３に対して、内部配線１
０５、１０６、誘電体層１０９が印刷形成される例を示
した。しかしながら、未焼成のグリーンシートに内部配
線１０５、１０６、誘電体層１０９が印刷形成されたの
ち、一括に焼成されてもよい。また、配線基板１１３と
して、多層基板が用いられてもよい。
は、アルミナ等の配線基板１１３に対して、内部配線１
０５、１０６、誘電体層１０９が印刷形成される例を示
した。しかしながら、未焼成のグリーンシートに内部配
線１０５、１０６、誘電体層１０９が印刷形成されたの
ち、一括に焼成されてもよい。また、配線基板１１３と
して、多層基板が用いられてもよい。
【０１４１】（第８の実施例）図１７は、本発明の第８
の実施例における半導体モジュールの構成の概略を示す
断面図であり、図１８は、本発明の第８の実施例におけ
る半導体モジュールの構成の概略を示す平面図であり、
図１９は、本発明の第８の実施例における半導体モジュ
ールの製造方法の概略を示す工程断面図である。
の実施例における半導体モジュールの構成の概略を示す
断面図であり、図１８は、本発明の第８の実施例におけ
る半導体モジュールの構成の概略を示す平面図であり、
図１９は、本発明の第８の実施例における半導体モジュ
ールの製造方法の概略を示す工程断面図である。
【０１４２】第１〜第７の実施例においては、多層基板
内に容量素子、インダクタまたは抵抗素子のいずれかが
内蔵される構成であったのに対し、本実施例において
は、多層基板の絶縁体層とは異なる誘電体の他に、抵抗
体層、磁性体層が形成された機能層を含む電気機能素子
が内蔵されている例が示されている。
内に容量素子、インダクタまたは抵抗素子のいずれかが
内蔵される構成であったのに対し、本実施例において
は、多層基板の絶縁体層とは異なる誘電体の他に、抵抗
体層、磁性体層が形成された機能層を含む電気機能素子
が内蔵されている例が示されている。
【０１４３】図１７に示すように、フリップチップ実装
された半導体装置１０１と接続する端子電極１０２の基
板厚み方向の下方位置に、誘電体層１０９と、抵抗体層
１１９と磁性体層１２９とが設けられている。
された半導体装置１０１と接続する端子電極１０２の基
板厚み方向の下方位置に、誘電体層１０９と、抵抗体層
１１９と磁性体層１２９とが設けられている。
【０１４４】このように、本実施例では、全ての端子電
極１０２の基板厚み方向の下方位置に誘電体層１０９、
抵抗体層１１９、磁性体層１２９のいずれかが必ず設け
られている。それぞれの層１０９、１１９、１２９の端
部は、端子電極１０２が形成されていない平面領域に設
けられている。こうすることで、本実施例は、次のよう
な利点を有している。すなわち、各端子電極１０２の直
下位置ごとに異なる特性を有する層１０９、１１９、１
２９が設けられたとしても、各端子電極１０２の基板厚
み方向の下方位置には必ず、誘電体層１０９、抵抗体層
１１９、磁性体層１２９のうちのいずれかの層が配置さ
れることになる。そのため、端子電極１０２の高さ位置
がばらつくことはない。
極１０２の基板厚み方向の下方位置に誘電体層１０９、
抵抗体層１１９、磁性体層１２９のいずれかが必ず設け
られている。それぞれの層１０９、１１９、１２９の端
部は、端子電極１０２が形成されていない平面領域に設
けられている。こうすることで、本実施例は、次のよう
な利点を有している。すなわち、各端子電極１０２の直
下位置ごとに異なる特性を有する層１０９、１１９、１
２９が設けられたとしても、各端子電極１０２の基板厚
み方向の下方位置には必ず、誘電体層１０９、抵抗体層
１１９、磁性体層１２９のうちのいずれかの層が配置さ
れることになる。そのため、端子電極１０２の高さ位置
がばらつくことはない。
【０１４５】次に、図１９（Ａ）〜図１９（Ｃ）を用い
て、本実施例の半導体モジュールの製造方法が説明され
る。
て、本実施例の半導体モジュールの製造方法が説明され
る。
【０１４６】まず、図１９（Ａ）に示すように、下側シ
ート状絶縁体１２４が用意される。用意された下側シー
ト状絶縁体１２４の一面に下側内部電極１０６が形成さ
れる。下側内部電極１０６が形成された下側シート状絶
縁体１２４の上に誘電体層１０９が形成される。誘電体
層１０９の形成は、第１の実施例と同様の方法で行われ
る。同様の方法で順次、抵抗体層１１９、磁性体層１２
９が形成される。
ート状絶縁体１２４が用意される。用意された下側シー
ト状絶縁体１２４の一面に下側内部電極１０６が形成さ
れる。下側内部電極１０６が形成された下側シート状絶
縁体１２４の上に誘電体層１０９が形成される。誘電体
層１０９の形成は、第１の実施例と同様の方法で行われ
る。同様の方法で順次、抵抗体層１１９、磁性体層１２
９が形成される。
【０１４７】次に、上側シート状絶縁体１１４が用意さ
れる。用意された上側シート状絶縁体１１４に導電体１
０８が形成される。上側シート状絶縁体１１４の一面に
端子電極１０２を含む配線パターンが形成される。上側
シート状絶縁体１１４の他面に上側内部電極１０５を含
む配線パターンが形成される。
れる。用意された上側シート状絶縁体１１４に導電体１
０８が形成される。上側シート状絶縁体１１４の一面に
端子電極１０２を含む配線パターンが形成される。上側
シート状絶縁体１１４の他面に上側内部電極１０５を含
む配線パターンが形成される。
【０１４８】上側シート状絶縁体１１４と下側シート状
絶縁体１２４とが、８０℃、５０Ｋｇ／ｃｍ2の圧力で
積層一体化されたのち、加熱炉にて大気中６００℃で脱
バインダ処理される。脱バインダ処理された積層体が８
５０℃〜９５０℃の範囲で０．２時間焼成される。これ
により、電気機能素子を内蔵した多層基板１０３が得ら
れる。
絶縁体１２４とが、８０℃、５０Ｋｇ／ｃｍ2の圧力で
積層一体化されたのち、加熱炉にて大気中６００℃で脱
バインダ処理される。脱バインダ処理された積層体が８
５０℃〜９５０℃の範囲で０．２時間焼成される。これ
により、電気機能素子を内蔵した多層基板１０３が得ら
れる。
【０１４９】その後、図１９（Ｂ）で示すように、端子
電極１０２と半導体装置１０１のバンプ電極１０７との
位置合せが行われたうえで、バンプ電極１０７と端子電
極１０２とが電気的に接続される。これにより、多層基
板１０３に半導体装置１０１がフリップチップ実装され
て、図１９（Ｃ）に示す半導体モジュールが完成する。
電極１０２と半導体装置１０１のバンプ電極１０７との
位置合せが行われたうえで、バンプ電極１０７と端子電
極１０２とが電気的に接続される。これにより、多層基
板１０３に半導体装置１０１がフリップチップ実装され
て、図１９（Ｃ）に示す半導体モジュールが完成する。
【０１５０】なお、抵抗体層１１９の原料として、Ｒｕ
Ｏ2粉体とガラス粉体およびセルロース系樹脂の混合体
を用いることができる。
Ｏ2粉体とガラス粉体およびセルロース系樹脂の混合体
を用いることができる。
【０１５１】このように構成された半導体モジュールに
おいても、端子電極１０２の高さばらつきが抑えられ
る。そのため、半導体装置１０１を、安定した状態で多
層基板１０３にフリップチップ接続することができる。
おいても、端子電極１０２の高さばらつきが抑えられ
る。そのため、半導体装置１０１を、安定した状態で多
層基板１０３にフリップチップ接続することができる。
【０１５２】また、半導体装置１０１の各端子電極１０
２ごとに、高周波特性に優れた所望の電気機能素子１０
０を最短と見なせる配線距離で接続することができるた
め、高周波特性に優れた機能回路を含んだ多機能の半導
体モジュールを実現することができる。
２ごとに、高周波特性に優れた所望の電気機能素子１０
０を最短と見なせる配線距離で接続することができるた
め、高周波特性に優れた機能回路を含んだ多機能の半導
体モジュールを実現することができる。
【０１５３】なお、本実施例の構成を、第４の実施例の
ように、多層基板１０３の両面に半導体装置１０１を実
装する場合に適用してもよい。
ように、多層基板１０３の両面に半導体装置１０１を実
装する場合に適用してもよい。
【０１５４】また、内蔵させる電気機能素子１００は、
容量素子、インダクタまたは抵抗素子のうち少なくとも
２つを内蔵したものであってもよい。
容量素子、インダクタまたは抵抗素子のうち少なくとも
２つを内蔵したものであってもよい。
【０１５５】（第９の実施例）図２０は、本発明の第９
の実施例における半導体モジュールの構成の概略を示す
断面図である。
の実施例における半導体モジュールの構成の概略を示す
断面図である。
【０１５６】図２０に示すように、全ての端子電極１０
２の基板厚み方向下方位置に、誘電体層１０９が形成さ
れており、さらにその下の異なる層に抵抗体層１１９ま
たは磁性体層１２９が形成されている。なお、抵抗体層
１１９と磁性体層１２９とは、それぞれ異なる層に形成
されているのが好ましい。誘電体層１０９、抵抗体層１
１９、磁性体層１２９が設けられる全ての層において、
端子電極１０２の基板厚み方向の下方位置にある基板領
域には、必ず誘電体層１０９、抵抗体層１１９、磁性体
層１２９が設けられている。
２の基板厚み方向下方位置に、誘電体層１０９が形成さ
れており、さらにその下の異なる層に抵抗体層１１９ま
たは磁性体層１２９が形成されている。なお、抵抗体層
１１９と磁性体層１２９とは、それぞれ異なる層に形成
されているのが好ましい。誘電体層１０９、抵抗体層１
１９、磁性体層１２９が設けられる全ての層において、
端子電極１０２の基板厚み方向の下方位置にある基板領
域には、必ず誘電体層１０９、抵抗体層１１９、磁性体
層１２９が設けられている。
【０１５７】抵抗体層１１９としては、特に限定される
ものではなく、焼結温度、抵抗率、温度特性などに応じ
て適宜選択することができる。例えば、ＲｕＯ2粉体と
ガラス粉体およびセルロース系樹脂の混合体が用いられ
る。
ものではなく、焼結温度、抵抗率、温度特性などに応じ
て適宜選択することができる。例えば、ＲｕＯ2粉体と
ガラス粉体およびセルロース系樹脂の混合体が用いられ
る。
【０１５８】磁性体層１２９としては、特に限定される
ものではなく、焼結温度、透磁率、磁気損失、温度特性
などに応じて適宜選択することができる。例えば、Ｎｉ
ＺｎＣｕ系、ＮｉＺｎ系、ＭｎＺｎ系、ＭｇＺｎ系等の
スピネルフェライトやガーネットフェライトなどを例示
することができる。特に、電気抵抗率が大きく、焼結温
度が比較的低温であることから、ＮｉＺｎＣｕ系スピネ
ルフェライトが有用である。
ものではなく、焼結温度、透磁率、磁気損失、温度特性
などに応じて適宜選択することができる。例えば、Ｎｉ
ＺｎＣｕ系、ＮｉＺｎ系、ＭｎＺｎ系、ＭｇＺｎ系等の
スピネルフェライトやガーネットフェライトなどを例示
することができる。特に、電気抵抗率が大きく、焼結温
度が比較的低温であることから、ＮｉＺｎＣｕ系スピネ
ルフェライトが有用である。
【０１５９】また、誘電体層１０９、抵抗体層１１９、
磁性体層１２９は、それぞれの層において、印刷法等に
より配線電極がパターニングされたシート状の絶縁体の
上に印刷等により形成される。
磁性体層１２９は、それぞれの層において、印刷法等に
より配線電極がパターニングされたシート状の絶縁体の
上に印刷等により形成される。
【０１６０】このように構成された半導体モジュールに
おいても、端子電極１０２の高さばらつきを抑えること
ができる。そのために、半導体装置１０１を安定した状
態で多層基板１０３にフリップチップ実装することがで
きる。
おいても、端子電極１０２の高さばらつきを抑えること
ができる。そのために、半導体装置１０１を安定した状
態で多層基板１０３にフリップチップ実装することがで
きる。
【０１６１】また、半導体装置１０１の各端子電極１０
２ごとに、高周波特性に優れた所望の電気機能素子１０
０を最短距離と見なせる接続距離で接続することができ
る。そのため、高周波特性に優れた機能回路を含んだ多
機能の半導体モジュールが実現される。
２ごとに、高周波特性に優れた所望の電気機能素子１０
０を最短距離と見なせる接続距離で接続することができ
る。そのため、高周波特性に優れた機能回路を含んだ多
機能の半導体モジュールが実現される。
【０１６２】本実施例においては、誘電体層１０９が形
成される層とは異なる層に抵抗体層１１９や磁性体層１
２９が形成されている。そのため、容量素子、抵抗素
子、インダクタ等が複合された電気機能素子１００を内
蔵した多層基板１０３の製造が容易になる。
成される層とは異なる層に抵抗体層１１９や磁性体層１
２９が形成されている。そのため、容量素子、抵抗素
子、インダクタ等が複合された電気機能素子１００を内
蔵した多層基板１０３の製造が容易になる。
【０１６３】なお、本実施例の構成を、第４の実施例の
ように、多層基板１０３の両面に半導体装置１０１を実
装する構成において適用してもよい。
ように、多層基板１０３の両面に半導体装置１０１を実
装する構成において適用してもよい。
【０１６４】また、内蔵させる電気機能素子１００は、
容量素子、インダクタまたは抵抗素子のうち少なくとも
２つを内蔵したものであってもよい。
容量素子、インダクタまたは抵抗素子のうち少なくとも
２つを内蔵したものであってもよい。
【０１６５】（第１０の実施例）図２１は、本発明の第
１０の実施例における半導体モジュールの構成の概略を
示す断面図であり、図２２は、本発明の第１０の実施例
における半導体モジュールの製造方法の概略を示す断面
図である。
１０の実施例における半導体モジュールの構成の概略を
示す断面図であり、図２２は、本発明の第１０の実施例
における半導体モジュールの製造方法の概略を示す断面
図である。
【０１６６】図２１に示すように、端子電極１０２は、
多層基板１０３の内部に設けられた上側内部電極１０５
と下側内部電極１０６とに、導電体１０８を介してそれ
ぞれ接続されている。
多層基板１０３の内部に設けられた上側内部電極１０５
と下側内部電極１０６とに、導電体１０８を介してそれ
ぞれ接続されている。
【０１６７】誘電体層１０９は、端子電極１０２の基板
厚み方向の下方位置に選択的に設けられている。すなわ
ち、図２１に示すように、誘電体層１０９は端子電極１
０２の基板厚み方向の下方位置に必ず形成されており、
それ以外の不要な領域には形成されていない。
厚み方向の下方位置に選択的に設けられている。すなわ
ち、図２１に示すように、誘電体層１０９は端子電極１
０２の基板厚み方向の下方位置に必ず形成されており、
それ以外の不要な領域には形成されていない。
【０１６８】このような電気機能素子１００が内蔵され
た多層基板１０３上の端子電極１０２に、半導体装置１
０１がバンプ電極１０７を介してフリップチップ実装さ
れている。さらに、半導体装置１０１の周囲が絶縁性の
混合物１１８で充填されている。混合物１１８は無機質
フィラーと熱硬化樹脂組成物とを含む材料から構成され
ている。混合物１１８には、半導体装置１０１の周囲に
導電体１０８が形成されている。混合物１１８の表面に
は配線パターン１１７が形成されている。
た多層基板１０３上の端子電極１０２に、半導体装置１
０１がバンプ電極１０７を介してフリップチップ実装さ
れている。さらに、半導体装置１０１の周囲が絶縁性の
混合物１１８で充填されている。混合物１１８は無機質
フィラーと熱硬化樹脂組成物とを含む材料から構成され
ている。混合物１１８には、半導体装置１０１の周囲に
導電体１０８が形成されている。混合物１１８の表面に
は配線パターン１１７が形成されている。
【０１６９】熱硬化性樹脂としては、例えばエポキシ樹
脂、フェノール樹脂を用いることができ、無機フィラー
としてアルミナ、窒化ケイ素、ベリリア（ＢｅＯ）、Ｍ
ｇＯ、窒化アルミ、ＳｉＯ2等を用いることができる。
また必要であれば、カップリング剤、分散剤、着色剤が
熱硬化性樹脂に添加されてもよい。
脂、フェノール樹脂を用いることができ、無機フィラー
としてアルミナ、窒化ケイ素、ベリリア（ＢｅＯ）、Ｍ
ｇＯ、窒化アルミ、ＳｉＯ2等を用いることができる。
また必要であれば、カップリング剤、分散剤、着色剤が
熱硬化性樹脂に添加されてもよい。
【０１７０】次に、図２２を用いて、本実施例の半導体
モジュールの製造方法について説明する。
モジュールの製造方法について説明する。
【０１７１】第１の実施例および第２の実施例で説明し
た方法に基づいて作製した多層基板１０３に、半導体装
置１０１がフリップチップ実装される。
た方法に基づいて作製した多層基板１０３に、半導体装
置１０１がフリップチップ実装される。
【０１７２】一方、無機フィラーと未硬化状態の熱硬化
性樹脂との混合物１１８がシート状に加工される。シー
ト状に加工された混合物１１８に貫通孔が形成される。
混合物１１８の貫通孔に導電性ペーストが充填されるこ
とで導電体１０８が形成される。
性樹脂との混合物１１８がシート状に加工される。シー
ト状に加工された混合物１１８に貫通孔が形成される。
混合物１１８の貫通孔に導電性ペーストが充填されるこ
とで導電体１０８が形成される。
【０１７３】半導体装置１０１が実装された多層基板１
０３と、混合物１１８と銅箔１２６とが互いに位置合せ
されたうえで積層される。その積層体がプレスにより加
熱加圧される。これにより、半導体装置１０１の周囲が
無機フィラーと熱硬化性樹脂の混合物１１８とで充填さ
れる。
０３と、混合物１１８と銅箔１２６とが互いに位置合せ
されたうえで積層される。その積層体がプレスにより加
熱加圧される。これにより、半導体装置１０１の周囲が
無機フィラーと熱硬化性樹脂の混合物１１８とで充填さ
れる。
【０１７４】無機フィラーと未硬化状態の熱硬化性樹脂
の混合物１１８をシート状に加工する工程は次のように
して行われる。すなわち、無機フィラーと液状の熱硬化
性樹脂を混合してペースト状混練物が作製された後、一
定厚みに成形されて熱処理されることで、未硬化状態の
シート状混合物１１８が得られる。
の混合物１１８をシート状に加工する工程は次のように
して行われる。すなわち、無機フィラーと液状の熱硬化
性樹脂を混合してペースト状混練物が作製された後、一
定厚みに成形されて熱処理されることで、未硬化状態の
シート状混合物１１８が得られる。
【０１７５】無機フィラーとしてアルミナ粉末が用いら
れる。熱硬化性樹脂としてエポキシ樹脂が用いられる。
シート状に加工される際には、離型処理が施されたポリ
エチレンテレフタレートフィルムで混合物１１８が挟ま
れ、加熱加圧により所定の厚さにプレスされる。この
際、熱硬化性樹脂の硬化開始温度以下での熱処理が行わ
れる。これにより、未硬化状態のシート状混合物１１８
が得られる。例えば、エポキシ樹脂の硬化開始温度が１
３０℃である場合は、熱処理温度は１２０℃、圧力は１
０ｋｇ／ｃｍ2とされる。プレスを行う際は、最終的に
充填される半導体装置１０１の厚さよりも厚く形成する
ことが必要となる。
れる。熱硬化性樹脂としてエポキシ樹脂が用いられる。
シート状に加工される際には、離型処理が施されたポリ
エチレンテレフタレートフィルムで混合物１１８が挟ま
れ、加熱加圧により所定の厚さにプレスされる。この
際、熱硬化性樹脂の硬化開始温度以下での熱処理が行わ
れる。これにより、未硬化状態のシート状混合物１１８
が得られる。例えば、エポキシ樹脂の硬化開始温度が１
３０℃である場合は、熱処理温度は１２０℃、圧力は１
０ｋｇ／ｃｍ2とされる。プレスを行う際は、最終的に
充填される半導体装置１０１の厚さよりも厚く形成する
ことが必要となる。
【０１７６】その後、レーザー加工法やパンチング加工
により貫通孔が形成される。貫通孔が印刷法などにより
導電性ペーストで充填されることで、導電体１０８が形
成される。導電性ペーストは、例えば、金や銀、銅の粉
末の導電材料と、エポキシ樹脂と硬化剤からなる熱硬化
性樹脂が混練されたものから構成される。
により貫通孔が形成される。貫通孔が印刷法などにより
導電性ペーストで充填されることで、導電体１０８が形
成される。導電性ペーストは、例えば、金や銀、銅の粉
末の導電材料と、エポキシ樹脂と硬化剤からなる熱硬化
性樹脂が混練されたものから構成される。
【０１７７】半導体装置１０１の周囲を混合物１１８で
充填する工程は、混合物１１８中の熱硬化性樹脂が未硬
化状態で実施される。具体的にはこの工程は、積層され
た半導体装置１０１と混合物１１８とを加圧処理するこ
とで実施される。
充填する工程は、混合物１１８中の熱硬化性樹脂が未硬
化状態で実施される。具体的にはこの工程は、積層され
た半導体装置１０１と混合物１１８とを加圧処理するこ
とで実施される。
【０１７８】上記充填工程の後、上記積層体を１７５℃
の加熱温度で１時間保持することで熱硬化性樹脂を硬化
させる。これにより混合物１１８と導電体１０８とを完
全に硬化させる。最後に、銅箔１２６がエッチング法等
により加工されることで配線パターン１１７が形成され
る。
の加熱温度で１時間保持することで熱硬化性樹脂を硬化
させる。これにより混合物１１８と導電体１０８とを完
全に硬化させる。最後に、銅箔１２６がエッチング法等
により加工されることで配線パターン１１７が形成され
る。
【０１７９】半導体装置１０１に対して混合物１１８が
加圧される際において、混合物１１８は半導体装置１０
１により圧縮される。これにより、銅箔１２６と半導体
装置１０１との間に位置する混合物１１８は、他の箇所
に位置する混合物１１８より強く圧縮される。そのた
め、銅箔１２６と半導体装置１０１との間に位置する混
合物１１８は他の箇所の混合物１１８より無機質フィラ
ーの充填率が高くなる。無機質フィラーは熱硬化性樹脂
よりも大幅に熱伝導率が高い。したがって、無機質フィ
ラーの充填率が高まることにより、半導体装置１０１の
裏面は熱伝導性が高くなる。
加圧される際において、混合物１１８は半導体装置１０
１により圧縮される。これにより、銅箔１２６と半導体
装置１０１との間に位置する混合物１１８は、他の箇所
に位置する混合物１１８より強く圧縮される。そのた
め、銅箔１２６と半導体装置１０１との間に位置する混
合物１１８は他の箇所の混合物１１８より無機質フィラ
ーの充填率が高くなる。無機質フィラーは熱硬化性樹脂
よりも大幅に熱伝導率が高い。したがって、無機質フィ
ラーの充填率が高まることにより、半導体装置１０１の
裏面は熱伝導性が高くなる。
【０１８０】本実施例の半導体モジュールにおいても、
端子電極１０２の高さばらつきが抑えられるため、半導
体装置１０１を安定した状態で多層基板１０３にフリッ
プチップ接続することができる。したがって、歩留まり
の高い半導体モジュールが得られる。
端子電極１０２の高さばらつきが抑えられるため、半導
体装置１０１を安定した状態で多層基板１０３にフリッ
プチップ接続することができる。したがって、歩留まり
の高い半導体モジュールが得られる。
【０１８１】また、端子電極１０２の基板厚み方向の下
方位置に電気機能素子１００が形成されるので、端子電
極１０２からみて最短距離と見なせる位置に電気機能素
子が設けられる。これにより、高周波特性に優れた半導
体モジュールが得られる。
方位置に電気機能素子１００が形成されるので、端子電
極１０２からみて最短距離と見なせる位置に電気機能素
子が設けられる。これにより、高周波特性に優れた半導
体モジュールが得られる。
【０１８２】さらに、半導体装置１０１の周囲に充填す
る混合物１１８において、熱伝導性の高い任意の無機質
フィラーが添加されることで、放熱性に優れた半導体モ
ジュールが得られる。
る混合物１１８において、熱伝導性の高い任意の無機質
フィラーが添加されることで、放熱性に優れた半導体モ
ジュールが得られる。
【０１８３】なお、内蔵させる電気機能素子１００は容
量素子に限るものではなく、インダクタまたは抵抗素子
を内蔵したものであってもよい。
量素子に限るものではなく、インダクタまたは抵抗素子
を内蔵したものであってもよい。
【０１８４】また、本実施例においても、上側内部電極
１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長
手方向寸法Ｈ２とが次のように設定されている。すなわ
ち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入
力される電気信号の波長の１／４波長に相当する寸法
（好ましくは１／８波長に相当する寸法）より小さく設
定されている。これにより、内部電極１０５、１０６の
長さ方向に沿って異なる位置における見かけ上のインピ
ーダンスが互いにほぼ一致することになる。そのため、
誘電体層１０９により構成される容量素子層がバイパス
コンデンサとして十分機能することになる。
１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長
手方向寸法Ｈ２とが次のように設定されている。すなわ
ち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入
力される電気信号の波長の１／４波長に相当する寸法
（好ましくは１／８波長に相当する寸法）より小さく設
定されている。これにより、内部電極１０５、１０６の
長さ方向に沿って異なる位置における見かけ上のインピ
ーダンスが互いにほぼ一致することになる。そのため、
誘電体層１０９により構成される容量素子層がバイパス
コンデンサとして十分機能することになる。
【０１８５】（第１１の実施例）図２３（Ａ）、図２３
（Ｂ）は、本発明の第１１の実施例における半導体モジ
ュールの構成の概略を示す断面図、およびその製造方法
の概略を示す断面図である。
（Ｂ）は、本発明の第１１の実施例における半導体モジ
ュールの構成の概略を示す断面図、およびその製造方法
の概略を示す断面図である。
【０１８６】本実施例は、第１０の実施例で説明した半
導体モジュールの単体を、導電体１０８が形成された無
機質フィラーと熱硬化性樹脂とを介して複数層積層した
ものである。
導体モジュールの単体を、導電体１０８が形成された無
機質フィラーと熱硬化性樹脂とを介して複数層積層した
ものである。
【０１８７】図２３（Ａ）に示すように、端子電極１０
２の基板厚み方向の下方位置には、誘電体層１０９、抵
抗体層１１９、あるいは磁性体層１２９が設けられてい
る。各層１０９、１１９、１２９の基板厚み方向の両面
には、上側内部電極１０５と下側内部電極１０６とが設
けられている。これにより、各層１０９、１１９、１２
９は各種の電気機能素子１００として機能する。
２の基板厚み方向の下方位置には、誘電体層１０９、抵
抗体層１１９、あるいは磁性体層１２９が設けられてい
る。各層１０９、１１９、１２９の基板厚み方向の両面
には、上側内部電極１０５と下側内部電極１０６とが設
けられている。これにより、各層１０９、１１９、１２
９は各種の電気機能素子１００として機能する。
【０１８８】電気機能素子１００を内蔵した多層基板１
０３上に半導体装置１０１がフリップチップ実装された
組が複数積層配置されている。それぞれの半導体装置１
０１の周囲は、無機質フィラーと熱硬化性樹脂が混合さ
れたシート状混合物１１８で充填されている。図２３
（Ａ）において、多層基板１０３の半導体装置１０１が
搭載されていない面と、半導体装置１０１が搭載された
面とが導電体１０８を介して接続されている例を示した
が、多層基板１０３の半導体装置１０１が搭載されてい
ない面同士、若しくは、多層基板１０３の半導体装置１
０１が搭載されている面同士を、導電体１０８を介して
接続しても同様の効果が得られる。
０３上に半導体装置１０１がフリップチップ実装された
組が複数積層配置されている。それぞれの半導体装置１
０１の周囲は、無機質フィラーと熱硬化性樹脂が混合さ
れたシート状混合物１１８で充填されている。図２３
（Ａ）において、多層基板１０３の半導体装置１０１が
搭載されていない面と、半導体装置１０１が搭載された
面とが導電体１０８を介して接続されている例を示した
が、多層基板１０３の半導体装置１０１が搭載されてい
ない面同士、若しくは、多層基板１０３の半導体装置１
０１が搭載されている面同士を、導電体１０８を介して
接続しても同様の効果が得られる。
【０１８９】次に、図２３（Ｂ）を用いて、本実施例の
半導体モジュールの製造方法について説明する。
半導体モジュールの製造方法について説明する。
【０１９０】まず、端子電極１０２の基板厚み方向の下
方位置にある多層基板１０３内部領域に、誘電体層１０
９と、抵抗体層１１９と、磁性体層１２９と、上側内部
電極１０５と、下側内部電極１０６と、導電体１０８と
が形成される。これらの形成方法は前述した各実施例で
説明した方法と同様であるので、ここでは、詳しい説明
は省略する。作製した多層基板１０３の上に半導体装置
１０１がフリップチップ実装される。これにより、半導
体モジュール１２５ａ、１２５ｂが形成される。
方位置にある多層基板１０３内部領域に、誘電体層１０
９と、抵抗体層１１９と、磁性体層１２９と、上側内部
電極１０５と、下側内部電極１０６と、導電体１０８と
が形成される。これらの形成方法は前述した各実施例で
説明した方法と同様であるので、ここでは、詳しい説明
は省略する。作製した多層基板１０３の上に半導体装置
１０１がフリップチップ実装される。これにより、半導
体モジュール１２５ａ、１２５ｂが形成される。
【０１９１】無機フィラーと未硬化状態の熱硬化性樹脂
の混合物をシート状に加工してなるシート状混合物１１
８が複数枚用意される。それら混合物１１８に導電体１
０８が充填形成される。
の混合物をシート状に加工してなるシート状混合物１１
８が複数枚用意される。それら混合物１１８に導電体１
０８が充填形成される。
【０１９２】半導体モジュール１２５ａ、１２５ｂの間
に混合物１１８を挟み込んだ状態で、半導体モジュール
１２５ａ、１２５ｂと混合物１１８と銅箔１２６とが積
層される。その際、導電体１０８は、半導体モジュール
１２５ａの電極パターン１２３と、半導体モジュール１
２５ｂの電極パターン１２３とが電気的に接続される。
に混合物１１８を挟み込んだ状態で、半導体モジュール
１２５ａ、１２５ｂと混合物１１８と銅箔１２６とが積
層される。その際、導電体１０８は、半導体モジュール
１２５ａの電極パターン１２３と、半導体モジュール１
２５ｂの電極パターン１２３とが電気的に接続される。
【０１９３】半導体モジュール１２５ｂの最外層に位置
するシート状混合物１１８にある導電体１０８は、外部
接続用の配線（銅箔１２６から構成される）に接続され
る。
するシート状混合物１１８にある導電体１０８は、外部
接続用の配線（銅箔１２６から構成される）に接続され
る。
【０１９４】次に、上記積層体が加熱加圧される。これ
により、半導体装置１０１の周囲が混合物１１８で充填
される。このときの加熱温度は、混合物１１８中の熱硬
化性樹脂が硬化しない程度の加熱温度に設定される。
により、半導体装置１０１の周囲が混合物１１８で充填
される。このときの加熱温度は、混合物１１８中の熱硬
化性樹脂が硬化しない程度の加熱温度に設定される。
【０１９５】その後、混合物１１８中の熱硬化性樹脂が
硬化する温度で上記積層体が加熱処理される。これによ
り、混合物１１８の熱硬化性樹脂および導電体１０８中
の熱硬化性樹脂が完全に硬化される。最後に、銅箔１２
６をエッチングなどによりパターニングすることによ
り、半導体モジュールが完成する。
硬化する温度で上記積層体が加熱処理される。これによ
り、混合物１１８の熱硬化性樹脂および導電体１０８中
の熱硬化性樹脂が完全に硬化される。最後に、銅箔１２
６をエッチングなどによりパターニングすることによ
り、半導体モジュールが完成する。
【０１９６】複数の半導体装置１０１として、例えば、
高速動作を行う同種のメモリを複数内蔵した構成にす
る。これにより、大容量のメモリを小型にすることがで
きる。また、高速で動作する論理回路を含む素子と、高
速動作するメモリのような異なる機能の半導体装置１０
１とが内蔵されるようにすることもできる。さらに、表
面側に発光素子もしくは受光素子が搭載され、内部側に
増幅素子や論理演算を行う半導体装置１０１が内蔵され
るようにすることもできる。そうすれば、１つのモジュ
ールで全ての機能を実現する高周波特性に優れた半導体
モジュールが実現される。
高速動作を行う同種のメモリを複数内蔵した構成にす
る。これにより、大容量のメモリを小型にすることがで
きる。また、高速で動作する論理回路を含む素子と、高
速動作するメモリのような異なる機能の半導体装置１０
１とが内蔵されるようにすることもできる。さらに、表
面側に発光素子もしくは受光素子が搭載され、内部側に
増幅素子や論理演算を行う半導体装置１０１が内蔵され
るようにすることもできる。そうすれば、１つのモジュ
ールで全ての機能を実現する高周波特性に優れた半導体
モジュールが実現される。
【０１９７】本実施例の半導体モジュールにおいても、
端子電極１０２の高さばらつきが抑えられるため、半導
体装置１０１を安定した状態でフリップチップ接続する
ことができる。したがって、歩留まりの高い半導体モジ
ュールを得ることができる。
端子電極１０２の高さばらつきが抑えられるため、半導
体装置１０１を安定した状態でフリップチップ接続する
ことができる。したがって、歩留まりの高い半導体モジ
ュールを得ることができる。
【０１９８】また、端子電極１０２の基板厚み方向の下
方位置に電気機能素子１００が形成されるので、端子電
極１０２からみて最短距離と見なせる位置に電気機能素
子が設けられることになる。これにより、高周波特性に
優れた半導体モジュールが得られる。
方位置に電気機能素子１００が形成されるので、端子電
極１０２からみて最短距離と見なせる位置に電気機能素
子が設けられることになる。これにより、高周波特性に
優れた半導体モジュールが得られる。
【０１９９】さらに、複数個の半導体装置１０１と電気
機能素子１００とを内蔵したモジュールが、高密度に３
次元的に配置される。そのため、高周波特性に優れた極
めて高密度な半導体モジュールが実現される。
機能素子１００とを内蔵したモジュールが、高密度に３
次元的に配置される。そのため、高周波特性に優れた極
めて高密度な半導体モジュールが実現される。
【０２００】なお、内蔵させる電気機能素子１００は、
容量素子、インダクタまたは抵抗素子のうち少なくとも
１つを内蔵したものであればよい。
容量素子、インダクタまたは抵抗素子のうち少なくとも
１つを内蔵したものであればよい。
【０２０１】（第１２の実施例）図２４（Ａ）〜図２４
（Ｃ）は、本発明の第１２の実施例における半導体モジ
ュールの製造方法の概略を示す工程断面図である。
（Ｃ）は、本発明の第１２の実施例における半導体モジ
ュールの製造方法の概略を示す工程断面図である。
【０２０２】まず、図２４（Ａ）に示すように、半導体
装置１０１の入出力端子（図示省略）上に、ワイヤボン
ディング法またはめっき法によって、金等からなるバン
プ電極１０７が形成される。
装置１０１の入出力端子（図示省略）上に、ワイヤボン
ディング法またはめっき法によって、金等からなるバン
プ電極１０７が形成される。
【０２０３】バンプ電極１０７を構成する金属は、貴金
属によるもの以外に、半田による電極形成も可能であ
り、半田による電極形成と導電性接着剤の併用も可能で
ある。線径が２５μｍの金線を用いてワイヤボンディン
グ法によりバンプ電極１０７が形成される場合、バンプ
電極１０７の高さは６０μｍ〜１００μｍとなる。
属によるもの以外に、半田による電極形成も可能であ
り、半田による電極形成と導電性接着剤の併用も可能で
ある。線径が２５μｍの金線を用いてワイヤボンディン
グ法によりバンプ電極１０７が形成される場合、バンプ
電極１０７の高さは６０μｍ〜１００μｍとなる。
【０２０４】一方、多層基板１０３が用意される。多層
基板１０３としては次のものが用意される。すなわち、
多層基板１０３の基板表面には端子電極１０２が設けら
れている。端子電極１０２の基板厚み方向の下方にある
多層基板１０３の内部領域には誘電体層１０９と上側内
部電極１０５と下側内部電極１０６とが設けられてい
る。多層基板１０３の内部領域には、端子電極１０２と
内部電極１０５、１０６とを電気的に接続する導電体１
０８が設けられている。
基板１０３としては次のものが用意される。すなわち、
多層基板１０３の基板表面には端子電極１０２が設けら
れている。端子電極１０２の基板厚み方向の下方にある
多層基板１０３の内部領域には誘電体層１０９と上側内
部電極１０５と下側内部電極１０６とが設けられてい
る。多層基板１０３の内部領域には、端子電極１０２と
内部電極１０５、１０６とを電気的に接続する導電体１
０８が設けられている。
【０２０５】次に、多層基板１０３の端子電極１０２上
に、導電性接着剤１１１が印刷法等により供給される。
導電性接着剤１１１としては、フレーク状の金，銀，銀
―パラジウム合金の粒子が樹脂中に分散されたものが用
いられる。
に、導電性接着剤１１１が印刷法等により供給される。
導電性接着剤１１１としては、フレーク状の金，銀，銀
―パラジウム合金の粒子が樹脂中に分散されたものが用
いられる。
【０２０６】さらに、多層基板１０３上の半導体装置１
０１が搭載される箇所の中央部に、バンプ電極１０７の
高さと端子電極１０２の厚さとの合計よりも高くなるま
で、熱硬化性樹脂１１５がディスペンサ等により供給さ
れる。
０１が搭載される箇所の中央部に、バンプ電極１０７の
高さと端子電極１０２の厚さとの合計よりも高くなるま
で、熱硬化性樹脂１１５がディスペンサ等により供給さ
れる。
【０２０７】その後、図２４（Ｂ）に示すように、バン
プ電極１０７と端子電極１０２とが位置あわせされた状
態で、多層基板１０３に半導体装置１０１が搭載され
る。その際、バンプ電極１０７が変形する圧力が半導体
装置１０１の裏面から加えられる。そして、加圧と同時
に加熱されて、熱硬化性樹脂１１５と導電性接着剤１１
１とが硬化される。その際の圧力は、線径が２５μｍの
金線を用いてバンプ電極１０７を形成した場合、１バン
プ電極当たり５０ｇの圧力となる。これにより、バンプ
電極１０７は、４０μｍ〜５０μｍの高さになるまで圧
縮変形される。
プ電極１０７と端子電極１０２とが位置あわせされた状
態で、多層基板１０３に半導体装置１０１が搭載され
る。その際、バンプ電極１０７が変形する圧力が半導体
装置１０１の裏面から加えられる。そして、加圧と同時
に加熱されて、熱硬化性樹脂１１５と導電性接着剤１１
１とが硬化される。その際の圧力は、線径が２５μｍの
金線を用いてバンプ電極１０７を形成した場合、１バン
プ電極当たり５０ｇの圧力となる。これにより、バンプ
電極１０７は、４０μｍ〜５０μｍの高さになるまで圧
縮変形される。
【０２０８】その後、図２４（Ｃ）に示すように、半導
体装置１０１と多層基板１０３との間隙が、液状の樹脂
組成物１３０で封止される。この場合、樹脂組成物１３
０としてはエポキシ系の樹脂とシリカなどのフィラーと
を含むものが好ましい。さらには、フィラーは樹脂組成
物１３０内に均一に分散されているのが好ましい。
体装置１０１と多層基板１０３との間隙が、液状の樹脂
組成物１３０で封止される。この場合、樹脂組成物１３
０としてはエポキシ系の樹脂とシリカなどのフィラーと
を含むものが好ましい。さらには、フィラーは樹脂組成
物１３０内に均一に分散されているのが好ましい。
【０２０９】本実施例において、半導体装置１０１上に
バンプ電極１０７を形成した後、端子電極１０２上に導
電性樹接着剤１１１が供給されるようにした。しかしな
がら、例えば、バンプ電極１０７が半導体装置１０１上
に形成された後、半導体装置１０１を多層基板１０３上
に搭載する時に加える圧力よりも小さい圧力がバンプ電
極１０７に加えられることで、バンプ電極１０７の高さ
が一定にレベリングされるようにしてもよい。この場
合、レベリングされたバンプ電極１０７に対して導電性
接着剤１１１が転写される。そして、半導体装置１０１
が多層基板１０３に搭載されたのち、加熱加圧されるこ
とでバンプ電極１０７がさらに圧縮変形される。このよ
うにすることで、バンプ電極１０７に転写される導電性
接着剤１１１の量を容易に制御することができる。
バンプ電極１０７を形成した後、端子電極１０２上に導
電性樹接着剤１１１が供給されるようにした。しかしな
がら、例えば、バンプ電極１０７が半導体装置１０１上
に形成された後、半導体装置１０１を多層基板１０３上
に搭載する時に加える圧力よりも小さい圧力がバンプ電
極１０７に加えられることで、バンプ電極１０７の高さ
が一定にレベリングされるようにしてもよい。この場
合、レベリングされたバンプ電極１０７に対して導電性
接着剤１１１が転写される。そして、半導体装置１０１
が多層基板１０３に搭載されたのち、加熱加圧されるこ
とでバンプ電極１０７がさらに圧縮変形される。このよ
うにすることで、バンプ電極１０７に転写される導電性
接着剤１１１の量を容易に制御することができる。
【０２１０】本実施例の半導体モジュールにおいても、
端子電極１０２の高さばらつきが抑えられるため、半導
体装置１０１が安定した状態で多層基板１０３にフリッ
プチップ接続される。したがって、歩留まりの高い半導
体モジュールが得られる。
端子電極１０２の高さばらつきが抑えられるため、半導
体装置１０１が安定した状態で多層基板１０３にフリッ
プチップ接続される。したがって、歩留まりの高い半導
体モジュールが得られる。
【０２１１】また、端子電極１０２の基板厚み方向の下
方位置に電気機能素子１００が形成されるので、端子電
極１０２からみて最短距離と見なせる位置に電気機能素
子１００が設けられることになる。これにより、高周波
特性に優れた半導体モジュールが得られる。
方位置に電気機能素子１００が形成されるので、端子電
極１０２からみて最短距離と見なせる位置に電気機能素
子１００が設けられることになる。これにより、高周波
特性に優れた半導体モジュールが得られる。
【０２１２】さらに、仮に端子電極１０２に高さばらつ
きがあったとしても、バンプ電極１０７が変形すること
で、安定した状態で半導体装置１０１と多層基板１０３
とを接続することができる。
きがあったとしても、バンプ電極１０７が変形すること
で、安定した状態で半導体装置１０１と多層基板１０３
とを接続することができる。
【０２１３】なお、多層基板１０３の両面に、熱硬化性
樹脂１１５を介して半導体装置１０１を実装するように
してもよい。
樹脂１１５を介して半導体装置１０１を実装するように
してもよい。
【０２１４】また、内蔵される電気機能素子１００は、
容量素子に限らず、インダクタまたは抵抗素子としても
よい。
容量素子に限らず、インダクタまたは抵抗素子としても
よい。
【０２１５】（第１３の実施例）図２５（Ａ）〜図２５
（Ｇ）は、本発明の第１３の実施例における半導体モジ
ュールの製造方法の概略を示す工程断面図である。
（Ｇ）は、本発明の第１３の実施例における半導体モジ
ュールの製造方法の概略を示す工程断面図である。
【０２１６】図２５（Ａ）に示すように、グリーンシー
ト１１２と上側シート状絶縁体１１４とが用意される。
グリーンシート１１２は、離型処理が施された支持基材
１２１に張り付けられている。上側シート状絶縁体１１
４は導電体１０８と上側内部電極１０５とが形成されて
いる。用意されたグリーンシート１１２に貫通孔１１６
が形成される。貫通孔１１６はパンチャもしくは金型に
よる穴加工により形成される。
ト１１２と上側シート状絶縁体１１４とが用意される。
グリーンシート１１２は、離型処理が施された支持基材
１２１に張り付けられている。上側シート状絶縁体１１
４は導電体１０８と上側内部電極１０５とが形成されて
いる。用意されたグリーンシート１１２に貫通孔１１６
が形成される。貫通孔１１６はパンチャもしくは金型に
よる穴加工により形成される。
【０２１７】図２５（Ｂ）に示すように、グリーンシー
ト１１２と上側シート状絶縁体１１４とが位置あわせさ
れて積層される。積層後、支持基材１２１は取り除かれ
る。
ト１１２と上側シート状絶縁体１１４とが位置あわせさ
れて積層される。積層後、支持基材１２１は取り除かれ
る。
【０２１８】図２５（Ｃ）に示すように、貫通孔１１６
に印刷法により誘電体層１０９が充填される。誘電体層
１０９としては、鉛系ペロブスカイト化合物の原料粉体
に有機バインダを、ボールミルや３本ロールなどの混練
機を使用して混合したスラリーが用いられる。
に印刷法により誘電体層１０９が充填される。誘電体層
１０９としては、鉛系ペロブスカイト化合物の原料粉体
に有機バインダを、ボールミルや３本ロールなどの混練
機を使用して混合したスラリーが用いられる。
【０２１９】図２５（Ｄ）で示すように、下側シート状
絶縁体１２４が用意される。下側シート状絶縁体１２４
には下側内部電極１０６と導電体１０８とが形成されて
いる。
絶縁体１２４が用意される。下側シート状絶縁体１２４
には下側内部電極１０６と導電体１０８とが形成されて
いる。
【０２２０】上側シート状絶縁体１１４とグリーンシー
ト１１２とに対して、下側シート状絶縁体１２４が位置
合わせされて積層される。これによりグリーンシート積
層体１２２が作製される。
ト１１２とに対して、下側シート状絶縁体１２４が位置
合わせされて積層される。これによりグリーンシート積
層体１２２が作製される。
【０２２１】そして、図２５（Ｅ）に示すように、グリ
ーンシート積層体１２の表面に端子電極１０２を含む最
表層の電極パターンが形成される。電極パターンが形成
されたグリーンシート積層体１２２が焼成される。焼成
温度および焼成時間は、グリーンシート１１２と誘電体
層１０９と上側シート状絶縁体１１４と下側シート状絶
縁体１２４とを構成する各無機材料に応じて適宜設定さ
れる。例えば、上側シート状絶縁体１１４と下側シート
状絶縁体１２４とが、ガラスとアルミナを主成分とする
ガラス−セラミックス複合材料から構成され、誘電体層
１０９が鉛系複合ペロブスカイト化合物から構成される
場合には、焼成温度は８５０℃〜９５０℃、焼成時間は
０．１〜１０．０時間に設定される。処理雰囲気は特に
限定するものではなく、例えば、大気、窒素、水素また
はそれらの混合ガスなどが使用される。
ーンシート積層体１２の表面に端子電極１０２を含む最
表層の電極パターンが形成される。電極パターンが形成
されたグリーンシート積層体１２２が焼成される。焼成
温度および焼成時間は、グリーンシート１１２と誘電体
層１０９と上側シート状絶縁体１１４と下側シート状絶
縁体１２４とを構成する各無機材料に応じて適宜設定さ
れる。例えば、上側シート状絶縁体１１４と下側シート
状絶縁体１２４とが、ガラスとアルミナを主成分とする
ガラス−セラミックス複合材料から構成され、誘電体層
１０９が鉛系複合ペロブスカイト化合物から構成される
場合には、焼成温度は８５０℃〜９５０℃、焼成時間は
０．１〜１０．０時間に設定される。処理雰囲気は特に
限定するものではなく、例えば、大気、窒素、水素また
はそれらの混合ガスなどが使用される。
【０２２２】図２５（Ｆ）に示すように、バンプ電極１
０７が設けられた半導体装置１０１と端子電極１０２と
が位置あわせされた後、半導体装置１０１がグリーンシ
ート積層体１２２にフリップチップ実装される。これに
より、図２５（Ｇ）で示される半導体モジュールが完成
する。
０７が設けられた半導体装置１０１と端子電極１０２と
が位置あわせされた後、半導体装置１０１がグリーンシ
ート積層体１２２にフリップチップ実装される。これに
より、図２５（Ｇ）で示される半導体モジュールが完成
する。
【０２２３】本実施例の半導体モジュールにおいても、
端子電極１０２の高さばらつきが抑えられるため、半導
体装置１０１を安定した状態で多層基板１０３にフリッ
プチップ接続することができる。したがって、歩留まり
の高い半導体モジュールが得られる。
端子電極１０２の高さばらつきが抑えられるため、半導
体装置１０１を安定した状態で多層基板１０３にフリッ
プチップ接続することができる。したがって、歩留まり
の高い半導体モジュールが得られる。
【０２２４】また、端子電極１０２の基板厚み方向の下
方位置に電気機能素子１００が形成されるので、端子電
極１０２からみて最短距離と見なせる位置に電気機能素
子１００が設けられることになる。これにより、高周波
特性に優れた半導体モジュールが得られる。
方位置に電気機能素子１００が形成されるので、端子電
極１０２からみて最短距離と見なせる位置に電気機能素
子１００が設けられることになる。これにより、高周波
特性に優れた半導体モジュールが得られる。
【０２２５】なお、本実施例では、端子電極１０２の高
さばらつきを抑えるグリーンシート１１２が、グリーン
シート積層体１２２の全領域に渡って設けられていた
が、少なくとも端子電極１０２の基板厚み方向の下方位
置に設けられていればよい。
さばらつきを抑えるグリーンシート１１２が、グリーン
シート積層体１２２の全領域に渡って設けられていた
が、少なくとも端子電極１０２の基板厚み方向の下方位
置に設けられていればよい。
【０２２６】また、内蔵される電気機能素子１００は、
容量素子に限らず、インダクタまたは抵抗素子としても
よい。
容量素子に限らず、インダクタまたは抵抗素子としても
よい。
【０２２７】さらに、グリーンシート積層体１２２の両
面に、半導体装置１０１を実装するようにしてもよい。
面に、半導体装置１０１を実装するようにしてもよい。
【０２２８】この発明を詳細にその最も好ましい実施例
について説明したが、その好ましい実施形態についての
部品の組み合わせと配列は、この発明の精神と範囲とに
反することなく種々変更することができるものである。
について説明したが、その好ましい実施形態についての
部品の組み合わせと配列は、この発明の精神と範囲とに
反することなく種々変更することができるものである。
【０２２９】
【発明の効果】以上のように本発明によれば、全ての端
子電極の下方位置に選択的に電気機能層を設けたことに
より、各端子電極の間の高さ位置が揃うことになり、こ
れによって、多層基板の端子電極と半導体装置の入出力
電極との間に隙間が生じることがなくなり、両電極を直
接接触させて電気的に接続することが可能となる。これ
により、半導体装置を多層基板に安定した状態でフリッ
プチップ実装することができる。
子電極の下方位置に選択的に電気機能層を設けたことに
より、各端子電極の間の高さ位置が揃うことになり、こ
れによって、多層基板の端子電極と半導体装置の入出力
電極との間に隙間が生じることがなくなり、両電極を直
接接触させて電気的に接続することが可能となる。これ
により、半導体装置を多層基板に安定した状態でフリッ
プチップ実装することができる。
【図１】第１の実施例における多層基板の構成の概略を
示す断面図である。
示す断面図である。
【図２】第１の実施例における多層基板の構成の概略を
示す平面図である。
示す平面図である。
【図３】第１の実施例における多層基板の製造方法の概
略を示す工程断面図である。
略を示す工程断面図である。
【図４】第２の実施例における半導体モジュールの構成
の概略を示す断面図である。
の概略を示す断面図である。
【図５】第２の実施例における半導体モジュールの製造
方法の概略を示す工程断面図である。
方法の概略を示す工程断面図である。
【図６】第３の実施例における半導体モジュールの構成
の概略を示す断面図である。
の概略を示す断面図である。
【図７】第３の実施例における半導体モジュールの構成
の概略を示す平面図である。
の概略を示す平面図である。
【図８】第４の実施例における半導体モジュールの構成
の概略を示す断面図である。
の概略を示す断面図である。
【図９】第４の実施例における半導体モジュールの製造
方法の概略を示す工程断面図である。
方法の概略を示す工程断面図である。
【図１０】第４の実施例における半導体モジュールの電
源端子のインピーダンスを示すスミスチャートおよびリ
アクタンス成分の周波数特性を示すグラフである。
源端子のインピーダンスを示すスミスチャートおよびリ
アクタンス成分の周波数特性を示すグラフである。
【図１１】第５の実施例における半導体モジュールの構
成の概略を示す平面図である。
成の概略を示す平面図である。
【図１２】図１１のXII-XII断面図である。
【図１３】第６の実施例における半導体モジュールの構
成の概略を示す平面図である。
成の概略を示す平面図である。
【図１４】図１３のXIV-XIV断面図である。
【図１５】第７の実施例における半導体モジュールの構
成の概略を示す断面図である。
成の概略を示す断面図である。
【図１６】第７の実施例における半導体モジュールに用
いる電気機能素子内蔵多層基板の製造方法の概略を示す
工程断面図である。
いる電気機能素子内蔵多層基板の製造方法の概略を示す
工程断面図である。
【図１７】第８の実施例における半導体モジュールの構
成の概略を示す断面図である。
成の概略を示す断面図である。
【図１８】第８の実施例における半導体モジュールの構
成の概略を示す平面図である。
成の概略を示す平面図である。
【図１９】第８の実施例における半導体モジュールの製
造方法の概略を示す工程断面図である。
造方法の概略を示す工程断面図である。
【図２０】第９の実施例における半導体モジュールの構
成の概略を示す断面図である。
成の概略を示す断面図である。
【図２１】第１０の実施例における半導体モジュールの
構成の概略を示す断面図である。
構成の概略を示す断面図である。
【図２２】第１０の実施例における半導体モジュールの
製造方法の概略を示す断面図である。
製造方法の概略を示す断面図である。
【図２３】第１１の実施例における半導体モジュールの
構成の概略を示す断面図および製造方法の概略を示す断
面図である。
構成の概略を示す断面図および製造方法の概略を示す断
面図である。
【図２４】第１２の実施例における半導体モジュールの
製造方法の概略を示す工程断面図である。
製造方法の概略を示す工程断面図である。
【図２５】第１３の実施例における半導体モジュールの
製造方法の概略を示す工程断面図である。
製造方法の概略を示す工程断面図である。
１００ 電気機能素子
１０１ 半導体装置
１０２ 端子電極
１０３ 多層基板
１０５，１０６ 内部電極
１０７ バンプ電極
１０８ 導電体
１０９ 誘電体
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 田口 豊
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Claims (24)
- 【請求項１】 多層基板と、 前記多層基板の表面に少なくとも４つ設けられた端子電
極と、 全ての前記端子電極の基板厚み方向の下方に位置する前
記多層基板の内部領域に選択的に設けられた電気機能層
と、 前記端子電極にフリップチップ実装された半導体装置
と、 を有する半導体モジュール。 - 【請求項２】 前記電気機能層は、誘電体層または抵抗
体層または磁性体層のうちの一つである請求項１に記載
の半導体モジュール。 - 【請求項３】 前記端子電極の基板厚み方向の下方に位
置する前記多層基板の内部領域に設けられて前記電気機
能層と前記端子電極とを電気的に接続する導電体を有す
る請求項１または２に記載の半導体モジュール。 - 【請求項４】 前記半導体装置の中央部の基板厚み方向
の下方に位置する前記多層基板の内部領域に、前記電気
機能層が存在しない領域を設ける請求項１〜３のいずれ
かに記載の半導体モジュール。 - 【請求項５】 前記多層基板の両面それぞれに前記端子
電極を設け、これら基板両面の端子電極に前記半導体装
置をフリップチップ実装する請求項１〜４のいずれかに
記載の半導体モジュール。 - 【請求項６】 前記電気機能層の基板厚み方向の両面に
内部電極を設け、この内部電極の長手方向寸法を、前記
半導体装置に入力される電気信号の波長の１／４波長に
相当する寸法より小さくする請求項１〜５のいずれかに
記載の半導体モジュール。 - 【請求項７】 前記内部電極の長手方向寸法を、前記半
導体装置に入力される電気信号の波長の１／８波長に相
当する寸法より小さくする請求項６に記載の半導体モジ
ュール。 - 【請求項８】 前記内部電極それぞれを複数に分割する
請求項６または７に記載の半導体モジュール。 - 【請求項９】 前記内部電極を、前記端子電極の形成さ
れていない領域に沿って複数に分割する請求項８に記載
の半導体モジュール。 - 【請求項１０】 前記電気機能層を、前記多層基板の表
面部位に設ける請求項１に記載の半導体モジュール。 - 【請求項１１】 誘電体層または抵抗体層または磁性体
層のうちの少なくとも２つの層を、前記電気機能層とし
て前記多層基板内の同一の層に設ける請求項１〜９のい
ずれかに記載の半導体モジュール。 - 【請求項１２】 誘電体層または抵抗体層または磁性体
層のうち少なくとも２つの層を、前記電気機能層として
前記多層基板内の異なる層に設ける請求項１〜９のいず
れかに記載の半導体モジュール。 - 【請求項１３】 前記半導体装置の周囲を、無機質フィ
ラーと熱硬化性樹脂組成物とを含む混合物で充填する請
求項１〜１２のいずれかに記載の半導体モジュール。 - 【請求項１４】 前記無機質フィラーは、アルミナ、Ａ
ｌＮ、窒化ケイ素、ベリリア（ＢｅＯ）のうち少なくと
も１つを含む請求項１３に記載の半導体モジュール。 - 【請求項１５】 請求項１３に記載の半導体モジュール
を複数有し、一の半導体モジュールの前記混合物の表面
に、他の半導体モジュールの前記多層基板を積層配置
し、前記混合物内に、各半導体モジュールの端子電極ど
うしを電気的に接続する導電体を設ける半導体モジュー
ル。 - 【請求項１６】 前記電気機能層の少なくとも一つを、
前記電気機能層と同等の厚みを有する絶縁層に置き換え
る請求項１〜１５のいずれかにに記載の半導体モジュー
ル。 - 【請求項１７】 前記多層基板を構成する絶縁体は無機
材料の焼結体を主体とする低温焼結性ガラスセラミック
スであり、前記電気機能層は、鉛系ペロブスカイト型化
合物を主体とする誘電体層である請求項１〜１６のいず
れかに記載の半導体モジュール。 - 【請求項１８】 前記多層基板を構成する絶縁体は無機
材料の焼結体を主体とする低温焼結性ガラスセラミック
スであり、前記電気機能層はＲｕＯ2を主体とする抵抗
体層である請求項１〜１６のいずれかに記載の半導体モ
ジュール。 - 【請求項１９】多層基板と、 前記多層基板の表面に設けられた端子電極と、 前記端子電極の基板厚み方向の下方に位置する前記多層
基板本体の内部領域に設けられた電気機能層と、 前記電気機能層の基板厚み方向の両面に設けられた内部
電極と、 前記端子電極にフリップチップ実装された半導体装置
と、 を有し、 前記内部電極の長手方向寸法を、前記半導体装置に入力
される電気信号の波長の１／４波長に相当する寸法より
小さくする、 半導体モジュール。 - 【請求項２０】 前記内部電極の長手方向寸法を、前記
半導体装置に入力される電気信号の波長の１／８波長に
相当する寸法より小さくする請求項１９に記載の半導体
モジュール。 - 【請求項２１】多層基板と、 前記多層基板の表面に少なくとも４つ設けられた端子電
極と、 前記端子電極基板厚み方向の下方に位置する前記多層基
板の内部領域に設けられた電気機能層と、 前記端子電極に実装された半導体装置と、 を有する半導体モジュール。 - 【請求項２２】多層基板本体と、 前記多層基板本体の表面に少なくとも４つ設けられて、
外部の電子部品と電気的に接続される端子電極と、 全ての前記端子電極の基板厚み方向の下方に位置する前
記多層基板の内部領域に選択的に設けられた電気機能層
と、 を有する多層基板。 - 【請求項２３】 前記電気機能層は、誘電体層または抵
抗体層または磁性体層のうちの一つである請求項２２に
記載の多層基板。 - 【請求項２４】 前記端子電極の直下に位置する前記多
層基板本体に設けられて前記電気機能層と前記端子電極
とを電気的に接続する導電体を有する請求項２２に記載
の多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002163868A JP4004333B2 (ja) | 2001-06-05 | 2002-06-05 | 半導体モジュール |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-169487 | 2001-06-05 | ||
| JP2001169487 | 2001-06-05 | ||
| JP2002163868A JP4004333B2 (ja) | 2001-06-05 | 2002-06-05 | 半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060107A true JP2003060107A (ja) | 2003-02-28 |
| JP4004333B2 JP4004333B2 (ja) | 2007-11-07 |
Family
ID=26616358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002163868A Expired - Lifetime JP4004333B2 (ja) | 2001-06-05 | 2002-06-05 | 半導体モジュール |
Country Status (1)
| Country | Link |
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| JP7329502B2 (ja) | 2018-04-19 | 2023-08-18 | ソニーセミコンダクタソリューションズ株式会社 | 半導体レーザ駆動装置およびその製造方法 |
-
2002
- 2002-06-05 JP JP2002163868A patent/JP4004333B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2021165397A (ja) * | 2015-11-04 | 2021-10-14 | 昭和電工マテリアルズ株式会社 | 接着剤組成物及び構造体 |
| JP7124936B2 (ja) | 2015-11-04 | 2022-08-24 | 昭和電工マテリアルズ株式会社 | 接着剤組成物及び構造体 |
| TWI786036B (zh) * | 2015-11-04 | 2022-12-11 | 日商昭和電工材料股份有限公司 | 用於電路連接的接著劑組成物及結構體 |
| JP7329502B2 (ja) | 2018-04-19 | 2023-08-18 | ソニーセミコンダクタソリューションズ株式会社 | 半導体レーザ駆動装置およびその製造方法 |
| US11962123B2 (en) | 2018-04-19 | 2024-04-16 | Sony Semiconductor Solutions Corporation | Semiconductor laser drive device and method of manufacturing the same |
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