JP2003059286A - 半導体装置 - Google Patents
半導体装置Info
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- semiconductor device
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 メモリに不良箇所が存在する場合に、ハード
的に不良箇所を救済するのではなく、また、半導体装置
を構成する各部品の不良に対して装置全体を廃棄してし
まうことのない半導体装置を得ること。 【解決手段】 電気的に書き換え可能な不揮発性メモリ
６を有する第１のチップ１２と、救済用の冗長回路を内
蔵するメモリ３ａ、３ｂを有する第２のチップ１１と、
を基板２１上に備える半導体装置であって、前記第１の
チップ１２の不揮発性メモリ６に、前記メモリ３ａ、３
ｂの不良部分を前記冗長回路へと切り替える情報を格納
し、その情報に基づいて前記メモリ３ａ、３ｂの不良部
分を前記冗長回路へ切り替える。
的に不良箇所を救済するのではなく、また、半導体装置
を構成する各部品の不良に対して装置全体を廃棄してし
まうことのない半導体装置を得ること。 【解決手段】 電気的に書き換え可能な不揮発性メモリ
６を有する第１のチップ１２と、救済用の冗長回路を内
蔵するメモリ３ａ、３ｂを有する第２のチップ１１と、
を基板２１上に備える半導体装置であって、前記第１の
チップ１２の不揮発性メモリ６に、前記メモリ３ａ、３
ｂの不良部分を前記冗長回路へと切り替える情報を格納
し、その情報に基づいて前記メモリ３ａ、３ｂの不良部
分を前記冗長回路へ切り替える。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩなどの半
導体装置におけるメモリの不良部分を、正常な動作を行
う冗長回路用メモリへ切り替える救済を行うことがで
き、そして救済後のテストを省略化することが可能な半
導体装置に関するものである。
導体装置におけるメモリの不良部分を、正常な動作を行
う冗長回路用メモリへ切り替える救済を行うことがで
き、そして救済後のテストを省略化することが可能な半
導体装置に関するものである。
【０００２】
【従来の技術】半導体装置においては、製造工程におけ
る歩留の向上のために、正規のメモリ回路に加えて冗長
回路を形成する方法が知られている。この方法は、正規
のメモリ回路の一部または全部と置換可能な回路である
冗長回路を、予め正規のメモリ回路と共に形成してお
き、製造工程の途中の工程で正規のメモリ回路の動作試
験（セルフテスト）を行い、正規のメモリ回路に欠陥な
どの不良が検出された場合には、救済解析によってその
部分を特定し、その部分を正常に動作する冗長回路に置
換するものである。正規のメモリ回路から冗長回路への
置換は、正規のメモリ回路と冗長回路とを接続するフュ
ーズから、前記不良部分の特定情報に基づいて、それに
関連するフューズを選択して、レーザ光照射により切断
することによって作られるものが一般的である。
る歩留の向上のために、正規のメモリ回路に加えて冗長
回路を形成する方法が知られている。この方法は、正規
のメモリ回路の一部または全部と置換可能な回路である
冗長回路を、予め正規のメモリ回路と共に形成してお
き、製造工程の途中の工程で正規のメモリ回路の動作試
験（セルフテスト）を行い、正規のメモリ回路に欠陥な
どの不良が検出された場合には、救済解析によってその
部分を特定し、その部分を正常に動作する冗長回路に置
換するものである。正規のメモリ回路から冗長回路への
置換は、正規のメモリ回路と冗長回路とを接続するフュ
ーズから、前記不良部分の特定情報に基づいて、それに
関連するフューズを選択して、レーザ光照射により切断
することによって作られるものが一般的である。
【０００３】このような冗長回路は、予め半導体装置に
組み込まれるため、素子形成面積が増大し、集積度の向
上という面からは不利益を伴うけれども、総合的な歩留
の向上という点からは大きな効果が得られるものであ
る。
組み込まれるため、素子形成面積が増大し、集積度の向
上という面からは不利益を伴うけれども、総合的な歩留
の向上という点からは大きな効果が得られるものであ
る。
【０００４】ところで、上記のフューズの切断にあたっ
ては、レーザ光照射によりフューズを部分的に熱的に溶
断し、蒸発させる方法が用いられる。しかし、製造工程
において、多数のフューズに対して繰り返しレーザ光を
照射すると、フューズの下層部分に一定頻度でダメージ
が生じる場合のあることが知られている。そのため、フ
ューズの直下位置に半導体電気素子が形成されている
と、当該半導体電気素子がレーザ光照射によりダメージ
を受け、製品全体が不良になってしまう。そこで、図５
に示すように、従来の半導体装置１では、１つのチップ
上に、一般ロジック用回路２、歩留向上のための冗長回
路を含む各種のメモリ３ａ、３ｂ、そしてメモリテスト
用のＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓ
ｔ）回路４の各領域の他に、フューズ５領域をまとめて
配置し、それぞれのフューズ５領域の下には半導体電気
素子を配置しない構成を採用している。このような構成
により、レーザ光照射によりフューズ５領域の下層にダ
メージが生じた場合でも、そこには半導体電気素子が存
在しないので、不良品の発生をなくすことができると共
に、フューズ切断の作業性の向上を可能にした。
ては、レーザ光照射によりフューズを部分的に熱的に溶
断し、蒸発させる方法が用いられる。しかし、製造工程
において、多数のフューズに対して繰り返しレーザ光を
照射すると、フューズの下層部分に一定頻度でダメージ
が生じる場合のあることが知られている。そのため、フ
ューズの直下位置に半導体電気素子が形成されている
と、当該半導体電気素子がレーザ光照射によりダメージ
を受け、製品全体が不良になってしまう。そこで、図５
に示すように、従来の半導体装置１では、１つのチップ
上に、一般ロジック用回路２、歩留向上のための冗長回
路を含む各種のメモリ３ａ、３ｂ、そしてメモリテスト
用のＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓ
ｔ）回路４の各領域の他に、フューズ５領域をまとめて
配置し、それぞれのフューズ５領域の下には半導体電気
素子を配置しない構成を採用している。このような構成
により、レーザ光照射によりフューズ５領域の下層にダ
メージが生じた場合でも、そこには半導体電気素子が存
在しないので、不良品の発生をなくすことができると共
に、フューズ切断の作業性の向上を可能にした。
【０００５】
【発明が解決しようとする課題】しかし、上述したよう
な従来の半導体装置では、正規のメモリ回路を冗長回路
に置換する際のレーザ光照射によるフューズの切断は、
製造工程で行われる。すなわち、ウエハの状態でのみ正
規のメモリ回路の欠陥の救済が可能であり、パッケージ
にされた後に生じる回路の不良に対しては対応できず、
歩留が低下していた。また、フューズの切断は物理的な
切断であり、一度フューズが切断されるとその状態は固
定されてしまうので、あとから発生する不良箇所の救済
が行えなくなってしまう場合もあり、同様に歩留が低下
してしまっていた。さらに、レーザ光照射によるフュー
ズの切断による救済を行った後には、救済されない箇所
や、救済が不十分である箇所が存在しないことを確認す
るために、救済不良をスクリーニングする必要性が生
じ、そのために行うテストのコストが増大してしまって
いた。
な従来の半導体装置では、正規のメモリ回路を冗長回路
に置換する際のレーザ光照射によるフューズの切断は、
製造工程で行われる。すなわち、ウエハの状態でのみ正
規のメモリ回路の欠陥の救済が可能であり、パッケージ
にされた後に生じる回路の不良に対しては対応できず、
歩留が低下していた。また、フューズの切断は物理的な
切断であり、一度フューズが切断されるとその状態は固
定されてしまうので、あとから発生する不良箇所の救済
が行えなくなってしまう場合もあり、同様に歩留が低下
してしまっていた。さらに、レーザ光照射によるフュー
ズの切断による救済を行った後には、救済されない箇所
や、救済が不十分である箇所が存在しないことを確認す
るために、救済不良をスクリーニングする必要性が生
じ、そのために行うテストのコストが増大してしまって
いた。
【０００６】さらにまた、メモリテスト用のＢＩＳＴ回
路が不良の場合、図５に示したように、１つのチップ上
に一般ロジック用回路２や各種のメモリ３ａ、３ｂと共
にメモリテスト用のＢＩＳＴ回路４が混載されているの
で、その１つのチップを構成する半導体装置１全体が不
良とみなされて廃棄され、これによっても歩留が低下し
ていた。
路が不良の場合、図５に示したように、１つのチップ上
に一般ロジック用回路２や各種のメモリ３ａ、３ｂと共
にメモリテスト用のＢＩＳＴ回路４が混載されているの
で、その１つのチップを構成する半導体装置１全体が不
良とみなされて廃棄され、これによっても歩留が低下し
ていた。
【０００７】この発明は上記に鑑みてなされたもので、
歩留を向上させるために、半導体装置を構成する回路に
不良箇所が存在する場合に、半導体装置の製造工程中の
ウエハの工程だけでなくパッケージ化された後にも、回
路の不良部分を冗長回路へ置換することができると同時
に、半導体装置を構成する各部品の不良に対して、半導
体装置全体を廃棄してしまうことのない半導体装置を得
ることを目的としている。
歩留を向上させるために、半導体装置を構成する回路に
不良箇所が存在する場合に、半導体装置の製造工程中の
ウエハの工程だけでなくパッケージ化された後にも、回
路の不良部分を冗長回路へ置換することができると同時
に、半導体装置を構成する各部品の不良に対して、半導
体装置全体を廃棄してしまうことのない半導体装置を得
ることを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる半導体装置は、電気的に書き換え
可能な不揮発性メモリを有する第１のチップと、救済用
の冗長回路を内蔵するメモリを有する第２のチップと、
を基板上に備える半導体装置であって、前記第１のチッ
プの不揮発性メモリに、前記メモリの不良部分を前記冗
長回路へと切り替える情報を格納し、その情報に基づい
て前記メモリの不良部分を前記冗長回路へ切り替えるこ
とを特徴とする。
め、この発明にかかる半導体装置は、電気的に書き換え
可能な不揮発性メモリを有する第１のチップと、救済用
の冗長回路を内蔵するメモリを有する第２のチップと、
を基板上に備える半導体装置であって、前記第１のチッ
プの不揮発性メモリに、前記メモリの不良部分を前記冗
長回路へと切り替える情報を格納し、その情報に基づい
て前記メモリの不良部分を前記冗長回路へ切り替えるこ
とを特徴とする。
【０００９】この発明によれば、前記メモリの不良部分
を前記冗長回路へと切り替える情報が、前記不揮発性メ
モリに格納される。これにより、不揮発性メモリに書き
込まれた情報を基にして、メモリ中のすべての不良部分
をソフト的に救済することが可能となり、また、救済不
良もなくなるので救済後のテストを行う必要がない。
を前記冗長回路へと切り替える情報が、前記不揮発性メ
モリに格納される。これにより、不揮発性メモリに書き
込まれた情報を基にして、メモリ中のすべての不良部分
をソフト的に救済することが可能となり、また、救済不
良もなくなるので救済後のテストを行う必要がない。
【００１０】つぎの発明にかかる半導体装置は、上記の
発明において、前記第２のチップは、前記メモリの不良
をテストするためのテストプログラムと、当該テストプ
ログラムによって検出された不良部分を特定し、当該不
良部分と前記冗長回路との切り替え位置を決定する救済
解析プログラムと、当該救済解析プログラムによって特
定された前記不良部分を前記冗長回路へと切り替える情
報を書き込むソフトリペアプログラムとが記憶された不
揮発性メモリを有するメモリテスト用回路をさらに備え
ることを特徴とする。
発明において、前記第２のチップは、前記メモリの不良
をテストするためのテストプログラムと、当該テストプ
ログラムによって検出された不良部分を特定し、当該不
良部分と前記冗長回路との切り替え位置を決定する救済
解析プログラムと、当該救済解析プログラムによって特
定された前記不良部分を前記冗長回路へと切り替える情
報を書き込むソフトリペアプログラムとが記憶された不
揮発性メモリを有するメモリテスト用回路をさらに備え
ることを特徴とする。
【００１１】この発明によれば、テストプログラム、救
済解析プログラムおよびソフトリペアプログラムを有す
る不揮発性メモリを備えたメモリテスト用回路が前記メ
モリを有する第２のチップに備えられる。これにより、
前記メモリの不良箇所の有無を確認し、不良箇所がある
場合にはその箇所を特定し、さらに、その不良箇所を冗
長回路へと切り替えるための情報を前記不揮発性メモリ
に書き込む一連の工程を半導体装置単体で行うことが可
能となる。
済解析プログラムおよびソフトリペアプログラムを有す
る不揮発性メモリを備えたメモリテスト用回路が前記メ
モリを有する第２のチップに備えられる。これにより、
前記メモリの不良箇所の有無を確認し、不良箇所がある
場合にはその箇所を特定し、さらに、その不良箇所を冗
長回路へと切り替えるための情報を前記不揮発性メモリ
に書き込む一連の工程を半導体装置単体で行うことが可
能となる。
【００１２】つぎの発明にかかる半導体装置は、上記の
発明において、前記メモリの不良をテストするためのテ
ストプログラムと、当該テストプログラムによって検出
された不良部分を特定し、当該不良部分と前記冗長回路
との切り替え位置を決定する救済解析プログラムと、当
該救済解析プログラムによって特定された前記不良部分
を前記冗長回路へと切り替える情報を書き込むソフトリ
ペアプログラムとが記憶された不揮発性メモリを有する
メモリテスト用回路を含む第３のチップをさらに前記基
板上に備えることを特徴とする。
発明において、前記メモリの不良をテストするためのテ
ストプログラムと、当該テストプログラムによって検出
された不良部分を特定し、当該不良部分と前記冗長回路
との切り替え位置を決定する救済解析プログラムと、当
該救済解析プログラムによって特定された前記不良部分
を前記冗長回路へと切り替える情報を書き込むソフトリ
ペアプログラムとが記憶された不揮発性メモリを有する
メモリテスト用回路を含む第３のチップをさらに前記基
板上に備えることを特徴とする。
【００１３】この発明によれば、テストプログラム、救
済解析プログラムおよびソフトリペアプログラムを有す
る不揮発性メモリを備えたメモリテスト用回路を有する
第３のチップが前記基板上にさらに備えられる。これに
より、前記メモリの不良箇所の有無を確認し、不良箇所
がある場合にはその箇所を特定し、そして、その不良箇
所を冗長回路へと切り替えるための情報を前記不揮発性
メモリに書き込む一連のメモリテストおよびメモリの救
済を半導体装置単体で行うことが可能となる。また、前
記メモリテスト用回路が不良であっても、半導体装置全
体を廃棄することなく、前記メモリテスト用回路すなわ
ち第３のチップのみを廃棄すれば足りるので、歩留が向
上する。
済解析プログラムおよびソフトリペアプログラムを有す
る不揮発性メモリを備えたメモリテスト用回路を有する
第３のチップが前記基板上にさらに備えられる。これに
より、前記メモリの不良箇所の有無を確認し、不良箇所
がある場合にはその箇所を特定し、そして、その不良箇
所を冗長回路へと切り替えるための情報を前記不揮発性
メモリに書き込む一連のメモリテストおよびメモリの救
済を半導体装置単体で行うことが可能となる。また、前
記メモリテスト用回路が不良であっても、半導体装置全
体を廃棄することなく、前記メモリテスト用回路すなわ
ち第３のチップのみを廃棄すれば足りるので、歩留が向
上する。
【００１４】つぎの発明にかかる半導体装置は、上記の
発明において、前記メモリテスト用回路内の前記不揮発
性メモリは、書き換え可能であることを特徴とする。
発明において、前記メモリテスト用回路内の前記不揮発
性メモリは、書き換え可能であることを特徴とする。
【００１５】この発明によれば、書き換え可能な不揮発
性メモリが使用される。これにより、前記不揮発性メモ
リ内に格納されているテストプログラム、救済解析プロ
グラムまたはソフトリペアプログラムが変更された場合
でも、それらの変更を容易に前記メモリテスト用回路に
反映させることができる。
性メモリが使用される。これにより、前記不揮発性メモ
リ内に格納されているテストプログラム、救済解析プロ
グラムまたはソフトリペアプログラムが変更された場合
でも、それらの変更を容易に前記メモリテスト用回路に
反映させることができる。
【００１６】つぎの発明にかかる半導体装置は、電気的
に書き換え可能な不揮発性メモリを有する第１のチップ
と、メモリを有する第２のチップと、救済用の冗長回路
を有する第３のチップと、を基板上に備える半導体装置
であって、前記第１のチップの不揮発性メモリに、前記
第２のチップのメモリの不良部分を前記第３のチップの
冗長回路へと切り替える情報を格納し、その情報に基づ
いて前記第２のチップのメモリの不良部分を前記第３の
チップの冗長回路へ切り替えることを特徴とする。
に書き換え可能な不揮発性メモリを有する第１のチップ
と、メモリを有する第２のチップと、救済用の冗長回路
を有する第３のチップと、を基板上に備える半導体装置
であって、前記第１のチップの不揮発性メモリに、前記
第２のチップのメモリの不良部分を前記第３のチップの
冗長回路へと切り替える情報を格納し、その情報に基づ
いて前記第２のチップのメモリの不良部分を前記第３の
チップの冗長回路へ切り替えることを特徴とする。
【００１７】この発明によれば、前記メモリの不良部分
を前記冗長回路へと切り替える情報が、前記不揮発性メ
モリに格納される。これにより、不揮発性メモリに書き
込まれた情報を基にして、メモリ中のすべての不良部分
を、ソフト的に救済することが可能となり、また、救済
不良もなくなるので救済後のテストを行う必要がない。
さらに、前記冗長回路が、前記メモリを有する第２のチ
ップとは別の第３のチップ上に形成される。これによ
り、メモリ素子面積が減少し、集積度が向上する。
を前記冗長回路へと切り替える情報が、前記不揮発性メ
モリに格納される。これにより、不揮発性メモリに書き
込まれた情報を基にして、メモリ中のすべての不良部分
を、ソフト的に救済することが可能となり、また、救済
不良もなくなるので救済後のテストを行う必要がない。
さらに、前記冗長回路が、前記メモリを有する第２のチ
ップとは別の第３のチップ上に形成される。これによ
り、メモリ素子面積が減少し、集積度が向上する。
【００１８】つぎの発明にかかる半導体装置は、上記の
発明において、前記第２のチップは、前記メモリの不良
をテストするためのテストプログラムと、当該テストプ
ログラムによって検出された不良部分を特定し、当該不
良部分と前記冗長回路との切り替え位置を決定する救済
解析プログラムと、当該救済解析プログラムによって特
定された前記不良部分を前記冗長回路へと切り替える情
報を書き込むソフトリペアプログラムとが記憶された不
揮発性メモリを有するメモリテスト用回路をさらに備え
ることを特徴とする。
発明において、前記第２のチップは、前記メモリの不良
をテストするためのテストプログラムと、当該テストプ
ログラムによって検出された不良部分を特定し、当該不
良部分と前記冗長回路との切り替え位置を決定する救済
解析プログラムと、当該救済解析プログラムによって特
定された前記不良部分を前記冗長回路へと切り替える情
報を書き込むソフトリペアプログラムとが記憶された不
揮発性メモリを有するメモリテスト用回路をさらに備え
ることを特徴とする。
【００１９】この発明によれば、テストプログラム、救
済解析プログラムおよびソフトリペアプログラムを有す
る不揮発性メモリを備えたメモリテスト用回路が前記メ
モリを有する第２のチップに備えられる。これにより、
前記メモリの不良箇所の有無を確認し、不良箇所がある
場合にはその箇所を特定し、また、その不良箇所を前記
第３のチップの冗長回路へと切り替えるための情報を前
記不揮発性メモリに書き込む一連の工程を半導体装置単
体で行うことが可能となる。さらに、前記冗長回路が、
前記メモリを有する第２のチップとは別の第３のチップ
上に形成されるので、メモリ素子面積が減少し、集積度
が向上する。
済解析プログラムおよびソフトリペアプログラムを有す
る不揮発性メモリを備えたメモリテスト用回路が前記メ
モリを有する第２のチップに備えられる。これにより、
前記メモリの不良箇所の有無を確認し、不良箇所がある
場合にはその箇所を特定し、また、その不良箇所を前記
第３のチップの冗長回路へと切り替えるための情報を前
記不揮発性メモリに書き込む一連の工程を半導体装置単
体で行うことが可能となる。さらに、前記冗長回路が、
前記メモリを有する第２のチップとは別の第３のチップ
上に形成されるので、メモリ素子面積が減少し、集積度
が向上する。
【００２０】つぎの発明にかかる半導体装置は、上記の
発明において、前記メモリの不良をテストするためのテ
ストプログラムと、当該テストプログラムによって検出
された不良部分を特定し、当該不良部分と前記冗長回路
との切り替え位置を決定する救済解析プログラムと、当
該救済解析プログラムによって特定された前記不良部分
を前記冗長回路へと切り替える情報を書き込むソフトリ
ペアプログラムとが記憶された不揮発性メモリを有する
メモリテスト用回路を含む第４のチップをさらに前記基
板上に備えることを特徴とする。
発明において、前記メモリの不良をテストするためのテ
ストプログラムと、当該テストプログラムによって検出
された不良部分を特定し、当該不良部分と前記冗長回路
との切り替え位置を決定する救済解析プログラムと、当
該救済解析プログラムによって特定された前記不良部分
を前記冗長回路へと切り替える情報を書き込むソフトリ
ペアプログラムとが記憶された不揮発性メモリを有する
メモリテスト用回路を含む第４のチップをさらに前記基
板上に備えることを特徴とする。
【００２１】この発明によれば、テストプログラム、救
済解析プログラムおよびソフトリペアプログラムを有す
る不揮発性メモリを備えたメモリテスト用回路を有する
第４のチップが前記基板上にさらに備えられる。これに
より、前記第２のチップのメモリの不良箇所の有無を確
認し、不良箇所がある場合にはその箇所を特定し、そし
て、その不良箇所を冗長回路へと切り替えるための情報
を前記不揮発性メモリに書き込む一連のメモリテストお
よびメモリの救済を半導体装置単体で行うことが可能と
なる。また、前記メモリテスト用回路が不良であって
も、半導体装置全体を廃棄することなく、前記メモリテ
スト用回路すなわち第４のチップのみを廃棄すれば足り
るので、歩留が向上する。さらに、前記冗長回路が、前
記メモリを有する第２のチップとは別の第３のチップ上
に形成されるので、メモリ素子面積が減少し、集積度が
向上する。
済解析プログラムおよびソフトリペアプログラムを有す
る不揮発性メモリを備えたメモリテスト用回路を有する
第４のチップが前記基板上にさらに備えられる。これに
より、前記第２のチップのメモリの不良箇所の有無を確
認し、不良箇所がある場合にはその箇所を特定し、そし
て、その不良箇所を冗長回路へと切り替えるための情報
を前記不揮発性メモリに書き込む一連のメモリテストお
よびメモリの救済を半導体装置単体で行うことが可能と
なる。また、前記メモリテスト用回路が不良であって
も、半導体装置全体を廃棄することなく、前記メモリテ
スト用回路すなわち第４のチップのみを廃棄すれば足り
るので、歩留が向上する。さらに、前記冗長回路が、前
記メモリを有する第２のチップとは別の第３のチップ上
に形成されるので、メモリ素子面積が減少し、集積度が
向上する。
【００２２】つぎの発明にかかる半導体装置は、上記の
発明において、前記メモリテスト用回路内の前記不揮発
性メモリは、書き換え可能であることを特徴とする。
発明において、前記メモリテスト用回路内の前記不揮発
性メモリは、書き換え可能であることを特徴とする。
【００２３】この発明によれば、書き換え可能な不揮発
性メモリが使用される。これにより、前記不揮発性メモ
リ内に格納されているテストプログラム、救済解析プロ
グラムまたはソフトリペアプログラムが変更された場合
でも、それらの変更を容易に前記メモリテスト用回路に
反映させることができる。さらに、前記冗長回路が、前
記メモリを有する第２のチップとは別の第３のチップ上
に形成されるので、メモリ素子面積が減少し、集積度が
向上する。
性メモリが使用される。これにより、前記不揮発性メモ
リ内に格納されているテストプログラム、救済解析プロ
グラムまたはソフトリペアプログラムが変更された場合
でも、それらの変更を容易に前記メモリテスト用回路に
反映させることができる。さらに、前記冗長回路が、前
記メモリを有する第２のチップとは別の第３のチップ上
に形成されるので、メモリ素子面積が減少し、集積度が
向上する。
【００２４】つぎの発明にかかる半導体装置は、上記の
発明において、前記各チップを互いに積層して前記基板
上に備えることを特徴とする。
発明において、前記各チップを互いに積層して前記基板
上に備えることを特徴とする。
【００２５】この発明によれば、前記各チップが前記基
板上に互いに積層して備えられる。これにより、基板上
に平面的に並べる場合と比較して、使用する基板の面積
を小さくすることができる。
板上に互いに積層して備えられる。これにより、基板上
に平面的に並べる場合と比較して、使用する基板の面積
を小さくすることができる。
【００２６】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体装置の好適な実施の形態を詳細に説
明する。なお、以下に説明するこの発明の実施の形態に
おいて上述の従来例と同一の構成要素については、上述
の従来例に付した符号と同一の符号を付している。
発明にかかる半導体装置の好適な実施の形態を詳細に説
明する。なお、以下に説明するこの発明の実施の形態に
おいて上述の従来例と同一の構成要素については、上述
の従来例に付した符号と同一の符号を付している。
【００２７】実施の形態１．図１は、この発明にかかる
半導体装置の実施の形態１を示すものであり、従来の半
導体装置との構成の違いをわかりやすく概略的に示して
いる。１は半導体装置全体を、２は一般ロジック用回路
を、３ａ、３ｂは歩留向上のための冗長回路を含む各種
のメモリを、４は回路のテスト、救済解析およびメモリ
の救済を行うメモリテスト用のＢＩＳＴ回路（以下、メ
モリテスト用回路という）を、５はフューズを、６は電
気的に書き換え可能な不揮発性メモリを、１１は一般ロ
ジック用回路２、メモリ３ａ、３ｂおよびメモリテスト
用回路４が搭載された製品ＬＳＩチップを、１２は電気
的に書き換え可能な不揮発性メモリ６が搭載されている
ソフトリペア用ＬＳＩチップを、そして２１は基板をそ
れぞれ表している。なお、この発明でいう基板２１と
は、複数のＬＳＩチップを搭載し、それぞれのＬＳＩチ
ップ間を、ビームリードによるボンディング、ワイヤボ
ンディング、フリップチップボンディング、スルーホー
ル、半田付けなどのＳｉＰ（Ｓｉｌｉｃｏｎｉｎ ａ
Ｐａｃｋａｇｅ）の方法によって接続するための絶縁性
の基板を意味するものである。
半導体装置の実施の形態１を示すものであり、従来の半
導体装置との構成の違いをわかりやすく概略的に示して
いる。１は半導体装置全体を、２は一般ロジック用回路
を、３ａ、３ｂは歩留向上のための冗長回路を含む各種
のメモリを、４は回路のテスト、救済解析およびメモリ
の救済を行うメモリテスト用のＢＩＳＴ回路（以下、メ
モリテスト用回路という）を、５はフューズを、６は電
気的に書き換え可能な不揮発性メモリを、１１は一般ロ
ジック用回路２、メモリ３ａ、３ｂおよびメモリテスト
用回路４が搭載された製品ＬＳＩチップを、１２は電気
的に書き換え可能な不揮発性メモリ６が搭載されている
ソフトリペア用ＬＳＩチップを、そして２１は基板をそ
れぞれ表している。なお、この発明でいう基板２１と
は、複数のＬＳＩチップを搭載し、それぞれのＬＳＩチ
ップ間を、ビームリードによるボンディング、ワイヤボ
ンディング、フリップチップボンディング、スルーホー
ル、半田付けなどのＳｉＰ（Ｓｉｌｉｃｏｎｉｎ ａ
Ｐａｃｋａｇｅ）の方法によって接続するための絶縁性
の基板を意味するものである。
【００２８】図１（Ａ）は図５に示されている従来の半
導体装置を示すものであり、一般ロジック用回路２と、
各種のメモリ３ａ、３ｂと、メモリテスト用回路４と、
フューズ５とが、１つのチップ上に混載されて配置され
ている。これに対し、実施の形態１の半導体装置におい
ては、図１（Ｂ）に示されるようにフューズ５が削除さ
れた製品ＬＳＩチップ１１と、この製品ＬＳＩチップ１
１とは別に形成されたソフトリペア用ＬＳＩチップ１２
とが、それぞれ形成される。さらに、実施の形態１の半
導体装置では、図１（Ｃ）に示すように、これらの製品
ＬＳＩチップ１１とソフトリペア用ＬＳＩチップ１２と
を基板２１上に配置し、配線を行い、同一パッケージと
している。ここで、図ではメモリ３ａと不揮発性メモリ
６とが配線によって接続されているように描いている
が、製品ＬＳＩチップ１１の内部では、例えば、メモリ
３ａとメモリ３ｂとの間では配線によって接続されてい
るので、メモリ３ｂも不揮発性メモリ６と接続されてい
る。このようなＬＳＩ内部による配線による不揮発性メ
モリ６との接続ではなく、メモリ３ｂと不揮発性メモリ
６とを直接接続することも可能である。
導体装置を示すものであり、一般ロジック用回路２と、
各種のメモリ３ａ、３ｂと、メモリテスト用回路４と、
フューズ５とが、１つのチップ上に混載されて配置され
ている。これに対し、実施の形態１の半導体装置におい
ては、図１（Ｂ）に示されるようにフューズ５が削除さ
れた製品ＬＳＩチップ１１と、この製品ＬＳＩチップ１
１とは別に形成されたソフトリペア用ＬＳＩチップ１２
とが、それぞれ形成される。さらに、実施の形態１の半
導体装置では、図１（Ｃ）に示すように、これらの製品
ＬＳＩチップ１１とソフトリペア用ＬＳＩチップ１２と
を基板２１上に配置し、配線を行い、同一パッケージと
している。ここで、図ではメモリ３ａと不揮発性メモリ
６とが配線によって接続されているように描いている
が、製品ＬＳＩチップ１１の内部では、例えば、メモリ
３ａとメモリ３ｂとの間では配線によって接続されてい
るので、メモリ３ｂも不揮発性メモリ６と接続されてい
る。このようなＬＳＩ内部による配線による不揮発性メ
モリ６との接続ではなく、メモリ３ｂと不揮発性メモリ
６とを直接接続することも可能である。
【００２９】メモリテスト用回路４は、セルフテストプ
ログラム、救済解析プログラムそしてソフトリペアプロ
グラムを格納した不揮発性メモリを備え、以下のような
働きをする。まず、セルフテストプログラムでメモリ３
ａ、３ｂに不良箇所がないかをチェックする。不良箇所
が存在する場合には、つぎに、救済解析プログラムでそ
の不良箇所の位置を特定する。不良箇所の位置が特定さ
れた後に、その不良箇所の冗長回路への切り替え情報を
ソフトリペアプログラムによって不揮発性メモリ６に記
憶させる。
ログラム、救済解析プログラムそしてソフトリペアプロ
グラムを格納した不揮発性メモリを備え、以下のような
働きをする。まず、セルフテストプログラムでメモリ３
ａ、３ｂに不良箇所がないかをチェックする。不良箇所
が存在する場合には、つぎに、救済解析プログラムでそ
の不良箇所の位置を特定する。不良箇所の位置が特定さ
れた後に、その不良箇所の冗長回路への切り替え情報を
ソフトリペアプログラムによって不揮発性メモリ６に記
憶させる。
【００３０】このような構成の半導体装置を使用する場
合、半導体装置に電源が入ると一般ロジック用回路２は
不揮発性メモリ６に記憶された情報を最初に読み込む。
不揮発性メモリ６には、上述したようにメモリ３ａ、３
ｂの不良箇所についての情報が格納されているので、一
般ロジック用回路２はその情報を入手する。その後、一
般ロジック用回路２が書き込みや読み込みでメモリ３
ａ、３ｂを使用する場合には、一般ロジック用回路２は
その不良箇所についての情報を参照しながら、メモリ３
ａ、３ｂの不良箇所を冗長回路の切り替え部分へと回避
することによって、メモリ３ａ、３ｂに書き込みや読み
込みを行う。このようにして、メモリ３ａ、３ｂの不良
箇所が、冗長回路の切り替え部分に置き換えられてメモ
リ３ａ、３ｂが使用される。
合、半導体装置に電源が入ると一般ロジック用回路２は
不揮発性メモリ６に記憶された情報を最初に読み込む。
不揮発性メモリ６には、上述したようにメモリ３ａ、３
ｂの不良箇所についての情報が格納されているので、一
般ロジック用回路２はその情報を入手する。その後、一
般ロジック用回路２が書き込みや読み込みでメモリ３
ａ、３ｂを使用する場合には、一般ロジック用回路２は
その不良箇所についての情報を参照しながら、メモリ３
ａ、３ｂの不良箇所を冗長回路の切り替え部分へと回避
することによって、メモリ３ａ、３ｂに書き込みや読み
込みを行う。このようにして、メモリ３ａ、３ｂの不良
箇所が、冗長回路の切り替え部分に置き換えられてメモ
リ３ａ、３ｂが使用される。
【００３１】このような構成によって、従来メモリの救
済に必要だったフューズを不揮発性メモリに置き換えた
ので、チップ面積が小さくなり、歩留を向上させること
ができる。また、メモリ３ａ、３ｂ内の不良箇所におい
て、その箇所を冗長回路へ切り替えることについての情
報が不揮発性メモリ６に格納されているので、ソフト的
に不良箇所を救済することが可能となる。すなわち、メ
モリ３ａ、３ｂ内の不良箇所が不揮発性メモリ６に記憶
される結果、その不良箇所を使用する場合にはその部分
を冗長回路へソフト的に切り替えて使用される。そし
て、その結果すべての不良箇所が救済されることにな
り、救済不良がなくなるので歩留が向上する。さらに、
救済不良がなくなる結果、救済後のテストが省略可能に
なり、そのためのテストコストを削減することができ
る。さらにまた、ソフト的に不良箇所の救済が可能とな
るので、レーザ光の照射によりフューズを切っていた従
来の場合と比較して、ハード的な（物理的な）処理設備
が不要となり、そのためのコストも削減できる。
済に必要だったフューズを不揮発性メモリに置き換えた
ので、チップ面積が小さくなり、歩留を向上させること
ができる。また、メモリ３ａ、３ｂ内の不良箇所におい
て、その箇所を冗長回路へ切り替えることについての情
報が不揮発性メモリ６に格納されているので、ソフト的
に不良箇所を救済することが可能となる。すなわち、メ
モリ３ａ、３ｂ内の不良箇所が不揮発性メモリ６に記憶
される結果、その不良箇所を使用する場合にはその部分
を冗長回路へソフト的に切り替えて使用される。そし
て、その結果すべての不良箇所が救済されることにな
り、救済不良がなくなるので歩留が向上する。さらに、
救済不良がなくなる結果、救済後のテストが省略可能に
なり、そのためのテストコストを削減することができ
る。さらにまた、ソフト的に不良箇所の救済が可能とな
るので、レーザ光の照射によりフューズを切っていた従
来の場合と比較して、ハード的な（物理的な）処理設備
が不要となり、そのためのコストも削減できる。
【００３２】実施の形態２．図２は、この発明にかかる
半導体装置の実施の形態２を示すものであり、従来の半
導体装置との構成の違いをわかりやすく概略的に示して
いる。なお、上述した実施の形態１と同一の構成要素に
ついては、上述の実施の形態１と同一の符号を付し、説
明を省略している。
半導体装置の実施の形態２を示すものであり、従来の半
導体装置との構成の違いをわかりやすく概略的に示して
いる。なお、上述した実施の形態１と同一の構成要素に
ついては、上述の実施の形態１と同一の符号を付し、説
明を省略している。
【００３３】図２（Ａ）は図５に示されている従来の半
導体装置を示すものである。これに対し、実施の形態２
においては、図２（Ｂ）に示されるように、一般ロジッ
ク用回路２部分が一般ロジックＬＳＩチップ１３とし
て、メモリ３ａ、３ｂとメモリテスト用回路４とがメモ
リＬＳＩチップ１４として、それぞれ別々に製造され、
また削除されるフューズ５の代わりにソフトリペア用Ｌ
ＳＩチップ１２が上記の各チップとは別に製造される。
さらに、実施の形態２の半導体装置では、図２（Ｃ）に
示すように、これらの一般ロジックＬＳＩチップ１３、
メモリＬＳＩチップ１４およびソフトリペア用ＬＳＩチ
ップ１２を基板２１上に実装して、配線を行い、同一パ
ッケージとしている。メモリ３ａ、３ｂと不揮発性メモ
リ６とは配線によって接続されている。また、図では示
されていないが、メモリＬＳＩチップ１４内部のメモリ
３ａ、３ｂ、メモリテスト用回路４とはそれぞれ内部の
配線によって接続されている。したがって、不揮発性メ
モリ６とメモリ３ｂ、メモリテスト用回路４との間も電
気的に接続された状態となっている。メモリテスト用回
路４の働きは上述した実施の形態１と同じであり、説明
は省略するが、セルフテストと救済解析の結果、メモリ
３ａ、３ｂ内の不良箇所の冗長回路への切り替え情報
が、ソフトリペアプログラムによって不揮発性メモリ６
に記憶される。
導体装置を示すものである。これに対し、実施の形態２
においては、図２（Ｂ）に示されるように、一般ロジッ
ク用回路２部分が一般ロジックＬＳＩチップ１３とし
て、メモリ３ａ、３ｂとメモリテスト用回路４とがメモ
リＬＳＩチップ１４として、それぞれ別々に製造され、
また削除されるフューズ５の代わりにソフトリペア用Ｌ
ＳＩチップ１２が上記の各チップとは別に製造される。
さらに、実施の形態２の半導体装置では、図２（Ｃ）に
示すように、これらの一般ロジックＬＳＩチップ１３、
メモリＬＳＩチップ１４およびソフトリペア用ＬＳＩチ
ップ１２を基板２１上に実装して、配線を行い、同一パ
ッケージとしている。メモリ３ａ、３ｂと不揮発性メモ
リ６とは配線によって接続されている。また、図では示
されていないが、メモリＬＳＩチップ１４内部のメモリ
３ａ、３ｂ、メモリテスト用回路４とはそれぞれ内部の
配線によって接続されている。したがって、不揮発性メ
モリ６とメモリ３ｂ、メモリテスト用回路４との間も電
気的に接続された状態となっている。メモリテスト用回
路４の働きは上述した実施の形態１と同じであり、説明
は省略するが、セルフテストと救済解析の結果、メモリ
３ａ、３ｂ内の不良箇所の冗長回路への切り替え情報
が、ソフトリペアプログラムによって不揮発性メモリ６
に記憶される。
【００３４】このような構成の半導体装置を使用する場
合、半導体装置に電源が入ると一般ロジック用回路２は
不揮発性メモリ６に記憶された情報を最初に読み込む。
不揮発性メモリ６には、上述したようにメモリ３ａ、３
ｂの不良箇所についての情報が格納されているので、一
般ロジック用回路２はその情報を入手する。その後、一
般ロジック用回路２が書き込みや読み込みでメモリ３
ａ、３ｂを使用する場合には、一般ロジック用回路２は
その不良箇所についての情報を参照しながら、メモリ３
ａ、３ｂの不良箇所を冗長回路の切り替え部分へと回避
することによって、メモリ３ａ、３ｂに書き込みや読み
込みを行う。このようにして、メモリ３ａ、３ｂの不良
箇所が、冗長回路の切り替え部分に置き換えられてメモ
リ３ａ、３ｂが使用される。
合、半導体装置に電源が入ると一般ロジック用回路２は
不揮発性メモリ６に記憶された情報を最初に読み込む。
不揮発性メモリ６には、上述したようにメモリ３ａ、３
ｂの不良箇所についての情報が格納されているので、一
般ロジック用回路２はその情報を入手する。その後、一
般ロジック用回路２が書き込みや読み込みでメモリ３
ａ、３ｂを使用する場合には、一般ロジック用回路２は
その不良箇所についての情報を参照しながら、メモリ３
ａ、３ｂの不良箇所を冗長回路の切り替え部分へと回避
することによって、メモリ３ａ、３ｂに書き込みや読み
込みを行う。このようにして、メモリ３ａ、３ｂの不良
箇所が、冗長回路の切り替え部分に置き換えられてメモ
リ３ａ、３ｂが使用される。
【００３５】このような構成によって、メモリ３ａ、３
ｂ内の不良箇所をソフト的に救済することが可能とな
る。また、メモリ３ａ、３ｂ部分とメモリテスト用回路
４部分とを一般ロジック用回路２とは別チップで作製す
るために、メモリ混載プロセスを使用しなくても、同一
パッケージにしてメモリ内蔵型のＬＳＩチップを作製す
ることが可能となる。そして、一般ロジック用回路２は
安価なロジックプロセスで、メモリ３ａ、３ｂも安価な
メモリプロセスで、それぞれ作製することができ、総合
的な製造コストは従来のメモリ混載型ＬＳＩチップに比
べて安くなる。また、それぞれのチップ面積が小さくな
るために、歩留が向上し、同一ウエハでのチップ数が多
くなり製造コストを削減することができる。
ｂ内の不良箇所をソフト的に救済することが可能とな
る。また、メモリ３ａ、３ｂ部分とメモリテスト用回路
４部分とを一般ロジック用回路２とは別チップで作製す
るために、メモリ混載プロセスを使用しなくても、同一
パッケージにしてメモリ内蔵型のＬＳＩチップを作製す
ることが可能となる。そして、一般ロジック用回路２は
安価なロジックプロセスで、メモリ３ａ、３ｂも安価な
メモリプロセスで、それぞれ作製することができ、総合
的な製造コストは従来のメモリ混載型ＬＳＩチップに比
べて安くなる。また、それぞれのチップ面積が小さくな
るために、歩留が向上し、同一ウエハでのチップ数が多
くなり製造コストを削減することができる。
【００３６】実施の形態３．図３は、この発明にかかる
半導体装置の実施の形態３を示すものであり、従来の半
導体装置との構成の違いをわかりやすく概略的に示して
いる。なお、上述した実施の形態１および２と同一の構
成要素については、上述の実施の形態１および２の場合
と同一の符号を付し、説明を省略している。
半導体装置の実施の形態３を示すものであり、従来の半
導体装置との構成の違いをわかりやすく概略的に示して
いる。なお、上述した実施の形態１および２と同一の構
成要素については、上述の実施の形態１および２の場合
と同一の符号を付し、説明を省略している。
【００３７】図３（Ａ）は図５に示されている従来の半
導体装置を示すものである。これに対し、実施の形態３
の半導体装置においては、図３（Ｂ）に示されるよう
に、一般ロジック用回路２部分が一般ロジックＬＳＩチ
ップ１３として、メモリ３ａ、３ｂがメモリ専用ＬＳＩ
チップ１５として、メモリテスト用回路４がメモリテス
ト用ＬＳＩチップ１６として、それぞれ別々に製造さ
れ、またフューズ５が削除される代わりに不揮発性メモ
リ６を搭載したソフトリペア用ＬＳＩチップ１２が上記
の各チップとは別に製造される。さらに、実施の形態３
の半導体装置では、図３（Ｃ）に示すように、これらの
一般ロジックＬＳＩチップ１３、メモリ専用ＬＳＩチッ
プ１５、メモリテスト用ＬＳＩチップ１６およびソフト
リペア用ＬＳＩチップ１２を基板２１上に実装して、配
線を行い、同一パッケージとしている。図では、不揮発
性メモリ６とメモリ３ａのみが接続されているように示
しているが、メモリ３ａとメモリ３ｂとはメモリ専用Ｌ
ＳＩチップ１５の内部配線で接続されている。したがっ
て、メモリ３ｂと不揮発性メモリ６との間も電気的に接
続された状態となっている。
導体装置を示すものである。これに対し、実施の形態３
の半導体装置においては、図３（Ｂ）に示されるよう
に、一般ロジック用回路２部分が一般ロジックＬＳＩチ
ップ１３として、メモリ３ａ、３ｂがメモリ専用ＬＳＩ
チップ１５として、メモリテスト用回路４がメモリテス
ト用ＬＳＩチップ１６として、それぞれ別々に製造さ
れ、またフューズ５が削除される代わりに不揮発性メモ
リ６を搭載したソフトリペア用ＬＳＩチップ１２が上記
の各チップとは別に製造される。さらに、実施の形態３
の半導体装置では、図３（Ｃ）に示すように、これらの
一般ロジックＬＳＩチップ１３、メモリ専用ＬＳＩチッ
プ１５、メモリテスト用ＬＳＩチップ１６およびソフト
リペア用ＬＳＩチップ１２を基板２１上に実装して、配
線を行い、同一パッケージとしている。図では、不揮発
性メモリ６とメモリ３ａのみが接続されているように示
しているが、メモリ３ａとメモリ３ｂとはメモリ専用Ｌ
ＳＩチップ１５の内部配線で接続されている。したがっ
て、メモリ３ｂと不揮発性メモリ６との間も電気的に接
続された状態となっている。
【００３８】メモリテスト用回路４の働きは上述した実
施の形態１と同じであり、説明は省略するが、セルフテ
ストおよび救済解析の結果、メモリ３ａ、３ｂ内の不良
箇所の冗長回路への切り替え情報がソフトリペアプログ
ラムによって不揮発性メモリ６に記憶される。そして、
半導体装置に電源が入ると一般ロジック用回路２は不揮
発性メモリ６に記憶された情報を最初に読み込む。不揮
発性メモリ６には、上述したようにメモリ３ａ、３ｂの
不良箇所についての情報が格納されているので、一般ロ
ジック用回路２はその情報を入手する。その後、一般ロ
ジック用回路２が書き込みや読み込みでメモリ３ａ、３
ｂを使用する場合には、一般ロジック用回路２はその不
良箇所についての情報を参照しながら、メモリ３ａ、３
ｂの不良箇所を冗長回路の切り替え部分へと回避するこ
とによって、メモリ３ａ、３ｂに書き込みや読み込みを
行う。このようにして、メモリ３ａ、３ｂの不良箇所
が、冗長回路の切り替え部分に置き換えられてメモリ３
ａ、３ｂが使用される。
施の形態１と同じであり、説明は省略するが、セルフテ
ストおよび救済解析の結果、メモリ３ａ、３ｂ内の不良
箇所の冗長回路への切り替え情報がソフトリペアプログ
ラムによって不揮発性メモリ６に記憶される。そして、
半導体装置に電源が入ると一般ロジック用回路２は不揮
発性メモリ６に記憶された情報を最初に読み込む。不揮
発性メモリ６には、上述したようにメモリ３ａ、３ｂの
不良箇所についての情報が格納されているので、一般ロ
ジック用回路２はその情報を入手する。その後、一般ロ
ジック用回路２が書き込みや読み込みでメモリ３ａ、３
ｂを使用する場合には、一般ロジック用回路２はその不
良箇所についての情報を参照しながら、メモリ３ａ、３
ｂの不良箇所を冗長回路の切り替え部分へと回避するこ
とによって、メモリ３ａ、３ｂに書き込みや読み込みを
行う。このようにして、メモリ３ａ、３ｂの不良箇所
が、冗長回路の切り替え部分に置き換えられてメモリ３
ａ、３ｂが使用される。
【００３９】このような構成によって、メモリ３ａ、３
ｂ内の不良箇所をソフト的に救済することが可能とな
る。一方、メモリ部分３ａ、３ｂとメモリテスト用回路
４部分とを、別のチップで作製することにより、メモリ
専用ＬＳＩチップ１５の面積が小さくなり、歩留が向上
すると同時に、同一ウエハでのチップ数が多くなり製造
コストを削減することができる。また、従来のメモリ混
載型ＬＳＩチップでは、メモリテスト用回路４が不良の
場合には、一つのチップ上に一般ロジック用回路２やメ
モリ３ａ、３ｂなどと共にメモリテスト用回路４が形成
されていたために、そのチップを廃棄しなければならな
かったけれども、メモリテスト用回路４を別チップとし
て作製することによって、メモリテスト用回路４のみが
不良の場合には当該メモリテスト用回路４のみを廃棄す
ればよく、その他の一般ロジック用回路２やメモリ３
ａ、３ｂはそのまま使用できるので、歩留が向上する。
さらに、メモリテスト用回路４は、別チップで作製する
ために安価なロジックプロセスで作製することができ、
製造コストを削減することができる。
ｂ内の不良箇所をソフト的に救済することが可能とな
る。一方、メモリ部分３ａ、３ｂとメモリテスト用回路
４部分とを、別のチップで作製することにより、メモリ
専用ＬＳＩチップ１５の面積が小さくなり、歩留が向上
すると同時に、同一ウエハでのチップ数が多くなり製造
コストを削減することができる。また、従来のメモリ混
載型ＬＳＩチップでは、メモリテスト用回路４が不良の
場合には、一つのチップ上に一般ロジック用回路２やメ
モリ３ａ、３ｂなどと共にメモリテスト用回路４が形成
されていたために、そのチップを廃棄しなければならな
かったけれども、メモリテスト用回路４を別チップとし
て作製することによって、メモリテスト用回路４のみが
不良の場合には当該メモリテスト用回路４のみを廃棄す
ればよく、その他の一般ロジック用回路２やメモリ３
ａ、３ｂはそのまま使用できるので、歩留が向上する。
さらに、メモリテスト用回路４は、別チップで作製する
ために安価なロジックプロセスで作製することができ、
製造コストを削減することができる。
【００４０】実施の形態４．図４は、この発明にかかる
半導体装置の実施の形態４を示すものであり、図４
（Ａ）は基板２１上に各ＬＳＩチップを積層して配置し
た側面図を、図４（Ｂ）はその平面図を示している。な
お、上述した実施の形態１から３と同一の構成要素につ
いては、上述の実施の形態１から３の場合と同一の符号
を付し、説明を省略している。
半導体装置の実施の形態４を示すものであり、図４
（Ａ）は基板２１上に各ＬＳＩチップを積層して配置し
た側面図を、図４（Ｂ）はその平面図を示している。な
お、上述した実施の形態１から３と同一の構成要素につ
いては、上述の実施の形態１から３の場合と同一の符号
を付し、説明を省略している。
【００４１】上述した実施の形態１から３では、各ＬＳ
Ｉチップを１つの基板上に平面的に並べたマルチチップ
パッケージ構造としたが、この実施の形態４では、ＬＳ
Ｉチップを積層した形態のマルチチップパッケージ構造
とするために、基板２１上に、メモリのみが形成された
メモリ専用ＬＳＩチップ１５、メモリテスト用回路４が
形成されたメモリテスト用ＬＳＩチップ１６、そして不
揮発性メモリ６が形成されたソフトリペア用ＬＳＩチッ
プ１２が順に積層されている。そして、それぞれのＬＳ
Ｉチップの間は、ワイヤボンディングによって接続され
ている。
Ｉチップを１つの基板上に平面的に並べたマルチチップ
パッケージ構造としたが、この実施の形態４では、ＬＳ
Ｉチップを積層した形態のマルチチップパッケージ構造
とするために、基板２１上に、メモリのみが形成された
メモリ専用ＬＳＩチップ１５、メモリテスト用回路４が
形成されたメモリテスト用ＬＳＩチップ１６、そして不
揮発性メモリ６が形成されたソフトリペア用ＬＳＩチッ
プ１２が順に積層されている。そして、それぞれのＬＳ
Ｉチップの間は、ワイヤボンディングによって接続され
ている。
【００４２】このように、ＬＳＩチップを基板上に積層
して配置することによって、半導体装置のより一層の小
型化を実現することが可能となる。また、この実施の形
態４では、各ＬＳＩチップを積層し、ワイヤボンディン
グによって接続した半導体装置について説明したが、フ
リップチップボンディングやＴＡＢ（Ｔａｐｅ Ａｕｔ
ｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、スルーホールなどの
ＳｉＰの方法によってＬＳＩチップを配置した構成を有
する半導体装置にも、この発明を適用することができ
る。
して配置することによって、半導体装置のより一層の小
型化を実現することが可能となる。また、この実施の形
態４では、各ＬＳＩチップを積層し、ワイヤボンディン
グによって接続した半導体装置について説明したが、フ
リップチップボンディングやＴＡＢ（Ｔａｐｅ Ａｕｔ
ｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、スルーホールなどの
ＳｉＰの方法によってＬＳＩチップを配置した構成を有
する半導体装置にも、この発明を適用することができ
る。
【００４３】上述した各実施の形態において、メモリテ
スト用回路４（実施の形態４の場合には、ソフトリペア
用ＬＳＩチップ１２）は、メモリ３ａ、３ｂ（同じくメ
モリ専用ＬＳＩチップ１５）が正常であるか不良である
かを判断するためのセルフテストプログラムと、セルフ
テストプログラムでのテストの結果不良箇所を特定する
ための救済解析プログラムと、そして救済解析の結果、
不良箇所を冗長回路へ切り替えるための情報を不揮発性
メモリに書き込むためのソフトリペアプログラムとから
構成されている。通常、これらのプログラムは、書き換
え不可能な不揮発性メモリに書き込まれている。しか
し、この書き換え不可能な不揮発性メモリをフラッシュ
メモリなどの電気的に書き換え可能な不揮発性メモリに
することで、セルフテストプログラム、救済解析プログ
ラムまたはソフトリペアプログラムの変更を容易に行う
ことができる。
スト用回路４（実施の形態４の場合には、ソフトリペア
用ＬＳＩチップ１２）は、メモリ３ａ、３ｂ（同じくメ
モリ専用ＬＳＩチップ１５）が正常であるか不良である
かを判断するためのセルフテストプログラムと、セルフ
テストプログラムでのテストの結果不良箇所を特定する
ための救済解析プログラムと、そして救済解析の結果、
不良箇所を冗長回路へ切り替えるための情報を不揮発性
メモリに書き込むためのソフトリペアプログラムとから
構成されている。通常、これらのプログラムは、書き換
え不可能な不揮発性メモリに書き込まれている。しか
し、この書き換え不可能な不揮発性メモリをフラッシュ
メモリなどの電気的に書き換え可能な不揮発性メモリに
することで、セルフテストプログラム、救済解析プログ
ラムまたはソフトリペアプログラムの変更を容易に行う
ことができる。
【００４４】また、上述した各実施の形態では、メモリ
３ａ、３ｂ（実施の形態４の場合には、メモリ専用ＬＳ
Ｉチップ１５）は救済用の冗長回路を内部に含んでいる
ものとして説明を行っているけれども、冗長回路をメモ
リ３ａ、３ｂ（同じく、メモリ専用ＬＳＩチップ１５）
から切り離して、メモリ３ａ、３ｂ（同じく、メモリ専
用ＬＳＩチップ１５）とは独立して設けることも可能で
ある。例えば、上述した実施の形態１から３において、
３ａをメモリ、３ｂを冗長回路用メモリとすることも可
能である。また、このときには切り離した冗長回路とメ
モリとを同じチップ上に形成してもよいし、それぞれ別
々のチップに形成してもよい。このようにすることで、
メモリの集積度を上げることができる。
３ａ、３ｂ（実施の形態４の場合には、メモリ専用ＬＳ
Ｉチップ１５）は救済用の冗長回路を内部に含んでいる
ものとして説明を行っているけれども、冗長回路をメモ
リ３ａ、３ｂ（同じく、メモリ専用ＬＳＩチップ１５）
から切り離して、メモリ３ａ、３ｂ（同じく、メモリ専
用ＬＳＩチップ１５）とは独立して設けることも可能で
ある。例えば、上述した実施の形態１から３において、
３ａをメモリ、３ｂを冗長回路用メモリとすることも可
能である。また、このときには切り離した冗長回路とメ
モリとを同じチップ上に形成してもよいし、それぞれ別
々のチップに形成してもよい。このようにすることで、
メモリの集積度を上げることができる。
【００４５】
【発明の効果】以上説明したように、この発明によれ
ば、第１のチップの不揮発性メモリは第２のチップのメ
モリの不良部分を冗長回路へと切り替える情報を格納
し、その情報に基づいてメモリの不良部分を冗長回路へ
切り替えることができるので、メモリのすべての不良部
分をソフト的に救済することができると同時に、救済不
良がなくなり歩留が向上するという効果を有する。ま
た、ソフト的な救済によって、従来技術のようなレーザ
光照射によるフューズの切断などのハード的な処理工程
をなくすことができる。
ば、第１のチップの不揮発性メモリは第２のチップのメ
モリの不良部分を冗長回路へと切り替える情報を格納
し、その情報に基づいてメモリの不良部分を冗長回路へ
切り替えることができるので、メモリのすべての不良部
分をソフト的に救済することができると同時に、救済不
良がなくなり歩留が向上するという効果を有する。ま
た、ソフト的な救済によって、従来技術のようなレーザ
光照射によるフューズの切断などのハード的な処理工程
をなくすことができる。
【００４６】つぎの発明によれば、前記メモリを有する
第２のチップは、テストプログラム、救済解析プログラ
ムおよびソフトリペアプログラムを有する不揮発性メモ
リを備えたメモリテスト用回路を有するので、半導体装
置自身でセルフテストを実行し、メモリの不良部分を救
済することができる。そして、メモリのすべての不良部
分をソフト的に救済することができると同時に、救済不
良がなくなり歩留が向上するという効果を有する。ま
た、ソフト的な救済によって、従来技術のようなレーザ
光照射によるフューズの切断などのハード的な処理工程
をなくすことができる。
第２のチップは、テストプログラム、救済解析プログラ
ムおよびソフトリペアプログラムを有する不揮発性メモ
リを備えたメモリテスト用回路を有するので、半導体装
置自身でセルフテストを実行し、メモリの不良部分を救
済することができる。そして、メモリのすべての不良部
分をソフト的に救済することができると同時に、救済不
良がなくなり歩留が向上するという効果を有する。ま
た、ソフト的な救済によって、従来技術のようなレーザ
光照射によるフューズの切断などのハード的な処理工程
をなくすことができる。
【００４７】つぎの発明によれば、テストプログラム、
救済解析プログラムおよびソフトリペアプログラムを有
する不揮発性メモリを備えたメモリテスト用回路を有す
る第３のチップをさらに前記基板上に備えたので、メモ
リテスト用回路が不良であっても、従来の半導体装置の
ようにチップ全体を廃棄することなく、メモリテスト用
回路すなわち第３のチップのみを廃棄するだけでよい。
また、メモリの面積が小さくなるので歩留が向上すると
共に、同一ウエハでの作製できるチップ数が多くなり製
造コストを削減することができるという効果を有する。
さらに、それぞれの部品を別々のチップに形成するの
で、安価なプロセスで作製することができる。
救済解析プログラムおよびソフトリペアプログラムを有
する不揮発性メモリを備えたメモリテスト用回路を有す
る第３のチップをさらに前記基板上に備えたので、メモ
リテスト用回路が不良であっても、従来の半導体装置の
ようにチップ全体を廃棄することなく、メモリテスト用
回路すなわち第３のチップのみを廃棄するだけでよい。
また、メモリの面積が小さくなるので歩留が向上すると
共に、同一ウエハでの作製できるチップ数が多くなり製
造コストを削減することができるという効果を有する。
さらに、それぞれの部品を別々のチップに形成するの
で、安価なプロセスで作製することができる。
【００４８】つぎの発明によれば、メモリテスト用回路
内の不揮発性メモリを、書き換え可能としたので、メモ
リが正常であるか不良であるかを判断するためのセルフ
テストプログラム、不良箇所を特定するための救済解析
プログラム、そして不良箇所を冗長回路に切り替える情
報を不揮発性メモリに書き込むためのソフトリペアプロ
グラムを容易に書き換えることが可能となる。例えば、
より良いセルフテストプログラム、救済解析プログラム
またはソフトリペアプログラムの改良または開発によっ
ても、半導体装置全体を廃棄することなく、書き換え可
能な不揮発性メモリ中のプログラムを書き換えるだけで
よいので、資源を有効に利用することが可能となる。ま
た、既に作製された半導体装置に対しても、プログラム
の書き換えを行うことができる。
内の不揮発性メモリを、書き換え可能としたので、メモ
リが正常であるか不良であるかを判断するためのセルフ
テストプログラム、不良箇所を特定するための救済解析
プログラム、そして不良箇所を冗長回路に切り替える情
報を不揮発性メモリに書き込むためのソフトリペアプロ
グラムを容易に書き換えることが可能となる。例えば、
より良いセルフテストプログラム、救済解析プログラム
またはソフトリペアプログラムの改良または開発によっ
ても、半導体装置全体を廃棄することなく、書き換え可
能な不揮発性メモリ中のプログラムを書き換えるだけで
よいので、資源を有効に利用することが可能となる。ま
た、既に作製された半導体装置に対しても、プログラム
の書き換えを行うことができる。
【００４９】つぎの発明によれば、第１のチップの不揮
発性メモリは第２のチップのメモリの不良部分を第３の
チップの冗長回路へと切り替える情報を格納し、その情
報に基づいてメモリの不良部分を冗長回路へ切り替える
ことができるので、第２のチップのメモリのすべての不
良部分をソフト的に救済することができると同時に、救
済不良がなくなり歩留が向上するという効果を有する。
また、ソフト的な救済によって、従来技術のようなレー
ザ光照射によるフューズの切断などのハード的な処理工
程をなくすことができる。また、冗長回路を有する第３
のチップを、メモリを有する第２のチップとは別に形成
したので、メモリの集積度を上げることができる。
発性メモリは第２のチップのメモリの不良部分を第３の
チップの冗長回路へと切り替える情報を格納し、その情
報に基づいてメモリの不良部分を冗長回路へ切り替える
ことができるので、第２のチップのメモリのすべての不
良部分をソフト的に救済することができると同時に、救
済不良がなくなり歩留が向上するという効果を有する。
また、ソフト的な救済によって、従来技術のようなレー
ザ光照射によるフューズの切断などのハード的な処理工
程をなくすことができる。また、冗長回路を有する第３
のチップを、メモリを有する第２のチップとは別に形成
したので、メモリの集積度を上げることができる。
【００５０】つぎの発明によれば、前記メモリを有する
第２のチップは、テストプログラム、救済解析プログラ
ムおよびソフトリペアプログラムを有する不揮発性メモ
リを備えたメモリテスト用回路を有するので、半導体装
置自身でセルフテストを実行し、メモリの不良部分を救
済することができる。そして、メモリのすべての不良部
分をソフト的に救済することができると同時に、救済不
良がなくなり歩留が向上するという効果を有する。ま
た、ソフト的な救済によって、従来技術のようなレーザ
光照射によるフューズの切断などのハード的な処理工程
をなくすことができる。さらに、冗長回路を有する第３
のチップを、メモリを有する第２のチップとは別に形成
したので、メモリの集積度を上げることができる。
第２のチップは、テストプログラム、救済解析プログラ
ムおよびソフトリペアプログラムを有する不揮発性メモ
リを備えたメモリテスト用回路を有するので、半導体装
置自身でセルフテストを実行し、メモリの不良部分を救
済することができる。そして、メモリのすべての不良部
分をソフト的に救済することができると同時に、救済不
良がなくなり歩留が向上するという効果を有する。ま
た、ソフト的な救済によって、従来技術のようなレーザ
光照射によるフューズの切断などのハード的な処理工程
をなくすことができる。さらに、冗長回路を有する第３
のチップを、メモリを有する第２のチップとは別に形成
したので、メモリの集積度を上げることができる。
【００５１】つぎの発明によれば、テストプログラム、
救済解析プログラムおよびソフトリペアプログラムを有
する不揮発性メモリを備えたメモリテスト用回路を有す
る第４のチップをさらに前記基板上に備えたので、メモ
リテスト用回路が不良であっても、従来の半導体装置の
ようにチップ全体を廃棄することなく、メモリテスト用
回路すなわち第４のチップのみを廃棄するだけでよい。
また、メモリの面積が小さくなるので歩留が向上すると
共に、同一ウエハでの作製できるチップ数が多くなり製
造コストを削減することができると同時に、それぞれの
部品を別々のチップに形成するので、安価なプロセスで
作製することができる。さらに、冗長回路を有する第３
のチップを、メモリを有する第２のチップとは別に形成
したので、メモリの集積度を上げることができる。
救済解析プログラムおよびソフトリペアプログラムを有
する不揮発性メモリを備えたメモリテスト用回路を有す
る第４のチップをさらに前記基板上に備えたので、メモ
リテスト用回路が不良であっても、従来の半導体装置の
ようにチップ全体を廃棄することなく、メモリテスト用
回路すなわち第４のチップのみを廃棄するだけでよい。
また、メモリの面積が小さくなるので歩留が向上すると
共に、同一ウエハでの作製できるチップ数が多くなり製
造コストを削減することができると同時に、それぞれの
部品を別々のチップに形成するので、安価なプロセスで
作製することができる。さらに、冗長回路を有する第３
のチップを、メモリを有する第２のチップとは別に形成
したので、メモリの集積度を上げることができる。
【００５２】つぎの発明によれば、メモリテスト用回路
内の不揮発性メモリを、書き換え可能としたので、メモ
リが正常であるか不良であるかを判断するためのセルフ
テストプログラム、不良箇所を特定するための救済解析
プログラム、そして不良箇所を冗長回路に切り替える情
報を不揮発性メモリに書き込むためのソフトリペアプロ
グラムを容易に書き換えることが可能となる。例えば、
より良いセルフテストプログラム、救済解析プログラム
またはソフトリペアプログラムの改良または開発によっ
ても、半導体装置全体を廃棄することなく、書き換え可
能な不揮発性メモリ中のプログラムを書き換えるだけで
よいので、資源を有効に利用することが可能となる。ま
た、既に作製された半導体装置に対しても、プログラム
の書き換えを行うことができる。さらに、冗長回路を有
する第３のチップを、メモリを有する第２のチップとは
別に形成したので、メモリの集積度を上げることができ
る。
内の不揮発性メモリを、書き換え可能としたので、メモ
リが正常であるか不良であるかを判断するためのセルフ
テストプログラム、不良箇所を特定するための救済解析
プログラム、そして不良箇所を冗長回路に切り替える情
報を不揮発性メモリに書き込むためのソフトリペアプロ
グラムを容易に書き換えることが可能となる。例えば、
より良いセルフテストプログラム、救済解析プログラム
またはソフトリペアプログラムの改良または開発によっ
ても、半導体装置全体を廃棄することなく、書き換え可
能な不揮発性メモリ中のプログラムを書き換えるだけで
よいので、資源を有効に利用することが可能となる。ま
た、既に作製された半導体装置に対しても、プログラム
の書き換えを行うことができる。さらに、冗長回路を有
する第３のチップを、メモリを有する第２のチップとは
別に形成したので、メモリの集積度を上げることができ
る。
【００５３】つぎの発明によれば、各チップを互いに積
層して基板上に備えたので、基板の面積を小さくするこ
とができ、半導体装置の構成全体を小型化することがで
きる。
層して基板上に備えたので、基板の面積を小さくするこ
とができ、半導体装置の構成全体を小型化することがで
きる。
【図１】 この発明による半導体装置の実施の形態１を
示す模式図である。
示す模式図である。
【図２】 この発明による半導体装置の実施の形態２を
示す模式図である。
示す模式図である。
【図３】 この発明による半導体装置の実施の形態３を
示す模式図である。
示す模式図である。
【図４】 この発明による半導体装置の実施の形態４を
示す図であり、（Ａ）は側面図を、（Ｂ）は平面図を示
している。
示す図であり、（Ａ）は側面図を、（Ｂ）は平面図を示
している。
【図５】 半導体装置の従来例を示す模式図である。
１ 半導体装置、２ 一般ロジック用回路、３ａ，３ｂ
メモリ、４ メモリテスト用回路、５ フューズ、６
電気的に書き換え可能な不揮発性メモリ、１１ 製品
ＬＳＩチップ、１２ ソフトリペア用ＬＳＩチップ、１
３ 一般ロジックＬＳＩチップ、１４ メモリＬＳＩチ
ップ、１５ メモリ専用ＬＳＩチップ、１６ メモリテ
スト用ＬＳＩチップ、２１ 基板。
メモリ、４ メモリテスト用回路、５ フューズ、６
電気的に書き換え可能な不揮発性メモリ、１１ 製品
ＬＳＩチップ、１２ ソフトリペア用ＬＳＩチップ、１
３ 一般ロジックＬＳＩチップ、１４ メモリＬＳＩチ
ップ、１５ メモリ専用ＬＳＩチップ、１６ メモリテ
スト用ＬＳＩチップ、２１ 基板。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｂ
Claims (9)
- 【請求項１】 電気的に書き換え可能な不揮発性メモリ
を有する第１のチップと、 救済用の冗長回路を内蔵するメモリを有する第２のチッ
プと、 を基板上に備える半導体装置であって、 前記第１のチップの不揮発性メモリに、前記メモリの不
良部分を前記冗長回路へと切り替える情報を格納し、そ
の情報に基づいて前記メモリの不良部分を前記冗長回路
へ切り替えることを特徴とする半導体装置。 - 【請求項２】 前記第２のチップは、前記メモリの不良
をテストするためのテストプログラムと、当該テストプ
ログラムによって検出された不良部分を特定し、当該不
良部分と前記冗長回路との切り替え位置を決定する救済
解析プログラムと、当該救済解析プログラムによって特
定された前記不良部分を前記冗長回路へと切り替える情
報を書き込むソフトリペアプログラムとが記憶された不
揮発性メモリを有するメモリテスト用回路をさらに備え
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記メモリの不良をテストするためのテ
ストプログラムと、当該テストプログラムによって検出
された不良部分を特定し、当該不良部分と前記冗長回路
との切り替え位置を決定する救済解析プログラムと、当
該救済解析プログラムによって特定された前記不良部分
を前記冗長回路へと切り替える情報を書き込むソフトリ
ペアプログラムとが記憶された不揮発性メモリを有する
メモリテスト用回路を含む第３のチップをさらに前記基
板上に備えることを特徴とする請求項１に記載の半導体
装置。 - 【請求項４】 前記メモリテスト用回路内の前記不揮発
性メモリは、書き換え可能であることを特徴とする請求
項２または３に記載の半導体装置。 - 【請求項５】 電気的に書き換え可能な不揮発性メモリ
を有する第１のチップと、 メモリを有する第２のチップと、 救済用の冗長回路を有する第３のチップと、を基板上に
備える半導体装置であって、 前記第１のチップの不揮発性メモリに、前記第２のチッ
プのメモリの不良部分を前記第３のチップの冗長回路へ
と切り替える情報を格納し、その情報に基づいて前記第
２のチップのメモリの不良部分を前記第３のチップの冗
長回路へ切り替えることを特徴とする半導体装置。 - 【請求項６】 前記第２のチップは、前記メモリの不良
をテストするためのテストプログラムと、当該テストプ
ログラムによって検出された不良部分を特定し、当該不
良部分と前記冗長回路との切り替え位置を決定する救済
解析プログラムと、当該救済解析プログラムによって特
定された前記不良部分を前記冗長回路へと切り替える情
報を書き込むソフトリペアプログラムとが記憶された不
揮発性メモリを有するメモリテスト用回路をさらに備え
ることを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記メモリの不良をテストするためのテ
ストプログラムと、当該テストプログラムによって検出
された不良部分を特定し、当該不良部分と前記冗長回路
との切り替え位置を決定する救済解析プログラムと、当
該救済解析プログラムによって特定された前記不良部分
を前記冗長回路へと切り替える情報を書き込むソフトリ
ペアプログラムとが記憶された不揮発性メモリを有する
メモリテスト用回路を含む第４のチップをさらに前記基
板上に備えることを特徴とする請求項５に記載の半導体
装置。 - 【請求項８】 前記メモリテスト用回路内の前記不揮発
性メモリは、書き換え可能であることを特徴とする請求
項６または７に記載の半導体装置。 - 【請求項９】 前記各チップを互いに積層して前記基板
上に備えることを特徴とする請求項１〜８のいずれか一
つに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001249205A JP2003059286A (ja) | 2001-08-20 | 2001-08-20 | 半導体装置 |
| US10/043,208 US20030037277A1 (en) | 2001-08-20 | 2002-01-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001249205A JP2003059286A (ja) | 2001-08-20 | 2001-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003059286A true JP2003059286A (ja) | 2003-02-28 |
Family
ID=19078247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001249205A Pending JP2003059286A (ja) | 2001-08-20 | 2001-08-20 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030037277A1 (ja) |
| JP (1) | JP2003059286A (ja) |
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| KR20150092451A (ko) * | 2014-02-05 | 2015-08-13 | 삼성전자주식회사 | 반도체 메모리 장치 |
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| US9678332B2 (en) | 2007-11-06 | 2017-06-13 | Nikon Corporation | Illumination apparatus, illumination method, exposure apparatus, and device manufacturing method |
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| JP2004158098A (ja) * | 2002-11-06 | 2004-06-03 | Renesas Technology Corp | システム・イン・パッケージ型半導体装置 |
| US7155637B2 (en) * | 2003-01-31 | 2006-12-26 | Texas Instruments Incorporated | Method and apparatus for testing embedded memory on devices with multiple processor cores |
| JP4284154B2 (ja) * | 2003-10-30 | 2009-06-24 | 株式会社東芝 | マルチチップパッケージ型メモリシステム |
| US7424659B2 (en) * | 2003-10-31 | 2008-09-09 | Sandisk Il Ltd. | System-in-package and method of testing thereof |
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| JP2008140530A (ja) * | 2006-12-05 | 2008-06-19 | Toshiba Corp | 半導体装置およびそのテスト方法 |
| US11682465B2 (en) * | 2021-09-30 | 2023-06-20 | Ati Technologies Ulc | Reliable through-silicon vias |
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| US6550023B1 (en) * | 1998-10-19 | 2003-04-15 | Hewlett Packard Development Company, L.P. | On-the-fly memory testing and automatic generation of bitmaps |
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-
2001
- 2001-08-20 JP JP2001249205A patent/JP2003059286A/ja active Pending
-
2002
- 2002-01-14 US US10/043,208 patent/US20030037277A1/en not_active Abandoned
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| US9341954B2 (en) | 2007-10-24 | 2016-05-17 | Nikon Corporation | Optical unit, illumination optical apparatus, exposure apparatus, and device manufacturing method |
| US9857599B2 (en) | 2007-10-24 | 2018-01-02 | Nikon Corporation | Optical unit, illumination optical apparatus, exposure apparatus, and device manufacturing method |
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| KR102088343B1 (ko) * | 2014-02-05 | 2020-03-12 | 삼성전자주식회사 | 반도체 메모리 장치 |
Also Published As
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|---|---|
| US20030037277A1 (en) | 2003-02-20 |
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