JP2003058112A - 画像表示装置、表示信号供給装置および画像表示素子への表示信号供給方法 - Google Patents
画像表示装置、表示信号供給装置および画像表示素子への表示信号供給方法Info
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 隣接する2つ以上の画素に1本の表示信号線
から時分割で電位を与えるアクティブ・マトリックス方
式の表示装置に適した、表示信号の供給方法を提供す
る。 【解決手段】 信号制御回路5は、入力メモリ・コント
ローラ51と、第1の記憶装置としてのFIFO−A5
2と、第2の記憶装置としてのFIFO−Β53と、出
力メモリ・コントローラ54と、XYタイミング発生器
55とを備えている。FIFO−Α52およびFIFO
−Α52より記憶容量の大きいFIFO−Β53は、先
入れ先出し機能を有するメモリである。第1水平周期内
に外部から入力されたビデオ・データAおよびビデオ・
データBについて、FIFO−A52に記憶されたビデ
オ・データAを、FIFO−B53に記憶されたビデオ
・データBに優先して出力させる。
から時分割で電位を与えるアクティブ・マトリックス方
式の表示装置に適した、表示信号の供給方法を提供す
る。 【解決手段】 信号制御回路5は、入力メモリ・コント
ローラ51と、第1の記憶装置としてのFIFO−A5
2と、第2の記憶装置としてのFIFO−Β53と、出
力メモリ・コントローラ54と、XYタイミング発生器
55とを備えている。FIFO−Α52およびFIFO
−Α52より記憶容量の大きいFIFO−Β53は、先
入れ先出し機能を有するメモリである。第1水平周期内
に外部から入力されたビデオ・データAおよびビデオ・
データBについて、FIFO−A52に記憶されたビデ
オ・データAを、FIFO−B53に記憶されたビデオ
・データBに優先して出力させる。
Description
【0001】
【発明の属する技術分野】本発明は画像表示装置、特に
液晶表示装置の高精細化に寄与する技術に関するもので
ある。
液晶表示装置の高精細化に寄与する技術に関するもので
ある。
【0002】
【従来の技術】CRTディスプレイにおいて進歩の遅か
ったディスプレイの高解像度化は、液晶をはじめとする
新たな技術の導入とともに飛躍的な進歩を遂げようとし
ている。つまり、液晶表示装置は微細加工を施すことに
よりCRTディスプレイに比べて高精細化が比較的容易
である。液晶表示装置として、スイッチング素子として
のTFT(Thin Film Transistor、薄膜トランジスタ)
を用いたアクティブ・マトリックス方式の液晶表示装置
が知られている。このアクティブ・マトリックス方式の
液晶表示装置は、走査信号線と表示信号線とをマトリッ
クス状に配設し、その交点に薄膜トランジスタが配設さ
れたTFTアレイ基板と、その基板と所定の間隙を隔て
て配置されるカラーフィルタ基板との間に液晶材料を封
入し、この液晶材料に与える電圧を薄膜トランジスタに
より制御して、液晶の電気光学的効果を利用して表示を
可能としている。
ったディスプレイの高解像度化は、液晶をはじめとする
新たな技術の導入とともに飛躍的な進歩を遂げようとし
ている。つまり、液晶表示装置は微細加工を施すことに
よりCRTディスプレイに比べて高精細化が比較的容易
である。液晶表示装置として、スイッチング素子として
のTFT(Thin Film Transistor、薄膜トランジスタ)
を用いたアクティブ・マトリックス方式の液晶表示装置
が知られている。このアクティブ・マトリックス方式の
液晶表示装置は、走査信号線と表示信号線とをマトリッ
クス状に配設し、その交点に薄膜トランジスタが配設さ
れたTFTアレイ基板と、その基板と所定の間隙を隔て
て配置されるカラーフィルタ基板との間に液晶材料を封
入し、この液晶材料に与える電圧を薄膜トランジスタに
より制御して、液晶の電気光学的効果を利用して表示を
可能としている。
【0003】アクティブ・マトリックス方式の液晶表示
装置の高精細化に伴う画素数の増大につれて以下のよう
な問題が提起されている。すなわち、画素数の増大に伴
う表示信号線および走査信号線の数量が非常に多くな
り、駆動ICの数も膨大となり、コストの上昇を招いて
いる。また、駆動ICとTFTアレイ基板における接続
のための電極ピッチが狭くなり、接続が困難になるとと
もに接続作業の歩留まりを低下させる。この問題を同時
に解決するために、隣接する2つ以上の画素に1本の表
示信号線から時分割で電位を与えることで、必要な駆動
ICの数を減らし、接続端子のピッチを大きくする提案
がこれまで数多くなされている。例えば、特開平6−1
38851号公報、特開平6−148680号公報、特
開平11−2837号公報、特開平5−265045号
公報、特開平5−188395号公報、特開平5−30
3114号公報である。
装置の高精細化に伴う画素数の増大につれて以下のよう
な問題が提起されている。すなわち、画素数の増大に伴
う表示信号線および走査信号線の数量が非常に多くな
り、駆動ICの数も膨大となり、コストの上昇を招いて
いる。また、駆動ICとTFTアレイ基板における接続
のための電極ピッチが狭くなり、接続が困難になるとと
もに接続作業の歩留まりを低下させる。この問題を同時
に解決するために、隣接する2つ以上の画素に1本の表
示信号線から時分割で電位を与えることで、必要な駆動
ICの数を減らし、接続端子のピッチを大きくする提案
がこれまで数多くなされている。例えば、特開平6−1
38851号公報、特開平6−148680号公報、特
開平11−2837号公報、特開平5−265045号
公報、特開平5−188395号公報、特開平5−30
3114号公報である。
【0004】
【発明が解決しようとする課題】以上のように、アクテ
ィブ・マトリックス方式の液晶表示装置の高精細化に対
応する回路構造が種々提案されている。本発明は、この
ような回路構造を有する画像表示素子に適した、表示信
号の供給方法を提供することを課題とする。また、本発
明は、この表示信号の供給方法を実行するための表示信
号供給装置、この表示信号の供給方法を具備する画像表
示装置の提供を課題とする。
ィブ・マトリックス方式の液晶表示装置の高精細化に対
応する回路構造が種々提案されている。本発明は、この
ような回路構造を有する画像表示素子に適した、表示信
号の供給方法を提供することを課題とする。また、本発
明は、この表示信号の供給方法を実行するための表示信
号供給装置、この表示信号の供給方法を具備する画像表
示装置の提供を課題とする。
【0005】
【課題を解決するための手段】本発明は、表示信号を供
給するための複数の表示信号線と、共通する表示信号線
から表示信号が供給される第1の画素電極および第2の
画素電極と、前記第1の画素電極および前記第2の画素
電極に対して走査信号を供給するための走査信号線と、
外部から入力された、前記第1の画素電極に対応する第
1の信号および前記第2の画素電極に対応する第2の信
号に基づき前記表示信号を生成し、かつ前記表示信号線
に供給する信号処理手段と、を備え、前記信号処理手段
は、前記第1の信号を記憶する第1の記憶領域と、前記
第2の信号を記憶し、かつ前記第1の記憶領域よりも記
憶容量の大きい第2の記憶領域と、前記第1の信号を前
記第1の記憶領域に、前記第2の信号を前記第2の記憶
領域に割り振る割り振り手段と、前記第1の記憶領域に
記憶された前記第1の信号または前記第2の記憶領域に
記憶された前記第2の信号を選択して出力させる出力選
択手段と、を備えたことを特徴とする画像表示装置によ
り前記課題を解決する。
給するための複数の表示信号線と、共通する表示信号線
から表示信号が供給される第1の画素電極および第2の
画素電極と、前記第1の画素電極および前記第2の画素
電極に対して走査信号を供給するための走査信号線と、
外部から入力された、前記第1の画素電極に対応する第
1の信号および前記第2の画素電極に対応する第2の信
号に基づき前記表示信号を生成し、かつ前記表示信号線
に供給する信号処理手段と、を備え、前記信号処理手段
は、前記第1の信号を記憶する第1の記憶領域と、前記
第2の信号を記憶し、かつ前記第1の記憶領域よりも記
憶容量の大きい第2の記憶領域と、前記第1の信号を前
記第1の記憶領域に、前記第2の信号を前記第2の記憶
領域に割り振る割り振り手段と、前記第1の記憶領域に
記憶された前記第1の信号または前記第2の記憶領域に
記憶された前記第2の信号を選択して出力させる出力選
択手段と、を備えたことを特徴とする画像表示装置によ
り前記課題を解決する。
【0006】以上の本発明の画像表示装置は、第1の信
号を記憶する第1の記憶領域と、第2の信号を記憶し、
かつ前記第1の記憶領域よりもデータ記憶量の大きい第
2の記憶領域と、を備えている。割り振り手段により第
1の記憶領域および第2の記憶領域に各々記憶された第
1の信号および第2の信号のうち、記憶容量の相対的に
小さい第1の記憶領域に記憶された第1の信号を、出力
選択手段の指示により先行して出力する。この出力が終
了した後に、記憶容量の相対的に大きい第2の記憶領域
に記憶された第2の信号を出力する。つまり、第1の画
素電極に入力されるべき第1の信号および第2の画素電
極に入力されるべき第2の信号が連続して供給される。
ここで、第1の信号を出力選択手段の指示により先行し
て出力するため、第1の記憶領域は、第2の記憶領域よ
りも記憶容量が小さくて済む。つまり、本発明によれ
ば、表示信号を記憶する手段の容量を小さくすることが
できる。また、本発明の画像表示装置は、共通する表示
信号線から、第1の画素電極および第2の画素電極とい
う2つの画素電極に対して表示信号が供給される構造を
有しているから、表示信号線の数を1行に配置される画
素数の1/2以下に低減することができる。
号を記憶する第1の記憶領域と、第2の信号を記憶し、
かつ前記第1の記憶領域よりもデータ記憶量の大きい第
2の記憶領域と、を備えている。割り振り手段により第
1の記憶領域および第2の記憶領域に各々記憶された第
1の信号および第2の信号のうち、記憶容量の相対的に
小さい第1の記憶領域に記憶された第1の信号を、出力
選択手段の指示により先行して出力する。この出力が終
了した後に、記憶容量の相対的に大きい第2の記憶領域
に記憶された第2の信号を出力する。つまり、第1の画
素電極に入力されるべき第1の信号および第2の画素電
極に入力されるべき第2の信号が連続して供給される。
ここで、第1の信号を出力選択手段の指示により先行し
て出力するため、第1の記憶領域は、第2の記憶領域よ
りも記憶容量が小さくて済む。つまり、本発明によれ
ば、表示信号を記憶する手段の容量を小さくすることが
できる。また、本発明の画像表示装置は、共通する表示
信号線から、第1の画素電極および第2の画素電極とい
う2つの画素電極に対して表示信号が供給される構造を
有しているから、表示信号線の数を1行に配置される画
素数の1/2以下に低減することができる。
【0007】本発明の画像表示装置において、前記出力
選択手段は、同一の水平周期内に外部から入力された前
記第1の信号および前記第2の信号について、前記第1
の記憶領域に記憶された前記第1の信号を、前記第2の
記憶領域に記憶された前記第2の信号に優先して出力さ
せることができる。本発明の画像表示装置において、前
記信号処理手段は、所定の第1の水平周期内において、
前記第1の記憶領域に前記第1の信号を記憶し、かつ前
記第2の記憶領域に前記第2の信号を記憶し、前記第1
の記憶領域に記憶された前記第1の信号を前記第1の水
平周期内に出力するように制御することができる。ま
た、本発明の画像表示装置において、前記信号処理手段
は、前記第1の水平周期に続く第2の水平周期内におい
て、前記第1の水平周期内に前記第2の記憶領域に記憶
された前記第2の信号の出力が完了するように制御する
ことができる。
選択手段は、同一の水平周期内に外部から入力された前
記第1の信号および前記第2の信号について、前記第1
の記憶領域に記憶された前記第1の信号を、前記第2の
記憶領域に記憶された前記第2の信号に優先して出力さ
せることができる。本発明の画像表示装置において、前
記信号処理手段は、所定の第1の水平周期内において、
前記第1の記憶領域に前記第1の信号を記憶し、かつ前
記第2の記憶領域に前記第2の信号を記憶し、前記第1
の記憶領域に記憶された前記第1の信号を前記第1の水
平周期内に出力するように制御することができる。ま
た、本発明の画像表示装置において、前記信号処理手段
は、前記第1の水平周期に続く第2の水平周期内におい
て、前記第1の水平周期内に前記第2の記憶領域に記憶
された前記第2の信号の出力が完了するように制御する
ことができる。
【0008】また本発明の画像表示装置において、前記
信号処理手段は、前記第1の記憶領域からの前記第1の
信号の出力および前記第2の記憶領域からの前記第2の
信号の出力を、1水平周期内で完了するように制御する
ことができる。さらに本発明の画像表示装置において、
前記第1の記憶領域および前記第2の記憶領域は、デー
タ入力および出力について、先入れ先出し機能を備えて
いることが望ましい。また、前記第1の記憶領域および
/または前記第2の記憶領域は、複数の記憶手段から構
成することができる。つまり、前記第1の記憶領域およ
び前記第2の記憶領域は、単一の構造を有する場合に限
定されない。さらに、第1の記憶領域および第2の記憶
領域を論理的に構成し、物理的には1系統の論理記憶装
置として構成することもできる。
信号処理手段は、前記第1の記憶領域からの前記第1の
信号の出力および前記第2の記憶領域からの前記第2の
信号の出力を、1水平周期内で完了するように制御する
ことができる。さらに本発明の画像表示装置において、
前記第1の記憶領域および前記第2の記憶領域は、デー
タ入力および出力について、先入れ先出し機能を備えて
いることが望ましい。また、前記第1の記憶領域および
/または前記第2の記憶領域は、複数の記憶手段から構
成することができる。つまり、前記第1の記憶領域およ
び前記第2の記憶領域は、単一の構造を有する場合に限
定されない。さらに、第1の記憶領域および第2の記憶
領域を論理的に構成し、物理的には1系統の論理記憶装
置として構成することもできる。
【0009】また本発明は、以下の新規な画像表示装置
によっても前記課題を解決することができる。すなわち
本発明の画像表示装置は、複数の画素をマトリックス状
に配列し、かつ各画素に対して表示信号を供給する表示
信号線と走査信号を供給する走査信号線とを設けた画像
表示素子と、外部から入力された信号に基づいて前記表
示信号を生成しかつ前記表示信号線に向けて供給する信
号処理手段と、を備えた画像表示装置であって、前記画
像表示素子は、同一の行に存在する第1の画素電極およ
び第2の画素電極が、共通する前記表示信号線に接続さ
れ、前記信号処理手段は、前記第1の画素電極に入力さ
れるべき第1の表示信号を、前記第1の表示信号に関す
る1/2水平周期に対応する量を記憶する第1の記憶領
域と、前記第2の画素電極に入力されるべき第2の表示
信号を、前記第2の表示信号に関する1水平周期に対応
する量を記憶する容量を有する第2の記憶領域と、を備
えることを特徴とする。
によっても前記課題を解決することができる。すなわち
本発明の画像表示装置は、複数の画素をマトリックス状
に配列し、かつ各画素に対して表示信号を供給する表示
信号線と走査信号を供給する走査信号線とを設けた画像
表示素子と、外部から入力された信号に基づいて前記表
示信号を生成しかつ前記表示信号線に向けて供給する信
号処理手段と、を備えた画像表示装置であって、前記画
像表示素子は、同一の行に存在する第1の画素電極およ
び第2の画素電極が、共通する前記表示信号線に接続さ
れ、前記信号処理手段は、前記第1の画素電極に入力さ
れるべき第1の表示信号を、前記第1の表示信号に関す
る1/2水平周期に対応する量を記憶する第1の記憶領
域と、前記第2の画素電極に入力されるべき第2の表示
信号を、前記第2の表示信号に関する1水平周期に対応
する量を記憶する容量を有する第2の記憶領域と、を備
えることを特徴とする。
【0010】本発明の画像表示装置は、第1の記憶領域
は1/2水平周期に対応する表示信号を記憶する容量を
備え、また第2の記憶領域は1水平周期に対応する表示
信号を記憶する容量を備えている。つまり、第1の記憶
領域および第2の記憶領域の記憶容量は、各々1水平周
期に対応する表示信号を記憶する容量を備える必要があ
るのに対して、一方が1/2水平周期に対応する表示信
号を記憶する容量で足りる。これは、前記信号処理手段
が以下のように制御するからである。つまり、所定の水
平周期間内に第1の表示信号が入力され、第1の記憶領
域が、第1の表示信号を前記第1の表示信号に関する1
/2水平周期に対応する量だけ記憶すると、記憶した順
に第1の表示信号を出力するように制御するからであ
る。第2の表示信号については、所定の水平周期間内に
第2の表示信号が入力され、第2の記憶領域が、第2の
表示信号を前記第2の表示信号に関する1水平周期に対
応する量だけ記憶した後に、記憶した順に第2の表示信
号を出力するように制御する。
は1/2水平周期に対応する表示信号を記憶する容量を
備え、また第2の記憶領域は1水平周期に対応する表示
信号を記憶する容量を備えている。つまり、第1の記憶
領域および第2の記憶領域の記憶容量は、各々1水平周
期に対応する表示信号を記憶する容量を備える必要があ
るのに対して、一方が1/2水平周期に対応する表示信
号を記憶する容量で足りる。これは、前記信号処理手段
が以下のように制御するからである。つまり、所定の水
平周期間内に第1の表示信号が入力され、第1の記憶領
域が、第1の表示信号を前記第1の表示信号に関する1
/2水平周期に対応する量だけ記憶すると、記憶した順
に第1の表示信号を出力するように制御するからであ
る。第2の表示信号については、所定の水平周期間内に
第2の表示信号が入力され、第2の記憶領域が、第2の
表示信号を前記第2の表示信号に関する1水平周期に対
応する量だけ記憶した後に、記憶した順に第2の表示信
号を出力するように制御する。
【0011】本発明の画像表示装置に適用される画像表
示素子は、以下のものが望ましい。つまり、本発明は、
表示信号を供給するための複数の表示信号線と、走査信
号を供給するための複数の走査信号線と、共通する表示
信号線から表示信号が供給される第1の画素電極および
第2の画素電極と、前記共通する表示信号線と前記第1
の画素電極との間に配設され、かつ前記表示信号の供給
を制御するゲート電極を備えた第1のスイッチング素子
と、前記第1のスイッチング素子の前記ゲート電極と所
定の走査信号線との間に配設される第2のスイッチング
素子と、前記所定の信号線に接続され、かつ前記第2の
画素電極への前記表示信号の供給を制御する第3のスイ
ッチング素子と、を備える画像表示素子を用いるのが望
ましい。
示素子は、以下のものが望ましい。つまり、本発明は、
表示信号を供給するための複数の表示信号線と、走査信
号を供給するための複数の走査信号線と、共通する表示
信号線から表示信号が供給される第1の画素電極および
第2の画素電極と、前記共通する表示信号線と前記第1
の画素電極との間に配設され、かつ前記表示信号の供給
を制御するゲート電極を備えた第1のスイッチング素子
と、前記第1のスイッチング素子の前記ゲート電極と所
定の走査信号線との間に配設される第2のスイッチング
素子と、前記所定の信号線に接続され、かつ前記第2の
画素電極への前記表示信号の供給を制御する第3のスイ
ッチング素子と、を備える画像表示素子を用いるのが望
ましい。
【0012】この画像表示素子は、第1の画素電極およ
び第2の画素電極に対して、共通する所定の信号線から
表示信号を供給することができる。したがって、M列の
画素が存在する場合に、信号線、つまりデータ・ドライ
バの数をM/2にすることができる。また、この画像表
示素子は、第1の画素電極と所定の走査信号線との間に
配設された第1のスイッチング素子のゲート電極と所定
の走査信号線との間に第2のスイッチング素子を配設す
る構成を採用した。つまり、第1の画素電極と所定の表
示信号線との間に2つのスイッチング素子を直列に配置
することがない。したがって、TFTに代表されるスイ
ッチング素子を大型化する必要がない。一方、第2の画
素電極には第3のスイッチング素子が接続されており、
この第3のスイッチング素子がオンになったときに信号
線からの表示信号を第2の画素電極に供給することがで
きる。なお、ここでは第1の画素電極および第2の画素
電極と2つの画素電極について述べた。しかし、以上の
本発明の趣旨は、3つ以上の画素電極が1本の信号線を
共有する形態にも適用することができる。本発明はもち
ろんこの形態をも包含している。
び第2の画素電極に対して、共通する所定の信号線から
表示信号を供給することができる。したがって、M列の
画素が存在する場合に、信号線、つまりデータ・ドライ
バの数をM/2にすることができる。また、この画像表
示素子は、第1の画素電極と所定の走査信号線との間に
配設された第1のスイッチング素子のゲート電極と所定
の走査信号線との間に第2のスイッチング素子を配設す
る構成を採用した。つまり、第1の画素電極と所定の表
示信号線との間に2つのスイッチング素子を直列に配置
することがない。したがって、TFTに代表されるスイ
ッチング素子を大型化する必要がない。一方、第2の画
素電極には第3のスイッチング素子が接続されており、
この第3のスイッチング素子がオンになったときに信号
線からの表示信号を第2の画素電極に供給することがで
きる。なお、ここでは第1の画素電極および第2の画素
電極と2つの画素電極について述べた。しかし、以上の
本発明の趣旨は、3つ以上の画素電極が1本の信号線を
共有する形態にも適用することができる。本発明はもち
ろんこの形態をも包含している。
【0013】また本発明は、n(nは正の整数)番目の
走査信号線とn+1番目の走査信号線との間に配設さ
れ、かつ所定の信号線からの表示信号が供給される第1
の画素電極および第2の画素電極と、前記n+1番目の
走査信号線およびn+m(mは0,1を除く整数)番目
の走査信号線がともに選択されている際に走査信号の通
過を許容する第1のスイッチング機構と、前記n+1番
目の走査信号線が選択されている際に前記第2の画素電
極に走査信号の通過を許容する第2のスイッチング機構
と、を備えた画像表示素子を用いることも望ましい。こ
の画像表示素子は、第1の画素電極および第2の画素電
極が、所定の信号線を共有して、その信号線から表示信
号が供給される。また本発明の画像表示素子は、第1の
画素電極に対してn+1番目の走査信号線およびn+m
(mは0,1を除く整数)番目の走査信号線がともに選
択されている際に走査信号が供給され、かつ第2の画素
電極に対してn+1番目の走査信号線が選択されている
際に走査信号が供給される。したがって、mを選択する
ことにより、第1の画素電極および第2の画素電極の駆
動に関与しない前段の走査信号線との間に蓄積容量を形
成することができる。
走査信号線とn+1番目の走査信号線との間に配設さ
れ、かつ所定の信号線からの表示信号が供給される第1
の画素電極および第2の画素電極と、前記n+1番目の
走査信号線およびn+m(mは0,1を除く整数)番目
の走査信号線がともに選択されている際に走査信号の通
過を許容する第1のスイッチング機構と、前記n+1番
目の走査信号線が選択されている際に前記第2の画素電
極に走査信号の通過を許容する第2のスイッチング機構
と、を備えた画像表示素子を用いることも望ましい。こ
の画像表示素子は、第1の画素電極および第2の画素電
極が、所定の信号線を共有して、その信号線から表示信
号が供給される。また本発明の画像表示素子は、第1の
画素電極に対してn+1番目の走査信号線およびn+m
(mは0,1を除く整数)番目の走査信号線がともに選
択されている際に走査信号が供給され、かつ第2の画素
電極に対してn+1番目の走査信号線が選択されている
際に走査信号が供給される。したがって、mを選択する
ことにより、第1の画素電極および第2の画素電極の駆
動に関与しない前段の走査信号線との間に蓄積容量を形
成することができる。
【0014】また、本発明は、アクティブ・マトリック
ス型の画像表示素子へ表示信号を供給するための以下の
新規な表示信号供給装置を提供する。すなわち本発明の
表示信号供給装置は、外部から入力された表示信号を、
第1の信号と第2の信号に振り分ける振り分け手段と、
前記振り分け手段により振り分けられた前記第1の信号
を記憶する第1の記憶領域と、前記振り分け手段により
振り分けられた前記第2の信号を記憶する第2の記憶領
域と、全ての前記第1の信号が前記第1の記憶領域に記
憶される前に先行して記憶された前記第1の信号を前記
第1の記憶領域から出力することを指示する信号出力手
段と、を備えたことを特徴とする。本発明の表示信号供
給装置は、前記信号出力手段は、前記第1の記憶領域か
ら所定量の第1の信号が出力された後に、前記第2の記
憶領域に記憶された前記第2の信号を前記第2の記憶領
域から出力すること指示することができる。そして、前
記振り分け手段は、外部から入力されたm画素分の表示
信号を、m/2画素分の第1の信号とm/2画素分の第
2の信号に振り分ける。また、前記信号出力手段は、前
記第1の記憶領域にm/4画素分の第1の信号が記憶さ
れると、先行して記憶された第1の信号を前記第1の記
憶領域から出力すること、および前記第1の記憶領域か
らm/2画素分の第1の信号が出力された後に、前記第
2の記憶領域に記憶された前記第2の信号を前記第2の
記憶領域から出力することを指示する。本発明の表示信
号供給装置は、第1の記憶領域にm/4画素分の第1の
信号が記憶されると、先行して記憶された第1の信号
を、記憶された順に前記第1の記憶領域から出力する。
したがって、第1の記憶領域は、m/2画素分の記憶容
量を持つ必要がない。
ス型の画像表示素子へ表示信号を供給するための以下の
新規な表示信号供給装置を提供する。すなわち本発明の
表示信号供給装置は、外部から入力された表示信号を、
第1の信号と第2の信号に振り分ける振り分け手段と、
前記振り分け手段により振り分けられた前記第1の信号
を記憶する第1の記憶領域と、前記振り分け手段により
振り分けられた前記第2の信号を記憶する第2の記憶領
域と、全ての前記第1の信号が前記第1の記憶領域に記
憶される前に先行して記憶された前記第1の信号を前記
第1の記憶領域から出力することを指示する信号出力手
段と、を備えたことを特徴とする。本発明の表示信号供
給装置は、前記信号出力手段は、前記第1の記憶領域か
ら所定量の第1の信号が出力された後に、前記第2の記
憶領域に記憶された前記第2の信号を前記第2の記憶領
域から出力すること指示することができる。そして、前
記振り分け手段は、外部から入力されたm画素分の表示
信号を、m/2画素分の第1の信号とm/2画素分の第
2の信号に振り分ける。また、前記信号出力手段は、前
記第1の記憶領域にm/4画素分の第1の信号が記憶さ
れると、先行して記憶された第1の信号を前記第1の記
憶領域から出力すること、および前記第1の記憶領域か
らm/2画素分の第1の信号が出力された後に、前記第
2の記憶領域に記憶された前記第2の信号を前記第2の
記憶領域から出力することを指示する。本発明の表示信
号供給装置は、第1の記憶領域にm/4画素分の第1の
信号が記憶されると、先行して記憶された第1の信号
を、記憶された順に前記第1の記憶領域から出力する。
したがって、第1の記憶領域は、m/2画素分の記憶容
量を持つ必要がない。
【0015】本発明の表示信号供給装置は、外部から表
示信号およびクロック信号を受けるとともに、表示信号
および制御信号を出力する信号制御回路と、前記信号制
御回路から出力される前記表示信号および前記制御信号
を受けるとともに、前記制御信号に基づいて前記表示信
号を前記画像表示素子に向けて供給するドライバと、を
備えることができる。その場合、前記第1の記憶領域お
よび前記第2の記憶領域は、前記信号制御回路内に設け
ることができるし、または前記ドライバに設けることも
できる。
示信号およびクロック信号を受けるとともに、表示信号
および制御信号を出力する信号制御回路と、前記信号制
御回路から出力される前記表示信号および前記制御信号
を受けるとともに、前記制御信号に基づいて前記表示信
号を前記画像表示素子に向けて供給するドライバと、を
備えることができる。その場合、前記第1の記憶領域お
よび前記第2の記憶領域は、前記信号制御回路内に設け
ることができるし、または前記ドライバに設けることも
できる。
【0016】本発明は以下の画像表示素子への表示信号
供給方法を提供する。すなわち、本発明は、表示信号を
供給する複数の表示信号線と、走査信号を供給する複数
の走査信号線と、隣接する前記走査信号線の間に配設さ
れ、かつ所定の表示信号線に接続された第1の画素電極
と、前記所定の表示信号線に接続された第2の画素電極
と、を備えた画像表示素子への表示信号供給方法であっ
て、m画素分の表示信号を受け、前記第1の画素電極に
対応する第1の表示信号をm/4画素分だけ蓄積した後
に、後続する前記第1の表示信号を蓄積しつつ、先行し
て蓄積された前記第1の表示信号を前記第1の画素電極
に向けて出力し、前記第1の表示信号の出力が終了した
後に、m/2画素分だけ蓄積された、前記第2の画素電
極に対応する第2の表示信号を、前記第2の画素電極に
向けて出力する、ことを特徴とする画像表示素子への表
示信号供給方法である。
供給方法を提供する。すなわち、本発明は、表示信号を
供給する複数の表示信号線と、走査信号を供給する複数
の走査信号線と、隣接する前記走査信号線の間に配設さ
れ、かつ所定の表示信号線に接続された第1の画素電極
と、前記所定の表示信号線に接続された第2の画素電極
と、を備えた画像表示素子への表示信号供給方法であっ
て、m画素分の表示信号を受け、前記第1の画素電極に
対応する第1の表示信号をm/4画素分だけ蓄積した後
に、後続する前記第1の表示信号を蓄積しつつ、先行し
て蓄積された前記第1の表示信号を前記第1の画素電極
に向けて出力し、前記第1の表示信号の出力が終了した
後に、m/2画素分だけ蓄積された、前記第2の画素電
極に対応する第2の表示信号を、前記第2の画素電極に
向けて出力する、ことを特徴とする画像表示素子への表
示信号供給方法である。
【0017】本発明の画像表示素子への表示信号供給方
法において、前記第1の表示信号および前記第2の表示
信号は、異なる領域に、かつ同時期から蓄積を開始する
ことができる。また、前記第1の表示信号の蓄積および
出力、ならびに前記第2の表示信号の蓄積は、1水平周
期内で行うことができる。
法において、前記第1の表示信号および前記第2の表示
信号は、異なる領域に、かつ同時期から蓄積を開始する
ことができる。また、前記第1の表示信号の蓄積および
出力、ならびに前記第2の表示信号の蓄積は、1水平周
期内で行うことができる。
【0018】
【発明の実施の形態】(第1の実施形態)以下、本発明
の画像表示装置を液晶表示装置に関する実施形態に基づ
き説明する。図1は本実施の形態にかかる画像表示素子
としてのアレイ基板1の主要構成を示す概略図、図2は
表示領域2の回路構成を示す図、図3〜図6は表示領域
2の動作を示す図、図7は走査信号のタイミングチャー
トである。また、図8は、表示信号のタイミングチャー
トである。本実施の形態にかかる液晶表示装置は、1つ
の共通する表示信号線を挟んで隣接する2つの画素が当
該表示信号線を共有することにより、表示信号線の本数
を半減するところに特徴を有している。また、本実施の
形態による液晶表示装置は、表示信号の供給を、後述す
る2つのFIFO−A52,FIFO−B53を用いて
行うところにも特徴がある。もちろん、液晶表示装置と
しては、表示領域2を構成し互いにアレイ基板1と対向
するカラーフィルタ基板、バックライトユニット等他の
要素も備える必要があるが、本発明の特徴部分ではない
ことからその説明は省略する。
の画像表示装置を液晶表示装置に関する実施形態に基づ
き説明する。図1は本実施の形態にかかる画像表示素子
としてのアレイ基板1の主要構成を示す概略図、図2は
表示領域2の回路構成を示す図、図3〜図6は表示領域
2の動作を示す図、図7は走査信号のタイミングチャー
トである。また、図8は、表示信号のタイミングチャー
トである。本実施の形態にかかる液晶表示装置は、1つ
の共通する表示信号線を挟んで隣接する2つの画素が当
該表示信号線を共有することにより、表示信号線の本数
を半減するところに特徴を有している。また、本実施の
形態による液晶表示装置は、表示信号の供給を、後述す
る2つのFIFO−A52,FIFO−B53を用いて
行うところにも特徴がある。もちろん、液晶表示装置と
しては、表示領域2を構成し互いにアレイ基板1と対向
するカラーフィルタ基板、バックライトユニット等他の
要素も備える必要があるが、本発明の特徴部分ではない
ことからその説明は省略する。
【0019】図1に示すように、アレイ基板1は、表示
信号線30を介して表示領域2内に配置される画素電極
に表示信号を供給、つまり電圧を印加するための駆動回
路であるXドライバ3と、走査信号線40を介してTF
T(薄膜トランジスタ)のオン・オフを制御する走査信
号を供給するための駆動回路であるYドライバ4を備え
ている。アレイ基板1の表示領域2には、画素がm×n
(m,nは任意の正の整数)の数だけマトリックス状に
配列してある。Xドライバ3は、所定数の表示信号線3
0ごとに対応する5つのドライバ32〜36に分割され
ている。同様に、Yドライバ4も、所定数の走査信号線
40ごとに対応する5つのドライバ42〜46に分割さ
れている。なお、5つはあくまで例示であって、他の分
割数を採用することができることはいうまでもない。X
ドライバ3およびYドライバ4は、信号制御回路5に接
続されている。信号制御回路5は、例えばパーソナル・
コンピュータ等のホスト側から、表示信号であるデジタ
ル・ビデオ・データ(Digital Video Data、以下ビデオ
・データ)および同期信号(Sync)、クロック信号(Cl
ock)を受けて、Xドライバ3およびYドライバ4の駆
動を制御する。信号制御回路5は、入力メモリ・コント
ローラ51と、第1の記憶装置としてのFIFO−A5
2と、第2の記憶装置としてのFIFO−Β53と、出
力メモリ・コントローラ54と、XYタイミング発生器
55とを備えている。FIFO−Α52およびFIFO
−Β53は、先入れ先出し(First in First out)機能
を有するメモリであり、この機能を備えている限り、そ
の具体的な構造は問われない。Xドライバ3、Yドライ
バ4および信号制御回路5の個々、または組み合わせに
よって、本発明の信号処理手段が構成される。
信号線30を介して表示領域2内に配置される画素電極
に表示信号を供給、つまり電圧を印加するための駆動回
路であるXドライバ3と、走査信号線40を介してTF
T(薄膜トランジスタ)のオン・オフを制御する走査信
号を供給するための駆動回路であるYドライバ4を備え
ている。アレイ基板1の表示領域2には、画素がm×n
(m,nは任意の正の整数)の数だけマトリックス状に
配列してある。Xドライバ3は、所定数の表示信号線3
0ごとに対応する5つのドライバ32〜36に分割され
ている。同様に、Yドライバ4も、所定数の走査信号線
40ごとに対応する5つのドライバ42〜46に分割さ
れている。なお、5つはあくまで例示であって、他の分
割数を採用することができることはいうまでもない。X
ドライバ3およびYドライバ4は、信号制御回路5に接
続されている。信号制御回路5は、例えばパーソナル・
コンピュータ等のホスト側から、表示信号であるデジタ
ル・ビデオ・データ(Digital Video Data、以下ビデオ
・データ)および同期信号(Sync)、クロック信号(Cl
ock)を受けて、Xドライバ3およびYドライバ4の駆
動を制御する。信号制御回路5は、入力メモリ・コント
ローラ51と、第1の記憶装置としてのFIFO−A5
2と、第2の記憶装置としてのFIFO−Β53と、出
力メモリ・コントローラ54と、XYタイミング発生器
55とを備えている。FIFO−Α52およびFIFO
−Β53は、先入れ先出し(First in First out)機能
を有するメモリであり、この機能を備えている限り、そ
の具体的な構造は問われない。Xドライバ3、Yドライ
バ4および信号制御回路5の個々、または組み合わせに
よって、本発明の信号処理手段が構成される。
【0020】入力メモリ・コントローラ51は、ビデオ
・データを受けると、受けたデータを、FIFO−Α5
2およびFIFO−Β53のいずれに転送するか、およ
び転送のタイミングを制御する。FIFO−Α52およ
びFIFO−Β53は、入力メモリ・コントローラ51
から転送されたビデオ・データを逐次記憶する。記憶さ
れたビデオ・データは、入力メモリ・コントローラ51
または出力メモリ・コントローラ52の制御に基づき、
出力メモリ・コントローラ54に対して出力される。出
力メモリ・コントローラ54は、FIFO−Α52およ
びFIFO−Β53のいずれに記憶されたビデオ・デー
タを読み出して、Xドライバ3に供給するかの制御を実
行する。出力メモリ・コントローラ54は、ビデオ・デ
ータをXドライバ3に供給するタイミングをも制御す
る。
・データを受けると、受けたデータを、FIFO−Α5
2およびFIFO−Β53のいずれに転送するか、およ
び転送のタイミングを制御する。FIFO−Α52およ
びFIFO−Β53は、入力メモリ・コントローラ51
から転送されたビデオ・データを逐次記憶する。記憶さ
れたビデオ・データは、入力メモリ・コントローラ51
または出力メモリ・コントローラ52の制御に基づき、
出力メモリ・コントローラ54に対して出力される。出
力メモリ・コントローラ54は、FIFO−Α52およ
びFIFO−Β53のいずれに記憶されたビデオ・デー
タを読み出して、Xドライバ3に供給するかの制御を実
行する。出力メモリ・コントローラ54は、ビデオ・デ
ータをXドライバ3に供給するタイミングをも制御す
る。
【0021】出力メモリ・コントローラ54の動作に基
づいて供給されたビデオ・データは、データ・バス31
を介して、Xドライバ3に転送される。ビデオ・データ
は、Xドライバ3を構成する各ドライバ32〜36に向
けて供給されるが、供給されたビデオ・データが具体的
に入力されるドライバ32〜36は、XYタイミング発
生器55からXドライバ3に向けて出力されるXタイミ
ング・パルス(X DIO)によって決定する。XYタ
イミング発生器55は、上記のように、データ・バス3
1に転送されたビデオ・データを、ドライバ32〜36
のいずれで処理するかを指示するXタイミング・パルス
を発生する。また、XYタイミング発生器55は、Yド
ライバ4に対して、薄膜トランジスタのオン・オフを制
御する信号を供給する。このオン・オフの制御信号を、
Yドライバ4のいずれのドライバ42〜46に振り分け
るか、を指示するYタイミング・パルス(Y DIO)
を発生する。このYタイミング・パルスは、Yドライバ
4に対して供給される。信号制御回路5のなかで、FI
FO−Α52およびFIFO−Β53と2つのメモリを
備えている点に本実施の形態の特徴があることは前述の
通りである。この2つのメモリを用いたビデオ・データ
の供給方式の具体的内容については、追って詳しく説明
する。
づいて供給されたビデオ・データは、データ・バス31
を介して、Xドライバ3に転送される。ビデオ・データ
は、Xドライバ3を構成する各ドライバ32〜36に向
けて供給されるが、供給されたビデオ・データが具体的
に入力されるドライバ32〜36は、XYタイミング発
生器55からXドライバ3に向けて出力されるXタイミ
ング・パルス(X DIO)によって決定する。XYタ
イミング発生器55は、上記のように、データ・バス3
1に転送されたビデオ・データを、ドライバ32〜36
のいずれで処理するかを指示するXタイミング・パルス
を発生する。また、XYタイミング発生器55は、Yド
ライバ4に対して、薄膜トランジスタのオン・オフを制
御する信号を供給する。このオン・オフの制御信号を、
Yドライバ4のいずれのドライバ42〜46に振り分け
るか、を指示するYタイミング・パルス(Y DIO)
を発生する。このYタイミング・パルスは、Yドライバ
4に対して供給される。信号制御回路5のなかで、FI
FO−Α52およびFIFO−Β53と2つのメモリを
備えている点に本実施の形態の特徴があることは前述の
通りである。この2つのメモリを用いたビデオ・データ
の供給方式の具体的内容については、追って詳しく説明
する。
【0022】図2は、表示領域2内の回路構造を示す図
である。なお、図2は表示領域2の一部についてのみ記
載しており、実際の表示領域2には図2に示す構造の回
路が連続的に形成されている。図2において、表示信号
線Dmを挟んで隣接する画素電極A1およびB1につい
て、第1のTFT M1、第2のTFT M2および第3
のTFT M3と3つのTFTが以下のように配置され
ている。まず、第1のTFT M1は、そのソース電極
が表示信号線Dmに、またそのドレイン電極が画素電極
A1に接続する。また、第1のTFT M1のゲート電
極は第2のTFT M2のソース電極に接続している。
ここで、TFTは3端子のスイッチング素子であり、液
晶表示装置において、表示信号線に接続される側をソー
ス電極と、また画素電極に接続される側をドレイン電極
と呼ぶ例があるが、逆の例もある。つまり、ゲート電極
を除く2つの電極のいずれをソース電極と、またドレイ
ン電極と呼ぶかは一義的に定まっていない。そこで以下
では、ゲート電極を除く2つの電極をともにソース/ド
レイン電極と呼ぶことにする。
である。なお、図2は表示領域2の一部についてのみ記
載しており、実際の表示領域2には図2に示す構造の回
路が連続的に形成されている。図2において、表示信号
線Dmを挟んで隣接する画素電極A1およびB1につい
て、第1のTFT M1、第2のTFT M2および第3
のTFT M3と3つのTFTが以下のように配置され
ている。まず、第1のTFT M1は、そのソース電極
が表示信号線Dmに、またそのドレイン電極が画素電極
A1に接続する。また、第1のTFT M1のゲート電
極は第2のTFT M2のソース電極に接続している。
ここで、TFTは3端子のスイッチング素子であり、液
晶表示装置において、表示信号線に接続される側をソー
ス電極と、また画素電極に接続される側をドレイン電極
と呼ぶ例があるが、逆の例もある。つまり、ゲート電極
を除く2つの電極のいずれをソース電極と、またドレイ
ン電極と呼ぶかは一義的に定まっていない。そこで以下
では、ゲート電極を除く2つの電極をともにソース/ド
レイン電極と呼ぶことにする。
【0023】次に、第2のTFT M2は、そのソース
/ドレイン電極が第1のTFT M1のゲート電極に、
またそのソース/ドレイン電極が走査信号線Gn+2に
接続されている。したがって、第1のTFT M1のゲ
ート電極は第2のTFT M2を介して走査信号線Gn
+2に接続されることになる。また、第2のTFT M
2のゲート電極は走査信号線Gn+1に接続される。し
たがって、隣接する2本の走査信号線Gn+1とGn+
2が同時に選択電位になっている期間にのみ、第1のT
FTM1がオンになり表示信号線Dmの電位が画素電極
A1に供給される。このことは、第2のTFT M2が
第1のTFT M1のオン・オフを制御することを示唆
している。第3のTFT M3は、そのソース/ドレイ
ン電極が表示信号線Dmに、またそのソース/ドレイン
電極が画素電極B1に接続されている。また、第3のT
FT M3のゲート電極は走査信号線Gn+1に接続さ
れている。したがって、走査信号線Gn+1が選択電位
になっているときに、第3のTFT M3がオンになり
表示信号線Dmの電位が画素電極B1に供給される。
/ドレイン電極が第1のTFT M1のゲート電極に、
またそのソース/ドレイン電極が走査信号線Gn+2に
接続されている。したがって、第1のTFT M1のゲ
ート電極は第2のTFT M2を介して走査信号線Gn
+2に接続されることになる。また、第2のTFT M
2のゲート電極は走査信号線Gn+1に接続される。し
たがって、隣接する2本の走査信号線Gn+1とGn+
2が同時に選択電位になっている期間にのみ、第1のT
FTM1がオンになり表示信号線Dmの電位が画素電極
A1に供給される。このことは、第2のTFT M2が
第1のTFT M1のオン・オフを制御することを示唆
している。第3のTFT M3は、そのソース/ドレイ
ン電極が表示信号線Dmに、またそのソース/ドレイン
電極が画素電極B1に接続されている。また、第3のT
FT M3のゲート電極は走査信号線Gn+1に接続さ
れている。したがって、走査信号線Gn+1が選択電位
になっているときに、第3のTFT M3がオンになり
表示信号線Dmの電位が画素電極B1に供給される。
【0024】以上では第1のTFT M1〜第3のTF
T M3からみた表示領域2内の回路構成を説明した
が、画素電極A1および画素電極B1からみた表示領域
2内の回路構成を説明する。画素電極A1および画素電
極B1は、共通する単一の表示信号線Dmから表示信号
が供給される。つまり、表示信号線Dmは、画素電極A
1および画素電極B1に対して共通の表示信号線Dmと
いうことができる。したがって、画素がM×Nのマトリ
ックス状に配列されているのに対して、表示信号線Dm
はM/2本となる。画素電極A1には第1のTFT M
1および第2のTFT M2が接続されており、第1の
TFT M1は表示信号線Dmに接続されるとともに、
第2のTFT M2に接続される。第2のTFT M2の
ゲート電極は画素電極A1の後段の走査信号線Gn+1
に接続され、また第2のTFT M2のドレイン電極は
走査信号線Gn+1の後段の走査信号線Gn+2に接続
されている。ここで、画素電極A1に表示信号線Dmの
電位を供給するためには、第1のTFT M1がオンさ
れる必要がある。そして、第1のTFT M1のゲート
電極は第2のTFTM2のソース/ドレイン電極に接続
され、かつ第2のTFT M2のゲート電極は自己の走
査信号線Gn+1に、またソース/ドレイン電極は後段
の走査信号線Gn+2に接続されているから、第1のT
FT M1をオンするためには、第2のTFT M2がオ
ンされる必要がある。第2のTFT M2がオンされる
ためには、走査信号線Gn+1が選択されている必要が
あり、その間、走査信号線Gn+2が選択されると、第
1のTFTM1もオンになる。したがって、第1のTF
T M1および第2のTFT M2は、走査信号線Gn+
1および走査信号線Gn+2がともに選択されている際
に走査信号の通過を許容するスイッチング機構を構成す
る。かくして、画素電極A1は、走査信号線Gn+1か
らの走査信号および走査信号線Gn+2からの走査信号
に基づき駆動され、表示信号線Dmからの電位を受け
る。画素電極B1には第3のTFT M3が接続されて
おり、そのゲート電極は走査信号線Gn+1に接続され
ている。したがって、画素電極B1は自己の走査信号線
Gn+1が選択されると表示信号線Dmから電位を供給
される。以上では画素電極A1および画素電極B1につ
いて説明したが、画素電極A2および画素電極B2、画
素電極C1および画素電極D1、画素電極C2および画
素電極D2、さらに他の画素についても同様の構成をな
している。
T M3からみた表示領域2内の回路構成を説明した
が、画素電極A1および画素電極B1からみた表示領域
2内の回路構成を説明する。画素電極A1および画素電
極B1は、共通する単一の表示信号線Dmから表示信号
が供給される。つまり、表示信号線Dmは、画素電極A
1および画素電極B1に対して共通の表示信号線Dmと
いうことができる。したがって、画素がM×Nのマトリ
ックス状に配列されているのに対して、表示信号線Dm
はM/2本となる。画素電極A1には第1のTFT M
1および第2のTFT M2が接続されており、第1の
TFT M1は表示信号線Dmに接続されるとともに、
第2のTFT M2に接続される。第2のTFT M2の
ゲート電極は画素電極A1の後段の走査信号線Gn+1
に接続され、また第2のTFT M2のドレイン電極は
走査信号線Gn+1の後段の走査信号線Gn+2に接続
されている。ここで、画素電極A1に表示信号線Dmの
電位を供給するためには、第1のTFT M1がオンさ
れる必要がある。そして、第1のTFT M1のゲート
電極は第2のTFTM2のソース/ドレイン電極に接続
され、かつ第2のTFT M2のゲート電極は自己の走
査信号線Gn+1に、またソース/ドレイン電極は後段
の走査信号線Gn+2に接続されているから、第1のT
FT M1をオンするためには、第2のTFT M2がオ
ンされる必要がある。第2のTFT M2がオンされる
ためには、走査信号線Gn+1が選択されている必要が
あり、その間、走査信号線Gn+2が選択されると、第
1のTFTM1もオンになる。したがって、第1のTF
T M1および第2のTFT M2は、走査信号線Gn+
1および走査信号線Gn+2がともに選択されている際
に走査信号の通過を許容するスイッチング機構を構成す
る。かくして、画素電極A1は、走査信号線Gn+1か
らの走査信号および走査信号線Gn+2からの走査信号
に基づき駆動され、表示信号線Dmからの電位を受け
る。画素電極B1には第3のTFT M3が接続されて
おり、そのゲート電極は走査信号線Gn+1に接続され
ている。したがって、画素電極B1は自己の走査信号線
Gn+1が選択されると表示信号線Dmから電位を供給
される。以上では画素電極A1および画素電極B1につ
いて説明したが、画素電極A2および画素電極B2、画
素電極C1および画素電極D1、画素電極C2および画
素電極D2、さらに他の画素についても同様の構成をな
している。
【0025】次に、図3〜図6の回路図および図7に示
す走査信号のタイミングチャートを参照しつつ、走査信
号線Gn+1〜Gn+3の選択、非選択による画素電極
A1〜画素電極D1の動作について説明する。図7に示
すDm(1)およびDm(2)は、表示信号線Dmによ
り供給されるデータ信号の電位であり、データ信号が変
化するタイミングを示している。このDm(1)および
Dm(2)は、極性、階調の変化を含んでいる。したが
って、極性の変化と捉えれば、Dm(1)による動作の
場合には画素電極A1および画素電極B1の極性は異な
り、画素電極A1および画素電極C1の極性は同じにな
る。一方、Dm(2)による動作の場合は、画素電極A
1および画素電極B1の極性が同じになり、画素電極A
1および画素電極C1の極性は異なることになる。ま
た、図7において、走査信号線Gn〜Gn+3の線図
は、走査信号線Gn〜Gn+3の選択、非選択を示して
いる。具体的には、この線図が立ち上がっている部分は
当該走査信号線が選択され、そうでない部分は当該走査
信号線が非選択の状態を示している。
す走査信号のタイミングチャートを参照しつつ、走査信
号線Gn+1〜Gn+3の選択、非選択による画素電極
A1〜画素電極D1の動作について説明する。図7に示
すDm(1)およびDm(2)は、表示信号線Dmによ
り供給されるデータ信号の電位であり、データ信号が変
化するタイミングを示している。このDm(1)および
Dm(2)は、極性、階調の変化を含んでいる。したが
って、極性の変化と捉えれば、Dm(1)による動作の
場合には画素電極A1および画素電極B1の極性は異な
り、画素電極A1および画素電極C1の極性は同じにな
る。一方、Dm(2)による動作の場合は、画素電極A
1および画素電極B1の極性が同じになり、画素電極A
1および画素電極C1の極性は異なることになる。ま
た、図7において、走査信号線Gn〜Gn+3の線図
は、走査信号線Gn〜Gn+3の選択、非選択を示して
いる。具体的には、この線図が立ち上がっている部分は
当該走査信号線が選択され、そうでない部分は当該走査
信号線が非選択の状態を示している。
【0026】図3および図7に示すように走査信号線G
n+1と走査信号線Gn+2の両方が選択されてから走
査信号線Gn+2が非選択電位になるまでの期間(t
1)には、第1のTFT M1〜第3のTFT M3がオ
ンされる。なお、図3において走査信号線Gn+1と走
査信号線Gn+2が選択されていることを、当該線図を
太線で示している。図3に示すように画素電極A1、画
素電極B1および画素電極D1に、表示信号線Dmから
画素電極A1に与えるべき電位Va1が供給される。こ
こで画素電極A1の電位Va1が決まる。
n+1と走査信号線Gn+2の両方が選択されてから走
査信号線Gn+2が非選択電位になるまでの期間(t
1)には、第1のTFT M1〜第3のTFT M3がオ
ンされる。なお、図3において走査信号線Gn+1と走
査信号線Gn+2が選択されていることを、当該線図を
太線で示している。図3に示すように画素電極A1、画
素電極B1および画素電極D1に、表示信号線Dmから
画素電極A1に与えるべき電位Va1が供給される。こ
こで画素電極A1の電位Va1が決まる。
【0027】走査信号線Gn+2が非選択電位になった
後に、表示信号線Dmから供給される電位は画素電極B
1に与えるべき電位Vb1に変わる。図7に示すよう
に、走査信号線Gn+2が非選択電位になった後の期間
(t2)も引き続き走査信号線Gn+1を選択電位にし
ておくことで、図4に示すように画素電極B1には電位
Vb1が供給され、画素電極B1の電位が決まる。この
ように、表示信号線Dmの電位が時分割で画素電極A1
および画素電極B1に供給される。走査信号線Gn+1
が非選択電位になった後に、表示信号線Dmの電位は画
素電極C1に与えるべき電位Vc1に変わる。
後に、表示信号線Dmから供給される電位は画素電極B
1に与えるべき電位Vb1に変わる。図7に示すよう
に、走査信号線Gn+2が非選択電位になった後の期間
(t2)も引き続き走査信号線Gn+1を選択電位にし
ておくことで、図4に示すように画素電極B1には電位
Vb1が供給され、画素電極B1の電位が決まる。この
ように、表示信号線Dmの電位が時分割で画素電極A1
および画素電極B1に供給される。走査信号線Gn+1
が非選択電位になった後に、表示信号線Dmの電位は画
素電極C1に与えるべき電位Vc1に変わる。
【0028】また、図7に示すように、走査信号線Gn
+1が非選択電位になった後の期間(t3)に、走査信
号線Gn+2が再び選択電位になるとともに走査信号線
Gn+3が選択電位になると、図5に示すように画素電
極C1、画素電極D1および画素電極F1に電位Vc1
が供給される。ここで画素電極C1の電位Vc1が決ま
る。走査信号線Gn+3が非選択電位になった後に、表
示信号線Dmから供給される電位は画素電極D1に与え
るべき電位Vd1に変わる。図7に示すように、走査信
号線Gn+3が非選択電位になった後の期間(t4)も
引き続き走査信号線Gn+2を選択電位にしておくこと
で、図6に示すように画素電極D1には電位Vd1が供
給され、画素電極D1の電位が決まる。
+1が非選択電位になった後の期間(t3)に、走査信
号線Gn+2が再び選択電位になるとともに走査信号線
Gn+3が選択電位になると、図5に示すように画素電
極C1、画素電極D1および画素電極F1に電位Vc1
が供給される。ここで画素電極C1の電位Vc1が決ま
る。走査信号線Gn+3が非選択電位になった後に、表
示信号線Dmから供給される電位は画素電極D1に与え
るべき電位Vd1に変わる。図7に示すように、走査信
号線Gn+3が非選択電位になった後の期間(t4)も
引き続き走査信号線Gn+2を選択電位にしておくこと
で、図6に示すように画素電極D1には電位Vd1が供
給され、画素電極D1の電位が決まる。
【0029】第1の実施形態による液晶表示装置は、1
つの表示信号線、例えば表示信号線Dmから、これを挟
んで隣接する2つの画素電極A1および画素電極B1に
駆動電位を供給する構成を採用している。したがって、
画素と表示信号線が一対一で対応していた従来の液晶表
示装置に比べて、表示信号線、つまりデータ・ドライバ
の数を半減することができる。しかも第1の実施形態に
よる液晶表示装置は、画素電極A1に接続される第1の
TFT M1および画素電極B1に接続される第2のT
FT M2は、共通の表示信号線Dmに直接接続されて
いる。したがって、特開平5−265045号公報に開
示された回路構成のように表示信号線と画素電極との間
に2つのTFTを直列に接続したもののように、所望の
電流を確保するためにTFTを大きく設計する必要がな
い。つまり、第1の実施形態によれば、上記の特開平5
−265045号公報に開示された液晶表示装置に比べ
てスイッチング素子としての第1のTFT M1および
第2のTFT M2を小寸法にすることができる。
つの表示信号線、例えば表示信号線Dmから、これを挟
んで隣接する2つの画素電極A1および画素電極B1に
駆動電位を供給する構成を採用している。したがって、
画素と表示信号線が一対一で対応していた従来の液晶表
示装置に比べて、表示信号線、つまりデータ・ドライバ
の数を半減することができる。しかも第1の実施形態に
よる液晶表示装置は、画素電極A1に接続される第1の
TFT M1および画素電極B1に接続される第2のT
FT M2は、共通の表示信号線Dmに直接接続されて
いる。したがって、特開平5−265045号公報に開
示された回路構成のように表示信号線と画素電極との間
に2つのTFTを直列に接続したもののように、所望の
電流を確保するためにTFTを大きく設計する必要がな
い。つまり、第1の実施形態によれば、上記の特開平5
−265045号公報に開示された液晶表示装置に比べ
てスイッチング素子としての第1のTFT M1および
第2のTFT M2を小寸法にすることができる。
【0030】第1の実施形態による液晶表示装置は、蓄
積容量Csを前段の走査信号線との間に設置している。
つまり、図2に示すように、画素電極A1,B1,A2
およびB2の蓄積容量Csは走査信号線Gnとの間に設
けてあり、また画素電極C1,D1,C2およびD2の
蓄積容量Csは走査信号線Gn+1との間に設けてあ
る。走査信号線Gnは画素電極A1,B1,A2および
B2の駆動に関与せず、また走査信号線Gn+1は画素
電極C1,D1,C2およびD2の駆動に関与しない。
ここで、画素電極A1,B1,A2およびB2に対して
表示信号線Dm、Dm+1から電位の供給がなされてい
る期間およびその直後には、走査信号線Gnの電位が変
動することがない。したがって、画素電極A1,B1,
A2およびB2における画素電位の変動が避けられるか
ら、画素電位を精度良く制御することができることを意
味する。これは、画質上大きな優位点となり、高品質の
画像を提供することができる。この蓄積容量Csを前段
の走査信号線との間に設置できるという本実施の形態の
特徴は、表示信号線と画素との間に2つのTFTを直列
に接続した場合であっても享受することができる。
積容量Csを前段の走査信号線との間に設置している。
つまり、図2に示すように、画素電極A1,B1,A2
およびB2の蓄積容量Csは走査信号線Gnとの間に設
けてあり、また画素電極C1,D1,C2およびD2の
蓄積容量Csは走査信号線Gn+1との間に設けてあ
る。走査信号線Gnは画素電極A1,B1,A2および
B2の駆動に関与せず、また走査信号線Gn+1は画素
電極C1,D1,C2およびD2の駆動に関与しない。
ここで、画素電極A1,B1,A2およびB2に対して
表示信号線Dm、Dm+1から電位の供給がなされてい
る期間およびその直後には、走査信号線Gnの電位が変
動することがない。したがって、画素電極A1,B1,
A2およびB2における画素電位の変動が避けられるか
ら、画素電位を精度良く制御することができることを意
味する。これは、画質上大きな優位点となり、高品質の
画像を提供することができる。この蓄積容量Csを前段
の走査信号線との間に設置できるという本実施の形態の
特徴は、表示信号線と画素との間に2つのTFTを直列
に接続した場合であっても享受することができる。
【0031】ここで、前段の走査信号線との間に蓄積容
量を配置すると当該画素に表示信号線から電位の供給が
なされている期間に前段の走査信号線の電位が変動する
ことになるから、当該画素電位に変動が生じてしまう。
画素電位の変動を回避するためには、蓄積容量として走
査信号線の一部を利用する形態ではなく、独立した蓄積
容量を形成すればよい。ところが、独立した蓄積容量を
形成すれば画素の開口率を低下させる要因となるし、ア
レイ基板作成上のプロセス変更や追加が必要となる場合
もある。したがって、第1の実施形態は、開口率の観点
および製造プロセスの観点から望ましい形態ということ
ができる。もっとも本発明において独立した蓄積容量C
sの形成を否定するものではない。
量を配置すると当該画素に表示信号線から電位の供給が
なされている期間に前段の走査信号線の電位が変動する
ことになるから、当該画素電位に変動が生じてしまう。
画素電位の変動を回避するためには、蓄積容量として走
査信号線の一部を利用する形態ではなく、独立した蓄積
容量を形成すればよい。ところが、独立した蓄積容量を
形成すれば画素の開口率を低下させる要因となるし、ア
レイ基板作成上のプロセス変更や追加が必要となる場合
もある。したがって、第1の実施形態は、開口率の観点
および製造プロセスの観点から望ましい形態ということ
ができる。もっとも本発明において独立した蓄積容量C
sの形成を否定するものではない。
【0032】さて、本実施の形態による液晶表示装置
は、入力されるビデオ・データのXドライバ3への供給
方法に特徴がある。以下、この特徴あるビデオ・データ
の供給方法を、図8を参照しつつ説明する。図8は、水
平周期に対して、入力されるビデオ・データ(Data)、
FIFO−Α52およびFIFO−Β53におけるデー
タの記憶状況、FIFO−A52およびFIFO−Β5
3からのデータ出力状況、Xドライバ3へ供給されるデ
ータを対比して示すタイミング・チャートである。図8
において、Timeで示される行の線図に付された「1
H」は、1水平周期を示している。いま、表示領域2の
水平方向には、m個の画素が配列されているものとす
る。Time線図に示されている、「m pixel」
は、水平方向にm個の画素が配列されていること、およ
び1水平周期内に同列に配置されているm個の画素に対
して表示信号が供給されることを示している。
は、入力されるビデオ・データのXドライバ3への供給
方法に特徴がある。以下、この特徴あるビデオ・データ
の供給方法を、図8を参照しつつ説明する。図8は、水
平周期に対して、入力されるビデオ・データ(Data)、
FIFO−Α52およびFIFO−Β53におけるデー
タの記憶状況、FIFO−A52およびFIFO−Β5
3からのデータ出力状況、Xドライバ3へ供給されるデ
ータを対比して示すタイミング・チャートである。図8
において、Timeで示される行の線図に付された「1
H」は、1水平周期を示している。いま、表示領域2の
水平方向には、m個の画素が配列されているものとす
る。Time線図に示されている、「m pixel」
は、水平方向にm個の画素が配列されていること、およ
び1水平周期内に同列に配置されているm個の画素に対
して表示信号が供給されることを示している。
【0033】さて、最初の水平周期(以下、第1水平周
期という)が開始すると、ホストからビデオ・データが
信号制御回路5に入力される。いま、図2における、画
素電極A1、B1、A2、B2…が配列されている列、
およびに画素電極C1、D1、C2、D2…が配列され
ている列に対するビデオ・データが入力されるものとす
る。第1水平周期に画素電極A1、B1、A2、B2…
が配列されている列に対するビデオ・データが、次の1
水平周期に画素電極C1、D1、C2、D2…が配列さ
れている列に対するビデオ・データが入力される。この
様子が、図8の、「Data」の行に模式的に示されて
いる。第1水平周期に入力されるビデオ・データは、画
素電極A1に供給されるべきビデオ・データ、画素電極
B1に供給されるべきビデオ・データ、画素電極A2に
供給されるべきビデオ・データ、画素電極B2に供給さ
れるべきビデオ・データ…の順に、ホストから供給され
る。画素電極A1、A2、A3、A4…に供給されるべ
きビデオ・データをAと、また画素電極B1、B2、B
3、B4…に供給されるべきビデオ・データをBとする
と、ビデオ・データAはm/2画素分、またビデオ・デ
ータBはm/2画素分で合計m画素分のデータが、第1
水平周期に信号制御回路5に入力される。次の1水平周
期(以下、第2水平周期という)においても同様であ
る。すなわち、画素電極C1に供給されるべきビデオ・
データ、画素電極D1に供給されるべきビデオ・デー
タ、画素電極C2に供給されるべきビデオ・データ…の
順に、ホストから供給される。そして、C1、C2、C
3、C4…に供給されるべきビデオ・データをCと、ま
た画素電極D1、D2、D3、D4…に供給されるべき
ビデオ・データをDとすると、ビデオ・データCはm/
2画素分、またデータDはm/2画素分で合計m画素分
のビデオ・データが、第2水平周期内に信号制御回路5
に入力される。
期という)が開始すると、ホストからビデオ・データが
信号制御回路5に入力される。いま、図2における、画
素電極A1、B1、A2、B2…が配列されている列、
およびに画素電極C1、D1、C2、D2…が配列され
ている列に対するビデオ・データが入力されるものとす
る。第1水平周期に画素電極A1、B1、A2、B2…
が配列されている列に対するビデオ・データが、次の1
水平周期に画素電極C1、D1、C2、D2…が配列さ
れている列に対するビデオ・データが入力される。この
様子が、図8の、「Data」の行に模式的に示されて
いる。第1水平周期に入力されるビデオ・データは、画
素電極A1に供給されるべきビデオ・データ、画素電極
B1に供給されるべきビデオ・データ、画素電極A2に
供給されるべきビデオ・データ、画素電極B2に供給さ
れるべきビデオ・データ…の順に、ホストから供給され
る。画素電極A1、A2、A3、A4…に供給されるべ
きビデオ・データをAと、また画素電極B1、B2、B
3、B4…に供給されるべきビデオ・データをBとする
と、ビデオ・データAはm/2画素分、またビデオ・デ
ータBはm/2画素分で合計m画素分のデータが、第1
水平周期に信号制御回路5に入力される。次の1水平周
期(以下、第2水平周期という)においても同様であ
る。すなわち、画素電極C1に供給されるべきビデオ・
データ、画素電極D1に供給されるべきビデオ・デー
タ、画素電極C2に供給されるべきビデオ・データ…の
順に、ホストから供給される。そして、C1、C2、C
3、C4…に供給されるべきビデオ・データをCと、ま
た画素電極D1、D2、D3、D4…に供給されるべき
ビデオ・データをDとすると、ビデオ・データCはm/
2画素分、またデータDはm/2画素分で合計m画素分
のビデオ・データが、第2水平周期内に信号制御回路5
に入力される。
【0034】信号制御回路5に入力されたビデオ・デー
タは、入力メモリ・コントローラ51により、FIFO
−Α52およびFIFO−Β53に振り分けられる。本
実施の形態では、ビデオ・データAおよびCをFIFO
−Α52に、またビデオ・データBおよびDをFIFO
−B53に振り分ける。FIFO−Α52はm/4画素
分のデータを記憶する容量を備え、またFIFO−Β5
3はm/2画素分のデータを記憶する容量を備えてい
る。m/4画素分のデータは、ビデオ・データA(C)
の1/2水平周期に対応する容量を有し、m/2画素分
のデータは、ビデオ・データB(D)の1水平周期に対
応する容量を有している。図8の、「FIFO−Α」お
よび「FIFO−Β」の行におけるデータの記憶状況の
線図において、Full(m/4 pixel)および
Full(m/2 pixel)は、FIFO−Α52
およびFIFO−Β53のデータ記憶容量を示してい
る。
タは、入力メモリ・コントローラ51により、FIFO
−Α52およびFIFO−Β53に振り分けられる。本
実施の形態では、ビデオ・データAおよびCをFIFO
−Α52に、またビデオ・データBおよびDをFIFO
−B53に振り分ける。FIFO−Α52はm/4画素
分のデータを記憶する容量を備え、またFIFO−Β5
3はm/2画素分のデータを記憶する容量を備えてい
る。m/4画素分のデータは、ビデオ・データA(C)
の1/2水平周期に対応する容量を有し、m/2画素分
のデータは、ビデオ・データB(D)の1水平周期に対
応する容量を有している。図8の、「FIFO−Α」お
よび「FIFO−Β」の行におけるデータの記憶状況の
線図において、Full(m/4 pixel)および
Full(m/2 pixel)は、FIFO−Α52
およびFIFO−Β53のデータ記憶容量を示してい
る。
【0035】第1水平周期には、FIFO−Α52には
ビデオ・データAが、FIFO−Β53にはビデオ・デ
ータBが記憶される。FIFO−Α52およびFIFO
−Β53におけるビデオ・データAおよびビデオ・デー
タBの記憶量は、図8に示すように直線的に増加する。
FIFO−Α52において、順次入力されるビデオ・デ
ータAでFIFO−Α52が満たされると、先入れ先出
し機能により、FIFO−Α52からビデオ・データA
が出力される。FIFO−Α52からビデオ・データA
が出力される速度は、第1のFIFOにビデオ・データ
Aが入力される速度の2倍である。したがって、図8の
「FIFO−Α」の行に示すように、FIFO−Α52
にビデオ・データAが満たされた後に、FIFO−Α5
2におけるデータ記憶量は直線的に減少する。この間、
図8の「FIFO−ΑOutput」の行に示すよう
に、FIFO−Α52からビデオ・データAが継続的に
出力される。ビデオ・データAは、出力メモリ・コント
ローラ54において生成される供給スタート信号(図8
Load Start)を合図に、FIFO−Α52か
ら出力され、かつ出力メモリ・コントローラ54におい
て生成されるデータ・ストローブ信号(図8 Data
Strobe)の指示によりXドライバ3の内部に保持
されて、画素信号として表示信号線30から出力される
(図8 Loading Data)。
ビデオ・データAが、FIFO−Β53にはビデオ・デ
ータBが記憶される。FIFO−Α52およびFIFO
−Β53におけるビデオ・データAおよびビデオ・デー
タBの記憶量は、図8に示すように直線的に増加する。
FIFO−Α52において、順次入力されるビデオ・デ
ータAでFIFO−Α52が満たされると、先入れ先出
し機能により、FIFO−Α52からビデオ・データA
が出力される。FIFO−Α52からビデオ・データA
が出力される速度は、第1のFIFOにビデオ・データ
Aが入力される速度の2倍である。したがって、図8の
「FIFO−Α」の行に示すように、FIFO−Α52
にビデオ・データAが満たされた後に、FIFO−Α5
2におけるデータ記憶量は直線的に減少する。この間、
図8の「FIFO−ΑOutput」の行に示すよう
に、FIFO−Α52からビデオ・データAが継続的に
出力される。ビデオ・データAは、出力メモリ・コント
ローラ54において生成される供給スタート信号(図8
Load Start)を合図に、FIFO−Α52か
ら出力され、かつ出力メモリ・コントローラ54におい
て生成されるデータ・ストローブ信号(図8 Data
Strobe)の指示によりXドライバ3の内部に保持
されて、画素信号として表示信号線30から出力される
(図8 Loading Data)。
【0036】FIFO−Β53において、順次入力され
るビデオ・データBでFIFO−Β53が満たされる
と、先入れ先出し機能により、FIFO−Β53からビ
デオ・データBが出力される。ここで、FIFO−Α5
2と相違するのは、FIFO−Β53のデータ記憶容量
がFIFO−Α52よりも大きいために、FIFO−Β
53からビデオ・データBの出力が開始されるタイミン
グが遅れる点である。図8の「FIFO−Β」の行に示
されるように、m/2画素分、つまり1水平周期に対応
する量のビデオ・データBがFIFO−Β53に記憶さ
れた後に、供給スタート信号(Load Start)
の指示によって、ビデオ・データBはFIFO−Β53
からの出力が開始される。そうすると、FIFO−Β5
3におけるデータ記憶量は直線的に減少する。この間、
図8の「FIFO−ΒOutput」の欄に示すよう
に、FIFO−Β53からビデオ・データBが継続的に
出力される。FIFO−Β53から出力されたビデオ・
データBは、データ・ストローブ信号(図8 Data
Strobe)の合図により、Xドライバ3の内部に保
持され表示信号線30を介して画素信号として出力され
る。
るビデオ・データBでFIFO−Β53が満たされる
と、先入れ先出し機能により、FIFO−Β53からビ
デオ・データBが出力される。ここで、FIFO−Α5
2と相違するのは、FIFO−Β53のデータ記憶容量
がFIFO−Α52よりも大きいために、FIFO−Β
53からビデオ・データBの出力が開始されるタイミン
グが遅れる点である。図8の「FIFO−Β」の行に示
されるように、m/2画素分、つまり1水平周期に対応
する量のビデオ・データBがFIFO−Β53に記憶さ
れた後に、供給スタート信号(Load Start)
の指示によって、ビデオ・データBはFIFO−Β53
からの出力が開始される。そうすると、FIFO−Β5
3におけるデータ記憶量は直線的に減少する。この間、
図8の「FIFO−ΒOutput」の欄に示すよう
に、FIFO−Β53からビデオ・データBが継続的に
出力される。FIFO−Β53から出力されたビデオ・
データBは、データ・ストローブ信号(図8 Data
Strobe)の合図により、Xドライバ3の内部に保
持され表示信号線30を介して画素信号として出力され
る。
【0037】第2水平周期には、FIFO−Α52には
ビデオ・データCが、FIFO−Β52にはビデオ・デ
ータDが記憶される。図8に示すように、ビデオ・デー
タCが信号制御回路5に入力される時点では、ビデオ・
データAはFIFO−Α52から全て出力されている。
したがって、ビデオ・データCは、第1水平周期におけ
るビデオ・データAと同様の過程を経てXドライバ3に
供給される。ビデオ・データDが信号制御回路5に入力
される時点では、FIFO−B53にはビデオ・データ
Bが残存している。したがって、FIFO−B53に
は、ビデオ・データBとビデオ・データDの両者が記憶
されている期間がある。ビデオ・データBが全てFIF
O−B53から出力され、かつ全てのビデオ・データC
がFIFO−A52から出力されると、供給スタート信
号(図8 Load Start)の合図により、ビデオ
・データDがFIFO−B53から出力される。ビデオ
・データCおよびビデオ・データDのXドライバ3への
供給は、ビデオ・データAおよびビデオ・データBの場
合と同様である。以上の説明では、ビデオ・データA〜
Dについて説明したが、他の画素E,F…についても同
様の動作が実行される。
ビデオ・データCが、FIFO−Β52にはビデオ・デ
ータDが記憶される。図8に示すように、ビデオ・デー
タCが信号制御回路5に入力される時点では、ビデオ・
データAはFIFO−Α52から全て出力されている。
したがって、ビデオ・データCは、第1水平周期におけ
るビデオ・データAと同様の過程を経てXドライバ3に
供給される。ビデオ・データDが信号制御回路5に入力
される時点では、FIFO−B53にはビデオ・データ
Bが残存している。したがって、FIFO−B53に
は、ビデオ・データBとビデオ・データDの両者が記憶
されている期間がある。ビデオ・データBが全てFIF
O−B53から出力され、かつ全てのビデオ・データC
がFIFO−A52から出力されると、供給スタート信
号(図8 Load Start)の合図により、ビデオ
・データDがFIFO−B53から出力される。ビデオ
・データCおよびビデオ・データDのXドライバ3への
供給は、ビデオ・データAおよびビデオ・データBの場
合と同様である。以上の説明では、ビデオ・データA〜
Dについて説明したが、他の画素E,F…についても同
様の動作が実行される。
【0038】以上説明したように、第1の実施形態によ
れば、FIFO−A52の記憶容量をFIFO−B53
の1/2にしたとしても、その外部からの入力および出
力のタイミングを適正化することにより、支障のない表
示信号の供給を実現することができる。タイミングのよ
り具体的な内容は以下の通りである。つまり、第1水平
周期内に外部から入力されたビデオ・データAおよびビ
デオ・データBについて、FIFO−A52に記憶され
たビデオ・データAを、FIFO−B53に記憶された
ビデオ・データBに優先して出力させる。また、FIF
O−A52にビデオ・データAを第1水平周期内に記憶
し、かつFIFO−B53にビデオ・データBを記憶
し、第1水平周期内にFIFO−A52に記憶されたビ
デオ・データAを出力している。そして、第1水平周期
に続く第2水平周期内において、第1水平周期にFIF
O−B53に記憶されたビデオ・データBの出力を完了
している。この場合、FIFO−A52からのビデオ・
データAの出力およびFIFO−B53からのビデオ・
データBの出力を、1水平周期内で完了させている。ま
た、以上の第1の実施形態では、共通する表示信号線3
0に対して2つの画素電極が接続された例を示したが、
3以上の画素電極に共通する表示信号線30を接続する
画素構造を有する表示装置に記憶容量のバランスを調整
して適用することもできる。
れば、FIFO−A52の記憶容量をFIFO−B53
の1/2にしたとしても、その外部からの入力および出
力のタイミングを適正化することにより、支障のない表
示信号の供給を実現することができる。タイミングのよ
り具体的な内容は以下の通りである。つまり、第1水平
周期内に外部から入力されたビデオ・データAおよびビ
デオ・データBについて、FIFO−A52に記憶され
たビデオ・データAを、FIFO−B53に記憶された
ビデオ・データBに優先して出力させる。また、FIF
O−A52にビデオ・データAを第1水平周期内に記憶
し、かつFIFO−B53にビデオ・データBを記憶
し、第1水平周期内にFIFO−A52に記憶されたビ
デオ・データAを出力している。そして、第1水平周期
に続く第2水平周期内において、第1水平周期にFIF
O−B53に記憶されたビデオ・データBの出力を完了
している。この場合、FIFO−A52からのビデオ・
データAの出力およびFIFO−B53からのビデオ・
データBの出力を、1水平周期内で完了させている。ま
た、以上の第1の実施形態では、共通する表示信号線3
0に対して2つの画素電極が接続された例を示したが、
3以上の画素電極に共通する表示信号線30を接続する
画素構造を有する表示装置に記憶容量のバランスを調整
して適用することもできる。
【0039】(第2の実施形態)第1の実施形態では、
Xドライバ3にビデオ・データを供給する信号制御回路
5にFIFO−A52およびFIFO−B53を備える
例を示したが、2つのFIFO−A52およびFIFO
−B53の機能を、Xドライバ3内に備えることも可能
である。第2の実施形態は、Xドライバ3内にFIFO
−A52およびFIFO−B53の機能を持たせたもの
である。図9は、第2の実施形態におけるドライバ32
の構成を示す図である。なお、第2の実施形態におい
て、ドライバ33〜36もドライバ32と同様の構成を
なしている。図9に示すように、ドライバ32は、入力
セレクタ321、FIFO−A322、FIFO−B3
23、出力セレクタ325、データ・レジスタ326、
ラッチ327、レベル・シフタ328、DA(Digital
Analog)コンバータ329およびアンプ330とを備え
ている。入力セレクタ321は、信号制御回路5から送
られてくるビデオ・データを、FIFO−A322また
はFIFO−B323のいずれに転送するか、および転
送のタイミングを制御する。FIFO−A322および
FIFO−B323は、入力セレクタ321から転送さ
れたビデオ・データを逐次記憶する。記憶されたビデオ
・データは、出力セレクタ325の制御に基づき、デー
タ・レジスタ326に対して出力される。出力セレクタ
325は、FIFO−Α322およびFIFO−Β32
3のいずれかに記憶されたビデオ・データを読み出し
て、データ・レジスタ326に供給する。出力セレクタ
325は、ビデオ・データをデータ・レジスタ326に
供給するタイミングをも制御する。
Xドライバ3にビデオ・データを供給する信号制御回路
5にFIFO−A52およびFIFO−B53を備える
例を示したが、2つのFIFO−A52およびFIFO
−B53の機能を、Xドライバ3内に備えることも可能
である。第2の実施形態は、Xドライバ3内にFIFO
−A52およびFIFO−B53の機能を持たせたもの
である。図9は、第2の実施形態におけるドライバ32
の構成を示す図である。なお、第2の実施形態におい
て、ドライバ33〜36もドライバ32と同様の構成を
なしている。図9に示すように、ドライバ32は、入力
セレクタ321、FIFO−A322、FIFO−B3
23、出力セレクタ325、データ・レジスタ326、
ラッチ327、レベル・シフタ328、DA(Digital
Analog)コンバータ329およびアンプ330とを備え
ている。入力セレクタ321は、信号制御回路5から送
られてくるビデオ・データを、FIFO−A322また
はFIFO−B323のいずれに転送するか、および転
送のタイミングを制御する。FIFO−A322および
FIFO−B323は、入力セレクタ321から転送さ
れたビデオ・データを逐次記憶する。記憶されたビデオ
・データは、出力セレクタ325の制御に基づき、デー
タ・レジスタ326に対して出力される。出力セレクタ
325は、FIFO−Α322およびFIFO−Β32
3のいずれかに記憶されたビデオ・データを読み出し
て、データ・レジスタ326に供給する。出力セレクタ
325は、ビデオ・データをデータ・レジスタ326に
供給するタイミングをも制御する。
【0040】データ・レジスタ326に記憶されたビデ
オ・データは、信号制御回路5から送られてくるストロ
ーブ信号の合図により、ラッチ327に転送される。ラ
ッチ327に転送されたビデオ・データは、レベル・シ
フタ328によりビデオ・データの電圧を、例えば3.
3Vから8Vに変換された後、DAコンバータ329に
供給される。DAコンバータ329により、デジタル信
号からアナログ信号に変換されたビデオ・データは、ア
ンプ330で所定値に増幅された後に、各表示信号線3
0に表示信号として出力される。
オ・データは、信号制御回路5から送られてくるストロ
ーブ信号の合図により、ラッチ327に転送される。ラ
ッチ327に転送されたビデオ・データは、レベル・シ
フタ328によりビデオ・データの電圧を、例えば3.
3Vから8Vに変換された後、DAコンバータ329に
供給される。DAコンバータ329により、デジタル信
号からアナログ信号に変換されたビデオ・データは、ア
ンプ330で所定値に増幅された後に、各表示信号線3
0に表示信号として出力される。
【0041】図9に示すドライバ32に、例えばma/
2の表示信号線30が接続されているものとすると、ド
ライバ32はma/2個の画素に対する表示信号を供給
する。第1の実施形態と同様に、ビデオ・データは、A
1,B1,A2,B2,A3,B3…の順にホストから
信号制御回路5に入力され、かつ同様の順にドライバ3
2に対して入力される。以下、図10に基づいて、第2
の実施形態におけるビデオ・データの供給方法を説明す
る。
2の表示信号線30が接続されているものとすると、ド
ライバ32はma/2個の画素に対する表示信号を供給
する。第1の実施形態と同様に、ビデオ・データは、A
1,B1,A2,B2,A3,B3…の順にホストから
信号制御回路5に入力され、かつ同様の順にドライバ3
2に対して入力される。以下、図10に基づいて、第2
の実施形態におけるビデオ・データの供給方法を説明す
る。
【0042】図10は、水平周期に対して、入力される
ビデオ・データ、FIFO−Α322およびFIFO−
Β323におけるデータの記憶状況、FIFO−A32
2およびFIFO−Β323からのデータ出力状況、出
力セレクタ325からデータ・レジスタ326へ供給さ
れるデータおよびデータ・レジスタ326におけるビデ
オ・データの供給状況を対比して示すタイミング・チャ
ートである。
ビデオ・データ、FIFO−Α322およびFIFO−
Β323におけるデータの記憶状況、FIFO−A32
2およびFIFO−Β323からのデータ出力状況、出
力セレクタ325からデータ・レジスタ326へ供給さ
れるデータおよびデータ・レジスタ326におけるビデ
オ・データの供給状況を対比して示すタイミング・チャ
ートである。
【0043】いま、画素電極A1、B1、A2、B2…
が配列されている列に対するビデオ・データが入力され
るものとする。また、図10において、A1、B1、A
2、B2は、同符号の画素電極に対応するビデオ・デー
タを示している。ドライバ32は、第1水平周期に、図
10に示すように、ビデオ・データA(1H)およびB
(1H)の入力を信号制御回路5から受ける。次の第2
水平周期においては、ビデオ・データA(2H)および
B(2H)の入力を受ける。なお、図10において、A
(1H)の1Hは第1水平周期を、A(2H)の2Hは
第2水平周期を意味している。ドライバ32に入力され
たビデオ・データは、入力セレクタ321により、FI
FO−Α322およびFIFO−Β323に振り分けら
れる。本実施の形態では、ビデオ・データA(1H),
A(2H)…をFIFO−Α322に、またビデオ・デ
ータB(1H),B(2H)…をFIFO−B323に
振り分ける。ドライバ32に接続された画素数が1列あ
たりmaであり、FIFO−Α322はma/4画素分
のデータを記憶する容量を備え、またFIFO−Β32
3ma/2画素分のデータを記憶する容量を備えてい
る。
が配列されている列に対するビデオ・データが入力され
るものとする。また、図10において、A1、B1、A
2、B2は、同符号の画素電極に対応するビデオ・デー
タを示している。ドライバ32は、第1水平周期に、図
10に示すように、ビデオ・データA(1H)およびB
(1H)の入力を信号制御回路5から受ける。次の第2
水平周期においては、ビデオ・データA(2H)および
B(2H)の入力を受ける。なお、図10において、A
(1H)の1Hは第1水平周期を、A(2H)の2Hは
第2水平周期を意味している。ドライバ32に入力され
たビデオ・データは、入力セレクタ321により、FI
FO−Α322およびFIFO−Β323に振り分けら
れる。本実施の形態では、ビデオ・データA(1H),
A(2H)…をFIFO−Α322に、またビデオ・デ
ータB(1H),B(2H)…をFIFO−B323に
振り分ける。ドライバ32に接続された画素数が1列あ
たりmaであり、FIFO−Α322はma/4画素分
のデータを記憶する容量を備え、またFIFO−Β32
3ma/2画素分のデータを記憶する容量を備えてい
る。
【0044】第1水平周期には、FIFO−Α322に
はビデオ・データA(1H)が、FIFO−Β323に
はビデオ・データB(1H)が記憶される。FIFO−
Α322において、順次入力されるビデオ・データA
(1H)でFIFO−Α322が満たされると、先入れ
先出し機能により、FIFO−Α322からビデオ・デ
ータA(1H)が出力される。FIFO−Α322から
ビデオ・データA(1H)が出力される速度は、FIF
O−A322にビデオ・データA(1H)が入力される
速度の2倍である。したがって、図10の「FIFO−
Α」の行欄に示すように、FIFO−Α322にビデオ
・データA(1H)が満たされた後に、FIFO−Α3
22におけるデータ記憶量は直線的に減少する。この
間、図10の「L_Out」の行に示すように、FIF
O−Α322から出力セレクタ325を介してデータ・
レジスタ326に対してビデオ・データA(1H)が供
給される。データ・レジスタ326に対するビデオ・デ
ータA(1H)の供給は、供給スタート信号(図10
Load Start)が合図となる。データ・レジス
タ326に対するビデオ・データA(1H)の供給が所
定時間経過した後に、データ・ストローブ信号(図10
Data Strobe)を合図に、データ・レジスタ
326に記憶されていたビデオ・データA(1H)は、
ラッチ327に転送される。
はビデオ・データA(1H)が、FIFO−Β323に
はビデオ・データB(1H)が記憶される。FIFO−
Α322において、順次入力されるビデオ・データA
(1H)でFIFO−Α322が満たされると、先入れ
先出し機能により、FIFO−Α322からビデオ・デ
ータA(1H)が出力される。FIFO−Α322から
ビデオ・データA(1H)が出力される速度は、FIF
O−A322にビデオ・データA(1H)が入力される
速度の2倍である。したがって、図10の「FIFO−
Α」の行欄に示すように、FIFO−Α322にビデオ
・データA(1H)が満たされた後に、FIFO−Α3
22におけるデータ記憶量は直線的に減少する。この
間、図10の「L_Out」の行に示すように、FIF
O−Α322から出力セレクタ325を介してデータ・
レジスタ326に対してビデオ・データA(1H)が供
給される。データ・レジスタ326に対するビデオ・デ
ータA(1H)の供給は、供給スタート信号(図10
Load Start)が合図となる。データ・レジス
タ326に対するビデオ・データA(1H)の供給が所
定時間経過した後に、データ・ストローブ信号(図10
Data Strobe)を合図に、データ・レジスタ
326に記憶されていたビデオ・データA(1H)は、
ラッチ327に転送される。
【0045】FIFO−Β323において、入力される
ビデオ・データB(1H)でFIFO−Β323が満た
されると、先入れ先出し機能により、FIFO−Β32
3からビデオ・データB(1H)が出力される。ここ
で、図10の「FIFO−Β」の行に示されるように、
m/2画素分のビデオ・データB(1H)がFIFO−
Β323に記憶された後に、供給スタート信号(図10
Load Start)の指示によって、ビデオ・デー
タB(1H)はFIFO−Β323から出力が開始され
る。以後、FIFO−A322の場合と同様に、ビデオ
・データB(1H)は、ラッチ327に転送される。
ビデオ・データB(1H)でFIFO−Β323が満た
されると、先入れ先出し機能により、FIFO−Β32
3からビデオ・データB(1H)が出力される。ここ
で、図10の「FIFO−Β」の行に示されるように、
m/2画素分のビデオ・データB(1H)がFIFO−
Β323に記憶された後に、供給スタート信号(図10
Load Start)の指示によって、ビデオ・デー
タB(1H)はFIFO−Β323から出力が開始され
る。以後、FIFO−A322の場合と同様に、ビデオ
・データB(1H)は、ラッチ327に転送される。
【0046】第2水平周期には、FIFO−Α322に
はビデオ・データA(2H)が、FIFO−Β323に
はビデオ・データB(2H)が記憶される。図10に示
すように、ビデオ・データA(2H)がドライバ32に
入力される時点で、ビデオ・データA(1H)はFIF
O−Α322から全て出力されている。したがって、ビ
デオ・データA(2H)は、第1水平周期におけるビデ
オ・データA(1H)と同様の過程を経てラッチ327
に供給される。ビデオ・データB(2H)がドライバ3
2に入力される時点では、FIFO−Β323にはビデ
オ・データB(1H)が未だ残存している。したがっ
て、FIFO−Β323には、ビデオ・データB(1
H)とビデオ・データB(2H)の両者が記憶されてい
る期間がある。ビデオ・データB(1H)が全てFIF
O−Β323から出力され、かつ全てのビデオ・データ
A(2H)がFIFO−Α322から出力されると、供
給スタート信号(図10 Load Start)の合図
により、ビデオ・データ(2H)がFIFO−Β323
から出力される。ビデオ・データA(2H)およびビデ
オ・データB(2H)のラッチ327への供給は、ビデ
オ・データA(1H)およびビデオ・データB(1H)
の場合と同様である。以上、ビデオ・データA1,A
2,B1,B2までについて説明した。本実施の形態に
おいて、ドライバ32は、A1〜Ama/2、B1〜B
ma/2で示される画素に対して表示信号を供給するた
め、A3,B3以降も同様な動作が繰返される。また、
ドライバ33〜36についても、ドライバ32と同様の
動作が実行される。以上説明したように、本発明は、第
1の実施形態に示したように信号制御回路5において実
現することができるが、Xドライバ3の内部においても
実現することができる。
はビデオ・データA(2H)が、FIFO−Β323に
はビデオ・データB(2H)が記憶される。図10に示
すように、ビデオ・データA(2H)がドライバ32に
入力される時点で、ビデオ・データA(1H)はFIF
O−Α322から全て出力されている。したがって、ビ
デオ・データA(2H)は、第1水平周期におけるビデ
オ・データA(1H)と同様の過程を経てラッチ327
に供給される。ビデオ・データB(2H)がドライバ3
2に入力される時点では、FIFO−Β323にはビデ
オ・データB(1H)が未だ残存している。したがっ
て、FIFO−Β323には、ビデオ・データB(1
H)とビデオ・データB(2H)の両者が記憶されてい
る期間がある。ビデオ・データB(1H)が全てFIF
O−Β323から出力され、かつ全てのビデオ・データ
A(2H)がFIFO−Α322から出力されると、供
給スタート信号(図10 Load Start)の合図
により、ビデオ・データ(2H)がFIFO−Β323
から出力される。ビデオ・データA(2H)およびビデ
オ・データB(2H)のラッチ327への供給は、ビデ
オ・データA(1H)およびビデオ・データB(1H)
の場合と同様である。以上、ビデオ・データA1,A
2,B1,B2までについて説明した。本実施の形態に
おいて、ドライバ32は、A1〜Ama/2、B1〜B
ma/2で示される画素に対して表示信号を供給するた
め、A3,B3以降も同様な動作が繰返される。また、
ドライバ33〜36についても、ドライバ32と同様の
動作が実行される。以上説明したように、本発明は、第
1の実施形態に示したように信号制御回路5において実
現することができるが、Xドライバ3の内部においても
実現することができる。
【0047】(第3の実施形態)以上の第2の実施形態
では、ドライバ32の内部に2つのFIFOを設けた例
を示したが、第3の実施形態では、その変形例について
説明する。図11は、第3の実施形態におけるドライバ
32の構成を示す図である。図11において、ドライバ
32は、入力セレクタ321、FIFO422、第1の
データ・レジスタ423、第2のデータ・レジスタ42
4、出力セレクタ325、ラッチ327、レベル・シフ
タ328、DAコンバータ329、アンプ330とを備
えている。図11に示したように、第3の実施形態は、
第1のデータ・レジスタ423が第1の記憶領域を構成
し、FIFO422および第2のデータ・レジスタ42
4によって第2の記憶領域を構成している。
では、ドライバ32の内部に2つのFIFOを設けた例
を示したが、第3の実施形態では、その変形例について
説明する。図11は、第3の実施形態におけるドライバ
32の構成を示す図である。図11において、ドライバ
32は、入力セレクタ321、FIFO422、第1の
データ・レジスタ423、第2のデータ・レジスタ42
4、出力セレクタ325、ラッチ327、レベル・シフ
タ328、DAコンバータ329、アンプ330とを備
えている。図11に示したように、第3の実施形態は、
第1のデータ・レジスタ423が第1の記憶領域を構成
し、FIFO422および第2のデータ・レジスタ42
4によって第2の記憶領域を構成している。
【0048】入力セレクタ321は、信号制御回路5か
ら送られてくるビデオ・データを、FIFO422また
は第1のデータ・レジスタ423のいずれに転送する
か、および転送のタイミングを制御する。FIFO42
2は、入力セレクタ321から転送されたビデオ・デー
タを逐次記憶する。ビデオ・データは、FIFO422
の記憶容量を満たすまでFIFO422に記憶される
が、出力要求に応じて、FIFO422の先入れ先出し
機能に基づいて、転送された順で、FIFO422から
第2のデータ・レジスタ424に向けて出力される。F
IFO422の記憶容量はma/4である。第1のデー
タ・レジスタ423は、入力セレクタ321から転送さ
れるビデオ・データを記憶する。第1のデータ・レジス
タ423に記憶されたビデオ・データは、信号制御回路
5から送られてくるロード信号に基づいて、出力セレク
タ325に転送する。第1のデータ・レジスタ423
は、ma/2画素分の記憶容量を有している。第2のデ
ータ・レジスタ424は、FIFO422を介して転送
されたビデオ・データを記憶する。第2のデータ・レジ
スタ424に記憶されたビデオ・データは、信号制御回
路5から送られてくるロード信号に基づいて、出力セレ
クタ325に転送する。第2のデータ・レジスタ424
も、ma/2画素分の記憶容量を有している。
ら送られてくるビデオ・データを、FIFO422また
は第1のデータ・レジスタ423のいずれに転送する
か、および転送のタイミングを制御する。FIFO42
2は、入力セレクタ321から転送されたビデオ・デー
タを逐次記憶する。ビデオ・データは、FIFO422
の記憶容量を満たすまでFIFO422に記憶される
が、出力要求に応じて、FIFO422の先入れ先出し
機能に基づいて、転送された順で、FIFO422から
第2のデータ・レジスタ424に向けて出力される。F
IFO422の記憶容量はma/4である。第1のデー
タ・レジスタ423は、入力セレクタ321から転送さ
れるビデオ・データを記憶する。第1のデータ・レジス
タ423に記憶されたビデオ・データは、信号制御回路
5から送られてくるロード信号に基づいて、出力セレク
タ325に転送する。第1のデータ・レジスタ423
は、ma/2画素分の記憶容量を有している。第2のデ
ータ・レジスタ424は、FIFO422を介して転送
されたビデオ・データを記憶する。第2のデータ・レジ
スタ424に記憶されたビデオ・データは、信号制御回
路5から送られてくるロード信号に基づいて、出力セレ
クタ325に転送する。第2のデータ・レジスタ424
も、ma/2画素分の記憶容量を有している。
【0049】出力セレクタ325は、信号制御回路5か
らラッチ327に送られてくるストローブ信号に基づい
て、第1のデータ・レジスタ423および第2のデータ
・レジスタ424のいずれのビデオ・データをラッチ3
27に対して供給するか選択する。ラッチ327に転送
されたビデオ・データは、一旦ラッチ327に記憶され
た後に、レベル・シフタ328にて電圧が変換された
後、DAコンバータ329に供給される。DAコンバー
タ329により、デジタル信号からアナログ信号に変換
されたビデオ・データは、アンプ330で所定値に増幅
された後に、各表示信号線30に表示信号として出力さ
れる。
らラッチ327に送られてくるストローブ信号に基づい
て、第1のデータ・レジスタ423および第2のデータ
・レジスタ424のいずれのビデオ・データをラッチ3
27に対して供給するか選択する。ラッチ327に転送
されたビデオ・データは、一旦ラッチ327に記憶され
た後に、レベル・シフタ328にて電圧が変換された
後、DAコンバータ329に供給される。DAコンバー
タ329により、デジタル信号からアナログ信号に変換
されたビデオ・データは、アンプ330で所定値に増幅
された後に、各表示信号線30に表示信号として出力さ
れる。
【0050】次に、図12に基づいて、第3の実施形態
におけるビデオ・データの供給方法を簡単に説明する。
図12は、図10と同様のタイミング・チャートであ
る。ドライバ32は、第1水平周期に、図12に示すよ
うに、ビデオ・データA(1H)およびB(1H)の入
力を信号制御回路5から受ける。次の第2水平周期にお
いては、ビデオ・データA(2H)およびB(2H)の
入力を受ける。ドライバ32に入力されたビデオ・デー
タは、入力セレクタ321により、FIFO422およ
び第1のデータ・レジスタ423に振り分けられる。ビ
デオ・データA(1H),A(2H),A(3H)…
は、第1のデータ・レジスタ423に、またビデオ・デ
ータB(1H),B(2H),B(3H)…は、FIF
O422に送られる。この段階でビデオ・データは振り
分けられるため、データ転送速度は、入力セレクタ32
1通過後に1/2となる。
におけるビデオ・データの供給方法を簡単に説明する。
図12は、図10と同様のタイミング・チャートであ
る。ドライバ32は、第1水平周期に、図12に示すよ
うに、ビデオ・データA(1H)およびB(1H)の入
力を信号制御回路5から受ける。次の第2水平周期にお
いては、ビデオ・データA(2H)およびB(2H)の
入力を受ける。ドライバ32に入力されたビデオ・デー
タは、入力セレクタ321により、FIFO422およ
び第1のデータ・レジスタ423に振り分けられる。ビ
デオ・データA(1H),A(2H),A(3H)…
は、第1のデータ・レジスタ423に、またビデオ・デ
ータB(1H),B(2H),B(3H)…は、FIF
O422に送られる。この段階でビデオ・データは振り
分けられるため、データ転送速度は、入力セレクタ32
1通過後に1/2となる。
【0051】第1のデータ・レジスタ423は、入力線
が全てのレジスタに接続されており、書き込み信号(L
oad_A)から作られる内部選択パルスがきたとき
に、その画素に対応するレジスタにビデオ・データを書
き込む。第1のデータ・レジスタ423の出力線は、全
ビット数に対応する数だけ存在する。よって、第1のデ
ータ・レジスタ423は、Load_Aの開始パルスか
ら順にビデオ・データを取り込んでいく。この様子が、
図12の「Data Register−A」および
「Load_A」の行に示されている。なお、ビデオ・
データA(2H),A(3H)も同様である。ビデオ・
データB(1H)は、まず、FIFO422に蓄えられ
る。FIFO422に、ma/4分のデータが蓄えられ
ると、Load_Bの開始パルスとともに、第2のデー
タ・レジスタ424に採りこまれていく。
が全てのレジスタに接続されており、書き込み信号(L
oad_A)から作られる内部選択パルスがきたとき
に、その画素に対応するレジスタにビデオ・データを書
き込む。第1のデータ・レジスタ423の出力線は、全
ビット数に対応する数だけ存在する。よって、第1のデ
ータ・レジスタ423は、Load_Aの開始パルスか
ら順にビデオ・データを取り込んでいく。この様子が、
図12の「Data Register−A」および
「Load_A」の行に示されている。なお、ビデオ・
データA(2H),A(3H)も同様である。ビデオ・
データB(1H)は、まず、FIFO422に蓄えられ
る。FIFO422に、ma/4分のデータが蓄えられ
ると、Load_Bの開始パルスとともに、第2のデー
タ・レジスタ424に採りこまれていく。
【0052】第1水平周期のビデオ・データA(1H)
の入力終了とともに、第1のデータ・レジスタ423に
おけるビデオ・データA(1H)の取り込みは終了す
る。この時点で、第1のデータ・レジスタ423におけ
るビデオ・データA(1H)が全て有効となる。ビデオ
・データA(1H)が全て有効な期間が、図12のDR
_Aの行の線図中、A(1H)で示されている。そのビ
デオ・データA(1H)の取り込み終了から、1/2水
平周期後に、第2のデータ・レジスタ424におけるビ
デオ・データB(1H)の取り込みが終了する。この時
点で、第2のデータ・レジスタ424におけるビデオ・
データB(1H)が全て有効となる。ビデオ・データB
(1H)が全て有効な期間が、図12のDR_Bの行の
線図中、B(1H)で示されている。
の入力終了とともに、第1のデータ・レジスタ423に
おけるビデオ・データA(1H)の取り込みは終了す
る。この時点で、第1のデータ・レジスタ423におけ
るビデオ・データA(1H)が全て有効となる。ビデオ
・データA(1H)が全て有効な期間が、図12のDR
_Aの行の線図中、A(1H)で示されている。そのビ
デオ・データA(1H)の取り込み終了から、1/2水
平周期後に、第2のデータ・レジスタ424におけるビ
デオ・データB(1H)の取り込みが終了する。この時
点で、第2のデータ・レジスタ424におけるビデオ・
データB(1H)が全て有効となる。ビデオ・データB
(1H)が全て有効な期間が、図12のDR_Bの行の
線図中、B(1H)で示されている。
【0053】出力セレクタ325は、第1のデータ・レ
ジスタ423が有効なときは、DR_Aを選択し、第2
のデータ・レジスタ424が有効なときは、DR_Bを
選択する。このときに、次段にデータを送るために、デ
ータ・ストローブ信号(図12 Data Strob
e)信号を出して、ラッチ327において、ビデオ・デ
ータA(1H)をラッチする。ラッチされたビデオ・デ
ータA(1H)は、出力(図12 L_Out)され
る。その後、レベル・シフタ328で電圧変換され、さ
らにDAコンバータ329でアナログ信号に変換された
後にアンプ330に渡され、画素を駆動する表示信号と
して表示信号線30に出力される。
ジスタ423が有効なときは、DR_Aを選択し、第2
のデータ・レジスタ424が有効なときは、DR_Bを
選択する。このときに、次段にデータを送るために、デ
ータ・ストローブ信号(図12 Data Strob
e)信号を出して、ラッチ327において、ビデオ・デ
ータA(1H)をラッチする。ラッチされたビデオ・デ
ータA(1H)は、出力(図12 L_Out)され
る。その後、レベル・シフタ328で電圧変換され、さ
らにDAコンバータ329でアナログ信号に変換された
後にアンプ330に渡され、画素を駆動する表示信号と
して表示信号線30に出力される。
【0054】以上説明した通りであり、本発明の第1の
記憶領域および第2の記憶領域は、FIFO422のみ
で構成される場合に限らない。FIFO422とデータ
・レジスタのように、記憶手段を適宜組み合わせること
により実現することができる。
記憶領域および第2の記憶領域は、FIFO422のみ
で構成される場合に限らない。FIFO422とデータ
・レジスタのように、記憶手段を適宜組み合わせること
により実現することができる。
【0055】
【発明の効果】以上説明したように、本発明によれば、
隣接する2つ以上の画素に1本の表示信号線から時分割
で電位を与えるアクティブ・マトリックス方式の表示装
置に適した、表示信号の供給方法を提供することができ
る。
隣接する2つ以上の画素に1本の表示信号線から時分割
で電位を与えるアクティブ・マトリックス方式の表示装
置に適した、表示信号の供給方法を提供することができ
る。
【図1】 本発明による液晶表示装置の構成概略を示す
図である。
図である。
【図2】 第1の実施形態によるアレイ基板1の表示領
域2の回路構成を示す図である。
域2の回路構成を示す図である。
【図3】 第1の実施形態による液晶表示装置のアレイ
基板1の動作を示す図である。
基板1の動作を示す図である。
【図4】 第1の実施形態による液晶表示装置のアレイ
基板1の動作を示す図である。
基板1の動作を示す図である。
【図5】 第1の実施形態による液晶表示装置のアレイ
基板1の動作を示す図である。
基板1の動作を示す図である。
【図6】 第1の実施形態による液晶表示装置のアレイ
基板1の動作を示す図である。
基板1の動作を示す図である。
【図7】 第1の実施形態による液晶表示装置の走査信
号のタイミングチャートである。
号のタイミングチャートである。
【図8】 第1の実施形態による液晶表示装置の表示信
号のタイミングチャートである。
号のタイミングチャートである。
【図9】 第2の実施形態による液晶表示装置のドライ
バ32の構成を示す図である。
バ32の構成を示す図である。
【図10】 第2の実施形態による液晶表示装置の表示
信号のタイミングチャートである。
信号のタイミングチャートである。
【図11】 第3の実施形態による液晶表示装置のドラ
イバ32の構成を示す図である。
イバ32の構成を示す図である。
【図12】 第3の実施形態による液晶表示装置の表示
信号のタイミングチャートである。
信号のタイミングチャートである。
1…アレイ基板、2…表示領域、3…Xドライバ、4…
Yドライバ、5…信号制御回路、30…表示信号線、4
0…走査信号線、32〜36…ドライバ、42〜46…
ドライバ、51…入力メモリ・コントローラ、52…F
IFO−A、53…FIFO−B、54…出力メモリ・
コントローラ、55…XYタイミング発生器、321…
入力セレクタ、322…FIFO−A、323…FIF
O−B、325…出力セレクタ、326…データ・レジ
スタ、327…ラッチ、328…レベル・シフタ、32
9…DAコンバータ、330…アンプ、422…FIF
O、423…第1のデータ・レジスタ、424…第2の
データ・レジスタ、A1,B1,C1,D1…画素電
極、M1,M2,M3…TFT
Yドライバ、5…信号制御回路、30…表示信号線、4
0…走査信号線、32〜36…ドライバ、42〜46…
ドライバ、51…入力メモリ・コントローラ、52…F
IFO−A、53…FIFO−B、54…出力メモリ・
コントローラ、55…XYタイミング発生器、321…
入力セレクタ、322…FIFO−A、323…FIF
O−B、325…出力セレクタ、326…データ・レジ
スタ、327…ラッチ、328…レベル・シフタ、32
9…DAコンバータ、330…アンプ、422…FIF
O、423…第1のデータ・レジスタ、424…第2の
データ・レジスタ、A1,B1,C1,D1…画素電
極、M1,M2,M3…TFT
フロントページの続き
(72)発明者 神崎 英介
神奈川県大和市下鶴間1623番地14 日本ア
イ・ビー・エム株式会社 大和事業所内
(72)発明者 古立 学
神奈川県大和市下鶴間1623番地14 日本ア
イ・ビー・エム株式会社 大和事業所内
Fターム(参考) 2H093 NA16 NA43 NC11 NC16 NC22
NC26 NC29 NC34 ND53 ND54
NE06
5C006 AC24 AF01 BB16 BF09 EB04
FA42
5C080 AA10 BB05 DD23 DD27 FF11
GG12 JJ02 JJ04
Claims (18)
- 【請求項1】 表示信号を供給するための複数の表示信
号線と、 共通する表示信号線から表示信号が供給される第1の画
素電極および第2の画素電極と、 前記第1の画素電極および前記第2の画素電極に対して
走査信号を供給するための走査信号線と、 外部から入力された、前記第1の画素電極に対応する第
1の信号および前記第2の画素電極に対応する第2の信
号に基づき前記表示信号を生成し、かつ前記表示信号線
に供給する信号処理手段と、を備え、 前記信号処理手段は、 前記第1の信号を記憶する第1の記憶領域と、 前記第2の信号を記憶し、かつ前記第1の記憶領域より
も記憶容量の大きい第2の記憶領域と、 前記第1の信号を前記第1の記憶領域に、前記第2の信
号を前記第2の記憶領域に振り分ける振り分け手段と、 前記第1の記憶領域に記憶された前記第1の信号または
前記第2の記憶領域に記憶された前記第2の信号を選択
して出力させる出力選択手段と、を備えたことを特徴と
する画像表示装置。 - 【請求項2】 前記出力選択手段は、 同一の水平周期内に外部から入力された前記第1の信号
および前記第2の信号について、 前記第1の記憶領域に記憶された前記第1の信号を、前
記第2の記憶領域に記憶された前記第2の信号に優先し
て出力させることを特徴とする請求項1に記載の画像表
示装置。 - 【請求項3】 前記信号処理手段は、 前記第1の記憶領域に前記第1の信号を所定の第1の水
平周期内に記憶し、かつ前記第2の記憶領域に前記第2
の信号を記憶し、 前記第1の水平周期内に前記第1の記憶領域に記憶され
た前記第1の信号を出力するように制御することを特徴
とする請求項1に記載の画像表示装置。 - 【請求項4】 前記信号処理手段は、前記第1の水平周
期に続く第2の水平周期内において、 前記第1の水平周期内に前記第2の記憶領域に記憶され
た前記第2の信号の出力が完了するように制御すること
を特徴とする請求項3に記載の画像表示装置。 - 【請求項5】 前記第1の記憶領域および前記第2の記
憶領域は、データ入力および出力について、先入れ先出
し機能を備えていることを特徴とする請求項1に記載の
画像表示装置。 - 【請求項6】 前記第1の記憶領域および/または前記
第2の記憶領域は、複数の記憶手段から構成されること
を特徴とする請求項1に記載の画像表示装置。 - 【請求項7】 複数の画素をマトリックス状に配列し、
かつ各画素に対して表示信号を供給する表示信号線と走
査信号を供給する走査信号線とを設けた画像表示素子
と、 外部から入力された信号に基づいて前記表示信号を生成
しかつ前記表示信号線に向けて供給する信号処理手段
と、 を備えた画像表示装置であって、 前記画像表示素子は、同一の行に存在する第1の画素電
極および第2の画素電極が、共通する前記表示信号線に
接続され、 前記信号処理手段は、 前記第1の画素電極に入力されるべき第1の表示信号
を、前記第1の表示信号に関する1/2水平周期に対応
する量を記憶する第1の記憶領域と、 前記第2の画素電極に入力されるべき第2の表示信号
を、前記第2の表示信号に関する1水平周期に対応する
量を記憶する容量を有する第2の記憶領域と、を備える
ことを特徴とする画像表示装置。 - 【請求項8】 前記信号処理手段は、 所定の1水平周期内に前記第1の表示信号が入力され、 前記第1の記憶領域が、前記第1の表示信号を前記第1
の表示信号に関する1/2水平周期に対応する量だけ記
憶した後に、記憶した順に前記第1の表示信号を出力す
るように制御することを特徴とする請求項7に記載の画
像表示装置。 - 【請求項9】 前記信号処理手段は、前記所定の1水平
周期内に前記第2の表示信号が入力され、前記第2の記
憶領域が、前記第2の表示信号を前記第2の表示信号に
関する1水平周期に対応する量だけ記憶した後に、記憶
した順に前記第2の表示信号を出力するように制御する
ことを特徴とする請求項7に記載の画像表示装置。 - 【請求項10】 前記画像表示素子は、 表示信号を供給するための複数の表示信号線と、 走査信号を供給するための複数の走査信号線と、 共通する表示信号線から表示信号が供給される第1の画
素電極および第2の画素電極と、 前記共通する表示信号線と前記第1の画素電極との間に
配設され、かつ前記表示信号の供給を制御するゲート電
極を備えた第1のスイッチング素子と、 前記第1のスイッチング素子の前記ゲート電極と所定の
走査信号線との間に配設される第2のスイッチング素子
と、 前記所定の走査信号線に接続され、かつ前記第2の画素
電極への前記表示信号の供給を制御する第3のスイッチ
ング素子と、を備えることを特徴とする請求項7に記載
の画像表示装置。 - 【請求項11】 前記画像表示素子は、 n(nは正の整数)番目の走査信号線とn+1番目の走
査信号線との間に配設され、かつ所定の信号線からの表
示信号が供給される第1の画素電極および第2の画素電
極と、 前記n+1番目の走査信号線およびn+m(mは0,1
を除く整数)番目の走査信号線がともに選択されている
際に走査信号の通過を許容する第1のスイッチング機構
と、 前記n+1番目の走査信号線が選択されている際に前記
第2の画素電極に走査信号の通過を許容する第2のスイ
ッチング機構と、を備えたことを特徴とする請求項7に
記載の画像表示装置。 - 【請求項12】 アクティブ・マトリックス型の画像表
示素子へ表示信号を供給するための表示信号供給装置で
あって、 外部から入力された表示信号を、第1の信号と第2の信
号に振り分ける振り分け手段と、 前記振り分け手段により振り分けられた前記第1の信号
を記憶する第1の記憶領域と、 前記振り分け手段により振り分けられた前記第2の信号
を記憶する第2の記憶領域と、 全ての前記第1の信号が前記第1の記憶領域に記憶され
る前に先行して記憶された前記第1の信号を前記第1の
記憶領域から出力することを指示する信号出力手段と、
を備えたことを特徴とする表示信号供給装置。 - 【請求項13】 前記信号出力手段は、 前記第1の記憶領域から所定量の第1の信号が出力され
た後に、前記第2の記憶領域に記憶された前記第2の信
号を前記第2の記憶領域から出力すること指示すること
を特徴とする請求項12に記載の表示信号供給装置。 - 【請求項14】 前記振り分け手段は、外部から入力さ
れたm画素分の表示信号を、m/2画素分の第1の信号
とm/2画素分の第2の信号に振り分け、前記信号出力
手段は、 前記第1の記憶領域にm/4画素分の第1の信号が記憶
されると、先行して記憶された第1の信号を前記第1の
記憶領域から出力すること、および前記第1の記憶領域
からm/2画素分の第1の信号が出力された後に、前記
第2の記憶領域に記憶された前記第2の信号を前記第2
の記憶領域から出力すること指示する、ことを特徴とす
る請求項13に記載の表示信号供給装置。 - 【請求項15】 前記表示信号供給装置は、 外部から表示信号およびクロック信号を受けるととも
に、表示信号および制御信号を出力する信号制御回路
と、 前記信号制御回路から出力される前記表示信号および前
記制御信号を受けるとともに、前記制御信号に基づいて
前記表示信号を前記画像表示素子に向けて供給するドラ
イバと、を備え、 前記第1の記憶領域および前記第2の記憶領域は、前記
信号制御回路内に設けたことを特徴とする請求項12に
記載の表示信号供給装置。 - 【請求項16】 前記表示信号供給装置は、 外部から表示信号およびクロック信号を受けるととも
に、表示信号および制御信号を出力する信号制御回路
と、 前記信号制御回路から出力される前記表示信号および前
記制御信号を受けるとともに、前記制御信号に基づいて
前記表示信号を前記画像表示素子に向けて供給するドラ
イバと、を備え、 前記第1の記憶領域および前記第2の記憶領域は、前記
ドライバに設けたことを特徴とする請求項12に記載の
表示信号供給装置。 - 【請求項17】 表示信号を供給する複数の表示信号線
と、走査信号を供給する複数の走査信号線と、隣接する
前記走査信号線の間に配設され、かつ所定の表示信号線
に接続された第1の画素電極と、前記所定の表示信号線
に接続された第2の画素電極と、を備えた画像表示素子
への表示信号供給方法であって、 m画素分の表示信号を受け、 前記第1の画素電極に対応する第1の表示信号をm/4
画素分だけ蓄積した後に、後続する前記第1の表示信号
を蓄積しつつ、先行して蓄積された前記第1の表示信号
を前記第1の画素電極に向けて出力し、 前記第1の表示信号の出力が終了した後に、m/2画素
分だけ蓄積された、前記第2の画素電極に対応する第2
の表示信号を、前記第2の画素電極に向けて出力する、
ことを特徴とする画像表示素子への表示信号供給方法。 - 【請求項18】 前記第1の表示信号の蓄積および出
力、ならびに前記第2の表示信号の蓄積は、所定の1水
平周期内で行われることを特徴とする請求項17に記載
の画像表示素子への表示信号供給方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP2001223685A JP2003058112A (ja) | 2001-07-24 | 2001-07-24 | 画像表示装置、表示信号供給装置および画像表示素子への表示信号供給方法 |
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---|---|---|---|
JP2001223685A JP2003058112A (ja) | 2001-07-24 | 2001-07-24 | 画像表示装置、表示信号供給装置および画像表示素子への表示信号供給方法 |
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Publication Number | Publication Date |
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CN103680383B (zh) * | 2012-09-24 | 2018-09-11 | 三星电子株式会社 | 显示驱动器集成电路、显示***及其显示数据处理方法 |
CN105572947A (zh) * | 2016-03-18 | 2016-05-11 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
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-
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- 2001-07-24 JP JP2001223685A patent/JP2003058112A/ja active Pending
-
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- 2002-07-17 US US10/197,653 patent/US6933914B2/en not_active Expired - Fee Related
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