JPH1167767A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1167767A JPH1167767A JP9223227A JP22322797A JPH1167767A JP H1167767 A JPH1167767 A JP H1167767A JP 9223227 A JP9223227 A JP 9223227A JP 22322797 A JP22322797 A JP 22322797A JP H1167767 A JPH1167767 A JP H1167767A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 DRAMの製造工程では、キャパシタによる
グローバル段差をCMP法によって平坦化するため、平
坦化絶縁膜の膜厚が厚くなり、接続孔のアスペクト比が
大きくなる。 【解決手段】 段差dを有する基板11上に、段差dよ
りも膜厚tの厚い積み上げ絶縁膜24を成膜する。積み
上げ絶縁膜24に形成される表面段差の下部から肩部に
かけてを覆いかつ表面段差の上部上に開口部25aを有
するレジストパターン25を、積み上げ絶縁膜24上に
形成する。レジストパターン25をマスクに用いたエッ
チングによって、積み上げ絶縁膜24の表面段差の上部
が当該表面段差の下部と同程度の高さになるまでくり抜
く。レジストパターン25を除去した後、表面段差の肩
部からなる突状段差24aが除去されて積み上げ絶縁膜
24の表面が平坦化されるまで、積み上げ絶縁膜24を
等方性エッチングする。
グローバル段差をCMP法によって平坦化するため、平
坦化絶縁膜の膜厚が厚くなり、接続孔のアスペクト比が
大きくなる。 【解決手段】 段差dを有する基板11上に、段差dよ
りも膜厚tの厚い積み上げ絶縁膜24を成膜する。積み
上げ絶縁膜24に形成される表面段差の下部から肩部に
かけてを覆いかつ表面段差の上部上に開口部25aを有
するレジストパターン25を、積み上げ絶縁膜24上に
形成する。レジストパターン25をマスクに用いたエッ
チングによって、積み上げ絶縁膜24の表面段差の上部
が当該表面段差の下部と同程度の高さになるまでくり抜
く。レジストパターン25を除去した後、表面段差の肩
部からなる突状段差24aが除去されて積み上げ絶縁膜
24の表面が平坦化されるまで、積み上げ絶縁膜24を
等方性エッチングする。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特には基板上のメモリセル領域に複数のキ
ャパシタを配列することによってグローバルな段差が生
じるDRAMの製造に好適に用いられる半導体装置の製
造方法に関する。
方法に関し、特には基板上のメモリセル領域に複数のキ
ャパシタを配列することによってグローバルな段差が生
じるDRAMの製造に好適に用いられる半導体装置の製
造方法に関する。
【0002】
【従来の技術】近年、半導体装置の高集積化にともない
素子構造の微細化が進行しており、例えばDRAM(dyn
amic random access memory)においては、キャパシタ形
状としてシリンダー型やフィン型を採用することで誘電
体膜の表面積を確保している。ところが、キャパシタ形
状として上記構造を採用したDRAMにおいては、メモ
リセル領域にキャパシタを配列形成することで基板上に
生じるグローバルな段差が大きくなる。このため、この
グローバルな段差が、次工程以降でのリソグラフィーに
大きな影響を及ぼすようになってきている。そこで一般
的には、キャパシタ形成後に、CMP(chemical mecha
nical polishing)法を用いた平坦化処理が行われてい
る。以下にこの平坦化処理の一例を説明する。
素子構造の微細化が進行しており、例えばDRAM(dyn
amic random access memory)においては、キャパシタ形
状としてシリンダー型やフィン型を採用することで誘電
体膜の表面積を確保している。ところが、キャパシタ形
状として上記構造を採用したDRAMにおいては、メモ
リセル領域にキャパシタを配列形成することで基板上に
生じるグローバルな段差が大きくなる。このため、この
グローバルな段差が、次工程以降でのリソグラフィーに
大きな影響を及ぼすようになってきている。そこで一般
的には、キャパシタ形成後に、CMP(chemical mecha
nical polishing)法を用いた平坦化処理が行われてい
る。以下にこの平坦化処理の一例を説明する。
【0003】先ず、図5(1)に示すように、基板51
のメモリセル領域51aにDRAMのキャパシタ52を
配列形成した後、キャパシタ52を埋め込む状態でギャ
ップフィル絶縁膜53を成膜する。ギャップフィル絶縁
膜53の表面には、メモリセル領域51aに複数のキャ
パシタ52が配列されたことによるグローバルな段差d
が生じる。この段差dは、キャパシタ52の高さと同程
度になる。次に、ギャップフィル絶縁膜53上に、上記
段差dよりも膜厚の厚い積み上げ絶縁膜54を成膜す
る。その後、積み上げ絶縁膜54上に、当該積み上げ絶
縁膜54の表面段差の上部に開口部を有するレジストパ
ターン55を形成する。しかる後、このレジストパター
ン55をマスクに用いたエッチングによって、積み上げ
絶縁膜54の表面段差の上部が当該表面段差の下部と同
程度の高さになるまでこの積み上げ絶縁膜54をくり抜
く。この状態では、積み上げ絶縁膜54における表面段
差の肩部が突状段差54aとして残る。次に、図5
(2)に示すように、上記レジストパターン55を除去
した後、CMP法によって上記突状段差54aを除去
し、積み上げ絶縁膜54表面を平坦化する。その後、図
5(3)に示すように、接続孔56、プラグ57及び金
属配線58を形成してDRAM59を完成させる。
のメモリセル領域51aにDRAMのキャパシタ52を
配列形成した後、キャパシタ52を埋め込む状態でギャ
ップフィル絶縁膜53を成膜する。ギャップフィル絶縁
膜53の表面には、メモリセル領域51aに複数のキャ
パシタ52が配列されたことによるグローバルな段差d
が生じる。この段差dは、キャパシタ52の高さと同程
度になる。次に、ギャップフィル絶縁膜53上に、上記
段差dよりも膜厚の厚い積み上げ絶縁膜54を成膜す
る。その後、積み上げ絶縁膜54上に、当該積み上げ絶
縁膜54の表面段差の上部に開口部を有するレジストパ
ターン55を形成する。しかる後、このレジストパター
ン55をマスクに用いたエッチングによって、積み上げ
絶縁膜54の表面段差の上部が当該表面段差の下部と同
程度の高さになるまでこの積み上げ絶縁膜54をくり抜
く。この状態では、積み上げ絶縁膜54における表面段
差の肩部が突状段差54aとして残る。次に、図5
(2)に示すように、上記レジストパターン55を除去
した後、CMP法によって上記突状段差54aを除去
し、積み上げ絶縁膜54表面を平坦化する。その後、図
5(3)に示すように、接続孔56、プラグ57及び金
属配線58を形成してDRAM59を完成させる。
【0004】
【発明が解決しようとする課題】しかし、上記製造方法
では、CMP法によってキャパシタを覆う絶縁膜を平坦
化していることから、平坦化後の絶縁膜の残り膜厚のば
らつきが大きくなる。このこれは、CMP法における研
磨量のばらつきが±10%と大きいことに起因してい
る。このため、上記平坦化における研磨膜厚が設定より
も厚くなると、研磨中にキャパシタの上部が露出して破
壊されてしまう危険性がある。そこで、CMP法による
平坦化を行う場合には、研磨膜厚のばらつきを考慮して
積み上げ絶縁膜の膜厚を厚めに設定する必要がある。し
たがって、上記平坦化後の積み上げ絶縁膜に形成される
接続孔は、アスペクト比が大きいものになってしまう。
これは、メモリセル領域の周辺領域に形成される接続孔
で特に顕著になり、当該接続孔を形成するためのエッチ
ングのマージンを低下させる要因になる。また、CMP
法による平坦化は、コストが高いという問題もある。
では、CMP法によってキャパシタを覆う絶縁膜を平坦
化していることから、平坦化後の絶縁膜の残り膜厚のば
らつきが大きくなる。このこれは、CMP法における研
磨量のばらつきが±10%と大きいことに起因してい
る。このため、上記平坦化における研磨膜厚が設定より
も厚くなると、研磨中にキャパシタの上部が露出して破
壊されてしまう危険性がある。そこで、CMP法による
平坦化を行う場合には、研磨膜厚のばらつきを考慮して
積み上げ絶縁膜の膜厚を厚めに設定する必要がある。し
たがって、上記平坦化後の積み上げ絶縁膜に形成される
接続孔は、アスペクト比が大きいものになってしまう。
これは、メモリセル領域の周辺領域に形成される接続孔
で特に顕著になり、当該接続孔を形成するためのエッチ
ングのマージンを低下させる要因になる。また、CMP
法による平坦化は、コストが高いという問題もある。
【0005】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であり、以
下の各工程を行うことを特徴としている。先ず第1工程
では、段差を有する基板上に当該段差よりも膜厚の厚い
絶縁膜を成膜し、次の第2工程では、この絶縁膜に形成
される表面段差の下部から肩部までを覆いかつ当該表面
段差の上部上に開口部を有する形状のレジストパターン
を形成する。その後第3工程では、レジストパターンを
マスクに用いたエッチングによって、上記絶縁膜の表面
段差の上部が当該表面段差の下部と同程度の高さになる
まで当該絶縁膜をくり抜く。そして、第4工程では、上
記表面段差の肩部からなる突状段差が除去されて上記絶
縁膜の表面が平坦化されるまで、当該絶縁膜を等方性エ
ッチングする。ここでは、上記基板の段差は、基板のメ
モリセル領域に配列された複数のキャパシタによって生
じるものである。また、上記第3工程のエッチングは、
等方性エッチングであっても良い。さらに、上記第4工
程の等方性エッチングは、ウェットエッチングであって
も良い。
決するためになされた半導体装置の製造方法であり、以
下の各工程を行うことを特徴としている。先ず第1工程
では、段差を有する基板上に当該段差よりも膜厚の厚い
絶縁膜を成膜し、次の第2工程では、この絶縁膜に形成
される表面段差の下部から肩部までを覆いかつ当該表面
段差の上部上に開口部を有する形状のレジストパターン
を形成する。その後第3工程では、レジストパターンを
マスクに用いたエッチングによって、上記絶縁膜の表面
段差の上部が当該表面段差の下部と同程度の高さになる
まで当該絶縁膜をくり抜く。そして、第4工程では、上
記表面段差の肩部からなる突状段差が除去されて上記絶
縁膜の表面が平坦化されるまで、当該絶縁膜を等方性エ
ッチングする。ここでは、上記基板の段差は、基板のメ
モリセル領域に配列された複数のキャパシタによって生
じるものである。また、上記第3工程のエッチングは、
等方性エッチングであっても良い。さらに、上記第4工
程の等方性エッチングは、ウェットエッチングであって
も良い。
【0006】上記製造方法では、絶縁膜における表面段
差の上部をエッチングによってくり抜いた後、当該絶縁
膜を等方性エッチングすることから、絶縁膜の肩部から
なる突状段差に対してはエッチングが縦方向だけではな
く横方向にも進んで当該絶縁膜表面が平坦化される。こ
の平坦化では、CMP法による平坦化と比較して絶縁膜
の膜減り量が正確に制御される。したがって、平坦化後
に残される絶縁膜の膜厚のばらつきが小さくなる。
差の上部をエッチングによってくり抜いた後、当該絶縁
膜を等方性エッチングすることから、絶縁膜の肩部から
なる突状段差に対してはエッチングが縦方向だけではな
く横方向にも進んで当該絶縁膜表面が平坦化される。こ
の平坦化では、CMP法による平坦化と比較して絶縁膜
の膜減り量が正確に制御される。したがって、平坦化後
に残される絶縁膜の膜厚のばらつきが小さくなる。
【0007】また、絶縁膜における表面段差の上部を等
方性エッチングによってくり抜いた場合には、レジスト
パターンの下方にも横方向のエッチングが進み、絶縁膜
における表面段差の肩部に残る突状段差の高さがより低
くなる。したがって、第4工程での平坦化のためのエッ
チング量がより少なくなり、さらに膜減り量が正確に制
御されるようになる。
方性エッチングによってくり抜いた場合には、レジスト
パターンの下方にも横方向のエッチングが進み、絶縁膜
における表面段差の肩部に残る突状段差の高さがより低
くなる。したがって、第4工程での平坦化のためのエッ
チング量がより少なくなり、さらに膜減り量が正確に制
御されるようになる。
【0008】しかも、上記第4工程でウェットエッチン
グを行った場合には、エッチング溶液を選択すること
で、エッチング過剰によって絶縁膜の下地が露出した場
合に当該下地にダメージが加わらなくなる。
グを行った場合には、エッチング溶液を選択すること
で、エッチング過剰によって絶縁膜の下地が露出した場
合に当該下地にダメージが加わらなくなる。
【0009】
【発明の実施の形態】以下、本発明の半導体装置の製造
法方をDRAMの製造方法に適用した実施の形態に基づ
いて詳細に説明する。
法方をDRAMの製造方法に適用した実施の形態に基づ
いて詳細に説明する。
【0010】(第1実施形態)図1、図2及び図3は、
本発明における請求項1及び請求項2の製造方法を説明
するための図であり、以下にこれら図を用いて第1実施
形態のDRAMの製造方法を説明する。先ず、図1
(1)に示すように、例えば、シリコン基板11におけ
るメモリセル領域11aと周辺領域11bとの表面側
に、素子分離領域12を形成し、さらにここでは図示を
省略したウェル拡散層及びしきい電圧調整用の不純物層
を形成する。その後、シリコン基板11上にポリサイド
構造の下層配線13を形成する。この下層配線13は、
メモリセル領域11aにおいてはワード線になる。次
に、下層配線13の両脇におけるシリコン基板11の表
面層にソース・ドレイン拡散層14を形成する。その
後、シリコン基板11上に第1絶縁膜15を形成して平
坦化を行う。
本発明における請求項1及び請求項2の製造方法を説明
するための図であり、以下にこれら図を用いて第1実施
形態のDRAMの製造方法を説明する。先ず、図1
(1)に示すように、例えば、シリコン基板11におけ
るメモリセル領域11aと周辺領域11bとの表面側
に、素子分離領域12を形成し、さらにここでは図示を
省略したウェル拡散層及びしきい電圧調整用の不純物層
を形成する。その後、シリコン基板11上にポリサイド
構造の下層配線13を形成する。この下層配線13は、
メモリセル領域11aにおいてはワード線になる。次
に、下層配線13の両脇におけるシリコン基板11の表
面層にソース・ドレイン拡散層14を形成する。その
後、シリコン基板11上に第1絶縁膜15を形成して平
坦化を行う。
【0011】次に、図1(2)に示すように、シリコン
基板11にまで達する積み上げ形状のコンタクト16を
第1絶縁膜15に形成する。その後、第2絶縁膜17の
成膜及びCMP法によって、コンタクト16表面を露出
させた状態で当該コンタクト16及び第2絶縁膜17の
表面を平坦化する。次に、TEOS(tetraethoxy sila
ne)ガスを用いたLP(low pressure) −CVD(chemi
mical vapor deposition) 法によって、コンタクト16
及び第2絶縁膜17上に第3絶縁膜18を成膜する。
基板11にまで達する積み上げ形状のコンタクト16を
第1絶縁膜15に形成する。その後、第2絶縁膜17の
成膜及びCMP法によって、コンタクト16表面を露出
させた状態で当該コンタクト16及び第2絶縁膜17の
表面を平坦化する。次に、TEOS(tetraethoxy sila
ne)ガスを用いたLP(low pressure) −CVD(chemi
mical vapor deposition) 法によって、コンタクト16
及び第2絶縁膜17上に第3絶縁膜18を成膜する。
【0012】その後、この第3絶縁膜18に所定のコン
タクト16に達する接続孔を形成し、接続孔底部のコン
タクト16に接続させる状態でポリサイド構造の上層配
線19を形成する。この上層配線19は、メモリセル領
域11aにおいてはビット線及びビットコンタクトにな
る。次に、上層配線19を覆う状態での絶縁膜の成膜と
CMP法による平坦化とを行うことによって、第3絶縁
膜18上に表面平坦な第4絶縁膜20を形成する。
タクト16に達する接続孔を形成し、接続孔底部のコン
タクト16に接続させる状態でポリサイド構造の上層配
線19を形成する。この上層配線19は、メモリセル領
域11aにおいてはビット線及びビットコンタクトにな
る。次に、上層配線19を覆う状態での絶縁膜の成膜と
CMP法による平坦化とを行うことによって、第3絶縁
膜18上に表面平坦な第4絶縁膜20を形成する。
【0013】次いで、図1(3)に示すように、メモリ
セル領域11aにおける第4絶縁膜20にノードコンタ
クト21を形成し、このノードコンタクト21に接続す
るキャパシタ22をこの第4絶縁膜20上に形成する。
このキャパシタ22は、シリンダー型に形成された下部
電極、この下部電極を覆う誘電体膜及びこの誘電体膜を
覆う上部電極とで構成されている。
セル領域11aにおける第4絶縁膜20にノードコンタ
クト21を形成し、このノードコンタクト21に接続す
るキャパシタ22をこの第4絶縁膜20上に形成する。
このキャパシタ22は、シリンダー型に形成された下部
電極、この下部電極を覆う誘電体膜及びこの誘電体膜を
覆う上部電極とで構成されている。
【0014】次に、このキャパシタ22を埋め込む状態
で、シリコン基板11上に酸化シリコンからなるギャッ
プフィル絶縁膜23を成膜する。このギャップフィル絶
縁膜23の表面には、メモリセル領域11aに複数のキ
ャパシタ22を配列形成したことによるグローバルな段
差dが生じる。この段差dが、請求項1に記す基板の段
差になり、その高さはキャパシタ22の高さと略等しく
なる。ここでは、段差d=0.1μm程度とする。その
後、ギャップフィル絶縁膜23上に積み上げ用の絶縁膜
(以下、積み上げ絶縁膜と記す)24を成膜する。この
積み上げ絶縁膜24は、例えばTEOSガスを用いたプ
ラズマCVD法によって成膜された酸化シリコン膜から
なる。また、この積み上げ絶縁膜24の膜厚tは、少な
くとも上記段差d(すなわちキャパシタ22の高さ)よ
りも厚く、かつ次の等方性エッチングによる積み上げ絶
縁膜24の平坦化で、キャパシタ22が露出することの
ないような膜厚に設定される。
で、シリコン基板11上に酸化シリコンからなるギャッ
プフィル絶縁膜23を成膜する。このギャップフィル絶
縁膜23の表面には、メモリセル領域11aに複数のキ
ャパシタ22を配列形成したことによるグローバルな段
差dが生じる。この段差dが、請求項1に記す基板の段
差になり、その高さはキャパシタ22の高さと略等しく
なる。ここでは、段差d=0.1μm程度とする。その
後、ギャップフィル絶縁膜23上に積み上げ用の絶縁膜
(以下、積み上げ絶縁膜と記す)24を成膜する。この
積み上げ絶縁膜24は、例えばTEOSガスを用いたプ
ラズマCVD法によって成膜された酸化シリコン膜から
なる。また、この積み上げ絶縁膜24の膜厚tは、少な
くとも上記段差d(すなわちキャパシタ22の高さ)よ
りも厚く、かつ次の等方性エッチングによる積み上げ絶
縁膜24の平坦化で、キャパシタ22が露出することの
ないような膜厚に設定される。
【0015】次いで、図1(4)に示すように、積み上
げ絶縁膜24上にレジストパターン25を形成する。こ
のレジストパターン25は、積み上げ絶縁膜24に形成
される表面段差の下部から肩部までを覆いかつ当該表面
段差の上部上に開口部25aを有する形状に形成する。
このレジストパターン25を形成するためのリソグラフ
ィー工程では、レジストパターン25によって、表面段
差の肩部が確実に覆われる範囲で、最も合わせ余裕が小
さくなるようなフォトマスクを用い、出来るだけ大きな
開口部25aが形成されるようにする。
げ絶縁膜24上にレジストパターン25を形成する。こ
のレジストパターン25は、積み上げ絶縁膜24に形成
される表面段差の下部から肩部までを覆いかつ当該表面
段差の上部上に開口部25aを有する形状に形成する。
このレジストパターン25を形成するためのリソグラフ
ィー工程では、レジストパターン25によって、表面段
差の肩部が確実に覆われる範囲で、最も合わせ余裕が小
さくなるようなフォトマスクを用い、出来るだけ大きな
開口部25aが形成されるようにする。
【0016】次に、図2(1)に示すように、レジスト
パターン25をマスクに用いたエッチングによって、積
み上げ絶縁膜24の表面段差の上部を、当該表面段差の
下部と同程度の高さになるまでくり抜く。この状態にお
いては、積み上げ絶縁膜24の表面には、上記表面段差
の肩部からなる突状段差24aが残される。
パターン25をマスクに用いたエッチングによって、積
み上げ絶縁膜24の表面段差の上部を、当該表面段差の
下部と同程度の高さになるまでくり抜く。この状態にお
いては、積み上げ絶縁膜24の表面には、上記表面段差
の肩部からなる突状段差24aが残される。
【0017】その後、図2(2)に示すように、上記レ
ジストパターン(25)を除去した後、この積み上げ絶
縁膜24を等方性エッチングする。この等方性エッチン
グとしては、プラズマエッチング法や、CDE(chemic
al dry etching) 法を適用することとする。ここで、図
中丸印は、等方性エッチングにおいて、所定時間にエッ
チングが進む範囲を示している。ここで示されるよう
に、等方性エッチングでは、エッチングが深さ方向だけ
ではなく全方向に進むため、エッチングの進行と共に突
状段差24aは高さが低くかつ幅が狭くなる。
ジストパターン(25)を除去した後、この積み上げ絶
縁膜24を等方性エッチングする。この等方性エッチン
グとしては、プラズマエッチング法や、CDE(chemic
al dry etching) 法を適用することとする。ここで、図
中丸印は、等方性エッチングにおいて、所定時間にエッ
チングが進む範囲を示している。ここで示されるよう
に、等方性エッチングでは、エッチングが深さ方向だけ
ではなく全方向に進むため、エッチングの進行と共に突
状段差24aは高さが低くかつ幅が狭くなる。
【0018】この等方性エッチングにプラズマエッチン
グ法を適用する場合のエッチング条件の一例としては、
4フッ化炭素(CF4 )と酸素(O2 )との混合ガスを
エッチングガスに用い、CF4 /O2 =90sccm/
200sccmの流量で流す。また、CDE法を適用す
る場合のエッチング条件の一例としては、エッチングガ
スとその流量をCF4 /O2 =210sccm/90s
ccmに設定することとする。
グ法を適用する場合のエッチング条件の一例としては、
4フッ化炭素(CF4 )と酸素(O2 )との混合ガスを
エッチングガスに用い、CF4 /O2 =90sccm/
200sccmの流量で流す。また、CDE法を適用す
る場合のエッチング条件の一例としては、エッチングガ
スとその流量をCF4 /O2 =210sccm/90s
ccmに設定することとする。
【0019】そして、図2(3)に示すように、上記等
方性エッチングによって、上記突状段差24aを除去し
て積み上げ絶縁膜24の表面を平坦化する。
方性エッチングによって、上記突状段差24aを除去し
て積み上げ絶縁膜24の表面を平坦化する。
【0020】その後、図3に示すように、キャパシタ2
2の上部電極や、周辺領域11bの上層配線19及びシ
リコン基板11に達する接続孔31を形成し、この接続
孔31内にプラグ32を埋め込む。次に、プラグ32に
接続する状態で金属配線33を形成し、これによって、
DRAM34を完成させる。
2の上部電極や、周辺領域11bの上層配線19及びシ
リコン基板11に達する接続孔31を形成し、この接続
孔31内にプラグ32を埋め込む。次に、プラグ32に
接続する状態で金属配線33を形成し、これによって、
DRAM34を完成させる。
【0021】上記DRAMの製造方法では、積み上げ絶
縁膜24における表面段差の上部をエッチングによって
くり抜いた後、等方性エッチングによって積み上げ絶縁
膜24表面を平坦化することから、CMP法による平坦
化と比較して絶縁膜の膜減り量が正確に制御される。こ
のため、平坦化後に残される積み上げ絶縁膜24の膜厚
のばらつきは小さいものになる。したがって、キャパシ
タ22を露出させる危険性なく、積み上げ絶縁膜24の
残膜厚を薄めに設定することができ、この積み上げ絶縁
膜24に形成される接続孔31のアスペクト比を小さく
することが可能になる。
縁膜24における表面段差の上部をエッチングによって
くり抜いた後、等方性エッチングによって積み上げ絶縁
膜24表面を平坦化することから、CMP法による平坦
化と比較して絶縁膜の膜減り量が正確に制御される。こ
のため、平坦化後に残される積み上げ絶縁膜24の膜厚
のばらつきは小さいものになる。したがって、キャパシ
タ22を露出させる危険性なく、積み上げ絶縁膜24の
残膜厚を薄めに設定することができ、この積み上げ絶縁
膜24に形成される接続孔31のアスペクト比を小さく
することが可能になる。
【0022】(第2実施形態)図4は、本発明における
請求項1〜請求項4の製造方法を説明するための図であ
り、以下にこの図を用いて第2実施形態のDRAMの製
造方法を説明する。先ず、第1実施形態で図1(1)〜
図1(4)を用いて説明した工程までを同様に行う。そ
の後、図4(1)に示すように、レジストパターン25
をマスクに用いたエッチングを行うことによって、積み
上げ絶縁膜24の表面段差の上部を、当該表面段差の下
部と同程度の高さになるまでくり抜く。ただし、この際
のエッチングは、例えば、希フッ酸や緩衝フッ酸等をエ
ッチング溶液としてを用いたウェットエッチングやCD
E法を適用することで、等方性エッチングを行うことと
する。この状態においては、積み上げ絶縁膜24の表面
には、上記表面段差の肩部からなる突状段差24aが残
される。
請求項1〜請求項4の製造方法を説明するための図であ
り、以下にこの図を用いて第2実施形態のDRAMの製
造方法を説明する。先ず、第1実施形態で図1(1)〜
図1(4)を用いて説明した工程までを同様に行う。そ
の後、図4(1)に示すように、レジストパターン25
をマスクに用いたエッチングを行うことによって、積み
上げ絶縁膜24の表面段差の上部を、当該表面段差の下
部と同程度の高さになるまでくり抜く。ただし、この際
のエッチングは、例えば、希フッ酸や緩衝フッ酸等をエ
ッチング溶液としてを用いたウェットエッチングやCD
E法を適用することで、等方性エッチングを行うことと
する。この状態においては、積み上げ絶縁膜24の表面
には、上記表面段差の肩部からなる突状段差24aが残
される。
【0023】その後、図4(2)に示すように、上記レ
ジストパターン(25)を除去した後、この積み上げ絶
縁膜24を等方性エッチングする。この等方性エッチン
グとしては、希フッ酸(DHF)や緩衝フッ酸(BH
F)等のフッ酸系のエッチング溶液を用いたウェットエ
ッチング法を適用することとする。
ジストパターン(25)を除去した後、この積み上げ絶
縁膜24を等方性エッチングする。この等方性エッチン
グとしては、希フッ酸(DHF)や緩衝フッ酸(BH
F)等のフッ酸系のエッチング溶液を用いたウェットエ
ッチング法を適用することとする。
【0024】そして、図4(3)に示すように、上記ウ
ェットエッチングによる等方性エッチングによって、積
み上げ絶縁膜24の表面を平坦化する。
ェットエッチングによる等方性エッチングによって、積
み上げ絶縁膜24の表面を平坦化する。
【0025】その後は、上記第1実施形態で図3を用い
て説明したと同様に、接続孔31、プラグ32及び金属
配線33を形成し、これによってDRAM34を完成さ
せる。
て説明したと同様に、接続孔31、プラグ32及び金属
配線33を形成し、これによってDRAM34を完成さ
せる。
【0026】上記DRAMの製造方法では、図4(1)
を用いて説明したように積み上げ絶縁膜24における表
面段差の上部を等方性エッチングによってくり抜いてい
るため、レジストパターン25の下方にもエッチングが
進み、積み上げ絶縁膜24における表面段差の肩部に残
る突状段差24aの高さがより低くなる。したがって、
平坦化のための等方性エッチングの量をより少なくする
ことができ、上記第1実施形態よりもさらに積み上げ絶
縁膜24の膜減り量を正確に制御することが可能にな
る。さらに、図4(2)を用いて説明したようにこの平
坦化のための等方性エッチングは、フッ酸系のエッチン
グ溶液を用いたウェットエッチング法によって行われる
ため、エッチング過剰によって積み上げ絶縁膜24及び
ギャップフィル絶縁膜23の下地のキャパシタ22が露
出した場合であっても、キャパシタ22にダメージが加
わることはない。
を用いて説明したように積み上げ絶縁膜24における表
面段差の上部を等方性エッチングによってくり抜いてい
るため、レジストパターン25の下方にもエッチングが
進み、積み上げ絶縁膜24における表面段差の肩部に残
る突状段差24aの高さがより低くなる。したがって、
平坦化のための等方性エッチングの量をより少なくする
ことができ、上記第1実施形態よりもさらに積み上げ絶
縁膜24の膜減り量を正確に制御することが可能にな
る。さらに、図4(2)を用いて説明したようにこの平
坦化のための等方性エッチングは、フッ酸系のエッチン
グ溶液を用いたウェットエッチング法によって行われる
ため、エッチング過剰によって積み上げ絶縁膜24及び
ギャップフィル絶縁膜23の下地のキャパシタ22が露
出した場合であっても、キャパシタ22にダメージが加
わることはない。
【0027】上記第1実施形態及び第2実施形態では、
平坦化の際の等方性エッチングで積み上げ絶縁膜24の
表面を平坦化した。しかし、上記等方性エッチングは、
ギャップフィル絶縁膜23にまで達しても良く、積み上
げ絶縁膜24の表面とギャップフィル絶縁膜23の表面
とで平坦化が達成されるようにしても良い。この場合、
積み上げ絶縁膜24の膜厚tは、積み上げ絶縁膜24と
上記ギャップフィル絶縁膜23との合計の膜厚が、段差
dよりも大きければ良い。
平坦化の際の等方性エッチングで積み上げ絶縁膜24の
表面を平坦化した。しかし、上記等方性エッチングは、
ギャップフィル絶縁膜23にまで達しても良く、積み上
げ絶縁膜24の表面とギャップフィル絶縁膜23の表面
とで平坦化が達成されるようにしても良い。この場合、
積み上げ絶縁膜24の膜厚tは、積み上げ絶縁膜24と
上記ギャップフィル絶縁膜23との合計の膜厚が、段差
dよりも大きければ良い。
【0028】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法では、絶縁膜における表面段差の上部をエ
ッチングによってくり抜いた後、等方性エッチングによ
ってこの絶縁膜表面を平坦化することで、CMP法によ
る平坦化と比較して絶縁膜の膜減り量を正確に制御しな
がら平坦化を行い、当該絶縁膜を薄膜化することが可能
になる。したがって、この絶縁膜に形成される接続孔の
アスペクト比を小さくし、接続孔形成のためのエッチン
グのマージンを小さくすることが可能になる。また、C
MP法による平坦化と比較して、製造コストを低く抑え
ることができる。
置の製造方法では、絶縁膜における表面段差の上部をエ
ッチングによってくり抜いた後、等方性エッチングによ
ってこの絶縁膜表面を平坦化することで、CMP法によ
る平坦化と比較して絶縁膜の膜減り量を正確に制御しな
がら平坦化を行い、当該絶縁膜を薄膜化することが可能
になる。したがって、この絶縁膜に形成される接続孔の
アスペクト比を小さくし、接続孔形成のためのエッチン
グのマージンを小さくすることが可能になる。また、C
MP法による平坦化と比較して、製造コストを低く抑え
ることができる。
【図1】本発明を適用したDRAMの製造工程図(その
1)である。
1)である。
【図2】本発明を適用したDRAMの製造工程図(その
2)である。
2)である。
【図3】本発明を適用して製造されたDRAMの断面図
である。
である。
【図4】本発明を適用した他のDRAMの製造工程図で
ある。
ある。
【図5】従来のDRAMの製造工程図である。
11…シリコン基板(基板)、11a…メモリセル領
域、22…キャパシタ、23…ギャップフィル絶縁膜
(絶縁膜)、24…積み上げ絶縁膜(絶縁膜)、24a
…突状段差、25…レジストパターン、25a… 開口
部、d…段差、t…膜厚
域、22…キャパシタ、23…ギャップフィル絶縁膜
(絶縁膜)、24…積み上げ絶縁膜(絶縁膜)、24a
…突状段差、25…レジストパターン、25a… 開口
部、d…段差、t…膜厚
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/8242
Claims (4)
- 【請求項1】 段差を有する基板上に、当該段差よりも
膜厚の厚い絶縁膜を成膜する第1工程と、 前記絶縁膜に形成される表面段差の下部から肩部までを
覆いかつ当該表面段差の上部上に開口部を有する形状の
レジストパターンを、当該絶縁膜上に形成する第2工程
と、 前記レジストパターンをマスクに用いたエッチングによ
って、前記絶縁膜の表面段差の上部が当該表面段差の下
部と同程度の高さになるまで当該絶縁膜をくり抜く第3
工程と、 前記レジストパターンを除去した後、前記表面段差の肩
部からなる突状段差が除去されて前記絶縁膜の表面が平
坦化されるまで、当該絶縁膜を等方性エッチングする第
4工程と、 を行うことを特徴とする半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記基板の段差は、前記基板のメモリセル領域に配列さ
れた複数のキャパシタからなるものであること、 を特徴とする半導体装置の製造方法。 - 【請求項3】 請求項1記載の半導体装置の製造方法に
おいて、 前記第3工程のエッチングは、等方性エッチングである
こと、 を特徴とする半導体装置の製造方法。 - 【請求項4】 請求項1記載の半導体装置の製造方法に
おいて、 前記第4工程の等方性エッチングは、ウェットエッチン
グであること、 を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9223227A JPH1167767A (ja) | 1997-08-20 | 1997-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9223227A JPH1167767A (ja) | 1997-08-20 | 1997-08-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1167767A true JPH1167767A (ja) | 1999-03-09 |
Family
ID=16794793
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9223227A Pending JPH1167767A (ja) | 1997-08-20 | 1997-08-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1167767A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002005035A1 (fr) * | 2000-07-12 | 2002-01-17 | Nissan Chemical Industries, Ltd. | Composition de remplissage d'espaces lithographiques |
JP2008205237A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 半導体装置の製造方法、半導体装置、及び半導体ウエハ構造 |
-
1997
- 1997-08-20 JP JP9223227A patent/JPH1167767A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002005035A1 (fr) * | 2000-07-12 | 2002-01-17 | Nissan Chemical Industries, Ltd. | Composition de remplissage d'espaces lithographiques |
CN100367111C (zh) * | 2000-07-12 | 2008-02-06 | 日产化学工业株式会社 | 形成平版印刷用填隙材料的组合物 |
KR100881831B1 (ko) * | 2000-07-12 | 2009-02-03 | 닛산 가가쿠 고교 가부시키 가이샤 | 리소그래피용 갭-필재 형성 조성물 |
US7517633B2 (en) | 2000-07-12 | 2009-04-14 | Nissan Chemical Industries, Ltd. | Composition for forming gap-filling material for lithography |
JP2008205237A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 半導体装置の製造方法、半導体装置、及び半導体ウエハ構造 |
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