JPH1167767A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1167767A JPH1167767A JP9223227A JP22322797A JPH1167767A JP H1167767 A JPH1167767 A JP H1167767A JP 9223227 A JP9223227 A JP 9223227A JP 22322797 A JP22322797 A JP 22322797A JP H1167767 A JPH1167767 A JP H1167767A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭの製造工程では、キャパシタによる
グローバル段差をＣＭＰ法によって平坦化するため、平
坦化絶縁膜の膜厚が厚くなり、接続孔のアスペクト比が
大きくなる。 【解決手段】 段差ｄを有する基板１１上に、段差ｄよ
りも膜厚ｔの厚い積み上げ絶縁膜２４を成膜する。積み
上げ絶縁膜２４に形成される表面段差の下部から肩部に
かけてを覆いかつ表面段差の上部上に開口部２５ａを有
するレジストパターン２５を、積み上げ絶縁膜２４上に
形成する。レジストパターン２５をマスクに用いたエッ
チングによって、積み上げ絶縁膜２４の表面段差の上部
が当該表面段差の下部と同程度の高さになるまでくり抜
く。レジストパターン２５を除去した後、表面段差の肩
部からなる突状段差２４ａが除去されて積み上げ絶縁膜
２４の表面が平坦化されるまで、積み上げ絶縁膜２４を
等方性エッチングする。
グローバル段差をＣＭＰ法によって平坦化するため、平
坦化絶縁膜の膜厚が厚くなり、接続孔のアスペクト比が
大きくなる。 【解決手段】 段差ｄを有する基板１１上に、段差ｄよ
りも膜厚ｔの厚い積み上げ絶縁膜２４を成膜する。積み
上げ絶縁膜２４に形成される表面段差の下部から肩部に
かけてを覆いかつ表面段差の上部上に開口部２５ａを有
するレジストパターン２５を、積み上げ絶縁膜２４上に
形成する。レジストパターン２５をマスクに用いたエッ
チングによって、積み上げ絶縁膜２４の表面段差の上部
が当該表面段差の下部と同程度の高さになるまでくり抜
く。レジストパターン２５を除去した後、表面段差の肩
部からなる突状段差２４ａが除去されて積み上げ絶縁膜
２４の表面が平坦化されるまで、積み上げ絶縁膜２４を
等方性エッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特には基板上のメモリセル領域に複数のキ
ャパシタを配列することによってグローバルな段差が生
じるＤＲＡＭの製造に好適に用いられる半導体装置の製
造方法に関する。
方法に関し、特には基板上のメモリセル領域に複数のキ
ャパシタを配列することによってグローバルな段差が生
じるＤＲＡＭの製造に好適に用いられる半導体装置の製
造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化にともない
素子構造の微細化が進行しており、例えばＤＲＡＭ(dyn
amic random access memory)においては、キャパシタ形
状としてシリンダー型やフィン型を採用することで誘電
体膜の表面積を確保している。ところが、キャパシタ形
状として上記構造を採用したＤＲＡＭにおいては、メモ
リセル領域にキャパシタを配列形成することで基板上に
生じるグローバルな段差が大きくなる。このため、この
グローバルな段差が、次工程以降でのリソグラフィーに
大きな影響を及ぼすようになってきている。そこで一般
的には、キャパシタ形成後に、ＣＭＰ（chemical mecha
nical polishing)法を用いた平坦化処理が行われてい
る。以下にこの平坦化処理の一例を説明する。
素子構造の微細化が進行しており、例えばＤＲＡＭ(dyn
amic random access memory)においては、キャパシタ形
状としてシリンダー型やフィン型を採用することで誘電
体膜の表面積を確保している。ところが、キャパシタ形
状として上記構造を採用したＤＲＡＭにおいては、メモ
リセル領域にキャパシタを配列形成することで基板上に
生じるグローバルな段差が大きくなる。このため、この
グローバルな段差が、次工程以降でのリソグラフィーに
大きな影響を及ぼすようになってきている。そこで一般
的には、キャパシタ形成後に、ＣＭＰ（chemical mecha
nical polishing)法を用いた平坦化処理が行われてい
る。以下にこの平坦化処理の一例を説明する。
【０００３】先ず、図５（１）に示すように、基板５１
のメモリセル領域５１ａにＤＲＡＭのキャパシタ５２を
配列形成した後、キャパシタ５２を埋め込む状態でギャ
ップフィル絶縁膜５３を成膜する。ギャップフィル絶縁
膜５３の表面には、メモリセル領域５１ａに複数のキャ
パシタ５２が配列されたことによるグローバルな段差ｄ
が生じる。この段差ｄは、キャパシタ５２の高さと同程
度になる。次に、ギャップフィル絶縁膜５３上に、上記
段差ｄよりも膜厚の厚い積み上げ絶縁膜５４を成膜す
る。その後、積み上げ絶縁膜５４上に、当該積み上げ絶
縁膜５４の表面段差の上部に開口部を有するレジストパ
ターン５５を形成する。しかる後、このレジストパター
ン５５をマスクに用いたエッチングによって、積み上げ
絶縁膜５４の表面段差の上部が当該表面段差の下部と同
程度の高さになるまでこの積み上げ絶縁膜５４をくり抜
く。この状態では、積み上げ絶縁膜５４における表面段
差の肩部が突状段差５４ａとして残る。次に、図５
（２）に示すように、上記レジストパターン５５を除去
した後、ＣＭＰ法によって上記突状段差５４ａを除去
し、積み上げ絶縁膜５４表面を平坦化する。その後、図
５（３）に示すように、接続孔５６、プラグ５７及び金
属配線５８を形成してＤＲＡＭ５９を完成させる。
のメモリセル領域５１ａにＤＲＡＭのキャパシタ５２を
配列形成した後、キャパシタ５２を埋め込む状態でギャ
ップフィル絶縁膜５３を成膜する。ギャップフィル絶縁
膜５３の表面には、メモリセル領域５１ａに複数のキャ
パシタ５２が配列されたことによるグローバルな段差ｄ
が生じる。この段差ｄは、キャパシタ５２の高さと同程
度になる。次に、ギャップフィル絶縁膜５３上に、上記
段差ｄよりも膜厚の厚い積み上げ絶縁膜５４を成膜す
る。その後、積み上げ絶縁膜５４上に、当該積み上げ絶
縁膜５４の表面段差の上部に開口部を有するレジストパ
ターン５５を形成する。しかる後、このレジストパター
ン５５をマスクに用いたエッチングによって、積み上げ
絶縁膜５４の表面段差の上部が当該表面段差の下部と同
程度の高さになるまでこの積み上げ絶縁膜５４をくり抜
く。この状態では、積み上げ絶縁膜５４における表面段
差の肩部が突状段差５４ａとして残る。次に、図５
（２）に示すように、上記レジストパターン５５を除去
した後、ＣＭＰ法によって上記突状段差５４ａを除去
し、積み上げ絶縁膜５４表面を平坦化する。その後、図
５（３）に示すように、接続孔５６、プラグ５７及び金
属配線５８を形成してＤＲＡＭ５９を完成させる。
【０００４】
【発明が解決しようとする課題】しかし、上記製造方法
では、ＣＭＰ法によってキャパシタを覆う絶縁膜を平坦
化していることから、平坦化後の絶縁膜の残り膜厚のば
らつきが大きくなる。このこれは、ＣＭＰ法における研
磨量のばらつきが±１０％と大きいことに起因してい
る。このため、上記平坦化における研磨膜厚が設定より
も厚くなると、研磨中にキャパシタの上部が露出して破
壊されてしまう危険性がある。そこで、ＣＭＰ法による
平坦化を行う場合には、研磨膜厚のばらつきを考慮して
積み上げ絶縁膜の膜厚を厚めに設定する必要がある。し
たがって、上記平坦化後の積み上げ絶縁膜に形成される
接続孔は、アスペクト比が大きいものになってしまう。
これは、メモリセル領域の周辺領域に形成される接続孔
で特に顕著になり、当該接続孔を形成するためのエッチ
ングのマージンを低下させる要因になる。また、ＣＭＰ
法による平坦化は、コストが高いという問題もある。
では、ＣＭＰ法によってキャパシタを覆う絶縁膜を平坦
化していることから、平坦化後の絶縁膜の残り膜厚のば
らつきが大きくなる。このこれは、ＣＭＰ法における研
磨量のばらつきが±１０％と大きいことに起因してい
る。このため、上記平坦化における研磨膜厚が設定より
も厚くなると、研磨中にキャパシタの上部が露出して破
壊されてしまう危険性がある。そこで、ＣＭＰ法による
平坦化を行う場合には、研磨膜厚のばらつきを考慮して
積み上げ絶縁膜の膜厚を厚めに設定する必要がある。し
たがって、上記平坦化後の積み上げ絶縁膜に形成される
接続孔は、アスペクト比が大きいものになってしまう。
これは、メモリセル領域の周辺領域に形成される接続孔
で特に顕著になり、当該接続孔を形成するためのエッチ
ングのマージンを低下させる要因になる。また、ＣＭＰ
法による平坦化は、コストが高いという問題もある。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であり、以
下の各工程を行うことを特徴としている。先ず第１工程
では、段差を有する基板上に当該段差よりも膜厚の厚い
絶縁膜を成膜し、次の第２工程では、この絶縁膜に形成
される表面段差の下部から肩部までを覆いかつ当該表面
段差の上部上に開口部を有する形状のレジストパターン
を形成する。その後第３工程では、レジストパターンを
マスクに用いたエッチングによって、上記絶縁膜の表面
段差の上部が当該表面段差の下部と同程度の高さになる
まで当該絶縁膜をくり抜く。そして、第４工程では、上
記表面段差の肩部からなる突状段差が除去されて上記絶
縁膜の表面が平坦化されるまで、当該絶縁膜を等方性エ
ッチングする。ここでは、上記基板の段差は、基板のメ
モリセル領域に配列された複数のキャパシタによって生
じるものである。また、上記第３工程のエッチングは、
等方性エッチングであっても良い。さらに、上記第４工
程の等方性エッチングは、ウェットエッチングであって
も良い。
決するためになされた半導体装置の製造方法であり、以
下の各工程を行うことを特徴としている。先ず第１工程
では、段差を有する基板上に当該段差よりも膜厚の厚い
絶縁膜を成膜し、次の第２工程では、この絶縁膜に形成
される表面段差の下部から肩部までを覆いかつ当該表面
段差の上部上に開口部を有する形状のレジストパターン
を形成する。その後第３工程では、レジストパターンを
マスクに用いたエッチングによって、上記絶縁膜の表面
段差の上部が当該表面段差の下部と同程度の高さになる
まで当該絶縁膜をくり抜く。そして、第４工程では、上
記表面段差の肩部からなる突状段差が除去されて上記絶
縁膜の表面が平坦化されるまで、当該絶縁膜を等方性エ
ッチングする。ここでは、上記基板の段差は、基板のメ
モリセル領域に配列された複数のキャパシタによって生
じるものである。また、上記第３工程のエッチングは、
等方性エッチングであっても良い。さらに、上記第４工
程の等方性エッチングは、ウェットエッチングであって
も良い。
【０００６】上記製造方法では、絶縁膜における表面段
差の上部をエッチングによってくり抜いた後、当該絶縁
膜を等方性エッチングすることから、絶縁膜の肩部から
なる突状段差に対してはエッチングが縦方向だけではな
く横方向にも進んで当該絶縁膜表面が平坦化される。こ
の平坦化では、ＣＭＰ法による平坦化と比較して絶縁膜
の膜減り量が正確に制御される。したがって、平坦化後
に残される絶縁膜の膜厚のばらつきが小さくなる。
差の上部をエッチングによってくり抜いた後、当該絶縁
膜を等方性エッチングすることから、絶縁膜の肩部から
なる突状段差に対してはエッチングが縦方向だけではな
く横方向にも進んで当該絶縁膜表面が平坦化される。こ
の平坦化では、ＣＭＰ法による平坦化と比較して絶縁膜
の膜減り量が正確に制御される。したがって、平坦化後
に残される絶縁膜の膜厚のばらつきが小さくなる。
【０００７】また、絶縁膜における表面段差の上部を等
方性エッチングによってくり抜いた場合には、レジスト
パターンの下方にも横方向のエッチングが進み、絶縁膜
における表面段差の肩部に残る突状段差の高さがより低
くなる。したがって、第４工程での平坦化のためのエッ
チング量がより少なくなり、さらに膜減り量が正確に制
御されるようになる。
方性エッチングによってくり抜いた場合には、レジスト
パターンの下方にも横方向のエッチングが進み、絶縁膜
における表面段差の肩部に残る突状段差の高さがより低
くなる。したがって、第４工程での平坦化のためのエッ
チング量がより少なくなり、さらに膜減り量が正確に制
御されるようになる。
【０００８】しかも、上記第４工程でウェットエッチン
グを行った場合には、エッチング溶液を選択すること
で、エッチング過剰によって絶縁膜の下地が露出した場
合に当該下地にダメージが加わらなくなる。
グを行った場合には、エッチング溶液を選択すること
で、エッチング過剰によって絶縁膜の下地が露出した場
合に当該下地にダメージが加わらなくなる。
【０００９】
【発明の実施の形態】以下、本発明の半導体装置の製造
法方をＤＲＡＭの製造方法に適用した実施の形態に基づ
いて詳細に説明する。
法方をＤＲＡＭの製造方法に適用した実施の形態に基づ
いて詳細に説明する。
【００１０】（第１実施形態）図１、図２及び図３は、
本発明における請求項１及び請求項２の製造方法を説明
するための図であり、以下にこれら図を用いて第１実施
形態のＤＲＡＭの製造方法を説明する。先ず、図１
（１）に示すように、例えば、シリコン基板１１におけ
るメモリセル領域１１ａと周辺領域１１ｂとの表面側
に、素子分離領域１２を形成し、さらにここでは図示を
省略したウェル拡散層及びしきい電圧調整用の不純物層
を形成する。その後、シリコン基板１１上にポリサイド
構造の下層配線１３を形成する。この下層配線１３は、
メモリセル領域１１ａにおいてはワード線になる。次
に、下層配線１３の両脇におけるシリコン基板１１の表
面層にソース・ドレイン拡散層１４を形成する。その
後、シリコン基板１１上に第１絶縁膜１５を形成して平
坦化を行う。
本発明における請求項１及び請求項２の製造方法を説明
するための図であり、以下にこれら図を用いて第１実施
形態のＤＲＡＭの製造方法を説明する。先ず、図１
（１）に示すように、例えば、シリコン基板１１におけ
るメモリセル領域１１ａと周辺領域１１ｂとの表面側
に、素子分離領域１２を形成し、さらにここでは図示を
省略したウェル拡散層及びしきい電圧調整用の不純物層
を形成する。その後、シリコン基板１１上にポリサイド
構造の下層配線１３を形成する。この下層配線１３は、
メモリセル領域１１ａにおいてはワード線になる。次
に、下層配線１３の両脇におけるシリコン基板１１の表
面層にソース・ドレイン拡散層１４を形成する。その
後、シリコン基板１１上に第１絶縁膜１５を形成して平
坦化を行う。
【００１１】次に、図１（２）に示すように、シリコン
基板１１にまで達する積み上げ形状のコンタクト１６を
第１絶縁膜１５に形成する。その後、第２絶縁膜１７の
成膜及びＣＭＰ法によって、コンタクト１６表面を露出
させた状態で当該コンタクト１６及び第２絶縁膜１７の
表面を平坦化する。次に、ＴＥＯＳ（tetraethoxy sila
ne）ガスを用いたＬＰ（low pressure) −ＣＶＤ(chemi
mical vapor deposition) 法によって、コンタクト１６
及び第２絶縁膜１７上に第３絶縁膜１８を成膜する。
基板１１にまで達する積み上げ形状のコンタクト１６を
第１絶縁膜１５に形成する。その後、第２絶縁膜１７の
成膜及びＣＭＰ法によって、コンタクト１６表面を露出
させた状態で当該コンタクト１６及び第２絶縁膜１７の
表面を平坦化する。次に、ＴＥＯＳ（tetraethoxy sila
ne）ガスを用いたＬＰ（low pressure) −ＣＶＤ(chemi
mical vapor deposition) 法によって、コンタクト１６
及び第２絶縁膜１７上に第３絶縁膜１８を成膜する。
【００１２】その後、この第３絶縁膜１８に所定のコン
タクト１６に達する接続孔を形成し、接続孔底部のコン
タクト１６に接続させる状態でポリサイド構造の上層配
線１９を形成する。この上層配線１９は、メモリセル領
域１１ａにおいてはビット線及びビットコンタクトにな
る。次に、上層配線１９を覆う状態での絶縁膜の成膜と
ＣＭＰ法による平坦化とを行うことによって、第３絶縁
膜１８上に表面平坦な第４絶縁膜２０を形成する。
タクト１６に達する接続孔を形成し、接続孔底部のコン
タクト１６に接続させる状態でポリサイド構造の上層配
線１９を形成する。この上層配線１９は、メモリセル領
域１１ａにおいてはビット線及びビットコンタクトにな
る。次に、上層配線１９を覆う状態での絶縁膜の成膜と
ＣＭＰ法による平坦化とを行うことによって、第３絶縁
膜１８上に表面平坦な第４絶縁膜２０を形成する。
【００１３】次いで、図１（３）に示すように、メモリ
セル領域１１ａにおける第４絶縁膜２０にノードコンタ
クト２１を形成し、このノードコンタクト２１に接続す
るキャパシタ２２をこの第４絶縁膜２０上に形成する。
このキャパシタ２２は、シリンダー型に形成された下部
電極、この下部電極を覆う誘電体膜及びこの誘電体膜を
覆う上部電極とで構成されている。
セル領域１１ａにおける第４絶縁膜２０にノードコンタ
クト２１を形成し、このノードコンタクト２１に接続す
るキャパシタ２２をこの第４絶縁膜２０上に形成する。
このキャパシタ２２は、シリンダー型に形成された下部
電極、この下部電極を覆う誘電体膜及びこの誘電体膜を
覆う上部電極とで構成されている。
【００１４】次に、このキャパシタ２２を埋め込む状態
で、シリコン基板１１上に酸化シリコンからなるギャッ
プフィル絶縁膜２３を成膜する。このギャップフィル絶
縁膜２３の表面には、メモリセル領域１１ａに複数のキ
ャパシタ２２を配列形成したことによるグローバルな段
差ｄが生じる。この段差ｄが、請求項１に記す基板の段
差になり、その高さはキャパシタ２２の高さと略等しく
なる。ここでは、段差ｄ＝０．１μｍ程度とする。その
後、ギャップフィル絶縁膜２３上に積み上げ用の絶縁膜
（以下、積み上げ絶縁膜と記す）２４を成膜する。この
積み上げ絶縁膜２４は、例えばＴＥＯＳガスを用いたプ
ラズマＣＶＤ法によって成膜された酸化シリコン膜から
なる。また、この積み上げ絶縁膜２４の膜厚ｔは、少な
くとも上記段差ｄ（すなわちキャパシタ２２の高さ）よ
りも厚く、かつ次の等方性エッチングによる積み上げ絶
縁膜２４の平坦化で、キャパシタ２２が露出することの
ないような膜厚に設定される。
で、シリコン基板１１上に酸化シリコンからなるギャッ
プフィル絶縁膜２３を成膜する。このギャップフィル絶
縁膜２３の表面には、メモリセル領域１１ａに複数のキ
ャパシタ２２を配列形成したことによるグローバルな段
差ｄが生じる。この段差ｄが、請求項１に記す基板の段
差になり、その高さはキャパシタ２２の高さと略等しく
なる。ここでは、段差ｄ＝０．１μｍ程度とする。その
後、ギャップフィル絶縁膜２３上に積み上げ用の絶縁膜
（以下、積み上げ絶縁膜と記す）２４を成膜する。この
積み上げ絶縁膜２４は、例えばＴＥＯＳガスを用いたプ
ラズマＣＶＤ法によって成膜された酸化シリコン膜から
なる。また、この積み上げ絶縁膜２４の膜厚ｔは、少な
くとも上記段差ｄ（すなわちキャパシタ２２の高さ）よ
りも厚く、かつ次の等方性エッチングによる積み上げ絶
縁膜２４の平坦化で、キャパシタ２２が露出することの
ないような膜厚に設定される。
【００１５】次いで、図１（４）に示すように、積み上
げ絶縁膜２４上にレジストパターン２５を形成する。こ
のレジストパターン２５は、積み上げ絶縁膜２４に形成
される表面段差の下部から肩部までを覆いかつ当該表面
段差の上部上に開口部２５ａを有する形状に形成する。
このレジストパターン２５を形成するためのリソグラフ
ィー工程では、レジストパターン２５によって、表面段
差の肩部が確実に覆われる範囲で、最も合わせ余裕が小
さくなるようなフォトマスクを用い、出来るだけ大きな
開口部２５ａが形成されるようにする。
げ絶縁膜２４上にレジストパターン２５を形成する。こ
のレジストパターン２５は、積み上げ絶縁膜２４に形成
される表面段差の下部から肩部までを覆いかつ当該表面
段差の上部上に開口部２５ａを有する形状に形成する。
このレジストパターン２５を形成するためのリソグラフ
ィー工程では、レジストパターン２５によって、表面段
差の肩部が確実に覆われる範囲で、最も合わせ余裕が小
さくなるようなフォトマスクを用い、出来るだけ大きな
開口部２５ａが形成されるようにする。
【００１６】次に、図２（１）に示すように、レジスト
パターン２５をマスクに用いたエッチングによって、積
み上げ絶縁膜２４の表面段差の上部を、当該表面段差の
下部と同程度の高さになるまでくり抜く。この状態にお
いては、積み上げ絶縁膜２４の表面には、上記表面段差
の肩部からなる突状段差２４ａが残される。
パターン２５をマスクに用いたエッチングによって、積
み上げ絶縁膜２４の表面段差の上部を、当該表面段差の
下部と同程度の高さになるまでくり抜く。この状態にお
いては、積み上げ絶縁膜２４の表面には、上記表面段差
の肩部からなる突状段差２４ａが残される。
【００１７】その後、図２（２）に示すように、上記レ
ジストパターン（２５）を除去した後、この積み上げ絶
縁膜２４を等方性エッチングする。この等方性エッチン
グとしては、プラズマエッチング法や、ＣＤＥ（chemic
al dry etching) 法を適用することとする。ここで、図
中丸印は、等方性エッチングにおいて、所定時間にエッ
チングが進む範囲を示している。ここで示されるよう
に、等方性エッチングでは、エッチングが深さ方向だけ
ではなく全方向に進むため、エッチングの進行と共に突
状段差２４ａは高さが低くかつ幅が狭くなる。
ジストパターン（２５）を除去した後、この積み上げ絶
縁膜２４を等方性エッチングする。この等方性エッチン
グとしては、プラズマエッチング法や、ＣＤＥ（chemic
al dry etching) 法を適用することとする。ここで、図
中丸印は、等方性エッチングにおいて、所定時間にエッ
チングが進む範囲を示している。ここで示されるよう
に、等方性エッチングでは、エッチングが深さ方向だけ
ではなく全方向に進むため、エッチングの進行と共に突
状段差２４ａは高さが低くかつ幅が狭くなる。
【００１８】この等方性エッチングにプラズマエッチン
グ法を適用する場合のエッチング条件の一例としては、
４フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）との混合ガスを
エッチングガスに用い、ＣＦ4 ／Ｏ2 ＝９０ｓｃｃｍ／
２００ｓｃｃｍの流量で流す。また、ＣＤＥ法を適用す
る場合のエッチング条件の一例としては、エッチングガ
スとその流量をＣＦ4 ／Ｏ2 ＝２１０ｓｃｃｍ／９０ｓ
ｃｃｍに設定することとする。
グ法を適用する場合のエッチング条件の一例としては、
４フッ化炭素（ＣＦ4 ）と酸素（Ｏ2 ）との混合ガスを
エッチングガスに用い、ＣＦ4 ／Ｏ2 ＝９０ｓｃｃｍ／
２００ｓｃｃｍの流量で流す。また、ＣＤＥ法を適用す
る場合のエッチング条件の一例としては、エッチングガ
スとその流量をＣＦ4 ／Ｏ2 ＝２１０ｓｃｃｍ／９０ｓ
ｃｃｍに設定することとする。
【００１９】そして、図２（３）に示すように、上記等
方性エッチングによって、上記突状段差２４ａを除去し
て積み上げ絶縁膜２４の表面を平坦化する。
方性エッチングによって、上記突状段差２４ａを除去し
て積み上げ絶縁膜２４の表面を平坦化する。
【００２０】その後、図３に示すように、キャパシタ２
２の上部電極や、周辺領域１１ｂの上層配線１９及びシ
リコン基板１１に達する接続孔３１を形成し、この接続
孔３１内にプラグ３２を埋め込む。次に、プラグ３２に
接続する状態で金属配線３３を形成し、これによって、
ＤＲＡＭ３４を完成させる。
２の上部電極や、周辺領域１１ｂの上層配線１９及びシ
リコン基板１１に達する接続孔３１を形成し、この接続
孔３１内にプラグ３２を埋め込む。次に、プラグ３２に
接続する状態で金属配線３３を形成し、これによって、
ＤＲＡＭ３４を完成させる。
【００２１】上記ＤＲＡＭの製造方法では、積み上げ絶
縁膜２４における表面段差の上部をエッチングによって
くり抜いた後、等方性エッチングによって積み上げ絶縁
膜２４表面を平坦化することから、ＣＭＰ法による平坦
化と比較して絶縁膜の膜減り量が正確に制御される。こ
のため、平坦化後に残される積み上げ絶縁膜２４の膜厚
のばらつきは小さいものになる。したがって、キャパシ
タ２２を露出させる危険性なく、積み上げ絶縁膜２４の
残膜厚を薄めに設定することができ、この積み上げ絶縁
膜２４に形成される接続孔３１のアスペクト比を小さく
することが可能になる。
縁膜２４における表面段差の上部をエッチングによって
くり抜いた後、等方性エッチングによって積み上げ絶縁
膜２４表面を平坦化することから、ＣＭＰ法による平坦
化と比較して絶縁膜の膜減り量が正確に制御される。こ
のため、平坦化後に残される積み上げ絶縁膜２４の膜厚
のばらつきは小さいものになる。したがって、キャパシ
タ２２を露出させる危険性なく、積み上げ絶縁膜２４の
残膜厚を薄めに設定することができ、この積み上げ絶縁
膜２４に形成される接続孔３１のアスペクト比を小さく
することが可能になる。
【００２２】（第２実施形態）図４は、本発明における
請求項１〜請求項４の製造方法を説明するための図であ
り、以下にこの図を用いて第２実施形態のＤＲＡＭの製
造方法を説明する。先ず、第１実施形態で図１（１）〜
図１（４）を用いて説明した工程までを同様に行う。そ
の後、図４（１）に示すように、レジストパターン２５
をマスクに用いたエッチングを行うことによって、積み
上げ絶縁膜２４の表面段差の上部を、当該表面段差の下
部と同程度の高さになるまでくり抜く。ただし、この際
のエッチングは、例えば、希フッ酸や緩衝フッ酸等をエ
ッチング溶液としてを用いたウェットエッチングやＣＤ
Ｅ法を適用することで、等方性エッチングを行うことと
する。この状態においては、積み上げ絶縁膜２４の表面
には、上記表面段差の肩部からなる突状段差２４ａが残
される。
請求項１〜請求項４の製造方法を説明するための図であ
り、以下にこの図を用いて第２実施形態のＤＲＡＭの製
造方法を説明する。先ず、第１実施形態で図１（１）〜
図１（４）を用いて説明した工程までを同様に行う。そ
の後、図４（１）に示すように、レジストパターン２５
をマスクに用いたエッチングを行うことによって、積み
上げ絶縁膜２４の表面段差の上部を、当該表面段差の下
部と同程度の高さになるまでくり抜く。ただし、この際
のエッチングは、例えば、希フッ酸や緩衝フッ酸等をエ
ッチング溶液としてを用いたウェットエッチングやＣＤ
Ｅ法を適用することで、等方性エッチングを行うことと
する。この状態においては、積み上げ絶縁膜２４の表面
には、上記表面段差の肩部からなる突状段差２４ａが残
される。
【００２３】その後、図４（２）に示すように、上記レ
ジストパターン（２５）を除去した後、この積み上げ絶
縁膜２４を等方性エッチングする。この等方性エッチン
グとしては、希フッ酸（ＤＨＦ）や緩衝フッ酸（ＢＨ
Ｆ）等のフッ酸系のエッチング溶液を用いたウェットエ
ッチング法を適用することとする。
ジストパターン（２５）を除去した後、この積み上げ絶
縁膜２４を等方性エッチングする。この等方性エッチン
グとしては、希フッ酸（ＤＨＦ）や緩衝フッ酸（ＢＨ
Ｆ）等のフッ酸系のエッチング溶液を用いたウェットエ
ッチング法を適用することとする。
【００２４】そして、図４（３）に示すように、上記ウ
ェットエッチングによる等方性エッチングによって、積
み上げ絶縁膜２４の表面を平坦化する。
ェットエッチングによる等方性エッチングによって、積
み上げ絶縁膜２４の表面を平坦化する。
【００２５】その後は、上記第１実施形態で図３を用い
て説明したと同様に、接続孔３１、プラグ３２及び金属
配線３３を形成し、これによってＤＲＡＭ３４を完成さ
せる。
て説明したと同様に、接続孔３１、プラグ３２及び金属
配線３３を形成し、これによってＤＲＡＭ３４を完成さ
せる。
【００２６】上記ＤＲＡＭの製造方法では、図４（１）
を用いて説明したように積み上げ絶縁膜２４における表
面段差の上部を等方性エッチングによってくり抜いてい
るため、レジストパターン２５の下方にもエッチングが
進み、積み上げ絶縁膜２４における表面段差の肩部に残
る突状段差２４ａの高さがより低くなる。したがって、
平坦化のための等方性エッチングの量をより少なくする
ことができ、上記第１実施形態よりもさらに積み上げ絶
縁膜２４の膜減り量を正確に制御することが可能にな
る。さらに、図４（２）を用いて説明したようにこの平
坦化のための等方性エッチングは、フッ酸系のエッチン
グ溶液を用いたウェットエッチング法によって行われる
ため、エッチング過剰によって積み上げ絶縁膜２４及び
ギャップフィル絶縁膜２３の下地のキャパシタ２２が露
出した場合であっても、キャパシタ２２にダメージが加
わることはない。
を用いて説明したように積み上げ絶縁膜２４における表
面段差の上部を等方性エッチングによってくり抜いてい
るため、レジストパターン２５の下方にもエッチングが
進み、積み上げ絶縁膜２４における表面段差の肩部に残
る突状段差２４ａの高さがより低くなる。したがって、
平坦化のための等方性エッチングの量をより少なくする
ことができ、上記第１実施形態よりもさらに積み上げ絶
縁膜２４の膜減り量を正確に制御することが可能にな
る。さらに、図４（２）を用いて説明したようにこの平
坦化のための等方性エッチングは、フッ酸系のエッチン
グ溶液を用いたウェットエッチング法によって行われる
ため、エッチング過剰によって積み上げ絶縁膜２４及び
ギャップフィル絶縁膜２３の下地のキャパシタ２２が露
出した場合であっても、キャパシタ２２にダメージが加
わることはない。
【００２７】上記第１実施形態及び第２実施形態では、
平坦化の際の等方性エッチングで積み上げ絶縁膜２４の
表面を平坦化した。しかし、上記等方性エッチングは、
ギャップフィル絶縁膜２３にまで達しても良く、積み上
げ絶縁膜２４の表面とギャップフィル絶縁膜２３の表面
とで平坦化が達成されるようにしても良い。この場合、
積み上げ絶縁膜２４の膜厚ｔは、積み上げ絶縁膜２４と
上記ギャップフィル絶縁膜２３との合計の膜厚が、段差
ｄよりも大きければ良い。
平坦化の際の等方性エッチングで積み上げ絶縁膜２４の
表面を平坦化した。しかし、上記等方性エッチングは、
ギャップフィル絶縁膜２３にまで達しても良く、積み上
げ絶縁膜２４の表面とギャップフィル絶縁膜２３の表面
とで平坦化が達成されるようにしても良い。この場合、
積み上げ絶縁膜２４の膜厚ｔは、積み上げ絶縁膜２４と
上記ギャップフィル絶縁膜２３との合計の膜厚が、段差
ｄよりも大きければ良い。
【００２８】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法では、絶縁膜における表面段差の上部をエ
ッチングによってくり抜いた後、等方性エッチングによ
ってこの絶縁膜表面を平坦化することで、ＣＭＰ法によ
る平坦化と比較して絶縁膜の膜減り量を正確に制御しな
がら平坦化を行い、当該絶縁膜を薄膜化することが可能
になる。したがって、この絶縁膜に形成される接続孔の
アスペクト比を小さくし、接続孔形成のためのエッチン
グのマージンを小さくすることが可能になる。また、Ｃ
ＭＰ法による平坦化と比較して、製造コストを低く抑え
ることができる。
置の製造方法では、絶縁膜における表面段差の上部をエ
ッチングによってくり抜いた後、等方性エッチングによ
ってこの絶縁膜表面を平坦化することで、ＣＭＰ法によ
る平坦化と比較して絶縁膜の膜減り量を正確に制御しな
がら平坦化を行い、当該絶縁膜を薄膜化することが可能
になる。したがって、この絶縁膜に形成される接続孔の
アスペクト比を小さくし、接続孔形成のためのエッチン
グのマージンを小さくすることが可能になる。また、Ｃ
ＭＰ法による平坦化と比較して、製造コストを低く抑え
ることができる。
【図１】本発明を適用したＤＲＡＭの製造工程図（その
１）である。
１）である。
【図２】本発明を適用したＤＲＡＭの製造工程図（その
２）である。
２）である。
【図３】本発明を適用して製造されたＤＲＡＭの断面図
である。
である。
【図４】本発明を適用した他のＤＲＡＭの製造工程図で
ある。
ある。
【図５】従来のＤＲＡＭの製造工程図である。
１１…シリコン基板（基板）、１１ａ…メモリセル領
域、２２…キャパシタ、２３…ギャップフィル絶縁膜
（絶縁膜）、２４…積み上げ絶縁膜（絶縁膜）、２４ａ
…突状段差、２５…レジストパターン、２５ａ… 開口
部、ｄ…段差、ｔ…膜厚
域、２２…キャパシタ、２３…ギャップフィル絶縁膜
（絶縁膜）、２４…積み上げ絶縁膜（絶縁膜）、２４ａ
…突状段差、２５…レジストパターン、２５ａ… 開口
部、ｄ…段差、ｔ…膜厚
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242
Claims (4)
- 【請求項１】 段差を有する基板上に、当該段差よりも
膜厚の厚い絶縁膜を成膜する第１工程と、 前記絶縁膜に形成される表面段差の下部から肩部までを
覆いかつ当該表面段差の上部上に開口部を有する形状の
レジストパターンを、当該絶縁膜上に形成する第２工程
と、 前記レジストパターンをマスクに用いたエッチングによ
って、前記絶縁膜の表面段差の上部が当該表面段差の下
部と同程度の高さになるまで当該絶縁膜をくり抜く第３
工程と、 前記レジストパターンを除去した後、前記表面段差の肩
部からなる突状段差が除去されて前記絶縁膜の表面が平
坦化されるまで、当該絶縁膜を等方性エッチングする第
４工程と、 を行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記基板の段差は、前記基板のメモリセル領域に配列さ
れた複数のキャパシタからなるものであること、 を特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記第３工程のエッチングは、等方性エッチングである
こと、 を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 前記第４工程の等方性エッチングは、ウェットエッチン
グであること、 を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9223227A JPH1167767A (ja) | 1997-08-20 | 1997-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9223227A JPH1167767A (ja) | 1997-08-20 | 1997-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167767A true JPH1167767A (ja) | 1999-03-09 |
Family
ID=16794793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9223227A Pending JPH1167767A (ja) | 1997-08-20 | 1997-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002005035A1 (fr) * | 2000-07-12 | 2002-01-17 | Nissan Chemical Industries, Ltd. | Composition de remplissage d'espaces lithographiques |
| JP2008205237A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 半導体装置の製造方法、半導体装置、及び半導体ウエハ構造 |
-
1997
- 1997-08-20 JP JP9223227A patent/JPH1167767A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002005035A1 (fr) * | 2000-07-12 | 2002-01-17 | Nissan Chemical Industries, Ltd. | Composition de remplissage d'espaces lithographiques |
| CN100367111C (zh) * | 2000-07-12 | 2008-02-06 | 日产化学工业株式会社 | 形成平版印刷用填隙材料的组合物 |
| KR100881831B1 (ko) * | 2000-07-12 | 2009-02-03 | 닛산 가가쿠 고교 가부시키 가이샤 | 리소그래피용 갭-필재 형성 조성물 |
| US7517633B2 (en) | 2000-07-12 | 2009-04-14 | Nissan Chemical Industries, Ltd. | Composition for forming gap-filling material for lithography |
| JP2008205237A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 半導体装置の製造方法、半導体装置、及び半導体ウエハ構造 |
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