JP2003031486A - Formation method of fine resist pattern - Google Patents
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Abstract
Description
【０００１】[0001]
【発明が属する技術分野】本発明は、半導体装置の製造
方法に係り、特に微細レジストパターンの形成方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a fine resist pattern.
【０００２】[0002]
【従来の技術】微細なレジストパターンの形成を目的と
して、２層レジスト法や３層レジスト法のような多層レ
ジスト技術について多く提案されている。2. Description of the Related Art Many multilayer resist techniques such as a two-layer resist method and a three-layer resist method have been proposed for the purpose of forming a fine resist pattern.
【０００３】以下、従来の微細レジストパターンの形成
方法について説明する。図８〜図１４は、従来の微細レ
ジストパターンの形成方法を説明するための断面図であ
る。先ず、図８に示すように、下地基板１上に下層レジ
スト膜２を形成する。次に、図９に示すように、下層レ
ジスト膜２上に上層レジスト膜３を形成する。A conventional method of forming a fine resist pattern will be described below. 8 to 14 are cross-sectional views for explaining a conventional method of forming a fine resist pattern. First, as shown in FIG. 8, a lower resist film 2 is formed on a base substrate 1. Next, as shown in FIG. 9, an upper resist film 3 is formed on the lower resist film 2.
【０００４】そして、図１０に示すように、所定のマス
ク（図示省略）を介して活性光線４を照射することによ
り、上層レジスト膜３にパターンを露光する。その後、
図示しないが、湿式現像を行う。これにより、図１１に
示すような上層レジストパターン３Ａが形成される。続
いて、図１２に示すように、シリル化処理を行って、上
層レジストパターン３Ａの表面及び側壁にシリル化層３
Ｂを形成する。なお、図１２中では、シリル化剤（雰囲
気ガス）を簡便のためＳｉと示した。Then, as shown in FIG. 10, the upper resist film 3 is exposed with a pattern by irradiating the active ray 4 through a predetermined mask (not shown). afterwards,
Although not shown, wet development is performed. As a result, the upper layer resist pattern 3A as shown in FIG. 11 is formed. Subsequently, as shown in FIG. 12, a silylation process is performed to form the silylation layer 3 on the surface and sidewalls of the upper resist pattern 3A.
Form B. In FIG. 12, the silylating agent (atmosphere gas) is shown as Si for simplicity.
【０００５】次に、図１３に示すように、上層レジスト
パターン３Ａの上面が露出するまでシリル化層３Ｂを異
方性ドライエッチングする。これにより、上層レジスト
パターン３Ａの両脇に上層シリル化パターン６が形成さ
れる。Next, as shown in FIG. 13, the silylated layer 3B is anisotropically dry-etched until the upper surface of the upper resist pattern 3A is exposed. As a result, the upper layer silylated pattern 6 is formed on both sides of the upper layer resist pattern 3A.
【０００６】最後に、図１４に示すように、上層シリル
化パターン６をエッチングマスクとして、上層レジスト
パターン３Ａおよび下層レジスト膜２をドライ現像す
る。ここで、ドライ現像とは、酸素プラズマ等によるド
ライエッチングをいう。これにより、下層レジストパタ
ーン２Ａおよび上層シリル化パターン６からなる所望の
レジストパターン７が形成される。Finally, as shown in FIG. 14, the upper layer resist pattern 3A and the lower layer resist film 2 are dry-developed using the upper layer silylation pattern 6 as an etching mask. Here, dry development refers to dry etching using oxygen plasma or the like. As a result, a desired resist pattern 7 including the lower layer resist pattern 2A and the upper layer silylated pattern 6 is formed.
【０００７】なお、上記従来例の関連特許としては、特
開平０２−００５５２２号公報、及び特開平０２−１３
４６３９号公報が挙げられる。As related patents of the above-mentioned conventional example, Japanese Patent Application Laid-Open No. 02-005522 and Japanese Patent Application Laid-Open No. 02-13.
4639 publication is mentioned.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、レジス
ト膜中でのシリル化反応は等方的に進行するため、上層
レジストパターン３Ａは、側壁からだけでなく上面から
もシリル化される。このため、最終的に上層レジストパ
ターン３Ａの上方および側方に、同じ厚さのシリル化層
３Ｂが形成される。したがって、上層シリル化パターン
６の膜厚は、上層レジストパターン３Ａの膜厚よりもシ
リル化層３Ｂの厚さだけ薄くなる。However, since the silylation reaction in the resist film proceeds isotropically, the upper resist pattern 3A is silylated not only from the side wall but also from the upper surface. Therefore, finally, the silylated layer 3B having the same thickness is formed above and on the side of the upper resist pattern 3A. Therefore, the film thickness of the upper layer silylated pattern 6 is thinner than the film thickness of the upper layer resist pattern 3A by the thickness of the silylated layer 3B.
【０００９】今後、より微細なレジストパターンを形成
するために、上層レジスト膜３のさらなる薄膜化が必要
となる。この場合、上層レジストパターン３Ａの膜厚が
さらに薄くなり、上層シリル化パターン６の膜厚もさら
に薄くなってしまう。また、上層シリル化パターン６の
線幅を太くする場合、すなわちシリル化の処理時間を長
くしてシリル化層３Ｂの厚さが厚くなった場合も、同様
に上層シリル化パターン６の膜厚が薄くなってしまう。
このように上層シリル化パターン６の膜厚が薄くなって
しまうと、下層レジスト膜２へのパターン転写時に上層
シリル化パターン６がエッチングマスクとして機能しな
くなってしまうという問題がある。In the future, in order to form a finer resist pattern, it is necessary to make the upper resist film 3 thinner. In this case, the film thickness of the upper resist pattern 3A becomes thinner, and the film thickness of the upper silylated pattern 6 becomes thinner. Also, when the line width of the upper layer silylation pattern 6 is thickened, that is, when the silylation processing time is lengthened and the thickness of the silylation layer 3B is increased, the film thickness of the upper layer silylation pattern 6 is similarly increased. It becomes thin.
If the film thickness of the upper layer silylation pattern 6 becomes thin as described above, there is a problem that the upper layer silylation pattern 6 does not function as an etching mask when the pattern is transferred to the lower layer resist film 2.
【００１０】本発明は、上記従来の課題を解決するため
になされたもので、上層レジスト膜の膜厚、又は上層シ
リル化パターンの線幅に依存することなく、上層シリル
化パターンを一定の膜厚で形成することを目的とする。The present invention has been made in order to solve the above-mentioned conventional problems and has a constant upper layer silylation pattern without depending on the film thickness of the upper layer resist film or the line width of the upper layer silylation pattern. It is intended to be formed with a large thickness.
【００１１】[0011]
【課題を解決する為の手段】請求項１の発明に係る微細
レジストパターンの形成方法は、基板上に下層レジスト
膜を形成する工程と、前記下層レジスト膜上に上層レジ
ストパターンを形成する工程と、前記上層レジストパタ
ーンの側壁のみをシリル化して、上層シリル化パターン
を形成する上層シリル化パターン形成工程と、前記上層
シリル化パターンをマスクとしたドライエッチング処理
により、下層レジスト膜をパターニングするパターニン
グ工程と、を含むことを特徴とするものである。According to a first aspect of the present invention, there is provided a method of forming a fine resist pattern, which comprises a step of forming a lower layer resist film on a substrate, and a step of forming an upper layer resist pattern on the lower layer resist film. An upper layer silylation pattern forming step of forming an upper layer silylation pattern by silylating only the sidewalls of the upper layer resist pattern, and a patterning step of patterning the lower layer resist film by a dry etching process using the upper layer silylation pattern as a mask And are included.
【００１２】請求項２の発明に係る微細レジストパター
ンの形成方法は、請求項１に記載の形成方法において、
前記上層シリル化パターン形成工程は、前記上層レジス
トパターンの上面に保護膜を形成する工程と、前記保護
膜を形成した後、前記上層レジストパターンをシリコン
雰囲気中にさらす工程と、を含むことを特徴とするもの
である。According to a second aspect of the present invention, there is provided a method of forming a fine resist pattern, comprising the steps of:
The upper layer silylation pattern forming step includes a step of forming a protective film on the upper surface of the upper layer resist pattern, and a step of exposing the upper layer resist pattern to a silicon atmosphere after forming the protective film. It is what
【００１３】請求項３の発明に係る微細レジストパター
ンの形成方法は、請求項１又は２に記載の形成方法にお
いて、フルオロカーボンを含む混合ガス又はフルオロカ
ーボンを用いたプラズマ処理によって、前記保護膜を形
成することを特徴とするものである。According to a third aspect of the present invention, there is provided a method of forming a fine resist pattern according to the first or second aspect, wherein the protective film is formed by plasma treatment using a mixed gas containing fluorocarbon or fluorocarbon. It is characterized by that.
【００１４】請求項４の発明に係る微細レジストパター
ンの形成方法は、請求項１から３の何れかに記載の形成
方法において、前記上層レジストパターンが、ＯＨ基、
ＣＯＯＨ基、ＮＨ基およびＳＨ基の少なくとも一種含む
ことを特徴とするものである。A method for forming a fine resist pattern according to a fourth aspect of the present invention is the method for forming a fine resist pattern according to any one of the first to third aspects, wherein the upper layer resist pattern is an OH group,
It is characterized by containing at least one of a COOH group, an NH group and an SH group.
【００１５】請求項５の発明に係る微細レジストパター
ンの形成方法は、請求項１から４の何れかに記載の形成
方法において、前記パターニング工程では、シリル化さ
れていない前記上層レジストパターンおよび前記保護膜
がエッチングされるとともに、前記下層レジスト膜がエ
ッチングされることを特徴とするものである。A method for forming a fine resist pattern according to a fifth aspect of the present invention is the method for forming a fine resist pattern according to any one of the first to fourth aspects, wherein in the patterning step, the upper-layer resist pattern that has not been silylated and the protection layer are protected. The film is etched, and the lower resist film is etched.
【００１６】[0016]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一または相当する
部分には同一の符号を付してその説明を簡略化ないし省
略することがある。
実施の形態１．本発明の実施の形態１による微細レジス
トパターンの形成方法について説明する。図１〜図７
は、本発明の実施の形態１による微細レジストパターン
の形成方法を説明するための断面図である。先ず、図１
において、基板１上に下層レジスト膜２を形成する。こ
こで、下層レジスト膜２は、市販のノボラック樹脂系の
レジストを３００ｎｍ程度の厚さに回転塗布し、その後
２５０℃程度の温度で６０秒間熱処理して熱架橋させて
形成した。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding parts are designated by the same reference numerals, and the description thereof may be simplified or omitted. Embodiment 1. A method of forming a fine resist pattern according to the first embodiment of the present invention will be described. 1 to 7
FIG. 4A is a sectional view for illustrating the method of forming a fine resist pattern according to the first embodiment of the present invention. First, Fig. 1
In, the lower resist film 2 is formed on the substrate 1. Here, the lower resist film 2 was formed by spin-coating a commercially available novolac resin-based resist to a thickness of about 300 nm, and then performing heat treatment at a temperature of about 250 ° C. for 60 seconds to thermally crosslink the resist.
【００１７】次に、図２に示すように、下層レジスト膜
２上に上層レジスト膜３を形成する。ここで、上層レジ
スト膜３は、市販のＫｒＦエキシマ露光用ポジ型レジス
トを７０ｎｍ程度の厚さに回転塗布し、１００℃程度の
温度で６０秒間熱処理して形成した。Next, as shown in FIG. 2, an upper resist film 3 is formed on the lower resist film 2. Here, the upper layer resist film 3 was formed by spin-coating a commercially available positive resist for KrF excimer exposure to a thickness of about 70 nm and heat treating it at a temperature of about 100 ° C. for 60 seconds.
【００１８】そして、図３に示すように、所定のマスク
（図示省略）を介して活性光線４を照射することによ
り、上層レジスト膜３に対してパターンを露光する。こ
のパターン露光は、Ｆ２エキシマレーザ露光装置（波長
１５７ｎｍ、ＮＡ＝０．６、σ＝０．７）を用いて行っ
た。Then, as shown in FIG. 3, the upper resist film 3 is exposed to a pattern by irradiating the active ray 4 through a predetermined mask (not shown). This pattern exposure was performed using an F 2 excimer laser exposure device (wavelength 157 nm, NA = 0.6, σ = 0.7).
【００１９】次に、図示しないが、湿式現像を行う。こ
れにより、図４に示すような上層レジストパターン３Ａ
が形成される。湿式現像は、通常のアルカリ現像液
（２．３８％テトラメチルアンモニウムハイドロオキシ
ド水溶液）で６０秒間行った。Next, although not shown, wet development is performed. As a result, the upper resist pattern 3A as shown in FIG.
Is formed. The wet development was carried out for 60 seconds with a normal alkaline developer (2.38% tetramethylammonium hydroxide aqueous solution).
【００２０】続いて、図５に示すように、上層レジスト
パターン３Ａ及び下層レジスト膜２の上面に、Ｃ２Ｆ６
（フルオロカーボン）を含む混合ガス又はＣ２Ｆ６を用
いたプラズマ処理によって保護膜５を形成する。ここ
で、プラズマ処理は、ＴＣＰ（Transformer Coupled Pl
asma）エッチング装置を用いて、上部パワー：５０W、
下部パワー：５W、Ｃ２Ｆ６流量：５０ｓｃｃｍ、圧
力：５ｍｔｏｒｒ、基板温度：−１０℃なる条件で５秒
間行った。また、保護膜５は、有機ポリマーを含んでい
る。Then, as shown in FIG. 5, C 2 F 6 is formed on the upper surfaces of the upper layer resist pattern 3A and the lower layer resist film 2.
The protective film 5 is formed by plasma treatment using a mixed gas containing (fluorocarbon) or C 2 F 6 . Here, the plasma treatment is performed by TCP (Transformer Coupled Pl).
asma) etching equipment, upper power: 50W,
Lower power: 5 W, C 2 F 6 flow rate: 50 sccm, pressure: 5 mtorr, substrate temperature: −10 ° C., for 5 seconds. Moreover, the protective film 5 contains an organic polymer.
【００２１】その後、図６に示すように、気相でシリル
化処理して、すなわち上層レジストパターン３Ａをシリ
コン雰囲気中にさらすことよって、上層シリル化パター
ン６を形成する。ここで、上層レジストパターン３Ａの
上面は保護膜５で覆われているため、上層レジストパタ
ーン３Ａの上層部分にはシリコンは導入されず、側壁部
分にのみシリコンが導入される。上記気相シリル化処理
は、シリル化剤としてジメチルシリルジメチルアミンを
用い、圧力：５５ｔｏｒｒ、温度：８０℃なる条件で６
０秒間行った。この条件で形成された上層シリル化パタ
ーン６の幅は０．１３μｍであったが、シリル化条件を
調整することによって上層シリル化パターン６の線幅を
任意に決めることができる。なお、図６中では、シリル
化剤（雰囲気ガス）を簡便のためＳｉと示した。Thereafter, as shown in FIG. 6, the upper layer silylation pattern 6 is formed by subjecting the upper layer resist pattern 3A to a silylation treatment in a vapor phase, that is, by exposing the upper layer resist pattern 3A to a silicon atmosphere. Here, since the upper surface of the upper layer resist pattern 3A is covered with the protective film 5, silicon is not introduced into the upper layer portion of the upper layer resist pattern 3A, but silicon is introduced into only the side wall portions. In the gas-phase silylation treatment, dimethylsilyldimethylamine was used as a silylating agent, and pressure was 55 torr and temperature was 80 ° C.
It went for 0 seconds. The width of the upper layer silylation pattern 6 formed under these conditions was 0.13 μm, but the line width of the upper layer silylation pattern 6 can be arbitrarily determined by adjusting the silylation conditions. In FIG. 6, the silylating agent (atmosphere gas) is shown as Si for simplicity.
【００２２】最後に、図７に示すように、上層シリル化
パターン６をマスクとして、ドライ現像処理によって下
層レジスト膜２をパターニングする。ここで、ドライ現
像処理とは、酸素プラズマ等を用いたドライエッチング
をいう。ドライ現像処理は、上記ＴＣＰエッチング装置
を用いて、上部パワー：５００W、下部パワー：６０W、
Ｏ２流量：１３０ｓｃｃｍ、ＳＯ２流量：１０ｓｃｃ
ｍ、圧力：５ｍｔｏｒｒ、基板温度：−１０℃からなる
条件で３２秒間行った。これにより、下層レジストパタ
ーン２Ａおよび上層シリル化パターン６からなる所望の
レジストパターン７が形成された。なお、保護膜５及び
上層レジストパターン３Ａはともにシリコンを含んでい
ないので、ドライ現像処理により下層レジスト膜２とと
もに容易にエッチングされる。Finally, as shown in FIG. 7, the lower layer resist film 2 is patterned by dry development using the upper layer silylation pattern 6 as a mask. Here, the dry development processing means dry etching using oxygen plasma or the like. For the dry development process, using the above TCP etching apparatus, the upper power: 500 W, the lower power: 60 W,
O 2 flow rate: 130 sccm, SO 2 flow rate: 10 sccc
m, pressure: 5 mtorr, substrate temperature: -10 ° C. for 32 seconds. As a result, a desired resist pattern 7 including the lower layer resist pattern 2A and the upper layer silylated pattern 6 was formed. Since the protective film 5 and the upper layer resist pattern 3A do not contain silicon, they are easily etched together with the lower layer resist film 2 by the dry development process.
【００２３】以上説明したように、本実施の形態１によ
る微細レジストパターンの形成方法では、シリル化処理
前に上層レジストパターン３Ａの上面に保護膜５を形成
することにより、上層レジストパターン３Ａの上面から
のシリル化反応を抑制するとともに上層レジストパター
ン３Ａの側壁からのみシリル化反応を進行させることと
した。このため、上層シリル化パターン６を、シリル化
パターン６の線幅に依存することなく、一定の膜厚に形
成することができる。したがって、上層シリル化パター
ン６の線幅が太い場合、すなわちシリル化処理時間が長
い場合でも、上層シリル化パターン６の膜厚は従来のよ
うに薄くならない。よって、上層シリル化パターン６を
ドライ現像時のエッチングマスクとして機能させること
ができる。また、上層レジストパターン３Ａの上面部は
シリル化されないため、上層レジストパターン３Ａの膜
厚と上層シリル化パターン６の膜厚は同じである。すな
わち、シリル化処理前後で膜厚が全く変化しない。従っ
て、上層レジスト膜３をさらに薄膜化することができ、
より微細なレジストパターンの形成を容易に実現するこ
とができる。さらに、微細なレジストパターンをマスク
として微細な配線パターン等の形成が可能となり、半導
体装置の小型化を実現することができる。As described above, in the method of forming a fine resist pattern according to the first embodiment, the protective film 5 is formed on the upper surface of the upper resist pattern 3A before the silylation treatment, so that the upper surface of the upper resist pattern 3A is formed. The silylation reaction is suppressed and the silylation reaction is allowed to proceed only from the side wall of the upper resist pattern 3A. Therefore, the upper-layer silylated pattern 6 can be formed to have a constant film thickness without depending on the line width of the silylated pattern 6. Therefore, even when the line width of the upper layer silylation pattern 6 is large, that is, when the silylation treatment time is long, the film thickness of the upper layer silylation pattern 6 does not become thin as in the conventional case. Therefore, the upper silylated pattern 6 can function as an etching mask during dry development. Further, since the upper surface portion of the upper layer resist pattern 3A is not silylated, the film thickness of the upper layer resist pattern 3A and the film thickness of the upper layer silylation pattern 6 are the same. That is, the film thickness does not change before and after the silylation treatment. Therefore, the upper resist film 3 can be further thinned,
It is possible to easily form a finer resist pattern. Further, a fine wiring pattern or the like can be formed by using the fine resist pattern as a mask, and the semiconductor device can be downsized.
【００２４】なお、本実施の形態１では、上層レジスト
膜３としてＫｒＦエキシマ露光用ポジ型レジストを用い
たが、ＯＨ基、ＣＯＯＨ基、ＮＨ基およびＳＨ基のうち
少なくとも一種を含むレジストであれば用いることがで
きる。Although the positive resist for KrF excimer exposure is used as the upper resist film 3 in the first embodiment, any resist containing at least one of OH group, COOH group, NH group and SH group may be used. Can be used.
【００２５】また、本実施の形態１では、露光装置とし
てＦ２エキシマレーザ露光装置を用いているが、ＡｒＦ
エキシマレーザ露光装置やＫｒＦエキシマレーザ露光装
置を用いてもよい。また、ＴＣＰエッチング装置以外に
も、ＥＣＲ（Electron Cyclotron Resonance）エッチン
グ装置やＩＣＰ（Inductively coupled plasma）エッチ
ング装置等のプラズマエッチング装置を適用可能であ
る。In the first embodiment, the F 2 excimer laser exposure device is used as the exposure device.
An excimer laser exposure device or a KrF excimer laser exposure device may be used. In addition to the TCP etching apparatus, a plasma etching apparatus such as an ECR (Electron Cyclotron Resonance) etching apparatus and an ICP (Inductively coupled plasma) etching apparatus can be applied.
【００２６】[0026]
【発明の効果】本発明によれば、上層レジスト膜の膜
厚、又は上層シリル化パターンの線幅に依存することな
く、上層シリル化パターンを一定の膜厚で形成すること
ができる。According to the present invention, the upper layer silylation pattern can be formed with a constant film thickness without depending on the thickness of the upper layer resist film or the line width of the upper layer silylation pattern.
【図１】 本発明の実施の形態１による微細レジストパ
ターンの形成方法を説明するための断面図である（その
１）。FIG. 1 is a cross-sectional view for explaining the method of forming a fine resist pattern according to the first embodiment of the present invention (No. 1).
【図２】 本発明の実施の形態１による微細レジストパ
ターンの形成方法を説明するための断面図である（その
２）。FIG. 2 is a cross-sectional view for explaining the method for forming a fine resist pattern according to the first embodiment of the present invention (No. 2).
【図３】 本発明の実施の形態１による微細レジストパ
ターンの形成方法を説明するための断面図である（その
３）。FIG. 3 is a sectional view for explaining the method of forming a fine resist pattern according to the first embodiment of the present invention (No. 3).
【図４】 本発明の実施の形態１による微細レジストパ
ターンの形成方法を説明するための断面図である（その
４）。FIG. 4 is a cross-sectional view for explaining the method for forming a fine resist pattern according to the first embodiment of the present invention (No. 4).
【図５】 本発明の実施の形態１による微細レジストパ
ターンの形成方法を説明するための断面図である（その
５）。FIG. 5 is a cross-sectional view for explaining the method of forming a fine resist pattern according to the first embodiment of the present invention (No. 5).
【図６】 本発明の実施の形態１による微細レジストパ
ターンの形成方法を説明するための断面図である（その
６）。FIG. 6 is a cross-sectional view for explaining the method for forming a fine resist pattern according to the first embodiment of the present invention (No. 6).
【図７】 本発明の実施の形態１による微細レジストパ
ターンの形成方法を説明するための断面図である（その
７）。FIG. 7 is a cross-sectional view for explaining the method of forming a fine resist pattern according to the first embodiment of the present invention (No. 7).
【図８】 従来の微細レジストパターンの形成方法を説
明するための断面図である（その１）。FIG. 8 is a sectional view for explaining a conventional method of forming a fine resist pattern (No. 1).
【図９】 従来の微細レジストパターンの形成方法を説
明するための断面図である（その２）。FIG. 9 is a sectional view for explaining a conventional method of forming a fine resist pattern (No. 2).
【図１０】 従来の微細レジストパターンの形成方法を
説明するための断面図である（その３）。FIG. 10 is a sectional view for explaining the conventional method for forming a fine resist pattern (part 3).
【図１１】 従来の微細レジストパターンの形成方法を
説明するための断面図である（その４）。FIG. 11 is a cross-sectional view for explaining the conventional method for forming a fine resist pattern (No. 4).
【図１２】 従来の微細レジストパターンの形成方法を
説明するための断面図である（その５）。FIG. 12 is a sectional view for explaining a conventional method for forming a fine resist pattern (No. 5).
【図１３】 従来の微細レジストパターンの形成方法を
説明するための断面図である（その６）。FIG. 13 is a sectional view for explaining the conventional method for forming a fine resist pattern (No. 6).
【図１４】 従来の微細レジストパターンの形成方法を
説明するための断面図である（その７）。FIG. 14 is a cross-sectional view for explaining the conventional method for forming a fine resist pattern (No. 7).
１ 基板、 ２ 下層レジスト膜、 ２Ａ 下層レジス
トパターン、 ３ 上層レジスト膜、 ３Ａ 上層レジ
ストパターン、 ４ 活性光線、 ５ 保護膜、 ６
上層シリル化パターン、 ７ レジストパターン。1 substrate, 2 lower layer resist film, 2A lower layer resist pattern, 3 upper layer resist film, 3A upper layer resist pattern, 4 actinic rays, 5 protective film, 6
Upper layer silylation pattern, 7 resist pattern.
Claims (5)
と、 前記下層レジスト膜上に上層レジストパターンを形成す
る工程と、 前記上層レジストパターンの側壁のみをシリル化して、
上層シリル化パターンを形成する上層シリル化パターン
形成工程と、 前記上層シリル化パターンをマスクとしたドライエッチ
ング処理により、下層レジスト膜をパターニングするパ
ターニング工程と、 を含むことを特徴とする微細レジストパターンの形成方
法。1. A step of forming a lower layer resist film on a substrate, a step of forming an upper layer resist pattern on the lower layer resist film, and silylating only a side wall of the upper layer resist pattern,
An upper layer silylation pattern forming step of forming an upper layer silylation pattern; and a patterning step of patterning the lower layer resist film by a dry etching process using the upper layer silylation pattern as a mask. Forming method.
程と、 前記保護膜を形成した後、前記上層レジストパターンを
シリコン雰囲気中にさらす工程と、 を含むことを特徴とする微細レジストパターンの形成方
法。2. The forming method according to claim 1, wherein the upper layer silylation pattern forming step includes a step of forming a protective film on an upper surface of the upper layer resist pattern, and the upper layer resist after forming the protective film. A method of forming a fine resist pattern, comprising: exposing the pattern to a silicon atmosphere.
て、 フルオロカーボンを含む混合ガス又はフルオロカーボン
を用いたプラズマ処理によって、前記保護膜を形成する
ことを特徴とする微細レジストパターンの形成方法。3. The method for forming a fine resist pattern according to claim 1, wherein the protective film is formed by plasma treatment using a mixed gas containing fluorocarbon or fluorocarbon.
法において、 前記上層レジストパターンが、ＯＨ基、ＣＯＯＨ基、Ｎ
Ｈ基およびＳＨ基の少なくとも一種含むことを特徴とす
る微細レジストパターンの形成方法。4. The forming method according to claim 1, wherein the upper layer resist pattern is OH group, COOH group, N
A method of forming a fine resist pattern, comprising at least one of H group and SH group.
法において、 前記パターニング工程では、シリル化されていない前記
上層レジストパターンおよび前記保護膜がエッチングさ
れるとともに、前記下層レジスト膜がエッチングされる
ことを特徴とする微細レジストパターンの形成方法。5. The formation method according to claim 1, wherein in the patterning step, the unsilylated upper layer resist pattern and the protective film are etched, and the lower layer resist film is etched. A method for forming a fine resist pattern, comprising:
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Cited By (6)
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|---|---|---|---|---|
| EP1473760A2 (en) * | 2003-04-24 | 2004-11-03 | Instytut Technologii Elektronowej | Technique for nano-lines fabrication |
| EP1473760A3 (en) * | 2003-04-24 | 2006-03-29 | Instytut Technologii Elektronowej | Technique for nano-lines fabrication |
| WO2009096371A1 (en) * | 2008-01-28 | 2009-08-06 | Az Electronic Materials (Japan) K.K. | Fine pattern mask, method for producing the same, and method for forming fine pattern using the mask |
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