JP2003023794A

JP2003023794A - ディスク駆動装置

Info

Publication number: JP2003023794A
Application number: JP2001206091A
Authority: JP
Inventors: Seiryu Takayama; 誓龍高山; Takao Maruyama; 高穂丸山; Akira Ando; 亮安藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-07-06
Filing date: 2001-07-06
Publication date: 2003-01-24
Also published as: US20030007433A1; US7006413B2

Abstract

(57)【要約】【課題】信頼性の高いモータの制御を実現すると共
に、コストが低減されたディスク駆動装置を提供する。【解決手段】エッジ検出信号ＸＥＧの周期に応じて内
挿信号を生成する内挿エッジ回路３７と、エッジ検出信
号ＸＥＧが正常に生成されている期間が所定値以上とな
った場合には、タイミング信号と内挿信号を併用するこ
とによって相切り替えを実行する相切り替え部３３とを
備えたことを特徴とするディスク駆動装置を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、装着されたディス
クを駆動するディスク駆動装置に関するものである。

【０００２】

【従来の技術】従来より、記録媒体としてのディスクを
駆動するディスク駆動装置においては、回転位置を検出
するホール素子を持たないブラシレスの三相モータ（以
下において、単に「モータ」とも呼ぶ。）が使用されて
いる。そして、該モータの回転により得られる各相の逆
起電圧と該モータの中点における電圧とを比較して、比
較結果を示す信号を生成し、該信号を所定時間遅延させ
ることによって該モータの相が切り替えられる。

【０００３】このような方法において、モータの回転に
対する外乱や急激な回転数の変化により逆起エッジ信号
を検出できなかったときや、相切り替え時に生じるスパ
イクノイズを逆起エッジ信号として誤検出したときなど
には、正常にモータを制御できなくなってしまうという
問題がある。

【０００４】ここで、上記のような問題を解決するた
め、電圧制御発振器を使用し、ＰＬＬ回路によりアナロ
グ的に逆起エッジ信号を内挿する方法が提案されてい
る。

【０００５】しかしながら、アナログ方式のＰＬＬ回路
により逆起エッジ信号を制御する方法では、上記のよう
に電圧制御発振器が必要であり、外付け部品の点数や必
要とされるＬＳＩのピン数等が増加して、製造コストが
増大するという問題がある。

【０００６】また、上記のような制御方法では、アナロ
グ方式のＰＬＬ回路に含まれたローパスフィルタの調整
をハード的に行う必要があるため、モータの制御を最適
化するのが容易でないという問題がある。

【０００７】さらに、上記の電圧制御発振器は、量産し
たときに特性が大きくばらつく可能性があり、モータド
ライバＩＣに内蔵した場合には、該モータドライバＩＣ
の歩留まりを落とす要因にもなりかねないという問題が
ある。

【０００８】

【発明が解決しようとする課題】本発明は上記のような
問題を解消するためになされたもので、信頼性の高いモ
ータの制御を実現すると共に、コストが低減されたディ
スク駆動装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の目的は、タイミ
ング信号の周期に応じて内挿信号を生成する内挿信号生
成手段と、タイミング信号が正常に生成されている期間
を計測する正常期間計測手段と、正常期間計測手段によ
って計測された期間が所定値以上となった場合には、タ
イミング信号と内挿信号を併用することによってモータ
を制御するモータ制御手段とを備えたことを特徴とする
ディスク駆動装置を提供することにより達成される。

【００１０】このような手段によれば、タイミング信号
が所定の期間正常に生成されたときは、内挿信号を利用
しながらモータの回転駆動状態を容易に保持することが
できる。

【００１１】ここで、供給される切り替え信号に応じ
て、タイミング信号あるいは内挿信号のいずれか一方を
選択的にモータ制御手段へ供給する動作切り替え手段を
さらに備えることにより、内挿動作のオン・オフを容易
に切り替えることができる。また、本発明の目的は、タ
イミング信号の周期に応じて内挿信号を生成する内挿信
号生成手段と、所定のタイミングにおいて、タイミング
信号の論理レベルが期待される論理レベルであるか否か
を判定する信号レベル判定手段と、タイミング信号に応
じてモータを制御すると共に、信号レベル判定手段によ
りタイミング信号の論理レベルが期待される論理レベル
でないと判断された場合には、内挿信号に応じてモータ
を制御するモータ制御手段とを備えたことを特徴とする
ディスク駆動装置を提供することにより達成される。

【００１２】このような手段によれば、信号レベル判定
手段はタイミング信号が正常に生成されているか否かを
容易に監視することができるため、必要に応じた内挿信
号によるモータの制御を容易に実現することができる。

【００１３】そして、タイミング信号の周期に応じて、
周期的に所定の期間活性化されるウィンドウ信号を生成
するウィンドウ信号生成手段と、ウィンドウ信号が活性
化されている期間内に生成された内挿信号のみをモータ
制御手段へ供給する内挿信号マスク手段とをさらに備え
ることにより、内挿信号におけるノイズを的確に除去す
ることができる。

【００１４】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。

【００１５】図１は、本発明の実施の形態に係るディス
ク駆動装置の全体構成を示すブロック図である。図１に
示されるように、本発明の実施の形態に係るディスク駆
動装置は、ディスク１を回転させるスピンドルモータ３
と、ディスク１に記録された信号を読み取る読み取り部
５と、モータドライバ１０と、ＲＦアンプ１１と、シス
テムＬＳＩ２０と、ヘッドホンアンプ２１とを備える。
そして、読み取り部５はピックアップ７と、レーザダイ
オード（ＬＤ）及びフォトディテクトＩＣ（ＰＤ）から
なる素子部９とを含む。また、システムＬＳＩ２０はＣ
ＬＶサーボ回路１３とモータコントローラ１５、及びＭ
ＣＵ１７とを含む。なお、上記スピンドルモータ３は上
記三相モータよりなるが、詳しくは後述する。

【００１６】ここで、スピンドルモータ３及び読み取り
部５はモータドライバ１０に接続され、ＲＦアンプ１１
は素子部９に接続される。また、システムＬＳＩ２０
は、モータドライバ１０及びＲＦアンプ１１に接続さ
れ、ヘッドホンアンプ２１はシステムＬＳＩ２０に接続
される。

【００１７】そして、モータコントローラ１５はモータ
ドライバ１０に接続され、ＣＬＶサーボ回路１３はモー
タコントローラ１５及びＭＣＵ１７に接続される。ま
た、ＭＣＵ１７はモータコントローラ１５に接続され
る。

【００１８】上記のような構成を有する本実施の形態に
係るディスク駆動装置では、素子部９に含まれたフォト
ディテクトＩＣにより検知された信号がＲＦアンプ１１
により増幅され、システムＬＳＩ２０によって所定の処
理が施される。そして、該信号はヘッドホンアンプ２１
により増幅され、オーディオ信号として出力される。

【００１９】一方、ＣＬＶサーボ回路１３は、ＭＣＵ１
７から供給される信号SWDT,SCLK,XLATに応じてパルス幅
変調を実行することにより、信号ＳＰＦを生成してモー
タコントローラ１５へ供給する。なお、ＣＬＶサーボ回
路１３は、信号ＸＷＬを生成してモータコントローラ１
５へ供給する。

【００２０】また、モータコントローラ１５は、ＭＣＵ
１７から供給される信号SWDT,SCLK,XLATにより制御さ
れ、ＣＬＶサーボ回路１３から供給される信号ＳＰＦに
基づいてスピンドルモータ３を駆動するためのドライブ
電圧ＶＳを生成して、モータドライバ１０へ供給する。
さらに、モータコントローラ１５は、スピンドルモータ
３を制御するための論理ドライブ信号ＤＵ，ＤＶ，ＤＷ
を生成してモータドライバ１０へ供給する。

【００２１】そして、モータドライバ１０は、供給され
た論理ドライブ信号ＤＵ，ＤＶ，ＤＷ及びドライブ電圧
ＶＳに応じてモータの回転位置を示す信号ＣＵ，ＣＶ，
ＣＷを生成し、モータコントローラ１５へ供給する。

【００２２】図２は、図１に示されたモータドライバ１
０に含まれたドライブ部１０ａの構成を示す図である。
図２に示されるように、ドライブ部１０ａは三相制御部
２３とプリドライバ２５、コンパレータ２７、Ｎチャネ
ルＭＯＳトランジスタＮＴ１〜ＮＴ６及び中間ノードＮ
１〜Ｎ３を含む。ここで、三相制御部２３はモータコン
トローラ１５に接続され、プリドライバ２５は三相制御
部２３に接続される。

【００２３】一方、ＮチャネルＭＯＳトランジスタＮＴ
１，ＮＴ２とＮチャネルＭＯＳトランジスタＮＴ３，Ｎ
Ｔ４、及びＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ
６は、それぞれ電源電圧ノードＶｃｃと接地ノードとの
間に直列接続され、各々のＮチャネルＭＯＳトランジス
タＮＴ１〜ＮＴ６のゲートは、プリドライバ２５に接続
される。

【００２４】また、ＮチャネルＭＯＳトランジスタＮＴ
１，ＮＴ２の間に位置する中間ノードＮ１と、Ｎチャネ
ルＭＯＳトランジスタＮＴ３，ＮＴ４の間に位置する中
間ノードＮ２、及びＮチャネルＭＯＳトランジスタＮＴ
５，ＮＴ６の間に位置する中間ノードＮ３は、モータＴ
ＰＭとコンパレータ２７に接続され、モータＴＰＭの中
点ＣＰはコンパレータ２７に接続される。なお、上記モ
ータＴＰＭは、図１に示されたスピンドルモータ３に内
蔵されるものである。

【００２５】このような構成を有するドライブ部１０ａ
では、三相制御部２３がモータコントローラ１５から供
給された論理ドライブ信号ＤＵ，ＤＶ，ＤＷ及びドライ
ブ電圧ＶＳに基づいて、モータＴＰＭを駆動する電流の
向きを決定し、該電流の向きを指示する信号をプリドラ
イバ２５へ供給する。このとき、プリドライバ２５は供
給された該信号をデコードし、ＮチャネルＭＯＳトラン
ジスタＮＴ１〜ＮＴ６のゲートへ閾値電圧以上の電圧を
選択的に供給する。これにより、該ＮチャネルＭＯＳト
ランジスタＮＴ１〜ＮＴ６が選択的にオンされ、中間ノ
ードＮ１〜Ｎ３の電位が調整されることによって、モー
タＴＰＭへ所定の向きに電流が供給される。

【００２６】また、コンパレータ２７は、各相の電圧
（中間ノードＮ１〜Ｎ３の電位）と中点ＣＰの電位とを
比較することによって、モータの回転位置を示す信号Ｃ
Ｕ，ＣＶ，ＣＷを生成し、モータコントローラ１５へ供
給する。

【００２７】図３は、図１に示されたモータコントロー
ラ１５の構成を示す図である。図３に示されるように、
モータコントローラ１５は、エッジ検出部３１と相切り
替え部３３、ドライブ論理・ブレーキ論理回路３５、内
挿エッジ回路３７、ディレイ部３９、コマンドデコード
クロック発生部４０、マスク・リミッタ回路４１、ウィ
ンドウ部４３、起動回路４５、ＰＷＭ回路４７、ＶＳ制
御部４９を含む。

【００２８】ここで、エッジ検出部３１はモータドライ
バ１０に接続され、相切り替え部３３はエッジ検出部３
１と内挿エッジ回路３７、ディレイ部３９及び起動回路
４５に接続され、ドライブ論理・ブレーキ論理回路３５
は相切り替え部３３及びＰＷＭ回路４７に接続される。

【００２９】また、内挿エッジ回路３７は、信号ＣＵ，
ＣＶ，ＣＷが供給されると共に、エッジ検出部３１とデ
ィレイ部３９、コマンドデコードクロック発生部４０、
及びウィンドウ部４３に接続され、ディレイ部３９はエ
ッジ検出部３１と内挿エッジ回路３７に接続される。

【００３０】また、コマンドデコードクロック発生部４
０はＭＣＵ１７とＣＬＶサーボ回路１３、ディレイ部３
９及びＶＳ制御部４９に接続され、マスク・リミッタ回
路４１は相切り替え部３３及びディレイ部３９に接続さ
れ、ウィンドウ部４３はエッジ検出部３１及びマスク・
リミッタ回路４１に接続される。

【００３１】そして、起動回路４５にはスピンドルモー
タ３を起動させる際に必要とされる起動パラメータが供
給され、ＰＷＭ回路４７は起動回路４５に接続される。
また、ＶＳ制御部４９はエッジ検出部３１と相切り替え
部３３、ディレイ部３９、ＰＷＭ回路４７、及びコマン
ドデコードクロック発生部４０に接続される。

【００３２】以下において、上記のような構成を有する
モータコントローラ１５の動作を説明する。エッジ検出
部３１は、後述する図１０（ａ）〜（ｃ）と図１３
（ａ）〜（ｃ）に示された信号ＣＵ，ＣＶ，ＣＷの遷移
（エッジ）を検出して、各相のエッジ検出により得られ
たエッジ検出信号をＮＯＲ演算することによりエッジ検
出信号ＸＥＧを生成し出力する。

【００３３】また、ディレイ部３９は、エッジ検出部３
１により生成されたエッジ検出信号ＸＥＧに応じて、相
切り替えタイミングを計算する際に必要とされる遅延量
を計算し、スピンドルモータ３の回転速度を表すエッジ
間隔信号ＦＥＩを生成するが、後に詳しく説明する。

【００３４】また、エッジ検出部３１により該エッジが
正確に検出されない場合には、モータが脱調してしまう
ため、内挿エッジ回路３７は、検出されるエッジが欠如
してしまった場合であってもスピンドルモータ３を正常
に回転させるよう、信号ＣＵ，ＣＶ，ＣＷとエッジ検出
部３１から供給されたエッジ検出信号ＸＥＧ、ディレイ
部３９から供給されたエッジ間隔信号ＥＥＸ、及びウィ
ンドウ部４３から供給された確認信号ＣＨ等に応じてエ
ッジを内挿し、相切り替え部３３及びディレイ部３９へ
相切り替え信号を供給する。なお、内挿エッジ回路３７
については後に詳しく説明する。

【００３５】また、相切り替え部３３は、エッジ検出部
３１と内挿エッジ回路３７及びコマンドデコードクロッ
ク発生部４０から供給される信号と、ディレイ部３９で
決定される遅延量とに応じて、モータＴＰＭの相切り替
えタイミングを示すマスクセット信号ＸＭＳを生成し、
マスク・リミッタ回路４１及びＶＳ制御部４９へ供給す
ると共に、スピンドルモータ３の回転を制御するための
信号ｓｕ，ｓｖ，ｓｗをドライブ論理・ブレーキ論理回
路３５へ供給する。

【００３６】一方、起動回路４５は、上記のように、供
給された起動パラメータに応じてスタート信号ＳＴ及び
相切り替え信号を生成し、スタート信号ＳＴを相切り替
え部３３へ供給すると共に、相切り替え信号を相切り替
え部３３及びＰＷＭ回路４７へ供給する。このとき、Ｐ
ＷＭ回路４７は起動回路４５から供給された信号をパル
ス幅変調してパルス幅変調（ＰＷＭ）信号を生成する。
また、ドライブ論理・ブレーキ論理回路３５は、スピン
ドルモータ３の回転を加速又は減速する回路であって、
相切り替え部３３から供給された信号に応じて、論理ド
ライブ信号ＤＵ，ＤＶ，ＤＷを生成する。

【００３７】そして、マスク・リミッタ回路４１は、デ
ィレイ部３９から供給されたエッジ間隔信号ＦＥＩ及び
相切り替え部３３から供給されたマスクセット信号ＸＭ
Ｓに応じてマスク時間を決定すると共に、スピンドルモ
ータ３の回転速度を所定の範囲内に制限する。なお、マ
スク・リミッタ回路４１は、マスク信号ＭＳＫを生成し
てウィンドウ部４３へ供給する。

【００３８】ここで、ウィンドウ部４３は、供給された
エッジ検出信号及びマスク信号ＭＳＫに応じてウィンド
ウ信号を生成し、エッジ検出部３１へ供給すると共に、
内挿エッジ回路３７へ確認信号ＣＨを供給する。なお、
上記ウィンドウ信号は、エッジ検出の許可又は不許可状
態を示すパルス信号で、例えばハイレベルの間のみエッ
ジ検出部３１からエッジ検出信号が出力される。

【００３９】また、コマンドデコードクロック発生部４
０は、内挿エッジ回路３７から供給される信号ＳＲとデ
ィレイ部３９から供給されるエッジ間隔信号ＦＥＩ、及
びＶＳ制御部４９から供給される信号BUSYに応じてシリ
アル信号SRDTを生成し、ＭＣＵ１７へ供給する。このと
き、ＭＣＵ１７はシリアル信号SRDTをソフトウェアの実
行により監視しながら、コマンドSWDT,SCLK,XLATをコマ
ンドデコードクロック発生部４０へ供給する。そして、
コマンドデコードクロック発生部４０は、ＭＣＵ１７か
ら供給されたコマンドSWDT,SCLK,XLATをデコードし、最
大制御信号SPLTと選択信号SEL、コマンド信号SCD、及び
制御切り替え信号SSWを生成する。

【００４０】さらに、ＶＳ制御部４９は、ＰＷＭ回路４
７から供給されたパルス幅変調信号とディレイ部３９か
ら供給されたエッジ間隔信号ＦＥＩ、ＣＬＶサーボ回路
１３から供給された信号ＳＰＦ，ＸＷＬ、相切り替え部
３３から供給されたマスクセット信号ＸＭＳ、エッジ検
出部３１から供給されたエッジ検出信号ＸＥＧ、コマン
ドデコードクロック発生部４０から供給された最大制御
信号SPLTと選択信号ＳＥＬ及びコマンド信号ＳＣＤに応
じて、ドライブ電圧ＶＳを生成しモータドライバ１０へ
供給する。

【００４１】また、ＶＳ制御部４９は、コマンドデコー
ドクロック発生部４０から供給された制御切り替え信号
SSWに応じて、相切り替え時にドライブ電圧ＶＳの最大
値を減少させるいわゆるソフトスイッチング制御をオン
・オフする。

【００４２】図４は、図３に示された内挿エッジ回路３
７の構成を示すブロック図である。図４に示されるよう
に、内挿エッジ回路３７はローパスフィルタ１３０とサ
ンプリング信号生成回路１３１、内挿マスク部１３２、
ＯＲ回路１３３、ＡＮＤ回路１３４，１４２、エッジゲ
ート部１３５、内挿エッジカウンタ１３６、内挿デコー
ダ１３７、エッジ判断部１３８、ＯＮ／ＯＦＦ切り替え
部１３９、レベルチェック部１４０、及び内挿エンコー
ダ１４１を含む。

【００４３】ここで、ローパスフィルタ１３０とサンプ
リング信号生成回路１３１及び内挿マスク部１３２はデ
ィレイ部３９に接続され、ＯＲ回路１３３は内挿マスク
部１３２及び後述する内挿デコーダ１３７に接続され
る。また、ＡＮＤ回路１３４は、エッジ検出信号ＸＥＧ
が供給されると共に、ＯＲ回路１３３と後述するレベル
チェック部１４０に接続される。

【００４４】また、エッジゲート部１３５及び内挿エッ
ジカウンタ１３６はＡＮＤ回路１３４に接続され、内挿
デコーダ１３７はローパスフィルタ１３０及び内挿エッ
ジカウンタ１３６に接続される。そして、エッジ判断部
１３８はエッジ検出部３１及び内挿デコーダ１３７に接
続され、ＯＮ／ＯＦＦ切り替え部１３９及びＡＮＤ回路
１４２はコマンドデコードクロック発生部４０及びエッ
ジ判断部１３８に接続される。

【００４５】また、レベルチェック部１４０は信号Ｃ
Ｕ，ＣＶ，ＣＷが供給されると共に、ウィンドウ部４３
及び内挿エンコーダ１４１に接続され、内挿エンコーダ
１４１は相切り替え部３３に接続される。

【００４６】上記のような構成を有する内挿エッジ回路
３７は、以下の二つの方法によりエッジ信号を内挿して
相切り替え信号ＩＯを生成する。すなわち、第一の方法
としてエッジ検出部３１により生成されたエッジ検出信
号ＸＥＧと、ディレイ部３９で生成された逆起エッジ信
号ＥＥＸとに基づいて相切り替え信号ＩＯを生成する方
法があり、第二の方法として相切り替え部３３から供給
された信号ｓｕ，ｓｖ，ｓｗのレベルに応じて相切り替
え信号ＩＯを生成する方法がある。

【００４７】以下において、図５から図９を参照しつ
つ、上記第一の方法について説明する。まずサンプリン
グ信号生成回路１３１は、ディレイ部３９から供給され
た逆起エッジの時間間隔を示す信号ＥＥＸに基づいて、
ローパスフィルタ１３０の周波数特性を決定するための
サンプリング信号ＳＳＬを生成する。

【００４８】一方、内挿エッジ信号ＩＥを生成するため
には、ある逆起エッジを検出した後に次の逆起エッジ信
号がどのタイミングで表れるかを予測する必要がある。
ここで、ローパスフィルタ１３０は、信号ＥＥＸの周波
数をモータの回転数に追従できる程度に低減することに
より、上記予測を可能とする。

【００４９】そして、内挿デコーダ１３７は、ローパス
フィルタ１３０から供給された信号とフリーランで動い
ている内挿エッジカウンタ１３６から供給された信号と
を比較することにより、図５（ｂ）に示された内挿エッ
ジ信号ＩＥ及び図５（ｃ）に示されたキャプチャーウィ
ンドウ信号ＩＷを生成する。

【００５０】また、エッジ判断部１３８は、エッジ検出
部３１から供給されたエッジ検出信号ＸＥＧと、内挿デ
コーダ１３７から供給されるキャプチャーウィンドウ信
号ＩＷとに応じて、モータの回転制御がロック状態であ
るか否かを判定する。すなわち、図５（ａ）に示された
エッジ検出信号ＸＥＧの活性化タイミングが図５（ｃ）
に示されたキャプチャーウィンドウ信号ＩＷのロウレベ
ル（Ｌ）期間（ウィンドウ）の中に入った場合には、図
６（ｄ）に示されるようにエッジ信号ＧＥをロウレベル
に活性化させると共に、上記活性化タイミングがウィン
ドウ内に入らない場合には、図８（ｅ）に示されるよう
に、ＮＧエッジ信号ＮＧＥをロウレベルに活性化させ
る。

【００５１】ここで、エッジ判断部１３８は、上記エッ
ジ信号ＧＥが活性化された回数（以下、「グッド回数」
ともいう。）、及びＮＧエッジ信号ＮＧＥが活性化され
た回数（以下、「ＮＧ回数」ともいう。）をそれぞれカ
ウントすることによって、モータの回転制御がロック状
態にあるかアンロック状態にあるかを判断する。そし
て、図５（ｅ）に示されるように、ロック状態にあると
判断された場合にはハイレベル（Ｈ）のロック信号ＬＫ
を出力して、後述するように内挿エッジ信号ＩＥを内挿
すると共に、アンロック状態にあると判断された場合に
はロウレベル（Ｌ）のロック信号ＬＫを出力する。な
お、エッジ判断部１３８から出力されるアンロック信号
ＵＬＫは、ロック信号ＬＫの反転信号とされる。

【００５２】ここで、上記グッド回数が連続的に３回以
上カウントされた場合にロック状態と判断し、上記ＮＧ
回数が連続的に２回以上カウントされた場合にアンロッ
ク状態にあると判断するよう設定された場合におけるエ
ッジ判断部１３８の動作例が図５のタイミングチャート
に示される。なお、上記のようなカウント数のしきい値
は、例えばＭＣＵ１７により設定できるようにすること
ができる。

【００５３】そして、図５（ｄ）に示されるように、ロ
ック信号ＬＫがハイレベルとされる期間において、エッ
ジ検出信号ＸＥＧ又は内挿エッジ信号ＩＥのうち、ウィ
ンドウ内で先に検出された方が相切り替え信号ＩＯとし
て内挿エッジ回路３７から出力される。すなわち、図５
（ｄ）に示されたパルスＰ１，Ｐ３は、図５（ｂ）に示
された内挿エッジ信号ＩＥに応じて内挿され、パルスＰ
２は、図５（ａ）に示されたエッジ検出信号ＸＥＧに応
じて生成される。なお、このような内挿方法は、図４に
示されたエッジゲート部１３５をセット・リセットフリ
ップフロップ等により構成することによって実現され
る。

【００５４】また、図６は上記グッド回数が連続的に３
回以上カウントされたことにより、エッジ判断部１３８
がロック状態にあると判断した場合の動作例を示すタイ
ミングチャートである。すなわち、予めグッド回数のし
きい値が上記と同様に３回と設定された場合には、図６
（ｄ）から図６（ｆ）に示されるように、エッジ信号Ｇ
Ｅに応じてカウントされたグッド回数のカウント値ＧＥ
Ｃが３とされた時刻Ｔ１において、ロック信号ＬＫがロ
ウレベル（Ｌ）からハイレベル（Ｈ）へ切り替えられ
る。これにより、ロック信号ＬＫがロウレベルとされる
時刻Ｔ１以前においては、エッジ検出信号ＸＥＧがその
まま相切り替え信号として利用され、ロック信号ＬＫが
ハイレベルとされる時刻Ｔ１以降においては、エッジ検
出信号ＸＥＧ及び内挿エッジ信号ＩＥが相切り替え信号
として利用される。

【００５５】同様に、図７には、グッド回数のカウント
値ＧＥＣが３とされた後に、ＮＧカウント数が２回連続
してカウントされ、ＮＧカウント値ＮＧＥＣが２とされ
た結果、ロック信号ＬＫをハイレベルからロウレベルへ
切り替えることによってロック状態を解除するエッジ判
断部１３８の動作が示される。

【００５６】さらに、図８には、グッド回数のカウント
値ＧＥＣが３とされた後に、ＮＧカウント数が１回だけ
カウントされた場合におけるエッジ判断部１３８の動作
が示されるが、この場合にはＮＧカウント値ＮＧＥＣが
１とされるものの、予め設定されたしきい値よりも小さ
いため、図８（ｈ）に示されるように、ロック信号ＬＫ
のレベルがハイレベル（Ｈ）に維持される。

【００５７】なお、上記の内挿エッジ信号ＩＥにおいて
も、明らかに不適切なタイミングで生成される場合があ
る。従って、図４に示されるように、内挿エッジ回路３
７内に内挿マスク部１３２を設けることによって、相切
り替え時における逆起エッジの誤検出を防ぐためのマス
クと同様、内挿エッジ信号ＩＥに対してもモータの回転
数に追従したマスクが施される。

【００５８】以上が上記第一の方法であるが、該方法に
おいては上記しきい値の他、キャプチャーウィンドウ信
号ＩＷのウィンドウ幅を変えることにより、ロック状態
あるいはアンロック状態への遷移のし易さを制御するこ
とができる。

【００５９】次に、相切り替え信号ＩＯの第二の生成方
法を説明する。図４に示されたレベルチェック部１４０
は、図９（ａ）から図９（ｃ）に示された信号ＣＵ，Ｃ
Ｖ，ＣＷをモニタする。そして、ウィンドウ部４３から
供給される図９に示された確認信号ＣＨがハイレベル
（Ｈ）とされたタイミングにおいて、レベルチェック部
１４０は信号ＣＵ，ＣＶ，ＣＷのレベルを確認し、該レ
ベルが期待されたレベルか否かを判断する。

【００６０】すなわち、図９に示されるように、時刻Ｔ
１において信号ＣＶがハイレベルからロウレベルへ遷移
したときは、レベルチェック部１４０は信号ＣＶに関し
て時刻Ｔ２までの間ロウレベルであるか否かを監視す
る。このとき、図９に示されるように、レベルチェック
部１４０は、例えば時刻Ｔｃｈにおいて信号ＣＶがハイ
レベルであることを検知すると、動作状態が異常である
と判断すると共に、図９（ｆ）に示されるように内挿エ
ッジ信号ＬＥをＡＮＤ回路１３４へ出力する。なお、ウ
ィンドウ部４３は、例えば供給されたマスク信号ＭＳＫ
におけるハイレベルからロウレベルへの遷移（立ち下が
り）タイミングにおいて、上記確認信号ＣＨをハイレベ
ルへ活性化させるが、他のタイミングで活性化させるよ
うにすることもできる。

【００６１】以上が上記第二の方法であり、レベルチェ
ック部１４０が信号ＣＵ，ＣＶ，ＣＷのレベルをチェッ
クすることにより、相切り替えタイミングを示す信号を
動作状態に応じて内挿することができる。

【００６２】また、内挿エッジ回路３７に含まれたＯＮ
／ＯＦＦ切り替え部１３９は、上記のような内挿機能を
オン又はオフする。すなわち、ＯＮ／ＯＦＦ切り替え部
１３９は、ＭＣＵ１７からコマンドデコードクロック発
生部４０を介して供給された切り替え信号ＳＯＦがオン
を指示するものであるときは、エッジ判断部１３８から
供給されたロック信号ＬＫを相切り替え部３３へ供給す
ると共に、切り替え信号ＳＯＦがオフを指示するもので
あるときは、ロック信号ＬＫの相切り替え部３３への供
給を中断する。さらに、ＡＮＤ回路１４２にはロック信
号ＬＫ及び切り替え信号ＳＯＦが供給され、これらの信
号間で論理積が演算されることにより選択信号ＳＳが生
成される。なお、このようにして生成された選択信号Ｓ
Ｓは、相切り替え部３３へ供給され、後述するように相
切り替え動作を制御する信号として利用される。

【００６３】次に、上記のように生成された相切り替え
信号ＩＯが供給されるディレイ部３９について説明す
る。図１０は、図３に示されたディレイ部３９の構成を
示すブロック図である。図３９に示されるように、ディ
レイ部３９は計測用エッジ間隔カウンタ１４３とエッジ
レジスタ１４４、ディレイ用エッジ間隔カウンタ１４
５、乗算回路１４６、ディレイカウンタ１４７及びエッ
ジレジスタ１４８とを備える。

【００６４】ここで、計測用エッジ間隔カウンタ１４３
はエッジ検出部３１に接続され、エッジレジスタ１４４
は計測用エッジ間隔カウンタ１４３に接続される。ま
た、ディレイ用エッジ間隔カウンタ１４５は内挿エッジ
回路３７に接続され、乗算回路１４６はディレイ用エッ
ジ間隔カウンタ１４５に接続される。また、ディレイカ
ウンタ１４７は乗算回路１４６に接続され、エッジレジ
スタ１４８はディレイ用エッジ間隔カウンタ１４５に接
続される。

【００６５】さらに、エッジレジスタ１４４の出力端は
コマンドデコードクロック発生部４０に接続され、ディ
レイカウンタ１４７の出力端は相切り替え部３３に接続
され、エッジレジスタ１４８の出力端はコマンドデコー
ドクロック発生部４０とマスク・リミッタ回路４１、及
びＶＳ制御部４９に接続される。

【００６６】ここで、計測用エッジ間隔カウンタ１４３
は、エッジ検出信号ＸＥＧに応じてエッジの時間間隔を
計測し、エッジレジスタ１４４は該計測結果を記憶する
と共に、コマンドデコードクロック発生部４０を介して
ＭＣＵ１７へ供給する。これによりＭＣＵ１７は、供給
された該計測結果に応じてスピンドルモータ３の回転状
態を監視する。なお、該監視は、例えばＭＣＵ１７が所
定のプログラムを実行することにより実現される。

【００６７】一方、ディレイ用エッジ間隔カウンタ１４
５は、内挿エッジ回路３７から供給された相切り替え信
号ＩＯに応じてエッジの時間間隔を計測し、計測された
値は乗算回路１４６により所定の定数が乗算される。そ
して、乗算回路１４６から出力されたデータはディレイ
カウンタ１４７に記憶されると共に、ディレイカウンタ
１４７は記憶した該データに応じて相切り替え信号ＤＯ
を生成して相切り替え部３３へ供給する。

【００６８】また、ディレイ用エッジ間隔カウンタ１４
５により計測された値はエッジレジスタ１４８に供給さ
れ、エッジレジスタ１４８は該値に応じてエッジ間隔信
号ＦＥＩを生成し出力する。

【００６９】次に、図３に示された相切り替え部３３に
よる相切り替え動作について説明する。図１１は、相切
り替え部３３に含まれた相切り替え回路３３ａの構成を
示すブロック図である。ここで、図１１に示された相切
り替え回路３３ａはＵ相に対応するものであり、相切り
替え部３３は、図１１に示された相切り替え回路３３ａ
と同じ構成を有する相切り替え回路を、Ｖ相及びＷ相に
対応してさらに二つ内蔵する。

【００７０】図１１に示されるように、相切り替え回路
３３ａは、セレクタ１４９とフリップフロップ１５０，
１５１とを備える。なお、フリップフロップ１５０は、
セットリセット動作を実行するものとされる。ここで、
セレクタ１４９はエッジ検出部３１及び内挿エッジ回路
３７に接続され、フリップフロップ１５０はセレクタ１
４９に接続される。また、フリップフロップ１５１のＤ
端子はフリップフロップ１５０のＱ端子に接続され、Ｘ
ＥＮ端子はディレイ部３９に接続される。そして、フリ
ップフロップ１５１のＱ端子からは信号ｓｕが出力され
る。

【００７１】以下において、相切り替え回路３３ａの動
作を説明する。セレクタ１４９にはエッジ検出部３１か
ら信号ＣＵの立ち上がりタイミングを示す信号RISEUと
立ち下がりタイミングを示す信号ＦＵが供給されると共
に、内挿エッジ回路３７から該立ち上がりに対応する内
挿信号ＩＲＵ及び該立ち下がりに対応する内挿信号ＩＦ
Ｕが供給される。そして、セレクタ１４９は、内挿エッ
ジ回路３７から供給される選択信号ＳＳに応じて、上記
信号RISEU，ＦＵ又は内挿信号ＩＲＵ，ＩＦＵのいずれ
か一組を選択的にフリップフロップ１５０へ供給する。

【００７２】ここで、コマンドデコードクロック発生部
４０から内挿機能をオンする切り替え信号ＳＯＦが内挿
エッジ回路３７へ供給され、かつ、内挿エッジ回路３７
に含まれたエッジ判断部１３８からハイレベルのロック
信号ＬＫが出力された状態では、選択信号ＳＳがハイレ
ベルに活性化される。そして、セレクタ１４９は、該活
性化された選択信号ＳＳが供給された場合には内挿信号
ＩＲＵ，ＩＦＵを、ロウレベルの選択信号ＳＳが供給さ
れた場合には、信号RISEU，ＦＵをそれぞれ選択的にフ
リップフロップ１５０へ供給する。

【００７３】なお、図示していないが、同時に信号Ｃ
Ｕ，ＣＶ，ＣＷのレベルチェック機能をオンするための
信号をコマンドデコードクロック発生部４０からセレク
タ１４９へ供給し、セレクタ１４９に該信号に応じて出
力信号を選択させても良い。すなわち、この場合にはセ
レクタ１４９は、レベルチェック機能をオンする信号に
応じて内挿信号ＩＲＵ，ＩＦＵを、オフする信号に応じ
て信号RISEU，ＦＵをそれぞれ選択的に出力する。

【００７４】次に、フリップフロップ１５０は、供給さ
れた信号RISEU又は内挿信号ＩＲＵに応じてセットさ
れ、供給された信号ＦＵ又は内挿信号ＩＦＵに応じてリ
セットされる。そして、フリップフロップ１５１は、デ
ィレイ部３９から供給された相切り替え信号ＤＯに応じ
て、フリップフロップ１５０から供給された信号に基づ
いた信号ｓｕを出力する。なお、上記のように、ドライ
ブ論理・ブレーキ論理回路３５は、このように生成され
た信号ｓｕ，ｓｖ，ｓｗに応じて、論理ドライブ信号Ｄ
Ｕ，ＤＶ，ＤＷを生成する。

【００７５】このように、相切り替え回路３３ａは、信
号RISEU，ＦＵだけではなく内挿信号ＩＲＵ，ＩＦＵに
応じて相切り替えを実行する点に特徴を有する。

【００７６】なお、エッジ検出部３１に供給される信号
ＣＵ，ＣＶ，ＣＷと上記論理ドライブ信号ＤＵ，ＤＶ，
ＤＷ、及びディレイ部３９から相切り替え部３３へ供給
される相切り替え信号ＤＯの位相関係が図１２のタイミ
ングチャートにより示される。ここで、図１２に示され
るように、相切り替え信号ＤＯがロウレベルに活性化さ
れるタイミングＴ１〜Ｔ６において、論理ドライブ信号
ＤＵ，ＤＶ，ＤＷの論理レベルが切り替えられる。

【００７７】すなわち例えば、相切り替え信号ＤＯが活
性化される時刻Ｔ１において論理ドライブ信号ＤＵがロ
ウレベル（Ｌ）からハイレベル（Ｈ）に遷移され、時刻
Ｔ２において論理ドライブ信号ＤＶがハイレベルからロ
ウレベルへ遷移され、時刻Ｔ３において論理ドライブ信
号ＤＷがロウレベルからハイレベルへそれぞれ遷移され
る。また、相切り替え信号ＤＯが活性化される時刻Ｔ４
において論理ドライブ信号ＤＵがハイレベルからロウレ
ベルに遷移され、時刻Ｔ５において論理ドライブ信号Ｄ
Ｖがロウレベルからハイレベルへ遷移され、時刻Ｔ６に
おいて論理ドライブ信号ＤＷがハイレベルからロウレベ
ルへそれぞれ遷移される。

【００７８】以上より、本発明の実施の形態に係るディ
スク駆動装置によれば、モータの回転に対する外乱や急
激な回転速度の変化に対して大きな影響を受けることの
ないモータの回転制御をデジタル信号処理方式により実
現することができる。

【００７９】すなわち、上記のディスク駆動装置はデジ
タル回路により構成されるため、アナログコントロール
方式の駆動装置に比して、ＰＬＬ回路のループフィルタ
等のいわゆる外付け部品や電圧制御発振器等が不要とな
る。

【００８０】また、モータの回転制御においてロック状
態とするための条件を、ＭＣＵ１７から発行する命令に
より任意に設定することができるため、ＭＣＵ１７で実
行するソフトウェアにより種々の回転制御を容易に実現
することができる。

【００８１】また、本発明の実施の形態に係るディスク
駆動装置によれば、システムＬＳＩ２０が上記のように
スピンドルモータ３の回転を制御するため、外部におい
てディスク駆動装置を制御するマイコン（図示していな
い）、より具体的には該マイコンに内蔵されたＣＰＵの
負担、及び該ＣＰＵにて実行されるソフトウェアの規模
を低減でき、ひいては該ソフトウェアがコード化されて
格納されるＲＯＭやＲＡＭの回路規模を小さくすること
ができ、コストダウンを図ることができる。

【００８２】そしてさらに、本発明の実施の形態に係る
ディスク駆動装置は、上記のようにデジタル回路により
構成されているため、高集積化を容易に図ることがで
き、かつコストを抑えることができる。

【００８３】なお、上記においては、本発明をスピンド
ルモータ３の制御に適用した場合を例として説明した
が、読み取り部５に含まれたスレッドモータ（図示して
いない）の制御にも適用できることは言うまでもない。

【００８４】

【発明の効果】本発明に係るディスク駆動装置によれ
ば、タイミング信号が所定の期間正常に生成されたとき
は、内挿信号を利用しながらモータの回転駆動状態を容
易に保持することができるため、モータの回転制御にお
ける安定性及び信頼性を高めることができる。

【００８５】また、本発明に係るディスク駆動装置によ
れば、信号レベル判定手段はタイミング信号が正常に生
成されているか否かを容易に監視することができ、必要
に応じた内挿信号によるモータの制御を容易に実現する
ことができるため、モータの回転制御における信頼性を
高めることができる。

【図面の簡単な説明】

【図1】本発明の実施の形態に係るディスク駆動装置の
構成を示すブロック図である。

【図２】図１に示されたモータドライバに含まれたドラ
イバ部の構成を示す図である。

【図３】図１に示されたモータコントローラの構成を示
すブロック図である。

【図４】図３に示された内挿エッジ回路の構成を示すブ
ロック図である。

【図５】図４に示された内挿エッジ回路の動作を示す第
一のタイミングチャートである。

【図６】図４に示された内挿エッジ回路の動作を示す第
二のタイミングチャートである。

【図７】図４に示された内挿エッジ回路の動作を示す第
三のタイミングチャートである。

【図８】図４に示された内挿エッジ回路の動作を示す第
四のタイミングチャートである。

【図９】図４に示された内挿エッジ回路の動作を示す第
五のタイミングチャートである。

【図１０】図３に示されたディレイ回路の構成を示すブ
ロック図である。

【図１１】図３に示された相切り替え部に含まれた相切
り替え回路の構成を示すブロック図である。

【図１２】図１に示されたディスク駆動装置の相切り替
え動作を説明するタイミングチャートである。

【符号の説明】

１ディスク、３スピンドルモータ、５読み取り
部、７ピックアップ、９素子部、１０モータドライ
バ、１０ａドライバ部、１１ＲＦアンプ、１３Ｃ
ＬＶサーボ回路、１５モータコントローラ、１７Ｍ
ＣＵ（マイクロコンピュータユニット）、２０システ
ムＬＳＩ、２１ヘッドホンアンプ、２３三相制御部、
２５プリドライバ、２７コンパレータ、３１エッ
ジ検出部、３３相切り替え部、３３ａ相切り替え回
路、３５ドライブ論理・ブレーキ論理回路、３７内
挿エッジ回路、３９ディレイ部、４０コマンドデコ
ードクロック発生部、４１マスク・リミッタ回路、４
３ウィンドウ部、４５起動回路、４７ＰＷＭ回路、
４９ＶＳ制御部、１３０ローパスフィルタ、１３１
サンプリング信号生成回路、１３２内挿マスク部、
１３３ＯＲ回路、１３４，１４２ＡＮＤ回路、１３
５エッジゲート部、１３６内挿エッジカウンタ、１
３７内挿デコーダ、１３８エッジ判断部、１３９
ＯＮ／ＯＦＦ切り替え部、１４０レベルチェック部、
１４１内挿エンコーダ、１４３計測用エッジ間隔カウ
ンタ、１４４，１４８エッジレジスタ、１４５ディ
レイ用エッジ間隔カウンタ、１４６乗算回路、１４７
ディレイカウンタ、１４９セレクタ、１５０，１５
１フリップフロップ、ＮＴ１〜ＮＴ６ＮチャネルＭ
ＯＳトランジスタ、ＴＰＭモータ、Ｎ１〜Ｎ３中間
ノード、Ｖｃｃ電源電圧ノード、ＣＰ中点。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5D109 KA04 KB05 KB40 KD08 KD32 KD50 5H560 AA04 BB04 BB12 DA13 DA19 DC02 EB01 GG04 JJ13 RR03 SS01 TT07 TT15 UA05 XA12 XB09

Claims

【特許請求の範囲】

【請求項１】相切り替えのタイミングを示すタイミン
グ信号により制御されるモータによって、装着されたデ
ィスクを駆動するディスク駆動装置であって、前記タイミング信号の周期に応じて内挿信号を生成する
内挿信号生成手段と、前記タイミング信号が正常に生成
されている期間を計測する正常期間計測手段と、前記正
常期間計測手段によって計測された前記期間が所定値以
上となった場合には、前記タイミング信号と前記内挿信
号を併用することによって前記モータを制御するモータ
制御手段とを備えたことを特徴とするディスク駆動装
置。
【請求項２】供給される切り替え信号に応じて、前記
タイミング信号あるいは前記内挿信号のいずれか一方を
選択的に前記モータ制御手段へ供給する動作切り替え手
段をさらに備えた請求項１に記載のディスク駆動装置。
【請求項３】相切り替えのタイミングを示すタイミン
グ信号により制御されるモータによって、装着されたデ
ィスクを駆動するディスク駆動装置であって、前記タイ
ミング信号の周期に応じて内挿信号を生成する内挿信号
生成手段と、所定のタイミングにおいて、前記タイミン
グ信号の論理レベルが期待される論理レベルであるか否
かを判定する信号レベル判定手段と、前記タイミング信
号に応じて前記モータを制御すると共に、前記信号レベ
ル判定手段により前記タイミング信号の論理レベルが前
記期待される論理レベルでないと判断された場合には、
前記内挿信号に応じて前記モータを制御するモータ制御
手段とを備えたことを特徴とするディスク駆動装置。
【請求項４】前記タイミング信号の周期に応じて、周
期的に所定の期間活性化されるウィンドウ信号を生成す
るウィンドウ信号生成手段と、前記ウィンドウ信号が活性化されている期間内に生成さ
れた前記内挿信号のみを前記モータ制御手段へ供給する
内挿信号マスク手段とをさらに備えた請求項１または３
のいずれかに記載のディスク駆動装置。