JP2003008408A - Hysteresis comparator circuit - Google Patents
Hysteresis comparator circuitInfo
- Publication number
- JP2003008408A JP2003008408A JP2001185739A JP2001185739A JP2003008408A JP 2003008408 A JP2003008408 A JP 2003008408A JP 2001185739 A JP2001185739 A JP 2001185739A JP 2001185739 A JP2001185739 A JP 2001185739A JP 2003008408 A JP2003008408 A JP 2003008408A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- comparator circuit
- switch
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、コンパレータ回
路に関し、特に、基準電圧及びヒステリシス幅を任意に
設定することが可能なヒステリシスコンパレータ回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator circuit, and more particularly to a hysteresis comparator circuit capable of arbitrarily setting a reference voltage and a hysteresis width.
【０００２】[0002]
【従来の技術】従来より、例えばＡ／Ｄ・Ｄ／Ａ変換回
路や速度制御など様々な分野において、入力電圧を２値
化するコンパレータ回路が用いられている。図７に示す
構成のものが、コンパレータ回路１の基本構成であり、
非反転入力端子に入力された入力電圧Ｖinと反転入力端
子に入力された基準電圧Ｖref との比較により、出力信
号Ｖo のレベルをＨレベル（ＶDD）、又はＬレベル（Ｇ
ＮＤ）に切り替えるものである。この構成のコンパレー
タ回路は、Ｖin＞Ｖref のとき、出力信号Ｖo にＨレベ
ルを出力し、Ｖin＜Ｖref のとき、出力信号Ｖo にＬレ
ベルを出力するという動作をする。2. Description of the Related Art Conventionally, a comparator circuit for binarizing an input voltage has been used in various fields such as an A / D / D / A conversion circuit and speed control. The configuration shown in FIG. 7 is the basic configuration of the comparator circuit 1,
By comparing the input voltage Vin input to the non-inverting input terminal with the reference voltage Vref input to the inverting input terminal, the level of the output signal Vo is changed to H level (V DD ) or L level (G
ND). The comparator circuit with this configuration operates to output the output signal Vo at the H level when Vin> Vref and to output the output signal Vo at the L level when Vin <Vref.
【０００３】しかし、この構成のコンパレータ回路にお
いては、図８に示すように、入力電圧Ｖinがノイズを伴
っていたり、図９に示すように、入力電圧Ｖinが低い周
波数で基準電圧Ｖref 付近を通過する場合、入力電圧Ｖ
inが基準電圧Ｖref を短時間に何度も通過することによ
り、出力信号Ｖo がＨレベル／Ｌレベルを繰り返す、い
わゆるチャタリングを生じてしまい、信号の誤検出の可
能性があり、入力電圧を正確に２値化することができな
いという問題がある。そのため、ヒステリシス特性を持
たせたコンパレータ回路が一般的に用いられている。However, in the comparator circuit of this configuration, as shown in FIG. 8, the input voltage Vin is accompanied by noise, and as shown in FIG. 9, the input voltage Vin passes near the reference voltage Vref at a low frequency. Input voltage V
When in passes through the reference voltage Vref many times in a short time, the output signal Vo repeats H level / L level, so-called chattering occurs, and there is a possibility of false detection of the signal, and the input voltage is accurate. There is a problem that it cannot be binarized. Therefore, a comparator circuit having a hysteresis characteristic is generally used.
【０００４】図10に、従来のヒステリシスコンパレータ
回路の構成を示す。このヒステリシスコンパレータ回路
は、コンパレータ回路１の出力端子と非反転入力端子と
の間に帰還抵抗Ｒf を接続し、更に非反転入力端子に入
力抵抗Ｒe を接続したものである。このように構成され
たヒステリシスコンパレータ回路で、Ｖin≫Ｖref の時
は、Ｖo ≒ＶDD（電源電圧）であり、このときコンパレ
ータ回路１の出力電圧Ｖo が反転する入力電圧Ｖinは、
次式（１）で表される。
Ｖin＝Ｖref −（ＶDD−Ｖref ）×Ｒe ／Ｒf ・・・・・・・・（１）
このときの基準電圧Ｖref に対するヒステリシス幅は、
次式（２）で表される。
−（ＶDD−Ｖref ）×Ｒe ／Ｒf ・・・・・・・・・・・・・・（２）FIG. 10 shows the configuration of a conventional hysteresis comparator circuit. In this hysteresis comparator circuit, a feedback resistor Rf is connected between the output terminal and the non-inverting input terminal of the comparator circuit 1, and an input resistor Re is connected to the non-inverting input terminal. In the hysteresis comparator circuit configured as described above, when Vin >> Vref, Vo ≈V DD (power supply voltage), and at this time, the input voltage Vin at which the output voltage Vo of the comparator circuit 1 is inverted is
It is expressed by the following equation (1). Vin = Vref− (V DD −Vref) × Re / Rf (1) At this time, the hysteresis width with respect to the reference voltage Vref is
It is expressed by the following equation (2). -(V DD -Vref) × Re / Rf ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ (2)
【０００５】同様に、Ｖin≪Ｖref の時は、Ｖo ≒０Ｖ
であり、このときコンパレータ回路１の出力電圧Ｖo が
反転する入力電圧Ｖinは、次式（３）で表される。
Ｖin＝Ｖref ＋Ｖref ×Ｒe ／Ｒf ・・・・・・・・・・・・・（３）
このときの基準電圧Ｖref に対するヒステリシス幅は、
次式（４）で表される。
Ｖref ×Ｒe ／Ｒf ・・・・・・・・・・・・（４）Similarly, when Vin << Vref, Vo≈0V
The input voltage Vin at which the output voltage Vo of the comparator circuit 1 is inverted at this time is expressed by the following equation (3). Vin = Vref + Vref × Re / Rf (3) The hysteresis width for the reference voltage Vref at this time is
It is expressed by the following equation (4). Vref x Re / Rf (4)
【０００６】このときのヒステリシス特性を図11に示
す。このようにコンパレータ回路にヒステリシス特性を
持たせることにより、図12に示すように入力電圧にノイ
ズがのっている場合でも、入力電圧は正確に２値化され
る。FIG. 11 shows the hysteresis characteristic at this time. By thus providing the comparator circuit with the hysteresis characteristic, the input voltage is accurately binarized even when the input voltage has noise as shown in FIG.
【０００７】但し、入力電圧には振幅の大小、周波数の
高低、ノイズの大小など様々な条件の信号が入力される
ので、入力電圧を誤検出せず、正確に２値化するために
は、入力電圧の状態に応じたヒステリシス幅を設定する
必要がある。更に、入力電圧のＤＣレベルに応じて、基
準電圧Ｖref を自由に設定できることが望ましい。However, since signals of various conditions such as amplitude magnitude, frequency magnitude, and noise magnitude are input to the input voltage, in order to accurately binarize the input voltage without erroneously detecting it, It is necessary to set the hysteresis width according to the state of the input voltage. Further, it is desirable that the reference voltage Vref can be freely set according to the DC level of the input voltage.
【０００８】例えば、入力電圧の周波数が高い時には、
ノイズと入力電圧の周波数が近づき、基準電圧Ｖref 付
近でのチャタリングは少なくなるが、入力電圧の振幅に
対してヒステリシス幅の割合が大きくなると、出力信号
Ｖo にパルスの抜けが発生する可能性があり、これを防
ぐためにヒステリシス幅を小さくする必要がある。一
方、入力電圧の周波数が低い時には、ノイズの周波数で
チャタリングを起こす可能性があるので、ノイズを吸収
できるようにヒステリシス幅を大きくする必要がある。
つまり、入力電圧が低周波の時と高周波の時とで、ヒス
テリシス幅を変更する必要がある。また、入力電圧のＤ
Ｃレベルによっては、基準電圧Ｖref を変更する必要が
ある。For example, when the frequency of the input voltage is high,
Although the noise and the frequency of the input voltage approach each other and chattering near the reference voltage Vref decreases, if the ratio of the hysteresis width to the amplitude of the input voltage becomes large, a pulse dropout may occur in the output signal Vo. To prevent this, it is necessary to reduce the hysteresis width. On the other hand, when the frequency of the input voltage is low, chattering may occur at the frequency of noise, so it is necessary to increase the hysteresis width so that noise can be absorbed.
That is, it is necessary to change the hysteresis width between when the input voltage has a low frequency and when the input voltage has a high frequency. Also, the input voltage D
Depending on the C level, it is necessary to change the reference voltage Vref.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、図10に
示す従来のヒステリシスコンパレータ回路では、上記
（２），（４）式に示すように、ヒステリシス幅を変更
するためには基準電圧Ｖref を変更する必要があり、ま
た基準電圧Ｖref を変更しようとすると、ヒステリシス
幅が変わってしまうという問題がある。つまり、基準電
圧Ｖref を変えずにヒステリシス幅を変更する、あるい
はヒステリシス幅変更せずに基準電圧Ｖrefを変えると
いうように、基準電圧Ｖref とヒステリシス幅を、それ
ぞれ独立に設定することができない。However, in the conventional hysteresis comparator circuit shown in FIG. 10, the reference voltage Vref is changed in order to change the hysteresis width as shown in the equations (2) and (4). There is a problem that the hysteresis width changes when the reference voltage Vref is changed. That is, the reference voltage Vref and the hysteresis width cannot be set independently, such as changing the hysteresis width without changing the reference voltage Vref, or changing the reference voltage Vref without changing the hysteresis width.
【００１０】更に、上記（２）式には電源であるＶDDの
項があるので、電源電圧の変動により、ヒステリシス幅
が変わってしまうという問題もある。この他にも小さい
ヒステリシス幅を必要とするときには、抵抗Ｒf 大きく
しなければならず、集積化には不利であるという欠点も
ある。Further, since the above equation (2) has a term of V DD which is a power source, there is a problem that the hysteresis width is changed due to the variation of the power source voltage. In addition to this, when a small hysteresis width is required, the resistance Rf must be increased, which is disadvantageous for integration.
【００１１】以上のように、従来のヒステリシスコンパ
レータ回路では、チャタリングの防止は可能であるが、
入力電圧の振幅、周波数などに応じて基準電圧Ｖref 及
びヒステリシス幅を独立して自由に設定できず、入力電
圧を正確に２値化できないという問題点があった。As described above, the conventional hysteresis comparator circuit can prevent chattering,
There is a problem that the reference voltage Vref and the hysteresis width cannot be independently set freely according to the amplitude and frequency of the input voltage, and the input voltage cannot be accurately binarized.
【００１２】本発明は、従来のヒステリシスコンパレー
タ回路における上記問題点を解消するためになされたも
ので、基準電圧Ｖref を自由に設定することができると
共に、基準電圧Ｖref とは独立にヒステリシス幅を自由
に設定することができるヒステリシスコンパレータ回路
を提供することを目的とする。The present invention has been made to solve the above-mentioned problems in the conventional hysteresis comparator circuit. The reference voltage Vref can be set freely and the hysteresis width can be set independently of the reference voltage Vref. It is an object of the present invention to provide a hysteresis comparator circuit that can be set to.
【００１３】[0013]
【課題を解決するための手段】上記問題点を解決するた
めに、請求項１に係る発明は、第１及び第２の抵抗と第
１及び第２の電流源と２つの電圧を選択するスイッチ手
段とを有するヒステリシス設定回路と、反転入力端子と
非反転入力端子と出力端子を有するコンパレータ回路と
からなるヒステリシスコンパレータ回路において、一端
が基準電圧に接続された前記第１の抵抗の他端と一端が
電源に接続された前記第１の電流源の他端とを前記スイ
ッチ手段の第１の入力端子に接続し、一端が前記基準電
圧に接続された前記第２の抵抗の他端と一端が接地され
た前記第２の電流源の他端を前記スイッチ手段の第２の
入力端子に接続し、前記スイッチ手段の出力端子を前記
コンパレータ回路のいずれかの入力端子に接続し、前記
コンパレータ回路の出力信号により前記スイッチ手段の
切り替え制御を行うように構成したことを特徴とするも
のである。In order to solve the above problems, the invention according to claim 1 provides a switch for selecting a first voltage, a second resistance, a first current source and a second current source, and two voltages. A hysteresis setting circuit having a means and a comparator circuit having an inverting input terminal, a non-inverting input terminal and an output terminal, wherein the other end and one end of the first resistor whose one end is connected to a reference voltage Connects the other end of the first current source connected to a power source to the first input terminal of the switch means, and connects the other end and one end of the second resistor whose one end is connected to the reference voltage. The other end of the grounded second current source is connected to the second input terminal of the switch means, the output terminal of the switch means is connected to one of the input terminals of the comparator circuit, and the comparator circuit is connected. Is characterized in that it has configured to perform switching control of said switching means by the output signal.
【００１４】このように構成したヒステリシスコンパレ
ータ回路においては、ヒステリシス幅を第１及び第２の
抵抗並びに第１及び第２の電流源の値のみで決定できる
ので、基準電圧Ｖref とヒステリシス幅をそれぞれ独立
に設定することが可能で、ヒステリシス幅が電源電圧に
依存しないヒステリシスコンパレータ回路を実現でき
る。In the hysteresis comparator circuit thus configured, the hysteresis width can be determined only by the values of the first and second resistors and the first and second current sources, so that the reference voltage Vref and the hysteresis width are independent of each other. A hysteresis comparator circuit whose hysteresis width does not depend on the power supply voltage can be realized.
【００１５】請求項２に係る発明は、第１及び第２の抵
抗を介して基準電圧がそれぞれ印加され、且つ共通に入
力電圧が印加される第１及び第２の差動増幅回路と、第
１のカレントミラー回路と、第１及び第２の定電流源
と、前記差動増幅回路の出力を増幅する増幅手段と、前
記第１及び第２の定電流源の出力を制御する第１及び第
２のスイッチと、前記増幅手段の出力により第１及び第
２のスイッチを制御する制御信号を出力するスイッチ制
御手段と、ヒステリシス幅を設定する第１及び第２の電
流源とを備え、前記第１の差動増幅回路を構成する第
１，第２のトランジスタのエミッタ端子を共に一端が電
源に接続された前記第１の定電流源の他端に前記第１の
スイッチを介して接続し、前記第２の差動増幅回路を構
成する第３，第４のトランジスタのエミッタ端子を共に
一端が電源に接続された前記第２の定電流源の他端に前
記第２のスイッチを介して接続し、前記第２，第３のト
ランジスタのベース端子に入力電圧を印加し、前記第１
のトランジスタのベース端子には一端が前記基準電圧に
接続された前記第１の抵抗の他端と、一端が電源に接続
された前記第１の電流源の他端とを接続し、前記第４の
トランジスタのベース端子には一端が前記基準電圧に接
続された前記第２の抵抗の他端と、一端が接地された前
記第２の電流源の他端とを接続し、前記第２，第３のト
ランジスタのコレクタ端子と前記第１のカレントミラー
回路の入力とを接続し、前記第１，第４のトランジスタ
のコレクタ端子には前記カレントミラー回路の出力と、
前記増幅手段の入力とを接続し、前記増幅手段の出力を
前記スイッチ制御手段の入力に接続し、前記スイッチ制
御手段の第１の出力で前記第１のスイッチの制御を行
い、前記スイッチ制御手段の第２の出力で前記第２のス
イッチの制御を行うようにして、ヒステリシスコンパレ
ータ回路を構成するものである。According to a second aspect of the present invention, first and second differential amplifier circuits to which a reference voltage is applied via the first and second resistors, respectively, and an input voltage is commonly applied, and No. 1 current mirror circuit, first and second constant current sources, amplifying means for amplifying the output of the differential amplifying circuit, and first and second outputs for controlling the outputs of the first and second constant current sources. A second switch, switch control means for outputting a control signal for controlling the first and second switches by the output of the amplifying means, and first and second current sources for setting a hysteresis width. The emitter terminals of the first and second transistors forming the first differential amplifier circuit are connected through the first switch to the other end of the first constant current source, one end of which is connected to the power supply. , A third and a fourth transistor constituting the second differential amplifier circuit. The emitter terminal of the transistor is connected to the other end of the second constant current source, one end of which is connected to the power source, via the second switch, and the input voltage is applied to the base terminals of the second and third transistors. Apply the first
The base terminal of the transistor is connected to the other end of the first resistor, one end of which is connected to the reference voltage, and the other end of the first current source, one end of which is connected to a power source, The other end of the second resistor whose one end is connected to the reference voltage and the other end of the second current source whose one end is grounded are connected to the base terminal of the transistor of The collector terminal of the third transistor and the input of the first current mirror circuit are connected, and the collector terminals of the first and fourth transistors are connected to the output of the current mirror circuit;
The switch control means is connected to the input of the amplification means, the output of the amplification means is connected to the input of the switch control means, and the first output of the switch control means controls the first switch. The hysteresis comparator circuit is configured so that the second switch is controlled by the second output of.
【００１６】このように構成したヒステリシスコンパレ
ータ回路においても、請求項１に係る発明と同様に、基
準電圧Ｖref とヒステリシス幅をそれぞれ独立に設定す
ることが可能で、ヒステリシス幅が電源電圧に依存しな
いヒステリシスコンパレータ回路を実現できる。In the hysteresis comparator circuit configured as described above, the reference voltage Vref and the hysteresis width can be set independently of each other, as in the invention according to claim 1, and the hysteresis width does not depend on the power supply voltage. A comparator circuit can be realized.
【００１７】[0017]
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係るヒステリシスコンパレータ回
路の第１の実施の形態の構成を示す回路構成図である。
この実施の形態に係るヒステリシスコンパレータ回路
は、ヒステリシス設定回路12と、出力信号をヒステリシ
ス設定回路12のスイッチ手段５の制御端子９に出力する
コンパレータ回路１を備え、ヒステリシス設定回路12に
おけるスイッチ手段５の第１の入力端子７には、一端が
基準電圧入力端子４に接続された第１の抵抗Ｒ1 の他端
と、一端が電源ＶDDに接続された電流Ｉ1 を出力する第
１の電流源10の他端とが接続され、第２の入力端子８に
は、一端が基準電圧入力端子４に接続された第２の抵抗
Ｒ2 の他端と、一端が接地された電流Ｉ2 を出力する第
２の電流源11の他端とが接続されて、ヒステリシス設定
回路12が構成されている。そして、コンパレータ回路１
の非反転入力端子には信号入力端子２が接続されてい
て、入力電圧Ｖinが入力されるようになっており、反転
入力端子にはスイッチ手段５の共通出力端子６が接続さ
れている。また基準電圧入力端子４には基準電圧Ｖref
が入力され、スイッチ手段５の制御端子９には先に述べ
たように、制御信号としてコンパレータ回路１の出力信
号Ｖo が入力されるように構成されていて、前記スイッ
チ手段５は、制御端子９がＬレベルの時に第１の入力端
子７を、Ｈレベルの時に第２の入力端子８を選択するよ
うになっている。なお、３はコンパレータ回路１の出力
端子である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments will be described. FIG. 1 is a circuit configuration diagram showing a configuration of a first embodiment of a hysteresis comparator circuit according to the present invention.
The hysteresis comparator circuit according to this embodiment includes a hysteresis setting circuit 12 and a comparator circuit 1 that outputs an output signal to the control terminal 9 of the switch means 5 of the hysteresis setting circuit 12, and the hysteresis setting circuit 12 includes The first input terminal 7 has a first resistor R 1 whose one end is connected to the reference voltage input terminal 4 and a first current source which outputs a current I 1 whose one end is connected to the power supply V DD. connected 10 and the other end of, the second input terminal 8, and outputs the other end of the second resistor R2 having one end connected to the reference voltage input terminal 4, a current I 2, one end of which is grounded The other end of the second current source 11 is connected to form a hysteresis setting circuit 12. Then, the comparator circuit 1
The signal input terminal 2 is connected to the non-inverting input terminal of the input terminal so that the input voltage Vin is input, and the common output terminal 6 of the switch means 5 is connected to the inverting input terminal. The reference voltage Vref is applied to the reference voltage input terminal 4.
Is inputted to the control terminal 9 of the switch means 5 as described above, and the output signal Vo of the comparator circuit 1 is inputted as the control signal. Is at the L level, the first input terminal 7 is selected, and at the H level, the second input terminal 8 is selected. Incidentally, 3 is an output terminal of the comparator circuit 1.
【００１８】次に、図１に示した実施の形態の動作につ
いて説明する。まず、上記のように構成されたヒステリ
シスコンパレータ回路においては、スイッチ手段５の第
１の入力端子７には、次式（５）で示す電圧が印加され
る。但し、Ｒ1 は第１の抵抗Ｒ1 の抵抗値、Ｉ1 は第１
の電流源10の電流値である。
Ｖref ＋Ｒ1 ×Ｉ1 ・・・・・・・・・・・・（５）
また、同様にスイッチ手段５の第２の入力端子８には、
次式（６）で示す電圧が印加される。但し、Ｒ2 は第２
の抵抗Ｒ2 の抵抗値、Ｉ2 は第２の電流源11の電流値で
ある。
Ｖref −Ｒ2 ×Ｉ2 ・・・・・・・・・・・・（６）Next, the operation of the embodiment shown in FIG. 1 will be described. First, in the hysteresis comparator circuit configured as described above, the voltage represented by the following equation (5) is applied to the first input terminal 7 of the switch means 5. Where R 1 is the resistance value of the first resistor R 1 and I 1 is the first
Is the current value of the current source 10 of. Vref + R 1 × I 1 (5) Similarly, the second input terminal 8 of the switch means 5 has
The voltage represented by the following equation (6) is applied. However, R 2 is the second
The resistance value of the resistor R2, I 2 is the current value of the second current source 11. Vref-R 2 × I 2 ······ (6)
【００１９】ここで、Ｖin≫Ｖref ，つまりコンパレー
タ回路１の出力電圧Ｖo がＨレベルの時を考えると、出
力電圧Ｖo がＨレベルであるので、スイッチ手段５の制
御端子９にはＨレベルの信号が入力される。これによ
り、スイッチ手段５は第２の入力端子８を選択するの
で、コンパレータ回路１の反転入力端子には、（６）式
で表される電圧が印加される。つまり、コンパレータ回
路１の出力電圧Ｖo がＨレベルの時は、入力電圧Ｖin
と、（６）式で表されるスイッチ手段５の第２の入力端
子８の電圧、Ｖref −Ｒ2 ×Ｉ2 を比較している。Considering Vin >> Vref, that is, when the output voltage Vo of the comparator circuit 1 is at the H level, the output voltage Vo is at the H level, so that the control terminal 9 of the switch means 5 has an H level signal. Is entered. As a result, the switch means 5 selects the second input terminal 8, so that the voltage represented by the equation (6) is applied to the inverting input terminal of the comparator circuit 1. That is, when the output voltage Vo of the comparator circuit 1 is at the H level, the input voltage Vin
And the voltage of the second input terminal 8 of the switch means 5 represented by the equation (6), Vref-R 2 × I 2 are compared.
【００２０】次に、入力電圧Ｖinが小さくなっていき、
Ｖin＜Ｖref −Ｒ2 ×Ｉ2 となると、コンパレータ回路
１の出力電圧Ｖo はＬレベルに反転する。このとき、ス
イッチ手段５の制御端子９にはＬレベルの信号が入力さ
れるので、スイッチ手段５は第１の入力端子７を選択
し、コンパレータ回路１の反転入力端子には（５）式で
表される電圧が印加される。つまり、コンパレータ回路
１の出力電圧Ｖo がＬレベルの時は、入力電圧Ｖinと、
（５）式で表されるスイッチ手段５の第１の入力端子７
の電圧、Ｖref ＋Ｒ1 ×Ｉ1 を比較している。Next, the input voltage Vin becomes smaller,
When Vin <Vref-R 2 × I 2 , the output voltage Vo of the comparator circuit 1 is inverted to L level. At this time, since the L-level signal is input to the control terminal 9 of the switch means 5, the switch means 5 selects the first input terminal 7, and the inverting input terminal of the comparator circuit 1 is expressed by the formula (5). The voltage represented is applied. That is, when the output voltage Vo of the comparator circuit 1 is at the L level, the input voltage Vin,
The first input terminal 7 of the switch means 5 represented by the equation (5)
And the voltage Vref + R 1 × I 1 are compared.
【００２１】したがって、この第１の実施の形態では、
コンパレータ回路１の出力電圧Ｖoでスイッチ手段５を
制御することで、コンパレータ回路１の反転入力端子に
入力される電圧を選択することになる。これにより、コ
ンパレータ回路１の出力電圧Ｖo がＨレベルの時は、−
Ｒ2 ×Ｉ2 ，Ｌレベルの時は、Ｒ1 ×Ｉ1 なるヒステリ
シス幅を、基準電圧Ｖref に対して設定することができ
る。このとき、（５），（６）式に示したように、ヒス
テリシス幅は第１の抵抗Ｒ1 ，第２の抵抗Ｒ2及び第１
の電流源10，第２の電流源11のそれぞれの値によっての
み決定されるので、基準電圧Ｖref 及びヒステリシス幅
をそれぞれ独立に、自由に設定することが可能である。
また、ヒステリシス幅への電源電圧の影響をなくすこと
もできる。更に、小さいヒステリシス幅を得るために
は、第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 の値Ｒ1 ，Ｒ2 を
小さくする、又は、第１の電流源10，第２の電流源11の
出力電流Ｉ1 ，Ｉ2 の値を小さくすればよいため、集積
化に不利な高抵抗は不要になるという利点も得られる。Therefore, in the first embodiment,
By controlling the switch means 5 with the output voltage Vo of the comparator circuit 1, the voltage input to the inverting input terminal of the comparator circuit 1 is selected. As a result, when the output voltage Vo of the comparator circuit 1 is at the H level,
When R 2 × I 2 and L level, a hysteresis width of R 1 × I 1 can be set with respect to the reference voltage Vref. At this time, as shown in the equations (5) and (6), the hysteresis width has the first resistance R1, the second resistance R2, and the first resistance R2.
Since it is determined only by the respective values of the current source 10 and the second current source 11, the reference voltage Vref and the hysteresis width can be set independently and freely.
It is also possible to eliminate the influence of the power supply voltage on the hysteresis width. Furthermore, in order to obtain a small hysteresis width, the values R 1 and R 2 of the first resistor R 1 and the second resistor R 2 are reduced, or the outputs of the first current source 10 and the second current source 11 are reduced. Since the values of the currents I 1 and I 2 may be reduced, there is an advantage that a high resistance which is disadvantageous for integration is not necessary.
【００２２】次に、図２に基づいて第２の実施の形態に
ついて説明する。図２において、図１に示した第１の実
施の形態の構成要素に対応する構成要素には同一の符号
を付して示している。この実施の形態に係るヒステリシ
スコンパレータ回路は、ヒステリシス幅を決定する第１
の抵抗Ｒ1 ，第２の抵抗Ｒ2 及び電流値Ｉ1 を出力する
第１の電流源10，電流値Ｉ2 を出力する第２の電流源11
とを備え、更に第１の差動増幅回路14、第２の差動増幅
回路15、第１のカレントミラー回路16、電流値Ｉ3 を出
力する第１の定電流源18、電流値Ｉ4 を出力する第２の
定電流源19、第１及び第２の定電流源18，19を制御する
第１のスイッチ20及び第２のスイッチ21、第１及び第２
のスイッチを制御するスイッチ制御手段22、及び第１及
び第２の差動増幅回路14，15の出力を増幅する増幅手段
17を備えている。Next, a second embodiment will be described with reference to FIG. In FIG. 2, constituent elements corresponding to those of the first embodiment shown in FIG. 1 are designated by the same reference numerals. The hysteresis comparator circuit according to this embodiment has a first
Resistor R1, a first current source 10, the second current source 11 for outputting a current value I 2 for outputting a second resistor R2 and a current value I 1
And a first differential amplifier circuit 14, a second differential amplifier circuit 15, a first current mirror circuit 16, a first constant current source 18 for outputting a current value I 3, and a current value I 4 Second constant current source 19 for outputting the first constant current source 19, first and second constant current sources 18, 19 for controlling the first and second switches 20 and 21, first and second
Switch control means 22 for controlling the switches and the amplifying means for amplifying the outputs of the first and second differential amplifier circuits 14 and 15
Equipped with 17.
【００２３】そして、第１の差動増幅回路14を構成する
第１及び第２のＰＮＰトランジスタＱ１，Ｑ２のエミッ
タ端子を共に、一端が電源ＶDDに接続された第１の定電
流源13の他端に第１のスイッチ20を介して接続してお
り、また第２の差動増幅回路15を構成する第３及び第４
のＰＮＰトランジスタＱ３，Ｑ４のエミッタ端子を共
に、一端が電源ＶDDに接続された第２の定電流源21の他
端に第２のスイッチ21を介して接続している。そして、
第１及び第２の差動増幅回路14，15において、第２及び
第３のトランジスタＱ２，Ｑ３のベース端子に信号入力
端子２から入力電圧Ｖinを印加し、第１のトランジスタ
Ｑ１のベース端子は、一端が基準電圧Ｖrefに接続され
た第１の抵抗Ｒ1 の他端と、一端が電源ＶDDに接続され
た第１の電流源10の他端とに接続し、また第４のトラン
ジスタＱ４のベース端子は、一端が基準電圧Ｖref に接
続された第２の抵抗Ｒ2 の他端と、一端が接地された第
２の電流源11の他端とに接続されている。Then, the emitter terminals of the first and second PNP transistors Q1 and Q2 constituting the first differential amplifier circuit 14 are both connected to the power source V DD at the first constant current source 13 of the first constant current source 13. The third and fourth terminals connected to the other end via the first switch 20 and constituting the second differential amplifier circuit 15
The emitter terminals of the PNP transistors Q3 and Q4 are both connected via the second switch 21 to the other end of the second constant current source 21 whose one end is connected to the power supply V DD . And
In the first and second differential amplifier circuits 14 and 15, the input voltage Vin is applied from the signal input terminal 2 to the base terminals of the second and third transistors Q2 and Q3, and the base terminal of the first transistor Q1 is , One end of which is connected to the other end of the first resistor R1 connected to the reference voltage Vref and one end of which is connected to the other end of the first current source 10 connected to the power supply V DD , and the fourth transistor Q4 The base terminal is connected to the other end of the second resistor R2 whose one end is connected to the reference voltage Vref and the other end of the second current source 11 whose one end is grounded.
【００２４】また第２及び第３のトランジスタＱ２，Ｑ
３のコレクタ端子と第１のカレントミラー回路16の入力
端子16ａとを接続し、第１及び第４のトランジスタＱ
１，Ｑ４のコレクタ端子と第１のカレントミラー回路16
の出力端子16ｂと増幅手段17の入力端子とを接続し、増
幅手段17の出力端子３からコンパレータ回路の出力信号
Ｖo を取り出すように構成されている。そして増幅手段
17の出力信号Ｖo をスイッチ制御手段22の入力端子に接
続し、スイッチ制御手段22の第１の出力端子22ａで第１
のスイッチ20の制御を行い、スイッチ制御手段22の第２
の出力端子22ｂで第２のスイッチ21の制御を行うように
構成されている。The second and third transistors Q2, Q
3 collector terminal and the input terminal 16a of the first current mirror circuit 16 are connected, and the first and fourth transistors Q are connected.
1, Q4 collector terminal and first current mirror circuit 16
Is connected to the input terminal of the amplifying means 17, and the output signal Vo of the comparator circuit is taken out from the output terminal 3 of the amplifying means 17. And amplification means
The output signal Vo of 17 is connected to the input terminal of the switch control means 22, and the first output terminal 22a of the switch control means 22 makes a first
Of the switch control means 22 for controlling the switch 20 of
Is configured to control the second switch 21 at the output terminal 22b.
【００２５】なお、第１及び第２のスイッチ20，21を制
御するスイッチ制御手段22は、入力端子にＨレベルの信
号が入力されると、第１の出力端子22ａに第１のスイッ
チ20をオフにする信号を、第２の出力端子22ｂに第２の
スイッチ21をオンにする信号をそれぞれ出力し、入力端
子Ｌレベルの信号が入力されると、第１の出力端子22ａ
に第１のスイッチ20をオンにする信号を、第２の出力端
子22ｂに第２のスイッチ21をオフにする信号をそれぞれ
出力するように構成されているものとする。また増幅手
段17は、入力端子に電流が流れ込むと出力信号がＨレベ
ルに、電流が流れ込まないと出力信号がＬレベルになる
ように構成されているものとする。The switch control means 22 for controlling the first and second switches 20 and 21 receives the first switch 20 at the first output terminal 22a when an H level signal is inputted to the input terminal. When the signal for turning off the signal and the signal for turning on the second switch 21 are output to the second output terminal 22b and the signal at the input terminal L level is input, the first output terminal 22a
It is assumed that the signal for turning on the first switch 20 and the signal for turning off the second switch 21 are output to the second output terminal 22b. Further, the amplifying means 17 is configured so that the output signal becomes H level when a current flows into the input terminal, and the output signal becomes L level when a current does not flow in.
【００２６】次に、このように構成されている第２の実
施の形態の動作について説明する。まず、この実施の形
態に係るヒステリシスコンパレータ回路においては、第
１のトランジスタＱ１のベース端子には、次式（７）で
示す電圧が印加される。
Ｖref ＋Ｒ1 ×Ｉ1 ・・・・・・・・・・・・（７）
また、同様に第４のトランジスタＱ４のベース端子に
は、次式（８）で示す電圧が印加される。
Ｖref −Ｒ2 ×Ｉ2 ・・・・・・・・・・・・（８）Next, the operation of the second embodiment having such a configuration will be described. First, in the hysteresis comparator circuit according to this embodiment, the voltage represented by the following equation (7) is applied to the base terminal of the first transistor Q1. Vref + R 1 × I 1 (7) Similarly, the voltage represented by the following equation (8) is applied to the base terminal of the fourth transistor Q4. Vref-R 2 × I 2 ····· (8)
【００２７】ここで、Ｖin≫Ｖref の場合を考えると、
後述するように出力電圧Ｖo にＨレベルが出力され、第
２の差動増幅回路15が選択されている。このとき、第３
のトランジスタＱ３はオフ、第４のトランジスタＱ４は
オンとなっているので、第２の定電流源19から供給され
るバイアス電流は、第４のトランジスタＱ４に流れる。
このとき、第１のカレントミラー回路16の入力端子16ａ
には電流が流れず、第１のカレントミラー回路16はオフ
となるので、第４のトランジスタＱ４のコレクタ端子か
ら増幅手段17の入力端子に電流が流れ込み、出力電圧Ｖ
o はＨレベルとなる。Considering the case of Vin >> Vref,
As will be described later, the H level is output as the output voltage Vo, and the second differential amplifier circuit 15 is selected. At this time, the third
Since the transistor Q3 is off and the fourth transistor Q4 is on, the bias current supplied from the second constant current source 19 flows to the fourth transistor Q4.
At this time, the input terminal 16a of the first current mirror circuit 16
Since no current flows through the first current mirror circuit 16 and the first current mirror circuit 16 is turned off, a current flows from the collector terminal of the fourth transistor Q4 to the input terminal of the amplifying means 17, and the output voltage
o becomes H level.
【００２８】このとき、スイッチ制御手段22にはＨレベ
ルの信号が入力されるので、第１のスイッチ20はオフ、
第２のスイッチ21はオンとなり、第１の差動増幅回路14
にはバイアス電流が流れないのでオフとなり、第２の差
動増幅回路15が選択される。つまり、出力電圧Ｖo がＨ
レベルの時は、第２の差動増幅回路15が選択され、入力
電圧Ｖinと（８）式で表される電圧、Ｖref −Ｒ2 ×Ｉ
2 を比較している。At this time, since the H level signal is input to the switch control means 22, the first switch 20 is turned off,
The second switch 21 is turned on, and the first differential amplifier circuit 14
Since a bias current does not flow in the second differential amplifier circuit 15, the second differential amplifier circuit 15 is selected. That is, the output voltage Vo is H
In the case of the level, the second differential amplifier circuit 15 is selected, and the input voltage Vin and the voltage represented by the equation (8), Vref-R 2 × I.
Comparing two .
【００２９】次に、入力電圧Ｖinが小さくなっていき、
Ｖin＜Ｖref −Ｒ2 ×Ｉ2 となると、第３のトランジス
タＱ３がオン、第４のトランジスタＱ４がオフとなり、
第１のカレントミラー回路16の入力端子16ａに電流が流
れ、第１のカレントミラー回路16が動作する。このと
き、増幅手段17の入力端子に電流は流れ込まないので、
出力電圧Ｖo はＬレベルとなり、スイッチ制御手段22に
もＬレベルの信号が入力される。これにより、第１のス
イッチ20がオン、第２のスイッチ21がオフとなるので、
第２の差動増幅回路15にはバイアス電流が流れないので
オフとなり、第１の差動増幅回路14が選択される。つま
り、出力電圧Ｖo がＬレベルの時は、第１の差動増幅回
路14が選択され、入力電圧Ｖinと（７）式で表される電
圧、Ｖref＋Ｒ1 ×Ｉ1 を比較している。Next, the input voltage Vin becomes smaller,
When Vin <Vref−R 2 × I 2 , the third transistor Q3 turns on and the fourth transistor Q4 turns off,
A current flows through the input terminal 16a of the first current mirror circuit 16, and the first current mirror circuit 16 operates. At this time, since no current flows into the input terminal of the amplification means 17,
The output voltage Vo becomes L level, and the L level signal is also input to the switch control means 22. As a result, the first switch 20 is turned on and the second switch 21 is turned off,
Since the bias current does not flow in the second differential amplifier circuit 15, the second differential amplifier circuit 15 is turned off and the first differential amplifier circuit 14 is selected. That is, when the output voltage Vo is at the L level, the first differential amplifier circuit 14 is selected and the input voltage Vin is compared with the voltage represented by the formula (7), Vref + R 1 × I 1 .
【００３０】したがって、この第２の実施の形態では、
コンパレータ回路の出力電圧Ｖo でスイッチ制御手段22
を制御し、第１のスイッチ20及び第２のスイッチ21を制
御することで、第１の差動増幅回路14と第２の差動増幅
回路15のどちらかを選択することになる。出力電圧Ｖo
がＨレベルの時は、−Ｒ2 ×Ｉ2 ，Ｌレベルの時は、Ｒ
1 ×Ｉ1 なるヒステリシス幅を、基準電圧Ｖref に対し
て設定することができる。このとき、（７），（８）式
に示したように、ヒステリシス幅は第１の抵抗Ｒ1 ，第
２の抵抗Ｒ2 及び第１の電流源10，第２の電流源11のそ
れぞれの値によってのみ決定されるので、基準電圧Ｖre
f 及びヒステリシス幅をそれぞれ独立に、自由に設定す
ることが可能である。Therefore, in the second embodiment,
The switch control means 22 is controlled by the output voltage Vo of the comparator circuit.
And the first switch 20 and the second switch 21 are controlled to select either the first differential amplifier circuit 14 or the second differential amplifier circuit 15. Output voltage Vo
Is at the H level, -R 2 × I 2 , and at the L level, R
A hysteresis width of 1 × I 1 can be set for the reference voltage Vref. At this time, as shown in the equations (7) and (8), the hysteresis width depends on the respective values of the first resistor R1, the second resistor R2, the first current source 10, and the second current source 11. Reference voltage Vre
It is possible to freely set f and the hysteresis width independently of each other.
【００３１】また、ヒステリシス幅への電源電圧の影響
をなくすこともできる。更に、小さいヒステリシス幅を
得るためには、第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 の値Ｒ
1 ，Ｒ2 を小さくする、又は、第１の電流源10，第２の
電流源11の出力電流Ｉ1 ，Ｉ 2 の値を小さくすればよい
ため、集積化に不利な高抵抗は不要になるという利点も
得られる。Further, the influence of the power supply voltage on the hysteresis width
Can be eliminated. Furthermore, a small hysteresis width
In order to obtain, the value R of the first resistance R1 and the second resistance R2
1, R2Or the first current source 10, the second
Output current I of current source 111, I 2You can reduce the value of
Therefore, there is an advantage that high resistance, which is unfavorable for integration, becomes unnecessary.
can get.
【００３２】次に、図３に示す本発明のヒステリシスコ
ンパレータ回路の更に具体的な構成例を第３の実施の形
態として説明する。図３において、図１又は図２に示し
た第１又は第２の実施の形態の構成要素と同一又は対応
する構成要素には同一の符号を付して示している。図３
に示すヒステリシスコンパレータ回路は、ヒステリシス
幅を決定する第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 及び電流
値Ｉ1 を出力する第１の電流源10，電流値Ｉ2 を出力す
る第２の電流源11の他に、第１の差動増幅回路14、第２
の差動増幅回路15、第１のカレントミラー回路16、回路
にバイアス電流を供給する第２のカレントミラー回路1
3、入力段の第１及び第２の差動増幅回路14，15を切り
替えるためのスイッチ制御手段22、及び差動増幅回路1
4，15の出力を増幅する増幅手段17を備えている。Next, a more specific structural example of the hysteresis comparator circuit of the present invention shown in FIG. 3 will be described as a third embodiment. In FIG. 3, the same or corresponding components as those of the first or second embodiment shown in FIG. 1 or 2 are designated by the same reference numerals. Figure 3
The hysteresis comparator circuit shown in FIG. 1 includes a first resistor R1 for determining the hysteresis width, a second resistor R2, a first current source 10 for outputting a current value I 1, and a second current source for outputting a current value I 2. In addition to 11, the first differential amplifier circuit 14, the second
Differential amplifier circuit 15, first current mirror circuit 16, second current mirror circuit 1 for supplying bias current to the circuit
3, switch control means 22 for switching the first and second differential amplifier circuits 14 and 15 of the input stage, and the differential amplifier circuit 1
The amplification means 17 for amplifying the outputs of 4 and 15 is provided.
【００３３】そして、第２のカレントミラー回路13にお
いては、該第２のカレントミラー回路13を構成する第1
3，第14，第15，第16，第17，第18のＰＮＰトランジス
タＱ13，Ｑ14，Ｑ15，Ｑ16，Ｑ17，Ｑ18のベース端子と
第13のトランジスタＱ13のコレクタ端子とを接続し、第
13のトランジスタＱ13のコレクタ端子にはバイアス電流
ＩBIASを印加している。また第13のトランジスタＱ13の
エミッタ端子を第８の抵抗Ｒ8 を介して電源ＶDDに接続
し、第14のトランジスタＱ14のエミッタ端子を第９の抵
抗Ｒ9 を介して電源ＶDDに接続し、第15のトランジスタ
Ｑ15のエミッタ端子を第10の抵抗Ｒ10を介して電源ＶDD
に接続し、第16のトランジスタＱ16のエミッタ端子を第
11の抵抗Ｒ11を介して電源ＶDDに接続し、第17のトラン
ジスタＱ17のエミッタ端子を第12の抵抗Ｒ12を介して電
源ＶDDに接続し、第18のトランジスタＱ18のエミッタ端
子を第13の抵抗Ｒ13を介して電源ＶDDに接続している。In the second current mirror circuit 13, the first current mirror circuit 13 which constitutes the first current mirror circuit 13 is formed.
The base terminals of the three, fourteenth, fifteenth, sixteenth, seventeenth, and eighteenth PNP transistors Q13, Q14, Q15, Q16, Q17, and Q18 are connected to the collector terminal of the thirteenth transistor Q13,
A bias current I BIAS is applied to the collector terminal of the 13th transistor Q13. The emitter terminal of the thirteenth transistor Q13 is connected to the power source V DD via the eighth resistor R8, and the emitter terminal of the fourteenth transistor Q14 is connected to the power source V DD via the ninth resistor R9. The emitter terminal of the 15th transistor Q15 is connected to the power source V DD through the tenth resistor R10.
And connect the emitter terminal of the 16th transistor Q16 to the
11 is connected to the power source V DD via the resistor R11, the emitter terminal of the seventeenth transistor Q17 is connected to the power source V DD via the twelfth resistor R12, and the emitter terminal of the eighteenth transistor Q18 is connected to the thirteenth source. It is connected to the power supply V DD through the resistor R13.
【００３４】また、第１の差動増幅回路14を構成する第
１及び第２のＰＮＰトランジスタＱ１，Ｑ２のエミッタ
端子と、バイアス電流を供給する第14のトランジスタＱ
14のコレクタ端子とを接続し、第２の差動増幅回路15を
構成する第３及び第４のＰＮＰトランジスタＱ３，Ｑ４
のエミッタ端子と、バイアス電流を供給する第15のトラ
ンジスタＱ15のコレクタ端子とを接続している。そし
て、第２及び第３のトランジスタＱ２，Ｑ３のベース端
子には、共に入力電圧Ｖinが印加され、第１のトランジ
スタＱ１のベース端子は、一端が基準電圧Ｖref に接続
された第１の抵抗Ｒ1 の他端と、一端が電源ＶDDに接続
された第１の電流源10の他端とに接続されている。また
第４のトランジスタＱ４のベース端子は、一端が基準電
圧Ｖref に接続された第２の抵抗Ｒ2 の他端と、一端が
接地された第２の電流源11の他端とに接続されている。The emitter terminals of the first and second PNP transistors Q1 and Q2 that form the first differential amplifier circuit 14 and the fourteenth transistor Q that supplies a bias current.
Third and fourth PNP transistors Q3 and Q4 which are connected to the collector terminal of 14 and constitute a second differential amplifier circuit 15.
Is connected to the collector terminal of the fifteenth transistor Q15 which supplies a bias current. The input voltage Vin is applied to the base terminals of the second and third transistors Q2 and Q3, and the base terminal of the first transistor Q1 has a first resistor R1 whose one end is connected to the reference voltage Vref. And the other end of the first current source 10 whose one end is connected to the power supply V DD . The base terminal of the fourth transistor Q4 is connected to the other end of the second resistor R2 whose one end is connected to the reference voltage Vref and the other end of the second current source 11 whose one end is grounded. .
【００３５】第１のカレントミラー回路16を構成する第
５，第６のＮＰＮトランジスタＱ５，Ｑ６のベース端子
と第５のトランジスタＱ５のコレクタ端子とを接続し、
第５，第６のトランジスタＱ５，Ｑ６のエミッタ端子を
接地し、第２，第３のトランジスタＱ２，Ｑ３のコレク
タ端子と第１のカレントミラー回路16の入力端である第
５のトランジスタＱ５のコレクタ端子とを接続し、第
１，第４のトランジスタＱ１，Ｑ４のコレクタ端子と、
第１のカレントミラー回路16の出力端である第６のトラ
ンジスタＱ６のコレクタ端子と、増幅手段17の第７のＮ
ＰＮトランジスタＱ７のベース端子とを接続している。The base terminals of the fifth and sixth NPN transistors Q5 and Q6 forming the first current mirror circuit 16 are connected to the collector terminal of the fifth transistor Q5,
The emitter terminals of the fifth and sixth transistors Q5 and Q6 are grounded, the collector terminals of the second and third transistors Q2 and Q3 and the collector of the fifth transistor Q5 which is the input terminal of the first current mirror circuit 16 are connected. The terminals are connected to the collector terminals of the first and fourth transistors Q1 and Q4,
The collector terminal of the sixth transistor Q6, which is the output terminal of the first current mirror circuit 16, and the seventh N of the amplifying means 17.
It is connected to the base terminal of the PN transistor Q7.
【００３６】増幅手段17を構成する第７，第９，第11，
第12のＮＰＮトランジスタＱ７，Ｑ９，Ｑ11，Ｑ12のエ
ミッタ端子を接地し、またスイッチ制御手段22を構成す
る第８，第10のＮＰＮトランジスタＱ８，Ｑ10のエミッ
タ端子を接地している。第７のトランジスタＱ７のコレ
クタ端子は、バイアス電流を供給する第16のトランジス
タＱ16のコレクタ端子に接続すると共に、第３の抵抗Ｒ
3 を介して第９のトランジスタＱ９のベース端子に、同
じく第４の抵抗Ｒ4 を介して第８のトランジスタＱ８の
ベース端子にそれぞれ接続し、また第８のトランジスタ
Ｑ８のコレクタ端子と第15のトランジスタＱ15のエミッ
タ端子とを接続している。The seventh, ninth, eleventh, which constitutes the amplifying means 17,
The emitter terminals of the twelfth NPN transistors Q7, Q9, Q11, Q12 are grounded, and the emitter terminals of the eighth and tenth NPN transistors Q8, Q10 constituting the switch control means 22 are grounded. The collector terminal of the seventh transistor Q7 is connected to the collector terminal of the 16th transistor Q16 which supplies a bias current, and the third resistor R7 is connected.
3 to the base terminal of the ninth transistor Q9, and also to the base terminal of the eighth transistor Q8 via the fourth resistor R4, and the collector terminal of the eighth transistor Q8 and the fifteenth transistor Q8. It is connected to the emitter terminal of Q15.
【００３７】第９のトランジスタＱ９のコレクタ端子
は、バイアス電流を供給する第17のトランジスタＱ17の
コレクタ端子に接続すると共に、第５の抵抗Ｒ5 を介し
て第11のトランジスタＱ11のベース端子に、同じく第６
の抵抗Ｒ6 を介して第10のトランジスタＱ10のベース端
子にそれぞれ接続している。また第10のトランジスタＱ
10のコレクタ端子と第14のトランジスタＱ14のエミッタ
端子とを接続し、また第11のトランジスタＱ11のコレク
タ端子と、バイアス電流を供給する第18のトランジスタ
Ｑ18のコレクタ端子と、第12のトランジスタＱ12のベー
ス端子とを接続している。そして、第12のトランジスタ
Ｑ12のコレクタ端子は第７の抵抗Ｒ7 を介して電源ＶDD
に接続し、出力電圧Ｖo は第12のトランジスタＱ12のコ
レクタに接続された出力端子３より取り出すように構成
されている。The collector terminal of the ninth transistor Q9 is connected to the collector terminal of the seventeenth transistor Q17 which supplies a bias current, and is also connected to the base terminal of the eleventh transistor Q11 via the fifth resistor R5. Sixth
Of the tenth transistor Q10 via the resistor R6. Also, the tenth transistor Q
The collector terminal of the tenth transistor Q14 is connected to the emitter terminal of the fourteenth transistor Q14, the collector terminal of the eleventh transistor Q11, the collector terminal of the eighteenth transistor Q18 that supplies a bias current, and the twelfth transistor Q12. It is connected to the base terminal. The collector terminal of the twelfth transistor Q12 is connected to the power source V DD through the seventh resistor R7.
, And the output voltage Vo is taken out from the output terminal 3 connected to the collector of the twelfth transistor Q12.
【００３８】次に、上記のように構成された第３の実施
の形態に係るヒステリシスコンパレータ回路の動作につ
いて説明する。信号入力端子２から第２，第３のトラン
ジスタＱ２，Ｑ３のベース端子に入力される入力電圧Ｖ
inが、基準電圧Ｖref より十分大きいとき、つまりＶin
≫Ｖref のとき、後述するスイッチ制御手段22の第８，
第10のトランジスタＱ８，Ｑ10の動作により、第14のト
ランジスタＱ14からバイアス電流が供給されないので、
入力段は第２の差動増幅回路15が選択される。このと
き、第４のトランジスタＱ４のベース端子には、次式
（９）で示す電圧が印加される。
Ｖref −Ｒ2 ×Ｉ2 ・・・・・・・・・・・・（９）Next, the operation of the hysteresis comparator circuit according to the third embodiment configured as described above will be described. Input voltage V input from the signal input terminal 2 to the base terminals of the second and third transistors Q2 and Q3
When in is sufficiently larger than the reference voltage Vref, that is, Vin
>> When Vref, the eighth,
Since the bias current is not supplied from the 14th transistor Q14 by the operation of the 10th transistors Q8 and Q10,
The second differential amplifier circuit 15 is selected as the input stage. At this time, the voltage represented by the following equation (9) is applied to the base terminal of the fourth transistor Q4. Vref-R 2 × I 2・ ・ ・ ・ ・ ・ ・ ・ ・ ・ (9)
【００３９】Ｖin≫Ｖref であるので、第３のトランジ
スタＱ３はオフ、第４のトランジスタＱ４はオンの状態
となっていて、第15のトランジスタＱ15より供給される
バイアス電流は、第４のトランジスタＱ４にのみ流れ
る。このとき、第３のトランジスタＱ３がオフしている
ので、第１のカレントミラー回路16もオフしている。よ
って、第15のトランジスタＱ15より供給されるバイアス
電流は、第４のトランジスタＱ４を流れて、第７のトラ
ンジスタＱ７のベース端子に流れ込む。Since Vin >> Vref, the third transistor Q3 is off, the fourth transistor Q4 is on, and the bias current supplied from the fifteenth transistor Q15 is the fourth transistor Q4. Only flows to. At this time, since the third transistor Q3 is off, the first current mirror circuit 16 is also off. Therefore, the bias current supplied from the fifteenth transistor Q15 flows through the fourth transistor Q4 and flows into the base terminal of the seventh transistor Q7.
【００４０】このとき、第７のトランジスタＱ７はオン
するので、第16のトランジスタＱ16より供給されるバイ
アス電流は、全て第７のトランジスタＱ７のコレクタ端
子に流れ込み、第３，第４の抵抗Ｒ3 ，Ｒ4 には電流が
流れず、第８，第９のトランジスタＱ８，Ｑ９のベース
端子にも電流は流れない。よって、第８，第９のトラン
ジスタＱ８，Ｑ９は共にオフとなる。第９のトランジス
タＱ９がオフであるので、第17のトランジスタＱ17より
供給されるバイアス電流は、第５，第６の抵抗Ｒ5 ，Ｒ
6 の抵抗比により分割されて、第10，第11のトランジス
タＱ10，Ｑ11のベース端子にそれぞれ流れ込む。よっ
て、第10，第11のトランジスタＱ10，Ｑ11はオンする。At this time, since the seventh transistor Q7 is turned on, the bias current supplied from the sixteenth transistor Q16 all flows into the collector terminal of the seventh transistor Q7, and the third and fourth resistors R3, R3, No current flows through R4, and no current flows through the base terminals of the eighth and ninth transistors Q8 and Q9. Therefore, both the eighth and ninth transistors Q8 and Q9 are turned off. Since the ninth transistor Q9 is off, the bias current supplied from the seventeenth transistor Q17 is equal to the fifth and sixth resistors R5 and R5.
It is divided by the resistance ratio of 6 and flows into the base terminals of the tenth and eleventh transistors Q10 and Q11, respectively. Therefore, the tenth and eleventh transistors Q10 and Q11 are turned on.
【００４１】ここで、第５，第６の抵抗Ｒ5 ，Ｒ6 は、
第17のトランジスタＱ17から供給されるバイアス電流
を、第10，第11のトランジスタＱ10，Ｑ11のそれぞれの
ベース端子に振り分ける役割をしている。なお、前述し
た第３，第４の抵抗Ｒ3 ，Ｒ4も同様の役割を有してい
る。Here, the fifth and sixth resistors R5 and R6 are
The bias current supplied from the seventeenth transistor Q17 is distributed to the base terminals of the tenth and eleventh transistors Q10 and Q11. The above-mentioned third and fourth resistors R3 and R4 also have the same role.
【００４２】第10のトランジスタＱ10がオンすることに
より、第14のトランジスタＱ14のエミッタ端子に接続さ
れる第９の抵抗Ｒ9 から、第10のトランジスタＱ10のコ
レクタ端子に電流が流れるので、第14のトランジスタＱ
14のエミッタ電位が低下し、第14のトランジスタＱ14は
オフとなる。これにより、第14のトランジスタＱ14はバ
イアス電流を供給しないので、第１の差動増幅回路14は
動作しない。また、第11のトランジスタＱ11がオンして
いるので、第18のトランジスタＱ18により供給されるバ
イアス電流は、第11のトランジスタＱ11のコレクタ端子
に流れ込み、第12のトランジスタＱ12のベース端子に電
流は流れない。よって、第12のトランジスタＱ12はオフ
し、出力端子３には出力電圧Ｖo としてＨレベルの出力
が現れる。When the tenth transistor Q10 is turned on, a current flows from the ninth resistor R9 connected to the emitter terminal of the fourteenth transistor Q14 to the collector terminal of the tenth transistor Q10. Transistor Q
The emitter potential of 14 is lowered and the 14th transistor Q14 is turned off. As a result, the fourteenth transistor Q14 does not supply a bias current, so that the first differential amplifier circuit 14 does not operate. Since the eleventh transistor Q11 is on, the bias current supplied by the eighteenth transistor Q18 flows into the collector terminal of the eleventh transistor Q11, and the current flows into the base terminal of the twelfth transistor Q12. Absent. Therefore, the twelfth transistor Q12 is turned off and an H level output appears as the output voltage Vo at the output terminal 3.
【００４３】次に、入力電圧Ｖin小さくなっていき、Ｖ
in＜Ｖref −Ｒ2 ×Ｉ2 となると、第３のトランジスタ
Ｑ３がオンし、第４のトランジスタＱ４がオフする。こ
のとき、第15のトランジスタＱ15より供給されるバイア
ス電流は、第３のトランジスタＱ３を流れ、第１のカレ
ントミラー回路16の入力側に流れ込む。これにより第１
のカレントミラー回路16が動作し、第７のトランジスタ
Ｑ７のベース端子には電流が流れないので、第７のトラ
ンジスタＱ７はオフする。よって、第16のトランジスタ
Ｑ16からのバイアス電流は、第３，第４の抵抗Ｒ3 ，Ｒ
4 の抵抗比により分割されて、第８，第９のトランジス
タＱ８，Ｑ９のベース端子にそれぞれ流れ込む。これに
より、第８，第９のトランジスタＱ８，Ｑ９はオンす
る。Next, the input voltage Vin becomes smaller and becomes V
When in <Vref-R 2 × I 2 , the third transistor Q3 turns on and the fourth transistor Q4 turns off. At this time, the bias current supplied from the fifteenth transistor Q15 flows through the third transistor Q3 and flows into the input side of the first current mirror circuit 16. This makes the first
The current mirror circuit 16 of No. 6 operates and no current flows through the base terminal of the seventh transistor Q7, so the seventh transistor Q7 is turned off. Therefore, the bias current from the sixteenth transistor Q16 is equal to the third and fourth resistors R3 and R3.
It is divided by the resistance ratio of 4 and flows into the base terminals of the eighth and ninth transistors Q8 and Q9, respectively. As a result, the eighth and ninth transistors Q8 and Q9 are turned on.
【００４４】第９のトランジスタＱ９がオンすること
で、第17のトランジスタＱ17より供給されるバイアス電
流は全て第９のトランジスタＱ９のコレクタ端子に流れ
込み、第５，第６の抵抗Ｒ5 ，Ｒ6 には電流が流れず、
第10，第11のトランジスタＱ10，Ｑ11のベース端子にも
電流ば流れない。よって、第10，第11のトランジスタＱ
10，Ｑ11は共にオフとなる。第８のトランジスタＱ８が
オン、第10のトランジスタＱ10がオフとなり、これによ
り第15のトランジスタＱ15がオフ、第14のトランジスタ
Ｑ14がオンとなるので、第２の差動増幅回路15はオフと
なり、第１の差動増幅回路14が選択される。このとき、
第１のトランジスタＱ１のベース端子には、次式（10）
で示す電圧が印加されている。
Ｖref ＋Ｒ1 ×Ｉ1 ・・・・・・・・・・・・（10）When the ninth transistor Q9 is turned on, all the bias current supplied from the seventeenth transistor Q17 flows into the collector terminal of the ninth transistor Q9, and the fifth and sixth resistors R5 and R6 flow into them. No current flows,
No current flows to the base terminals of the tenth and eleventh transistors Q10 and Q11. Therefore, the tenth and eleventh transistors Q
Both 10 and Q11 are turned off. Since the eighth transistor Q8 is turned on, the tenth transistor Q10 is turned off, and the fifteenth transistor Q15 is turned off and the fourteenth transistor Q14 is turned on, the second differential amplifier circuit 15 is turned off, The first differential amplifier circuit 14 is selected. At this time,
The base terminal of the first transistor Q1 has the following formula (10)
The voltage indicated by is applied. Vref + R 1 × I 1・ ・ ・ ・ ・ ・ ・ ・ ・ (10)
【００４５】そして、第11のトランジスタＱ11がオフし
ているので、第18のトランジスタＱ18より供給されるバ
イアス電流は第12のトランジスタＱ12のベース端子に流
れ込む。よって、第12のトランジスタＱ12はオンし、出
力端子３には出力電圧Ｖo としてＬレベルの出力が現れ
る。Since the eleventh transistor Q11 is off, the bias current supplied from the eighteenth transistor Q18 flows into the base terminal of the twelfth transistor Q12. Therefore, the twelfth transistor Q12 is turned on, and an L level output appears as the output voltage Vo at the output terminal 3.
【００４６】この実施の形態に係るヒステリシスコンパ
レータ回路では、コンパレータ回路の出力電圧Ｖo がＨ
レベルの時は、スイッチ制御手段22の第10のトランジス
タＱ10がオン、第８のトランジスタＱ８がオフとなり、
第２の差動増幅回路15を選択し、Ｌレベルの時は、スイ
ッチ制御手段22の第10のトランジスタＱ10がオフ、第８
のトランジスタＱ８がオンとなり、第１の差動増幅回路
14を選択する。このスイッチ制御手段22の動作により、
出力電圧Ｖo がＨレベルの時は、入力電圧ＶinとＶref
−Ｒ2 ×Ｉ2 なる電圧を比較し、出力電圧Ｖo がＬレベ
ルの時は、入力電圧ＶinとＶref ＋Ｒ1 ×Ｉ1 なる電圧
を比較することになるので、基準電圧Ｖref に対して、
−Ｒ2 ×Ｉ2 又はＲ1 ×Ｉ1 なるヒステリシス幅が設定
される。In the hysteresis comparator circuit according to this embodiment, the output voltage Vo of the comparator circuit is H.
At the level, the tenth transistor Q10 of the switch control means 22 is turned on and the eighth transistor Q8 is turned off,
When the second differential amplifier circuit 15 is selected and at the L level, the tenth transistor Q10 of the switch control means 22 is turned off, and the eighth transistor Q10 is turned off.
Transistor Q8 is turned on, and the first differential amplifier circuit
Select 14. By the operation of this switch control means 22,
When the output voltage Vo is H level, the input voltage Vin and Vref
The voltage −R 2 × I 2 is compared, and when the output voltage Vo is at the L level, the input voltage Vin and the voltage Vref + R 1 × I 1 are compared. Therefore, with respect to the reference voltage Vref,
A hysteresis width of −R 2 × I 2 or R 1 × I 1 is set.
【００４７】このとき、（９），（10）式に示したよう
に、ヒステリシス幅は第１の抵抗Ｒ1 ，第２の抵抗Ｒ2
及び第１の電流源10，第２の電流源11のそれぞれの値に
よってのみ決定されるので、基準電圧Ｖref 及びヒステ
リシス幅をそれぞれ独立に、自由に設定することが可能
になる。また、ヒステリシス幅への電源電圧の影響をな
くすこともできる。更に、小さいヒステリシス幅を得る
ためには、第１の抵抗Ｒ1 ，第２の抵抗Ｒ2 の値Ｒ1 ，
Ｒ2 を小さくする、又は、第１の電流源10，第２の電流
源11の出力電流Ｉ1 ，Ｉ2 の値を小さくすればよいた
め、集積化に不利な高抵抗は不要になるという利点も得
られる。At this time, as shown in the equations (9) and (10), the hysteresis width is the first resistance R1 and the second resistance R2.
Since it is determined only by the respective values of the first current source 10 and the second current source 11, the reference voltage Vref and the hysteresis width can be set independently and freely. It is also possible to eliminate the influence of the power supply voltage on the hysteresis width. Further, in order to obtain a small hysteresis width, the values R 1 of the first resistor R 1 and the second resistor R 2,
Since R 2 may be reduced or the values of the output currents I 1 and I 2 of the first current source 10 and the second current source 11 may be reduced, a high resistance which is disadvantageous for integration is not required. There are also advantages.
【００４８】なお、図１，図２及び図３に示した第１〜
第３の実施の形態では、正論理のヒステリシスコンパレ
ータ回路を構成したものを示しているが、図１に示した
第１の実施の形態に係るヒステリシスコンパレータ回路
は、図４に示すように回路構成を変更して、スイッチ手
段５を制御端子９がＨレベルの時に第１の入力端子７
を、Ｌレベルの時に第２の入力端子８を選択するように
し、また図２に示した第２の実施の形態に係るヒステリ
シスコンパレータ回路は、図５に示すように回路構成を
変更することにより、また図３に示した第３の実施の形
態に係るヒステリシスコンパレータ回路は、図６に示す
ように回路構成を変更することにより、それぞれ負論理
のヒステリシスコンパレータ回路を実現できることは言
うまでもない。Incidentally, the first to the first shown in FIG. 1, FIG. 2 and FIG.
In the third embodiment, a positive logic hysteresis comparator circuit is shown, but the hysteresis comparator circuit according to the first embodiment shown in FIG. 1 has a circuit configuration as shown in FIG. By changing the switch means 5 to the first input terminal 7 when the control terminal 9 is at the H level.
By selecting the second input terminal 8 at the L level, and changing the circuit configuration of the hysteresis comparator circuit according to the second embodiment shown in FIG. 2 as shown in FIG. Needless to say, the hysteresis comparator circuit according to the third embodiment shown in FIG. 3 can realize a negative logic hysteresis comparator circuit by changing the circuit configuration as shown in FIG.
【００４９】[0049]
【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、ヒステリシス幅を抵抗と電流源の
値により決定することができ、基準電圧とヒステリシス
幅を独立して自由に設定することが可能で、ヒステリシ
ス幅が電源電圧に依存しないヒステリシスコンパレータ
回路を提供することができる。As described above based on the embodiments, according to the present invention, the hysteresis width can be determined by the values of the resistance and the current source, and the reference voltage and the hysteresis width can be independently set. A hysteresis comparator circuit that can be set and whose hysteresis width does not depend on the power supply voltage can be provided.
【図１】本発明に係るヒステリシスコンパレータ回路の
第１の実施の形態の構成を示す回路構成図である。FIG. 1 is a circuit configuration diagram showing a configuration of a first embodiment of a hysteresis comparator circuit according to the present invention.
【図２】本発明の第２の実施の形態の構成を示す回路構
成図である。FIG. 2 is a circuit configuration diagram showing a configuration of a second exemplary embodiment of the present invention.
【図３】本発明に係るヒステリシスコンパレータ回路の
更に具体的な構成を示す第３の実施の形態の回路構成図
である。FIG. 3 is a circuit configuration diagram of a third embodiment showing a more specific configuration of the hysteresis comparator circuit according to the present invention.
【図４】第１の実施の形態の変形例を示す回路構成図で
ある。FIG. 4 is a circuit configuration diagram showing a modified example of the first embodiment.
【図５】第２の実施の形態の変形例を示す回路構成図で
ある。FIG. 5 is a circuit configuration diagram showing a modified example of the second embodiment.
【図６】第３の実施の形態の変形例を示す回路構成図で
ある。FIG. 6 is a circuit configuration diagram showing a modified example of the third embodiment.
【図７】コンパレータ回路の基本構成を説明するための
図である。FIG. 7 is a diagram for explaining the basic configuration of a comparator circuit.
【図８】従来のコンパレータ回路における問題点を説明
するための図である。FIG. 8 is a diagram for explaining a problem in a conventional comparator circuit.
【図９】従来のコンパレータ回路における他の問題点を
説明するための図である。FIG. 9 is a diagram for explaining another problem in the conventional comparator circuit.
【図10】従来のヒステリシスコンパレータ回路の一例を
示す図である。FIG. 10 is a diagram showing an example of a conventional hysteresis comparator circuit.
【図11】従来のヒステリシスコンパレータ回路における
ヒステリシス特性を示すグラフ図である。FIG. 11 is a graph showing a hysteresis characteristic in a conventional hysteresis comparator circuit.
【図12】従来のヒステリシスコンパレータ回路の動作を
説明するためのタイミング図である。FIG. 12 is a timing chart for explaining the operation of the conventional hysteresis comparator circuit.
１ コンパレータ回路 ２ 信号入力端子 ３ 信号出力端子 ４ 基準電圧入力端子 ５ スイッチ手段 ６ スイッチ手段の出力端子 ７ スイッチ手段の第１の入力端子 ８ スイッチ手段の第２の入力端子 ９ スイッチ手段の制御端子 10 第１の電流源 11 第２の電流源 12 ヒステリシス設定回路 13 第２のカレントミラー回路 14 第１の差動増幅回路 15 第２の差動増幅回路 16 第１のカレントミラー回路 17 増幅手段 18 第１の定電流源 19 第２の定電流源 20 第１のスイッチ 21 第２のスイッチ 22 スイッチ制御手段 Ｖref 基準電圧 Ｖin 入力電圧 Ｖo 出力電圧 1 Comparator circuit 2 signal input terminals 3 signal output terminals 4 Reference voltage input terminal 5 switch means Output terminal of 6 switch means 7 First input terminal of switch means 8 Second input terminal of switch means 9 Control terminal for switch means 10 First current source 11 Second current source 12 Hysteresis setting circuit 13 Second current mirror circuit 14 First differential amplifier circuit 15 Second differential amplifier circuit 16 First current mirror circuit 17 Amplification means 18 First constant current source 19 Second constant current source 20 First switch 21 Second switch 22 Switch control means Vref reference voltage Vin input voltage Vo output voltage
Claims (2)
流源と２つの電圧を選択するスイッチ手段とを有するヒ
ステリシス設定回路と、反転入力端子と非反転入力端子
と出力端子を有するコンパレータ回路とからなるヒステ
リシスコンパレータ回路において、一端が基準電圧に接
続された前記第１の抵抗の他端と一端が電源に接続され
た前記第１の電流源の他端とを前記スイッチ手段の第１
の入力端子に接続し、一端が前記基準電圧に接続された
前記第２の抵抗の他端と一端が接地された前記第２の電
流源の他端を前記スイッチ手段の第２の入力端子に接続
し、前記スイッチ手段の出力端子を前記コンパレータ回
路のいずれかの入力端子に接続し、前記コンパレータ回
路の出力信号により前記スイッチ手段の切り替え制御を
行うように構成したことを特徴とするヒステリシスコン
パレータ回路。1. A hysteresis setting circuit having first and second resistors, first and second current sources, and switch means for selecting two voltages, an inverting input terminal, a non-inverting input terminal, and an output terminal. In a hysteresis comparator circuit having a comparator circuit, the other end of the first resistor whose one end is connected to a reference voltage and the other end of the first current source whose one end is connected to a power source are connected to the switch means. First
Connected to the input terminal of the second resistor and the other end of the second resistor whose one end is connected to the reference voltage and the other end of the second current source whose one end is grounded to the second input terminal of the switch means. The hysteresis comparator circuit is characterized in that the output terminal of the switch means is connected to one of the input terminals of the comparator circuit, and switching control of the switch means is controlled by an output signal of the comparator circuit. .
それぞれ印加され、且つ共通に入力電圧が印加される第
１及び第２の差動増幅回路と、第１のカレントミラー回
路と、第１及び第２の定電流源と、前記差動増幅回路の
出力を増幅する増幅手段と、前記第１及び第２の定電流
源の出力を制御する第１及び第２のスイッチと、前記増
幅手段の出力により第１及び第２のスイッチを制御する
制御信号を出力するスイッチ制御手段と、ヒステリシス
幅を設定する第１及び第２の電流源とを備え、前記第１
の差動増幅回路を構成する第１，第２のトランジスタの
エミッタ端子を共に一端が電源に接続された前記第１の
定電流源の他端に前記第１のスイッチを介して接続し、
前記第２の差動増幅回路を構成する第３，第４のトラン
ジスタのエミッタ端子を共に一端が電源に接続された前
記第２の定電流源の他端に前記第２のスイッチを介して
接続し、前記第２，第３のトランジスタのベース端子に
入力電圧を印加し、前記第１のトランジスタのベース端
子には一端が前記基準電圧に接続された前記第１の抵抗
の他端と、一端が電源に接続された前記第１の電流源の
他端とを接続し、前記第４のトランジスタのベース端子
には一端が前記基準電圧に接続された前記第２の抵抗の
他端と、一端が接地された前記第２の電流源の他端とを
接続し、前記第２，第３のトランジスタのコレクタ端子
と前記第１のカレントミラー回路の入力とを接続し、前
記第１，第４のトランジスタのコレクタ端子には前記カ
レントミラー回路の出力と、前記増幅手段の入力とを接
続し、前記増幅手段の出力を前記スイッチ制御手段の入
力に接続し、前記スイッチ制御手段の第１の出力で前記
第１のスイッチの制御を行い、前記スイッチ制御手段の
第２の出力で前記第２のスイッチの制御を行うように構
成したことを特徴とするヒステリシスコンパレータ回
路。2. A first and second differential amplifier circuit, to which a reference voltage is applied respectively via first and second resistors, and an input voltage is commonly applied, and a first current mirror circuit. , First and second constant current sources, amplification means for amplifying the output of the differential amplifier circuit, and first and second switches for controlling the outputs of the first and second constant current sources, Switch control means for outputting a control signal for controlling the first and second switches by the output of the amplifying means, and first and second current sources for setting a hysteresis width.
And connecting the emitter terminals of the first and second transistors constituting the differential amplifier circuit to the other end of the first constant current source whose both ends are both connected to the power supply via the first switch,
The emitter terminals of the third and fourth transistors forming the second differential amplifier circuit are connected to the other end of the second constant current source, one end of which is connected to the power supply, through the second switch. An input voltage is applied to the base terminals of the second and third transistors, and the base terminal of the first transistor has one end connected to the reference voltage and the other end connected to the reference voltage. Is connected to the other end of the first current source connected to a power source, and the base terminal of the fourth transistor has one end connected to the reference voltage and the other end connected to the reference voltage. Is connected to the other end of the second current source that is grounded, the collector terminals of the second and third transistors are connected to the input of the first current mirror circuit, and the first and fourth The current mirror circuit is connected to the collector terminal of the transistor An output is connected to an input of the amplifying means, an output of the amplifying means is connected to an input of the switch control means, and a first output of the switch control means controls the first switch, A hysteresis comparator circuit characterized in that the second switch is controlled by a second output of the switch control means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185739A JP2003008408A (en) | 2001-06-20 | 2001-06-20 | Hysteresis comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185739A JP2003008408A (en) | 2001-06-20 | 2001-06-20 | Hysteresis comparator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003008408A true JP2003008408A (en) | 2003-01-10 |
Family
ID=19025273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001185739A Withdrawn JP2003008408A (en) | 2001-06-20 | 2001-06-20 | Hysteresis comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003008408A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170330B2 (en) | 2004-01-27 | 2007-01-30 | Denso Corporation | Hysteresis comparator circuit |
| JP2012222640A (en) * | 2011-04-11 | 2012-11-12 | Toshiba Corp | Receiving circuit |
| CN106301309A (en) * | 2016-07-18 | 2017-01-04 | 厦门优迅高速芯片有限公司 | A kind of electrifying startup reset circuit that can accurately set hysteresis voltage |
| CN108649934A (en) * | 2018-05-31 | 2018-10-12 | 成都锐成芯微科技股份有限公司 | A kind of hysteresis comparator circuit |
| CN117706178A (en) * | 2024-02-05 | 2024-03-15 | 深圳市芯茂微电子有限公司 | Voltage monitoring circuit |
-
2001
- 2001-06-20 JP JP2001185739A patent/JP2003008408A/en not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170330B2 (en) | 2004-01-27 | 2007-01-30 | Denso Corporation | Hysteresis comparator circuit |
| JP2012222640A (en) * | 2011-04-11 | 2012-11-12 | Toshiba Corp | Receiving circuit |
| US8803116B2 (en) | 2011-04-11 | 2014-08-12 | Kabushiki Kaisha Toshiba | Receiving circuit having a switch for changing the generated reference voltage to one of a first and a second threshold value |
| CN106301309A (en) * | 2016-07-18 | 2017-01-04 | 厦门优迅高速芯片有限公司 | A kind of electrifying startup reset circuit that can accurately set hysteresis voltage |
| CN106301309B (en) * | 2016-07-18 | 2023-08-01 | 厦门优迅高速芯片有限公司 | Power-on starting reset circuit capable of accurately setting hysteresis voltage |
| CN108649934A (en) * | 2018-05-31 | 2018-10-12 | 成都锐成芯微科技股份有限公司 | A kind of hysteresis comparator circuit |
| CN117706178A (en) * | 2024-02-05 | 2024-03-15 | 深圳市芯茂微电子有限公司 | Voltage monitoring circuit |
| CN117706178B (en) * | 2024-02-05 | 2024-04-26 | 深圳市芯茂微电子有限公司 | Voltage monitoring circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8575930B2 (en) | Magnetic detection device | |
| JP4478033B2 (en) | Voltage applied current measuring device and current buffer with switch used therefor | |
| US20060006910A1 (en) | Differential current output unit | |
| JP6042117B2 (en) | Constant voltage power supply | |
| JP2003008408A (en) | Hysteresis comparator circuit | |
| US5642062A (en) | Comparator circuit operating on variable current | |
| JP4029757B2 (en) | Comparator with hysteresis | |
| KR0180462B1 (en) | Hysterisis-type comparator | |
| JP3267897B2 (en) | Gain control circuit | |
| JPH0315844B2 (en) | ||
| JP2870323B2 (en) | Window comparator | |
| JP2971613B2 (en) | Comparator circuit | |
| JP3063345B2 (en) | Saturation prevention circuit | |
| JPH05218767A (en) | Variable gain amplifier circuit | |
| JPH04329707A (en) | Gain switching amplifier | |
| JP2675431B2 (en) | Load drive circuit | |
| JP3016152B2 (en) | Clip circuit | |
| JPH01115205A (en) | Maximum value output circuit | |
| JPH1174767A (en) | Comparator having hysteresis | |
| JPH0583040A (en) | Phase comparator | |
| JPH0715250A (en) | Amplifier circuit | |
| JPH04287103A (en) | Current source circuit | |
| JPH04225617A (en) | Voltage comparison circuit | |
| JPH05281269A (en) | Current/voltage conversion circuit | |
| JPH06188651A (en) | Differential amplifier circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080902 |