JP2003008219A - Wiring board - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、コア基板の片面
(表面)のみにビルドアップ層を有する配線基板に関す
る。TECHNICAL FIELD The present invention relates to one side of a core substrate.
The present invention relates to a wiring board having a buildup layer only on (front surface).
【０００２】[0002]
【従来の技術】近年、図７(Ａ)に示すように、低コスト
化の要請によりコア基板の片面(表面)にのみビルドアッ
プ層を形成した配線基板８０が求められている。かかる
配線基板８０は、図７(Ａ)に示すように、絶縁性のコア
基板８１と、その表面８２の上方に形成した配線層８
８，９６，１０２および絶縁層９２，９８，１０４を交
互に積層して形成したビルドアップ層と、コア基板８１
の裏面８３の下方に形成した配線層８７および絶縁層
(ソルダーレジスト層)９１と、を備えている。上記コア
基板８１は、その表面８２と裏面８３との間を貫通する
スルーホール８４内にスルーホール導体８５および充填
樹脂８６を形成している。スルーホール導体８５は、そ
の上端で配線層８８と、下端で配線層８７とそれぞれ接
続されている。また、充填樹脂８６の上端と下端とは、
メッキ層９０，８９により蓋メッキされ、かかるメッキ
層９０，８９は、配線層８８，８７の一部を形成する。2. Description of the Related Art In recent years, as shown in FIG. 7A, a wiring board 80 having a build-up layer formed on only one surface (front surface) of a core substrate has been demanded due to a demand for cost reduction. As shown in FIG. 7A, the wiring board 80 includes an insulating core board 81 and a wiring layer 8 formed above a surface 82 thereof.
8, 96 and 102 and insulating layers 92, 98 and 104 are alternately laminated to form a build-up layer and a core substrate 81.
Wiring layer 87 and insulating layer formed below the back surface 83 of the
(Solder resist layer) 91. The core substrate 81 has a through hole conductor 85 and a filling resin 86 formed in a through hole 84 penetrating between the front surface 82 and the back surface 83. The through-hole conductor 85 is connected at its upper end to the wiring layer 88 and at its lower end to the wiring layer 87, respectively. Moreover, the upper end and the lower end of the filling resin 86 are
The plating layers 90 and 89 are lid-plated, and the plating layers 90 and 89 form a part of the wiring layers 88 and 87.
【０００３】図７(Ａ)に示すように、コア基板８１の表
面８２上方でビルドアップ層を形成している配線層８
８，９６，１０２間は、絶縁層９２，９８に形成したフ
ィルドビア導体９４，１００により接続される。また、
最上層の配線層１０２上の所定の位置には、最上層の絶
縁層(ソルダーレジスト層)１０４を貫通し、且つ第１主
面１０６よりも高く突出するハンダバンプ１０８が複数
形成されている。これらのハンダバンプ１０８は、第１
主面１０６上に搭載する図示しないＩＣチップの接続端
子と個別に接続される。As shown in FIG. 7A, the wiring layer 8 forming a buildup layer above the surface 82 of the core substrate 81.
8, 96 and 102 are connected by filled via conductors 94 and 100 formed in the insulating layers 92 and 98. Also,
Plural solder bumps 108 that penetrate the uppermost insulating layer (solder resist layer) 104 and project higher than the first main surface 106 are formed at predetermined positions on the uppermost wiring layer 102. These solder bumps 108 are
It is individually connected to a connection terminal of an IC chip (not shown) mounted on the main surface 106.
【０００４】一方、図７(Ａ)に示すように、コア基板８
１の裏面８３の下方に形成した絶縁層９１には、第２主
面９３側に開口する開口部９５が形成されている。図６
(Ｂ)に示すように、開口部９５の底部には配線層８７お
よびメッキ層８９から延びた配線９７，９９が露出す
る。かかる配線９７，９９には、ハンダ１０１を介して
導電性のピン(接続端子)１０３が接続される。即ち、ピ
ン１０３の上端の大径部１０５を配線９９に接触した状
態で、かかる大径部１０５と配線９９とをハンダ１０１
により接合している。上記ピン１０３は、配線基板８０
を搭載する図示しないマザーボードやインターポーザと
の接続に用いられる。On the other hand, as shown in FIG.
In the insulating layer 91 formed below the back surface 83 of No. 1, an opening portion 95 that opens to the second main surface 93 side is formed. Figure 6
As shown in (B), the wirings 97 and 99 extending from the wiring layer 87 and the plated layer 89 are exposed at the bottom of the opening 95. A conductive pin (connection terminal) 103 is connected to the wirings 97 and 99 via a solder 101. That is, with the large diameter portion 105 at the upper end of the pin 103 in contact with the wiring 99, the large diameter portion 105 and the wiring 99 are connected to the solder 101.
It is joined by. The pins 103 are the wiring board 80.
It is used to connect to a motherboard or interposer (not shown) that mounts the.
【０００５】しかしながら、配線基板８０では、図７
(Ｂ)に示すように、スルーホール導体８５とピン１０３
とを左右方向にずらして形成しているため、第２主面９
３側に配置すべき複数のピン１０３同士間のピッチ(間
隔)が制限される。この結果、所要数のピン１０３を配
置できない、という問題があった。また、スルーホール
導体８５とピン１０３との間には、配線層８７などから
延びる配線９７，９９が位置しているため、両者間の距
離が長くなる。このため、スルーホール導体８５とピン
１０３との間で、抵抗やループインダクタンスが生じる
などの電気的特性の低下を招く、という問題もあった。However, in the wiring board 80, as shown in FIG.
As shown in (B), the through-hole conductor 85 and the pin 103
Are formed to be shifted in the left-right direction, the second main surface 9
The pitch (spacing) between the plurality of pins 103 to be arranged on the third side is limited. As a result, there is a problem in that the required number of pins 103 cannot be arranged. Further, since the wires 97 and 99 extending from the wiring layer 87 and the like are located between the through-hole conductor 85 and the pin 103, the distance between the two becomes long. Therefore, there is also a problem that electrical characteristics such as resistance and loop inductance are deteriorated between the through-hole conductor 85 and the pin 103.
【０００６】[0006]
【発明が解決すべき課題】本発明は、以上により説明し
た従来の技術における問題点を解決し、一方の面(第２
主面)側に突設する導電性のピンを狭ピッチで配置でき
且つかかるピンとコア基板を貫通するスルーホール導体
との間の電気的特性を良好ならしめ得る配線基板を提供
する、ことを課題とする。DISCLOSURE OF THE INVENTION The present invention solves the problems in the prior art described above, and one of the aspects (second
An object of the present invention is to provide a wiring board in which conductive pins protruding on the (main surface) side can be arranged at a narrow pitch, and the electrical characteristics between such pins and a through-hole conductor penetrating the core board can be made good. And
【０００７】[0007]
【課題を解決するための手段】本発明は、上記課題を解
決するため、コア基板を貫通するスルーホール導体と第
２主面側に突設する導電性のピンとの距離を可及的に縮
小すること、に着想して成されたものである。即ち、本
発明の配線基板(請求項１)は、表面および裏面を有する
コア基板と、上記コア基板の表面上方に形成したビルド
アップ層と、上記コア基板における表面と裏面との間を
貫通するスルーホールと、当該スルーホールの少なくと
も内壁表面に形成されたスルーホール導体と、を備え、
かかるスルーホール導体におけるコア基板の裏面側の端
部にはメッキ層が形成されると共に、かかるメッキ層の
裏面側に導電性のピンが上記スルーホールとほぼ同軸心
にして接続されている、ことを特徴とする。In order to solve the above-mentioned problems, the present invention reduces the distance between a through-hole conductor penetrating the core substrate and a conductive pin protruding on the second main surface side as much as possible. It was made with the idea of what to do. That is, the wiring board of the present invention (Claim 1) penetrates between a core board having a front surface and a back surface, a buildup layer formed above the front surface of the core board, and a front surface and a back surface of the core board. A through hole and a through hole conductor formed on at least the inner wall surface of the through hole,
A plating layer is formed on an end of the through-hole conductor on the back surface side of the core substrate, and conductive pins are connected to the back surface side of the plating layer so as to be substantially coaxial with the through hole. Is characterized by.
【０００８】これによれば、平面視において、スルーホ
ール導体と導電性のピンとがほぼ同軸心に位置し且つ最
短距離で導通することになる。この結果、配線基板の第
２主面側に所要数のピンを狭ピッチで配置できるため、
配線の高密度化や高性能化の要請に容易に対応すること
が可能となる。また、スルーホール導体と導電性のピン
とが最短距離で導通するため、両者間における抵抗やル
ープインダクタンスが生じにくくなるなどの電気的特性
を向上させることも可能となる。尚、コア基板には、単
一の絶縁板の他、複数の絶縁層とこれらの間に位置する
配線層とからなる多層配線基板の形態なども含まれる。
また、スルーホール導体は、スルーホールの内側全体を
導電材で埋め尽くす形態でも良い。更に、上記メッキ層
には、コア基板の裏面に形成した配線層が兼ねる形態も
含まれる。加えて、上記導電性のピンは、大径部の頂面
が球面状のものも含み、Ｃｕ−２．３ｗｔ％Ｆｅ−０．
０３wt％Ｐなどの銅系合金または鉄系合金からなる。且
つ、かかるピンの接続には、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ
系、Ｓｎ−Ａｇ−Ｃｕ系、Ｐｂ−Ｓｎ系、Ｓｎ−Ｃｕ
系、Ｓｎ−Ｚｎ系などの低融点合金のハンダ(ロウ材)が
用いられる。尚また、本発明において、ビルドアップ層
とは、比較的厚肉のコア基板の表面上方に交互に形成さ
れた複数の絶縁層および複数の配線層を指称する。According to this, in plan view, the through-hole conductor and the conductive pin are located substantially coaxially with each other and are electrically connected in the shortest distance. As a result, the required number of pins can be arranged at a narrow pitch on the second main surface side of the wiring board,
It is possible to easily meet the demand for higher density and higher performance of wiring. Further, since the through-hole conductor and the conductive pin are electrically connected at the shortest distance, it is possible to improve electric characteristics such as resistance between them and loop inductance hardly occurring. The core substrate includes not only a single insulating plate but also a form of a multilayer wiring substrate including a plurality of insulating layers and wiring layers located between them.
Further, the through-hole conductor may have a form in which the entire inside of the through-hole is filled with a conductive material. Further, the plating layer also includes a form which doubles as a wiring layer formed on the back surface of the core substrate. In addition, the conductive pins include those in which the top surface of the large diameter portion is spherical, and Cu-2.3 wt% Fe-0.
It is made of a copper-based alloy such as 03 wt% P or an iron-based alloy. In addition, for connection of such pins, Sn-Sb system, Sn-Ag
System, Sn-Ag-Cu system, Pb-Sn system, Sn-Cu
A low melting point alloy solder (a brazing material) such as a Sn-Zn-based alloy or a Sn-Zn-based alloy is used. In addition, in the present invention, the build-up layer refers to a plurality of insulating layers and a plurality of wiring layers that are alternately formed above the surface of a relatively thick core substrate.
【０００９】また、本発明には、前記スルーホール導体
における前記コア基板の裏面側の端部にはかかるコア基
板の裏面に形成された配線層が接続されていると共に、
上記スルーホール導体の裏面側の端部および上記配線層
に跨って前記メッキ層が形成されている、配線基板(請
求項２)も含まれる。これによれば、スルーホール導体
の裏面側の端部に接続する配線層にメッキ層を形成し、
かかるメッキ層の裏面側に導電性のピンをハンダ付けす
ることにより、スルーホール導体と上記ピンとを平面視
でほぼ同軸心にして配置し且つ両者間を最短距離にて確
実に導通させることができる。しかも、上記メッキ層
は、スルーホール導体の内側に充填される充填樹脂を密
封すると共に、かかる充填樹脂の直下の位置を上記ピン
との接続用に有効活用することもできる。Further, according to the present invention, a wiring layer formed on the back surface of the core substrate is connected to an end portion of the through hole conductor on the back surface side of the core substrate,
Also included is a wiring board (claim 2) in which the plated layer is formed so as to straddle the rear end of the through-hole conductor and the wiring layer. According to this, a plating layer is formed on the wiring layer connected to the rear end of the through-hole conductor,
By soldering a conductive pin to the back surface side of the plating layer, the through-hole conductor and the pin can be arranged substantially coaxially in a plan view and can be surely conducted to each other in the shortest distance. . In addition, the plating layer seals the filling resin filled inside the through-hole conductor, and the position immediately below the filling resin can be effectively used for connection with the pin.
【００１０】付言すれば、本発明には、前記導電性のピ
ンは、その一端に大径部を有すると共に、かかる大径部
が前記メッキ層にハンダ付けされている、配線基板を含
めことも可能である。これによる場合、上記ピンとメッ
キ層とを広い面積で面接触させた状態でハンダ付けでき
るため、かかるピンを確実にメッキ層にハンダ付けなど
で接続できると共に、ハンダ付け作業も少ないハンダな
どにより容易に行うことが可能となる。In addition, the present invention may include a wiring board in which the conductive pin has a large diameter portion at one end thereof and the large diameter portion is soldered to the plating layer. It is possible. In this case, since the pins and the plating layer can be soldered in a state where they are in surface contact with each other over a wide area, it is possible to securely connect the pins to the plating layer by soldering, etc. It becomes possible to do.
【００１１】[0011]
【発明の実施の形態】以下において本発明の実施に好適
な形態を図面と共に説明する。図１は、本発明の配線基
板１の主要部における断面を示す。配線基板１は、図１
に示すように、比較的厚肉のコア基板２と、その表面３
の上方に形成したビルドアップ層３０と、コア基板２の
裏面４の下方に形成した配線層９および絶縁層１３と、
を備えている。コア基板２は、ガラス−エポキシ樹脂か
らなり厚みが約０．８ｍｍで平面視でほぼ正方形を呈す
る絶縁板である。かかるコア基板２には、その表面３と
裏面４との間を貫通する直径約２５０μｍの複数のスル
ーホール５が穿孔され、かかるスルーホール５の内壁表
面に沿って、銅メッキからなる厚みが数１０μｍのスル
ーホール導体６およびその内側の充填樹脂７がそれぞれ
形成されている。BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments for carrying out the present invention will be described below with reference to the drawings. FIG. 1 shows a cross section of a main part of a wiring board 1 of the present invention. The wiring board 1 is shown in FIG.
As shown in FIG.
A build-up layer 30 formed above the core substrate 2, a wiring layer 9 and an insulating layer 13 formed below the back surface 4 of the core substrate 2,
Is equipped with. The core substrate 2 is an insulating plate made of glass-epoxy resin, having a thickness of about 0.8 mm, and having a substantially square shape in a plan view. A plurality of through holes 5 having a diameter of about 250 μm penetrating between the front surface 3 and the back surface 4 are bored in the core substrate 2, and a thickness of copper plating is several along the inner wall surface of the through holes 5. A 10 μm through-hole conductor 6 and a filling resin 7 inside thereof are formed.
【００１２】図１に示すように、コア基板２の表面３に
は、所定パターンの銅メッキの配線層８が形成され、か
かる配線層８はスルーホール導体６の上端と接続されて
いる。また、充填樹脂７の上端およびスルーホール導体
６の上端と接続する配線層８の上には、充填樹脂７を蓋
メッキする銅メッキ層(メッキ層)１０が形成される。か
かる銅メッキ層１０は、配線層８の一部を形成してい
る。かかる配線層８を含むコア基板２の表面３の上に
は、シリカフィラなどの無機フィラを含むエポキシ樹脂
からなる絶縁層１２，１８，２４と銅メッキからなる配
線層１６，２２とが交互に積層され、配線層８と共にビ
ルドアップ層３０を形成している。尚、絶縁層１２，１
８の厚みは約３０μｍで、最上層の絶縁層(ソルダーレ
ジスト層)２４の厚みは約２５μｍで、配線層８，１
６，２２の厚みは約１５μｍである。As shown in FIG. 1, a copper-plated wiring layer 8 having a predetermined pattern is formed on the surface 3 of the core substrate 2, and the wiring layer 8 is connected to the upper ends of the through-hole conductors 6. Further, a copper plating layer (plating layer) 10 for lid plating the filling resin 7 is formed on the wiring layer 8 connected to the upper end of the filling resin 7 and the upper end of the through-hole conductor 6. The copper plating layer 10 forms a part of the wiring layer 8. On the surface 3 of the core substrate 2 including the wiring layer 8, insulating layers 12, 18, 24 made of epoxy resin containing an inorganic filler such as silica filler and wiring layers 16, 22 made of copper plating are alternately arranged. The wiring layers 8 are stacked to form a buildup layer 30 together with the wiring layer 8. The insulating layers 12 and 1
8 has a thickness of about 30 μm, and the uppermost insulating layer (solder resist layer) 24 has a thickness of about 25 μm.
The thickness of 6, 22 is about 15 μm.
【００１３】図１に示すように、絶縁層１２，１８に
は、配線層８，１６，２２間を導通するフィルドビア導
体１４，２０が形成されている。また、最上層の配線層
２２の上には、絶縁層２４を貫通し且つ配線基板１の表
面である第１主面２６よりも高く突出する複数のハンダ
バンプ(ＩＣ接続端子)２８が形成されている。かかるハ
ンダバンプ２８は、第１主面２６上に実装するＩＣチッ
プ(半導体素子)３２の底面に形成された図示しない接続
端子と個別に接続される。かかる接続端子と各バンプ２
８とは、図示しないアンダーフィル材により埋設され且
つ保護される。尚、上記ハンダバンプ２８は、Ｓｎ−Ａ
ｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｐｂ−Ｓｎ系、Ｓｎ−Ｃｕ
系、Ｓｎ−Ｚｎ系などの低融点合金(本実施形態では、
Ｓｎ−Ａｇ系のハンダ)から形成される。As shown in FIG. 1, filled via conductors 14 and 20 are formed in the insulating layers 12 and 18 to electrically connect the wiring layers 8, 16 and 22. A plurality of solder bumps (IC connection terminals) 28 penetrating the insulating layer 24 and projecting higher than the first main surface 26 which is the surface of the wiring substrate 1 are formed on the uppermost wiring layer 22. There is. The solder bumps 28 are individually connected to connection terminals (not shown) formed on the bottom surface of the IC chip (semiconductor element) 32 mounted on the first main surface 26. This connection terminal and each bump 2
8 is buried and protected by an underfill material (not shown). The solder bumps 28 are Sn-A.
g-based, Sn-Ag-Cu-based, Pb-Sn-based, Sn-Cu
Alloy, low melting point alloy such as Sn-Zn system (in the present embodiment,
Sn—Ag based solder).
【００１４】図１のように、コア基板２の裏面４には、
所定パターンの配線層(メッキ層)９が形成され、かかる
配線層９はスルーホール導体６の下端(端部)と接続され
ている。また、充填樹脂７の下端およびスルーホール導
体６の下端と接続する配線層９の下側には、充填樹脂７
を蓋メッキする銅メッキ層(メッキ層)１１が形成され
る。即ち、銅メッキ層１１は、スルーホール導体６の下
端と配線層９とに跨って形成されると共に、配線層９の
一部を形成する。かかる配線層９を含むコア基板２の裏
面４の下には、シリカフィラなどの無機フィラを含むエ
ポキシ樹脂からなり且つ厚みが約２５μｍの絶縁層(ソ
ルダーレジスト層)１３が形成される。As shown in FIG. 1, on the back surface 4 of the core substrate 2,
A wiring layer (plating layer) 9 having a predetermined pattern is formed, and the wiring layer 9 is connected to the lower end (end portion) of the through-hole conductor 6. Further, below the wiring layer 9 connected to the lower end of the filling resin 7 and the lower end of the through hole conductor 6, the filling resin 7 is provided.
A copper plating layer (plating layer) 11 for lid plating is formed. That is, the copper plating layer 11 is formed so as to straddle the lower end of the through-hole conductor 6 and the wiring layer 9, and also forms a part of the wiring layer 9. Under the back surface 4 of the core substrate 2 including the wiring layer 9, an insulating layer (solder resist layer) 13 made of an epoxy resin containing an inorganic filler such as silica filler and having a thickness of about 25 μm is formed.
【００１５】図１に示すように、絶縁層１３における各
スルーホール導体６の真下の位置には、第２主面１７側
に開口する開口部１５がそれぞれ形成される。開口部１
５の底部には、配線層９を形成している銅メッキ層１１
が露出する。この銅メッキ層１１の表面には、防錆のた
め図示しないＮｉおよびＡｕメッキ膜が被覆される。開
口部１５の底部に露出する配線層９の銅メッキ層１１の
裏面側には、導電性のピン３１上端の大径部３３がハン
ダ３５によりハンダ付け(接続)される。上記ピン３１
は、例えばＣｕ−２．３ｗｔ％Ｆｅ−０．０３ｗｔ％Ｐ
の銅系合金(いわゆる１９４合金)からなり、大径部３３
(厚み０.２ｍｍ×直径０.６ｍｍ)および棒状の先端部３
６（長さ３ｍｍ×直径０．４５ｍｍ)により構成され
る。また、ハンダ３５には、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ
系、Ｓｎ−Ａｇ−Ｃｕ系、Ｐｂ−Ｓｎ系、Ｓｎ−Ｃｕ
系、Ｓｎ−Ｚｎ系などの低融点合金のハンダ(ロウ材)が
用いられる。As shown in FIG. 1, openings 15 are formed in the insulating layer 13 just below the through-hole conductors 6 and open to the second main surface 17 side. Opening 1
At the bottom of 5, the copper plating layer 11 forming the wiring layer 9 is formed.
Is exposed. The surface of the copper plating layer 11 is covered with a Ni and Au plating film (not shown) for rust prevention. The large diameter portion 33 at the upper end of the conductive pin 31 is soldered (connected) to the back surface side of the copper plating layer 11 of the wiring layer 9 exposed at the bottom of the opening 15. Pin 31 above
Is, for example, Cu-2.3 wt% Fe-0.03 wt% P
Made of copper alloy (so-called 194 alloy) of
(Thickness 0.2 mm x diameter 0.6 mm) and rod-shaped tip 3
6 (length 3 mm × diameter 0.45 mm). Further, the solder 35 includes Sn-Sb system, Sn-Ag.
System, Sn-Ag-Cu system, Pb-Sn system, Sn-Cu
A low melting point alloy solder (a brazing material) such as a Sn-Zn-based alloy or a Sn-Zn-based alloy is used.
【００１６】図１に示すように、各ピン３１と各スルー
ホール５とは、互いに同軸心にして配置(スルーホール
５の中心軸とピン３１の棒状の先端部３６の長手方向の
中心軸とがほぼ同軸)され、且つ各ピン３１と各スルー
ホール導体６の間には配線層９の銅メッキ層(メッキ層)
１１のみが介在している。このため、各ピン３１と各ス
ルーホール導体６と最短距離で導通できるので、配線基
板１の第２主面１７側に所要数のピン３１を狭ピッチで
配置できる。しかも、スルーホール導体６と導電性のピ
ン３１とが最短距離で導通するため、両者間における抵
抗やループインダクタンスが生じにくくなるなどの電気
的特性を向上させることも可能となる。また、ピン３１
やスルーホール導体６を介して、ビルドアップ層３０の
配線層１６などとマザーボードやインターポーザとの導
通も容易となる。従って、配線基板１によれば、内部配
線の高密度化や高性能化の要請に容易に対応することが
可能となる。As shown in FIG. 1, each pin 31 and each through hole 5 are arranged coaxially with each other (the central axis of the through hole 5 and the central axis of the rod-shaped tip end portion 36 of the pin 31 in the longitudinal direction). Is substantially coaxial), and the copper plating layer (plating layer) of the wiring layer 9 is provided between each pin 31 and each through-hole conductor 6.
Only 11 are intervening. Therefore, each pin 31 can be electrically connected to each through-hole conductor 6 in the shortest distance, so that a required number of pins 31 can be arranged on the second main surface 17 side of the wiring board 1 at a narrow pitch. Moreover, since the through-hole conductor 6 and the conductive pin 31 are electrically connected in the shortest distance, it is possible to improve electrical characteristics such as resistance between them and loop inductance being less likely to occur. Also, pin 31
Conduction between the wiring layer 16 of the build-up layer 30 and the like and the mother board or the interposer is facilitated via the through-hole conductor 6. Therefore, according to the wiring board 1, it is possible to easily meet the demand for higher density and higher performance of the internal wiring.
【００１７】以下において、以上の配線基板１の製造方
法を図２〜図４により説明する。図２(Ａ)は、厚みが約
８００μｍのコア基板２の断面を示し、その表面３と裏
面４とには、厚みが約１５μｍの銅箔３ａ，４ａが全面
に貼り付けてある。かかるコア基板２における所定の位
置に対し、その厚み方向に沿ってドリルの挿入またはレ
ーザ(炭酸ガスレーザなど)の照射を行う。その結果、図
２(Ｂ)に示すように、コア基板２において、その表面３
と裏面４との間を貫通する直径約２５０μｍのスルーホ
ール５が複数穿孔される。次に、各スルーホール５の内
壁に予めＰｄなどを含むメッキ触媒を付着した後、コア
基板２の全面に対し無電解銅メッキおよび電解銅メッキ
を施す。The method of manufacturing the above wiring board 1 will be described below with reference to FIGS. FIG. 2A shows a cross section of the core substrate 2 having a thickness of about 800 μm, and copper foils 3a, 4a having a thickness of about 15 μm are attached to the entire surfaces 3 and 4 of the front surface 3 and the back surface 4, respectively. At a predetermined position on the core substrate 2, a drill is inserted or a laser (carbon dioxide laser, etc.) is irradiated along the thickness direction. As a result, as shown in FIG. 2B, the surface 3 of the core substrate 2 is
A plurality of through holes 5 having a diameter of about 250 μm are formed so as to penetrate between the back surface 4 and the back surface 4. Next, a plating catalyst containing Pd or the like is previously attached to the inner wall of each through hole 5, and then electroless copper plating and electrolytic copper plating are applied to the entire surface of the core substrate 2.
【００１８】その結果、図２(Ｃ)に示すように、各スル
ーホール５の内壁表面に沿ってスルーホール導体６が形
成される。尚、前記銅箔３ａ，４ａは上記銅メッキによ
って更に厚くなるが便宜上図２(Ｂ)と同じ厚さとする。
次に、図２(Ｄ)に示すように、各スルーホール導体６の
内側に、シリカフィラなどの無機フィラを含むエポキシ
樹脂からなる充填樹脂７を充填して形成する。次いで、
図３(Ａ)に示すように、銅箔３ａ，４ａの上に無電解銅
メッキおよび電解銅メッキを施して、銅メッキ層３ｂ，
４ｂを形成する。この結果、充填樹脂７の上端および下
端は、銅メッキ層３ｂ，４ｂにより蓋メッキされる。As a result, as shown in FIG. 2C, the through hole conductor 6 is formed along the inner wall surface of each through hole 5. The copper foils 3a and 4a are further thickened by the copper plating, but for the sake of convenience, the copper foils 3a and 4a have the same thickness as in FIG. 2B.
Next, as shown in FIG. 2D, the inside of each through-hole conductor 6 is filled with a filling resin 7 made of an epoxy resin containing an inorganic filler such as silica filler. Then
As shown in FIG. 3 (A), electroless copper plating and electrolytic copper plating are performed on the copper foils 3a, 4a, and the copper plating layers 3b,
4b is formed. As a result, the upper and lower ends of the filling resin 7 are lid-plated with the copper plating layers 3b and 4b.
【００１９】かかる状態で、銅メッキ層３ｂ，４ｂの上
に所定のパターンを有する図示しないエッチングレジス
トを形成した後、かかるレジストの隙間から露出する銅
メッキ層３ｂ，４ｂおよび銅箔３ａ，４ａをエッチング
して除去する公知のサブトラクティブ法を施す。その結
果、図３(Ｂ)に示すように、コア基板２の表面３および
裏面４には、上記レジストのパターンに倣った所定パタ
ーンの配線層８，９と、これらに積層され且つその一部
となる銅メッキ層１０，１１とが形成される。次に、図
３(Ｃ)に示すように、コア基板２の表面３と裏面４に、
シリカフィラなどの無機フィラを含むエポキシ樹脂から
なり厚みが約３０μｍまたは２５μｍの絶縁層１２，１
３を形成する。In this state, an etching resist (not shown) having a predetermined pattern is formed on the copper plating layers 3b, 4b, and then the copper plating layers 3b, 4b and the copper foils 3a, 4a exposed from the gaps between the resists are removed. A known subtractive method of etching and removing is applied. As a result, as shown in FIG. 3 (B), on the front surface 3 and the back surface 4 of the core substrate 2, the wiring layers 8 and 9 having a predetermined pattern following the pattern of the resist, and the wiring layers 8 and 9 laminated on them and a part thereof are formed. Copper plating layers 10 and 11 are formed. Next, as shown in FIG. 3C, on the front surface 3 and the back surface 4 of the core substrate 2,
Insulating layers 12, 1 made of an epoxy resin containing an inorganic filler such as silica filler and having a thickness of about 30 μm or 25 μm
3 is formed.
【００２０】次いで、図４(Ａ)に示すように、表面３側
の絶縁層１２の所定の位置に対しレーザを照射して、円
錐形状のビアホール１４ａを形成すると共に、その底面
に銅メッキ層１０を露出させる。また、裏面４側の絶縁
層(ソルダーレジスト層)１３に公知のフォトリソグラフ
ィー技術を施し、各スルーホール導体６の真下に位置す
る銅メッキ層１１を底面に露出させる開口部１５を形成
する。また、ビアホール１４ａ内と絶縁層１２の表面上
に図示しない銅メッキ層を形成し且つその上に前記同様
のエッチングレジストの形成した後、エッチングするこ
とにより、図４(Ｂ)に示すように、フィルドビア導体１
４および配線層１６が形成される。上記ビア導体１４の
下端は配線層８の銅メッキ層１０と接続する。Next, as shown in FIG. 4 (A), a laser is applied to a predetermined position of the insulating layer 12 on the surface 3 side to form a conical via hole 14a, and a copper plating layer is formed on the bottom surface of the via hole 14a. Expose 10. Further, a publicly known photolithography technique is applied to the insulating layer (solder resist layer) 13 on the back surface 4 side to form an opening 15 for exposing the copper plating layer 11 located directly under each through-hole conductor 6 to the bottom surface. In addition, a copper plating layer (not shown) is formed in the via hole 14a and on the surface of the insulating layer 12, and an etching resist similar to the above is formed on the copper plating layer, and then etching is performed, as shown in FIG. 4 (B). Filled via conductor 1
4 and the wiring layer 16 are formed. The lower end of the via conductor 14 is connected to the copper plating layer 10 of the wiring layer 8.
【００２１】更に、図４(Ｂ)に示すように、各開口部１
５に露出する配線層９の銅メッキ層１１には、予めその
表面にＮｉおよびＡｕメッキが施された後、溶融したＳ
ｎ−Ｓｂ系合金からなるハンダ３５が載置される。かか
るハンダ３５に対し、前記の銅系合金からなる導電性の
ピン３１の大径部３３を接近させ且つ挿入する。その結
果、図４(Ｃ)に示すように、上記ピン３１は、ハンダ３
５を介して配線層９の銅メッキ層１１と接続される共
に、直上のスルーホール導体６と同軸心で且つ最短距離
の位置に配置される。Further, as shown in FIG. 4B, each opening 1
The copper-plated layer 11 of the wiring layer 9 exposed at 5 is plated with Ni and Au in advance on its surface and then melted S
A solder 35 made of an n-Sb alloy is placed. The large diameter portion 33 of the conductive pin 31 made of the copper alloy is brought close to and inserted into the solder 35. As a result, as shown in FIG.
It is connected to the copper plating layer 11 of the wiring layer 9 via 5 and is arranged coaxially with the through-hole conductor 6 immediately above and at the position of the shortest distance.
【００２２】また、図４(Ｃ)に示すように、絶縁層１２
および配線層１６の上に絶縁層１８を形成する。これ以
降は、配線層８，１６や絶縁層１２，１８と共に前記ビ
ルドアップ層３０を形成する前記絶縁層２４、配線層２
２、およびビア導体２０を、公知のビルトアップ技術
(セミアディティブ法、フルアディティブ法、サブトラ
クティブ法、フィルム状樹脂材料のラミネートによる絶
縁層の形成、フォトリソグラフィ技術など)により形成
する。最後に前記ハンダバンプ(ＩＣ接続端子)２８を形
成することにより、前記図１に示した配線基板１を得る
ことができる。尚、以上のような図２(Ａ)〜図４(Ｃ)に
示した製造工程は、複数のコア基板２(製品単位)を平面
方向に併有する多数個取りの基板(パネル)にて行っても
良い。Further, as shown in FIG. 4C, the insulating layer 12
And the insulating layer 18 is formed on the wiring layer 16. After that, the insulating layer 24 and the wiring layer 2 that form the build-up layer 30 together with the wiring layers 8 and 16 and the insulating layers 12 and 18
2 and the via conductor 20 by a known build-up technique
(Semi-additive method, full-additive method, subtractive method, formation of insulating layer by laminating film-shaped resin material, photolithography technique, etc.). Finally, by forming the solder bumps (IC connection terminals) 28, the wiring board 1 shown in FIG. 1 can be obtained. The manufacturing process shown in FIGS. 2 (A) to 4 (C) is performed on a multi-cavity substrate (panel) having a plurality of core substrates 2 (product units) in the plane direction. May be.
【００２３】図５は、異なる形態の配線基板４０におけ
る主要部の断面を示す。配線基板４０は、図５に示すよ
うに、比較的薄肉の第１の絶縁層４２と比較的厚肉の第
２の絶縁層４４とを接着層(プリプレグ)４６により積層
した多層基板のコア基板４１、かかるコア基板４１にお
ける表面４３の上方に交互に形成された配線層５６，６
４，７２と絶縁層６０，６６，７０とを含むビルドアッ
プ層７１、およびコア基板４１に形成された凹部５２
と、を備えている。コア基板４１を形成する第１の絶縁
層４２は、厚みが１００〜４００μｍのガラス−エポキ
シ樹脂からなり、その中央付近には、直径約１５０μｍ
の複数のスルーホール５３が貫通し、各スルーホール５
３の内壁に沿って、厚みが約２５μｍで銅製のスルーホ
ール導体５４および充填樹脂５５が形成されている。FIG. 5 shows a cross section of a main part of a wiring board 40 of a different form. As shown in FIG. 5, the wiring board 40 is a core board of a multilayer board in which a relatively thin first insulating layer 42 and a relatively thick second insulating layer 44 are laminated by an adhesive layer (prepreg) 46. 41, wiring layers 56, 6 alternately formed above the surface 43 of the core substrate 41
4 and 72 and the insulating layers 60, 66 and 70, and the recess 52 formed in the core substrate 41.
And are equipped with. The first insulating layer 42 forming the core substrate 41 is made of glass-epoxy resin having a thickness of 100 to 400 μm, and has a diameter of about 150 μm near the center thereof.
Through a plurality of through holes 53, and each through hole 5
A through-hole conductor 54 and a filling resin 55 made of copper and having a thickness of about 25 μm are formed along the inner wall of No. 3.
【００２４】図５に示すように、第２の絶縁層４４は、
厚みが約８００μｍのガラス−エポキシ樹脂からなり、
その中央付近にはコア基板４１の裏面４５側に開口する
凹部５２が穿設されている。かかる凹部５２は、平面視
で縦・横約１４ｍｍずつのほぼ正方形を呈する。第１の
絶縁層４２と第２の絶縁層４４とは、ガラスクロスを含
有する厚みが約６０μｍの接着層(プリプレグ)４６を介
して貼り合わせて積層されると共に、これらにより、コ
ア基板４１が形成されている。図５の左右に示すよう
に、凹部５２を除いた位置におけるコア基板４１の第１
の絶縁層４２および第２の絶縁層４４には、直径約１５
０μｍで比較的長い複数のスルーホール４７が貫通し、
各スルーホール４７の内壁に沿って厚みが約２５μｍで
銅製のスルーホール導体４８および充填樹脂４９が形成
されている。As shown in FIG. 5, the second insulating layer 44 is
Made of glass-epoxy resin with a thickness of about 800 μm,
A recess 52 is formed near the center of the core substrate 41 so as to open to the back surface 45 side. The concave portion 52 has a substantially square shape with a length and width of about 14 mm in plan view. The first insulating layer 42 and the second insulating layer 44 are bonded and laminated via an adhesive layer (prepreg) 46 containing glass cloth and having a thickness of about 60 μm. Has been formed. As shown on the left and right of FIG.
The insulating layer 42 and the second insulating layer 44 of
A plurality of relatively long through holes 47 of 0 μm penetrate,
A copper through-hole conductor 48 and a filling resin 49 having a thickness of about 25 μm are formed along the inner wall of each through-hole 47.
【００２５】また、図５に示すように、第１の絶縁層４
２の裏面には、所定パターンを有し銅製で且つ厚みが約
１５μｍで銅製の配線層５０が形成される。更に、凹部
５２の底部に位置する配線層(電子部品接続端子)５０
は、スルーホール導体５４の下端と接続し、且つ充填樹
脂４９を蓋メッキする導体層７３を含んでいる。一方、
接着層４６の上側に位置する配線層５０は、スルーホー
ル導体４８の中間と接続している。第２の絶縁層４４の
表面側における接着層４６の下側にも、所定パターンお
よび厚みを有する銅製の配線層５１が形成され、且つス
ルーホール導体４８の中間と接続されている。Further, as shown in FIG. 5, the first insulating layer 4
On the back surface of No. 2, a wiring layer 50 made of copper having a predetermined pattern and having a thickness of about 15 μm is formed. Furthermore, the wiring layer (electronic component connection terminal) 50 located at the bottom of the recess 52
Includes a conductor layer 73 which is connected to the lower end of the through-hole conductor 54 and which is plated with the filling resin 49 to cover. on the other hand,
The wiring layer 50 located above the adhesive layer 46 is connected to the middle of the through-hole conductor 48. A wiring layer 51 made of copper having a predetermined pattern and a thickness is formed below the adhesive layer 46 on the surface side of the second insulating layer 44, and is connected to the middle of the through-hole conductor 48.
【００２６】更に、図５に示すように、コア基板４１の
表面４３には、所定パターンを有する銅製の配線層５６
が形成され、スルーホール導体４８，５４の上端と接続
されている。かかる配線層５６は、スルーホール導体４
８，５４の上端(端部)を蓋メッキする銅メッキ層(メッ
キ層)５８を含んでいる。コア基板４１の表面４３およ
び配線層５６の上には、シリカフィラを含むエポキシ系
樹脂の絶縁層６０が形成され、且つ配線層５６上の所定
の位置にフィルドビア導体６２が形成されている。絶縁
層６０の上には、同様の絶縁層６６および上記ビア導体
６２の上端と接続する配線層６４が形成されると共に、
かかる配線層６４上の所定の位置にフィルドビア導体６
８が形成されている。同様にして、上記絶縁層６６の上
には、絶縁層(ソルダーレジスト層)７０および上記ビア
導体６８の上端と接続する配線層７２が形成される。以
上の絶縁層６０，６６，７０および配線層５６，６４，
７２は、ビルドアップ層７１を形成する。Further, as shown in FIG. 5, a wiring layer 56 made of copper having a predetermined pattern is formed on the surface 43 of the core substrate 41.
Are formed and are connected to the upper ends of the through-hole conductors 48 and 54. The wiring layer 56 is provided in the through-hole conductor 4
It includes a copper plating layer (plating layer) 58 for lid-plating the upper ends (end portions) of 8, 54. An insulating layer 60 of epoxy resin containing silica filler is formed on the surface 43 of the core substrate 41 and the wiring layer 56, and a filled via conductor 62 is formed at a predetermined position on the wiring layer 56. A similar insulating layer 66 and a wiring layer 64 connected to the upper ends of the via conductors 62 are formed on the insulating layer 60, and
The filled via conductor 6 is provided at a predetermined position on the wiring layer 64.
8 is formed. Similarly, an insulating layer (solder resist layer) 70 and a wiring layer 72 connected to the upper ends of the via conductors 68 are formed on the insulating layer 66. The insulating layers 60, 66, 70 and the wiring layers 56, 64,
72 forms the build-up layer 71.
【００２７】図５に示すように、配線層７２上の所定の
位置には、第１主面(表面)７４よりも高く突出する複数
のハンダバンプ(ＩＣ接続端子)７６が形成され、かかる
バンプ７６は、第１主面７４上に実装するＩＣチップ
(半導体素子)７８の底面における図示しない接続端子と
個別に接続される。かかるバンプ７６は、前記同様の低
融点合金からなり、複数のハンダバンプ７６とＩＣチッ
プ７８の各接続端子とは、図示しないアンダーフィル材
により埋設され且つ保護される。As shown in FIG. 5, a plurality of solder bumps (IC connection terminals) 76 projecting higher than the first main surface (front surface) 74 are formed at predetermined positions on the wiring layer 72, and the bumps 76 are formed. Is an IC chip mounted on the first main surface 74
(Semiconductor element) 78 is individually connected to a connection terminal (not shown) on the bottom surface. The bumps 76 are made of the same low melting point alloy as described above, and the solder bumps 76 and the connection terminals of the IC chip 78 are embedded and protected by an underfill material (not shown).
【００２８】また、図５に示すように、第１・第２の絶
縁層４２，４４により形成される凹部５２には、複数の
チップコンデンサ(電子部品)７７が挿入され且つハンダ
７５を介して実装される。このコンデンサ７７は、両側
面の上端に突出する電極７９を図５の前後方向に沿って
複数有し、例えばチタン酸バリウムを主成分とする誘電
層および内部電極となるＮｉ層を交互に積層したセラミ
ックスコンデンサであり、３．２ｍｍ×１．６ｍｍ×
０．７ｍｍのサイズを有する。かかるコンデンサ７７に
おける上端の電極７９は、ハンダ７５を介してスルーホ
ール導体５４の下端に位置し且つ凹部５２内に露出する
配線層５０の銅メッキ層７３と接続される。尚、上記ハ
ンダ７５も、低融点合金(Ｓｎ−Ｓｂ系ハンダなど)から
なる。Further, as shown in FIG. 5, a plurality of chip capacitors (electronic parts) 77 are inserted into the recess 52 formed by the first and second insulating layers 42 and 44, and solder 75 is used. To be implemented. This capacitor 77 has a plurality of electrodes 79 projecting from the upper ends of both sides along the front-rear direction in FIG. 5, and for example, dielectric layers containing barium titanate as a main component and Ni layers serving as internal electrodes are alternately laminated. Ceramic capacitor, 3.2 mm x 1.6 mm x
It has a size of 0.7 mm. The electrode 79 at the upper end of the capacitor 77 is connected via the solder 75 to the copper plating layer 73 of the wiring layer 50 located at the lower end of the through-hole conductor 54 and exposed in the recess 52. The solder 75 is also made of a low melting point alloy (Sn—Sb based solder, etc.).
【００２９】更に、図５に示すように、コア基板４１の
裏面４５と配線層５７との下には、凹部５２の真下を除
いて前記同様の厚みを有する絶縁層(ソルダーレジスト)
６１が形成される。配線層５７は、スルーホール導体４
８の下端(端部)と接続し、且つ充填樹脂４９の下端を蓋
メッキする銅メッキ層(メッキ層)５９を含んでいる。ス
ルーホール導体４８および配線層５７のほぼ真下におけ
る絶縁層６１には、第２主面６１ａ側に開口する開口部
６３が形成され、その底部に配線層５７の銅メッキ層５
９が露出する。かかる銅メッキ層５９の表面には、図示
しないＮｉおよびＡｕメッキ膜が被覆される。開口部６
３の底部に露出する配線層５７の銅メッキ層５９の裏面
側には、前記同様の銅系合金からなる導電性のピン６５
がハンダ付け(接続)される。具体的には、ピン６５の上
端に位置する大径部６７がハンダ６９によりハンダ付け
(接続)される。Further, as shown in FIG. 5, under the back surface 45 of the core substrate 41 and the wiring layer 57, an insulating layer (solder resist) having the same thickness as that described above except directly below the recess 52 is formed.
61 is formed. The wiring layer 57 includes the through-hole conductor 4
8 includes a copper plating layer (plating layer) 59 which is connected to the lower end (end portion) of 8 and covers the lower end of the filling resin 49. In the insulating layer 61 just below the through-hole conductor 48 and the wiring layer 57, an opening portion 63 opening to the second main surface 61a side is formed, and at the bottom portion thereof, the copper plating layer 5 of the wiring layer 57 is formed.
9 is exposed. The surface of the copper plating layer 59 is covered with a Ni and Au plating film (not shown). Opening 6
On the back surface side of the copper plating layer 59 of the wiring layer 57 exposed at the bottom of the No. 3, the conductive pin 65 made of the same copper alloy as above.
Are soldered (connected). Specifically, the large diameter portion 67 located at the upper end of the pin 65 is soldered by the solder 69.
(Connected)
【００３０】図５に示すように、各ピン６５と各スルー
ホール４７とは、互いに同軸心にして配置される共に、
各ピン６５と各スルーホール導体４８との間には配線層
５７の銅メッキ層(メッキ層)５９のみが介在している。
このため、各ピン６５と各スルーホール導体４８と最短
距離で導通できるので、配線基板４０の第２主面６１ａ
側に所要数のピン６５を狭ピッチで配置できる。しか
も、各スルーホール導体４８とピン６５とが最短距離で
導通するため、両者間における抵抗やループインダクタ
ンスが生じにくくなるなどの電気的特性を向上させるこ
とも可能となる。また、ピン６５やスルーホール導体４
８を介して、ビルドアップ層７１を形成する配線層５６
などまたは電子部品７７とマザーボードやインターポー
ザとの導通も容易となる。従って、配線基板５０によれ
ば、内部配線の高密度化や高性能化の要請に容易に対応
することが容易となる。As shown in FIG. 5, each pin 65 and each through hole 47 are arranged coaxially with each other, and
Only the copper plating layer (plating layer) 59 of the wiring layer 57 is interposed between each pin 65 and each through-hole conductor 48.
Therefore, the pins 65 and the through-hole conductors 48 can be electrically connected to each other in the shortest distance.
A required number of pins 65 can be arranged on the side at a narrow pitch. Moreover, since each through-hole conductor 48 and the pin 65 are electrically connected to each other at the shortest distance, it is possible to improve electric characteristics such as resistance between them and loop inductance hardly occurring. Also, the pin 65 and the through-hole conductor 4
Wiring layer 56 forming a build-up layer 71 via
Also, electrical connection between the electronic component 77 and the mother board or interposer becomes easy. Therefore, according to the wiring board 50, it becomes easy to easily meet the demand for higher density and higher performance of the internal wiring.
【００３１】図６は、前記導電性のピン３１の異なる接
続形態を示す。図６に示すように、コア基板２の表面３
と裏面４との間を貫通するスルーホール５の内壁表面に
沿ってスルーホール導体６が形成され、且つ当該スルー
ホール導体６の内側には充填樹脂７が前記同様に形成さ
れている。コア基板２の表面３と裏面４とには、スルー
ホール導体６の上端または下端と接続する配線層(メッ
キ層)８，９が形成されている。コア基板２の裏面４の
下に形成した絶縁層(ソルダーレジスト層)１３には、上
記スルーホール導体６のほぼ真下の位置に第２主面１７
側に開口する開口部１５が形成され、当該開口部１５の
底部には上記配線層９および充填樹脂７が露出する。か
かる開口部１５内の配線層９に対し、図６に示すよう
に、前記同様のハンダ３５を介して導電性のピン３１を
接続する。上記ピン３１は、その大径部３３の頂面３４
が球面状であり、ハンダ３５が大径部３３を包囲してい
る。かかる接続形態では、前記銅メッキ層１１を省略で
きるため、配線基板１の製造工数およびコストが低減で
きる。尚、図６で示したピン３１の接続形態は、前記図
５に示した配線基板４０にも適用可能である。FIG. 6 shows different connection configurations of the conductive pin 31. As shown in FIG. 6, the surface 3 of the core substrate 2
The through hole conductor 6 is formed along the inner wall surface of the through hole 5 penetrating between the through hole 5 and the back surface 4, and the filling resin 7 is formed inside the through hole conductor 6 as described above. On the front surface 3 and the back surface 4 of the core substrate 2, wiring layers (plating layers) 8 and 9 connected to the upper end or the lower end of the through-hole conductor 6 are formed. In the insulating layer (solder resist layer) 13 formed under the back surface 4 of the core substrate 2, the second main surface 17 is provided at a position almost directly below the through-hole conductor 6.
An opening 15 that opens to the side is formed, and the wiring layer 9 and the filling resin 7 are exposed at the bottom of the opening 15. As shown in FIG. 6, the conductive pin 31 is connected to the wiring layer 9 in the opening 15 via the same solder 35 as described above. The pin 31 has a top surface 34 of the large diameter portion 33.
Is spherical, and the solder 35 surrounds the large-diameter portion 33. In such a connection mode, the copper plating layer 11 can be omitted, so that the number of manufacturing steps and the cost of the wiring board 1 can be reduced. The connection form of the pins 31 shown in FIG. 6 can be applied to the wiring board 40 shown in FIG.
【００３２】本発明は、以上に説明した各形態に限定さ
れるものではない。前記コア基板２，４１の第１・第２
絶縁層４２，４４の材質は、前記ガラス−エポキシ樹脂
系の複合材料の他、ビスマレイミド・トリアジン(ＢＴ)
樹脂、エポキシ樹脂、同様の耐熱性、機械強度、可撓
性、加工容易性などを有するガラス織布や、ガラス織布
などのガラス繊維とエポキシ樹脂、ポリイミド樹脂、ま
たはＢＴ樹脂などの樹脂との複合材料であるガラス繊維
−樹脂系の複合材料を用いても良い。あるいは、ポリイ
ミド繊維などの有機繊維と樹脂との複合材料や、連続気
孔を有するＰＴＦＥなど３次元網目構造のフッ素系樹脂
にエポキシ樹脂などの樹脂を含浸させた樹脂−樹脂系の
複合材料などを用いることも可能である。また、前記ス
ルーホール導体６、メッキ層１１、配線層１６などの材
質は、前記Ｃｕの他、Ａｇ、Ｎｉ、Ｎｉ−Ａｕ系などに
しても良く、あるいはこれら金属のメッキ層を用いず、
導電性樹脂を塗布するなどの方法により形成しても良
い。The present invention is not limited to the embodiments described above. The first and second core substrates 2 and 41
The materials of the insulating layers 42 and 44 are bismaleimide triazine (BT) in addition to the glass-epoxy resin-based composite material.
Resins, epoxy resins, glass woven fabrics having similar heat resistance, mechanical strength, flexibility, and ease of processing, and glass fibers such as glass woven fabrics and resins such as epoxy resin, polyimide resin, or BT resin. A glass fiber-resin composite material which is a composite material may be used. Alternatively, a composite material of an organic fiber such as a polyimide fiber and a resin, or a resin-resin composite material obtained by impregnating a fluorine-based resin having a three-dimensional network structure such as PTFE having continuous pores with a resin such as an epoxy resin is used. It is also possible. The material of the through-hole conductor 6, the plating layer 11, the wiring layer 16 and the like may be Ag, Ni, Ni—Au system or the like other than Cu, or a plating layer of these metals is not used.
It may be formed by a method such as applying a conductive resin.
【００３３】更に、前記絶縁層１２，１８などの材質
は、前記エポキシ樹脂を主成分とするもののほか、同様
の耐熱性、パターン成形性等を有するポリイミド樹脂、
ＢＴ樹脂、ＰＰＥ樹脂、あるいは、連続気孔を有するＰ
ＴＦＥなど３次元網目構造のフッ素系樹脂にエポキシ樹
脂などの樹脂を含浸させた樹脂−樹脂系の複合材料など
を用いることもできる。尚、絶縁層の形成には、絶縁性
の樹脂フィルムを熱圧着する方法のほか、液状の樹脂を
ロールコータにより塗布する方法を用いることもでき
る。尚また、絶縁層に混入するガラス布またはガラスフ
ィラの組成は、Ｅガラス、Ｄガラス、Ｑガラス、Ｓガラ
スの何れか、またはこれらのうちの２種類以上を併用し
たものとしても良い。また、ビア導体は、前記フィルド
ビア導体１４などでなく、完全に導体で埋まってないコ
ンフォーマルビア導体とすることもできる。あるいは、
各ビア導体の軸心をずらしつつ積み重ねるスタッガード
の形態でも良いし、途中で平面方向に延びる配線層が介
在する形態としても良い。Further, the insulating layers 12, 18 and the like are made of a material whose main component is the epoxy resin, and a polyimide resin having the same heat resistance and pattern formability.
BT resin, PPE resin, or P with continuous pores
It is also possible to use a resin-resin-based composite material obtained by impregnating a resin such as epoxy resin with a fluorine-based resin having a three-dimensional network structure such as TFE. In addition to the method of thermocompression bonding the insulating resin film, a method of applying a liquid resin by a roll coater can be used for forming the insulating layer. The composition of the glass cloth or glass filler mixed in the insulating layer may be any one of E glass, D glass, Q glass, S glass, or a combination of two or more thereof. Further, the via conductor may be a conformal via conductor which is not completely filled with the conductor, instead of the filled via conductor 14 or the like. Alternatively,
The via conductors may have a staggered structure in which the via conductors are stacked while shifting the axial center of the via conductors, or a wiring layer extending in the planar direction may be interposed therebetween.
【００３４】また、前記凹部５２に実装する電子部品
は、１つのみでも良い。あるいは、多数の配線基板(製
品単位)４０を含む多数個取りの基板(パネル)内におけ
る製品単位１個内に、複数の凹部５２を形成し且つ各凹
部５２内に所要数の電子部品を実装しても良い。更に、
複数のチップ状電子部品を互いの側面間で予め接着した
ユニットとし、これを前記凹部５２内に実装などするこ
ともできる。また、チップ状電子部品には、前記チップ
コンデンサ７７などの他、チップ状のインダクタ、抵
抗、フィルタなどの受動部品や、トランジスタ、半導体
素子、ＦＥＴ、ローノイズアンプ(ＬＮＡ)などの能動部
品も含まれると共に、互いに異種の電子部品同士を配線
基板４０の同じ凹部５２に併せて実装することも可能で
ある。尚、前記凹部５２の底部(天井面)に形成する配線
層５０を除いて、第１の絶縁層４２の裏面と第２の絶縁
層４４の表面との配線層を形成せず、接着層４６を介し
て第１の絶縁層４２と第２の絶縁層４４とを直に積層す
ることも可能である。Also, only one electronic component may be mounted in the recess 52. Alternatively, a plurality of recesses 52 are formed in one product unit in a multi-piece board (panel) including a large number of wiring boards (product units) 40, and a required number of electronic components are mounted in each recess 52. You may. Furthermore,
It is also possible to form a unit in which a plurality of chip-shaped electronic components are adhered to each other in advance between their side surfaces and to mount the unit in the recess 52. In addition to the chip capacitor 77 and the like, the chip-shaped electronic components also include passive components such as chip-shaped inductors, resistors and filters, and active components such as transistors, semiconductor elements, FETs and low noise amplifiers (LNA). At the same time, it is possible to mount different kinds of electronic components together in the same recess 52 of the wiring board 40. The wiring layer between the back surface of the first insulating layer 42 and the surface of the second insulating layer 44 is not formed except for the wiring layer 50 formed on the bottom (ceiling surface) of the recess 52, and the adhesive layer 46 is formed. It is also possible to directly stack the first insulating layer 42 and the second insulating layer 44 via the.
【００３５】[0035]
【発明の効果】以上に説明した本発明の配線基板(請求
項１)によれば、スルーホールと導電性のピンとがほぼ
同軸心に位置し且つスルーホール導体と上記ピンとが最
短距離で導通するので、配線基板の第２主面側に所要数
のピンを狭ピッチで配置できる。このため、配線の高密
度化や高性能化の要請に容易に対応することが可能とな
る。また、スルーホール導体と導電性のピンとが最短距
離で導通するため、両者間における抵抗やループインダ
クタンスが生じにくくなるなどの電気的特性を向上させ
ることも可能となる。According to the wiring board of the present invention described above (claim 1), the through hole and the conductive pin are located substantially coaxially with each other, and the through hole conductor and the pin are electrically connected at the shortest distance. Therefore, the required number of pins can be arranged at a narrow pitch on the second main surface side of the wiring board. Therefore, it becomes possible to easily meet the demand for higher density and higher performance of the wiring. Further, since the through-hole conductor and the conductive pin are electrically connected at the shortest distance, it is possible to improve electric characteristics such as resistance between them and loop inductance hardly occurring.
【００３６】また、請求項２の配線基板によれば、スル
ーホール導体の裏面側の端部に接続する配線層にメッキ
層を形成し、かかるメッキ層の裏面側に導電性のピンを
ハンダ付けすることにより、スルーホールと上記ピンと
を平面視でほぼ同軸心で配置し且つスルーホール導体と
上記ピンとの間を最短距離により確実に導通できる。し
かも、上記メッキ層は、スルーホール導体の内側に充填
される充填樹脂を密封すると共に、かかる充填樹脂の直
下の位置を上記ピンとの接続用に活用することもでき
る。Further, according to the wiring board of the present invention, a plating layer is formed on the wiring layer connected to the rear end of the through-hole conductor, and conductive pins are soldered to the back surface of the plating layer. By doing so, the through hole and the pin can be arranged substantially coaxially in a plan view and the through hole conductor and the pin can be surely conducted with the shortest distance. Moreover, the plating layer seals the filling resin filled inside the through-hole conductor, and the position immediately below the filling resin can be utilized for connection with the pin.
【図１】本発明の配線基板における主要部を示す断面
図。FIG. 1 is a sectional view showing a main part of a wiring board of the present invention.
【図２】(Ａ)〜(Ｄ)は図１の配線基板の製造方法におけ
る主な工程を示す概略図。2A to 2D are schematic views showing main steps in a method of manufacturing the wiring board of FIG.
【図３】(Ａ)〜(Ｃ)は図２(Ｄ)に続く上記製造方法にお
ける主な工程を示す概略図。3 (A) to 3 (C) are schematic views showing main steps in the manufacturing method following FIG. 2 (D).
【図４】(Ａ)〜(Ｃ)は図３(Ｃ)に続く上記製造方法にお
ける主な工程を示す概略図。4A to 4C are schematic views showing main steps in the manufacturing method following FIG. 3C.
【図５】異なる形態の配線基板における主要部を示す断
面図。FIG. 5 is a cross-sectional view showing a main part of a wiring board of a different form.
【図６】導電性のピンの異なる接続形態を示す概略図。FIG. 6 is a schematic view showing different connection forms of conductive pins.
【図７】(Ａ)は従来の配線基板を示す断面図、(Ｂ)は
(Ａ)中における部分拡大図。FIG. 7A is a sectional view showing a conventional wiring board, and FIG.
Partial enlarged view in (A).
１，４０……配線基板 ２，４１……コア基板 ３，４３……表面 ４，４５……裏面 ５，４７……スルーホール ６，４８……スルーホール導体 ９，５７……配線層(メッキ層) １１，５９…銅メッキ層(メッキ層) ３０，７１…ビルドアップ層 ３１，６５…導電性のピン 1,40 …… Wiring board 2,41 …… Core substrate 3,43 …… Surface 4,45 …… Back side 5,47 ...... Through hole 6,48 ... through-hole conductor 9,57 ... Wiring layer (plating layer) 11, 59 ... Copper plating layer (plating layer) 30,71 ... Build-up layer 31, 65 ... Conductive pins
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E346 AA06 AA12 AA15 AA32 AA43 AA51 BB20 DD22 EE06 EE07 FF01 FF04 FF12 FF33 FF45 GG15 GG17 GG25 GG28 HH25 HH26 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5E346 AA06 AA12 AA15 AA32 AA43 AA51 BB20 DD22 EE06 EE07 FF01 FF04 FF12 FF33 FF45 GG15 GG17 GG25 GG28 HH25 HH26
Claims (2)
ーホールと、当該スルーホールの少なくとも内壁表面に
形成されたスルーホール導体と、を備え、 上記スルーホール導体におけるコア基板の裏面側の端部
にはメッキ層が形成されると共に、かかるメッキ層の裏
面側に導電性のピンが上記スルーホールとほぼ同軸心に
して接続されている、ことを特徴とする配線基板。1. A core substrate having a front surface and a back surface, a build-up layer formed above the front surface of the core substrate, a through hole penetrating between the front surface and the back surface of the core substrate, and at least the through hole. A through-hole conductor formed on the inner wall surface, a plating layer is formed at an end of the through-hole conductor on the back surface side of the core substrate, and a conductive pin is formed on the back surface side of the plating layer. A wiring board, which is connected so as to be substantially coaxial with the through hole.
板の裏面側の端部にはかかるコア基板の裏面に形成され
た配線層が接続されていると共に、 上記スルーホール導体の裏面側の端部および上記配線層
に跨って前記メッキ層が形成されている、ことを特徴と
する請求項１に記載の配線基板。2. A wiring layer formed on the back surface of the core substrate is connected to an end portion of the through hole conductor on the back surface side of the core substrate, and an end portion on the back surface side of the through hole conductor and The wiring board according to claim 1, wherein the plating layer is formed over the wiring layer.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185341A JP2003008219A (en) | 2001-06-19 | 2001-06-19 | Wiring board |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282033A (en) * | 2003-02-28 | 2004-10-07 | Ngk Spark Plug Co Ltd | Wiring board made of resin |
| US7420131B2 (en) | 2003-02-28 | 2008-09-02 | Ngk Spark Plug Co., Ltd. | Wiring substrate |
| WO2011135900A1 (en) * | 2010-04-30 | 2011-11-03 | 日本メクトロン株式会社 | Build-up multilayer printed wiring board and production method therefor |
| KR20160060290A (en) * | 2014-11-20 | 2016-05-30 | 삼성전기주식회사 | A printed circuit board comprising embeded electronic component within and a method for manufacturing |
-
2001
- 2001-06-19 JP JP2001185341A patent/JP2003008219A/en not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282033A (en) * | 2003-02-28 | 2004-10-07 | Ngk Spark Plug Co Ltd | Wiring board made of resin |
| US7420131B2 (en) | 2003-02-28 | 2008-09-02 | Ngk Spark Plug Co., Ltd. | Wiring substrate |
| WO2011135900A1 (en) * | 2010-04-30 | 2011-11-03 | 日本メクトロン株式会社 | Build-up multilayer printed wiring board and production method therefor |
| JP2011233836A (en) * | 2010-04-30 | 2011-11-17 | Nippon Mektron Ltd | Build-up type multilayer printed wiring board and method for manufacturing the same |
| CN102415228A (en) * | 2010-04-30 | 2012-04-11 | 日本梅克特隆株式会社 | Build-up multilayer printed wiring board and production method therefor |
| KR20160060290A (en) * | 2014-11-20 | 2016-05-30 | 삼성전기주식회사 | A printed circuit board comprising embeded electronic component within and a method for manufacturing |
| KR102281452B1 (en) * | 2014-11-20 | 2021-07-27 | 삼성전기주식회사 | A printed circuit board comprising embeded electronic component within and a method for manufacturing |
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