JP2003007640A - 洗浄方法及び半導体装置の製造方法 - Google Patents
洗浄方法及び半導体装置の製造方法Info
- Publication number
- JP2003007640A JP2003007640A JP2001187935A JP2001187935A JP2003007640A JP 2003007640 A JP2003007640 A JP 2003007640A JP 2001187935 A JP2001187935 A JP 2001187935A JP 2001187935 A JP2001187935 A JP 2001187935A JP 2003007640 A JP2003007640 A JP 2003007640A
- Authority
- JP
- Japan
- Prior art keywords
- cleaning
- film
- forming
- gate electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
ことにより、ゲート電極とコンタクトプラグとのショー
ト不良の発生を抑制した洗浄方法及び半導体装置の製造
方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
ゲート電極3上及びソース/ドレイン領域の拡散層6,
7上にTi膜を形成する工程と、このTi膜に熱処理を
施すことにより、ゲート電極上及びソース/ドレイン領
域の拡散層上にTiシリサイド膜9a〜9cを形成する
シリサイド化工程と、このシリサイド化工程でシリサイ
ド化されずに残留するTi膜を除去する洗浄工程であっ
て、アンモニア水及び過酸化水素水を含む洗浄液に超音
波を加えながら洗浄する工程と、Tiシリサイド膜上に
層間絶縁膜10を形成する工程と、この層間絶縁膜をエ
ッチングすることにより第1の接続孔及び第2の接続孔
を形成する工程と、を具備する。
Description
体装置の製造方法に係わり、特に、ゲート電極とコンタ
クトプラグとのショート不良の発生を抑制した洗浄方法
及び半導体装置の製造方法に関する。
説明するための断面図である。まず、シリコン基板10
1の表面上にゲート酸化膜102を形成し、このゲート
酸化膜102の上にゲート電極103を形成する。次
に、ゲート電極103をマスクとしてシリコン基板10
1に不純物イオンをイオン注入する。これにより、シリ
コン基板101のLDD領域には低濃度不純物層104
が形成される。その後、ゲート電極103の側壁にサイ
ドウオール(側壁材)105を形成する。
ール105をマスクとしてシリコン基板101に不純物
イオンをイオン注入し、シリコン基板101に熱処理を
施す。これにより、シリコン基板101のソース/ドレ
イン領域には自己整合的にソース/ドレイン領域の拡散
層106,107が形成される。 次に、ゲート電極1
03、サイドウオール105、ソース/ドレイン領域の
拡散層106,107及び素子分離膜を含む全面上にス
パッタリングによりTi膜を形成する。
ス/ドレイン領域の拡散層106,107を加熱処理す
る。この熱処理によってゲート電極103及び拡散層1
06,107中のシリコンとTi膜が反応することによ
り、ゲート電極103及び拡散層106,107それぞ
れの表面にはTiシリサイド膜109a〜109cが形
成される。
サイド化されずに残留するTi膜を除去する。次いで、
Tiシリサイド膜109a〜109c及びサイドウオー
ル105を含む全面上にSiO2からなる層間絶縁膜1
10をCVD法により堆積する。この後、この層間絶縁
膜110の上にフォトレジスト膜を塗布し、このフォト
レジスト膜を露光、現像することにより、層間絶縁膜1
10上にはレジストパターンが形成される。
して層間絶縁膜110をエッチングすることにより、層
間絶縁膜にはTiシリサイド膜109a〜109c上に
位置するコンタクトホールが形成される。次いで、レジ
ストパターンを剥離した後、コンタクトホール内にW膜
12を埋め込む。これにより、コンタクトホール内にW
プラグ112a〜112cが形成される。次に、Wプラ
グ112a〜112c上にAl合金配線113a〜11
3cを形成する。
半導体装置の製造方法では、ゲート電極103の表面に
形成されたTiシリサイド膜109aが横方向に成長す
ることがあり、ゲート電極103の上部にはTiシリサ
イド膜109aが横方向に延びた微小突起物114が形
成されることがある。この微小突起物114がゲート電
極103とコンタクトプラグ112b,112cとのシ
ョートの原因となる。つまり、半導体素子の微細化が進
み、ゲート電極とコンタクトプラグとの間隔が縮むこと
により、シリサイドゲート上の微小突起物によってゲー
ト電極とコンタクトプラグとのショート不良が発生する
ことがある。
れたものであり、その目的は、シリサイドゲート上の微
小突起物を除去することにより、ゲート電極とコンタク
トプラグとのショート不良の発生を抑制した洗浄方法及
び半導体装置の製造方法を提供することにある。
め、本発明に係る洗浄方法は、サリサイドプロセスでサ
イドウオールにシリサイド化されずに残留する金属膜を
除去する洗浄方法において、アンモニア水及び過酸化水
素水を含む洗浄液に超音波を加えながら洗浄することを
特徴とする。
スにおいてサイドウオール上にシリサイド化されずに残
留する金属膜を選択的に除去する際、アンモニア水及び
過酸化水素水を含む洗浄液に超音波を加えながら洗浄す
ることにより、シリサイドゲート上の微小突起物を除去
することができる。従って、シリサイドゲートとコンタ
クトプラグとの間のショート不良の発生を抑制すること
ができる。
セスでサイドウオールにシリサイド化されずに残留する
金属膜を除去する洗浄方法において、アンモニア水及び
過酸化水素水を含む洗浄液により洗浄する工程と、超音
波を加えながら水洗する工程と、を具備することを特徴
とする。
スにおいてサイドウオール上にシリサイド化されずに残
留する金属膜を選択的に除去する際、アンモニア水及び
過酸化水素水を含む洗浄液により洗浄した後、超音波を
加えながら水洗することにより、シリサイドゲート上の
微小突起物を除去することができる。従って、シリサイ
ドゲートとコンタクトプラグとの間のショート不良の発
生を抑制することができる。
導体基板上にゲート電極を形成する工程と、半導体基板
のソース/ドレイン領域に拡散層を形成する工程と、こ
のゲート電極上及びソース/ドレイン領域の拡散層上に
金属膜を形成する工程と、この金属膜に熱処理を施すこ
とにより、ゲート電極上及びソース/ドレイン領域の拡
散層上に金属シリサイド膜を形成するシリサイド化工程
と、このシリサイド化工程でシリサイド化されずに残留
する金属膜を除去する洗浄工程であって、アンモニア水
及び過酸化水素水を含む洗浄液に超音波を加えながら洗
浄する工程と、金属シリサイド膜上に絶縁膜を形成する
工程と、この絶縁膜をエッチングすることにより、該絶
縁膜にゲート電極の上方に位置する第1の接続孔及びソ
ース/ドレイン領域の拡散層の上方に位置する第2の接
続孔を形成する工程と、第1及び第2の接続孔それぞれ
の内にコンタクトプラグを埋め込む工程と、を具備する
ことを特徴とする。
サイド化工程でシリサイド化されずに残留する金属膜を
選択的に除去する際、アンモニア水及び過酸化水素水を
含む洗浄液に超音波を加えながら洗浄することにより、
シリサイドゲート上の微小突起物を除去することができ
る。従って、シリサイドゲートとコンタクトプラグとの
間のショート不良の発生を抑制することができる。
導体基板上にゲート電極を形成する工程と、半導体基板
のソース/ドレイン領域に拡散層を形成する工程と、こ
のゲート電極上及びソース/ドレイン領域の拡散層上に
金属膜を形成する工程と、この金属膜に熱処理を施すこ
とにより、ゲート電極上及びソース/ドレイン領域の拡
散層上に金属シリサイド膜を形成するシリサイド化工程
と、このシリサイド化工程でシリサイド化されずに残留
する金属膜を除去する洗浄工程であって、アンモニア水
及び過酸化水素水を含む洗浄液により洗浄した後、超音
波を加えながら水洗する工程と、金属シリサイド膜上に
絶縁膜を形成する工程と、この絶縁膜をエッチングする
ことにより、該絶縁膜にゲート電極の上方に位置する第
1の接続孔及びソース/ドレイン領域の拡散層の上方に
位置する第2の接続孔を形成する工程と、第1及び第2
の接続孔それぞれの内にコンタクトプラグを埋め込む工
程と、を具備することを特徴とする。
サイド化工程でシリサイド化されずに残留する金属膜を
選択的に除去する際、アンモニア水及び過酸化水素水を
含む洗浄液により洗浄した後、超音波を加えながら水洗
することにより、シリサイドゲート上の微小突起物を除
去することができる。従って、シリサイドゲートとコン
タクトプラグとの間のショート不良の発生を抑制するこ
とができる。
施の形態について説明する。図1〜図7は、本発明に係
る第1の実施の形態による半導体装置の製造方法を示す
断面図である。図8は、RCA洗浄装置の一例を示す構
成図である。
の表面上に図示せぬ素子分離膜を形成し、素子分離膜の
相互間のシリコン基板1上にゲート絶縁膜であるゲート
酸化膜2を熱酸化法により形成する。素子分離膜として
は、LOCOS、セミリセスLOCOS、シャロートレ
ンチなどの構造を用いることができる。
mical Vapor Deposition)法により多結晶シリコン膜を
堆積する。次に、この多結晶シリコン膜上にフォトレジ
スト膜(図示せず)を塗布し、このフォトレジスト膜を
露光、現像することにより、多結晶シリコン膜上にはレ
ジストパターンが形成される。この後、このレジストパ
ターンをマスクとして多結晶シリコン膜をエッチングす
ることにより、ゲート酸化膜2の上には多結晶シリコン
からなるゲート電極3が形成される。
クとしてシリコン基板1に不純物イオンをイオン注入す
る。これにより、シリコン基板1のLDD(Lightly Dop
ed Drain)領域には低濃度不純物層4が形成される。そ
の後、ゲート電極3を含む全面上に例えばシリコン窒化
膜をCVD法により堆積する。次に、このシリコン窒化
膜をエッチバックすることにより、ゲート電極3の側壁
にはサイドウオール(側壁材)5が形成される。
5をマスクとしてシリコン基板1に不純物イオンをイオ
ン注入し、シリコン基板1に熱処理を施す。これによ
り、シリコン基板1のソース/ドレイン領域には自己整
合的にソース/ドレイン領域の拡散層6,7が形成され
る。 次に、ゲート電極3、サイドウオール5、ソース
/ドレイン領域の拡散層6,7及び素子分離膜を含む全
面上にスパッタリングによりTi膜8を形成する。
ト電極3及びソース/ドレイン領域の拡散層6,7を加
熱処理する。この熱処理によってゲート電極3及び拡散
層6,7中のシリコンとTi膜8が反応することによ
り、ゲート電極3及び拡散層6,7それぞれの表面には
Tiシリサイド膜9a〜9cが形成される。このとき、
ゲート電極3の表面に形成されたTiシリサイド膜9a
は横方向に成長することがあり、Tiシリサイド膜9a
がゲート電極3の上部横方向に延びた微小突起物14が
形成される。
の上にシリサイド化されずに残留するTi膜8を図8に
示すRCA洗浄装置により除去する。この洗浄装置は、
RCA洗浄処理を行う装置であって、例えばアンモニア
水に過酸化水素水を加えたRCA洗浄液で満たされたR
CA洗浄槽21、水洗処理する水洗槽22、リンス処理
するリンス槽23及び乾燥処理する乾燥機24などから
構成されている。RCA洗浄槽21には、洗浄液に超音
波を発生させる超音波発生装置25が接続されている。
以下、この洗浄装置を用いてシリコン基板を洗浄処理す
る具体的方法について説明する。
りRCA洗浄槽21に搬送し、このRCA洗浄槽21内
でシリコン基板に対して35分間程度洗浄処理を行う。
この後、シリコン基板を搬送機によりRCA洗浄槽21
から水洗槽22に搬送し、この水洗槽22内でシリコン
基板に対して所定時間水洗処理を行う。次に、シリコン
基板を搬送機により水洗槽22からリンス槽23に搬送
し、このリンス槽23内でシリコン基板に対して所定時
間リンス処理を行う。この後、シリコン基板を搬送機に
よりリンス槽23から乾燥機24に搬送し、この乾燥機
24内でシリコン基板に対して所定時間乾燥処理を行
う。
機24からRCA洗浄槽21に搬送し、超音波発生装置
25によりRCA洗浄槽21内の洗浄液に超音波を印加
する。これにより、シリコン基板に対して超音波洗浄を
行いながらRCA洗浄処理を10分間程度行う。次い
で、シリコン基板を搬送機によりRCA洗浄槽21から
水洗槽22に搬送し、この水洗槽22内でシリコン基板
に対して所定時間水洗処理を行う。次に、シリコン基板
を搬送機により水洗槽22からリンス槽23に搬送し、
このリンス槽23内でシリコン基板に対して所定時間リ
ンス処理を行う。この後、シリコン基板を搬送機により
リンス槽23から乾燥機24に搬送し、この乾燥機24
内でシリコン基板に対して所定時間乾燥処理を行う。こ
のように超音波洗浄を行いながらRCA洗浄を行うこと
により、ゲート電極3の上部に形成されたTiシリサイ
ドの突起物14を除去することができる。
ド膜9a〜9c及びサイドウオール5を含む全面上にS
iO2からなる層間絶縁膜10をCVD法により堆積す
る。この後、この層間絶縁膜10の上にフォトレジスト
膜を塗布し、このフォトレジスト膜を露光、現像するこ
とにより、層間絶縁膜10上にはレジストパターン11
が形成される。
パターン11をマスクとして層間絶縁膜10をエッチン
グすることにより、層間絶縁膜にはTiシリサイド膜9
a〜9c上に位置するコンタクトホール10a〜10c
が形成される。
ン11を剥離した後、コンタクトホール10a〜10c
内及び層間絶縁膜10上にスパッタリングによりW膜1
2を形成する。
を層間絶縁膜10の表面が露出するまでCMP(Chemica
l Mechanical Polishing)により研磨するか、又はエッ
チバックする。これにより、コンタクトホール10a〜
10c内にW膜が埋め込まれ、Wプラグ12a〜12c
が形成される。
〜12cを含む全面上にAl合金膜をスパッタリングに
より堆積し、このAl合金膜をパターニングすることに
より、Wプラグ上にはAl合金配線13a〜13cが形
成される。Al合金配線13aはWプラグ12aを介し
てゲート電極3に電気的に接続され、Al合金配線13
bはWプラグ12bを介して拡散層6に電気的に接続さ
れ、Al合金配線13cはWプラグ12cを介して拡散
層7に電気的に接続される。
ドプロセスにおいてサイドウオール5及び素子分離膜の
上にシリサイド化されずに残留するTi膜8を選択的に
除去する際、RCA洗浄に超音波洗浄を追加することに
より、シリサイドゲート上の微小突起物を除去すること
ができる。従って、シリサイドゲートとコンタクトプラ
グ12b,12cとの間のショート不良の発生を抑制す
ることができる。
いて説明する。なお、第1の実施の形態と同様の部分の
説明は省略する。
の洗浄液に超音波を印加して超音波洗浄を行っている
が、第2の実施の形態では、図8に示す水洗槽22に超
音波を印加して水洗しながら超音波洗浄を行う。
21により洗浄処理を行った後、水洗槽22内で水洗処
理を行い、次に、リンス槽23内でリンス処理を行い、
次に、乾燥機24内で乾燥処理を行った後、シリコン基
板を水洗槽22に超音波を印加しながら水洗槽22内で
水洗処理を行う。次いで、リンス槽23内でシリコン基
板にリンス処理を行い、乾燥機24内で乾燥処理を行
う。
施の形態と同様にゲート電極の上部の突起物14をある
程度除去することが可能である。従って、シリサイドゲ
ートとコンタクトプラグとの間のショート不良の発生を
抑制することができる。
いて説明する。なお、第1の実施の形態と同様の部分の
説明は省略する。
1、水洗槽22、リンス槽23、乾燥機24の順に処理
した後、RCA洗浄槽21で超音波洗浄を行い、その
後、水洗槽22、リンス槽23、乾燥機24の順に処理
しているが、第3の実施の形態では、RCA洗浄槽21
で超音波洗浄を行い、その後、水洗槽22、リンス槽2
3、乾燥機24の順に処理するものである。
施の形態と同様にゲート電極の上部の突起物14を除去
することが可能である。従って、シリサイドゲートとコ
ンタクトプラグとの間のショート不良の発生を抑制する
ことができる。
いて説明する。なお、第1の実施の形態と同様の部分の
説明は省略する。
1、水洗槽22、リンス槽23、乾燥機24の順に処理
した後、RCA洗浄槽21で超音波洗浄を行い、その
後、水洗槽22、リンス槽23、乾燥機24の順に処理
しているが、第4の実施の形態では、RCA洗浄槽21
で洗浄処理を行った後、水洗槽22の純水に超音波を印
加して水洗しながら超音波洗浄を行い、次いで、リンス
槽23、乾燥機24の順に処理するものである。
施の形態と同様にゲート電極の上部の突起物14をある
程度除去することが可能である。従って、シリサイドゲ
ートとコンタクトプラグとの間のショート不良の発生を
抑制することができる。
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、ゲート電極3及びソース/ドレイ
ン領域の拡散層6,7それぞれの上にTiシリサイド膜
9a〜9cを形成しているが、Tiシリサイド膜に限ら
ず、他のシリサイド膜を形成することも可能であり、例
えばゲート電極及びソース/ドレイン領域の拡散層それ
ぞれの上にWシリサイド膜、Coシリサイド膜又はNi
シリサイド膜を形成することも可能である。
リサイドプロセスにおいてサイドウオール上にシリサイ
ド化されずに残留する金属膜を選択的に除去する際、ア
ンモニア水及び過酸化水素水を含む洗浄液に超音波を加
えながら洗浄する。したがって、シリサイドゲート上の
微小突起物を除去することができ、それにより、ゲート
電極とコンタクトプラグとのショート不良の発生を抑制
した洗浄方法及び半導体装置の製造方法を提供すること
ができる。
置の製造方法を示す断面図である。
置の製造方法を示すものであり、図1の次の工程を示す
断面図である。
置の製造方法を示すものであり、図2の次の工程を示す
断面図である。
置の製造方法を示すものであり、図3の次の工程を示す
断面図である。
置の製造方法を示すものであり、図4の次の工程を示す
断面図である。
置の製造方法を示すものであり、図5の次の工程を示す
断面図である。
置の製造方法を示すものであり、図6の次の工程を示す
断面図である。
断面図である。
層 8…Ti膜 9a〜9c,109a〜109c…Tiシリサイド膜 10,110…層間絶縁膜 10a〜10c…コンタクトホール 11…レジストパターン 12…W膜 12a〜12c,112a〜112c…Wプラグ 13a〜13c,113a〜113c…Al合金配線 14,114…微小突起物 21…RCA洗浄槽 22…水洗槽 23…リンス槽 24…乾燥機 25…超音波発生装置
Claims (4)
- 【請求項1】 サリサイドプロセスでサイドウオールに
シリサイド化されずに残留する金属膜を除去する洗浄方
法において、 アンモニア水及び過酸化水素水を含む洗浄液に超音波を
加えながら洗浄することを特徴とする洗浄方法。 - 【請求項2】 サリサイドプロセスでサイドウオールに
シリサイド化されずに残留する金属膜を除去する洗浄方
法において、 アンモニア水及び過酸化水素水を含む洗浄液により洗浄
する工程と、 超音波を加えながら水洗する工程と、 を具備することを特徴とする洗浄方法。 - 【請求項3】 半導体基板上にゲート電極を形成する工
程と、 半導体基板のソース/ドレイン領域に拡散層を形成する
工程と、 このゲート電極上及びソース/ドレイン領域の拡散層上
に金属膜を形成する工程と、 この金属膜に熱処理を施すことにより、ゲート電極上及
びソース/ドレイン領域の拡散層上に金属シリサイド膜
を形成するシリサイド化工程と、 このシリサイド化工程でシリサイド化されずに残留する
金属膜を除去する洗浄工程であって、アンモニア水及び
過酸化水素水を含む洗浄液に超音波を加えながら洗浄す
る工程と、 金属シリサイド膜上に絶縁膜を形成する工程と、 この絶縁膜をエッチングすることにより、該絶縁膜にゲ
ート電極の上方に位置する第1の接続孔及びソース/ド
レイン領域の拡散層の上方に位置する第2の接続孔を形
成する工程と、 第1及び第2の接続孔それぞれの内にコンタクトプラグ
を埋め込む工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項4】 半導体基板上にゲート電極を形成する工
程と、 半導体基板のソース/ドレイン領域に拡散層を形成する
工程と、 このゲート電極上及びソース/ドレイン領域の拡散層上
に金属膜を形成する工程と、 この金属膜に熱処理を施すことにより、ゲート電極上及
びソース/ドレイン領域の拡散層上に金属シリサイド膜
を形成するシリサイド化工程と、 このシリサイド化工程でシリサイド化されずに残留する
金属膜を除去する洗浄工程であって、アンモニア水及び
過酸化水素水を含む洗浄液により洗浄した後、超音波を
加えながら水洗する工程と、 金属シリサイド膜上に絶縁膜を形成する工程と、 この絶縁膜をエッチングすることにより、該絶縁膜にゲ
ート電極の上方に位置する第1の接続孔及びソース/ド
レイン領域の拡散層の上方に位置する第2の接続孔を形
成する工程と、 第1及び第2の接続孔それぞれの内にコンタクトプラグ
を埋め込む工程と、を具備することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001187935A JP2003007640A (ja) | 2001-06-21 | 2001-06-21 | 洗浄方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001187935A JP2003007640A (ja) | 2001-06-21 | 2001-06-21 | 洗浄方法及び半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008015737A Division JP4924451B2 (ja) | 2008-01-28 | 2008-01-28 | 洗浄方法及び半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003007640A true JP2003007640A (ja) | 2003-01-10 |
Family
ID=19027146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001187935A Pending JP2003007640A (ja) | 2001-06-21 | 2001-06-21 | 洗浄方法及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003007640A (ja) |
-
2001
- 2001-06-21 JP JP2001187935A patent/JP2003007640A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3887257B2 (ja) | サリサイド構造の改良された形成方法 | |
US7863191B2 (en) | Manufacturing method of semiconductor device | |
US7501672B2 (en) | Method and structure for a self-aligned silicided word line and polysilicon plug during the formation of a semiconductor device | |
JP2004128463A (ja) | 半導体素子の製造方法 | |
JP2010206056A (ja) | 半導体集積回路装置の製造方法 | |
KR100769415B1 (ko) | 반도체장치의 제조방법 | |
JP2006216854A (ja) | 半導体装置の製造方法 | |
US6074938A (en) | Method of forming a semiconductor device comprising a dummy polysilicon gate electrode short-circuited to a dummy element region in a substrate | |
US20110212610A1 (en) | Methods of forming dual gate of semiconductor device | |
KR100829597B1 (ko) | 반도체 장치의 세정 방법 및 제조 방법 | |
US7268048B2 (en) | Methods for elimination of arsenic based defects in semiconductor devices with isolation regions | |
JP4924451B2 (ja) | 洗浄方法及び半導体装置の製造方法 | |
JP2003007640A (ja) | 洗浄方法及び半導体装置の製造方法 | |
JP4087172B2 (ja) | 半導体装置の製造方法 | |
JP2000188292A (ja) | 半導体装置および製造方法 | |
US6642592B2 (en) | Semiconductor device and method for fabricating same | |
KR100361572B1 (ko) | 반도체 소자의 접촉 구조 형성 방법 | |
KR100190060B1 (ko) | 실리사이드 형성 방법 | |
TW426935B (en) | Manufacturing process of salicide gate device capable of preventing the isolation oxide layer from over etching | |
JP2004095625A (ja) | 電子デバイスの洗浄方法及び製造方法 | |
US6486048B1 (en) | Method for fabricating a semiconductor device using conductive oxide and metal layer to silicide source + drain | |
JP2003332424A (ja) | 半導体装置の製造方法 | |
JP2003197635A (ja) | 半導体装置の製造方法 | |
JP4048527B2 (ja) | 半導体素子の製造方法 | |
JPH10261722A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080128 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080318 |