JP2002534807A - フィーチャ表面カバレッジの改善を促進する銅シード層の堆積方法 - Google Patents

フィーチャ表面カバレッジの改善を促進する銅シード層の堆積方法

Info

Publication number
JP2002534807A
JP2002534807A JP2000592876A JP2000592876A JP2002534807A JP 2002534807 A JP2002534807 A JP 2002534807A JP 2000592876 A JP2000592876 A JP 2000592876A JP 2000592876 A JP2000592876 A JP 2000592876A JP 2002534807 A JP2002534807 A JP 2002534807A
Authority
JP
Japan
Prior art keywords
copper
species
seed layer
ions
ionization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000592876A
Other languages
English (en)
Inventor
イムラン ハシム
ホン−メイ ツァン
ジョン シー フォスター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2002534807A publication Critical patent/JP2002534807A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

(57)【要約】 我々は、半導体フィーチャ表面（１２９）上に堆積させる銅シード層（１３２）のステップカバレッジを改善し、特に高アスペクト比を有する小サイズのフィーチャに有用な方法を発見した。我々は高アスペクト比フィーチャの例としてコンタクトビア（１２２）を使用し、従来考えられていたことに反して、堆積させる銅種がイオンである割合を増加させることによって、ビアの底及びビアの壁における銅シード層カバレッジを同時に増加させることが可能であることを実証した。銅シード層の十分なステップカバレッジを得るために必要な種イオン化の割合は、フィーチャのアスペクト比の関数である。銅種がイオンである割合を増加させるには、例えば銅ターゲットのレーザ溶発、電子サイクロトロン共鳴、ホローカソード、及び出願人が好む技術である誘導結合ＲＦイオン金属プラズマのような、当分野においては公知の技術を使用して達成する。我々は更に、イオン化を増加させるために誘導結合プラズマを使用する場合、多くの場合にイオン化源への電力を増加させてもイオンの所望の割合を得るには不十分であることも発見した。プラズマガス圧を増加させることも必要である。典型的には、プラズマガスはアルゴンであり、銅シード層堆積チャンバ内のアルゴン圧を、約20乃至約100ミリトル、好ましくは約30ミリトル乃至70ミリトルの範囲内に入るように増加させる。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、改善されたステップカバレッジを有する銅シード層をフィーチャ表
面上に堆積させるための方法、及び該方法を使用して得られる改善されたフィー
チャ構造に関する。
【０００２】 （従来の技術） 銅をエッチングして所望の半導体相互接続パターンを得ることが困難であるた
めに、銅相互接続を得る好ましい方法の１つは、埋込まれたトレンチ及び／又は
ビアを充填する必要があるダマシンプロセスである。
【０００３】 0.5ミクロン（μ）又はそれ以下のフィーチャを有する多重レベル構造を製造
するための典型的なダマシンプロセスは、半導体表面上に誘電体材料をブランケ
ット堆積させ、誘電体材料をパターン化して開口を形成し、誘電体材料の表面上
に開口を充填するのに十分な量で導電性材料を堆積させ、化学反応材をベースと
するプロセス、機械的方法、又は化学・機械研磨混合技術を使用して基体表面か
ら過剰導電性材料を除去することを含む。下に位置する構造内へ銅が拡散する問
題を防ぐために、誘電体材料と銅充填材料との間にバリヤー層が使用されること
が多い。更に、銅充填材のバリヤー層への付着を改善するために、バルク銅充填
材料を堆積させる前に、バリヤー層上に銅のシード層を堆積させる。
【０００４】 フィーチャの銅充填中に当面する主たる問題は、銅充填内にボイド空間が形成
されることである。例えば、化学蒸着（ＣＶＤ）を使用してトレンチ又はビアの
ようなフィーチャの銅充填中、充填される開口内にボイドが形成される傾向があ
り、これは特にフィーチャのアスペクト比が高い場合に然りである。ＣＶＤプロ
セスの他の欠陥は、堆積された導電性材料内に見出すことができるＣＶＤ反応物
蒸着源からの汚染、及びこの技術を使用することに付随する費用である。銅フィ
ーチャを蒸発又はスパッタされた銅で充填させることはきれいなプロセスではあ
るが、それでもボイドが形成される傾向が存在している。更に、蒸着は比較的遅
いプロセスであり、生産速度を低下させる。もし銅のリフローと組合わせて使用
されれば、銅充填のためにスパッタされた銅を使用することができる。しかしな
がら、典型的にリフロープロセスも、時間のかかるプロセスである。
【０００５】 約0.5μｍより小さい高アスペクト比のフィーチャを充填するための典型的な
スパッタリング技術は、スパッタされた銅をフィーチャ表面上へ低温（典型的に
は、約150℃より低い）堆積させるステップと、それに続いて銅をリフローさせ
てトレンチ又はビアの充填を行うために約400℃を越える温度での焼なましプロ
セス（堆積を伴わない）とを含む。しかしながら、このようなリフロープロセス
は、現在では約２：１又はそれ以下のアスペクト比に制限されており、また典型
的には30分より長い処理時間を必要とする。
【０００６】 1993年９月21日付Brarenらの米国特許第5,246,885号は上述した問題に対して
、高アスペクト比フィーチャの充填のためにレーザ溶発システムの使用を提唱し
ている。特定の角度でターゲットに衝突させるためにエネルギのビームを使用し
、１つより多くの材料からなる溶発ターゲットによって合金、漸変する層、及び
純粋な金属が堆積される。溶発された材料は、主として溶発された材料のイオン
からなるプラズマを形成し、このプラズマは材料が堆積される表面に向かって高
い指向性をもって移動させられる。
【０００７】 1994年５月17日付Rudolph Eschabachの米国特許第5,312,509号は、高純度金属
の低温化学蒸着のための製造システムを開示している。即ち、エッチングされた
パターンを含む半導体基体はプラズマ清浄され、引き続いて基体は接着層及び核
形成シード層で被膜される。基体を含む処理チャンバに接続されている反応器は
、堆積させる金属の先駆物質（原料）を昇華させて基体へ輸送する。基体を載せ
る加熱されたチャックは、基体を先駆物質の解離温度より高く加熱して先駆物質
からの金属を基体上に解放させ、金属種を基体上のシード層上に核形成させる。
付着バリヤー層及びシード層（もし必要ならば）はスパッタ堆積を使用して堆積
させると説明したが、もし銅堆積のためにスパッタリングを使用すれば発生する
恐れがある側壁上のボイド形成を回避するために、銅層はＣＶＤ堆積だけによっ
て堆積させる。
【０００８】 1994年10月11日付Hoらの米国特許第5,354,712号は、集積回路のための相互接
続構造を形成する方法を開示している。好ましくは、金属堆積のためのシード層
を形成する導電性材料のバリヤー層を、誘電体層内に限定されている相互接続ト
レンチの側壁及び底上に選択的に堆積させる。その後に、金属の順応性の層を相
互接続トレンチ内のバリヤー層上に選択的に堆積させる。
【０００９】 上述した全ての開発努力にも拘わらず、特に複雑な設備の使用を必要とせず、
小さく且つ高いアスペクト比のフィーチャに対して良好なステップカバレッジを
与え、約450℃より低い温度で遂行することができ、そして本質的にボイドの無
い相互接続構造を製造するような、銅相互接続フィーチャを製造する方法に対す
る要望が存続している。
【００１０】 極く最近になって特にきれいなめっき溶液を使用する電気めっき技術を使用し
て、銅充填された半導体フィーチャが製造された。銅を堆積させるこの方法は、
連続する順応性の銅シード層が電気めっきの開始時にフィーチャの表面上の所定
位置にある場合には良好に動作する。しかしながら、もし銅シード層内に何等か
の不連続が存在すれば、シード層内に不連続が存在する箇所の銅充填物内にボイ
ドが形成される。このことから、全フィーチャ表面上に連続した銅シード層を有
していることが極めて重要になる。例えばフィーチャサイズが小さく（0.25μｍ
より小さく）、アスペクト比が高い（約３：１より大きい）場合には、フィーチ
ャ表面上に銅の連続シード層を設けることは特に困難になる。図１Ａは、0.17μ
ｍの底直径と、約７：１のアスペクト比を有する銅充填された半導体コンタクト
ビアの概要断面図であって、銅シード層のステップカバレッジが不十分であり銅
充填物が多くのボイドを含んでいる様を示している。約３：１より大きいアスペ
クト比を有するフィーチャを充填する要望を満足させるためには、ステップカバ
レッジ、特に側壁カバレッジの改善が要求される。
【００１１】 （発明の概要） 我々は、半導体フィーチャ表面上に堆積される銅シード層のステップカバレッ
ジを改善し、高アスペクト比を有する小サイズのフィーチャにとって特に有用な
方法を発見した。我々は、高アスペクト比フィーチャの例としてコンタクトビア
を使用して、従来考えられていたことに反して、堆積用銅種がイオンである割合
を増加させることによって、ビアの底及びビアの壁上の銅シード層のカバレッジ
を同時に増加させることができることを実証した。更に、カバレッジは、フィー
チャ寸法の関数として、半導体基体表面のバイアス電圧（該表面の引き付け力）
を調整することによって最適化することができる。
【００１２】 銅シード層のための十分なステップカバレッジを得るのに必要な種のイオン化
の割合は、フィーチャのアスペクト比の関数である。本発明は、0.25μｍ又はそ
れより小さいフィーチャサイズを有するフィーチャの場合に、堆積種が基体と接
触する時点には少なくとも30％がイオンであるような堆積種を使用することを企
図しているが、約３：１のアスペクト比の場合には、基体上に堆積される時点に
は約50％又はそれ以上の銅種がイオンであることを必要とする。アスペクト比が
約４：１まで増加した場合には、種がイオンである割合は、好ましくは約60％乃
至70％まで増加させる。アスペクト比が約５：１又はそれ以上の場合には、種が
イオンである割合は、好ましくは80％より高く増加させる。種のイオン化を100
％に接近させることは可能であるが、典型的には堆積速度が低下するために必要
条件下での動作が実現されなくなる。それ故、ここで企図している多くのデバイ
スフィーチャの場合、好ましいイオン化の割合の範囲は約50％乃至約90％である
。
【００１３】 銅種のイオン化割合のこの増加は、銅ターゲットのレーザ溶発、電子サイクロ
トロン共鳴、ホローカソード、及び本出願人が好む技術である誘導結合ＲＦプラ
ズマに基づく当分野において公知の技術を使用して達成できる。誘導結合ＲＦプ
ラズマの使用に関して、以下に詳細に説明する。
【００１４】 我々は、誘導結合ＲＦプラズマを使用してイオン化を増加させるのに、多くの
場合、イオン化源へのＲＦ電力を増加させても所望の割合のイオンを得るには不
十分であることを発見した。プラズマガス圧を増加させることも必要である。典
型的にはプラズマガスはアルゴンであるが、クリプトン及びキセノンのような他
の不活性ガスも同じように使用することができる。実際に、クリプトン又はキセ
ノンのような高い質量のガスはＣu原子をイオン化するのに極めて有効であるが
、アルゴンはその入手の容易さ及び低価格の故に好ましい。銅シード層堆積チャ
ンバ内のプラズマガス圧は、プラズマ内に所望割合のイオンを達成するために、
約20乃至約100ミリトル、好ましくは約30乃至約70ミリトルの範囲まで上昇させ
る。
【００１５】 （好適な実施例の詳細な説明） 本発明は、半導体フィーチャ表面上に堆積される銅シード層のステップカバレ
ッジを改善する方法に関し、本方法は、高アスペクト比を有する小サイズのフィ
ーチャに特に有用である。ステップカバレッジの改善を、フィーチャトポロジに
は無関係に、フィーチャ表面上に連続被膜を付着させる能力の改善という。この
方法は、半導体基体のフィールド表面上に所与の厚みの材料を堆積中に、フィー
チャ表面上の底カバレッジ及び側壁カバレッジの量を同時に増加させることが可
能であることの発見に基づいている。この同時増加は、少なくとも所与の割合の
イオンを含む銅種を、基体の表面に供給することに依存する（要求される割合は
、フィーチャサイズ及びフィーチャのアスペクト比に依存する）。更に、我々の
好ましい実施の形態の装置を使用する場合、種がイオンである割合は、銅堆積処
理チャンバ内の圧力を増加させることによって増加させる。
【００１６】Ｉ．定義 詳細な説明に入る前に、本明細書及び特許請求の範囲において使用されている
単数形は、文脈から明らかに理解される場合を除いて複数の関係物を含むことに
注目されたい。即ち、例えば、“（１つの）半導体”は、半導体の挙動特性を有
することが知られているいろいろな異なる材料を含んでいる。
【００１７】 本発明の説明にとって特に重要な特定の用語を以下に定義する。
【００１８】 用語“アスペクト比”とは、限定するものではないが、特定のフィーチャの高
さ寸法と幅寸法の比のことである。フィーチャが１つより多くの幅寸法を有して
いる場合、アスペクト比は典型的に、そのフィーチャの最小幅寸法を使用して計
算される。例えば、典型的には複数の層を通って管の形状で伸びているコンタク
トビア開口は、ある高さとある直径を有しており、アスペクト比は管の高さを直
径で除した値である。トレンチのアスペクト比は、そのトレンチの高さを、典型
的にはそのベースに現れるそのトレンチの最小幅で除した値である。
【００１９】 用語“底カバレッジ”とは、限定するものではないが、フィーチャのトップの
（典型的には、フィールド表面上の）堆積に対するフィーチャの底内に堆積され
た材料の厚みの分数（即ち割合）のことをいう。
【００２０】 用語“完全に充填された”とは、銅が充填されたフィーチャの特性のことであ
る。但し、銅が充填されたフィーチャ内には本質的にボイド空間が存在しないも
のとする。
【００２１】 用語“銅”とは、銅、及び銅含量が少なくとも80原子％であるような銅の合金
のことである。合金は、２つより多くの元素成分からなることができる。
【００２２】 用語“本質的にボイドの無いフィーチャ”とは、限定するものではないが、堆
積された材料で充填された容積開口又は空間からなるフィーチャのことであり、
充填された容積が本質的にボイドの無い空間である。
【００２３】 用語“フィーチャ”とは、限定するものではないが、コンタクト、ビア、トレ
ンチ、デュアルダマシン構造、及び基体表面のトポロジを作り上げている他の構
造のことをいう。
【００２４】 用語“イオン堆積スパッタされた”、“イオン金属プラズマ（ＩＭＰ）”、及
び“高密度プラズマスパッタされた”とは、基体上に堆積される種のイオン化の
割合が典型的には約50％より大きいようなスパッタ堆積のことである。銅ターゲ
ットのレーザ溶発、電子サイクロトロン共鳴、ホローカソード、及び我々の好ま
しい技術である誘導結合ＲＦプラズマのような、イオン堆積スパッタリングを達
成するための方法はいろいろある。我々の誘導結合プラズマ堆積は、好ましくは
マグネトロンスパッタ堆積（磁石アレイがターゲットの後側に配置されている）
を使用する。高密度誘導結合ＲＦプラズマは、スパッタリング陰極と基体支持電
極（ペデスタル）との間に発生し、それによってスパッタされた放出物の増加し
た部分は、それが基体表面に到達する時点にはイオンの形状になっている。
【００２５】 用語“イオン堆積スパッタされた銅”、“ＩＭＰ銅”、又は“高密度プラズマ
スパッタされた銅”とは、上述した技術を使用してスパッタされた銅堆積物のこ
とである。
【００２６】 用語“反応性イオン堆積”、“反応性イオン金属プラズマ（ＩＭＰ）”、又は
“反応性高密度プラズマ堆積”とは、スパッタリング中に反応性ガスが供給され
てスパッタ中のイオン化された材料と反応し、反応性ガス元素を含むイオン堆積
スパッタされた化合物を発生するような、上述した種類のスパッタリングのこと
である。
【００２７】 用語“側壁カバレッジ”とは、限定するものではないが、フィーチャのトップ
の（典型的には、フィールド表面上の）厚みに対するフィーチャの側壁上に堆積
された材料の厚みの分数（即ち割合）のことをいう。
【００２８】 用語“標準銅堆積”又は“従来のスパッタリング”とは、ターゲットがスパッ
タされ、ターゲットからスパッタされた材料がターゲットと基体との間を通過し
て基体上にフィルム層を形成するような基体上にフィルム層を形成する方法にお
いて、ターゲットからスパッタされた材料が基体に到達する前にその実質的な部
分をイオン化させる手段が設けられていない方法のことをいう。
【００２９】 用語“ＴＥＭ”とは、透過型電子顕微鏡のことである。
【００３０】II．本発明を実現するための装置 予備清浄ステップ、バリヤー層の堆積、及び銅シード層の堆積を遂行するため
に使用することができる処理システムは、Applied Materials社（カリフォルニ
ア州サンタクララ）から入手可能なENDURA（登録商標）統合処理システムである
。このシステムは、米国特許第5,186,718号及び第5,236,868号に図示され、記述
されているので参照されたい。
【００３１】 所望のターゲット材料からイオン堆積スパッタ堆積を達成するために使用でき
る典型的な装置を更に詳述するために、図５にイオン堆積スパッタリングシステ
ムの主要要素の概要を断面図で示す。処理チャンバ５００は、本発明の方法を使
用して銅シード層を堆積させるために使用することができる。
【００３２】 処理チャンバ５００は、典型的にスパッタリングプラズマを閉じ込め、スパッ
タリング速度を増加させることが可能な標準スパッタ磁石（図示せず）を使用す
るマグネトロンチャンバである。更に、処理チャンバは誘導結合されたＲＦ源５
１０を含み、このＲＦ源５１０はスパッタする材料が金属である場合には処理チ
ャンバ壁の内側に配置する。ＲＦ源５１０は、典型的には、スパッタリング陰極
（ターゲット）５０２と基体支持電極５０４との間に位置決めされている単一の
フラットコイル５０８の形状であり、それによってスパッタされた放出物の大部
分は、基体表面に到達する時点にはイオンの形状にされる。ＲＦ電源５０６は、
（オプションとして）基体支持電極５０４にバイアスを印加して半導体基体５０
５上の直流バイアスを増加させることができる。典型的には、チャンネル５０３
を通して導入されるガスからプラズマ５０７が形成される領域を、シールド５１
３が取り囲んでいる。シールド５１３は真空チャンバ５１２によって取り囲まれ
ており、真空チャンバ５１２は排気チャンネル（図示せず）を通して基体処理領
域からガスを排気できるようになっている。本発明の好ましい実施の形態では、
ターゲット５０２に衝突してスパッタリングイオンを形成させるために使用され
るガスは典型的にアルゴンであり、これらのイオンが本例では銅種のような種の
堆積を発生させる。
【００３３】 電気めっきプラズマを使用して銅の充填層を形成させることを望む場合には、
電気めっきプロセスに使用される反応物が高純度であるような当分野においては
公知の種類の電気めっき浴内で好ましく遂行される。これらの電解液は、カリフ
ォルニア州マンハッタンビーチに販売オフィスを置くEnthone-OMIから入手可能
である。銅の電気めっきに関してはUllmann's Encyclopedia of Industrial Che
mistry, Sixth Edition, 1998を参照されたい。また半導体表面の銅めっきに使
用することができる電気めっき装置は、モンタナ州カリスペルのSEMITOOL（登録
商標）から入手可能である。電気めっきは、直流だけを使用して、又は直流パル
ス印加方法を使用して遂行することができる。
【００３４】 バリヤー層を堆積させた後、少なくとも銅のシード層をバリヤー層の上に堆積
させてしまうまでは、半導体構造を空気又は湿気に曝さないことが好ましい。残
余の処理ステップは、フィーチャの内部における酸化銅の形成及び銅の腐食を回
避するために、制御された雰囲気内に半導体構造を置きながら銅充填ビア電気め
っき又は他の手段を遂行して完了させることが好ましい。
【００３５】III．本発明の方法 本発明以前の理論は、半導体基体のフィールド表面上の所与の厚みの銅層の堆
積は、基体内に存在していて基体表面に開いているフィーチャ（例えば、コンタ
クトビア）の表面をカバーするのに利用できる固定された数の銅原子が供給され
るというものであった。開口の表面領域上に堆積される銅原子の量は計算するこ
とが可能であり、これらは開口の下に位置するフィーチャ表面上に堆積させるた
めに利用できる原子である。その結果、より多くの銅原子がコンタクト又はビア
の底に堆積されるように処理パラメータを変化させると、ビアの側壁をカバーす
るために利用可能な銅原子が減少することになる。我々は、これが事実ではない
ことを発見した。我々は、基体へ堆積させる銅種のある割合がイオンであれば、
コンタクトビアの底カバレッジ及び側壁カバレッジを同時に増加させることが可
能であることを発見した。考え得る説明は、堆積させる金属のイオン化を増加さ
せることによって、より多くの銅種が負にバイアスされたウェーハに引き付けら
れ、高アスペクト比フィーチャ内により深く突入できるというものである。更に
、イオン化を増加させることにより、堆積させる銅原子の固着係数を１より小さ
く減少させることができ、フィーチャの底から側壁への材料の散乱及び再分配が
より多くなる。基体表面に衝突する銅種のイオン化の所要割合（即ち、イオン化
の割合）は、フィーチャのサイズ、及びフィーチャのアスペクト比に依存する。
例えば、約0.25μｍ又はそれ以下のフィーチャサイズ、及び約３：１のアスペク
ト比を有するコンタクトビアの場合に、銅シード層の好ましい、連続する側壁カ
バレッジを得るためには、基体上に堆積させる時点に約50％又はそれ以上の銅種
をイオン化させる必要がある。アスペクト比が約４：１に増加した場合には、種
がイオンである割合は約60％乃至70％まで増加させることが好ましい。アスペク
ト比が約５：１又はそれ以上の場合には、種がイオンである割合を約80％に増加
させることが好ましい。
【００３６】 図１Ｂは、本発明の方法を使用して形成された半導体構造１２０のＴＥＭ概要
断面図を示しており、この構造はその中に形成されたコンタクトビア１２２を含
んでいる。コンタクトビア１２２の開いた表面１２９は、典型的には誘電体基体
１２４の層（典型的には、二酸化シリコン）をプラズマエッチングすることによ
って形成されている。誘電体基体１２４が銅充填層１２６と接触し、また誘電体
材料（二酸化シリコンのような）が銅の拡散を受け易い場合には、一般的に銅と
誘電体材料との間にバリヤー層１３０が使用される。コンタクトビア１２２内の
銅の付着を改善するために、典型的には、銅充填材料をバルク堆積させる前に、
銅シード層１３２をバリヤー層１３０上に堆積させる。
【００３７】 基体１２６を参照して説明している好ましい実施の形態は、要求されるデバイ
スの機能に依存する。本例では、窒化シリコンのエッチングストップ層１２８（
他の類似エッチングストップ材料を使用することができる）が基体１２６の上に
堆積されており、二酸化シリコンの誘電体層１２４（他の類似誘電体材料を使用
することができる）が窒化シリコンエッチングストップ層１２８の上に堆積され
ている。約0.17μｍのフィーチャサイズと、約５から約７までの範囲のアスペク
ト比とを有するコンタクトビアの開いた面１２９が、酸化シリコン層１２４内に
エッチングされている。その後に、当分野においては公知の反応性プラズマ蒸着
技術を使用して、窒化タンタルのバリヤー層１３０が酸化シリコン１２９の内面
に堆積される。（銅による拡散を受けない誘電体材料を使用するのであれば、こ
のようなバリヤー層は不要であることは理解されよう。）説明中の好ましい実施
の形態では、窒化タンタルバリヤー層は、後述する種類の反応性イオン金属プラ
ズマスパッタリング技術を使用して堆積される。しかしながら、ＣＶＤのような
他の堆積技術も同様に使用することができる。典型的には、窒化タンタルバリヤ
ー層１３０の厚みは、約150から約500Å の範囲である。我々は、バリヤー層１
３０の厚みとして最も一般的な約250Åを使用した。（タンタル、チタン、窒化
チタン、タングステン、及び窒化タングステンのような他の代替バリヤー層材料
も同様に使用できることを理解されたい。）
【００３８】 バリヤー層１３０の上に銅“シード”層１３２を堆積させた。そして、最後に
銅充填層１３６を銅シード層１３２上に堆積させた。銅シード層１３２の目的は
、バリヤー層１３０への銅充填層１３６の付着を改善することであり、また銅充
填層１３６へ転移のための所望の結晶構造（好ましくは、＜111＞）を得ること
である。銅充填層１３６は、1997年５月３日付の共に係属する米国特許出願第08
/855,059号“Method of Sputtering Copper to Fill Trenches and Vias”に開
示されているような指定された条件の下で、スパッタリング技術を使用して堆積
させることができる。この特許出願は本発明の譲受人に譲受されており、本明細
書はその全文を参照として採り入れている。
【００３９】 銅充填層は、ＣＶＤ、蒸発、又は電気めっきのような順応性の銅層を形成させ
る技術を使用して堆積させることもできる。本好ましい実施の形態では、電気め
っきを使用して銅充填層１３６を堆積させた。
【００４０】例１−比較例 図１Ａは、本発明により改善される従来技術を示している。図１Ａは、中に形
成されたコンタクトビア１０２を含む半導体構造１００のＴＥＭ断面図の概要を
示している。コンタクトビア１０２のフィーチャサイズは0.17μｍであり、アス
ペクト比は約７であった。
【００４１】 コンタクトビア１０２の開いた表面１０９は、当分野において広く知られてい
る技術を使用して、酸化シリコン基体１０４の層をプラズマエッチングすること
によって形成されている。窒化タンタルのバリヤー層１１０は、イオン金属プラ
ズマ堆積スパッタリング条件を使用して堆積させた。詳述すれば、プラズマ電源
は直流１ｋＷであり、イオン化コイルへのＲＦ電力は1.5ｋＷ、２ＭＨｚであり
、プラズマガス流は50ｓｃｃｍのアルゴン及び20ｓｃｃｍのＮ2であり、処理容
器圧力は28ミリトルであり、堆積プロセスの後半中にだけ基体支持ペデスタルへ
印加するＲＦ電力は350Ｗ、13.56ＭＨｚであった。
【００４２】 その後に、以下の処理条件を使用して銅シード層１１２を堆積させた。即ち、
処理チャンバ圧は20ミリトルであり、プラズマ源電力は直流２ｋＷであり、イオ
ン化コイルへのＲＦ電力は２ｋＷであり、堆積プロセスの後半中に基体支持ペデ
スタルへ印加する電力は350Ｗであった。プラズマ源ガスはアルゴンであった。
ターゲット組成は、100％の銅であった。堆積中の基体温度は100℃以下であった
。基体支持ペデスタル温度は50℃以下であった。
【００４３】 これらの処理条件によりもたらされる基体表面に衝突する銅種のイオン化の割
合は、約45％である。底カバレッジは約10％より低く、側壁カバレッジは約０％
から約10％まで変化していた。
【００４４】 銅充填層１１６は、当分野において公知の電気めっき技術を使用して、銅シー
ド層１１２上に堆積させた。図１Ａに示すように、コンタクトビア１０２の側壁
に沿ってボイド１１４が形成され、コンタクトビア１０２の不完全な充填が残さ
れた。
【００４５】例２−本発明の好ましい実施例 図１Ｂは、本発明の方法を使用して準備された充填済みのコンタクトビアを示
している。図１Ｂは、中に形成されたコンタクトビア１２２を含む半導体構造１
２０のＴＥＭ断面図の概要を示している。コンタクトビア１２２のフィーチャサ
イズは0.17μｍであり、アスペクト比は約７であった。
【００４６】 この好ましい実施例は、200ｍｍ直径のシリコンウェーハを処理することがで
きる処理チャンバ内で製造された。コンタクトビア１２２の開いた表面１２９は
、当分野において広く知られている技術を使用して、酸化シリコン基体１２４の
層をプラズマエッチングすることによって形成されている。窒化タンタルのバリ
ヤー層１３０は、図１Ａを参照して説明したイオン金属プラズマ堆積スパッタリ
ング条件を使用して堆積させた。
【００４７】 その後に、以下の処理条件を使用して銅シード層１３２を堆積させた。即ち、
処理チャンバ圧は60ミリトルであり、プラズマ源電力は直流１ｋＷであり、イオ
ン化コイル電力は２ｋＷ、２ＭＨｚであり、堆積プロセスの後半中に基体支持ペ
デスタルへ印加するＲＦバイアス電力は350Ｗ、13.56ＭＨｚであった。プラズマ
源ガスはアルゴンであった。ターゲット組成は、100％の銅であった。堆積中の
基体温度は約100℃以下であった。基体支持ペデスタル及び処理チャンバ壁温度
は約50℃であった。フィールド表面上の銅シード層の厚みは約200ｎｍであった
。
【００４８】 これらの処理条件によりもたらされる基体表面に衝突する銅種のイオン化の割
合は、約80％である。底カバレッジは約20％より低く、側壁カバレッジは約５％
から約10％まで変化していた。
【００４９】 銅充填層１３６は、当分野において公知の電気めっき技術を使用して、銅シー
ド層１３２上に堆積させた。銅充填層１３６内に、又はビア１２２の側壁領域に
沿って、ボイドは形成されなかった。
【００５０】 本発明によって達成される強化されたステップカバレッジは、前述したように
基体表面と接触する銅種内のイオンの割合を高くした結果として得られるのであ
る。イオンの割合の増加は、部分的に、図５を参照して説明した内部イオン化コ
イル５０８の使用により達成される。しかしながら、我々は、銅原子の性質の故
に銅堆積中の処理チャンバ圧を、他の材料（例えば、チタンのような）のイオン
堆積スパッタリングのために使用される処理チャンバ圧と比較して、激烈に増加
させる必要があることを発見した。処理チャンバ圧を高くすると、アルゴン原子
（プラズマ源として使用）との衝突が増加するために、イオン化コイル５０８の
領域を通るスパッタされた銅原子の進行が遅くなるものと考えられる。これによ
り、イオン化コイル５０８へ供給されるＲＦ電力によってイオン化される銅原子
をより多くすることができる。ＲＦ電力自体を増加させることによってもイオン
化の割合を増加させることはできるが、それだけでは基体と接触する銅種のイオ
ン化の所望の割合を得るには十分ではないことを我々は見出した。前述したよう
に、必要な処理チャンバ圧は、フィーチャのサイズ及びアスペクト比の関数であ
る。しかしながら、約４又はそれ以上のアスペクト比を有する約0.25μｍのフィ
ーチャサイズの場合、典型的には30ミリトルを越える、好ましくは50ミリトルを
越える処理チャンバ圧を使用することが必要である。我々が使用した特定の装置
では、約40ミリトル乃至約0.5トルの処理チャンバ圧が推奨され、好ましい範囲
は約40ミリトル乃至約0.5トルであり、最も好ましい範囲は約40ミリトル乃至約1
00ミリトルである。
【００５１】 図２Ａは、処理チャンバ圧（横軸２０４）の関数として、本発明の方法（図１
を参照して説明した）によって堆積させた銅シード層で測定されたパーセント底
カバレッジ（縦軸２０２）のプロット２００である。曲線２０６は、半導体ウェ
ハ基体の中心におけるデータを表しており、一方曲線２０８は、半導体ウェハ基
体の縁におけるデータを表している。一定に保たれた一般的処理条件は、プラズ
マ源電力が直流１ｋＷであり、イオン化コイルへのＲＦ電力が２ｋＷ（２ＭＨｚ
）であり、基体支持プラテンへはＲＦ電力を供給せず、基体温度が約100℃より
低く、処理チャンバ壁温度及び基体支持ペデスタル温度は約50℃より低かった。
【００５２】 図２Ｂは、処理チャンバ圧（横軸２２４）の関数として、本発明の方法（図１
を参照して説明した）によって堆積させた銅シード層で測定されたパーセント側
壁カバレッジ（縦軸２２２）プロット２２０である。曲線２２６は、半導体ウェ
ハ基体の中心におけるデータを表しており、一方曲線２２８は、半導体ウェハ基
体の縁におけるデータを表している。一定に保たれた一般的処理条件は、図２Ａ
を参照して説明した条件と同一である。
【００５３】 図２Ａ及び図２Ｂを組合わせて解った予期しなかった結果は、処理チャンバ内
の圧力を増加させることによって銅種を堆積中に、コンタクトビア表面の内部の
底カバレッジ及び側壁カバレッジの両方を同時に増加させることが可能なことで
ある。
【００５４】 図３Ａは、処理チャンバ圧（横軸３０４）の関数として、本発明の方法（図１
を参照して説明した）によって堆積させた銅シード層で測定されたパーセント底
カバレッジ（縦軸３０２）のプロット３００である。曲線３０６は、半導体ウェ
ハ基体の中心におけるデータを表しており、一方曲線３０８は、半導体ウェハ基
体の縁におけるデータを表している。一定に保たれた一般的処理条件は、プラズ
マ源電力が直流２ｋＷであり、イオン化コイルへのＲＦ電力が２ｋＷ（２ＭＨｚ
）であり、基体支持プラテンへはＲＦ電力を供給せず、基体温度が約100℃より
低く、処理チャンバ壁温度及び基体支持ペデスタル温度が約50℃より低かった。
【００５５】 図３Ｂは、処理チャンバ圧（横軸３２４）の関数として、本発明の方法（図１
を参照して説明した）によって堆積させた銅シード層で測定されたパーセント側
壁カバレッジ（縦軸３２２）プロット３２０である。曲線３２６は、半導体ウェ
ハ基体の中心におけるデータを表しており、一方曲線３２８は、半導体ウェハ基
体の縁におけるデータを表している。一定に保たれた一般的処理条件は、図３Ａ
を参照して説明した条件と同一である。
【００５６】 図２Ａ及び２Ｂと、図３Ａ及び３Ｂとの主な差は、プラズマ源直流電力を増加
させた（１ｋＷから２ｋＷへ増加）ことである。この場合も、処理チャンバ圧を
増加させると、底カバレッジに重要な増加が見られる。側壁カバレッジも大幅に
増加しているが、曲線３２８に示されているように、半導体基体の縁における側
壁カバレッジのデータが確定的ではないことが解る。チャンバ圧を高く（40ミリ
トルより高く）すれば、ウェハの端における側壁カバレッジのデータはより確定
的になるかも知れない。しかしながら、プラズマ源電力を高くすると堆積速度は
増加するが、それにより不十分なイオン化がもたらされる。この特定の設備の場
合には、約１ｋＷの範囲内の低めの源電力が好ましい。
【００５７】 図４Ａは、シミュレートしたイオン化の割合（100倍することによって％に変
換することができる）のプロット４００を（処理チャンバ圧の関数として）示し
ている（他の全ての変数は、図２Ａ及び２Ｂに関して指定した値に一定に保った
）。イオン化の割合は縦軸４０２上に示されており、処理チャンバ圧は横軸４０
４上に示されている。曲線４０６は、半導体ウェハ基体の中心におけるデータを
表しており、一方曲線４０８は、半導体ウェハ基体の縁におけるデータを表して
いる。図４Ａは、処理チャンバ圧を増加させることがイオン化の割合を増加させ
るのを支援すること、また高い圧力（50ミリトル又はそれ以上）が基体表面全体
にわたってイオン化の割合を均一にするのを支援することも示している。
【００５８】 図４Ｂは、イオン化コイルに印加する電力の関数としてのイオン化の割合のプ
ロット４２０を示している（他の全ての変数は、図４Ａに関して指定した値に一
定に保った）。曲線４２６は、半導体ウェハ基体の中心におけるデータを表して
おり、一方曲線４２８は、半導体ウェハ基体の縁におけるデータを表している。
ウェハ基体の縁におけるイオン化の割合が望まれるよりも低いだけではなく、イ
オン化コイルへの電力を増加させても基体表面全体にわたって均一なイオン化の
割合も得られていない。
【００５９】 当分野に精通していれば、シード層の十分なステップカバレッジを確保し、銅
の相互接続及びコンタクトフィーチャを完全に充填することを可能にするために
本発明を使用することができる多くの可能な半導体構造を企図することができよ
う。これらの半導体構造は、二酸化シリコン以外の誘電体基体（例えば、低ｋポ
リマー誘電体基体）の使用を含むことができ、タンタル、チタン、窒化チタン、
タングステン、窒化タングステン、又はそれらの組合わせのような、窒化タンタ
ル以外のバリヤー層の使用を含むことができ、銅以外の材料（例えば、アルミニ
ウム）の濡れ層を含むことができ、そして電解めっき以外の技術による銅充填層
の使用を含むことができる。更に、高イオン化割合は、上述した以外の当分野に
おいて公知の装置を使用して得ることができる。当分野に精通していれば、以上
の説明を特許請求の範囲に記載されている本発明の主題に対応する実施の形態に
拡張可能であるので、上述した好ましい実施の形態は本発明の範囲を限定する意
図はないことを理解されたい。
【図面の簡単な説明】
【図１Ａ】 従来技術による銅シード層を堆積させる方法を使用して得た銅を充填させたコ
ンタクトの透過型電子顕微鏡（ＴＥＭ）断面画像の概要を示す図である。
【図１Ｂ】 本発明による銅シード層を堆積させる方法を使用して得た銅を充填させたコン
タクトのＴＥＭ断面画像の概要を示す図である。
【図２Ａ】 スパッタリングターゲットに衝突させるために使用するプラズマに低レベルの
電力を印加して、直径が0.25μｍで、約５：１のアスペクト比を有するコンタク
トビアで得た底カバレッジを、銅堆積処理チャンバ内のチャンバ圧の関数として
示す図である。
【図２Ｂ】 図２Ａに示す0.25μｍ直径のコンタクトビアで得た側壁カバレッジを示す図で
ある。
【図３Ａ】 ターゲットスパッタリングプラズマに印加する電力を図２Ａのコンタクトビア
に使用した電力の２倍にし、直径が0.25μｍで、約５：１のアスペクト比を有す
るコンタクトビアで得た底カバレッジを、銅堆積処理チャンバ内のチャンバ圧の
関数として示す図である。
【図３Ｂ】 図３Ａに示す0.25μｍ直径のコンタクトビアで得た側壁カバレッジを示す図で
ある。
【図４Ａ】 シミュレートした銅種イオン化の割合を、銅堆積処理チャンバ内の圧力の関数
として示す図である。このシミュレーションはイリノイ大学のMark Kushner教授
から入手可能なHPEM（ハイブリッドプラズマ装置モデル）コードに基づいている
。
【図４Ｂ】 銅種イオン化の割合を、スパッタリングターゲットと銅堆積処理チャンバ内の
基体支持ペデスタルとの間に位置決めされている内部イオン化コイルへの電力の
関数として示す図である。
【図５】 本発明の方法を使用して銅シード層を堆積させるのに使用することができる種
類のスパッタリングチャンバの概要断面図である。本図は、高密度プラズマ（イ
オン堆積）スパッタリングチャンバ（又は、反応性イオン堆積スパッタリングチ
ャンバ）の主要要素を示している。これらの主要要素は、直流電力を印加するス
パッタリングターゲット、被処理半導体基体の表面の上のプラズマ内にイオン化
した種を形成し、維持するためのＲＦ給電されたコイル、及び基体を載せている
支持ペデスタルにＲＦ電力を印加し、基体上に強化されたバイアスを生じさせる
ことを可能にする手段を含む。ＲＦ電力を支持ペデスタルに印加すると、基体に
向かうイオンの方向をより異方的にすることができ、またイオンが基体に衝突す
る力の量を制御することができる。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１１月１０日（２０００．１１．１０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツァン ホン−メイ アメリカ合衆国 カリフォルニア州 94087 サニーヴェイル アルバータ ア ヴェニュー 573 (72)発明者 フォスター ジョン シー アメリカ合衆国 カリフォルニア州 94103 サン フランシスコ テンス ス トリート ＃205 465 Ｆターム(参考） 4K029 AA06 BA08 BC03 BD01 CA05 DC03 EA03 4M104 BB04 BB32 CC01 DD37 DD39 FF22 HH13 【要約の続き】 ガス圧を増加させることも必要である。典型的には、プ ラズマガスはアルゴンであり、銅シード層堆積チャンバ 内のアルゴン圧を、約20乃至約100ミリトル、好ましく は約30ミリトル乃至70ミリトルの範囲内に入るように増 加させる。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体上に、又は該基体内に連続銅シード層を設ける方
    法において、前記基体表面と接触する時点には少なくとも30パーセントが銅イオ
    ンの形状である銅種を使用して前記フィーチャの内面上に前記銅シード層を堆積
    させることを特徴とする方法。
  2. 【請求項２】 前記種がイオンであるパーセントは、約50％乃至約100％の
    範囲であることを特徴とする請求項１に記載の方法。
  3. 【請求項３】 前記種がイオンであるパーセントは、約50％乃至約90％の範
    囲であることを特徴とする請求項２に記載の方法。
  4. 【請求項４】 前記種がイオンであるパーセントは、約60％乃至約90％の範
    囲であることを特徴とする請求項１に記載の方法。
  5. 【請求項５】 前記銅種がイオンである割合は、前記銅種の源と前記半導体
    基体との間に配置されているイオン化デバイスに電力を印加し、前記ＲＦ電源か
    ら供給されるイオン化エネルギの印加時に前記銅種を取り囲む前記周囲圧力が少
    なくとも30ミリトルとすることによって得られことを特徴とする請求項１、請求
    項２、請求項３、又は請求項４に記載の方法。
  6. 【請求項６】 前記周囲圧力は、少なくとも40ミリトルであることを特徴と
    する請求項５に記載の方法。
  7. 【請求項７】 前記周囲圧力は、少なくとも60ミリトルであることを特徴と
    する請求項５に記載の方法。
  8. 【請求項８】 請求項１の方法に従って、半導体基体上に、又は該基体内に
    連続銅シード層を設けるために使用される装置において、前記方法の諸ステップ
    を遂行するようにプログラムされている電子デバイスを含むことを特徴とする装
    置。
  9. 【請求項９】 前記装置は、銅種を生成するために使用される源と前記半導
    体基体との間に配置されているイオン化デバイスを更に含むことを特徴とする請
    求項８に記載の装置。
  10. 【請求項１０】 ＲＦ電力が、前記イオン化デバイスに印加されることを特
    徴とする請求項９に記載の装置。
  11. 【請求項１１】 半導体基体上の、又は該基体内の半導体フィーチャの完全
    な銅充填を行う方法において、前記基体表面と接触する時点には少なくとも30パ
    ーセントが銅イオンの形状である銅種を使用して前記フィーチャの内面上に連続
    銅シード層を堆積させるステップを含むことを特徴とする方法。
  12. 【請求項１２】 前記種がイオンであるパーセントは、約30％乃至約90％の
    範囲であることを特徴とする請求項１１に記載の方法。
  13. 【請求項１３】 前記種がイオンであるパーセントは、約50％乃至約90％の
    範囲であることを特徴とする請求項１２に記載の方法。
  14. 【請求項１４】 前記種がイオンであるパーセントは、約70％乃至約90％の
    範囲であることを特徴とする請求項１に記載の方法。
  15. 【請求項１５】 前記銅種がイオンである割合は、前記銅種の源と前記半導
    体基体との間に配置されているイオン化デバイスに電力を印加し、前記ＲＦ電源
    から供給されるイオン化エネルギの印加時に前記銅種を取り囲む前記周囲圧力が
    少なくとも30ミリトルとするこによって得られことを特徴とする請求項１１、請
    求項１２、請求項１３、又は請求項１４に記載の方法。
  16. 【請求項１６】 請求項１１の方法に従って、半導体フィーチャの完全な銅
    充填を行うために使用される装置において、前記方法の諸ステップを遂行するよ
    うにプログラムされている電子デバイスを含むことを特徴とする装置。
  17. 【請求項１７】 前記装置は、銅種を生成するために使用される源と前記半
    導体基体との間に配置されているイオン化デバイスを更に含むことを特徴とする
    請求項１６に記載の装置。
  18. 【請求項１８】 ＲＦ電力が、前記イオン化デバイスに印加されることを特
    徴とする請求項１７に記載の装置。
JP2000592876A 1999-01-08 1999-12-17 フィーチャ表面カバレッジの改善を促進する銅シード層の堆積方法 Withdrawn JP2002534807A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US22697799A 1999-01-08 1999-01-08
US09/226,977 1999-01-08
PCT/US1999/030235 WO2000041235A1 (en) 1999-01-08 1999-12-17 Method of depositing a copper seed layer which promotes improved feature surface coverage

Publications (1)

Publication Number Publication Date
JP2002534807A true JP2002534807A (ja) 2002-10-15

Family

ID=22851251

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000592876A Withdrawn JP2002534807A (ja) 1999-01-08 1999-12-17 フィーチャ表面カバレッジの改善を促進する銅シード層の堆積方法

Country Status (6)

Country Link
US (2) US6391776B1 (ja)
EP (1) EP1149416A1 (ja)
JP (1) JP2002534807A (ja)
KR (1) KR100672101B1 (ja)
TW (1) TW518714B (ja)
WO (1) WO2000041235A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006148074A (ja) * 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
JP2007207830A (ja) * 2006-01-31 2007-08-16 Tokyo Electron Ltd シード膜の成膜方法、プラズマ成膜装置及び記憶媒体
JP2010111892A (ja) * 2008-11-04 2010-05-20 Ulvac Japan Ltd スパッタリング装置及びスパッタリング方法
WO2011034089A1 (ja) * 2009-09-18 2011-03-24 株式会社アルバック 成膜方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417249B (en) 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US6610151B1 (en) * 1999-10-02 2003-08-26 Uri Cohen Seed layers for interconnects and methods and apparatus for their fabrication
US6924226B2 (en) 1999-10-02 2005-08-02 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US7105434B2 (en) 1999-10-02 2006-09-12 Uri Cohen Advanced seed layery for metallic interconnects
US7864346B2 (en) * 2000-05-16 2011-01-04 Xerox Corporation Apparatus and method for describing, planning and automatically programming complex finishing tasks
US6562715B1 (en) 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
TW505988B (en) * 2000-08-28 2002-10-11 Applied Materials Inc Nitrogen rich film for low-k applications
US6436267B1 (en) * 2000-08-29 2002-08-20 Applied Materials, Inc. Method for achieving copper fill of high aspect ratio interconnect features
US6660154B2 (en) 2000-10-25 2003-12-09 Shipley Company, L.L.C. Seed layer
US6455426B1 (en) * 2000-12-19 2002-09-24 Intel Corporation Method for making a semiconductor device having copper conductive layers
US7781327B1 (en) 2001-03-13 2010-08-24 Novellus Systems, Inc. Resputtering process for eliminating dielectric damage
US8043484B1 (en) 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
DE10136854A1 (de) * 2001-07-27 2003-02-20 Infineon Technologies Ag Verfahren zur Bestimmung der relevanten Ionen- und Teilchenflüsse in i-PVD-Verfahren
US6948231B2 (en) 2002-05-21 2005-09-27 International Business Machines Corporation Method of depositing material into high aspect ratio features
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US6872657B2 (en) * 2003-08-08 2005-03-29 Agency For Science, Technology And Research Method to form copper seed layer for copper interconnect
US20050189656A1 (en) * 2004-02-26 2005-09-01 Chun Yee Tan Micro-vias for electronic packaging
EP1609882A1 (de) * 2004-06-24 2005-12-28 METAPLAS IONON Oberflächenveredelungstechnik GmbH Kathodenzerstäubungsvorrichtung und -verfahren
US7820020B2 (en) 2005-02-03 2010-10-26 Applied Materials, Inc. Apparatus for plasma-enhanced physical vapor deposition of copper with RF source power applied through the workpiece with a lighter-than-copper carrier gas
US9659758B2 (en) 2005-03-22 2017-05-23 Honeywell International Inc. Coils utilized in vapor deposition applications and methods of production
US7855147B1 (en) 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
US7645696B1 (en) 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US7922880B1 (en) 2007-05-24 2011-04-12 Novellus Systems, Inc. Method and apparatus for increasing local plasma density in magnetically confined plasma
US7897516B1 (en) 2007-05-24 2011-03-01 Novellus Systems, Inc. Use of ultra-high magnetic fields in resputter and plasma etching
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US20090127097A1 (en) * 2007-11-16 2009-05-21 Kei-Wei Chen Forming Seed Layer in Nano-Trench Structure Using Net Deposition and Net Etch
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
KR20100032644A (ko) * 2008-09-18 2010-03-26 삼성전자주식회사 선택적 플라즈마 처리를 이용한 반도체 소자의 금속배선 형성방법
US20100080928A1 (en) * 2008-09-26 2010-04-01 Tango Systems, Inc. Confining Magnets In Sputtering Chamber
US20100078312A1 (en) * 2008-09-26 2010-04-01 Tango Systems, Inc. Sputtering Chamber Having ICP Coil and Targets on Top Wall
US10163698B2 (en) * 2014-05-07 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
CN105826244A (zh) * 2015-01-09 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
WO2018022510A1 (en) * 2016-07-25 2018-02-01 Tokyo Electron Limited Monolayer film mediated precision material etch
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316974A (en) * 1988-12-19 1994-05-31 Texas Instruments Incorporated Integrated circuit copper metallization process using a lift-off seed layer and a thick-plated conductor layer
US5186718A (en) 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5246885A (en) 1989-12-13 1993-09-21 International Business Machines Corporation Deposition method for high aspect ratio features using photoablation
WO1991017284A1 (en) 1990-04-30 1991-11-14 International Business Machines Corporation Apparatus for low temperature cvd of metals
US5236868A (en) 1990-04-20 1993-08-17 Applied Materials, Inc. Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system
US5354712A (en) 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
US5962923A (en) 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
EP0799903A3 (en) * 1996-04-05 1999-11-17 Applied Materials, Inc. Methods of sputtering a metal onto a substrate and semiconductor processing apparatus
US5933753A (en) * 1996-12-16 1999-08-03 International Business Machines Corporation Open-bottomed via liner structure and method for fabricating same
US5913147A (en) * 1997-01-21 1999-06-15 Advanced Micro Devices, Inc. Method for fabricating copper-aluminum metallization
US6605197B1 (en) * 1997-05-13 2003-08-12 Applied Materials, Inc. Method of sputtering copper to fill trenches and vias
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6051114A (en) * 1997-06-23 2000-04-18 Applied Materials, Inc. Use of pulsed-DC wafer bias for filling vias/trenches with metal in HDP physical vapor deposition
US6022800A (en) * 1998-04-29 2000-02-08 Worldwide Semiconductor Manufacturing Corporation Method of forming barrier layer for tungsten plugs in interlayer dielectrics
US6057236A (en) * 1998-06-26 2000-05-02 International Business Machines Corporation CVD/PVD method of filling structures using discontinuous CVD AL liner
US6037258A (en) * 1999-05-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Method of forming a smooth copper seed layer for a copper damascene structure

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006148074A (ja) * 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
JP2007207830A (ja) * 2006-01-31 2007-08-16 Tokyo Electron Ltd シード膜の成膜方法、プラズマ成膜装置及び記憶媒体
JP2010111892A (ja) * 2008-11-04 2010-05-20 Ulvac Japan Ltd スパッタリング装置及びスパッタリング方法
WO2011034089A1 (ja) * 2009-09-18 2011-03-24 株式会社アルバック 成膜方法
JPWO2011034089A1 (ja) * 2009-09-18 2013-02-14 株式会社アルバック 成膜方法

Also Published As

Publication number Publication date
EP1149416A1 (en) 2001-10-31
KR20010089783A (ko) 2001-10-08
US6500762B2 (en) 2002-12-31
WO2000041235A1 (en) 2000-07-13
US20020068449A1 (en) 2002-06-06
US6391776B1 (en) 2002-05-21
KR100672101B1 (ko) 2007-01-19
TW518714B (en) 2003-01-21

Similar Documents

Publication Publication Date Title
JP2002534807A (ja) フィーチャ表面カバレッジの改善を促進する銅シード層の堆積方法
US6352926B1 (en) Structure for improving low temperature copper reflow in semiconductor features
KR100442023B1 (ko) 좁은구멍의충전및결정상으로배열된라이너층을이용한금속상호연결부형성
US6538324B1 (en) Multi-layered wiring layer and method of fabricating the same
US8158511B2 (en) Method of depositing a uniform barrier layer and metal seed layer with reduced overhang over a plurality of recessed semiconductor features
US6045666A (en) Aluminum hole filling method using ionized metal adhesion layer
US20080190760A1 (en) Resputtered copper seed layer
KR100522899B1 (ko) 배리어층,배리어층을포함하는구조체및구조체제조방법
EP0799903A2 (en) Methods of sputtering a metal onto a substrate and semiconductor processing apparatus
Kiang et al. Pd/Si plasma immersion ion implantation for selective electroless copper plating on SiO2
WO1999053542A1 (en) Method for forming a multi-layered aluminum-comprising structure on a substrate
EP0818817A2 (en) Aluminium hole filling using ionized metal adhesion layer
JP2001240963A (ja) 重ガススパッタリングによるイオン化金属プラズマ技術
US6451179B1 (en) Method and apparatus for enhancing sidewall coverage during sputtering in a chamber having an inductively coupled plasma
JPH09120991A (ja) 結晶学的に配向されたライナー層を利用した、狭いアパーチャに対する金属の充填及び相互接続の形成
Ji et al. Conformal metal thin-film coatings in high-aspect-ratio trenches using a self-sputtered rf-driven plasma source
JPH03129726A (ja) 半導体装置の製造方法及び化学的気相成長装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070306