JP2002519809A - 電気的にプログラム可能なメモリ・セル素子用のモノリシック集積セレクタ - Google Patents

Abstract

(57)【要約】 電気的プログラム可能なモノリシック集積セレクタは、出力端子（ＯＵＴ）で高電圧（ＨＶ）と低電圧（ＬＶ）との間で切り換えることができる。このセレクタは出力端子からの迅速アース放電（ＧＮＤ）の脚（Ｎ２、Ｎ１）と、位相発生器（ＰＨＧ）を介して切り換えられるセレクタを駆動する放電制御脚（Ｐ１、Ｎ３、Ｎ４）とを備えている。

Description

【発明の詳細な説明】

【０００１】 （技術分野） この発明は一般に、不揮発メモリ用の高電圧と低電圧とを選択する回路に関し
、特に、メモリ用のＣＭＯＳ技術の高速切替回路にモノリシックに集積されたセ
レクタに関する。

【０００２】 （背景技術） 集積回路には、起動された動作相に従って回路内部に異なる電圧を配分するこ
とが一層頻繁に行われるようになってきている。例えば、半導体の不揮発メモリ
（ＦＬＡＳＨ、ＥＰＲＯＭ、ＥＥＰＲＯＭ）素子には、素子の異なる機能相の間
にワード線（ワードライン）にバイアスを加える目的で異なる電圧が必要である
。例えばＮＯＲメモリ構成の場合、読み出し動作には、アドレス指定されたセル
のワード線を、供給電圧（Ｖｄｄ＝３または５ボルト）と同じ電圧にバイアスす
ることが含まれ、これに対して、プログラミング相中はより高い適宜の電圧（例
えばＶｐｐ＝１２ボルト）を印加しなければならない。Ｖｄｄは素子の外部電源
からの供給電圧であり、Ｖｐｐは外部から供給された電圧でもよく、またはＶｄ
ｄから内部的に発生された電圧でもよい。その上、多重レベルのメモリ素子では
、読み出し相中のワード線バイアス電圧は供給電圧Ｖｄｄ（通常は３、または５
ボルト）の値を超えることがあるであろう。２より大きな多数のレベルを確実に
割当てるためには、可変セル電流の範囲を少なくとも１００−１２０μＡに拡張
しなければならない。しかし、このような電流値は５ないし６ボルトの範囲のゲ
ート電圧が採用された場合にのみ可能である。加えて、（テスト目的で起動され
るような）特殊な機能相中は、当業者が理解するように、選択されたセルのワー
ド線をＤＭＡ（直接メモリ・アクセス）モードで読み出すために０ないしＶｐｐ
の範囲のアナログ電圧にしなければならない。

【０００３】 このように動作される集積回路では、所望の電圧を取り上げ、含まれているブ
ロックにそのつど配分するために適切な制御信号によって制御されるセレクタを
組入れる必要がある。

【０００４】 特に、不揮発メモリの場合は、ワード線のバイアスにとって考慮に入れるべき
電圧線は基本的に２つあり（以下ではＬＶ及びＨＶと称する）、セレクタは主と
してワード線をバイアスするために用いられる。この場合は、セレクタは、図１
に示すように、アドレス・セルを読み出すのかプログラムするのかに応じて、デ
コーディングの最終段への給電を低電圧ＬＶと高電圧ＨＶとの間で切り換える。

【０００５】 従来のセレクタの例は本件出願人による欧州特許出願第９８８３０３３２．７
号に開示されている。

【０００６】 （プログラム−ヴェリファイ（確認）アルゴリズムと呼ばれる）最も広範に利
用されているプログラミング技術は、選択されたセルの制御ゲートに（フローテ
ィング・ゲートへの熱い電子の注入に、ひいてはセルのプログラミング相に対応
する）高電圧ＨＶのパルスを選択されたセルの制御ゲートに印加し、その後で、
低電圧ＬＶのパルスを印加し、その間にセルのプログラム状態が読み出し（確認
）動作によって「確認」されることからなっている。セルのプログラム状態が所
望の状態と一致している場合は、手順は停止される。そうではない場合は、新た
な高電圧ＨＶパルスの印加により、プログラム・プロセスは継続される。

【０００７】 多メガビット・メモリでは、セレクタの出力ノードＯＵＴは高い容量性負荷（
例えば、４０９６のワード線の場合は約８００ｐＦの負荷）を有している。この
ような文脈では、特に内部プログラミング、すなわち素子の内側に統合された回
路ブロックを介して実施されるプログラミングの場合は、選択された線上での電
圧のＨＶ／ＬＶ、及びＬＶ／ＨＶの切換え時間、及び整定時間は特に重要である
。事実、外部プログラミング（すなわち特別のプログラミング装置によって実施
されるプログラミング）ではなく内部プログラミングの利点の１つは速度であり
、プログラミング及び確認パルスの継続期間が短く、従ってプログラミング手順
全体が短縮することである。特に、大きさの説明として、標準的な継続期間は外
部プログラミングの場合のパルス当たり１００μｓから、内部プログラミングの
場合のパルス当たり１μｓまでの範囲に亘ることがある。このような範囲で動作
する場合、切換え及び整定時間は重大なパラメータになることは容易に理解する
ことができる。

【０００８】 この問題は、制御信号の切換えの後に配分される電圧の発生器（単数または複
数）が高い出力インピーダンスを有している場合には特に重要になる。この場合
は、適切な措置を講じないと、ノード「ＯＵＴ」に存在する高い容量性負荷を考
慮すれば、切換え／整定時間が長すぎることがあり得る。これは例えば、統合（
集積）された電圧発生器（単数または複数）によって発生される電圧ＬＶ、すな
わちその出力インピーダンスがまさに高い充電ポンプ形の電圧発生器の場合であ
る。このように、ＨＶ／ＬＶの切換えはこの場合は、上述の欠点を有している。

【０００９】 これに対して、相補形のＬＶ→ＨＶ切換えでは、ＨＶ電圧は出力インピーダン
スが低い発生器から供給されるものと想定されるので、上記のような問題点はな
いものと見られる。

【００１０】 この発明の技術的な課題は、電気的プログラム可能なメモリ・セル素子用のモ
ノリシック集積セレクタを提供することによって、動作をより迅速に実施できる
ようにすることである。

【００１１】 ［発明の開示］ このような課題は、前述し、かつ本明細書に添付された特許請求の範囲の請求
項１に記載されたモノリシック集積可能な電圧セレクタによって解決される。

【００１２】 この発明に基づく電圧セレクタの特徴と利点は、添付図面を参照した、限定的
なものではない例として挙げられる以下の実施の形態の説明から明らかにされる
であろう。

【００１３】 ［発明を実施する最良の態様］ 図２に示すように、ＣＭＯＳ技術回路にモノリシック集積され、電気的プログ
ラム可能なメモリ・セル素子用に意図された、この発明に基づくセレクタは、高
電圧と低電圧とを各々発生する第１電圧発生器ＨＶ及び第２電圧発生器ＬＶに結
合するための第１と第２の端子と、出力端子ＯＵＴと、その出力端子ＯＵＴを第
１及び第２電圧発生器にそれぞれ接続するための第１制御端子ｐｒｏｇｒａｍ／
と、第２の制御端子ｖｅｒｉｆｙ／とを有している。尚、ｐｒｏｇｒａｍ／及び
ｖｅｒｉｆｙ／は、添付図面では、ｐｒｏｇｒａｍ及びｖｅｒｉｆｙの上に線を
引いて表されている。

【００１４】 この発明によれば、セレクタはセレクタの出力端子と回路アースＧＮＤとの間
に低インピーダンスの放電経路を形成するようにされた回路手段Ｎ１、Ｎ２と、
セレクタの出力端子にて電圧を検出する回路手段Ｐ１、Ｎ３、Ｎ４とを備えてい
る。これらは第２の電圧発生器（ＬＶ）に結合されており、出力端子ＯＵＴにお
ける電圧が第２電圧発生器からの電圧ＬＶの所定値に近い所定値まで降下すると
、放電経路の回路手段を消勢するようにされ、かつ、第１及び第２制御端子に結
合された位相発生器（ＰＨＧ）を介して第２制御端子に制御信号を送るようにさ
れている。

【００１５】 放電経路の第１回路手段は、アースＧＮＤとセレクタ出力端子ＯＵＴとの間に
互いに直列に接続された第１及び第２ｎ−チャネル・トランジスタＮ１、Ｎ２を
備えている。

【００１６】 電圧検出回路手段は、アースＧＮＤとセレクタ出力端子ＯＵＴとの間に互いに
直列に接続された、第３及び第４ｎ−チャネル・トランジスタＮ３、Ｎ４と第５
ｐ−チャネル・トランジスタＰ１とを備えている。

【００１７】 第２と第４のトランジスタのゲート端子は基準電圧Ｖｃａｓｃ1 及びＶｃａｓ
ｃ2 （これは場合によっては同一でもよい）に接続され、第１、第３及び第５ト
ランジスタのゲート端子には、第１、第２及び第３の反転素子ＩＮＶ１、ＩＮＶ
２、ＩＮＶ３のそれぞれを介して位相発生器から導出された信号Ｂ、Ｂｄｅｌａ
ｙが印加される。

【００１８】 第１トランジスタＮ１のゲート端子は第１反転素子ＩＮＶ１と、ＡＮＤ形の第
１論理ゲートＡＮＤ１を介して第３及び第４トランジスタＮ３、Ｎ４を相互に接
続する回路ノードＮＤとに接続される。

【００１９】 第３反転素子ＩＮＶ３は電力を供給する第２電圧発生器ＬＶに接続され、この
素子は本発明の特徴である。

【００２０】 位相発生器ＰＨＧは図４に示すように、ＡＮＤ形の第２の論理ゲートＡＮＤ２
であり、それによって回路ノードＮＤ及びクロック信号ＣＫ用の入力端子とに接
続される。

【００２１】 位相発生器から導出され、第１トランジスタＮ１に印加される信号Ｂはクロッ
ク信号によって得られ、また、第３及び第５トランジスタＮ３、Ｐ１に印加され
る信号Ｂｄｅｌａｙはクロック信号に対して所定の遅延を有している。

【００２２】 第２の論理ゲートＡＮＤ２は第２の接続制御端子ｖｅｒｉｆｙ／に結合される
出力端子を有している。ＮＡＮＤ形の論理ゲート（ＮＡＮＤ）はクロック信号（
ＣＫ）の入力端子と、第２論理ゲートＡＮＤ２とに結合された出力端子と、第１
接続制御端子ｐｒｏｇｒａｍ／に結合された出力端子とを有している。

【００２３】 迅速放電脚Ｎ１／Ｎ２と、放電停止制御脚Ｎ３／Ｎ４／Ｐ１の双方には、信頼
性を高めるという理由から、従来のとおりカスケード段から形成された防護構造
を備えている（トランジスタＮ２とＮ４のゲート電極は適宜の定電圧Ｖcasc1 及
びＶcasc2にバイアスされる) 。実際に、このような構造がないと、トランジス
タＮ１及びＮ３のドレイン端子は、電圧ＨＶがセレクタによって配分される動作
相をとおして電圧ＨＶへとバイアスされてしまう。電圧ＨＶが取る値を考慮すれ
ば（この値は当該の用途では１２ボルトまたはそれ以上もの高さであることがあ
る）、これらのトランジスタに加わる電気的ストレスがトランジスタを損傷する
ことがある。これに対して、適宜な寸法の、バイアスされたカスケード段によっ
て、電圧ＨＶはｎ−チャネル・トランジスタの間で適切に分割されることができ
、それによってそれらのＶｄｓの値を信頼性の上で受け入れられる範囲に戻すこ
とができる。

【００２４】 ここでシステムの動作を理解するために、選択されたセルのゲート電極に印加
される電圧と再び関連させて、標準的な確認（ヴェリファイ）−プログラム−確
認（ヴェリファイ）サイクルを説明する。ｐ−チャネル通過トランジスタは、一
般にセレクタ回路の実施では、「スイッチ」ブロック選択素子として使用される
ことにも留意されたい。その結果、プログラミング及び確認制御相はそれぞれ、
（通常考えられる高い値ではなく）低い論理値を取る場合に、ＨＶとＬＶの選択
を決定する。従って、前述の信号は低レベルでアクティブであり、ｐｒｏｇｒａ
ｍ／及びｖｅｒｉｆｙ／として表される。図３は提案される回路の動作で利用さ
れる信号のタイミング図である。

【００２５】 確認期間中に、外部クロックＣＫは固定的に１に保たれる。その結果、制御相
Ｂ及びＢ／（図２）はそれぞれ０及びＨＶである。これらの値によってトランジ
スタＰ１はオフされ、トランジスタＮ３はオンされ、従ってノードＮＤには低い
論理値が与えられる。この値は否定（ネガティブ）形式でゲートＡＮＤ２に引き
渡されると、信号Ｂ／との組合わせで、エレベータ２の入力を高レベルにし、従
ってｖｅｒｉｆｙ／信号をゼロにする。制御信号ｐｒｏｇｒａｍ／はＮＡＮＤゲ
ート及びカスケード内の２個のインバータによって強制的に１にされる。

【００２６】 確認期間の終了時に、外部クロックＣＫは論理的な高レベル状態から脱して、
ゼロになる。この変化に応答して、位相３及びＢ／はそれぞれＨＶ及び０になり
、Ｂ／の値がゼロであるので、信号ｖｅｒｉｆｙ／は０からＨＶに変化し、それ
によって確認期間、すなわち電圧ＬＶの選択期間が終了する。

【００２７】 これに対して、制御信号ｐｒｏｇｒａｍ／は、Ｂとｖｅｒｉｆｙ／の双方が高
い論理レベルになるまで、その状態をＨＶに等しい状態に留め、高い論理レベル
になって初めてＨＶからゼロに切り換わり、そこでＨＶ電圧がセレクタにて選択
される。次に、ノードＯＵＴはそれぞれの発生器からＨＶの値へと迅速に充電さ
れる。これと同時に、制御相Ｂｄｅｌａｙの高い論理値はインバータＩＮＶ１及
びＩＮＶ２によってＮ３及びＰ１のゲートをゼロへと駆動する。その結果、Ｎ３
はオフされ、Ｐ１はオンされて、ノードＮＤはＶout の値（すなわちＨＶの値）
まで荷電される。

【００２８】 標準相Ｂではなく、制御相Ｂｄｅｌａｙを用いることは、トランジスタＮ１を
駆動し（従って迅速放電プロセスを制御する）ゲートＡＮＤ１の１つの入力にお
ける１−１形の疑似構成（コンフィギュレーション）を回避する必要性があるこ
とで正当化される。事実、トランジスタＰ１がオンされたことによって、ノード
ＮＤが電圧ＨＶに充電される前に、ゲートＡＮＤ１の別の入力はインバータＩＮ
Ｖ１を介して位相３によってゼロへと駆動される。

【００２９】 トランジスタＰ１を駆動するためにインバータを利用することは、一見すると
正当ではないように思われよう。正に、Ｐ１のゲートをＬＶ電圧へと固定的にバ
イアスすることが、プログラム期間中にこれがオン状態にあることの十分な保証
であるとの反論があり得よう。しかしそれは、ＨＶ＝１２Ｖで、ＬＶ＝Ｖdd＝３
ＶまたはＳＶであるような２レベルのメモリ素子の場合だけに該当するものであ
る。マルチレベルの環境では、ＨＶ電圧は（例えば可変ゲート電圧形のプログラ
ミング技術が用いられるような場合は）、上記とは異なり、ＧＶの最小値から１
２Ｖの最大値へと変化する。このように、ＨＶが最小値である場合、トランジス
タＰ１のオンは保証されず、放電システム全体の動作が損なわれることが分かる
。

【００３０】 トランジスタＮ１の状態に関しては、信号Ｂ及びＶstopの構成( 特にそれらの
タイミング）によっても、そのオフが保証されることに留意されたい。事実、確
認期間中に、ゲートＡＮＤ１の出力における低い論理値がノードＮＤにおける電
圧Ｖstopによって決定された場合、その値はプログラム期間中に制御信号Ｂによ
って決定される。

【００３１】 プログラムのパルス継続期間（例えば１μｓ）の終了時に、外部クロックＣＫ
は１に戻ることによってプログラム期間を終了させる。これに応答して、信号Ｂ
Ｇはゼロに戻り、ひいては、信号ｐｒｏｇｒａｍ／は１になる。次に、制御信号
ｖｅｒｉｆｙ／は、外部クロックからのコマンドによってはもはや直接変化しな
いが、その理由は、ノードＮＤに与えられる高い論理値は論理ゲートＡＮＤ２の
他の入力を、ひいてはその出力におけるいかなる変化をも抑止するからである。

【００３２】 制御信号Ｂが取る低い論理値はトランジスタＮ１、Ｎ３を起動し、Ｐ１のゲー
ト上にＬＶに等しい電圧を発生する（これに関して、インバータＩＮＶ３に電圧
ＬＶが供給されることに留意されたい）。その結果、ノードＯＵＴは脚Ｎ１−Ｎ
２を介してＬＶ＋｜Ｖthp1｜（放電停止の閾値）まで迅速に放電を開始する。こ
の状態が生ずると、Ｐ１はオフされ、ノードＮＤは比較的迅速にＮ３を介してゼ
ロまで放電される。これに応答して、ゲートＡＮＤ１はその出力をゼロにし、そ
の結果、トランジスタＮ１は消勢（起動停止）される（それによってノードＯＵ
Ｔの迅速放電プロセスは終了する）。

【００３３】 このようにして、（Ｎ３の駆動容量によって、また、ノードから見た負荷によ
って決定される）ノードＮＤの放電時間と、ゲートＡＮＤ１の切換え時間を考慮
して、放電プロセスが停止する際の値はＬＶ＋｜Ｖthp1｜よりも小さくなる。ト
ランジスタＮ１とＮ３とのサイズを適宜に定めることによって、この値を電圧Ｌ
Ｖの値に出来るだけ近いものに調整することができる。その結果、セレクタによ
って次の確認相が開始されると、ＬＶの発生器は、ＬＶ発生器自体の出力インピ
ーダンスが高い場合でも、整定時間がより短くなること（当該の場合は−１００
ｎｓ）を含めて、極めて少量の調整を加えるものと予期することができる。

【００３４】 提案されているシステムは特に不揮発メモリのプログラミングの分野で特別な
用途がある。信頼性（読み出し及びプログラミング、並びに保持中の障害に対す
る耐性）及びテクノロジー（プログラム及び読み出し回路の感度）を考慮すると
、約Ｓ．ＳＶの電圧ＬＶを利用することが求められる。メモリ素子の供給電圧が
単一の３Ｖである場合（３Ｖだけの素子と呼ばれる）、この仕様は、典型的には
、供給電圧Ｖdd＝３ＶからＬＶを発生する充電ポンプにより素子内で電圧ＬＶを
発生するという単一の処理によっては達成することはできない。

【００３５】 この文脈では、ＨＶ／ＬＶへの変更中にセレクタの出力電圧Ｖout の整定時間
に関するパフォーマンス（性能）はＬＶ発生器の出力特性と関連する。残念なこ
とには、電力消費及び、なによりも電圧発生の精度に関するこの発生器の設計上
の要求は、設計には通常は高い出力インピーダンスが含まれているので、迅速な
応答速度への要求と衝突する。このように、ＬＶ発生器がＶout のＨＶ／ＬＶ遷
移を完全に管理しなければならない場合は、整定時間に関する性能は不充分なも
のになる。典型的な設計では、最悪の場合（すなわちＨＶ＝１２Ｖ）は、Ｖout
の整定時間は１μｓの範囲になることがある。

【００３６】 この発明の回路の実施態様では、本回路が設計されたマルチレベルの用途の要
求に従って、従来技術よりも性能が高くなる。

【００３７】 このシステムは（数ボルトの大きさである）ノードＶout の「粗い」初期放電
の任務を引き受けて、次に電圧ＬＶ発生器によって（数百ミリボルトの大きさで
ある）最終的な「微」調整を行うことによって、整定時間が長いという問題点を
解決するものである。この動作によって、Ｖout の整定時間を１桁（高速制御放
電システムがない場合の約１μｓに対して−１００ｎｓ）だけ短縮することがで
きる。

【００３８】 このようにして、確認期間の継続期間を更に短縮することができる。

【００３９】 これは実際に、１μｓであるプログラミング・パルスの継続期間から短縮する
ことができ、確認期間を、全てのプロセス及び動作のばらつき（誤差）に関する
安全性のマージン（限界）を保ちつつ５００ｎｓ未満まで短縮することができ、
これはプログラミング・プロセス全体の継続期間にとっても良好である。

【００４０】 この発明には、特許請求の範囲内で変更及び修正を加えることができる。

【図面の簡単な説明】

【図１】 最終的なデコーディング段階用の電圧セレクタを含む、メモリ装置の回路構成
を示している。

【図２】 この発明に基づく電圧セレクタの、部分的にブロック図の形式の回路図である
。

【図３】 回路信号のタイミング図である。

【図４】 例えば、マルチレベル形のメモリ素子に実施された、この発明に基づく電圧セ
レクタの一部分の回路図である。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２， 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ， Ｉｔａｌｙ (72)発明者 トレッリ、グイドー イタリア国、27016 サンタレッシオ・コ ン・ヴィアローネ、ヴィア・カドルナ ４ Ｆターム(参考） 5B025 AD03 AD09 AE05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 発生する電圧がそれぞれ高電圧と低電圧である第１電圧発生
   器（ＨＶ）と第２電圧発生器（ＬＶ）にそれぞれ結合するための第１と第２の入
   力端子と、出力端子（ＯＵＴ）と、その出力端子（ＯＵＴ）を前記第１電圧発生
   器と第２電圧発生器にそれぞれ接続するための第１制御端子（ｐｒｏｇｒａｍ／
   ）と第２制御端子（ｖｅｒｉｆｙ／）とを有する、電気的にプログラム可能なメ
   モリ・セル素子用のＣＭＯＳ技術回路にモノリシック集積されたセレクタであっ
   て、前記セレクタは、該セレクタの前記出力端子（ＯＵＴ）と回路のアースとの
   間に低インピーダンスの放電経路を形成するようにされた第１回路手段（Ｎ１、
   Ｎ２）と、前記第２電圧発生器（ＬＶ）に結合された前記セレクタの出力端子（
   Ｐ１、Ｎ３、Ｎ４）の電圧を検出する電圧検出回路手段とを備え、かつ前記電圧
   検出回路手段は、前記出力端子における電圧が前記第２電圧発生器からの電圧の
   所定値に近い所定値まで降下すると、前記第１回路手段を消勢し、かつ、前記第
   １制御端子と第２制御端子とに結合された位相発生器（ＰＨＧ）を介して前記第
   ２制御端子に制御信号を送るようにされたことを特徴とするセレクタ。
2. 【請求項２】 前記第１回路手段は、アース（ＧＮＤ）と前記セレクタ出力
   端子（ＯＵＴ）との間に互いに直列に接続された第１ｎ−チャネル・トランジス
   タ（Ｎ１）と第２ｎ−チャネル・トランジスタ（Ｎ２）とを備えており、前記電
   圧検出回路手段は、第３ｎ−チャネル・トランジスタ（Ｎ３）と、第４ｎ−チャ
   ネル・トランジスタ（Ｎ４）と、アース（ＧＮＤ）と前記セレクタ出力端子（Ｏ
   ＵＴ）との間に互いに直列に接続された第５ｐ−チャネル・トランジスタ（Ｐ１
   ）とを備えており、前記第２及び第４トランジスタの制御端子は基準電圧（Ｖｃ
   ａｓｃ）に接続され、前記第１、第３及び第５トランジスタの制御端子には、第
   １、第２、及び第３の反転素子（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）をそれぞれ介
   して前記位相発生器（Ｂ、Ｂｄｅｌａｙ）から導出された信号が印加されると共
   に、前記第１トランジスタ（Ｎ１）の制御端子は、前記第１反転素子（ＩＮＶ１
   ）と、ＡＮＤ形の第１論理ゲート（ＡＮＤ１）を介して、前記第３トランジスタ
   （Ｎ３）及び第４トランジスタ（Ｎ４）を相互接続する回路ノード（ＮＤ）とに
   接続され、前記第３反転素子（ＩＮＶ３）は電力を供給する前記第２電圧発生器
   （ＬＶ）に接続されることを特徴とする請求項１に記載のセレクタ。
3. 【請求項３】 前記位相発生器（ＰＨＧ）は、前記回路ノード（ＮＤ）及び
   クロック信号入力端子（ＣＫ）に結合されるＡＮＤ形の第２論理ゲート（ＡＮＤ
   ２）を含んでいることを特徴とする請求項２に記載のセレクタ。
4. 【請求項４】 前記位相発生器から導出され、該第１トランジスタ（Ｎ１）
   に印加される信号（Ｂ）は前記クロック信号と同一であり、前記第３トランジス
   タ（Ｎ３）及び第５トランジスタ（Ｐ１）に印加される信号（Ｂｄｅｌａｙ）は
   前記クロック信号に対して所定の遅延を有することを特徴とする請求項３に記載
   のセレクタ。
5. 【請求項５】 前記第２論理ゲート（ＡＮＤ２）は、前記第２接続制御端子
   （ｖｅｒｉｆｙ／）に結合された出力端子を有すると共に、入力端子が前記クロ
   ック信号入力端子（ＣＫ）と、前記第２論理ゲート（ＡＮＤ２）の出力端子とに
   結合され、出力端子が該第１接続制御端子（ｐｒｏｇｒａｍ／）に結合されたＮ
   ＡＮＤ形の論理ゲート（ＮＡＮＤ）を有することを特徴とする請求項４に記載の
   セレクタ。