JP2002517095A - キャパシタアレイマッチングを向上させるためのキャパシタアレイ構成 - Google Patents
キャパシタアレイマッチングを向上させるためのキャパシタアレイ構成Info
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Abstract
(57)【要約】
キャパシタアレイマッチングを向上させるためのキャパシタアレイレイアウト技術である。キャパシタアレイは、幾何学的配置にレイアウトされ、この幾何学的配置は、中心点を有する。幾何学的配置は、複数の第1のセクションに分割され、複数の第1のセクションの各々は、中心点から対角線上であって、中心点から第1のセクションとほぼ同じ距離に配置される対応する第2のセクションを有する。第2のセクションの各々は、所定値のキャパシタの組を格納し、複数の第1のセクションの各々は、対応する第2のセクションと等しい値のキャパシタの組を格納する。
Description
【0001】 (発明の分野) 本発明は、概してキャパシタアレイに関し、より具体的には、キャパシタアレ
イマッチングを向上させるキャパシタアレイレイアウト技術に関する。
イマッチングを向上させるキャパシタアレイレイアウト技術に関する。
【0002】 (従来技術の説明) 逐次近似アナログ−デジタル(A/D)変換器は、バイナリ重み付きキャパシ
タアレイを用いる。二分探索アルゴリズムに関しては、これらのキャパシタの理
想的な大きさは、以下の比を有していなければならない。すなわち、最小のキャ
パシタは、単一ユニット容量を有し、次のキャパシタの容量は順に、2ユニット
、4ユニット、8ユニット、そして、最大2n-1である(nは、A/D変換器の
ビット解像度である)。これにより、10ビットA/D変換器の場合には、10
24のユニット容量(最大のキャパシタは、512個のユニットを有する)が必
要となる。1ビットの精度を保証するために、最大のキャパシタは、アレイ全体
の(100×1/2n)の範囲内でなければならない。そうでなければ、ミシン
グコードおよびシステム非線形が存在する。
タアレイを用いる。二分探索アルゴリズムに関しては、これらのキャパシタの理
想的な大きさは、以下の比を有していなければならない。すなわち、最小のキャ
パシタは、単一ユニット容量を有し、次のキャパシタの容量は順に、2ユニット
、4ユニット、8ユニット、そして、最大2n-1である(nは、A/D変換器の
ビット解像度である)。これにより、10ビットA/D変換器の場合には、10
24のユニット容量(最大のキャパシタは、512個のユニットを有する)が必
要となる。1ビットの精度を保証するために、最大のキャパシタは、アレイ全体
の(100×1/2n)の範囲内でなければならない。そうでなければ、ミシン
グコードおよびシステム非線形が存在する。
【0003】 キャパシタアレイをレイアウトする際に注意を払わなければならない。キャパ
シタアレイは、プロセス変動を避けるようにレイアウトされなければならない。
それを行うための一般的な方法の1つは、キャパシタの大きさに基づいた増加す
る半径を有する1組の同心キャパシタとして、キャパシタアレイをレイアウトす
ることである(図3Aを参照)。良好なプロセスマッチングが達成され得るが、
この構成は、系統的不一致エラーを示す。
シタアレイは、プロセス変動を避けるようにレイアウトされなければならない。
それを行うための一般的な方法の1つは、キャパシタの大きさに基づいた増加す
る半径を有する1組の同心キャパシタとして、キャパシタアレイをレイアウトす
ることである(図3Aを参照)。良好なプロセスマッチングが達成され得るが、
この構成は、系統的不一致エラーを示す。
【0004】 他のマッチング方法には、理想比に一致するようにキャパシタアレイを較正す
る能動回路部が含まれ得る。このような方法は、より正確な結果を生じ得るが、
シリコン領域、電力消費、および試験の面で、より費用がかかる。
る能動回路部が含まれ得る。このような方法は、より正確な結果を生じ得るが、
シリコン領域、電力消費、および試験の面で、より費用がかかる。
【0005】 高度なキャパシタマッチングを得るための受動的方法の1つは、少数のキャパ
シタを非常に小さな近接の範囲内に配置することである。さらに、少数のキャパ
シタが使用される場合には、サーモメータコードを用いて、プロセス依存および
キャパシタの相互作用を最小限に抑えるために特定のキャパシタをイネーブルし
、それによって、全てのコードの存在を保証し得る。しかし、このプロセスは、
ルーティングに非常に集中し、精度を保証しない。
シタを非常に小さな近接の範囲内に配置することである。さらに、少数のキャパ
シタが使用される場合には、サーモメータコードを用いて、プロセス依存および
キャパシタの相互作用を最小限に抑えるために特定のキャパシタをイネーブルし
、それによって、全てのコードの存在を保証し得る。しかし、このプロセスは、
ルーティングに非常に集中し、精度を保証しない。
【0006】 従って、改良されたキャパシタアレイ構成を提供する必要性が存在していた。
改良キャパシタアレイ構成は、キャパシタアレイマッチングを向上させることが
可能でなければならない。改良キャパシタアレイ構成は、費用効率の高い方法(
すなわち、最小量のシリコン領域、電力消費、および試験)でキャパシタアレイ
マッチングを向上させることが可能でなければならない。改良キャパシタアレイ
構成は、フリンジ容量による不一致を最小限に抑えることが可能でなければなら
ない。改良キャパシタアレイ構成は、さらに、プロセス勾配依存を最小限に抑え
ることが可能でなければならない。改良キャパシタアレイ構成はまた、巨視的な
キャパシタの不一致による不一致を最小限に抑えることが可能でなければならな
い。
改良キャパシタアレイ構成は、キャパシタアレイマッチングを向上させることが
可能でなければならない。改良キャパシタアレイ構成は、費用効率の高い方法(
すなわち、最小量のシリコン領域、電力消費、および試験)でキャパシタアレイ
マッチングを向上させることが可能でなければならない。改良キャパシタアレイ
構成は、フリンジ容量による不一致を最小限に抑えることが可能でなければなら
ない。改良キャパシタアレイ構成は、さらに、プロセス勾配依存を最小限に抑え
ることが可能でなければならない。改良キャパシタアレイ構成はまた、巨視的な
キャパシタの不一致による不一致を最小限に抑えることが可能でなければならな
い。
【0007】 (発明の要旨) 本発明のある実施形態によれば、本発明の目的は、改良キャパシタアレイ構成
を提供することである。
を提供することである。
【0008】 本発明の別の目的は、費用効率の高い方法(すなわち、最小量のシリコン領域
、電力消費、および試験)でキャパシタアレイマッチングを向上させることが可
能な改良キャパシタアレイ構成を提供することである。
、電力消費、および試験)でキャパシタアレイマッチングを向上させることが可
能な改良キャパシタアレイ構成を提供することである。
【0009】 本発明のまた別の目的は、フリンジ容量による不一致を最小限に抑えることが
可能な改良キャパシタアレイ構成を提供することである。
可能な改良キャパシタアレイ構成を提供することである。
【0010】 本発明のまたさらなる目的は、プロセス勾配依存を最小限に抑えることが可能
な改良キャパシタアレイ構成を提供することである。
な改良キャパシタアレイ構成を提供することである。
【0011】 本発明のまた別の目的は、巨視的なキャパシタの不一致による不一致を最小限
に抑えることが可能な改良キャパシタアレイ構成を提供することである。
に抑えることが可能な改良キャパシタアレイ構成を提供することである。
【0012】 (好適な実施形態の簡単な説明) 本発明のある実施形態によれば、キャパシタアレイマッチングを向上させるた
めのキャパシタアレイレイアウト技術が開示される。このキャパシタアレイレイ
アウト技術は、キャパシタアレイを提供するステップと;キャパシタアレイを幾
何学的配置(この幾何学的配置は中心点を有する)に置くステップと;幾何学的
配置を複数の第1のセクションに分割するステップであって、複数の第1のセク
ションの各々が、第1のセクションから対角線上であって、中心点から第1のセ
クションとほぼ等距離で配置される対応する第2のセクションを有する、ステッ
プと;第2のセクションの各々において、所定値のキャパシタの組を格納するス
テップであって、複数の第1のセクションの各々は、対応する第2のセクション
と等しい値のキャパシタの組を格納する、ステップとを含む。キャパシタアレイ
レイアウト技術は、さらに、複数の第1のセクションの少なくとも1つを、複数
の第1のサブセクションに分割するステップと;複数の第1のセクションの少な
くとも1つの対応する第2のセクションを、複数の第2のサブセクションに分割
するステップであって、複数の第1のサブセクションの各々が、中心点から対角
線上であって、中心点からほぼ等距離で配置される対応する第2のサブセクショ
ンを有する、ステップと;複数の第1のサブセクションの各々において、所定値
のサブキャパシタの組を格納するステップであって、複数の第1のサブセクショ
ンの各々は、対応する第2のサブセクションと等しい値のサブキャパシタの組を
格納する、ステップとを含み得る。
めのキャパシタアレイレイアウト技術が開示される。このキャパシタアレイレイ
アウト技術は、キャパシタアレイを提供するステップと;キャパシタアレイを幾
何学的配置(この幾何学的配置は中心点を有する)に置くステップと;幾何学的
配置を複数の第1のセクションに分割するステップであって、複数の第1のセク
ションの各々が、第1のセクションから対角線上であって、中心点から第1のセ
クションとほぼ等距離で配置される対応する第2のセクションを有する、ステッ
プと;第2のセクションの各々において、所定値のキャパシタの組を格納するス
テップであって、複数の第1のセクションの各々は、対応する第2のセクション
と等しい値のキャパシタの組を格納する、ステップとを含む。キャパシタアレイ
レイアウト技術は、さらに、複数の第1のセクションの少なくとも1つを、複数
の第1のサブセクションに分割するステップと;複数の第1のセクションの少な
くとも1つの対応する第2のセクションを、複数の第2のサブセクションに分割
するステップであって、複数の第1のサブセクションの各々が、中心点から対角
線上であって、中心点からほぼ等距離で配置される対応する第2のサブセクショ
ンを有する、ステップと;複数の第1のサブセクションの各々において、所定値
のサブキャパシタの組を格納するステップであって、複数の第1のサブセクショ
ンの各々は、対応する第2のサブセクションと等しい値のサブキャパシタの組を
格納する、ステップとを含み得る。
【0013】 本発明の別の実施形態によれば、キャパシタアレイマッチングを向上させるた
めのキャパシタアレイレイアウト技術が開示される。このキャパシタアレイレイ
アウト技術は、キャパシタアレイを提供するステップと;キャパシタアレイを幾
何学的配置(この幾何学的配置は中心点を有する)に置くステップと;幾何学的
配置を4つの等しいセクションに分割するステップであって、それらのセクショ
ンの各々が中心点を共有し、各セクションが、各セクションから対角線上に配置
された対応するセクションを有する、ステップと;各セクションにおいて、所定
値のキャパシタの組を格納するステップであって、各セクションは、対応するセ
クションと等しい値のキャパシタの組を格納する、ステップとを含む。キャパシ
タアレイレイアウト技術はさらに、少なくとも1つのセクションを、複数の第1
のサブセクションに分割するステップと;その少なくとも1つのセクションの対
応するセクションを、複数の第2のサブセクションに分割するステップであって
、複数の第1のサブセクションの各々が、中心点から対角線上であって、中心点
からほぼ等距離に配置される対応する第2のサブセクションを有する、ステップ
と;第1の複数のサブセクションの各々において、所定値のサブキャパシタの組
を格納するステップであって、複数の第1のサブセクションの各々は、対応する
第2のサブセクションと等しい値のサブキャパシタの組を格納する、ステップと
を含み得る。
めのキャパシタアレイレイアウト技術が開示される。このキャパシタアレイレイ
アウト技術は、キャパシタアレイを提供するステップと;キャパシタアレイを幾
何学的配置(この幾何学的配置は中心点を有する)に置くステップと;幾何学的
配置を4つの等しいセクションに分割するステップであって、それらのセクショ
ンの各々が中心点を共有し、各セクションが、各セクションから対角線上に配置
された対応するセクションを有する、ステップと;各セクションにおいて、所定
値のキャパシタの組を格納するステップであって、各セクションは、対応するセ
クションと等しい値のキャパシタの組を格納する、ステップとを含む。キャパシ
タアレイレイアウト技術はさらに、少なくとも1つのセクションを、複数の第1
のサブセクションに分割するステップと;その少なくとも1つのセクションの対
応するセクションを、複数の第2のサブセクションに分割するステップであって
、複数の第1のサブセクションの各々が、中心点から対角線上であって、中心点
からほぼ等距離に配置される対応する第2のサブセクションを有する、ステップ
と;第1の複数のサブセクションの各々において、所定値のサブキャパシタの組
を格納するステップであって、複数の第1のサブセクションの各々は、対応する
第2のサブセクションと等しい値のサブキャパシタの組を格納する、ステップと
を含み得る。
【0014】 本発明の上記および他の目的、特徴、および利点は、添付の図面に示されるよ
うな、以下の本発明の好適な実施形態のより具体的な説明から明らかとなるであ
ろう。
うな、以下の本発明の好適な実施形態のより具体的な説明から明らかとなるであ
ろう。
【0015】 (好適な実施形態の詳細な説明) 図1を参照すると、アナログ−デジタル(A/D)変換器10が図示されてい
る。(A/D)変換器10は、キャパシタアレイ14の各行を駆動させるために
使用されるドライバ回路12を有する。ドライバ回路12は、複数のセル12A
から成る。各セル12Aは、キャパシタアレイ14のある特定の列またはバンク
を駆動させるために使用される。キャパシタアレイ14内の各バンクを起動させ
る、および非活動状態にすることによって、ドライバ回路12は、キャパシタア
レイ14の出力電圧VOUTを制御し得る。
る。(A/D)変換器10は、キャパシタアレイ14の各行を駆動させるために
使用されるドライバ回路12を有する。ドライバ回路12は、複数のセル12A
から成る。各セル12Aは、キャパシタアレイ14のある特定の列またはバンク
を駆動させるために使用される。キャパシタアレイ14内の各バンクを起動させ
る、および非活動状態にすることによって、ドライバ回路12は、キャパシタア
レイ14の出力電圧VOUTを制御し得る。
【0016】 キャパシタアレイ14は、幾つかの異なる実施形態をとり得る。好適な実施形
態では、キャパシタアレイ14は、図2に図示されるような、2進重み付きキャ
パシタアレイ14’の形態をとる。2進重み付きキャパシタアレイ14’では、
各キャパシタバンク14A’が、理想的には2n-1C(但し、nは、0以上の整
数であり、Cは、ユニットキャパシタの容量値である)に等しい容量値を有する
。
態では、キャパシタアレイ14は、図2に図示されるような、2進重み付きキャ
パシタアレイ14’の形態をとる。2進重み付きキャパシタアレイ14’では、
各キャパシタバンク14A’が、理想的には2n-1C(但し、nは、0以上の整
数であり、Cは、ユニットキャパシタの容量値である)に等しい容量値を有する
。
【0017】 図1を再び参照すると、キャパシタアレイ14の出力電圧VOUTは、比較器1
6の1つの入力に送られる。比較器16の第2の入力は、サンプリング回路20
の出力に接続される。サンプリング回路20は、アナログ入力信号18に接続さ
れた入力を有する。サンプリング回路20は、定期間隔でアナログ信号をサンプ
リングし、サンプリングされた信号を比較器16に送る。次に、比較器16は、
サンプリングされた信号の電圧を、キャパシタアレイ14の出力電圧VOUTの電
圧と比較する。
6の1つの入力に送られる。比較器16の第2の入力は、サンプリング回路20
の出力に接続される。サンプリング回路20は、アナログ入力信号18に接続さ
れた入力を有する。サンプリング回路20は、定期間隔でアナログ信号をサンプ
リングし、サンプリングされた信号を比較器16に送る。次に、比較器16は、
サンプリングされた信号の電圧を、キャパシタアレイ14の出力電圧VOUTの電
圧と比較する。
【0018】 2つの入力電圧レベルを比較した後に、比較器16は、出力電圧VOUTが、サ
ンプリングされた電圧と比較して高いか低いかに関する信号を逐次近似レジスタ
(SAR)22に送る。次に、SAR22は、キャパシタアレイ14の行が起動
される、および/または非活動状態にされる必要のあるドライバ回路12に信号
を送る。
ンプリングされた電圧と比較して高いか低いかに関する信号を逐次近似レジスタ
(SAR)22に送る。次に、SAR22は、キャパシタアレイ14の行が起動
される、および/または非活動状態にされる必要のあるドライバ回路12に信号
を送る。
【0019】 次に、図3を参照すると、従来技術のキャパシタアレイレイアウト技術30が
示されている。キャパシタアレイ14’(図2)は、キャパシタブランチ14A
’(図2)の大きさに基づいた増加する半径を有する1組の同心キャパシタとし
てレイアウトされている。キャパシタアレイ14’のMSBは、最も外側のリン
グ32である。キャパシタアレイ14’のMSB−1のブランチは、リング34
である。キャパシタブランチ14A’の大きさが減少するにつれ、リングの大き
さも減少する。これは、LSBブランチが、最も内側のリング36として配置さ
れるまで続く。
示されている。キャパシタアレイ14’(図2)は、キャパシタブランチ14A
’(図2)の大きさに基づいた増加する半径を有する1組の同心キャパシタとし
てレイアウトされている。キャパシタアレイ14’のMSBは、最も外側のリン
グ32である。キャパシタアレイ14’のMSB−1のブランチは、リング34
である。キャパシタブランチ14A’の大きさが減少するにつれ、リングの大き
さも減少する。これは、LSBブランチが、最も内側のリング36として配置さ
れるまで続く。
【0020】 図3に図示されるレイアウト技術が、正確なプロセスマッチングを提供し得る
一方で、この構成は、系統的不一致エラーを示す。図3Bから理解され得るよう
に、MSB変換中に、大きな不一致エラーが生じる。A/D変換器において1ビ
ットの精度を保証するために、最大のキャパシタ(MSB)は、残りのキャパシ
タ(Cから2n-2Cまで)の+/−(100×1/2n-1)%の範囲内になければ
ならない。例えば、10ビットA/D変換器の場合には、最大のキャパシタは、
Cから2n-2Cが512の場合に、511および513個のユニットの範囲内で
なければならない。最大のキャパシタ(MSB)がこの範囲内にない場合には、
ミシングコードおよび非線形が存在する。つまり、A/D変換中に、1ビット全
部が見失われ、その結果、不正確な結果が生じ得る。
一方で、この構成は、系統的不一致エラーを示す。図3Bから理解され得るよう
に、MSB変換中に、大きな不一致エラーが生じる。A/D変換器において1ビ
ットの精度を保証するために、最大のキャパシタ(MSB)は、残りのキャパシ
タ(Cから2n-2Cまで)の+/−(100×1/2n-1)%の範囲内になければ
ならない。例えば、10ビットA/D変換器の場合には、最大のキャパシタは、
Cから2n-2Cが512の場合に、511および513個のユニットの範囲内で
なければならない。最大のキャパシタ(MSB)がこの範囲内にない場合には、
ミシングコードおよび非線形が存在する。つまり、A/D変換中に、1ビット全
部が見失われ、その結果、不正確な結果が生じ得る。
【0021】 よく一致したキャパシタアレイ14’(図2)を得るためには、以下の基準が
満たされるべきである。キャパシタアレイは、微視的レベルで一致していなけれ
ばならない。つまり、キャパシタアレイの各ブランチ14A’は、均一なユニッ
トキャパシタ(図4を参照)から構成されているべきである。キャパシタアレイ
14’は、さらに、プロセス勾配依存を最小限に抑えるべきである。最後に、キ
ャパシタアレイ14’は、巨視的レベルで一致しているべきである。
満たされるべきである。キャパシタアレイは、微視的レベルで一致していなけれ
ばならない。つまり、キャパシタアレイの各ブランチ14A’は、均一なユニッ
トキャパシタ(図4を参照)から構成されているべきである。キャパシタアレイ
14’は、さらに、プロセス勾配依存を最小限に抑えるべきである。最後に、キ
ャパシタアレイ14’は、巨視的レベルで一致しているべきである。
【0022】 次に図4を参照して、フリンジ容量によるマッチングを保証するために、キャ
パシタアレイ14’(図2)は、微視的レベルで一致していなければならない。
つまり、キャパシタアレイ14’の全てのブランチ14A’(図2)は、ユニッ
トキャパシタ40から成るべきである。従って、キャパシタアレイ14’の各キ
ャパシタブランチ14A’は、2n-1個のユニットキャパシタ40を有する(但
し、nは0以上の整数)。従って、最大のキャパシタ(すなわち、MSB)に関
しては、最小のキャパシタ(すなわち、LSB)の領域の512倍の領域を持つ
単一キャパシタの代わりに、並列に共に接続された512個のユニットキャパシ
タ40(10ビットA/D変換器で、n=10の場合)を含む。
パシタアレイ14’(図2)は、微視的レベルで一致していなければならない。
つまり、キャパシタアレイ14’の全てのブランチ14A’(図2)は、ユニッ
トキャパシタ40から成るべきである。従って、キャパシタアレイ14’の各キ
ャパシタブランチ14A’は、2n-1個のユニットキャパシタ40を有する(但
し、nは0以上の整数)。従って、最大のキャパシタ(すなわち、MSB)に関
しては、最小のキャパシタ(すなわち、LSB)の領域の512倍の領域を持つ
単一キャパシタの代わりに、並列に共に接続された512個のユニットキャパシ
タ40(10ビットA/D変換器で、n=10の場合)を含む。
【0023】 再び図3Aおよび図3Bを参照して、MSB変換中に、最も外側のリング32
(10ビットA/D変換器の場合に512個のユニットキャパシタ)が、残りの
キャパシタ(下位の512個のユニットキャパシタ)の合計と比較される。同心
状のレイアウトでは、内側、または下位の512個のユニットキャパシタは、正
方形の形状を持ち、外リングまたは上位の512個のユニットキャパシタは、正
方形リングの形状をとる。隣接するユニットキャパシタ40に対する様々なユニ
ットキャパシタ40(図4)の相互作用に基づいて、不一致を生じさせるのは、
巨視的形状に関するこの相違である。
(10ビットA/D変換器の場合に512個のユニットキャパシタ)が、残りの
キャパシタ(下位の512個のユニットキャパシタ)の合計と比較される。同心
状のレイアウトでは、内側、または下位の512個のユニットキャパシタは、正
方形の形状を持ち、外リングまたは上位の512個のユニットキャパシタは、正
方形リングの形状をとる。隣接するユニットキャパシタ40に対する様々なユニ
ットキャパシタ40(図4)の相互作用に基づいて、不一致を生じさせるのは、
巨視的形状に関するこの相違である。
【0024】 不一致を避けるために、キャパシタアレイは、1つのブランチ14A’(図2
)が残りのブランチ14A’と比較される際に、同一の形状を提供するようにレ
イアウトされなければならない。従って、キャパシタアレイ14’は、正方形、
矩形、または円形等の中心点を有する幾何学的配置でレイアウトされるべきであ
る。
)が残りのブランチ14A’と比較される際に、同一の形状を提供するようにレ
イアウトされなければならない。従って、キャパシタアレイ14’は、正方形、
矩形、または円形等の中心点を有する幾何学的配置でレイアウトされるべきであ
る。
【0025】 次に、図5Aを参照すると、キャパシタアレイ14’(図2)が、幾何学的配
置70(すなわち、正方形または矩形)にレイアウトされている。幾何学的配置
70はさらに、複数のセクション72に分割される。各セクション72は、中心
点から対角線上にあって、中心点からほぼ等距離に配置される、対応するセクシ
ョン72を有する。例えば、セクションAは、対応するセクションA’を有する
。同様に、セクションBは、対応するセクションB’を有する。
置70(すなわち、正方形または矩形)にレイアウトされている。幾何学的配置
70はさらに、複数のセクション72に分割される。各セクション72は、中心
点から対角線上にあって、中心点からほぼ等距離に配置される、対応するセクシ
ョン72を有する。例えば、セクションAは、対応するセクションA’を有する
。同様に、セクションBは、対応するセクションB’を有する。
【0026】 各セクション72は、1つ以上のより小さなサブセクション74にさらに細分
され得る。各サブセクション74は、中心点から対角線上にあって、中心点から
ほぼ等距離に配置される、対応するサブセクション74を有する。例えば、サブ
セクションXは、対応するサブセクションX’を有する。同様に、サブセクショ
ンYは、対応するセクションY’を有する。
され得る。各サブセクション74は、中心点から対角線上にあって、中心点から
ほぼ等距離に配置される、対応するサブセクション74を有する。例えば、サブ
セクションXは、対応するサブセクションX’を有する。同様に、サブセクショ
ンYは、対応するセクションY’を有する。
【0027】 各セクション72は、所定の容量値を格納する。対応するセクション72は、
等しい容量値を格納する。同様に、各サブセクション74は、所定の容量値を格
納し、対応するサブセクション74は、等しい容量値を格納する。
等しい容量値を格納する。同様に、各サブセクション74は、所定の容量値を格
納し、対応するサブセクション74は、等しい容量値を格納する。
【0028】 図5Bを次に参照して、本発明のレイアウト技術の一例を、10ビットA/D
変換器に関して説明する。キャパシタアレイ14’(図2)は、幾何学的配置8
0にレイアウトされる。この幾何学的配置は、4つの等しいセクションに分割さ
れる。幾何学的配置は、4つを越えるセクションに分割されることも可能で、全
てのセクションが、等しい大きさである必要はない(図5Aおよび図6Aを参照
)ことが留意されるべきである。
変換器に関して説明する。キャパシタアレイ14’(図2)は、幾何学的配置8
0にレイアウトされる。この幾何学的配置は、4つの等しいセクションに分割さ
れる。幾何学的配置は、4つを越えるセクションに分割されることも可能で、全
てのセクションが、等しい大きさである必要はない(図5Aおよび図6Aを参照
)ことが留意されるべきである。
【0029】 第1のセクション82は、対応するセクション82’(すなわち、第3のセク
ション)を有する。同様に、第2のセクション84は、対応するセクション84
’(すなわち、第4のセクション)を有する。これらのセクションの少なくとも
1つが、複数のサブセクションにさらに分割され得る。図5Bに示される実施形
態では、第2のセクション84が、8つのサブセクション(C、2C、4C、8
C、16C、32C、64C、および128C)に細分される。同様に、対応す
るセクション84’もまた、8つのサブセクション(C’、2C’、4C’、8
C’、16C’、32C’、64C’、および128C’)に細分される。
ション)を有する。同様に、第2のセクション84は、対応するセクション84
’(すなわち、第4のセクション)を有する。これらのセクションの少なくとも
1つが、複数のサブセクションにさらに分割され得る。図5Bに示される実施形
態では、第2のセクション84が、8つのサブセクション(C、2C、4C、8
C、16C、32C、64C、および128C)に細分される。同様に、対応す
るセクション84’もまた、8つのサブセクション(C’、2C’、4C’、8
C’、16C’、32C’、64C’、および128C’)に細分される。
【0030】 キャパシタアレイのキャパシタは、次に、各セクションおよびサブセクション
内にレイアウトされる。不一致を避けるために、キャパシタアレイは、A/D変
換器のビットの1つが残りのビットと比較される際に、同一の形状を提供するよ
うにレイアウトされなければならない。図5Bから理解され得るように、セクシ
ョン82および82’は、256Cの大きさのキャパシタを共に格納する。上記
のように、セクション82および82’は、ユニットキャパシタ40の領域の2
56倍の領域を持つ単一キャパシタではなく、並列に共に接続された256ユニ
ットの大きさのキャパシタ40(図4)を格納する。各サブセクションは、大き
さが2n-1C(但し、nは、0から8の整数)に等しいキャパシタを格納する。
各サブセクションおよび対応するサブセクションは、等しい大きさのキャパシタ
値を格納する必要があることを留意する必要がある。
内にレイアウトされる。不一致を避けるために、キャパシタアレイは、A/D変
換器のビットの1つが残りのビットと比較される際に、同一の形状を提供するよ
うにレイアウトされなければならない。図5Bから理解され得るように、セクシ
ョン82および82’は、256Cの大きさのキャパシタを共に格納する。上記
のように、セクション82および82’は、ユニットキャパシタ40の領域の2
56倍の領域を持つ単一キャパシタではなく、並列に共に接続された256ユニ
ットの大きさのキャパシタ40(図4)を格納する。各サブセクションは、大き
さが2n-1C(但し、nは、0から8の整数)に等しいキャパシタを格納する。
各サブセクションおよび対応するサブセクションは、等しい大きさのキャパシタ
値を格納する必要があることを留意する必要がある。
【0031】 図5Bに示される実施形態では、MSBが作動させられると、セクション82
および82’は作動し、セクション84および84’は作動しない。キャパシタ
アレイは、ここでは、中心点に対して対称である。従って、図5Aおよび図5B
に示されるレイアウト技術は、巨視的なキャパシタの大きさを一致させ、それに
よって、最小限のプロセス勾配インパクトで不一致エラーを排除する。
および82’は作動し、セクション84および84’は作動しない。キャパシタ
アレイは、ここでは、中心点に対して対称である。従って、図5Aおよび図5B
に示されるレイアウト技術は、巨視的なキャパシタの大きさを一致させ、それに
よって、最小限のプロセス勾配インパクトで不一致エラーを排除する。
【0032】 図6Aおよび図6Bを参照すると、図5Aおよび図5Bのレイアウト技術に類
似したレイアウト技術が示されている。主な違いは、幾何学的配置が、図6Aお
よび図6Bでは円形であることである。
似したレイアウト技術が示されている。主な違いは、幾何学的配置が、図6Aお
よび図6Bでは円形であることである。
【0033】 A/D変換器におけるビットの全てが、対称的構成を許容するわけではないこ
とを注意する必要がある。しかし、最も大きな不一致エラーは、MSBが、残り
のキャパシタと比較される際に生じる。本レイアウト技術は、MSBが残りのキ
ャパシタと比較される際に対称性を許容し、それによって、不一致エラーを減少
させる。
とを注意する必要がある。しかし、最も大きな不一致エラーは、MSBが、残り
のキャパシタと比較される際に生じる。本レイアウト技術は、MSBが残りのキ
ャパシタと比較される際に対称性を許容し、それによって、不一致エラーを減少
させる。
【0034】 本発明を、好適な実施形態に関連して、具体的に示し、説明したが、当業者は
、本発明の精神および範囲から逸脱することなく、形態および詳細に関する上記
および他の変更がなされ得ることを理解するであろう。
、本発明の精神および範囲から逸脱することなく、形態および詳細に関する上記
および他の変更がなされ得ることを理解するであろう。
【図1】 図1は、逐次近似レジスタ(SAR)に基づくアナログ−デジタル(A/D)
変換器の簡略機能ブロック図である。
変換器の簡略機能ブロック図である。
【図2】 図2は、図1に示されるSARに基づくA/D変換器に使用されるキャパシタ
アレイの簡略機能ブロック図である。
アレイの簡略機能ブロック図である。
【図3A】 図3Aは、図1に示されるSARに基づくA/D変換器に使用されるキャパシ
タアレイレイアウトの従来技術の実施形態の簡略ブロック図である。
タアレイレイアウトの従来技術の実施形態の簡略ブロック図である。
【図3B】 図3Bは、キャパシタアレイの最上位ビット(MSB)に対するキャパシタア
レイの不一致を示す。
レイの不一致を示す。
【図4】 図4は、フリンジ容量による不一致を低減するキャパシタアレイの1つのブラ
ンチの簡略模式図である。
ンチの簡略模式図である。
【図5A】 図5Aは、キャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウトのある実施形態の簡略ブロック図である。
レイアウトのある実施形態の簡略ブロック図である。
【図5B】 図5Bは、キャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウトの別の実施形態の簡略ブロック図である。
レイアウトの別の実施形態の簡略ブロック図である。
【図6A】 図6Aは、キャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウトの別の実施形態の簡略ブロック図である。
レイアウトの別の実施形態の簡略ブロック図である。
【図6B】 図6Bは、キャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウトの別の実施形態の簡略ブロック図である。
レイアウトの別の実施形態の簡略ブロック図である。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F038 AC04 CA02 DF03 EZ20 5J022 AA02 AB04 BA01 BA06 CF07 CG01
Claims (26)
- 【請求項1】 キャパシタアレイマッチングを向上させるためのキャパシタ
アレイレイアウト技術であって、 キャパシタアレイを提供するステップと、 該キャパシタアレイを幾何学的配置に置くステップであって、該幾何学的配置
は中心点を有する、ステップと、 該幾何学的配置を複数の第1のセクションに分割するステップであって、該複
数の第1のセクションの各々が、該第1のセクションから対角線上にあって、該
中心点から該第1のセクションとほぼ等距離に配置される対応する第2のセクシ
ョンを有する、ステップと、 該第2のセクションの各々において、所定値のキャパシタの組を格納するステ
ップであって、該複数の第1のセクションの各々は、該対応する第2のセクショ
ンと等しい値のキャパシタの組を格納する、ステップと、 を含む、キャパシタアレイレイアウト技術。 - 【請求項2】 前記第1のセクションおよび前記対応する第2のセクション
の前記キャパシタの組の各々は、前記所定値を得るために、並列に共に接続され
たユニットキャパシタを含む、請求項1に記載のキャパシタアレイマッチングを
向上させるためのキャパシタアレイレイアウト技術。 - 【請求項3】 前記複数の第1のセクションの少なくとも1つを、複数の第
1のサブセクションに分割するステップと、 該複数の第1のセクションの該少なくとも1つの前記対応する第2のセクショ
ンを、複数の第2のサブセクションに分割するステップであって、該複数の第1
のサブセクションの各々が、前記中心点から対角線上であって、該中心点からほ
ぼ等距離で配置される対応する第2のサブセクションを有する、ステップと、 該複数の第1のサブセクションの各々において、所定値のサブキャパシタの組
を格納するステップであって、該複数の第1のサブセクションの各々は、該対応
する第2のサブセクションと等しい値のサブキャパシタの組を格納する、ステッ
プと、 をさらに含む、請求項1に記載のキャパシタアレイマッチングを向上させるた
めのキャパシタアレイレイアウト技術。 - 【請求項4】 前記第1のサブキャパシタの組の各々および前記第2のサブ
キャパシタの組の各々が、前記所定値を得るために、並列に共に接続されたユニ
ットキャパシタを含む、請求項3に記載のキャパシタアレイマッチングを向上さ
せるためのキャパシタアレイレイアウト技術。 - 【請求項5】 所望の容量値を得るために、前記複数の第1のセクションの
少なくとも1つおよび前記対応する第2のセクション、または前記複数の第1の
サブセクションの少なくとも1つおよび前記対応する第2のサブセクションを作
動させるステップをさらに包含する、請求項3に記載のキャパシタアレイマッチ
ングを向上させるためのキャパシタアレイレイアウト技術。 - 【請求項6】 前記キャパシタアレイを幾何学的配置に置く前記ステップが
、該キャパシタアレイを正方形配置に置くステップをさらに包含する、請求項1
に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイ
アウト技術。 - 【請求項7】 前記キャパシタアレイを幾何学的配置に置く前記ステップが
、該キャパシタアレイを矩形配置に置くステップをさらに包含する、請求項1に
記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイア
ウト技術。 - 【請求項8】 前記キャパシタアレイを幾何学的配置に置く前記ステップが
、該キャパシタアレイを円形配置に置くステップをさらに包含する、請求項1に
記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイア
ウト技術。 - 【請求項9】 キャパシタアレイマッチングを向上させるためのキャパシタ
アレイレイアウト技術であって、 キャパシタアレイを提供するステップと、 該キャパシタアレイを幾何学的配置に置くステップであって、該幾何学的配置
は中心点を有する、ステップと、 該幾何学的配置を4つの等しいセクションに分割するステップであって、該セ
クションの各々が該中心点を共有し、該セクションの各々が、該セクションの各
々から対角線上に配置される対応するセクションを有する、ステップと、 該セクションの各々において、所定値のキャパシタの組を格納するステップで
あって、該セクションの各々は、該対応するセクションと等しい値のキャパシタ
の組を格納する、ステップと、 を包含する、キャパシタアレイレイアウト技術。 - 【請求項10】 前記キャパシタの組の各々が、前記所定値を得るために、
並列に共に接続されたユニットキャパシタを含む、請求項9に記載のキャパシタ
アレイマッチングを向上させるためのキャパシタアレイレイアウト技術。 - 【請求項11】 前記セクションの少なくとも1つと、前記対応するセクシ
ョンとを複数の第1のサブセクションに分割するステップと、 該セクションの該少なくとも1つの該対応するセクションを、複数の第2のサ
ブセクションに分割するステップであって、該複数の第1のサブセクションの各
々が、前記中心点から対角線上であって、該中心点からほぼ等距離で配置される
対応する第2のサブセクションを有する、ステップと、 該第1の複数のサブセクションの各々において、所定値のサブキャパシタの組
を格納するステップであって、該複数の第1のサブセクションの各々は、該対応
する第2のサブセクションと等しい値のサブキャパシタの組を格納する、ステッ
プと、 をさらに包含する、請求項9に記載のキャパシタアレイマッチングを向上させ
るためのキャパシタアレイレイアウト技術。 - 【請求項12】 前記第1のサブセクションおよび前記相補的第2のサブセ
クションの前記サブキャパシタの組の各々が、前記所定値を得るために、並列に
共に接続されたユニットキャパシタを含む、請求項11に記載のキャパシタアレ
イマッチングを向上させるためのキャパシタアレイレイアウト技術。 - 【請求項13】 所望の容量値を得るために、前記セクションの少なくとも
1つおよび前記対応するセクション、または前記複数の第1のサブセクションの
少なくとも1つおよび前記対応する第2のサブセクションを作動させるステップ
をさらに包含する、請求項11に記載のキャパシタアレイマッチングを向上させ
るためのキャパシタアレイレイアウト技術。 - 【請求項14】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを正方形配置に置くステップをさらに包含する、請求項
9に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレ
イアウト技術。 - 【請求項15】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを矩形配置に置くステップをさらに包含する、請求項9
に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイ
アウト技術。 - 【請求項16】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを円形配置に置くステップをさらに包含する、請求項9
に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイ
アウト技術。 - 【請求項17】 キャパシタアレイマッチングを向上させるためのキャパシ
タアレイレイアウト技術であって、 キャパシタアレイを提供するステップと、 該キャパシタアレイを幾何学的配置に置くステップであって、該幾何学的配置
は中心点を有する、ステップと、 該幾何学的配置を、複数の第1のセクションに分割するステップであって、該
複数の第1のセクションの各々は、該第1のセクションから対角線上であって、
該中心点から該第1のセクションとほぼ等しい距離に配置される対応する第2の
セクションを有する、ステップと、 該複数の第1のセクションの少なくとも1つを、複数の第1のサブセクション
に分割するステップと、 該複数の第1のセクションの該少なくとも1つの該対応する第2のセクション
を、複数の第2のサブセクションに分割するステップであって、該複数の第1の
サブセクションの各々が、該中心点から対角線上であって、該中心点からほぼ等
距離に配置される対応する第2のサブセクションを有する、ステップと、 該複数の第1のセクションの該少なくとも1つの該複数の第1のサブセクショ
ンの各々において、所定値のサブキャパシタの組を格納するステップであって、
該複数の第1のサブセクションの各々は、該対応する第2のサブセクションと等
しい値のサブキャパシタの組を格納する、ステップと、 複数の第1のサブセクションに分割されない該第1のセクションの各々におい
て、所定値のキャパシタの組を格納するステップであって、複数の第1のサブセ
クションに分割されない該第1のセクションの該対応する第2のセクションの各
々が、等しい値のキャパシタの組を格納する、ステップと、 所望の容量値を得るために、該複数の第1のセクションの少なくとも1つおよ
び該対応する第2のセクション、または該複数の第1のサブセクションの少なく
とも1つおよび該対応する第2のサブセクションを作動させるステップと、 を
包含する、キャパシタアレイマッチングを向上させるためのキャパシタアレイレ
イアウト技術。 - 【請求項18】 前記第1のセクションおよび前記対応する第2のセクショ
ンの前記キャパシタの組の各々が、前記所定値を得るために、並列に共に接続さ
れたユニットキャパシタを含む、請求項17に記載のキャパシタアレイマッチン
グを向上させるためのキャパシタアレイレイアウト技術。 - 【請求項19】 前記第1のサブキャパシタの組の各々、および前記第2の
サブキャパシタの組の各々が、前記所定値を得るために、並列に共に接続された
ユニットキャパシタを含む、請求項17に記載のキャパシタアレイマッチングを
向上させるためのキャパシタアレイレイアウト技術。 - 【請求項20】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを正方形配置に置くステップをさらに包含する、請求項
17に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウト技術。 - 【請求項21】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを矩形配置に置くステップをさらに包含する、請求項1
7に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレ
イアウト技術。 - 【請求項22】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを円形配置に置くステップをさらに包含する、請求項1
7に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレ
イアウト技術。 - 【請求項23】 請求項1の方法に従って作られたキャパシタアレイ。
- 【請求項24】 請求項9の方法に従って作られたキャパシタアレイ。
- 【請求項25】 請求項17の方法に従って作られたキャパシタアレイ。
- 【請求項26】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを対称的な幾何学的配置に置くステップをさらに包含す
る、請求項1に記載のキャパシタアレイマッチングを向上させるためのキャパシ
タアレイレイアウト技術。
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US09/085,827 | 1998-05-28 | ||
US09/085,827 US6016019A (en) | 1998-05-28 | 1998-05-28 | Capacitor array arrangement for improving capacitor array matching |
PCT/US1999/011006 WO1999062120A1 (en) | 1998-05-28 | 1999-05-18 | A capacitor array arrangment for improving capacitor array matching |
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CN (1) | CN1237832A (ja) |
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