JP2002517095A - キャパシタアレイマッチングを向上させるためのキャパシタアレイ構成 - Google Patents
キャパシタアレイマッチングを向上させるためのキャパシタアレイ構成Info
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Abstract
(57)【要約】
キャパシタアレイマッチングを向上させるためのキャパシタアレイレイアウト技術である。キャパシタアレイは、幾何学的配置にレイアウトされ、この幾何学的配置は、中心点を有する。幾何学的配置は、複数の第１のセクションに分割され、複数の第１のセクションの各々は、中心点から対角線上であって、中心点から第１のセクションとほぼ同じ距離に配置される対応する第２のセクションを有する。第２のセクションの各々は、所定値のキャパシタの組を格納し、複数の第１のセクションの各々は、対応する第２のセクションと等しい値のキャパシタの組を格納する。
Description
【０００１】 （発明の分野） 本発明は、概してキャパシタアレイに関し、より具体的には、キャパシタアレ
イマッチングを向上させるキャパシタアレイレイアウト技術に関する。
イマッチングを向上させるキャパシタアレイレイアウト技術に関する。
【０００２】 （従来技術の説明） 逐次近似アナログ−デジタル（Ａ／Ｄ）変換器は、バイナリ重み付きキャパシ
タアレイを用いる。二分探索アルゴリズムに関しては、これらのキャパシタの理
想的な大きさは、以下の比を有していなければならない。すなわち、最小のキャ
パシタは、単一ユニット容量を有し、次のキャパシタの容量は順に、２ユニット
、４ユニット、８ユニット、そして、最大２n-1である（ｎは、Ａ／Ｄ変換器の
ビット解像度である）。これにより、１０ビットＡ／Ｄ変換器の場合には、１０
２４のユニット容量（最大のキャパシタは、５１２個のユニットを有する）が必
要となる。１ビットの精度を保証するために、最大のキャパシタは、アレイ全体
の（１００×１／２n）の範囲内でなければならない。そうでなければ、ミシン
グコードおよびシステム非線形が存在する。
タアレイを用いる。二分探索アルゴリズムに関しては、これらのキャパシタの理
想的な大きさは、以下の比を有していなければならない。すなわち、最小のキャ
パシタは、単一ユニット容量を有し、次のキャパシタの容量は順に、２ユニット
、４ユニット、８ユニット、そして、最大２n-1である（ｎは、Ａ／Ｄ変換器の
ビット解像度である）。これにより、１０ビットＡ／Ｄ変換器の場合には、１０
２４のユニット容量（最大のキャパシタは、５１２個のユニットを有する）が必
要となる。１ビットの精度を保証するために、最大のキャパシタは、アレイ全体
の（１００×１／２n）の範囲内でなければならない。そうでなければ、ミシン
グコードおよびシステム非線形が存在する。
【０００３】 キャパシタアレイをレイアウトする際に注意を払わなければならない。キャパ
シタアレイは、プロセス変動を避けるようにレイアウトされなければならない。
それを行うための一般的な方法の１つは、キャパシタの大きさに基づいた増加す
る半径を有する１組の同心キャパシタとして、キャパシタアレイをレイアウトす
ることである（図３Ａを参照）。良好なプロセスマッチングが達成され得るが、
この構成は、系統的不一致エラーを示す。
シタアレイは、プロセス変動を避けるようにレイアウトされなければならない。
それを行うための一般的な方法の１つは、キャパシタの大きさに基づいた増加す
る半径を有する１組の同心キャパシタとして、キャパシタアレイをレイアウトす
ることである（図３Ａを参照）。良好なプロセスマッチングが達成され得るが、
この構成は、系統的不一致エラーを示す。
【０００４】 他のマッチング方法には、理想比に一致するようにキャパシタアレイを較正す
る能動回路部が含まれ得る。このような方法は、より正確な結果を生じ得るが、
シリコン領域、電力消費、および試験の面で、より費用がかかる。
る能動回路部が含まれ得る。このような方法は、より正確な結果を生じ得るが、
シリコン領域、電力消費、および試験の面で、より費用がかかる。
【０００５】 高度なキャパシタマッチングを得るための受動的方法の１つは、少数のキャパ
シタを非常に小さな近接の範囲内に配置することである。さらに、少数のキャパ
シタが使用される場合には、サーモメータコードを用いて、プロセス依存および
キャパシタの相互作用を最小限に抑えるために特定のキャパシタをイネーブルし
、それによって、全てのコードの存在を保証し得る。しかし、このプロセスは、
ルーティングに非常に集中し、精度を保証しない。
シタを非常に小さな近接の範囲内に配置することである。さらに、少数のキャパ
シタが使用される場合には、サーモメータコードを用いて、プロセス依存および
キャパシタの相互作用を最小限に抑えるために特定のキャパシタをイネーブルし
、それによって、全てのコードの存在を保証し得る。しかし、このプロセスは、
ルーティングに非常に集中し、精度を保証しない。
【０００６】 従って、改良されたキャパシタアレイ構成を提供する必要性が存在していた。
改良キャパシタアレイ構成は、キャパシタアレイマッチングを向上させることが
可能でなければならない。改良キャパシタアレイ構成は、費用効率の高い方法（
すなわち、最小量のシリコン領域、電力消費、および試験）でキャパシタアレイ
マッチングを向上させることが可能でなければならない。改良キャパシタアレイ
構成は、フリンジ容量による不一致を最小限に抑えることが可能でなければなら
ない。改良キャパシタアレイ構成は、さらに、プロセス勾配依存を最小限に抑え
ることが可能でなければならない。改良キャパシタアレイ構成はまた、巨視的な
キャパシタの不一致による不一致を最小限に抑えることが可能でなければならな
い。
改良キャパシタアレイ構成は、キャパシタアレイマッチングを向上させることが
可能でなければならない。改良キャパシタアレイ構成は、費用効率の高い方法（
すなわち、最小量のシリコン領域、電力消費、および試験）でキャパシタアレイ
マッチングを向上させることが可能でなければならない。改良キャパシタアレイ
構成は、フリンジ容量による不一致を最小限に抑えることが可能でなければなら
ない。改良キャパシタアレイ構成は、さらに、プロセス勾配依存を最小限に抑え
ることが可能でなければならない。改良キャパシタアレイ構成はまた、巨視的な
キャパシタの不一致による不一致を最小限に抑えることが可能でなければならな
い。
【０００７】 （発明の要旨） 本発明のある実施形態によれば、本発明の目的は、改良キャパシタアレイ構成
を提供することである。
を提供することである。
【０００８】 本発明の別の目的は、費用効率の高い方法（すなわち、最小量のシリコン領域
、電力消費、および試験）でキャパシタアレイマッチングを向上させることが可
能な改良キャパシタアレイ構成を提供することである。
、電力消費、および試験）でキャパシタアレイマッチングを向上させることが可
能な改良キャパシタアレイ構成を提供することである。
【０００９】 本発明のまた別の目的は、フリンジ容量による不一致を最小限に抑えることが
可能な改良キャパシタアレイ構成を提供することである。
可能な改良キャパシタアレイ構成を提供することである。
【００１０】 本発明のまたさらなる目的は、プロセス勾配依存を最小限に抑えることが可能
な改良キャパシタアレイ構成を提供することである。
な改良キャパシタアレイ構成を提供することである。
【００１１】 本発明のまた別の目的は、巨視的なキャパシタの不一致による不一致を最小限
に抑えることが可能な改良キャパシタアレイ構成を提供することである。
に抑えることが可能な改良キャパシタアレイ構成を提供することである。
【００１２】 （好適な実施形態の簡単な説明） 本発明のある実施形態によれば、キャパシタアレイマッチングを向上させるた
めのキャパシタアレイレイアウト技術が開示される。このキャパシタアレイレイ
アウト技術は、キャパシタアレイを提供するステップと；キャパシタアレイを幾
何学的配置（この幾何学的配置は中心点を有する）に置くステップと；幾何学的
配置を複数の第１のセクションに分割するステップであって、複数の第１のセク
ションの各々が、第１のセクションから対角線上であって、中心点から第１のセ
クションとほぼ等距離で配置される対応する第２のセクションを有する、ステッ
プと；第２のセクションの各々において、所定値のキャパシタの組を格納するス
テップであって、複数の第１のセクションの各々は、対応する第２のセクション
と等しい値のキャパシタの組を格納する、ステップとを含む。キャパシタアレイ
レイアウト技術は、さらに、複数の第１のセクションの少なくとも１つを、複数
の第１のサブセクションに分割するステップと；複数の第１のセクションの少な
くとも１つの対応する第２のセクションを、複数の第２のサブセクションに分割
するステップであって、複数の第１のサブセクションの各々が、中心点から対角
線上であって、中心点からほぼ等距離で配置される対応する第２のサブセクショ
ンを有する、ステップと；複数の第１のサブセクションの各々において、所定値
のサブキャパシタの組を格納するステップであって、複数の第１のサブセクショ
ンの各々は、対応する第２のサブセクションと等しい値のサブキャパシタの組を
格納する、ステップとを含み得る。
めのキャパシタアレイレイアウト技術が開示される。このキャパシタアレイレイ
アウト技術は、キャパシタアレイを提供するステップと；キャパシタアレイを幾
何学的配置（この幾何学的配置は中心点を有する）に置くステップと；幾何学的
配置を複数の第１のセクションに分割するステップであって、複数の第１のセク
ションの各々が、第１のセクションから対角線上であって、中心点から第１のセ
クションとほぼ等距離で配置される対応する第２のセクションを有する、ステッ
プと；第２のセクションの各々において、所定値のキャパシタの組を格納するス
テップであって、複数の第１のセクションの各々は、対応する第２のセクション
と等しい値のキャパシタの組を格納する、ステップとを含む。キャパシタアレイ
レイアウト技術は、さらに、複数の第１のセクションの少なくとも１つを、複数
の第１のサブセクションに分割するステップと；複数の第１のセクションの少な
くとも１つの対応する第２のセクションを、複数の第２のサブセクションに分割
するステップであって、複数の第１のサブセクションの各々が、中心点から対角
線上であって、中心点からほぼ等距離で配置される対応する第２のサブセクショ
ンを有する、ステップと；複数の第１のサブセクションの各々において、所定値
のサブキャパシタの組を格納するステップであって、複数の第１のサブセクショ
ンの各々は、対応する第２のサブセクションと等しい値のサブキャパシタの組を
格納する、ステップとを含み得る。
【００１３】 本発明の別の実施形態によれば、キャパシタアレイマッチングを向上させるた
めのキャパシタアレイレイアウト技術が開示される。このキャパシタアレイレイ
アウト技術は、キャパシタアレイを提供するステップと；キャパシタアレイを幾
何学的配置（この幾何学的配置は中心点を有する）に置くステップと；幾何学的
配置を４つの等しいセクションに分割するステップであって、それらのセクショ
ンの各々が中心点を共有し、各セクションが、各セクションから対角線上に配置
された対応するセクションを有する、ステップと；各セクションにおいて、所定
値のキャパシタの組を格納するステップであって、各セクションは、対応するセ
クションと等しい値のキャパシタの組を格納する、ステップとを含む。キャパシ
タアレイレイアウト技術はさらに、少なくとも１つのセクションを、複数の第１
のサブセクションに分割するステップと；その少なくとも１つのセクションの対
応するセクションを、複数の第２のサブセクションに分割するステップであって
、複数の第１のサブセクションの各々が、中心点から対角線上であって、中心点
からほぼ等距離に配置される対応する第２のサブセクションを有する、ステップ
と；第１の複数のサブセクションの各々において、所定値のサブキャパシタの組
を格納するステップであって、複数の第１のサブセクションの各々は、対応する
第２のサブセクションと等しい値のサブキャパシタの組を格納する、ステップと
を含み得る。
めのキャパシタアレイレイアウト技術が開示される。このキャパシタアレイレイ
アウト技術は、キャパシタアレイを提供するステップと；キャパシタアレイを幾
何学的配置（この幾何学的配置は中心点を有する）に置くステップと；幾何学的
配置を４つの等しいセクションに分割するステップであって、それらのセクショ
ンの各々が中心点を共有し、各セクションが、各セクションから対角線上に配置
された対応するセクションを有する、ステップと；各セクションにおいて、所定
値のキャパシタの組を格納するステップであって、各セクションは、対応するセ
クションと等しい値のキャパシタの組を格納する、ステップとを含む。キャパシ
タアレイレイアウト技術はさらに、少なくとも１つのセクションを、複数の第１
のサブセクションに分割するステップと；その少なくとも１つのセクションの対
応するセクションを、複数の第２のサブセクションに分割するステップであって
、複数の第１のサブセクションの各々が、中心点から対角線上であって、中心点
からほぼ等距離に配置される対応する第２のサブセクションを有する、ステップ
と；第１の複数のサブセクションの各々において、所定値のサブキャパシタの組
を格納するステップであって、複数の第１のサブセクションの各々は、対応する
第２のサブセクションと等しい値のサブキャパシタの組を格納する、ステップと
を含み得る。
【００１４】 本発明の上記および他の目的、特徴、および利点は、添付の図面に示されるよ
うな、以下の本発明の好適な実施形態のより具体的な説明から明らかとなるであ
ろう。
うな、以下の本発明の好適な実施形態のより具体的な説明から明らかとなるであ
ろう。
【００１５】 （好適な実施形態の詳細な説明） 図１を参照すると、アナログ−デジタル（Ａ／Ｄ）変換器１０が図示されてい
る。（Ａ／Ｄ）変換器１０は、キャパシタアレイ１４の各行を駆動させるために
使用されるドライバ回路１２を有する。ドライバ回路１２は、複数のセル１２Ａ
から成る。各セル１２Ａは、キャパシタアレイ１４のある特定の列またはバンク
を駆動させるために使用される。キャパシタアレイ１４内の各バンクを起動させ
る、および非活動状態にすることによって、ドライバ回路１２は、キャパシタア
レイ１４の出力電圧ＶOUTを制御し得る。
る。（Ａ／Ｄ）変換器１０は、キャパシタアレイ１４の各行を駆動させるために
使用されるドライバ回路１２を有する。ドライバ回路１２は、複数のセル１２Ａ
から成る。各セル１２Ａは、キャパシタアレイ１４のある特定の列またはバンク
を駆動させるために使用される。キャパシタアレイ１４内の各バンクを起動させ
る、および非活動状態にすることによって、ドライバ回路１２は、キャパシタア
レイ１４の出力電圧ＶOUTを制御し得る。
【００１６】 キャパシタアレイ１４は、幾つかの異なる実施形態をとり得る。好適な実施形
態では、キャパシタアレイ１４は、図２に図示されるような、２進重み付きキャ
パシタアレイ１４’の形態をとる。２進重み付きキャパシタアレイ１４’では、
各キャパシタバンク１４Ａ’が、理想的には２n-1Ｃ（但し、ｎは、０以上の整
数であり、Ｃは、ユニットキャパシタの容量値である）に等しい容量値を有する
。
態では、キャパシタアレイ１４は、図２に図示されるような、２進重み付きキャ
パシタアレイ１４’の形態をとる。２進重み付きキャパシタアレイ１４’では、
各キャパシタバンク１４Ａ’が、理想的には２n-1Ｃ（但し、ｎは、０以上の整
数であり、Ｃは、ユニットキャパシタの容量値である）に等しい容量値を有する
。
【００１７】 図１を再び参照すると、キャパシタアレイ１４の出力電圧ＶOUTは、比較器１
６の１つの入力に送られる。比較器１６の第２の入力は、サンプリング回路２０
の出力に接続される。サンプリング回路２０は、アナログ入力信号１８に接続さ
れた入力を有する。サンプリング回路２０は、定期間隔でアナログ信号をサンプ
リングし、サンプリングされた信号を比較器１６に送る。次に、比較器１６は、
サンプリングされた信号の電圧を、キャパシタアレイ１４の出力電圧ＶOUTの電
圧と比較する。
６の１つの入力に送られる。比較器１６の第２の入力は、サンプリング回路２０
の出力に接続される。サンプリング回路２０は、アナログ入力信号１８に接続さ
れた入力を有する。サンプリング回路２０は、定期間隔でアナログ信号をサンプ
リングし、サンプリングされた信号を比較器１６に送る。次に、比較器１６は、
サンプリングされた信号の電圧を、キャパシタアレイ１４の出力電圧ＶOUTの電
圧と比較する。
【００１８】 ２つの入力電圧レベルを比較した後に、比較器１６は、出力電圧ＶOUTが、サ
ンプリングされた電圧と比較して高いか低いかに関する信号を逐次近似レジスタ
（ＳＡＲ）２２に送る。次に、ＳＡＲ２２は、キャパシタアレイ１４の行が起動
される、および／または非活動状態にされる必要のあるドライバ回路１２に信号
を送る。
ンプリングされた電圧と比較して高いか低いかに関する信号を逐次近似レジスタ
（ＳＡＲ）２２に送る。次に、ＳＡＲ２２は、キャパシタアレイ１４の行が起動
される、および／または非活動状態にされる必要のあるドライバ回路１２に信号
を送る。
【００１９】 次に、図３を参照すると、従来技術のキャパシタアレイレイアウト技術３０が
示されている。キャパシタアレイ１４’（図２）は、キャパシタブランチ１４Ａ
’（図２）の大きさに基づいた増加する半径を有する１組の同心キャパシタとし
てレイアウトされている。キャパシタアレイ１４’のＭＳＢは、最も外側のリン
グ３２である。キャパシタアレイ１４’のＭＳＢ−１のブランチは、リング３４
である。キャパシタブランチ１４Ａ’の大きさが減少するにつれ、リングの大き
さも減少する。これは、ＬＳＢブランチが、最も内側のリング３６として配置さ
れるまで続く。
示されている。キャパシタアレイ１４’（図２）は、キャパシタブランチ１４Ａ
’（図２）の大きさに基づいた増加する半径を有する１組の同心キャパシタとし
てレイアウトされている。キャパシタアレイ１４’のＭＳＢは、最も外側のリン
グ３２である。キャパシタアレイ１４’のＭＳＢ−１のブランチは、リング３４
である。キャパシタブランチ１４Ａ’の大きさが減少するにつれ、リングの大き
さも減少する。これは、ＬＳＢブランチが、最も内側のリング３６として配置さ
れるまで続く。
【００２０】 図３に図示されるレイアウト技術が、正確なプロセスマッチングを提供し得る
一方で、この構成は、系統的不一致エラーを示す。図３Ｂから理解され得るよう
に、ＭＳＢ変換中に、大きな不一致エラーが生じる。Ａ／Ｄ変換器において１ビ
ットの精度を保証するために、最大のキャパシタ（ＭＳＢ）は、残りのキャパシ
タ（Ｃから２n-2Ｃまで）の＋／−（１００×１／２n-1）％の範囲内になければ
ならない。例えば、１０ビットＡ／Ｄ変換器の場合には、最大のキャパシタは、
Ｃから２n-2Ｃが５１２の場合に、５１１および５１３個のユニットの範囲内で
なければならない。最大のキャパシタ（ＭＳＢ）がこの範囲内にない場合には、
ミシングコードおよび非線形が存在する。つまり、Ａ／Ｄ変換中に、１ビット全
部が見失われ、その結果、不正確な結果が生じ得る。
一方で、この構成は、系統的不一致エラーを示す。図３Ｂから理解され得るよう
に、ＭＳＢ変換中に、大きな不一致エラーが生じる。Ａ／Ｄ変換器において１ビ
ットの精度を保証するために、最大のキャパシタ（ＭＳＢ）は、残りのキャパシ
タ（Ｃから２n-2Ｃまで）の＋／−（１００×１／２n-1）％の範囲内になければ
ならない。例えば、１０ビットＡ／Ｄ変換器の場合には、最大のキャパシタは、
Ｃから２n-2Ｃが５１２の場合に、５１１および５１３個のユニットの範囲内で
なければならない。最大のキャパシタ（ＭＳＢ）がこの範囲内にない場合には、
ミシングコードおよび非線形が存在する。つまり、Ａ／Ｄ変換中に、１ビット全
部が見失われ、その結果、不正確な結果が生じ得る。
【００２１】 よく一致したキャパシタアレイ１４’（図２）を得るためには、以下の基準が
満たされるべきである。キャパシタアレイは、微視的レベルで一致していなけれ
ばならない。つまり、キャパシタアレイの各ブランチ１４Ａ’は、均一なユニッ
トキャパシタ（図４を参照）から構成されているべきである。キャパシタアレイ
１４’は、さらに、プロセス勾配依存を最小限に抑えるべきである。最後に、キ
ャパシタアレイ１４’は、巨視的レベルで一致しているべきである。
満たされるべきである。キャパシタアレイは、微視的レベルで一致していなけれ
ばならない。つまり、キャパシタアレイの各ブランチ１４Ａ’は、均一なユニッ
トキャパシタ（図４を参照）から構成されているべきである。キャパシタアレイ
１４’は、さらに、プロセス勾配依存を最小限に抑えるべきである。最後に、キ
ャパシタアレイ１４’は、巨視的レベルで一致しているべきである。
【００２２】 次に図４を参照して、フリンジ容量によるマッチングを保証するために、キャ
パシタアレイ１４’（図２）は、微視的レベルで一致していなければならない。
つまり、キャパシタアレイ１４’の全てのブランチ１４Ａ’（図２）は、ユニッ
トキャパシタ４０から成るべきである。従って、キャパシタアレイ１４’の各キ
ャパシタブランチ１４Ａ’は、２n-1個のユニットキャパシタ４０を有する（但
し、ｎは０以上の整数）。従って、最大のキャパシタ（すなわち、ＭＳＢ）に関
しては、最小のキャパシタ（すなわち、ＬＳＢ）の領域の５１２倍の領域を持つ
単一キャパシタの代わりに、並列に共に接続された５１２個のユニットキャパシ
タ４０（１０ビットＡ／Ｄ変換器で、ｎ＝１０の場合）を含む。
パシタアレイ１４’（図２）は、微視的レベルで一致していなければならない。
つまり、キャパシタアレイ１４’の全てのブランチ１４Ａ’（図２）は、ユニッ
トキャパシタ４０から成るべきである。従って、キャパシタアレイ１４’の各キ
ャパシタブランチ１４Ａ’は、２n-1個のユニットキャパシタ４０を有する（但
し、ｎは０以上の整数）。従って、最大のキャパシタ（すなわち、ＭＳＢ）に関
しては、最小のキャパシタ（すなわち、ＬＳＢ）の領域の５１２倍の領域を持つ
単一キャパシタの代わりに、並列に共に接続された５１２個のユニットキャパシ
タ４０（１０ビットＡ／Ｄ変換器で、ｎ＝１０の場合）を含む。
【００２３】 再び図３Ａおよび図３Ｂを参照して、ＭＳＢ変換中に、最も外側のリング３２
（１０ビットＡ／Ｄ変換器の場合に５１２個のユニットキャパシタ）が、残りの
キャパシタ（下位の５１２個のユニットキャパシタ）の合計と比較される。同心
状のレイアウトでは、内側、または下位の５１２個のユニットキャパシタは、正
方形の形状を持ち、外リングまたは上位の５１２個のユニットキャパシタは、正
方形リングの形状をとる。隣接するユニットキャパシタ４０に対する様々なユニ
ットキャパシタ４０（図４）の相互作用に基づいて、不一致を生じさせるのは、
巨視的形状に関するこの相違である。
（１０ビットＡ／Ｄ変換器の場合に５１２個のユニットキャパシタ）が、残りの
キャパシタ（下位の５１２個のユニットキャパシタ）の合計と比較される。同心
状のレイアウトでは、内側、または下位の５１２個のユニットキャパシタは、正
方形の形状を持ち、外リングまたは上位の５１２個のユニットキャパシタは、正
方形リングの形状をとる。隣接するユニットキャパシタ４０に対する様々なユニ
ットキャパシタ４０（図４）の相互作用に基づいて、不一致を生じさせるのは、
巨視的形状に関するこの相違である。
【００２４】 不一致を避けるために、キャパシタアレイは、１つのブランチ１４Ａ’（図２
）が残りのブランチ１４Ａ’と比較される際に、同一の形状を提供するようにレ
イアウトされなければならない。従って、キャパシタアレイ１４’は、正方形、
矩形、または円形等の中心点を有する幾何学的配置でレイアウトされるべきであ
る。
）が残りのブランチ１４Ａ’と比較される際に、同一の形状を提供するようにレ
イアウトされなければならない。従って、キャパシタアレイ１４’は、正方形、
矩形、または円形等の中心点を有する幾何学的配置でレイアウトされるべきであ
る。
【００２５】 次に、図５Ａを参照すると、キャパシタアレイ１４’（図２）が、幾何学的配
置７０（すなわち、正方形または矩形）にレイアウトされている。幾何学的配置
７０はさらに、複数のセクション７２に分割される。各セクション７２は、中心
点から対角線上にあって、中心点からほぼ等距離に配置される、対応するセクシ
ョン７２を有する。例えば、セクションＡは、対応するセクションＡ’を有する
。同様に、セクションＢは、対応するセクションＢ’を有する。
置７０（すなわち、正方形または矩形）にレイアウトされている。幾何学的配置
７０はさらに、複数のセクション７２に分割される。各セクション７２は、中心
点から対角線上にあって、中心点からほぼ等距離に配置される、対応するセクシ
ョン７２を有する。例えば、セクションＡは、対応するセクションＡ’を有する
。同様に、セクションＢは、対応するセクションＢ’を有する。
【００２６】 各セクション７２は、１つ以上のより小さなサブセクション７４にさらに細分
され得る。各サブセクション７４は、中心点から対角線上にあって、中心点から
ほぼ等距離に配置される、対応するサブセクション７４を有する。例えば、サブ
セクションＸは、対応するサブセクションＸ’を有する。同様に、サブセクショ
ンＹは、対応するセクションＹ’を有する。
され得る。各サブセクション７４は、中心点から対角線上にあって、中心点から
ほぼ等距離に配置される、対応するサブセクション７４を有する。例えば、サブ
セクションＸは、対応するサブセクションＸ’を有する。同様に、サブセクショ
ンＹは、対応するセクションＹ’を有する。
【００２７】 各セクション７２は、所定の容量値を格納する。対応するセクション７２は、
等しい容量値を格納する。同様に、各サブセクション７４は、所定の容量値を格
納し、対応するサブセクション７４は、等しい容量値を格納する。
等しい容量値を格納する。同様に、各サブセクション７４は、所定の容量値を格
納し、対応するサブセクション７４は、等しい容量値を格納する。
【００２８】 図５Ｂを次に参照して、本発明のレイアウト技術の一例を、１０ビットＡ／Ｄ
変換器に関して説明する。キャパシタアレイ１４’（図２）は、幾何学的配置８
０にレイアウトされる。この幾何学的配置は、４つの等しいセクションに分割さ
れる。幾何学的配置は、４つを越えるセクションに分割されることも可能で、全
てのセクションが、等しい大きさである必要はない（図５Ａおよび図６Ａを参照
）ことが留意されるべきである。
変換器に関して説明する。キャパシタアレイ１４’（図２）は、幾何学的配置８
０にレイアウトされる。この幾何学的配置は、４つの等しいセクションに分割さ
れる。幾何学的配置は、４つを越えるセクションに分割されることも可能で、全
てのセクションが、等しい大きさである必要はない（図５Ａおよび図６Ａを参照
）ことが留意されるべきである。
【００２９】 第１のセクション８２は、対応するセクション８２’（すなわち、第３のセク
ション）を有する。同様に、第２のセクション８４は、対応するセクション８４
’（すなわち、第４のセクション）を有する。これらのセクションの少なくとも
１つが、複数のサブセクションにさらに分割され得る。図５Ｂに示される実施形
態では、第２のセクション８４が、８つのサブセクション（Ｃ、２Ｃ、４Ｃ、８
Ｃ、１６Ｃ、３２Ｃ、６４Ｃ、および１２８Ｃ）に細分される。同様に、対応す
るセクション８４’もまた、８つのサブセクション（Ｃ’、２Ｃ’、４Ｃ’、８
Ｃ’、１６Ｃ’、３２Ｃ’、６４Ｃ’、および１２８Ｃ’）に細分される。
ション）を有する。同様に、第２のセクション８４は、対応するセクション８４
’（すなわち、第４のセクション）を有する。これらのセクションの少なくとも
１つが、複数のサブセクションにさらに分割され得る。図５Ｂに示される実施形
態では、第２のセクション８４が、８つのサブセクション（Ｃ、２Ｃ、４Ｃ、８
Ｃ、１６Ｃ、３２Ｃ、６４Ｃ、および１２８Ｃ）に細分される。同様に、対応す
るセクション８４’もまた、８つのサブセクション（Ｃ’、２Ｃ’、４Ｃ’、８
Ｃ’、１６Ｃ’、３２Ｃ’、６４Ｃ’、および１２８Ｃ’）に細分される。
【００３０】 キャパシタアレイのキャパシタは、次に、各セクションおよびサブセクション
内にレイアウトされる。不一致を避けるために、キャパシタアレイは、Ａ／Ｄ変
換器のビットの１つが残りのビットと比較される際に、同一の形状を提供するよ
うにレイアウトされなければならない。図５Ｂから理解され得るように、セクシ
ョン８２および８２’は、２５６Ｃの大きさのキャパシタを共に格納する。上記
のように、セクション８２および８２’は、ユニットキャパシタ４０の領域の２
５６倍の領域を持つ単一キャパシタではなく、並列に共に接続された２５６ユニ
ットの大きさのキャパシタ４０（図４）を格納する。各サブセクションは、大き
さが２n-1Ｃ（但し、ｎは、０から８の整数）に等しいキャパシタを格納する。
各サブセクションおよび対応するサブセクションは、等しい大きさのキャパシタ
値を格納する必要があることを留意する必要がある。
内にレイアウトされる。不一致を避けるために、キャパシタアレイは、Ａ／Ｄ変
換器のビットの１つが残りのビットと比較される際に、同一の形状を提供するよ
うにレイアウトされなければならない。図５Ｂから理解され得るように、セクシ
ョン８２および８２’は、２５６Ｃの大きさのキャパシタを共に格納する。上記
のように、セクション８２および８２’は、ユニットキャパシタ４０の領域の２
５６倍の領域を持つ単一キャパシタではなく、並列に共に接続された２５６ユニ
ットの大きさのキャパシタ４０（図４）を格納する。各サブセクションは、大き
さが２n-1Ｃ（但し、ｎは、０から８の整数）に等しいキャパシタを格納する。
各サブセクションおよび対応するサブセクションは、等しい大きさのキャパシタ
値を格納する必要があることを留意する必要がある。
【００３１】 図５Ｂに示される実施形態では、ＭＳＢが作動させられると、セクション８２
および８２’は作動し、セクション８４および８４’は作動しない。キャパシタ
アレイは、ここでは、中心点に対して対称である。従って、図５Ａおよび図５Ｂ
に示されるレイアウト技術は、巨視的なキャパシタの大きさを一致させ、それに
よって、最小限のプロセス勾配インパクトで不一致エラーを排除する。
および８２’は作動し、セクション８４および８４’は作動しない。キャパシタ
アレイは、ここでは、中心点に対して対称である。従って、図５Ａおよび図５Ｂ
に示されるレイアウト技術は、巨視的なキャパシタの大きさを一致させ、それに
よって、最小限のプロセス勾配インパクトで不一致エラーを排除する。
【００３２】 図６Ａおよび図６Ｂを参照すると、図５Ａおよび図５Ｂのレイアウト技術に類
似したレイアウト技術が示されている。主な違いは、幾何学的配置が、図６Ａお
よび図６Ｂでは円形であることである。
似したレイアウト技術が示されている。主な違いは、幾何学的配置が、図６Ａお
よび図６Ｂでは円形であることである。
【００３３】 Ａ／Ｄ変換器におけるビットの全てが、対称的構成を許容するわけではないこ
とを注意する必要がある。しかし、最も大きな不一致エラーは、ＭＳＢが、残り
のキャパシタと比較される際に生じる。本レイアウト技術は、ＭＳＢが残りのキ
ャパシタと比較される際に対称性を許容し、それによって、不一致エラーを減少
させる。
とを注意する必要がある。しかし、最も大きな不一致エラーは、ＭＳＢが、残り
のキャパシタと比較される際に生じる。本レイアウト技術は、ＭＳＢが残りのキ
ャパシタと比較される際に対称性を許容し、それによって、不一致エラーを減少
させる。
【００３４】 本発明を、好適な実施形態に関連して、具体的に示し、説明したが、当業者は
、本発明の精神および範囲から逸脱することなく、形態および詳細に関する上記
および他の変更がなされ得ることを理解するであろう。
、本発明の精神および範囲から逸脱することなく、形態および詳細に関する上記
および他の変更がなされ得ることを理解するであろう。
【図１】 図１は、逐次近似レジスタ（ＳＡＲ）に基づくアナログ−デジタル（Ａ／Ｄ）
変換器の簡略機能ブロック図である。
変換器の簡略機能ブロック図である。
【図２】 図２は、図１に示されるＳＡＲに基づくＡ／Ｄ変換器に使用されるキャパシタ
アレイの簡略機能ブロック図である。
アレイの簡略機能ブロック図である。
【図３Ａ】 図３Ａは、図１に示されるＳＡＲに基づくＡ／Ｄ変換器に使用されるキャパシ
タアレイレイアウトの従来技術の実施形態の簡略ブロック図である。
タアレイレイアウトの従来技術の実施形態の簡略ブロック図である。
【図３Ｂ】 図３Ｂは、キャパシタアレイの最上位ビット（ＭＳＢ）に対するキャパシタア
レイの不一致を示す。
レイの不一致を示す。
【図４】 図４は、フリンジ容量による不一致を低減するキャパシタアレイの１つのブラ
ンチの簡略模式図である。
ンチの簡略模式図である。
【図５Ａ】 図５Ａは、キャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウトのある実施形態の簡略ブロック図である。
レイアウトのある実施形態の簡略ブロック図である。
【図５Ｂ】 図５Ｂは、キャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウトの別の実施形態の簡略ブロック図である。
レイアウトの別の実施形態の簡略ブロック図である。
【図６Ａ】 図６Ａは、キャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウトの別の実施形態の簡略ブロック図である。
レイアウトの別の実施形態の簡略ブロック図である。
【図６Ｂ】 図６Ｂは、キャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウトの別の実施形態の簡略ブロック図である。
レイアウトの別の実施形態の簡略ブロック図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC04 CA02 DF03 EZ20 5J022 AA02 AB04 BA01 BA06 CF07 CG01
Claims (26)
- 【請求項１】 キャパシタアレイマッチングを向上させるためのキャパシタ
アレイレイアウト技術であって、 キャパシタアレイを提供するステップと、 該キャパシタアレイを幾何学的配置に置くステップであって、該幾何学的配置
は中心点を有する、ステップと、 該幾何学的配置を複数の第１のセクションに分割するステップであって、該複
数の第１のセクションの各々が、該第１のセクションから対角線上にあって、該
中心点から該第１のセクションとほぼ等距離に配置される対応する第２のセクシ
ョンを有する、ステップと、 該第２のセクションの各々において、所定値のキャパシタの組を格納するステ
ップであって、該複数の第１のセクションの各々は、該対応する第２のセクショ
ンと等しい値のキャパシタの組を格納する、ステップと、 を含む、キャパシタアレイレイアウト技術。 - 【請求項２】 前記第１のセクションおよび前記対応する第２のセクション
の前記キャパシタの組の各々は、前記所定値を得るために、並列に共に接続され
たユニットキャパシタを含む、請求項１に記載のキャパシタアレイマッチングを
向上させるためのキャパシタアレイレイアウト技術。 - 【請求項３】 前記複数の第１のセクションの少なくとも１つを、複数の第
１のサブセクションに分割するステップと、 該複数の第１のセクションの該少なくとも１つの前記対応する第２のセクショ
ンを、複数の第２のサブセクションに分割するステップであって、該複数の第１
のサブセクションの各々が、前記中心点から対角線上であって、該中心点からほ
ぼ等距離で配置される対応する第２のサブセクションを有する、ステップと、 該複数の第１のサブセクションの各々において、所定値のサブキャパシタの組
を格納するステップであって、該複数の第１のサブセクションの各々は、該対応
する第２のサブセクションと等しい値のサブキャパシタの組を格納する、ステッ
プと、 をさらに含む、請求項１に記載のキャパシタアレイマッチングを向上させるた
めのキャパシタアレイレイアウト技術。 - 【請求項４】 前記第１のサブキャパシタの組の各々および前記第２のサブ
キャパシタの組の各々が、前記所定値を得るために、並列に共に接続されたユニ
ットキャパシタを含む、請求項３に記載のキャパシタアレイマッチングを向上さ
せるためのキャパシタアレイレイアウト技術。 - 【請求項５】 所望の容量値を得るために、前記複数の第１のセクションの
少なくとも１つおよび前記対応する第２のセクション、または前記複数の第１の
サブセクションの少なくとも１つおよび前記対応する第２のサブセクションを作
動させるステップをさらに包含する、請求項３に記載のキャパシタアレイマッチ
ングを向上させるためのキャパシタアレイレイアウト技術。 - 【請求項６】 前記キャパシタアレイを幾何学的配置に置く前記ステップが
、該キャパシタアレイを正方形配置に置くステップをさらに包含する、請求項１
に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイ
アウト技術。 - 【請求項７】 前記キャパシタアレイを幾何学的配置に置く前記ステップが
、該キャパシタアレイを矩形配置に置くステップをさらに包含する、請求項１に
記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイア
ウト技術。 - 【請求項８】 前記キャパシタアレイを幾何学的配置に置く前記ステップが
、該キャパシタアレイを円形配置に置くステップをさらに包含する、請求項１に
記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイア
ウト技術。 - 【請求項９】 キャパシタアレイマッチングを向上させるためのキャパシタ
アレイレイアウト技術であって、 キャパシタアレイを提供するステップと、 該キャパシタアレイを幾何学的配置に置くステップであって、該幾何学的配置
は中心点を有する、ステップと、 該幾何学的配置を４つの等しいセクションに分割するステップであって、該セ
クションの各々が該中心点を共有し、該セクションの各々が、該セクションの各
々から対角線上に配置される対応するセクションを有する、ステップと、 該セクションの各々において、所定値のキャパシタの組を格納するステップで
あって、該セクションの各々は、該対応するセクションと等しい値のキャパシタ
の組を格納する、ステップと、 を包含する、キャパシタアレイレイアウト技術。 - 【請求項１０】 前記キャパシタの組の各々が、前記所定値を得るために、
並列に共に接続されたユニットキャパシタを含む、請求項９に記載のキャパシタ
アレイマッチングを向上させるためのキャパシタアレイレイアウト技術。 - 【請求項１１】 前記セクションの少なくとも１つと、前記対応するセクシ
ョンとを複数の第１のサブセクションに分割するステップと、 該セクションの該少なくとも１つの該対応するセクションを、複数の第２のサ
ブセクションに分割するステップであって、該複数の第１のサブセクションの各
々が、前記中心点から対角線上であって、該中心点からほぼ等距離で配置される
対応する第２のサブセクションを有する、ステップと、 該第１の複数のサブセクションの各々において、所定値のサブキャパシタの組
を格納するステップであって、該複数の第１のサブセクションの各々は、該対応
する第２のサブセクションと等しい値のサブキャパシタの組を格納する、ステッ
プと、 をさらに包含する、請求項９に記載のキャパシタアレイマッチングを向上させ
るためのキャパシタアレイレイアウト技術。 - 【請求項１２】 前記第１のサブセクションおよび前記相補的第２のサブセ
クションの前記サブキャパシタの組の各々が、前記所定値を得るために、並列に
共に接続されたユニットキャパシタを含む、請求項１１に記載のキャパシタアレ
イマッチングを向上させるためのキャパシタアレイレイアウト技術。 - 【請求項１３】 所望の容量値を得るために、前記セクションの少なくとも
１つおよび前記対応するセクション、または前記複数の第１のサブセクションの
少なくとも１つおよび前記対応する第２のサブセクションを作動させるステップ
をさらに包含する、請求項１１に記載のキャパシタアレイマッチングを向上させ
るためのキャパシタアレイレイアウト技術。 - 【請求項１４】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを正方形配置に置くステップをさらに包含する、請求項
９に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレ
イアウト技術。 - 【請求項１５】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを矩形配置に置くステップをさらに包含する、請求項９
に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイ
アウト技術。 - 【請求項１６】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを円形配置に置くステップをさらに包含する、請求項９
に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレイ
アウト技術。 - 【請求項１７】 キャパシタアレイマッチングを向上させるためのキャパシ
タアレイレイアウト技術であって、 キャパシタアレイを提供するステップと、 該キャパシタアレイを幾何学的配置に置くステップであって、該幾何学的配置
は中心点を有する、ステップと、 該幾何学的配置を、複数の第１のセクションに分割するステップであって、該
複数の第１のセクションの各々は、該第１のセクションから対角線上であって、
該中心点から該第１のセクションとほぼ等しい距離に配置される対応する第２の
セクションを有する、ステップと、 該複数の第１のセクションの少なくとも１つを、複数の第１のサブセクション
に分割するステップと、 該複数の第１のセクションの該少なくとも１つの該対応する第２のセクション
を、複数の第２のサブセクションに分割するステップであって、該複数の第１の
サブセクションの各々が、該中心点から対角線上であって、該中心点からほぼ等
距離に配置される対応する第２のサブセクションを有する、ステップと、 該複数の第１のセクションの該少なくとも１つの該複数の第１のサブセクショ
ンの各々において、所定値のサブキャパシタの組を格納するステップであって、
該複数の第１のサブセクションの各々は、該対応する第２のサブセクションと等
しい値のサブキャパシタの組を格納する、ステップと、 複数の第１のサブセクションに分割されない該第１のセクションの各々におい
て、所定値のキャパシタの組を格納するステップであって、複数の第１のサブセ
クションに分割されない該第１のセクションの該対応する第２のセクションの各
々が、等しい値のキャパシタの組を格納する、ステップと、 所望の容量値を得るために、該複数の第１のセクションの少なくとも１つおよ
び該対応する第２のセクション、または該複数の第１のサブセクションの少なく
とも１つおよび該対応する第２のサブセクションを作動させるステップと、 を
包含する、キャパシタアレイマッチングを向上させるためのキャパシタアレイレ
イアウト技術。 - 【請求項１８】 前記第１のセクションおよび前記対応する第２のセクショ
ンの前記キャパシタの組の各々が、前記所定値を得るために、並列に共に接続さ
れたユニットキャパシタを含む、請求項１７に記載のキャパシタアレイマッチン
グを向上させるためのキャパシタアレイレイアウト技術。 - 【請求項１９】 前記第１のサブキャパシタの組の各々、および前記第２の
サブキャパシタの組の各々が、前記所定値を得るために、並列に共に接続された
ユニットキャパシタを含む、請求項１７に記載のキャパシタアレイマッチングを
向上させるためのキャパシタアレイレイアウト技術。 - 【請求項２０】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを正方形配置に置くステップをさらに包含する、請求項
１７に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイ
レイアウト技術。 - 【請求項２１】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを矩形配置に置くステップをさらに包含する、請求項１
７に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレ
イアウト技術。 - 【請求項２２】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを円形配置に置くステップをさらに包含する、請求項１
７に記載のキャパシタアレイマッチングを向上させるためのキャパシタアレイレ
イアウト技術。 - 【請求項２３】 請求項１の方法に従って作られたキャパシタアレイ。
- 【請求項２４】 請求項９の方法に従って作られたキャパシタアレイ。
- 【請求項２５】 請求項１７の方法に従って作られたキャパシタアレイ。
- 【請求項２６】 前記キャパシタアレイを幾何学的配置に置く前記ステップ
が、該キャパシタアレイを対称的な幾何学的配置に置くステップをさらに包含す
る、請求項１に記載のキャパシタアレイマッチングを向上させるためのキャパシ
タアレイレイアウト技術。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/085,827 | 1998-05-28 | ||
| US09/085,827 US6016019A (en) | 1998-05-28 | 1998-05-28 | Capacitor array arrangement for improving capacitor array matching |
| PCT/US1999/011006 WO1999062120A1 (en) | 1998-05-28 | 1999-05-18 | A capacitor array arrangment for improving capacitor array matching |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002517095A true JP2002517095A (ja) | 2002-06-11 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000551438A Withdrawn JP2002517095A (ja) | 1998-05-28 | 1999-05-18 | キャパシタアレイマッチングを向上させるためのキャパシタアレイ構成 |
Country Status (7)
| Country | Link |
|---|---|
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| EP (1) | EP1000441A1 (ja) |
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