JP2002509409A - 第1のatm装置と第2のatm装置との間のデータ伝送を制御する装置および方法 - Google Patents
第1のatm装置と第2のatm装置との間のデータ伝送を制御する装置および方法Info
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
データ伝送のためにATMインタフェース装置(SS)が設けられる。このATMインタフェース装置は、第1のデータバス(SAR_DAT)を介してこの第1のデータバス(SAR_DAT)のアクセスコーディネーションを行う第1のATM装置(SAR)に接続されており、かつ第2のデータバス(ATM_RDAT、ATM_TDAT)を介してこの第2のデータバス(ATM_RDAT、ATM_TDAT)のアクセスコーディネーションを行う第2のATM装置(MUX)に接続されている。ATMインタフェース装置(SS)はコントロールモジュール(CC)と、伝達すべきデータを中間記憶する2つのFIFOメモリ(R_FIFO、T_FIFO)とを有している。
Description
【0001】 現在の通信技術ではビデオ情報の伝送、例えばTV電話の適用分野での静止画
像および動画像の伝送、または現在のパーソナルコンピュータでの高解像度のグ
ラフィックスの表示への要求がますます高まっていることにより、高い伝送速度
(100Mbit/s以上)に対する伝送技術および交換技術の重要性が増して
いる。高いデータ速度に対する周知の伝送法は非同期伝送モードATMである。
非同期伝送モードに基づくデータ伝送法により、最近では622Mbit/sま
での可変の伝送ビットレートが可能となっている。
像および動画像の伝送、または現在のパーソナルコンピュータでの高解像度のグ
ラフィックスの表示への要求がますます高まっていることにより、高い伝送速度
(100Mbit/s以上)に対する伝送技術および交換技術の重要性が増して
いる。高いデータ速度に対する周知の伝送法は非同期伝送モードATMである。
非同期伝送モードに基づくデータ伝送法により、最近では622Mbit/sま
での可変の伝送ビットレートが可能となっている。
【0002】 周知の交換装置、例えば非同期伝送モードに基づく交換装置は通常の場合モジ
ュラーとして構築されている。この場合一般には複数の構成ユニット(例えば加
入者線路の端子に対するインタフェース、中央制御装置、または切り換え接続装
置が実現される)が全ての構成ユニットに共通の中央コネクタ構成ユニット、い
わゆる「バックプレイン」にプラグイン可能であり、これを介して相互に接続さ
れている。これにより達成される交換装置のモジュラー性により、特に交換装置
を種々のコンフィグレーションに容易に適合させることができ、またサービス業
務でのエラー分析も簡単化される。
ュラーとして構築されている。この場合一般には複数の構成ユニット(例えば加
入者線路の端子に対するインタフェース、中央制御装置、または切り換え接続装
置が実現される)が全ての構成ユニットに共通の中央コネクタ構成ユニット、い
わゆる「バックプレイン」にプラグイン可能であり、これを介して相互に接続さ
れている。これにより達成される交換装置のモジュラー性により、特に交換装置
を種々のコンフィグレーションに容易に適合させることができ、またサービス業
務でのエラー分析も簡単化される。
【0003】 データパンフレット"MOS INTEGRATED CIRCUIT μPD98410", NEC Corporation,
1997, Document No.S12624EJ1V0DS00, (1st edition) から高密度に集積された
スイッチングモジュールが知られている。このモジュールは複数のインタフェー
スのアドレシングを16ビット幅の高周波数のATM専用バスインタフェースを
介して行う(UTOPIA:Universal Test & Operations PHY Interface for ATM)。
1997, Document No.S12624EJ1V0DS00, (1st edition) から高密度に集積された
スイッチングモジュールが知られている。このモジュールは複数のインタフェー
スのアドレシングを16ビット幅の高周波数のATM専用バスインタフェースを
介して行う(UTOPIA:Universal Test & Operations PHY Interface for ATM)。
【0004】 ATMの適用分野に対して構想されているこの種のスイッチングモジュールを
ATM交換装置の切り換え接続装置に使用することについては、既にスイッチン
グモジュールを中央のコネクタ構成ユニットに配置することが提案されている。
16ビット幅のデータバスを介してスイッチングモジュールに接続されたATM
マルチプレクサ装置により、16ビット幅のデータバスを8ビット幅の複数の単
方向データバスへ変換することが実現され、この構成ユニットでは従来の8ビッ
ト幅モジュールが使用される。
ATM交換装置の切り換え接続装置に使用することについては、既にスイッチン
グモジュールを中央のコネクタ構成ユニットに配置することが提案されている。
16ビット幅のデータバスを介してスイッチングモジュールに接続されたATM
マルチプレクサ装置により、16ビット幅のデータバスを8ビット幅の複数の単
方向データバスへ変換することが実現され、この構成ユニットでは従来の8ビッ
ト幅モジュールが使用される。
【0005】 データパンフレット"MPC860SAR - Functional Design Specification", Motor
ola, 6/97 から制御モジュールMPC860SARが知られている。このモジュ
ールは例えば中央の制御構成ユニットのATM交換装置への端子に対して、8ビ
ット幅の双方向のATM専用バスインタフェース(UTOPIAインタフェース)を有
している。
ola, 6/97 から制御モジュールMPC860SARが知られている。このモジュ
ールは例えば中央の制御構成ユニットのATM交換装置への端子に対して、8ビ
ット幅の双方向のATM専用バスインタフェース(UTOPIAインタフェース)を有
している。
【0006】 ATMマルチプレクサ装置および制御モジュールMPC860SARはこれら
に接続可能なデータバスに対するアクセスコーディネーションを実現する。すな
わちATMマルチプレクサ装置および制御モジュールMPC860SARは、こ
れらに接続可能な8ビット幅のデータバスに対するマスターモジュールとなる。
に接続可能なデータバスに対するアクセスコーディネーションを実現する。すな
わちATMマルチプレクサ装置および制御モジュールMPC860SARは、こ
れらに接続可能な8ビット幅のデータバスに対するマスターモジュールとなる。
【0007】 ヨーロッパ特許出願公開第0492440号明細書から、2つのATM装置間
でのデータの伝達が伝達すべきデータをFIFO(First In First Out)メモリ
に中間記憶することにより実現されるATMインタフェース装置が公知である。
FIFOメモリからのデータの読み出しはFIFOメモリを活性化して、ATM
装置から送信された読み出し信号ないし書き込み信号により行われる。
でのデータの伝達が伝達すべきデータをFIFO(First In First Out)メモリ
に中間記憶することにより実現されるATMインタフェース装置が公知である。
FIFOメモリからのデータの読み出しはFIFOメモリを活性化して、ATM
装置から送信された読み出し信号ないし書き込み信号により行われる。
【0008】 本発明の課題は、それぞれマスターとしてコンフィグレーションされた第1の
ATM装置と第2のATM装置との間のデータ伝送を制御する装置および方法を
提供することである。
ATM装置と第2のATM装置との間のデータ伝送を制御する装置および方法を
提供することである。
【0009】 この課題は本発明の請求項1、6に記載の特徴により解決される。
【0010】 本発明の主要な利点は、第1のATM装置も第2のATM装置もこれらの装置
に接続されたデータバスに対するマスター装置としてコンフィグレーションされ
ていることである。これによりそれぞれのATM装置のハードウェア構造への僅
かな介入しか必要ない。
に接続されたデータバスに対するマスター装置としてコンフィグレーションされ
ていることである。これによりそれぞれのATM装置のハードウェア構造への僅
かな介入しか必要ない。
【0011】 本発明の別の利点は、ATMインタフェース装置を挿入することにより、第1
のATM装置および第2のATM装置へ同時にアクセスが行われる際にこれらの
装置を接続するデータバス上のコンフリクトが回避される。ATMインタフェー
ス装置は第1のデータバスを介して第1のATM装置に接続されており、第2の
データバスを介して第2のATM装置に接続されている。
のATM装置および第2のATM装置へ同時にアクセスが行われる際にこれらの
装置を接続するデータバス上のコンフリクトが回避される。ATMインタフェー
ス装置は第1のデータバスを介して第1のATM装置に接続されており、第2の
データバスを介して第2のATM装置に接続されている。
【0012】 伝達すべきデータをATMインタフェース装置に中間記憶することにより、第
1のデータバスと第2のデータバスとの時間的な分離が実現され、2つのデータ
バスは相互に異なる分離したクロックレートで駆動される。
1のデータバスと第2のデータバスとの時間的な分離が実現され、2つのデータ
バスは相互に異なる分離したクロックレートで駆動される。
【0013】 本発明の有利な実施形態は従属請求項に記載されている。
【0014】 本発明の実施例を以下に図に即して詳細に説明する。図1には第1のATM装
置と第2のATM装置との間のデータ伝送に関して設けられた主要な機能ユニッ
トを概略的に示した構造図が示されている。図2には第1のATM装置からAT
Mインタフェース装置の第1のメモリへデータを伝送する際のフローチャートが
示されている。図3にはATMインタフェース装置の第1のメモリから第2のA
TM装置へデータを伝送する際のフローチャートが示されている。図4には第2
のATM装置からATMインタフェース装置の第2のメモリへデータを伝送する
際のフローチャートが示されている。図5にはATMインタフェース装置の第2
のメモリから第1のATM装置へデータを伝送する際のフローチャートが示され
ている。
置と第2のATM装置との間のデータ伝送に関して設けられた主要な機能ユニッ
トを概略的に示した構造図が示されている。図2には第1のATM装置からAT
Mインタフェース装置の第1のメモリへデータを伝送する際のフローチャートが
示されている。図3にはATMインタフェース装置の第1のメモリから第2のA
TM装置へデータを伝送する際のフローチャートが示されている。図4には第2
のATM装置からATMインタフェース装置の第2のメモリへデータを伝送する
際のフローチャートが示されている。図5にはATMインタフェース装置の第2
のメモリから第1のATM装置へデータを伝送する際のフローチャートが示され
ている。
【0015】 図1には第1のATM装置SARと第2のATM装置MUXとの間のデータ伝
送に関して設けられた主要な機能ユニットの概略図が示されている。第1のAT
M装置SARは第1のクロックレートで駆動される第1の双方向データバスSA
R_DATを介してATMインタフェース装置SSに接続されている。第2のA
TM装置MUXは、第1のクロックレートとは異なる第2のクロックレートで駆
動される第2の単方向データバスATM_RDAT、および第3のクロックレー
トで駆動される第3の単方向データバスATM_TDATを介してATMインタ
フェース装置SSに接続されている。
送に関して設けられた主要な機能ユニットの概略図が示されている。第1のAT
M装置SARは第1のクロックレートで駆動される第1の双方向データバスSA
R_DATを介してATMインタフェース装置SSに接続されている。第2のA
TM装置MUXは、第1のクロックレートとは異なる第2のクロックレートで駆
動される第2の単方向データバスATM_RDAT、および第3のクロックレー
トで駆動される第3の単方向データバスATM_TDATを介してATMインタ
フェース装置SSに接続されている。
【0016】 ATMインタフェース装置SSはコントロールモジュールCC、第1のFIF
OメモリR_FIFO、および第2のFIFOメモリT_FIFO(First In F
irst Out)を有している。第1のFIFOメモリR_FIFOは第1のATM装
置SARから第2のATM装置MUXへ伝達されるデータの中間記憶に用いられ
る。第2のFIFOメモリT_FIFOは第2のATM装置MUXから第1のA
TM装置SARへ伝達されるデータの中間記憶に用いられる。コントロールモジ
ュールCCは、第1のFIFOメモリR_FIFOおよび第2のFIFOメモリ
T_FIFOのメモリ充填状態を検出する。
OメモリR_FIFO、および第2のFIFOメモリT_FIFO(First In F
irst Out)を有している。第1のFIFOメモリR_FIFOは第1のATM装
置SARから第2のATM装置MUXへ伝達されるデータの中間記憶に用いられ
る。第2のFIFOメモリT_FIFOは第2のATM装置MUXから第1のA
TM装置SARへ伝達されるデータの中間記憶に用いられる。コントロールモジ
ュールCCは、第1のFIFOメモリR_FIFOおよび第2のFIFOメモリ
T_FIFOのメモリ充填状態を検出する。
【0017】 第1のFIFOメモリR_FIFOの設定可能なメモリ充填値が上方超過され
ない場合には、コントロールモジュールCCは第1の受信機ステータス情報SA
R_TCLAVによって第1のFIFOメモリR_FIFOの空きメモリ容量を
第1のATM装置SARへ信号化する。同様に、第2のFIFOメモリT_FI
FOの設定可能なメモリ充填値が上方超過されない場合には、コントロールモジ
ュールCCは第2の受信機ステータス情報ATM_TCLAVによって第2のF
IFOメモリT_FIFOの空きメモリ容量を第2のATM装置MUXへ信号化
する。
ない場合には、コントロールモジュールCCは第1の受信機ステータス情報SA
R_TCLAVによって第1のFIFOメモリR_FIFOの空きメモリ容量を
第1のATM装置SARへ信号化する。同様に、第2のFIFOメモリT_FI
FOの設定可能なメモリ充填値が上方超過されない場合には、コントロールモジ
ュールCCは第2の受信機ステータス情報ATM_TCLAVによって第2のF
IFOメモリT_FIFOの空きメモリ容量を第2のATM装置MUXへ信号化
する。
【0018】 第1のFIFOメモリR_FIFOに第2のATM装置MUXへ伝達すべきデ
ータが中間記憶されている場合には、コントロールモジュールCCはこのデータ
を第2の送信機ステータス情報ATM_RCLAVによって第2のATM装置M
UXへ信号化する。同様にコントロールモジュールCCは、第1の送信機ステー
タス情報SAR_RCLAVにより、第2のFIFOメモリT_FIFOに第1
のATM装置SARへ伝達すべきデータが中間記憶されていることを第1のAT
M装置SARへ信号化する。
ータが中間記憶されている場合には、コントロールモジュールCCはこのデータ
を第2の送信機ステータス情報ATM_RCLAVによって第2のATM装置M
UXへ信号化する。同様にコントロールモジュールCCは、第1の送信機ステー
タス情報SAR_RCLAVにより、第2のFIFOメモリT_FIFOに第1
のATM装置SARへ伝達すべきデータが中間記憶されていることを第1のAT
M装置SARへ信号化する。
【0019】 第1のFIFOメモリR_FIFOおよび第2のFIFOメモリT_FIFO
は入力側に第1のメモリ制御入力側Wを有しており、出力側に第2のメモリ制御
入力側Rを有している。FIFOメモリR_FIFO、T_FIFOの第1のメ
モリ制御入力側Wが書き込み信号SAR_TENB、ATM_TENBによって
活性化されると、FIFOメモリR_FIFO、T_FIFOはこれらのメモリ
R_FIFO、T_FIFOの入力側に接続されたデータバスSAR_DAT、
ATM_TDATを介して受信されたデータを読み出し、これを記憶する。FI
FOメモリR_FIFO、T_FIFOの第2のメモリ制御入力側Rが読み出し
信号SAR_RENB、ATM_RENBによって活性化されると、FIFOメ
モリR_FIFO、T_FIFOは中間記憶されたデータを読み出し、これをF
IFOメモリR_FIFO、T_FIFOの出力側に接続されたデータバスSA
R_DAT、ATM_TDATを介して出力する。
は入力側に第1のメモリ制御入力側Wを有しており、出力側に第2のメモリ制御
入力側Rを有している。FIFOメモリR_FIFO、T_FIFOの第1のメ
モリ制御入力側Wが書き込み信号SAR_TENB、ATM_TENBによって
活性化されると、FIFOメモリR_FIFO、T_FIFOはこれらのメモリ
R_FIFO、T_FIFOの入力側に接続されたデータバスSAR_DAT、
ATM_TDATを介して受信されたデータを読み出し、これを記憶する。FI
FOメモリR_FIFO、T_FIFOの第2のメモリ制御入力側Rが読み出し
信号SAR_RENB、ATM_RENBによって活性化されると、FIFOメ
モリR_FIFO、T_FIFOは中間記憶されたデータを読み出し、これをF
IFOメモリR_FIFO、T_FIFOの出力側に接続されたデータバスSA
R_DAT、ATM_TDATを介して出力する。
【0020】 第2のATM装置MUXにはATMインタフェース装置SSを介して複数の第
1のATM装置SARを接続可能である。第1のATM装置SARのアドレシン
グのために、各ATMインタフェース装置SSには個々のポートアドレスPOR
T_ADDRが割り当てられている。受信機アドレスステータス情報ATM_T
ADDRおよび送信機アドレスステータス情報ATM_RADDRにより、AT
Mインタフェース装置SSの第2のATM装置MUXは、アドレシング可能な第
1のATM装置SARのうちのいずれが伝達すべきデータを有しているか、また
はアドレシング可能な第1のATM装置SARのうちのいずれから第2のATM
装置MUXがデータを受信できるかを信号化する。
1のATM装置SARを接続可能である。第1のATM装置SARのアドレシン
グのために、各ATMインタフェース装置SSには個々のポートアドレスPOR
T_ADDRが割り当てられている。受信機アドレスステータス情報ATM_T
ADDRおよび送信機アドレスステータス情報ATM_RADDRにより、AT
Mインタフェース装置SSの第2のATM装置MUXは、アドレシング可能な第
1のATM装置SARのうちのいずれが伝達すべきデータを有しているか、また
はアドレシング可能な第1のATM装置SARのうちのいずれから第2のATM
装置MUXがデータを受信できるかを信号化する。
【0021】 次の図に詳細に立ち入る前に、一層良く理解してもらうためにATMメッセー
ジの主要な構造について少々説明する。非同期伝送モードATMとして知られて
いる伝送法では、データの輸送のために固定長のデータパケット、いわゆるセル
が利用される。ATMセルはATMセルの輸送に関連する交換データを含む5バ
イトの長さのセルヘッド、いわゆるヘッダと、48バイトの長さの利用データフ
ィールド、いわゆるペイロードとから成る。
ジの主要な構造について少々説明する。非同期伝送モードATMとして知られて
いる伝送法では、データの輸送のために固定長のデータパケット、いわゆるセル
が利用される。ATMセルはATMセルの輸送に関連する交換データを含む5バ
イトの長さのセルヘッド、いわゆるヘッダと、48バイトの長さの利用データフ
ィールド、いわゆるペイロードとから成る。
【0022】 図2には第1のATM装置SARから第1のFIFOメモリR_FIFOへデ
ータを伝送する際のフローチャートが示されている。第1のATM装置SARが
第2のATM装置MUXへ伝達すべきATMセルを有している場合、第1のAT
M装置SARは第1の受信機アドレスステータス情報SAR_TCLAVが活性
化されているか否か、すなわち第1のFIFOメモリR_FIFOが空きメモリ
容量を有しているか否かを検査する。有している場合には第1のATM装置SA
Rは書き込み信号SAR_TENBにより第1のFIFOメモリR_FIFOの
第1のメモリ制御入力側Wを活性化し、伝達すべきATMセルをバイトによって
第1のデータバスSAR_DATへ送出する。このデータバスは第1のATM装
置SARと第1のFIFOメモリR_FIFOおよび第2のFIFOメモリT_
FIFOとを接続している。第1のFIFOメモリR_FIFOの第1のメモリ
制御入力側Wが活性化されている間、第1のFIFOメモリR_FIFOは第1
のデータバスSAR_DATを介して受信されたデータを読み出し、これを記憶
する。
ータを伝送する際のフローチャートが示されている。第1のATM装置SARが
第2のATM装置MUXへ伝達すべきATMセルを有している場合、第1のAT
M装置SARは第1の受信機アドレスステータス情報SAR_TCLAVが活性
化されているか否か、すなわち第1のFIFOメモリR_FIFOが空きメモリ
容量を有しているか否かを検査する。有している場合には第1のATM装置SA
Rは書き込み信号SAR_TENBにより第1のFIFOメモリR_FIFOの
第1のメモリ制御入力側Wを活性化し、伝達すべきATMセルをバイトによって
第1のデータバスSAR_DATへ送出する。このデータバスは第1のATM装
置SARと第1のFIFOメモリR_FIFOおよび第2のFIFOメモリT_
FIFOとを接続している。第1のFIFOメモリR_FIFOの第1のメモリ
制御入力側Wが活性化されている間、第1のFIFOメモリR_FIFOは第1
のデータバスSAR_DATを介して受信されたデータを読み出し、これを記憶
する。
【0023】 第1のATM装置SARが第2のATM装置MUXへ伝達すべき別のATMセ
ルを有する場合には、第1のATM装置SARは、第1の受信機ステータス情報
SAR_TCLAVが活性化されているか否かを検査し、場合によりこの方法が
続行される。
ルを有する場合には、第1のATM装置SARは、第1の受信機ステータス情報
SAR_TCLAVが活性化されているか否かを検査し、場合によりこの方法が
続行される。
【0024】 図3には第1のFIFOメモリR_FIFOから第2のATM装置MUXへデ
ータを伝送する際のフローチャートが示されている。第2のATM装置MUXが
接続された第1のATM装置SARからデータを受信できる場合、第2のATM
装置MUXは第1のATM装置SARを識別する送信機アドレスステータス情報
ATM_RADDRをコントロールモジュールCCへ伝達する。この送信機アド
レスステータス情報ATM_RADDRがインタフェース装置SSのポートアド
レスPORT_ADDRに一致すると、コントロールモジュールCCは第1のF
IFOメモリR_FIFO内に、第2のATM装置MUXへ伝達すべきATMセ
ルが記憶されているか否かを検査する。記憶されている場合、コントロールモジ
ュールCCは第2の送信機ステータス情報ATM_RCLAVを第2のATM装
置MUXへ送信する。次のステップでは第2のATM装置MUXが読み出し信号
ATM_RENBにより第1のFIFOメモリR_FIFOの第2のメモリ制御
入力側Rを活性化する。第1のFIFOメモリR_FIFOの第2のメモリ制御
入力側Rが活性化されている間、第1のFIFOメモリR_FIFOはデータを
バイトにより第2のデータバスATM_RDATへ送出する。このデータバスは
第1のFIFOメモリR_FIFOを第2のATM装置MUXに接続している。
このデータバスからデータが第2のATM装置MUXによって読み出される。
ータを伝送する際のフローチャートが示されている。第2のATM装置MUXが
接続された第1のATM装置SARからデータを受信できる場合、第2のATM
装置MUXは第1のATM装置SARを識別する送信機アドレスステータス情報
ATM_RADDRをコントロールモジュールCCへ伝達する。この送信機アド
レスステータス情報ATM_RADDRがインタフェース装置SSのポートアド
レスPORT_ADDRに一致すると、コントロールモジュールCCは第1のF
IFOメモリR_FIFO内に、第2のATM装置MUXへ伝達すべきATMセ
ルが記憶されているか否かを検査する。記憶されている場合、コントロールモジ
ュールCCは第2の送信機ステータス情報ATM_RCLAVを第2のATM装
置MUXへ送信する。次のステップでは第2のATM装置MUXが読み出し信号
ATM_RENBにより第1のFIFOメモリR_FIFOの第2のメモリ制御
入力側Rを活性化する。第1のFIFOメモリR_FIFOの第2のメモリ制御
入力側Rが活性化されている間、第1のFIFOメモリR_FIFOはデータを
バイトにより第2のデータバスATM_RDATへ送出する。このデータバスは
第1のFIFOメモリR_FIFOを第2のATM装置MUXに接続している。
このデータバスからデータが第2のATM装置MUXによって読み出される。
【0025】 ATMセルが第2のATM装置MUXに伝達される場合、コントロールモジュ
ールCCは第1のFIFOメモリR_FIFOに別のATMセルが記憶されてい
るか否かを検査する。記憶されている場合にはコントロールモジュールCCは新
たに第2の送信機ステータス情報ATM_RCLAVを第2のATM装置MUX
に送信する。
ールCCは第1のFIFOメモリR_FIFOに別のATMセルが記憶されてい
るか否かを検査する。記憶されている場合にはコントロールモジュールCCは新
たに第2の送信機ステータス情報ATM_RCLAVを第2のATM装置MUX
に送信する。
【0026】 図4には第2のATM装置MUXから第2のFIFOメモリT_FIFOメモ
リへデータを伝送する際のフローチャートが示されている。第2のATM装置M
UXが接続された第1のATM装置SARに伝達すべきデータを有する場合、第
2のATM装置MUXは第1のATM装置SARを識別する受信機アドレスステ
ータス情報ATM_TADDRをコントロールモジュールCCに伝達する。受信
機アドレスステータス情報ATM_TADDRがインタフェース装置SSのポー
トアドレスPORT_ADDRに一致する場合、コントロールモジュールCCは
第2のFIFOメモリT_FIFO内で設定可能なメモリ充填値が上方超過され
ているか否か、すなわち第2のFIFOメモリT_FIFOが空きメモリ容量を
有するか否かを検査する。第2のFIFOメモリT_FIFOが空きメモリ容量
を有する場合には、コントロールモジュールCCは第2の受信機ステータス情報
ATM_TCLAVを第2のATM装置MUXへ送信する。これに続いて第2の
ATM装置MUXは書き込み信号ATM_TENBにより第2のFIFOメモリ
T_FIFOの第1のメモリ制御入力側Wを活性化し、伝達すべきATMセルを
バイトにより第3のデータバスATM_TDATへ送出する。このデータバスは
第2のATM装置MUXと第2のFIFOメモリT_FIFOとを接続している
。第2のFIFOメモリT_FIFOの第1のメモリ制御入力側Wが活性化され
ている間、第2のFIFOメモリT_FIFOは第3のデータバスATM_TD
ATを介して受信されたデータを読み出し、これを記憶する。
リへデータを伝送する際のフローチャートが示されている。第2のATM装置M
UXが接続された第1のATM装置SARに伝達すべきデータを有する場合、第
2のATM装置MUXは第1のATM装置SARを識別する受信機アドレスステ
ータス情報ATM_TADDRをコントロールモジュールCCに伝達する。受信
機アドレスステータス情報ATM_TADDRがインタフェース装置SSのポー
トアドレスPORT_ADDRに一致する場合、コントロールモジュールCCは
第2のFIFOメモリT_FIFO内で設定可能なメモリ充填値が上方超過され
ているか否か、すなわち第2のFIFOメモリT_FIFOが空きメモリ容量を
有するか否かを検査する。第2のFIFOメモリT_FIFOが空きメモリ容量
を有する場合には、コントロールモジュールCCは第2の受信機ステータス情報
ATM_TCLAVを第2のATM装置MUXへ送信する。これに続いて第2の
ATM装置MUXは書き込み信号ATM_TENBにより第2のFIFOメモリ
T_FIFOの第1のメモリ制御入力側Wを活性化し、伝達すべきATMセルを
バイトにより第3のデータバスATM_TDATへ送出する。このデータバスは
第2のATM装置MUXと第2のFIFOメモリT_FIFOとを接続している
。第2のFIFOメモリT_FIFOの第1のメモリ制御入力側Wが活性化され
ている間、第2のFIFOメモリT_FIFOは第3のデータバスATM_TD
ATを介して受信されたデータを読み出し、これを記憶する。
【0027】 第2のATM装置MUXが第1のATM装置SARへ伝達すべき別のATMセ
ルを有する場合、第2のATM装置MUXは第2の受信機ステータス情報ATM
_TCLAVが活性化されているか否かを検査し、場合によりこの方法を続行す
る。
ルを有する場合、第2のATM装置MUXは第2の受信機ステータス情報ATM
_TCLAVが活性化されているか否かを検査し、場合によりこの方法を続行す
る。
【0028】 図5には、第2のFIFOメモリT_FIFOから第1のATM装置SARへ
データを伝送する際のフローチャートが示されている。第1のATM装置SAR
がATMセルを第2のATM装置MUXから受信する場合、第1のATM装置S
ARは第1の送信機ステータス情報SAR_RCLAVが活性化されているか否
か、すなわち第2のFIFOメモリT_FIFO内で第1のATM装置SARへ
伝達すべきATMセルが中間記憶されているか否かを検査する。記憶されている
場合には、第1のATM装置SARは読み出し信号SAR_RENBにより第2
のFIFOメモリT_FIFOの第2のメモリ制御入力側Rを活性化する。第2
のFIFOメモリT_FIFOの第2のメモリ制御入力側Rが活性化されている
間、第2のFIFOメモリT_FIFOはデータをバイトにより第1のデータバ
スSAR_DATへ送出する。このデータバスからデータが第1のATM装置S
ARによって読み出される。
データを伝送する際のフローチャートが示されている。第1のATM装置SAR
がATMセルを第2のATM装置MUXから受信する場合、第1のATM装置S
ARは第1の送信機ステータス情報SAR_RCLAVが活性化されているか否
か、すなわち第2のFIFOメモリT_FIFO内で第1のATM装置SARへ
伝達すべきATMセルが中間記憶されているか否かを検査する。記憶されている
場合には、第1のATM装置SARは読み出し信号SAR_RENBにより第2
のFIFOメモリT_FIFOの第2のメモリ制御入力側Rを活性化する。第2
のFIFOメモリT_FIFOの第2のメモリ制御入力側Rが活性化されている
間、第2のFIFOメモリT_FIFOはデータをバイトにより第1のデータバ
スSAR_DATへ送出する。このデータバスからデータが第1のATM装置S
ARによって読み出される。
【0029】 ATMセルが第1のATM装置SARへ伝達される場合、コントロールモジュ
ールCCは第2のFIFOメモリT_FIFOに別のATMセルが記憶されてい
るか否かを検査する。記憶されている場合にはコントロールモジュールCCは新
たに第1の送信機ステータス情報SAR_RCLAVを第1のATM装置SAR
へ送信する。
ールCCは第2のFIFOメモリT_FIFOに別のATMセルが記憶されてい
るか否かを検査する。記憶されている場合にはコントロールモジュールCCは新
たに第1の送信機ステータス情報SAR_RCLAVを第1のATM装置SAR
へ送信する。
【図1】 第1のATM装置と第2のATM装置との間のデータ伝送に関して設けられた
主要な機能ユニットの概略図である。
主要な機能ユニットの概略図である。
【図2】 第1のATM装置からATMインタフェース装置の第1のメモリへデータを伝
送する際のフローチャートである。
送する際のフローチャートである。
【図3】 ATMインタフェース装置の第1のメモリから第2のATM装置へデータを伝
送する際のフローチャートである。
送する際のフローチャートである。
【図4】 第2のATM装置からATMインタフェース装置の第2のメモリへデータを伝
送する際のフローチャートである。
送する際のフローチャートである。
【図5】 ATMインタフェース装置の第2のメモリから第1のATM装置へデータを伝
送する際のフローチャートである。
送する際のフローチャートである。
Claims (8)
- 【請求項1】 第1のATM装置(SAR)はデータを送信するATM送信
モジュールを有しており、第2のATM装置(MUX)はデータを受信するAT
M受信モジュールを有しており、 ATMインタフェース装置(SS)のコントロールモジュール(CC)から、
ATMインタフェース装置(SS)のメモリ(R_FIFO)の空きメモリ容量
を信号化する受信機ステータス情報(SAR_TCLAV)をATM送信モジュ
ールへ伝達し、 ATM送信モジュールがATM受信モジュールへ伝達すべきデータを有してお
り、かつメモリ(R_FIFO)が空きメモリ容量を有する場合、メモリ(R_
FIFO)の第1のメモリ制御入力側(W)をATM送信モジュールにより活性
化し、 ATM送信モジュールから該ATM送信モジュールとメモリ(R_FIFO)
とを接続する第1のデータバス(SAR_DAT)へ伝達すべきデータを送出し
、 第1のメモリ制御入力側(W)が活性化されている間、メモリ(R_FIFO
)から第1のデータバス(SAR_DAT)を介して受信されたデータを中間記
憶し、 コントロールモジュール(CC)は、メモリ(R_FIFO)からATM受信
モジュールへ伝達すべきデータが存在することを信号化する送信機ステータス情
報(ATM_RCLAV)をATM受信モジュールへ伝達し、 ATM受信モジュールの準備がデータ受信に対して整っており、かつメモリ(
R_FIFO)にATM受信モジュールへ伝達すべきデータが中間記憶されてい
る場合、メモリ(R_FIFO)の第2のメモリ制御入力側(R)をATM受信
モジュールにより活性化し、 第2のメモリ制御入力側(R)が活性化されている間、メモリ(R_FIFO
)から該メモリ(R_FIFO)とATM受信モジュールとを接続する第2のデ
ータバス(ATM_RDAT)へ中間記憶されていたデータを送出する、 ことを特徴とする第1のATM装置(SAR)と第2のATM装置(MUX)と
の間でATMインタフェース装置(SS)を介してデータを伝送する方法。 - 【請求項2】 前記第1のATM装置(SAR)はデータを受信するATM
受信モジュールを有しており、前記第2のATM装置(MUX)はデータを送信
するATM送信モジュールを有している、請求項1記載の方法。 - 【請求項3】 前記第2のATM装置(MUX)は複数の第1のATM装置
(SAR)にアドレシング可能である、請求項1または2記載の方法。 - 【請求項4】 第2のATM装置(MUX)は送信機アドレスステータス情
報(ATM_RADDR)をコントロールモジュール(CC)へ伝達し、前記情
報はアドレシング可能な複数の第1のATM装置(SAR)のうちのいずれから
第2のATM装置(MUX)がデータを受信できるかを信号化しており、第1の
ATM装置(SAR)が伝達された送信機アドレスステータス情報(ATM_R
ADDR)によりアドレシング可能な場合、送信機ステータス情報(ATM_R
CLAV)を第2のATM装置(MUX)へ伝達する、請求項3記載の方法。 - 【請求項5】 第2のATM装置(MUX)が受信機アドレスステータス情
報(ATM_TADDR)をコントロールモジュール(CC)へ伝達し、前記情
報はアドレシング可能な複数の第1のATM装置(SAR)のうちのいずれに対
して該第2のATM装置(MUX)が送信すべきデータを有しているかを信号化
しており、第1のATM装置(SAR)が伝達された受信機アドレスステータス
情報(ATM_TADDR)によりアドレシング可能な場合、受信機ステータス
情報(ATM_TCLAV)を第2のATM装置(MUX)へ伝達する、請求項
3記載の方法。 - 【請求項6】 少なくとも1つの第1のデータバス(SAR_DAT)と、
少なくとも1つの第2のデータバス(ATM_RDAT、ATM_TDAT)と
、少なくとも1つの第1のメモリ(R_FIFO)とを有しており、 前記第1のデータバスは該第1のデータバス(SAR_DAT)のアクセスコ
ーディネーションを行う第1のATMアクセス制御装置(SAR)に接続されて
おり、前記第2のデータバスは該第2のデータバス(ATM_RDAT、ATM
_TDAT)のアクセスコーディネーションを行う第2のATMアクセス制御装
置(MUX)に接続されており、 前記第1のメモリにより第1のアクセス制御装置から第2のアクセス制御装置
へ(SAR;MUX)伝達すべきデータが中間記憶され、 前記第1のメモリ(R_FIFO)は第1のメモリ制御入力側(W)と第2の
メモリ制御入力側(R)とを有しており、 前記第1のメモリ制御入力側は、該第1のメモリ制御入力側(W)が活性化さ
れる際に第1のATMアクセス制御装置(SAR)から伝達されたデータの記憶
を行うように第1のATMアクセス制御装置により駆動され、 前記第2のメモリ制御入力側は、該第2のメモリ制御入力側(R)が活性化さ
れる際に第1のメモリ(R_FIFO)に記憶されたデータを第2のATMアク
セス制御装置(MUX)へ伝達するように第2のATMアクセス制御装置(MU
X)により駆動され、 第2のATMアクセス制御装置から第1のATMアクセス制御装置へ(MUX
;SAR)伝達すべきデータを中間記憶する第2のメモリ(T_FIFO)を有
しており、 該第2のメモリ(T_FIFO)は第1のメモリ制御入力側(W)と第2のメ
モリ制御入力側(R)とを有しており、 前記第1のメモリ制御入力側(W)は第2のATMアクセス制御装置から伝達
すべきデータの記憶を行うように第2のATMアクセス制御装置(MUX)によ
り駆動され、 前記2のメモリ制御入力側(R)は該第2のメモリ制御入力側が活性化される
際に第2のメモリ(T_FIFO)に記憶されたデータを第1のATMアクセス
制御装置(SAR)へ伝達するように第1のATMアクセス制御装置(SAR)
によって駆動され、 第1のメモリおよび第2のメモリ(R_FIFO、T_FIFO)の空きメモ
リ容量を検出するコントロールモジュール(CC)を有しており、 該コントロールモジュールにより、第1の受信機ステータス情報(SAR_T
CLAV)と、第2の受信機ステータス情報(ATM_TCLAV)と、第1の
送信機ステータス情報(SAR_RCLAV)と、第2の送信機ステータス情報
(ATM_RCLAV)とが伝達され、 前記第1の受信機ステータス情報は第1のメモリ(R_FIFO)の空きメモ
リ容量を第1のATMアクセス制御装置(SAR)に対して信号化しており、 前記第2の受信機ステータス情報は第2のメモリ(T_FIFO)の空きメモ
リ容量を第2のATMアクセス制御装置(MUX)に対して信号化しており、 前記第1の送信機ステータス情報は第2のメモリ(T_FIFO)から第1の
ATMアクセス制御装置(SAR)へ伝達すべきデータの存在を第1のATMア
クセス制御装置(SAR)に対して信号化しており、 前記第2の送信機ステータス情報は第1のメモリ(R_FIFO)から第2の
ATMアクセス制御装置(MUX)へ伝達すべきデータの存在を第2のATMア
クセス制御装置(MUX)に対して信号化している、 ことを特徴とするATMインタフェース装置。 - 【請求項7】 第1のメモリおよび第2のメモリ(R_FIFO、T_FI
FO)はFIFOメモリ(First In First Out)である、請求項6記載の装置。 - 【請求項8】 前記第2のアクセス制御装置(MUX)には複数の第1のア
クセス制御装置(SAR)が接続されている、請求項6または7記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19755374A DE19755374C1 (de) | 1997-12-12 | 1997-12-12 | Anordnung und Verfahren zur Steuerung einer Datenübertragung zwischen einer ersten und einer zweiten ATM-Einrichtung |
DE19755374.5 | 1997-12-12 | ||
PCT/DE1998/003462 WO1999031923A1 (de) | 1997-12-12 | 1998-11-24 | Anordnung und verfahren zur steuerung einer datenübertragung zwischen einer ersten und einer zweiten atm-einrichtung |
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Publication Number | Publication Date |
---|---|
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Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000539671A Withdrawn JP2002509409A (ja) | 1997-12-12 | 1998-11-24 | 第1のatm装置と第2のatm装置との間のデータ伝送を制御する装置および方法 |
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Country | Link |
---|---|
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EP (1) | EP1040713A1 (ja) |
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---|---|---|---|---|
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US6789730B1 (en) * | 2002-08-05 | 2004-09-14 | Diebold, Incorporated | Automated banking machine diagnostic system and method |
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---|---|---|---|---|
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-
1998
- 1998-11-24 WO PCT/DE1998/003462 patent/WO1999031923A1/de not_active Application Discontinuation
- 1998-11-24 EP EP98963377A patent/EP1040713A1/de not_active Withdrawn
- 1998-11-24 US US09/555,912 patent/US6757287B1/en not_active Expired - Fee Related
- 1998-11-24 JP JP2000539671A patent/JP2002509409A/ja not_active Withdrawn
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |