JP2002359352A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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JP2002359352A JP2002047944A JP2002047944A JP2002359352A JP 2002359352 A JP2002359352 A JP 2002359352A JP 2002047944 A JP2002047944 A JP 2002047944A JP 2002047944 A JP2002047944 A JP 2002047944A JP 2002359352 A JP2002359352 A JP 2002359352A
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圭 吉川
Koji Hashimoto
耕治 橋本
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Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device by which a fine pattern can be formed without increasing a chip area, to provide a semiconductor device, and to reduce the number of exposure steps. SOLUTION: A resist pattern 5 is formed in dimensions of an exposure resolution limit on a hard mask material film 4 on a film 3 to be processed. The material film 4 is processed by using the resist pattern 5 as a mask to form a hard mask pattern 6. A resist pattern 7 is formed which has an opening 7a for exposing a selected region 6a of the mask pattern 6 and covers an unselected region 6b. Only the mask pattern 6a exposed in the opening 7a is subjected to selective etching to make it narrower. The film 3 to be processed is etched by using the mask pattern 6 to form a pattern 8 of a film to be processed having a pattern portion 8b with a wide exposure resolution limit dimension, and a pattern portion 8a with a narrow dimension equal to the resolution limit or smaller.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ロジックとメモリ
を混載したシステムＬＳＩ等の半導体装置の製造方法お
よび半導体装置に関し、特にシステムＬＳＩのロジック
部におけるＭＯＳトランジスタのゲートパターンの形成
法および構造に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a method of manufacturing a semiconductor device such as a system LSI in which a logic and a memory are mixed and a semiconductor device, and more particularly to a method and a structure of forming a gate pattern of a MOS transistor in a logic portion of the system LSI. It is.

【０００２】[0002]

【従来の技術】近年、民生、情報機器等の電子機器は、
益々、小型化、多機能化が求められており、これに伴っ
てこれらの電子機器に使用される、例えばシステムＬＳ
Ｉは、微細化が要求されている。2. Description of the Related Art In recent years, electronic devices such as consumer products, information devices, etc.
Increasingly, miniaturization and multifunctionality are required, and accordingly, for example, a system LS used for these electronic devices is used.
I is required to be miniaturized.

【０００３】そのため、システムＬＳＩの製造において
は、ロジック部のＭＯＳトランジスタのデバイスパター
ンを如何に微細化するかが重要課題となっており、近
年、リソグラフィー（露光）技術においては、露光光
源、レジスト、超解像露光技術等の研究・開発が進めら
れているが、現状においては、微細化の要求を満たすま
でに至っていない。For this reason, in the manufacture of system LSIs, it has become an important issue how to miniaturize the device pattern of the MOS transistor in the logic section. In recent years, in lithography (exposure) technology, an exposure light source, a resist, Research and development of super-resolution exposure technology and the like have been advanced, but at present, they have not yet met the demand for miniaturization.

【０００４】近年、デバイスパターンの形成において、
リソグラフィーの限界寸法以下に形成するための１つの
技術として、まず、レジストパターンの形成後、前記レ
ジストパターンを等方的エッチング等の処理を施すこと
により、リソグラフィーの解像限界以下のパターン寸法
を形成する、レジストスリミング法が提案されている。In recent years, in forming device patterns,
As one technique for forming the resist pattern below the critical dimension of lithography, first, after forming a resist pattern, the resist pattern is subjected to processing such as isotropic etching to form a pattern dimension below the resolution limit of lithography. A resist slimming method has been proposed.

【０００５】以下このレジストスリミング法について、
ＭＯＳトランジスタのプロセスに適用した例を用いて説
明する。Hereinafter, this resist slimming method will be described.
A description will be given using an example applied to a MOS transistor process.

【０００６】図７３から図７８は、そのレジストスリミ
ング法によるロジック部のＭＯＳトランジスタの製造工
程における工程平面図および該平面図のＸ−Ｘ’、Ｙ−
Ｙ’線に沿う工程断面図である。即ち、図７３に示すよ
うに、素子領域１００ａおよび素子分離領域１００ｂを
有するシリコン基板１００上に熱酸化法等によりゲート
絶縁膜１０１を形成した後、前記ゲート絶縁膜１０１上
にＣＶＤ（ChemicalVapor Deposition）法等により被
加工材料膜、例えばゲート電極材料膜としてのポリシリ
コン膜１０２を堆積する。FIG. 73 to FIG. 78 are process plan views in the process of manufacturing the MOS transistor of the logic portion by the resist slimming method, and XX 'and Y-
It is process sectional drawing which follows the Y 'line. That is, as shown in FIG. 73, after a gate insulating film 101 is formed on a silicon substrate 100 having an element region 100a and an element isolation region 100b by a thermal oxidation method or the like, a CVD (Chemical Vapor Deposition) is formed on the gate insulating film 101. A material film to be processed, for example, a polysilicon film 102 as a gate electrode material film is deposited by a method or the like.

【０００７】続いて、前記ポリシリコン膜１０２上にレ
ジストを塗布・乾燥し、リソグラフィー（露光）を行っ
て、第１のレジストパターン、例えばゲートレジストパ
ターン１０３をリソグラフィー（露光）の解像限界寸法
に形成する（ゲートレジストパターン形成工程）。この
工程において、前記ゲートレジストパターン１０３は、
前記素子領域１００ａ上および前記素子分離領域１００
ｂ上に形成する。ここで、前記素子領域１００ａ上にお
けるパターン部をゲート電極パターン部１０３ａ、前記
素子分離領域１００ｂ上におけるパターン部を配線パタ
ーン部１０３ｂと称する。Subsequently, a resist is applied and dried on the polysilicon film 102, and lithography (exposure) is performed to set a first resist pattern, for example, a gate resist pattern 103, to a resolution limit dimension of lithography (exposure). Formed (gate resist pattern forming step). In this step, the gate resist pattern 103
On the element region 100a and the element isolation region 100
b. Here, the pattern portion on the element region 100a is referred to as a gate electrode pattern portion 103a, and the pattern portion on the element isolation region 100b is referred to as a wiring pattern portion 103b.

【０００８】次いで、図７４に示すように、前記ゲート
レジストパターン１０３をＯ2系ガスを用いた等方的ド
ライエッチング法等によりエッチング加工を施し、図中
の破線で示すように、スリミング化させてリソグラフィ
ーの解像限界以下のパターン寸法を有するゲートレジス
トパターン１０３’を形成する（ゲートレジストスリミ
ング工程）。Next, as shown in FIG. 74, the gate resist pattern 103 is etched by an isotropic dry etching method using an O 2 -based gas or the like, and is slimmed as shown by a broken line in the figure. To form a gate resist pattern 103 'having a pattern size equal to or smaller than the resolution limit of lithography (gate resist slimming step).

【０００９】次いで、図７５に示すように、前記ゲート
レジストパターン１０３’をマスクにして、ＲＩＥ(Rea
ctive Ion Eｔchiｎg)法等により前記ポリシリコン膜
１０２をエッチング加工して、前記素子領域１００ａに
形成されたゲート電極パターン部１０４ａおよび前記素
子分離領域１００ｂ上に形成された配線パターン部１０
４ｂを有するゲートパターン１０４を得る（ゲート電極
加工工程）。Next, as shown in FIG. 75, the RIE (Rea
The polysilicon film 102 is etched by a method such as ctive ion etching (Ctive Ion Etching) to form a gate electrode pattern portion 104a formed in the device region 100a and a wiring pattern portion 10 formed on the device isolation region 100b.
A gate pattern 104 having 4b is obtained (gate electrode processing step).

【００１０】次に、図７６に示すように、前記ゲートレ
ジストパターン１０３’をＯ2アッシング法等により前
記ゲートパターン１０４の表面から剥離しする（レジス
ト剥離工程）。Next, as shown in FIG. 76, the gate resist pattern 103 'is peeled off from the surface of the gate pattern 104 by an O 2 ashing method or the like (resist peeling step).

【００１１】これにより、リソグラフィー解像限界寸法
以下のパターン幅のゲートレジストパターン１０３’が
形成可能となり、前記ゲートレジストパターン１０３’
をマスクにゲート電極材料膜としての前記ポリシリコン
膜１０２をエッチング加工することでリソグラフィーの
解像限界以下のパターン幅をもつ微細なゲートパターン
１０４が形成できる。As a result, a gate resist pattern 103 'having a pattern width equal to or smaller than the lithographic resolution limit dimension can be formed, and the gate resist pattern 103' can be formed.
By etching the polysilicon film 102 as a gate electrode material film using the mask as a mask, a fine gate pattern 104 having a pattern width equal to or less than the resolution limit of lithography can be formed.

【００１２】上記の工程後、図示しないが、前記ゲート
電極パターン部１０４ａをマスクにして前記シリコン基
板１００の表面に不純物注入を行い、トランジスタのソ
ース・ドレイン拡散層(図７６の破線で示す)を形成した
後、周知の層間絶縁膜形成、配線工程等を行うことによ
り、ＭＯＳトランジスが完成される。After the above process, although not shown, impurities are implanted into the surface of the silicon substrate 100 using the gate electrode pattern portion 104a as a mask to form source / drain diffusion layers (shown by broken lines in FIG. 76) of the transistor. After the formation, the MOS transistor is completed by performing a well-known interlayer insulating film formation, wiring step, and the like.

【００１３】[0013]

【発明が解決しようとする課題】しかしながら、従来の
レジストスリミング法では、ラインパターンに相当する
ゲート電極パターン部１０４ａは、微細なパターン形成
が可能であるが、逆に配線パターン部１０４ｂのスペー
ス部がスリミングによって広がるためにスペース部のデ
ザインルールは、スリミングを行なわないときよりも緩
和しなければならない。即ち、図７７に示すように、配
線パターン部１０４ｂのスペース部の寸法（図中のゲー
トパターン突き当て間距離）ｔは、スリミングを施さな
い場合にはリソグラフィーの解像限界寸法ｔ0まで詰め
ることができるが、スリミングを施した場合にはリソグ
ラフィーの解像限界寸法ｔ0に両側スリミング量ｔ1を加
えた寸法ｔ0＋２ｔ1まで緩和しなければならない。However, according to the conventional resist slimming method, a fine pattern can be formed in the gate electrode pattern portion 104a corresponding to the line pattern. In order to spread by slimming, the design rules of the space must be relaxed compared to when slimming is not performed. That is, as shown in FIG. 77, the dimension t of the space part of the wiring pattern part 104b (distance between the gate patterns in the figure) is reduced to the lithographic resolution limit dimension t 0 when slimming is not performed. However, when slimming is performed, it is necessary to relax to a dimension t 0 + 2t 1 obtained by adding the slimming amount t 1 on both sides to the resolution limit dimension t 0 of lithography.

【００１４】この結果、従来のスリミング法では、トラ
ンジスタの微細ゲート電極パターン部の形成が可能であ
るためトランジスタの動作速度等の性能向上には効果が
あるものの、配線パターン部のスペース部のデザインル
ールが通常のリソグラフィー技術よりも緩和せざるを得
ないため、チップ面積の縮小に効果がないという問題が
ある。As a result, in the conventional slimming method, although it is possible to form a fine gate electrode pattern portion of the transistor, it is effective in improving the performance such as the operation speed of the transistor, but the design rule of the space portion of the wiring pattern portion is not improved. However, there is a problem in that the effect of reducing the chip area is inevitably reduced as compared with the ordinary lithography technique.

【００１５】また、図７８にＤＲＡＭメモリセル部のゲ
ートパターンを示す。点線がスリミング前のレジストパ
ターン、実線がスリミング後のレジストパターンであ
る。メモリセル部では、集積度を向上させるため微細な
パターンピッチが要求される。しかし、従来のレジスト
スリミング法をこのメモリセル部に施すと、スリミング
後のスペースパターン寸法Ｐ1が、リソグラフィーのス
ペース解像限界まで詰めることができない。このこと
は、リソグラフィー段階でのスペースパターン寸法Ｐ2
を緩和することを意味しており、その結果、メモリセル
部のゲートパターンピッチが緩和され、比較的大規模な
メモリセルが搭載されるシステムＬＳＩでは、チップ面
積が大きくなる可能性がある。FIG. 78 shows a gate pattern of the DRAM memory cell portion. The dotted line is the resist pattern before slimming, and the solid line is the resist pattern after slimming. In the memory cell section, a fine pattern pitch is required to improve the degree of integration. However, when subjected to conventional resist slimming method in the memory cell portion, the space pattern size P 1 after slimming, it is impossible to pack up space resolution limit of lithography. This means that the space pattern dimension P 2 at the lithography stage
As a result, the gate pattern pitch of the memory cell portion is reduced, and a chip area may be increased in a system LSI on which a relatively large-scale memory cell is mounted.

【００１６】ところで、ロジックとメモリーを混載する
半導体デバイスのゲート層回路パターンをレベンソン型
位相シフトマスクによる露光とロジックゲート部のレジ
ストスリミングプロセスを組み合せる方法を用いて形成
する場合では、ロジックゲート部にレベンソン型位相シ
フトマスクとトリムマスクを使用する２重露光によりレ
ジストをパターニングした後、スリミングプロセスによ
り前記レジストパターンを細らせ、その後メモリーセル
部および配線部の露光を行う必要がある。この方法の場
合、露光回数は３回必要となる。つまり露光工程数の多
いプロセスとなるといった課題があった。In the case where a gate layer circuit pattern of a semiconductor device in which logic and memory are mixed is formed by a method combining exposure using a Levenson type phase shift mask and a resist slimming process of a logic gate portion, the logic gate portion is formed. After patterning the resist by double exposure using a Levenson-type phase shift mask and a trim mask, it is necessary to narrow the resist pattern by a slimming process, and then to expose the memory cell portion and the wiring portion. In the case of this method, three times of exposure is required. That is, there is a problem that the process becomes a process having a large number of exposure steps.

【００１７】本発明の目的は、上記課題に鑑みなされた
もので、チップ面積を増大させることなく、微細パター
ンを形成することで高性能、かつ低コストで半導体装置
を製造できる半導体装置の製造方法を提供することにあ
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device capable of manufacturing a semiconductor device at high performance and at low cost by forming a fine pattern without increasing the chip area. Is to provide.

【００１８】また、本発明の他の目的は、高性能を有す
る半導体装置を提供することにある。Another object of the present invention is to provide a semiconductor device having high performance.

【００１９】また、本発明の他の目的は、露光工程数を
削減して低コストで半導体装置を製造できる半導体装置
の製造方法を提供することにある。It is another object of the present invention to provide a method of manufacturing a semiconductor device, which can reduce the number of exposure steps and manufacture a semiconductor device at low cost.

【００２０】[0020]

【課題を解決するための手段】上記課題を解決するため
に、この本発明に係る半導体装置の製造方法は、被加工
膜上にマスク材料膜を堆積させ、該マスク材料膜上に第
１の露光工程により第１のレジストパターンを形成する
工程と、前記第１のレジストパターンをマスクに前記マ
スク材料膜を加工してマスクパターンを形成する工程
と、前記第１のレジストパターンを剥離する工程と、前
記マスクパターンを含む前記被加工膜上に、第２の露光
工程により前記マスクパターンの選択領域を露出するた
めの開口を有し、かつ非選択領域を被覆するような第２
のレジストパターンを形成する工程と、前記第２のレジ
ストパターンの開口内に露出された前記マスクパターン
部分を細らせる工程と、前記第２のレジストパターンを
剥離する工程と、前記マスクパターンをマスクに前記被
加工膜をエッチング加工して、広い寸法幅のパターン部
と細い寸法幅のパターン部とを有する被加工膜パターン
を形成する工程とを具備することを特徴としている。In order to solve the above-mentioned problems, a method of manufacturing a semiconductor device according to the present invention comprises depositing a mask material film on a film to be processed, and forming a first film on the mask material film. A step of forming a first resist pattern by an exposure step, a step of processing the mask material film using the first resist pattern as a mask to form a mask pattern, and a step of peeling the first resist pattern A second exposure step on the film to be processed including the mask pattern, the second exposure step having an opening for exposing a selected area of the mask pattern, and covering an unselected area.
Forming the resist pattern, narrowing the mask pattern portion exposed in the opening of the second resist pattern, stripping the second resist pattern, and masking the mask pattern. Forming a processed film pattern having a pattern portion having a wide dimension width and a pattern portion having a narrow dimension width by etching the film to be processed.

【００２１】また、この発明に係る半導体装置の製造方
法は、前記被加工膜上にハードマスク材料膜を堆積さ
せ、該ハードマスク材料膜上に第１の露光工程により第
１のレジストパターンを形成する工程と、前記第１のレ
ジストパターンをマスクに前記ハードマスク材料膜をエ
ッチング加工してハードマスクパターンを形成する工程
と、前記第１のレジストパターンを剥離する工程と、前
記ハードマスクパターンを含む前記被加工膜上に、第２
の露光工程により前記ハードマスクパターンの選択領域
を露出するための開口を有し、かつ非選択領域を被覆す
るような第２のレジストパターンを形成する工程と、前
記第２のレジストパターンの開口内に露出された前記ハ
ードマスクパターン部をエッチング加工によって細らせ
る工程と、前記第２のレジストパターンを剥離する工程
と、前記ハードマスクパターンをマスクに前記被加工膜
をエッチングして広い寸法幅のパターン部と細い寸法幅
のパターン部とを有する被加工膜パターンを形成する工
程と、前記ハードマスクパターンを剥離せずに残存させ
た状態で、トランジスタのソース、ドレイン部コンタク
トを、該ハードマスクパターンを用いた自己整合により
形成する工程とを具備することを特徴としている。In the method of manufacturing a semiconductor device according to the present invention, a hard mask material film is deposited on the film to be processed, and a first resist pattern is formed on the hard mask material film by a first exposure step. Forming a hard mask pattern by etching the hard mask material film using the first resist pattern as a mask, removing the first resist pattern, and including the hard mask pattern. On the film to be processed, a second
Forming a second resist pattern having an opening for exposing a selected region of the hard mask pattern by the exposing step and covering a non-selected region; and forming a second resist pattern in the opening of the second resist pattern. A step of narrowing the hard mask pattern portion exposed on the substrate by etching, a step of peeling off the second resist pattern, and a step of etching the film to be processed by using the hard mask pattern as a mask to obtain a wide dimensional width. A step of forming a film pattern to be processed having a pattern portion and a pattern portion having a narrow width, and, in a state where the hard mask pattern is left without being peeled off, a source / drain portion contact of the transistor is connected to the hard mask pattern. Forming by self-alignment using

【００２２】上記した発明によれば、露光の解像限界寸
法に形成したレジストパターンをマスク材料膜、又はハ
ードマスク材料膜に転写しマスクパターン、又はハード
マスクパターンを形成した後、レジストパターンにより
前記マスクパターン、又はハードマスクパターンの選択
領域、例えばゲート電極パターン部を開口内に露出さ
せ、かつ非選択領域、例えば配線パターン部を被覆し、
前記露出された選択領域のパターンのみに選択的スリミ
ングを施すため、チップ面積を増大させることなく、微
細パターンの形成が可能で、例えばトランジスタの高性
能化が図れる。According to the invention described above, the resist pattern formed to the critical dimension of the exposure is transferred to a mask material film or a hard mask material film to form a mask pattern or a hard mask pattern. A mask pattern, or a selected region of a hard mask pattern, for example, exposing a gate electrode pattern portion in an opening, and covering a non-selected region, for example, a wiring pattern portion,
Since selective slimming is performed only on the pattern of the exposed selected region, a fine pattern can be formed without increasing the chip area, and for example, the performance of the transistor can be improved.

【００２３】また、この発明に係る半導体装置は、素子
領域および素子分離領域上に、同時に形成された回路パ
ターンを有する半導体装置において、前記回路パターン
は、前記素子領域において細い寸法幅に形成されてな
り、かつ前記素子分離領域において太い寸法幅に形成さ
れてなることを特徴としている。Further, according to the present invention, in a semiconductor device having a circuit pattern formed simultaneously on an element region and an element isolation region, the circuit pattern is formed to have a narrow width in the element region. And is formed to have a large dimension width in the element isolation region.

【００２４】上記した発明によれば、素子領域上の回路
パターン部、例えばゲート電極パターンが露光の解像限
界以下の寸法幅に形成されるため、トランジスタの動作
速度等の性能が向上する。According to the above-described invention, the circuit pattern portion on the element region, for example, the gate electrode pattern is formed to have a dimension width equal to or less than the resolution limit of exposure, so that the performance such as the operation speed of the transistor is improved.

【００２５】また、この発明に係る半導体装置の製造方
法は、処理基板上に第１の材料を形成する工程と、レベ
ンソン型位相シフトマスクを使用して第１の露光を行い
前記第１の材料上の第１の領域に第１のレジストパター
ンを形成し、かつ第２の領域にレジストを被覆する工程
と、前記第１のレジストパターンを細らせて第２のレジ
ストパターンを形成する工程と、前記第２のレジストパ
ターンをマスクとして前記第１の材料を加工する工程
と、前記第２のレジストパターンを除去して前記第１の
材料からなる第１のパターンを形成する工程と、前記第
１の領域にレジストを覆い、かつ第２の露光を行って前
記第２の領域に第３のレジストパターンを形成する工程
と、前記第３のレジストパターンをマスクとして前記第
１の材料を加工する工程と、前記第３のレジストパター
ンを除去して前記第１の材料からなる第２のパターンを
形成する工程と、前記第１の材料からなる第２のパター
ンをマスクとして前記処理基板を加工する工程と、前記
第１の材料を除去する工程とを具備することを特徴とし
ている。In the method of manufacturing a semiconductor device according to the present invention, a step of forming a first material on a processing substrate and a step of performing a first exposure using a Levenson-type phase shift mask are performed. Forming a first resist pattern in the first region above and coating the second region with a resist, forming a second resist pattern by narrowing the first resist pattern; Processing the first material using the second resist pattern as a mask; removing the second resist pattern to form a first pattern made of the first material; Forming a third resist pattern in the second area by covering the resist in the first area and performing a second exposure; and processing the first material using the third resist pattern as a mask Removing the third resist pattern to form a second pattern made of the first material, and processing the processing substrate using the second pattern made of the first material as a mask And a step of removing the first material.

【００２６】また、この発明に係る半導体装置の製造方
法は、処理基板上に第1の材料を形成する工程と、レベ
ンソン型位相シフトマスクを使用して第１の露光を行い
前記第１の材料上の第１の領域に第１のレジストパター
ンを形成し、かつ第２の領域にレジストを被覆する工程
と、前記第１のレジストパターンをマスクとして前記第
１の材料を加工する工程と、前記第1のレジストパター
ンを除去し前記第１の材料からなる第１のパターンを形
成する工程と、前記第1の材料からなる第1のパターンを
細らせて前記第１の材料からなる第２のパターンを形成
する工程と、前記第１の領域をレジストで覆い、かつ第
２の露光を行って前記第２の領域に第２のレジストパタ
ーンを形成する工程と、前記第２のレジストパターンを
マスクとして前記第１の材料を加工する工程と、前記第
２のレジストパターンを除去して前記第１の材料からな
る第３のパターンを形成する工程と、前記第１の材料か
らなる第３のパターンをマスクとして前記処理基板を加
工する工程と、前記第１の材料を除去する工程とを具備
することを特徴としている。Further, in the method of manufacturing a semiconductor device according to the present invention, a step of forming a first material on a processing substrate and a step of performing a first exposure using a Levenson-type phase shift mask are performed. Forming a first resist pattern in the first region above, and coating the second region with a resist, processing the first material using the first resist pattern as a mask, Removing a first resist pattern to form a first pattern made of the first material; and narrowing the first pattern made of the first material to form a second pattern made of the first material. Forming a second resist pattern in the second region by covering the first region with a resist, and performing a second exposure, and forming the second resist pattern in the second region. The first as a mask Processing the material, forming the third pattern made of the first material by removing the second resist pattern, and using the third pattern made of the first material as a mask. The method is characterized by comprising a step of processing the processing substrate and a step of removing the first material.

【００２７】また、この発明に係る半導体装置の製造方
法は、処理基板上に第１の材料を形成する工程と、レベ
ンソン型位相シフトマスクを使用して第１の露光を行
い、前記第１の材料上の第１の領域に第１のレジストパ
ターンを形成し、かつ第２の領域にレジストを被覆する
工程と、前記第1のレジストパターンをマスクとして前
記第1の材料を加工する工程と、前記第1のレジストパタ
ーンを除去し、前記第1の材料からなる第１のパターン
を形成する工程と、前記第1の領域をレジストで覆い、
かつ第２の露光を行って前記第２の領域に第2のレジス
トパターンを形成する工程と、前記第２のレジストパタ
ーンをマスクとして前記第１の材料を加工する工程と、
前記第２のレジストパターンを除去して前記第１の材料
からなる第２のパターンを形成する工程と、前記第１の
材料からなる第２のパターンをマスクとして処理基板を
加工する工程と、前記第１の材料を除去する工程とを具
備することを特徴としている。In the method of manufacturing a semiconductor device according to the present invention, a step of forming a first material on a processing substrate and a first exposure using a Levenson-type phase shift mask are performed. Forming a first resist pattern in a first region on a material, and coating the second region with a resist, and processing the first material using the first resist pattern as a mask; Removing the first resist pattern, forming a first pattern made of the first material, covering the first region with a resist,
And performing a second exposure to form a second resist pattern in the second region; and processing the first material using the second resist pattern as a mask;
Removing the second resist pattern to form a second pattern made of the first material; processing a processing substrate using the second pattern made of the first material as a mask; Removing the first material.

【００２８】また、この発明に係る半導体装置の製造方
法は、処理基板上に第1の材料を形成する工程と、レベ
ンソン型位相シフトマスクを使用して第１の露光を行
い、前記第１の材料上の第１の領域に第１のレジストパ
ターンを形成し、かつ第２の領域にレジストを被覆する
工程と、前記第１のレジストパターンを細らせて第２の
レジストパターンを形成する工程と、前記第２のレジス
トパターンをマスクとして前記第１の材料を加工する工
程と、前記第２のレジストパターンを除去して前記第１
の材料からなる第１のパターンを形成する工程と、前記
第１の材料からなる第１のパターンを細らせて前記第１
の材料からなる第２のパターンを形成する工程と、前記
第１の領域にレジストを覆い、かつ第２の露光を行って
前記第２の領域に第３のレジストパターンを形成する工
程と、前記第３のレジストパターンをマスクとして前記
第１の材料を加工する工程と、前記第３のレジストパタ
ーンを除去して前記第１の材料からなる第３のパターン
を形成する工程と、前記第１の材料からなる第３のパタ
ーンをマスクとして処理基板を加工する工程と、前記第
１の材料を除去する工程とを具備することを特徴として
いる。In the method for manufacturing a semiconductor device according to the present invention, a step of forming a first material on a processing substrate and a first exposure using a Levenson-type phase shift mask are performed. Forming a first resist pattern in a first region on a material and coating the second region with a resist, and forming a second resist pattern by narrowing the first resist pattern Processing the first material using the second resist pattern as a mask; and removing the second resist pattern to remove the first material.
Forming a first pattern made of the first material, and narrowing the first pattern made of the first material to form the first pattern.
Forming a second pattern made of the material described above, covering the first region with a resist, and performing a second exposure to form a third resist pattern in the second region; Processing the first material using a third resist pattern as a mask; removing the third resist pattern to form a third pattern made of the first material; The method includes a step of processing the processing substrate using the third pattern made of a material as a mask, and a step of removing the first material.

【００２９】上記した発明によれば、前記処理基板上に
形成した第１の材料（マスク材料膜）、例えばハードマ
スク材料膜を用いて、２回のリソグラフィー工程（第
１、第２の露光）を行って所望の回路パターンを形成す
るので、従来の半導体装置の製造方法と比較して露光工
程数を低減することができ、製造コストを削減すること
ができる。According to the above invention, two lithography steps (first and second exposures) are performed using the first material (mask material film) formed on the processing substrate, for example, a hard mask material film. Is performed to form a desired circuit pattern, so that the number of exposure steps can be reduced and the manufacturing cost can be reduced as compared with the conventional semiconductor device manufacturing method.

【００３０】[0030]

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００３１】実施の形態１ 本発明の第１の実施の形態に係る半導体装置の製造方法
について説明する。First Embodiment A method for manufacturing a semiconductor device according to a first embodiment of the present invention will be described.

【００３２】この実施の形態は、本発明をロジックとメ
モリを混載したシステムＬＳＩに適用した例である。図
１から図９は、レジストスリミング法によるロジック部
のＭＯＳトランジスタの各工程における工程平面図およ
び該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図で
ある。This embodiment is an example in which the present invention is applied to a system LSI in which logic and memory are mounted. 1 to 9 are a process plan view in each process of the MOS transistor of the logic portion by the resist slimming method and a process cross-sectional view along the line XX ′ and YY ′ in the plan view.

【００３３】即ち、図１に示すように、素子領域１ａお
よび素子分離領域１ｂを有するシリコン基板１上の熱酸
化法等により、ゲート絶縁膜２を膜厚１〜３ｎｍに形成
した後、低圧ＣＶＤ法等により、被加工材料膜（被加工
膜）、例えばゲート電極材料膜としてポリシリコン膜３
を膜厚１５０〜２００ｎｍに形成する。続いて、前記ポ
リシリコン膜３上に、スパッタ法等によりマスク材料
膜、例えばハードマスク材料膜（第１の材料）として
の、例えばＳｉＯＮ膜４を膜厚５０から１００ｎｍに形
成する。このハードマスク材料膜４としては、ＳｉＯＮ
の他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの光学的反射防止
膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜を単独、若しく
は組合わせて用いてもよい。That is, as shown in FIG. 1, a gate insulating film 2 is formed to a thickness of 1 to 3 nm by a thermal oxidation method or the like on a silicon substrate 1 having an element region 1a and an element isolation region 1b. A material film to be processed (processed film), for example, a polysilicon film 3 as a gate electrode material film by a method or the like.
Is formed to a thickness of 150 to 200 nm. Subsequently, a mask material film, for example, an SiON film 4 as a hard mask material film (first material) is formed on the polysilicon film 3 to a thickness of 50 to 100 nm by a sputtering method or the like. The hard mask material film 4 is made of SiON
In addition, SiO 2 , Si 3 N 4, or Al 2 O 3 , SiC, or a carbon film serving as an optical antireflection film from a base may be used alone or in combination.

【００３４】次いで、前記ＳｉＯＮ膜４上にフォトレジ
ストを回転塗布し、かつ乾燥させた後、第１のリソグラ
フィー（露光）工程（第１の露光工程）により、前記素
子領域１ａおよび前記素子分離領域１ｂ上の前記ＳｉＯ
Ｎ膜４上に、レジストパターン（第１のレジストパター
ン）、例えばゲートレジストパターン５をリソグラフィ
ーの解像限界寸法に形成する（ゲートレジストパターン
形成工程）。このとき、レジスト塗布前に塗布型反射防
止膜を塗布しても良い。Next, a photoresist is spin-coated on the SiON film 4 and dried, and then, by a first lithography (exposure) step (first exposure step), the element region 1a and the element isolation region are exposed. Said SiO on 1b
On the N film 4, a resist pattern (first resist pattern), for example, a gate resist pattern 5 is formed to a lithographic resolution limit dimension (gate resist pattern forming step). At this time, a coating type antireflection film may be applied before applying the resist.

【００３５】ここで、前記素子領域１ａ上のゲートレジ
ストパターン部をゲート電極パターン部５ａ、前記素子
分離領域１ｂ上のゲートレジストパターン部を配線パタ
ーン部５ｂと称する。Here, the gate resist pattern portion on the element region 1a is called a gate electrode pattern portion 5a, and the gate resist pattern portion on the element isolation region 1b is called a wiring pattern portion 5b.

【００３６】次いで、図２に示すように、前記ゲートレ
ジストパターン５をマスクに前記ＳｉＯＮ膜４をＲＩＥ
法等によりドライエッチング加工して、ゲート電極パタ
ーン部６ａおよび配線パターン部６ｂをもつハードマス
クパターン６を形成する（ハードマスク加工工程）。前
記塗布型反射防止膜が形成されている時は、このハード
マスク加工工程の前に前記反射防止膜加工工程が入る。
このハードマスク加工工程において、エッチングガスと
しては、ＣＨＦ3等のフロロカーボン系のガスを用い
る。Next, as shown in FIG. 2, the SiON film 4 is subjected to RIE using the gate resist pattern 5 as a mask.
The hard mask pattern 6 having the gate electrode pattern portion 6a and the wiring pattern portion 6b is formed by dry etching by a method or the like (hard mask processing step). When the coating type anti-reflection film is formed, the anti-reflection film processing step is performed before this hard mask processing step.
In this hard mask processing step, a fluorocarbon gas such as CHF 3 is used as an etching gas.

【００３７】次いで、図３に示すように、前記ゲートレ
ジストパターン５をＯ2アッシング法等により剥離する
（レジスト剥離工程）。この工程において、レジスト剥
離は、過酸化水素水と硫酸の混合液を単独、若しくは組
合わせた剥離液を用いた湿式エッチング法を用いてもよ
い。Next, as shown in FIG. 3, the gate resist pattern 5 is peeled off by an O 2 ashing method or the like (resist peeling step). In this step, the resist may be stripped by a wet etching method using a stripping solution in which a mixed solution of a hydrogen peroxide solution and sulfuric acid is used alone or in combination.

【００３８】次いで、図４に示すように、前記ハードマ
スクパターン６を含む前記シリコン基板１上に、フォト
レジストを回転塗布し、かつ乾燥させた後、第２のリソ
グラフィー(露光)工程により、所定パターンを有する耐
エッチング材としての第２のレジストパターン７を形成
する（スリミングパターン露呈工程）。Next, as shown in FIG. 4, a photoresist is spin-coated on the silicon substrate 1 including the hard mask pattern 6 and dried, and then a predetermined photolithography (exposure) step is performed. A second resist pattern 7 as an etching resistant material having a pattern is formed (slimming pattern exposure step).

【００３９】この工程では、前記第２のレジストパター
ン７は、スリミングによって細らせたい部分（例えば、
ロジック部のゲート電極パターン部等）を開口７ａさ
せ、かつスリミングを施したくない部分（例えば、微細
スペースパターン部が形成される素子分離領域１ｂ上の
配線パターン部、比較的密集度の高いメモリセルパター
ン部等）を覆うようなパターンに形成される。そして前
記開口７ａは、素子領域１ａとの合せずれ余裕を見込ん
で、素子領域１ａの面積よりやや大きく、例えば数１０
ｎｍ程度大きく形成することが望ましい。In this step, the second resist pattern 7 is to be thinned by slimming (for example,
Opening 7a in the gate electrode pattern portion of the logic portion, etc., and a portion where slimming is not desired (for example, a wiring pattern portion on element isolation region 1b where a fine space pattern portion is formed, a memory cell with a relatively high density) (Pattern portion, etc.). The opening 7a is slightly larger than the area of the element region 1a in consideration of a margin for misalignment with the element region 1a.
It is desirable to form it as large as about nm.

【００４０】また、この工程では、フォトレジストとし
ては、前記素子分離領域１ｂの形成において用いるフォ
トレジストと反対のトーンをもつレジスト、例えば素子
分離領域１ｂの形成においてポジ型レジストを使用した
場合には、ネガ型レジストを、逆にネガ型レジストの場
合には、ポジ型レジストを使用すると素子分離領域１ｂ
の形成工程で用いた素子分離領域形成の露光マスクが利
用でき経済的であるため、好ましい。In this step, a resist having a tone opposite to that of the photoresist used in forming the element isolation region 1b, for example, when a positive resist is used in forming the element isolation region 1b, is used as the photoresist. When a negative resist is used, and when a negative resist is used, a positive resist is used, the element isolation region 1b is used.
It is preferable because the exposure mask for forming the element isolation region used in the forming step can be used and is economical.

【００４１】また、この第２のリソグラフィー工程は、
段差パターン（ハードマスクパターン）上でのレジスト
形成となるので、平坦化材料を用いた多層レジストプロ
セスを用いてもよい。Further, this second lithography step
Since the resist is formed on the step pattern (hard mask pattern), a multilayer resist process using a planarizing material may be used.

【００４２】次いで、図５に示すように、前記第２のレ
ジストパターン７をマスクにして、前記第２のレジスト
パターン７の開口７ａ内に露呈された前記ゲート電極パ
ターン６ａに対してＣＤＥ（Chemical Dry Etching）
法、やＲＩＥ法等によるドライエッチング法、若しくは
湿式エッチング法によるエッチングを施し、図中の破線
で示すように、前記開口７ａ内の前記ゲート電極パター
ン部６ａのみを選択的にスリミング化させてリソグラフ
ィーの解像限界以下のパターン寸法に形成する（ハード
マスク電極加工工程）。Next, as shown in FIG. 5, using the second resist pattern 7 as a mask, the gate electrode pattern 6a exposed in the opening 7a of the second resist pattern 7 is subjected to CDE (Chemical). Dry Etching)
, A dry etching method such as an RIE method, or a wet etching method, and selectively slimming only the gate electrode pattern portion 6a in the opening 7a as shown by a broken line in FIG. (Hard mask electrode processing step).

【００４３】この工程において、前記ゲート電極パター
ン部６ａのエッチングとしてドライエッチングを行なう
場合、エッチングガスとしては、例えば、ＣＨＦ3等の
フロロカーボン系のガスを用いる。湿式エッチングを行
なう場合は、ｈｏｔ Ｈ3ＰＯ4を用いる。In this step, when dry etching is performed as the etching of the gate electrode pattern portion 6a, a fluorocarbon gas such as CHF 3 is used as an etching gas. When performing wet etching, hot H 3 PO 4 is used.

【００４４】次いで、図６に示すように、前記第２のレ
ジストパターン７をＯ2アッシング法等により剥離する
（レジスト剥離工程）。この工程において、レジスト剥
離は、過酸化水素水と硫酸の混合液を単独、若しくは組
合わせた剥離液を用いた湿式エッチング法を用いてもよ
い。Next, as shown in FIG. 6, the second resist pattern 7 is stripped by an O 2 ashing method or the like (resist stripping step). In this step, the resist may be stripped by a wet etching method using a stripping solution in which a mixed solution of a hydrogen peroxide solution and sulfuric acid is used alone or in combination.

【００４５】次いで、図７に示すように、前記ハードマ
スクパターン６をマスクにＲＩＥ法等のドライエッチン
グにより前記ポリシリコン膜３をエッチング加工して、
ゲート電極パターン部８ａと配線パターン部８ｂをもつ
ゲートパターン８を得る（ゲート電極加工工程）。続い
て、前記ゲート絶縁膜２をエッチングする。この工程で
は、前記ポリシリコン膜３のエッチングガスとしては、
Ｃｌ2、ＨＢｒ等のハロゲン系ガスを用いる。Next, as shown in FIG. 7, the polysilicon film 3 is etched by dry etching such as RIE using the hard mask pattern 6 as a mask.
A gate pattern 8 having a gate electrode pattern portion 8a and a wiring pattern portion 8b is obtained (gate electrode processing step). Subsequently, the gate insulating film 2 is etched. In this step, as an etching gas for the polysilicon film 3,
A halogen-based gas such as Cl 2 or HBr is used.

【００４６】次に、図８に示すように、前記ハードマス
クパターン６を湿式エッチング法等によりエッチング除
去する（ハードマスク剥離工程）。この工程では、エッ
チング液としては、hot Ｈ3ＰＯ4を用いる。Next, as shown in FIG. 8, the hard mask pattern 6 is etched away by a wet etching method or the like (hard mask peeling step). In this step, hot H 3 PO 4 is used as an etchant.

【００４７】これにより、図９に示すように、微細ライ
ン寸法が要求される個所（ロジック部のトランジスタの
ゲート電極パターン部）、例えばゲート電極パターン部
８ａは、スリミングにより、リソグラフィー解像限界寸
法以下の微細なパターンに形成され、微細スペースが要
求される個所（素子分離上のゲートパターン間スペース
やメモリセル部）、例えば配線パターン部８ｂは、スリ
ミングより広がらず、リソグラフィーの解像限界の微細
スペースに、各々、形成される。As a result, as shown in FIG. 9, a portion requiring a fine line size (a gate electrode pattern portion of a transistor in a logic portion), for example, a gate electrode pattern portion 8a is smaller than a lithographic resolution limit size by slimming. (A space between the gate patterns on the element isolation and the memory cell portion), for example, the wiring pattern portion 8b, which does not spread more than the slimming, and has a fine space of the resolution limit of lithography. Are respectively formed.

【００４８】上記の工程後、図示しないが、前記ゲート
電極パターン部８ａをマスクに前記シリコン基板１の表
面に不純物注入して、トランジスタのソース・ドレイン
拡散層（図８の破線で示す）を形成した後、周知の層間
絶縁膜形成工程、配線工程等を行うことにより、ＭＯＳ
トランジスタが完成される。After the above process, although not shown, impurities are implanted into the surface of the silicon substrate 1 using the gate electrode pattern portion 8a as a mask to form source / drain diffusion layers (shown by broken lines in FIG. 8) of the transistor. After that, by performing a well-known interlayer insulating film forming step, a wiring step, and the like, the MOS
The transistor is completed.

【００４９】この実施の形態によれば、微細ライン寸法
が要求される個所（ロジック部のトランジスタのゲート
電極パターン部）にのみを、選択的スリミングを行うこ
とで、スリミングによる微細ゲート電極パターン８ａ
（ラインパターン）と、スリミングを施さないことによ
る微細配線パターン８ｂ（スペースパターン）を形成す
ることが可能で、トランジスタの動作速度等の性能向上
とチップのシュリンクを同時に実現することができる。According to this embodiment, by selectively performing slimming only at a portion where a fine line dimension is required (a gate electrode pattern portion of a transistor in a logic portion), the fine gate electrode pattern 8a by slimming is formed.
(Line pattern) and the fine wiring pattern 8b (space pattern) by not performing slimming can be formed, so that it is possible to simultaneously improve the performance such as the operation speed of the transistor and shrink the chip.

【００５０】次に、実際のデザインルールの各項目に照
らし合わせて、本実施形態の方法と従来の方法とを比較
検証する。Next, the method of the present embodiment and the conventional method will be compared and verified with each item of the actual design rule.

【００５１】図１０は、実際のゲート（ＧＣ）層／素子
領域（ＡＡ）層のパターンレイアウトとデザインルール
の項目を示す。なお、図１０は、従来の方法と本実施形
態による転写後のパターン平面形状を示している。FIG. 10 shows the actual pattern layout of the gate (GC) layer / element area (AA) layer and the items of the design rules. FIG. 10 shows a pattern planar shape after transfer according to the conventional method and the present embodiment.

【００５２】図中、記号のＡ０はトランジスタのゲート
長で、このゲート長のデザインルールは、本実施形態に
おいても、従来の方法と同等のルールが設定でき、スリ
ミングによるゲート長の微細化によって高性能のトラン
ジスタが実現できる。Ａ１は素子分離領域上の配線パタ
ーン幅で、この個所については、本実施形態に比べて従
来の方法ではスリミングが施されるため、微細なパター
ンになる。しかしながらＡ１に関する部位のチップサイ
ズに与えるインパクトは、ゲートコンタクトフリンジが
決定する場合が多く、このゲートコンタクトフリンジは
ゲートーコンタクト合わせ余裕によって決まるため、あ
る程度のゲートコンタクトフリンジがＡ１とは独立に必
要である。即ち、Ａ１の設計値が微細になってもチップ
サイズに与えるインパクトは小さい。In the drawing, the symbol A0 is the gate length of the transistor, and the design rule of this gate length can be set to the same rule as that of the conventional method in this embodiment. High performance transistors can be realized. A1 is the width of the wiring pattern on the element isolation region. At this point, a slimming is performed in the conventional method as compared with the present embodiment, so that a fine pattern is formed. However, the impact on the chip size of the portion related to A1 is often determined by the gate contact fringe, and since this gate contact fringe is determined by the margin of gate-contact alignment, a certain amount of gate contact fringe is required independently of A1. . That is, even if the design value of A1 becomes fine, the impact on the chip size is small.

【００５３】また、ゲート間のスペースＢ０Ａおよび素
子分離領域を横切るゲートのスペースＢ０Ｂのルール
は、本実施形態でも従来の方法でも同じ値となる。ゲー
ト配線パターンのスペースＢ１は、本実施形態ではリソ
グラフィーの解像限界寸法まで小さくすることができ、
チップサイズ縮小に対するインパクトが大きい。Ｃはト
ランジスタのエンドキャップと呼ばれるもので、この個
所はラインショートニングと合わせずれによりゲート端
がＡＡ上に乗りあがるのを防ぐためにある程度の領域
（面積）を確保しておく必要がある。即ち、従来の方法
では素子分離領域上のスリミングを見込んでスリミング
前は点線の領域でパターニングしておく必要があり、こ
の領域は本実施形態のパターニングされる領域よりも大
きくなる。そのため、従来の方法では、リソグラフィー
段階における素子分離領域上のスペース（図中のＧａ
ｐ）をレジスト形成時でのショートを避けるため、ある
程度大きく設定する必要があり、チップ縮小に不利とな
る。このことは、ゲート配線パターンとＡＡとの間隔Ｅ
についても同様である（ＥのルールはＧＣ−ＡＡ合わせ
余裕で決定されるため）。ゲートとＡＡの距離Ｄのルー
ルは、従来の方法でも本実施形態でも同じ値となる。ゲ
ートの最小島領域Ｆは従来の方法が微細なパターンが形
成可能であるが、島パターンが小さくなってもスペース
が小さくできなければチップサイズ縮小にインパクトを
与えない。The rules of the space B0A between the gates and the space B0B of the gate crossing the element isolation region have the same value in the present embodiment and the conventional method. In this embodiment, the space B1 of the gate wiring pattern can be reduced to the lithography resolution limit dimension,
High impact on chip size reduction. C is called an end cap of the transistor, and it is necessary to secure a certain area (area) at this point in order to prevent the gate end from climbing over the AA due to line shortening and misalignment. That is, in the conventional method, it is necessary to pattern in the area indicated by the dotted line before slimming in consideration of slimming on the element isolation region, and this area is larger than the area to be patterned in the present embodiment. Therefore, according to the conventional method, the space above the element isolation region in the lithography stage (Ga in FIG.
It is necessary to set p) large to some extent in order to avoid short circuit at the time of forming the resist, which is disadvantageous for chip reduction. This means that the distance E between the gate wiring pattern and AA is
(The rule of E is determined by the margin for GC-AA alignment). The rule of the distance D between the gate and AA has the same value in both the conventional method and the present embodiment. In the minimum island region F of the gate, a fine pattern can be formed by the conventional method. However, even if the island pattern is reduced, if the space cannot be reduced, there is no impact on the chip size reduction.

【００５４】以上のように、Ａ０，Ｂ０Ａ，Ｂ０Ｂ，
Ｄ，Ｆのルールについては、従来の方法、本実施形態と
も差が無く、Ａ１、Ｂ１、Ｃ，Ｅについては、本実施形
態の方が従来法よりもチップ面積縮小に対して有利であ
り、総合的に本実施形態がチップ面積縮小に対して優れ
ていることが明らかである。As described above, A0, B0A, B0B,
The rules of D and F are not different from those of the conventional method and the present embodiment. For A1, B1, C and E, the present embodiment is more advantageous in reducing the chip area than the conventional method. It is clear that the present embodiment is excellent overall in reducing the chip area.

【００５５】また、本実施の形態によれば、素子領域上
のパターンに対しては、スリミングを施し、素子分離領
域上のパターンに対しては、スリミングを施さないの
で、前記第２の露光工程で転写される前記第２のレジス
トパターン７は、前記素子領域１ａの反転パターンとな
る。その場合、前記素子領域１ａと前記第２のレジスト
パターン７との合わせずれ余裕を見込み、前記第２の露
光工程で転写される第２のレジストパターン７の開口７
ａは、前記素子領域１ａの面積よりもやや大きく形成す
ることもできる。更にこの場合、前記第２の露光工程に
素子分離領域形成において用いたレジストとトーン（ポ
ジ型、若しくはネガ型）と反対のトーンのレジストを用
いると、前記第２の露光工程に用いるマスクは素子分離
領域形成に用いるマスクと同一のものが使用でき経済的
である。According to the present embodiment, slimming is performed on the pattern on the element region and slimming is not performed on the pattern on the element isolation region. The second resist pattern 7 transferred in step (1) is an inverted pattern of the element region 1a. In that case, an opening 7 of the second resist pattern 7 to be transferred in the second exposure step is expected in view of a margin for misalignment between the element region 1a and the second resist pattern 7.
a can be formed slightly larger than the area of the element region 1a. Further, in this case, if the resist used in the formation of the element isolation region and the resist having a tone opposite to the tone (positive or negative type) are used in the second exposure step, the mask used in the second exposure step becomes an element. The same mask as that used for forming the isolation region can be used, which is economical.

【００５６】また、本実施形態においては、メモリセル
部は、スリミングが施されないように、第２のレジスト
パターンによりマスクしているので、第１の露光工程に
よるリソグラフィーの解像限界寸法を維持する。そのた
め、比較的大規模なメモリセルが搭載されるシステムＬ
ＳＩにおいても、従来のように、チップ面積を増加させ
ることはない。In the present embodiment, the memory cell portion is masked by the second resist pattern so as not to be subjected to slimming, so that the lithographic resolution limit dimension in the first exposure step is maintained. . Therefore, a system L on which a relatively large memory cell is mounted
Also in the SI, the chip area is not increased unlike the related art.

【００５７】また、本実施形態の半導体装置によれば、
ゲート長がスリミングによりリソグラフィーの解像限界
以下の寸法にできるため、トランジスタの動作速度等の
高性能化が図れる。According to the semiconductor device of this embodiment,
Since the gate length can be reduced to a dimension equal to or less than the resolution limit of lithography by slimming, high performance such as operation speed of a transistor can be achieved.

【００５８】実施の形態２ 次に、本発明の第２の実施の形態に係る半導体装置の製
造方法について図１１から図１５を用いて説明する。本
実施の形態も、第１の実施の形態と同様に、本発明をロ
ジックとメモリを混載したシステムＬＳＩに適用して例
であるが、本実施の形態では、ゲート電極加工後にハー
ドマスクを剥離せずにそのまま残存させ、該ハードマス
クをソース・ドレイン拡散層とのセルフアラインコンタ
クトに利用するようにものである。Second Embodiment Next, a method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. This embodiment is also an example in which the present invention is applied to a system LSI in which a logic and a memory are mixed, as in the first embodiment. However, in this embodiment, a hard mask is peeled off after processing a gate electrode. The hard mask is left as it is, and the hard mask is used for self-aligned contact with the source / drain diffusion layers.

【００５９】図１１は、レジストスリミング法によるゲ
ート電極加工工程を示す工程平面図および該平面図のＸ
−Ｘ’線に沿う工程断面図、図１２から図１５は、セル
フアラインコンタクト形成までの各製造工程の工程断面
図である。即ち、本実施の形態では、まず、上記第１の
実施の形態と同様に、ゲートレジストパターン形成工
程、ハードマスク加工工程、レジスト剥離工程、反転リ
ソグラフィー工程、ハードマスクスリミング工程、ゲー
ト電極加工工程およびレジスト剥離工程を、順次、経
て、図１１に示すような、シリコン基板１の素子領域１
ａ上に、スリミングによってリソグラフィー解像限界寸
法以下に形成された微細なゲート電極パターン部（ライ
ンパターン）８ａを有し、かつ素子分離領域１ｂ上に、
スリミングが施されなかった微細配線パターン部（スペ
ースパターン部）８ｂを有するゲートパターン８を得る
（ゲート電極加工工程）。FIG. 11 is a process plan view showing a gate electrode processing step by the resist slimming method, and FIG.
FIG. 12 to FIG. 15 are process cross-sectional views of each manufacturing process up to the formation of the self-aligned contact. That is, in the present embodiment, first, similarly to the first embodiment, a gate resist pattern forming step, a hard mask processing step, a resist peeling step, an inversion lithography step, a hard mask slimming step, a gate electrode processing step, and Through the resist stripping process, the device region 1 of the silicon substrate 1 as shown in FIG.
a, a fine gate electrode pattern portion (line pattern) 8a formed to be equal to or less than the lithography resolution limit by slimming, and on the element isolation region 1b,
A gate pattern 8 having a fine wiring pattern portion (space pattern portion) 8b that has not been subjected to slimming is obtained (gate electrode processing step).

【００６０】次いで、図１２に示すように、前記シリコ
ン基板１上に最終的にゲート側壁膜となる、例えばＳｉ
3Ｎ4膜をＣＶＤ法等により膜厚２５〜１００ｎｍに堆積
した後、ＲＩＥ法等によりエッチングして前記ハードマ
スクパターン６ａおよび前記ゲート電極パターン８ａ側
壁にゲート側壁膜２０を形成する（側壁絶縁膜形成工
程）。この工程では、エッチングガスとしては、Ｃ
ｌ2，ＨＢｒ等のハロゲン系のガスを用いる。Next, as shown in FIG. 12, on the silicon substrate 1, for example, Si
After depositing a 3 N 4 film to a thickness of 25 to 100 nm by a CVD method or the like, a gate sidewall film 20 is formed on the side walls of the hard mask pattern 6 a and the gate electrode pattern 8 a by etching by a RIE method or the like (sidewall insulating film). Forming step). In this step, the etching gas is C
A halogen-based gas such as l 2 or HBr is used.

【００６１】次いで、図１３に示すように、前記ゲート
電極パターン８ａを含む前記シリコン基板１上にＣＶＤ
法等により酸化膜等の層間絶縁膜２１を膜厚０，５μｍ
〜２．０μｍに堆積（層間絶縁膜形成工程）後、前記層
間絶縁膜２１上面をＣＭＰ（Chemical Mechanical Po
lishing）法により平坦化する(層間絶縁膜平坦化工
程)。続いて、前記層間絶縁膜２１上にコンタクト形成
用のレジストパターン２２を形成する（コンタクトレジ
スト形成工程）。Next, as shown in FIG. 13, CVD is performed on the silicon substrate 1 including the gate electrode pattern 8a.
The thickness of the interlayer insulating film 21 such as an oxide film is 0.5 μm
After depositing to a thickness of 2.0 μm (interlayer insulating film forming step), the upper surface of the interlayer insulating film 21 is
(interlayer insulating film flattening step). Subsequently, a resist pattern 22 for forming a contact is formed on the interlayer insulating film 21 (contact resist forming step).

【００６２】次いで、図１４に示すように、前記レジス
トパターン２２をマスクにＲＩＥ法等で前記層間絶縁膜
２１をエッチング除去して前記シリコン基板１表面のソ
ース・ドレイン拡散層２３に達するコンタクト孔２４を
形成する（層間絶縁膜エッチング工程）。この工程で
は、エッチングガスとしては、ＣｘＦｘ等のフロロカー
ボン系のガスを用い、層間絶縁膜２１とゲート側壁膜２
０とのエッチング選択比によってコンタクト孔２４を形
成する。Next, as shown in FIG. 14, by using the resist pattern 22 as a mask, the interlayer insulating film 21 is etched away by RIE or the like to form a contact hole 24 reaching the source / drain diffusion layer 23 on the surface of the silicon substrate 1. Is formed (interlayer insulating film etching step). In this step, a fluorocarbon gas such as CxFx is used as an etching gas, and the interlayer insulating film 21 and the gate sidewall film 2 are used.
The contact hole 24 is formed with an etching selectivity of 0.

【００６３】次いで、図１５に示すように、前記レジス
トパターンを酸素アッシング法等により剥離（レジスト
剥離工程）した後、ポリシリコン等の電極材料をＣＶＤ
法等により前記コンタクト孔２４を埋め込むように堆積
させ、例えば不要な部分の電極材料を除去して前記コン
タクト孔２４内に埋め込みコンタクト２５を形成する
（コンタクト形成工程）。Next, as shown in FIG. 15, after the resist pattern is stripped by oxygen ashing or the like (resist stripping step), an electrode material such as polysilicon is deposited by CVD.
The contact hole 24 is deposited to fill the contact hole 24 by a method or the like. For example, an unnecessary portion of the electrode material is removed to form a buried contact 25 in the contact hole 24 (contact forming step).

【００６４】この実施形態によれば、上記第１の実施の
形態と同様なスリミングによる微細ラインパターンと、
スリミングを行なわないことによる微細スペースパター
ンを形成することが可能である。また、ゲート電極パタ
ーンがリソグラフィーの解像限界以下の寸法に形成され
ているので、トランジスタの動作速度等の性能向上が図
れる。しかも、トランジスタの性能向上とチップのシュ
リンクを同時に実現することができる効果の他に、次の
ような効果が得られる。According to this embodiment, a fine line pattern by slimming similar to that of the first embodiment,
It is possible to form a fine space pattern by not performing slimming. In addition, since the gate electrode pattern is formed to have a size smaller than the resolution limit of lithography, it is possible to improve the performance such as the operation speed of the transistor. Moreover, in addition to the effect of simultaneously improving the performance of the transistor and shrinking the chip, the following effect can be obtained.

【００６５】即ち、前記ハードマスクパターン６aを前
記ゲート電極パターン８ａ上に残しておき、前記層間絶
縁膜（ＳｉＯ2）２１と前記ハードマスクパタン６ａと
のエッチング選択比によって、コンタクト孔２４の形成
を行うことにより、前記ゲート電極パターン部８ａを保
護して、かつ前記コンタクト孔２４を自己整合的に形成
できるので、製造工程を簡略化できる。That is, the hard mask pattern 6a is left on the gate electrode pattern 8a, and the contact hole 24 is formed by the etching selectivity between the interlayer insulating film (SiO 2 ) 21 and the hard mask pattern 6a. By doing so, the gate electrode pattern portion 8a can be protected and the contact hole 24 can be formed in a self-aligned manner, so that the manufacturing process can be simplified.

【００６６】実施の形態３ 次に、本発明の第３の実施の形態に係る半導体装置の製
造方法について図１６から図２１を用いて説明する。本
実施の形態も、第１の実施の形態と同様に、本発明をロ
ジックとメモリを混載したシステムＬＳＩに適用した例
であるが、本実施の形態では、ハードマスクに代えて多
層レジストプロセスを用いたことを特徴としている。Third Embodiment Next, a method of manufacturing a semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS. This embodiment is also an example in which the present invention is applied to a system LSI in which a logic and a memory are mixed, as in the first embodiment. However, in this embodiment, a multilayer resist process is performed instead of a hard mask. It is characterized by being used.

【００６７】図１６から図２１は、その製造工程を示す
工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿
う工程断面図である。即ち、本実施の形態では、まず、
図１６に示すように、素子領域３１ａおよび素子分離領
域３１ｂを有するシリコン基板３１の表面にゲート絶縁
膜３２、被加工膜、例えばゲート電極材料膜としてのポ
リシリコン膜３３を、順次、堆積した後、前記ポリシリ
コン膜３３上に多層レジスト膜３４を形成する。16 to 21 are a process plan view showing the manufacturing process and a process cross-sectional view along the line XX 'and YY' in the plan view. That is, in the present embodiment, first,
As shown in FIG. 16, after a gate insulating film 32 and a film to be processed, for example, a polysilicon film 33 as a gate electrode material film are sequentially deposited on a surface of a silicon substrate 31 having an element region 31a and an element isolation region 31b. Then, a multilayer resist film 34 is formed on the polysilicon film 33.

【００６８】そして、前記多層レジスト膜３４は、前記
ポリシリコン膜３３上に形成されるカーボン、若しくは
ノボラック系レジスト等の有機膜からなる下層膜３４1
と、前記下層膜３４1上に形成されるＳＯＧ（Spin on
Glass）、ＳｉＯ2等の中間膜３４2と、前記中間膜３
４2上に形成されるフォトレジスト膜３４3とから構成さ
れ、前記下層膜３４1および前記中間膜３４2は、光学的
反射防止膜としての機能を有する。また、前記下層膜３
４1、又は前記中間膜３４2は、被加工膜のエッチング加
工のためのマスク材として機能する。また、前記下層膜
３４1、前記中間膜３４2および前記フォトレジスト膜３
４3は、例えば回転塗布後、乾燥させることにより形成さ
れ、前記下層膜３４1は、膜厚０．５μｍ程度に形成さ
れ、前記中間膜３４2は、膜厚１０ｎｍ程度に形成さ
れ、前記フォトレジスト膜３４3は、膜厚０．２μｍ程
度に形成される。The multilayer resist film 34 is a lower film 34 1 made of an organic film such as carbon or a novolak resist formed on the polysilicon film 33.
If, SOG is formed on the lower film 34 1 (Spin on
Glass), an intermediate film 34 2 of SiO 2 or the like, the intermediate layer 3
It consists of four 2 on the photoresist film 34 3 which is formed on the lower film 34 1 and the intermediate layer 34 2 has a function as an optical antireflection film. The lower film 3
4 1, or the intermediate layer 34 2 functions as a mask material for etching of the processed film. Further, the lower film 34 1 , the intermediate film 34 2 and the photoresist film 3
4 3, for example, after spin coating, is formed by drying, the lower film 34 1 is formed in a thickness of about 0.5 [mu] m, the intermediate layer 34 2 is formed in a thickness of about 10 nm, the photo resist film 34 3 is formed in a thickness of about 0.2 [mu] m.

【００６９】次いで、第１のリソグラフィー（露光）工
程により、前記フォトレジスト膜３４3をパターニング
して前記素子領域３１ａおよび前記素子分離領域３１ｂ
上に、ゲートレジストパターン３５をリソグラフィーの
解像限界寸法に形成する（ゲートレジストパターン形成
工程）。ここで、前記素子領域３１ａ上のゲートレジス
トパターン部をゲート電極パターン部３５ａ、前記素子
分離領域３１ｂ上のゲートレジストパターン部を配線パ
ターン部３５ｂと称する。[0069] Then, first lithography (exposure) by the process, the photoresist film 34 3 is patterned the element region 31a and the element isolation region 31b
On top, a gate resist pattern 35 is formed to a lithographic resolution limit dimension (gate resist pattern forming step). Here, the gate resist pattern portion on the device region 31a is referred to as a gate electrode pattern portion 35a, and the gate resist pattern portion on the device isolation region 31b is referred to as a wiring pattern portion 35b.

【００７０】次いで、図１７に示すように、前記ゲート
レジストパターン３５をマスクに前記反射防止膜、即ち
前記中間膜３４2および前記下層膜３４1を、順次、ＣＤ
Ｅ法等のドライエッチングによりパターニングして、中
間膜パターン３６および下層膜パターン３７を形成する
（反射防止膜加工工程）。この工程では、前記中間膜３
４2のエッチングガスとしては、ＣＨＦ3／Ｏ2等のフロ
ロカーボン系のガスを用い、前記下層膜３４1のエッチ
ングガスとしては、例えばノボラック系レジストの場合
には、Ｎ2／Ｏ2の混合ガスを用いる。また、前記中間膜
パターン３６および前記ゲート下層膜パターン３７は、
いずれも、ゲート電極パターン部３６ａ、３７ａおよび
配線パターン部３６ｂ、３７ｂを有する。なお、前記下
層膜パターン３７のパターニングの際に、前記フォトレ
ジスト膜パターン３５および前記中間膜パターン３６
は、膜減りして最終的には消滅してなくなる。従って、
前記下層膜パターン３７が、後述するポリシリコン膜の
エッチング加工の際のマスクパターンとして機能するこ
とになる。[0070] Then, as shown in FIG. 17, the antireflection film using the gate resist pattern 35 as a mask, i.e. the intermediate layer 34 2 and the lower film 34 1, sequentially, CD
The intermediate film pattern 36 and the lower film pattern 37 are formed by patterning by dry etching such as the E method (anti-reflection film processing step). In this step, the intermediate film 3
4 The second etching gas, a fluorocarbon gas such as CHF 3 / O 2, as an etching gas of the lower film 34 1, for example, in the case of novolac resist, a mixed gas of N 2 / O 2 Is used. Further, the intermediate film pattern 36 and the gate underlayer film pattern 37
Each has gate electrode pattern portions 36a and 37a and wiring pattern portions 36b and 37b. When patterning the lower film pattern 37, the photoresist film pattern 35 and the intermediate film pattern 36 are used.
Is reduced and eventually disappears. Therefore,
The lower layer film pattern 37 functions as a mask pattern at the time of etching the polysilicon film described later.

【００７１】次いで、図１８に示すように、上記第１の
実施の形態と同様に、前記下層膜パターン３７を含む前
記シリコン基板３１上に、フォトレジストを回転塗布
し、かつ乾燥させた後、第２のリソグラフィー(露光)工
程により、前記下層膜パターン３７の前記ゲート電極パ
ターン部３７ａを開口３８ａ内に露出し、かつ前記配線
パターン部３７ｂを被覆するような所定パターンを有す
る耐エッチング材としての第２のレジストパターン３８
を形成する（スリミングパターン露呈工程）。Next, as shown in FIG. 18, similar to the first embodiment, a photoresist is spin-coated on the silicon substrate 31 including the lower-layer film pattern 37 and dried. By the second lithography (exposure) step, the gate electrode pattern portion 37a of the lower layer film pattern 37 is exposed in the opening 38a, and has a predetermined pattern such as to cover the wiring pattern portion 37b. Second resist pattern 38
Is formed (slimming pattern exposure step).

【００７２】この工程では、前記第２のレジストパター
ン３８は、後述の前記下層膜パターン３７のエッチング
によるスリミング工程において、耐エッチング性を有す
る選択比のものを用いる。また、前記開口３８ａは、素
子領域との合せずれ余裕を見込んで、素子領域面積より
やや大きく、例えば数１０ｎｍ程度大きく形成すること
が望ましい。また、フォトレジストとしては、前記素子
分離領域の形成において用いるフォトレジストと反対の
トーンをもつレジスト、例えば素子分離領域の形成にお
いてポジ型レジストを使用した場合には、ネガ型レジス
トを、逆にネガ型レジストの場合には、ポジ型レジスト
を使用すると素子分離領域の形成工程で用いた素子分離
領域形成の露光マスクが利用でき経済的であるため、好
ましい。In this step, a second resist pattern 38 having a selectivity having an etching resistance in a slimming step by etching of the lower film pattern 37 described later is used. The opening 38a is preferably formed slightly larger than the area of the element region, for example, about several tens of nm in consideration of a margin for misalignment with the element region. As the photoresist, a resist having a tone opposite to that of the photoresist used in the formation of the element isolation region, for example, when a positive resist is used in the formation of the element isolation region, a negative resist is used. In the case of a type resist, it is preferable to use a positive type resist because the exposure mask for forming the element isolation region used in the step of forming the element isolation region can be used and is economical.

【００７３】また、この第２のリソグラフィー工程は、
段差パターン（ハードマスクパターン）上でのレジスト
形成となるので、平坦化材料（平坦化膜）を用いた多層
レジストプロセスを用いてもよい。The second lithography step
Since the resist is formed on the step pattern (hard mask pattern), a multilayer resist process using a flattening material (flattening film) may be used.

【００７４】次いで、図１９に示すように、前記第２の
レジストパターン３８をマスクにして、前記第２のレジ
ストパターン３８の開口３８ａ内に露呈された前記下層
膜パターン３７のゲート電極パターン部３７ａに対して
ＣＤＥ法等による等方的エッチングを施し、図中の破線
で示すように、前記開口３８ａ内の前記ゲート電極パタ
ーン部３７ａのみを選択的にスリミング化させてリソグ
ラフィーの解像限界以下のパターン寸法に形成する（下
層膜スリミング加工工程）。この工程において、前記下
層膜パターン部３７ａのエッチングガスとしては、例え
ば、Ｎ2／Ｏ2の混合ガスを用いる。Then, as shown in FIG. 19, using the second resist pattern 38 as a mask, the gate electrode pattern portion 37a of the lower layer film pattern 37 exposed in the opening 38a of the second resist pattern 38 Is subjected to isotropic etching by CDE or the like to selectively slim only the gate electrode pattern portion 37a in the opening 38a as shown by the broken line in FIG. It is formed in a pattern size (a lower layer film slimming process). In this step, for example, a mixed gas of N 2 / O 2 is used as an etching gas for the lower film pattern portion 37a.

【００７５】次いで、図２０に示すように、前記下層膜
パターン３７をマスクにＲＩＥ法等のドライエッチング
により前記ポリシリコン膜３３をエッチング加工して、
ゲート電極パターン部３９ａと配線パターン部３９ｂを
もつゲートパターン３９を得る（ゲート電極加工工
程）。続いて、前記ゲート絶縁膜３２をエッチングす
る。この工程において、前記ポリシリコン膜３３のエッ
チングガスとしては、Ｃｌ2、ＨＢｒ等のハロゲン系ガス
を用いる。Next, as shown in FIG. 20, the polysilicon film 33 is etched by dry etching such as RIE using the lower layer film pattern 37 as a mask.
A gate pattern 39 having a gate electrode pattern portion 39a and a wiring pattern portion 39b is obtained (gate electrode processing step). Subsequently, the gate insulating film 32 is etched. In this step, a halogen-based gas such as Cl 2 or HBr is used as an etching gas for the polysilicon film 33.

【００７６】次に、図２１に示すように、前記下層膜パ
ターン３７をＯ2アッシング法等により剥離する（下層
膜剥離工程）。Next, as shown in FIG. 21, the lower layer film pattern 37 is peeled off by an O 2 ashing method or the like (lower layer film peeling step).

【００７７】これにより、微細ライン寸法が要求される
個所（ロジック部のトランジスタのゲート電極パターン
部）、例えばゲート電極パターン部３９ａは、スリミン
グにより、リソグラフィー解像限界寸法以下の微細なパ
ターンに形成され、微細スペースが要求される個所（素
子分離上のゲートパターン間スペースやメモリセル
部）、例えば配線パターン部３９ｂは、スリミングされ
ず、リソグラフィーの解像限界寸法をもつ微細スペース
に、各々、形成される。As a result, a portion where a fine line size is required (a gate electrode pattern portion of a transistor in a logic portion), for example, a gate electrode pattern portion 39a is formed into a fine pattern smaller than a lithographic resolution limit size by slimming. Where a fine space is required (a space between gate patterns on element isolation and a memory cell portion), for example, a wiring pattern portion 39b is formed in a fine space having a lithographic resolution limit dimension without slimming. You.

【００７８】上記の工程後、図示しないが、前記ゲート
電極パターン部３９ａをマスクに前記シリコン基板３１
の表面に不純物注入して、トランジスタのソース・ドレ
イン拡散層（図２１中の破線）を形成した後、周知の層
間絶縁膜形成工程、配線工程等を行うことにより、ＭＯ
Ｓトランジスタが完成される。After the above steps, although not shown, the silicon substrate 31 is formed using the gate electrode pattern portion 39a as a mask.
Impurity is implanted into the surface of the substrate to form a source / drain diffusion layer (broken line in FIG. 21) of the transistor, and then a well-known interlayer insulating film forming step, a wiring step, etc.
The S transistor is completed.

【００７９】この実施の形態によれば、上記実施の形態
による効果の他に、第１のレジストパターン３５となる
フォトレジスト膜３４3は、膜厚１０ｎｍ程度の薄い中
間膜３４2をパターニングするに必要な膜厚でよく、例
えば従来の場合、０．４μｍおよび第１の実施の形態の
場合、０．３μｍに比べて薄くできるため、解像度の向
上により、パターンの加工精度が向上する。また、この
ためトランジスタの性能をより向上できる。[0079] According to this embodiment, in addition to the effect by the above-described embodiment, the photoresist film 34 3 serving as a first resist pattern 35 is to pattern the thin intermediate film 34 2 having a thickness of about 10nm A required film thickness may be used, for example, 0.4 μm in the conventional case and 0.3 μm in the first embodiment, so that the processing accuracy of the pattern is improved by improving the resolution. Therefore, the performance of the transistor can be further improved.

【００８０】実施の形態４ 次に、本発明の第４の実施の形態に係る半導体装置の製
造方法について図２２から図２７を用いて説明する。図
において、前記第３の実施の形態と同一の機能および構
成を有する構成要素部分には、同一符号を付して詳しい
説明を省略する。Fourth Embodiment Next, a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIGS. In the figure, components having the same functions and configurations as those of the third embodiment are denoted by the same reference numerals, and detailed description is omitted.

【００８１】本実施の形態と上記第３の実施の形態とが
異なる点は、スリミング工程で、上記第３の実施の形態
では、下層膜パターンに対してスリミングを行ったが、
本実施の形態では、中間膜パターンに対してスリミング
を行う点で異なるものである。The difference between this embodiment and the third embodiment is that the slimming process is performed. In the third embodiment, the slimming is performed on the lower layer film pattern.
The present embodiment is different in that slimming is performed on the intermediate film pattern.

【００８２】即ち、まず、図２２に示すように、素子領
域３１ａおよび素子分離領域３１ｂを有するシリコン基
板３１の表面にゲート絶縁膜３２、ポリシリコン膜３３
を堆積し、続いて、多層レジスト膜３４としての下層膜
３４1、中間膜３４2およびフォトレジスト膜３４3を順
次、堆積した後、第１のリソグラフィー（露光）工程に
より、前記フォトレジスト膜３４3をパターニングして
前記素子領域３１ａ上にゲート電極パターン部３５ａ
を、前記素子分離領域３１ｂ上に配線パターン部３５ｂ
を有するゲートレジストパターン３５をリソグラフィー
の解像限界寸法に形成する（ゲートレジストパターン形
成工程）。First, as shown in FIG. 22, a gate insulating film 32 and a polysilicon film 33 are formed on the surface of a silicon substrate 31 having an element region 31a and an element isolation region 31b.
Deposited, followed by the lower film 34 1 of a multilayer resist film 34, the intermediate film 34 2 and the photoresist film 34 3 successively, after depositing, by the first lithography (exposure) process, the photoresist film 34 3 is patterned to form a gate electrode pattern portion 35a on the element region 31a.
On the element isolation region 31b.
Is formed to the critical dimension of lithography (gate resist pattern forming step).

【００８３】次いで、図２３に示すように、前記ゲート
レジストパターン３５をマスクに前記中間膜３４2をＲ
ＩＥ法等によりドライエッチングして、前記素子領域３
１ａ上にゲート電極パターン部３６ａを有し、かつ素子
分離領域３１ｂ上に配線パターン部３６ｂを有する中間
膜パターン３６を形成する（反射防止膜加工工程）。こ
の工程では、前記中間膜３４2のエッチングガスとして
は、ＣＨＦ3／Ｏ2の混合ガス等のフロロカーボン系のガ
スを用いる。Next, as shown in FIG. 23, using the gate resist pattern 35 as a mask,
The element region 3 is dry-etched by an IE method or the like.
An intermediate film pattern 36 having a gate electrode pattern portion 36a on 1a and a wiring pattern portion 36b on an element isolation region 31b is formed (anti-reflection film processing step). In this step, as the intermediate layer 34 second etching gas, a fluorocarbon gas such as a mixed gas of CHF 3 / O 2.

【００８４】次いで、前記中間膜パターン３６上の前記
フォトレジストパターン３５をＯ2アッシングにより剥
離（レジスト膜剥離工程）した後、図２４に示すよう
に、上記第３の実施の形態と同様に、第２のリソグラフ
ィー(露光)工程により、前記中間膜パターン３６の前記
ゲート電極パターン部３６ａを開口内に露出し、かつ前
記配線パターン部３６ｂを被覆するような所定パターン
を有する耐エッチング材としての第２のレジストパター
ン３８を形成する（スリミングパターン露呈工程）。こ
こで、前記第２のレジストパターン３８は、後述の前記
中間膜パターン３６のエッチングによるスリミング工程
において、耐エッチング性を有する選択比のものを用い
る。Next, after removing the photoresist pattern 35 on the intermediate film pattern 36 by O 2 ashing (resist film removing step), as shown in FIG. 24, similar to the third embodiment, By a second lithography (exposure) step, the gate electrode pattern portion 36a of the intermediate film pattern 36 is exposed in an opening, and a second pattern as an etching resistant material having a predetermined pattern for covering the wiring pattern portion 36b. A second resist pattern 38 is formed (slimming pattern exposure step). Here, as the second resist pattern 38, a resist having a selectivity having an etching resistance in a slimming step by etching the intermediate film pattern 36 described later is used.

【００８５】また、前記開口３８ａは、素子領域との合
せずれ余裕を見込んで、素子領域面積よりやや大きく、
例えば数１０ｎｍ程度大きく形成することが望ましい。
また、フォトレジストとしては、前記素子分離領域の形
成において用いるフォトレジストと反対のトーンをもつ
レジスト、例えば素子分離領域の形成においてポジ型レ
ジストを使用した場合には、ネガ型レジストを、逆にネ
ガ型レジストの場合には、ポジ型レジストを使用すると
素子分離領域の形成工程で用いた素子分離領域形成の露
光マスクが利用でき経済的であるため、好ましい。The opening 38a is slightly larger than the element area in consideration of a margin for misalignment with the element area.
For example, it is desirable to form the film by several tens of nm.
As the photoresist, a resist having a tone opposite to that of the photoresist used in the formation of the element isolation region, for example, when a positive resist is used in the formation of the element isolation region, a negative resist is used. In the case of a type resist, it is preferable to use a positive type resist because the exposure mask for forming the element isolation region used in the step of forming the element isolation region can be used and is economical.

【００８６】また、この第２のリソグラフィー工程は、
段差パターン（ハードマスクパターン）上でのレジスト
形成となるので、平坦化材料を用いた多層レジストプロ
セスを用いてもよい。The second lithography step
Since the resist is formed on the step pattern (hard mask pattern), a multilayer resist process using a planarizing material may be used.

【００８７】次いで、図２５に示すように、前記第２の
レジストパターン３８をマスクにして、前記第２のレジ
ストパターン３８の開口３８ａ内に露呈された前記中間
膜パターン３６ａに対してＣＤＥ法等による等方的エッ
チングを施し、図中の破線で示すように、前記開口３８
ａ内の前記中間膜パターン部３６ａのみを選択的にスリ
ミング化させてリソグラフィーの解像限界以下のパター
ン寸法に形成する（中間膜スリミング加工工程）。この
工程において、前記中間膜パターン部３６ａのエッチン
グガスとしては、例えば、ＣＨＦ3／Ｏ2の混合ガス等の
フロロカーボン系のガスを用いる。Next, as shown in FIG. 25, using the second resist pattern 38 as a mask, the intermediate film pattern 36a exposed in the opening 38a of the second resist pattern 38 is subjected to a CDE method or the like. The opening 38 is subjected to isotropic etching according to
Only the intermediate film pattern portion 36a in a is selectively slimmed to form a pattern dimension smaller than the resolution limit of lithography (intermediate film slimming process). In this step, a fluorocarbon-based gas such as a mixed gas of CHF 3 / O 2 is used as an etching gas for the intermediate film pattern portion 36a.

【００８８】次いで、図２６に示すように、前記中間膜
パターン３６をマスクに用いてＲＩＥ法等のドライエッ
チングにより前記下層膜３４1をエッチング加工し、更
に前記ポリシリコン膜３３をエッチング加工して、ゲー
ト電極パターン部３９ａと配線パターン部３９ｂをもつ
ゲートパターン３９を得る（ゲート電極加工工程）。続
いて、前記ゲート絶縁膜３２をエッチングする。前記中
間膜のエッチングガスとしては、Ｎ2／Ｏ2の混合ガスを
用い、前記ポリシリコン膜３３のエッチングガスとして
は、Ｃｌ2、ＨＢｒ等のハロゲン系ガスを用いる。前記中
間膜パターン３６は、前記ポリシリコン膜３３のエッチ
ングの際、膜減りして最終的に消滅してなくなる。[0088] Then, as shown in FIG. 26, the intermediate film pattern 36 used as a mask the dry etching such as RIE lower film 34 1 is etched, further the polysilicon film 33 by etching Then, a gate pattern 39 having a gate electrode pattern portion 39a and a wiring pattern portion 39b is obtained (gate electrode processing step). Subsequently, the gate insulating film 32 is etched. As an etching gas for the intermediate film, a mixed gas of N 2 / O 2 is used, and as an etching gas for the polysilicon film 33, a halogen-based gas such as Cl 2 or HBr is used. When the polysilicon film 33 is etched, the intermediate film pattern 36 is reduced and finally disappears.

【００８９】次に、図２７に示すように、前記下層膜パ
ターン３７をＯ2アッシング法等により剥離する（下層
膜剥離工程）。これにより、微細ライン寸法が要求され
る個所（ロジック部のトランジスタのゲート電極パター
ン部）、例えばゲート電極パターン部３９ａは、スリミ
ングにより、リソグラフィー解像限界寸法以下の微細な
パターンに形成され、微細スペースが要求される個所
（素子分離上のゲートパターン間スペースやメモリセル
部）、例えば配線パターン部３９ｂは、スリミングされ
ず、リソグラフィーの解像限界寸法の微細スペースに、
各々、形成される。Next, as shown in FIG. 27, the lower film pattern 37 is peeled off by an O 2 ashing method or the like (lower film peeling step). As a result, a portion where a fine line size is required (a gate electrode pattern portion of a transistor in a logic portion), for example, a gate electrode pattern portion 39a is formed by slimming into a fine pattern smaller than a lithographic resolution limit size, and a fine space (A space between the gate patterns on the element isolation and the memory cell portion), for example, the wiring pattern portion 39b is not slimmed, and is placed in a fine space of a lithographic resolution limit dimension.
Each is formed.

【００９０】上記の工程後、図示しないが、前記ゲート
電極パターン部３９ａをマスクに前記シリコン基板３１
の表面に不純物注入して、トランジスタのソース・ドレ
イン拡散層（図２７中の破線）を形成した後、周知の層
間絶縁膜形成工程、配線工程等を行うことにより、ＭＯ
Ｓトランジスタが完成される。After the above steps, although not shown, the silicon substrate 31 is formed using the gate electrode pattern portion 39a as a mask.
By implanting impurities into the surface of the substrate to form a source / drain diffusion layer (broken line in FIG. 27) of the transistor, a well-known interlayer insulating film forming step, a wiring step, and the like are performed.
The S transistor is completed.

【００９１】この実施形態によれば、上記第３の実施の
形態と同様に、第１のレジストが薄くでき、解像度が向
上するため、パターンの加工精度が向上し、トランジス
タの性能をより向上できる。According to this embodiment, as in the third embodiment, the thickness of the first resist can be reduced and the resolution can be improved, so that the processing accuracy of the pattern can be improved and the performance of the transistor can be further improved. .

【００９２】実施の形態５ 本発明の実施の形態５に係る半導体装置の製造方法を、
図２８〜図３６を用いて以下に説明する。図２８〜図３
６は、半導体装置のゲート層パターン形成のフロー断面
図および平面図を示す。Fifth Embodiment A method of manufacturing a semiconductor device according to a fifth embodiment of the present invention will now be described.
This will be described below with reference to FIGS. 28 to 3
FIG. 6 shows a flow sectional view and a plan view of forming a gate layer pattern of a semiconductor device.

【００９３】本実施の形態５では、レベンソン型位相シ
フトマスクを使用した第1の露光によりLogic Gate部の
ゲートパターンを形成し、トリムマスクを使用した第2
の露光によりDRAM Cell部および配線部となる素子分離
部のパターンを形成するものである。ゲートパターンお
よび配線パターンを形成する工程では、レジストとゲー
ト電極材との間にハードマスク材料膜となる絶縁膜を形
成する。そして、Logic Gate部のレジストパターンに対
してスリミングを行うものである。In the fifth embodiment, the gate pattern of the logic gate is formed by the first exposure using the Levenson type phase shift mask, and the second pattern using the trim mask is formed.
Is used to form a pattern of a DRAM cell part and an element isolation part which becomes a wiring part. In the step of forming the gate pattern and the wiring pattern, an insulating film serving as a hard mask material film is formed between the resist and the gate electrode material. Then, slimming is performed on the resist pattern of the Logic Gate unit.

【００９４】先ず、図２８に示すように、熱酸化法等に
よりシリコン基板（処理基板）４０上に素子分離部を形
成する。これにより、Logic Gate部（第１の領域、例え
ばトランジスタのゲート領域）、DRAM Cell部（第２の
領域、例えばメモリセル部）およびSiO2からなる素子分
離部（第２の領域）が形成される。First, as shown in FIG. 28, an element isolation portion is formed on a silicon substrate (processing substrate) 40 by a thermal oxidation method or the like. As a result, a Logic Gate portion (first region, for example, a gate region of a transistor), a DRAM Cell portion (second region, for example, a memory cell portion), and an element isolation portion (second region) made of SiO 2 are formed. You.

【００９５】次に、低圧ＣＶＤ法等により、被加工材料
膜であるゲート電極材料膜４１として、膜厚１５０〜２
００ｎｍのポリシリコン膜を形成する。Next, the gate electrode material film 41, which is a material film to be processed, is formed to a thickness of 150 to 2
A 00 nm polysilicon film is formed.

【００９６】次に、ポリシリコン膜からなるゲート電極
材膜４１上に、スパッタ法等によりハードマスク材料膜
（第１の材料）４２としての膜厚５０〜１００ｎｍのＳ
ｉＯＮ膜を形成する。このハードマスク材料膜４２とし
ては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの
光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜
等を単独、若しくは組合せて用いてもよい。Next, a 50-100 nm thick S as a hard mask material film (first material) 42 is formed on the gate electrode material film 41 made of a polysilicon film by sputtering or the like.
An iON film is formed. As the hard mask material film 42, in addition to SiON, SiO 2 , Si 3 N 4 , Al 2 O 3 , SiC, a carbon film, etc., which is an optical anti-reflection film from a base, are used alone or in combination. Is also good.

【００９７】次に、ハードマスク材料膜４２上にフォト
レジスト（レジスト）を回転塗布し、かつ乾燥させる。Next, a photoresist (resist) is spin-coated on the hard mask material film 42 and dried.

【００９８】次に、レベンソン型位相シフトマスクを使
用して、第１のリソグラフィー工程（第１の露光）によ
りLogic Gate部にレジストパターン（第１のレジストパ
ターン）を形成する。これは、リソグラフィーの解像限
界寸法で形成する（ゲートレジストパターン形成工
程）。このとき、レジスト塗布前に塗布型反射防止膜を
塗布しても良い。Next, using a Levenson-type phase shift mask, a resist pattern (first resist pattern) is formed in the Logic Gate portion by a first lithography step (first exposure). This is formed at a resolution limit dimension of lithography (gate resist pattern forming step). At this time, a coating type antireflection film may be applied before applying the resist.

【００９９】次に、図２９に示すように、Logic Gate部
のレジストパターンに対してドライエッチング等でスリ
ミングを行い、より微細なレジストパターン（第２のレ
ジストパターン）を形成する。このレジストパターンの
フォトレジストとしては、DRAM Cell部および素子分離
部に形成するフォトレジストと反対のトーンをもつフォ
トレジスト、例えば、DRAM Cell部および素子分離部に
形成するフォトレジストとしてポジ型レジストを用いた
場合には、Logic Gate部にはネガ型レジストを用い、逆
に、DRAM Cell部および素子分離部に形成するフォトレ
ジストとしてネガ型レジストを使用した場合には、Logi
c Gate部にはポジ型レジストを使用する。これにより、
DRAM Cell部および素子分離部のフォトレジストの形成
工程で用いた露光マスクが利用でき経済的であるため好
ましい。Next, as shown in FIG. 29, the resist pattern in the logic gate portion is slimmed by dry etching or the like to form a finer resist pattern (second resist pattern). As the photoresist of this resist pattern, a photoresist having a tone opposite to that of the photoresist formed in the DRAM cell portion and the element isolation portion, for example, a positive type resist is used as the photoresist formed in the DRAM cell portion and the element isolation portion. In the case where a negative resist is used for the Logic Gate part and a negative resist is used as the photoresist formed in the DRAM cell part and the element isolation part, the Logi
c A positive resist is used for the gate. This allows
It is preferable because the exposure mask used in the process of forming the photoresist in the DRAM cell portion and the element isolation portion can be used and is economical.

【０１００】次に、図３０に示すように、レジストパタ
ーンをマスク材として、ＲＩＥ(Reactive Ion Etching)
法等によりLogic Gate部のハードマスク材料膜４２をド
ライエッチング加工し、ハードマスクパターン（第１の
パターン）を形成する（ハードマスク材料膜の加工工
程）。エッチングガスとしては、ＣＨＦ3等のフロロカ
ーボン系のガスを用いる。Next, as shown in FIG. 30, RIE (Reactive Ion Etching) is performed using the resist pattern as a mask material.
The hard mask material film 42 of the Logic Gate portion is dry-etched by a method or the like to form a hard mask pattern (first pattern) (a process of processing the hard mask material film). As an etching gas, a fluorocarbon-based gas such as CHF 3 is used.

【０１０１】その後、図３１に示すように、Ｏ2アッシ
ング法等によりフォトレジスト４３の剥離を行う。これ
により、ハードマスクパターン（第１のパターン）が露
出する。（レジスト剥離工程）。フォトレジスト４３の
剥離工程では、過酸化水素水と硫酸の混合液を単独、若
しくは組合せた剥離液を用いた湿式エッチング法を用い
てもよい。Thereafter, as shown in FIG. 31, the photoresist 43 is peeled off by an O 2 ashing method or the like. Thereby, the hard mask pattern (first pattern) is exposed. (Resist stripping step). In the step of removing the photoresist 43, a wet etching method using a mixed solution of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１０２】次に、図３２に示すように、トリムマスク
を使用して、Logic Gate部のハードマスクパターンをフ
ォトレジスト（レジスト）４４で覆い、かつ、第２のリ
ソグラフィー工程（第２の露光）によりDRAM Cell部お
よび素子分離部にフォトレジストのパターン（第３のレ
ジストパターン）４４を形成する。Next, as shown in FIG. 32, using a trim mask, the hard mask pattern of the Logic Gate portion is covered with a photoresist (resist) 44, and a second lithography step (second exposure) Thus, a photoresist pattern (third resist pattern) 44 is formed in the DRAM cell portion and the element isolation portion.

【０１０３】次に、図３３に示すように、Logic Gate部
のレジスト４４をマスク材として、DRAM Cell部および
素子分離部のハードマスク材料膜４２をドライエッチン
グ加工し、ハードマスクパターンを形成する（ハードマ
スク材料膜の加工工程）。エッチングガスとしては、Ｃ
ＨＦ3等のフロロカーボン系のガスを用いる。Next, as shown in FIG. 33, the hard mask material film 42 of the DRAM cell portion and the element isolation portion is dry-etched using the resist 44 of the logic gate portion as a mask material to form a hard mask pattern (FIG. 33). Hard mask material film processing step). As an etching gas, C
A fluorocarbon gas such as HF 3 is used.

【０１０４】その後、図３４に示すように、アッシング
法等によりレジスト４４の剥離を行う。（レジスト剥離
工程）。レジスト４４の剥離工程では、過酸化水素水と
硫酸の混合液を単独、若しくは組合せた剥離液を用いた
湿式エッチング法を用いてもよい。Thereafter, as shown in FIG. 34, the resist 44 is peeled off by an ashing method or the like. (Resist stripping step). In the step of removing the resist 44, a wet etching method using a mixed solution of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１０５】次に、図３５に示すように、ＲＩＥ法等に
よりハードマスク材料膜４２のパターンをマスク材とし
てゲート電極材膜４１をエッチングする。これにより、
ゲート電極パターンおよび配線パターンをもつハードマ
スクパターン（第２のパターン）を形成する。エッチン
グガスとしては、ＣＨＦ3等のフロロカーボン系のガス
を用いる。Next, as shown in FIG. 35, the gate electrode material film 41 is etched by RIE or the like using the pattern of the hard mask material film as a mask material. This allows
A hard mask pattern (second pattern) having a gate electrode pattern and a wiring pattern is formed. As an etching gas, a fluorocarbon-based gas such as CHF 3 is used.

【０１０６】その後、図３６に示すように、湿式エッチ
ング法等によりハードマスクパターンであるハードマス
ク材料膜４２を剥離する（ハードマスク剥離工程）。エ
ッチング液としては、hot Ｈ3ＰＯ4を用いる。これに
より、半導体装置のゲート電極パターンおよび配線パタ
ーンが形成される。Thereafter, as shown in FIG. 36, the hard mask material film 42 which is a hard mask pattern is peeled off by a wet etching method or the like (hard mask peeling step). Hot H 3 PO 4 is used as an etchant. Thus, a gate electrode pattern and a wiring pattern of the semiconductor device are formed.

【０１０７】以上説明したように、実施の形態５に係る
半導体装置の製造方法によれば、２回のリソグラフィー
工程（第１、第２の露光）により、所望の回路パターン
を形成することができるので、従来の半導体装置の製造
方法と比較して露光工程数を低減することができ、製造
コストを削減することができる。As described above, according to the method of manufacturing a semiconductor device according to the fifth embodiment, a desired circuit pattern can be formed by two lithography steps (first and second exposures). Therefore, the number of exposure steps can be reduced as compared with the conventional semiconductor device manufacturing method, and the manufacturing cost can be reduced.

【０１０８】これに対して、従来の半導体装置の製造方
法では、すなわちハードマスク材料膜４２を介さないプ
ロセスを用いて半導体装置の回路パターンを形成しよう
とする場合、レベンソン型位相シフトマスクを使用した
Logic Gate部に関する第1の露光と、トリムマスクを使
用したLogic Gate部および素子分離部に関する第2の露
光と、さらにスリミングプロセスを経た後のDRAM Cell
部に関する第3の露光が必要となる。On the other hand, in the conventional method of manufacturing a semiconductor device, that is, when a circuit pattern of the semiconductor device is to be formed by using a process not via the hard mask material film 42, a Levenson type phase shift mask is used.
DRAM cell after first exposure for Logic Gate part, second exposure for Logic Gate part and element isolation part using trim mask, and further slimming process
A third exposure is required for the part.

【０１０９】なお、実施の形態５に係る半導体装置の製
造方法において、ハードマスク材料膜としては、SiON、
Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれ
か1つ、あるいはそれらの組み合わせを用いてもよい。In the method of manufacturing a semiconductor device according to the fifth embodiment, the hard mask material film is made of SiON,
Any one of Si 3 N 4 , SiO 2 , Al 2 O 3 , SiC, a carbon film, or a combination thereof may be used.

【０１１０】また、レベンソン型位相シフトマスクを使
用した第１の露光、およびトリムマスクを使用した第２
の露光によるレジストパターンの形成には、ハードマス
ク材料膜上に直接形成する場合、および反射防止膜上に
形成する場合、また多層レジストマスクプロセスによっ
て形成する場合のいずれでもよい。A first exposure using a Levenson type phase shift mask and a second exposure using a trim mask
The resist pattern may be formed by exposing directly to a hard mask material film, formed on an antireflection film, or formed by a multilayer resist mask process.

【０１１１】また、トリムマスクとしては、クロムマス
ク、あるいは、ハーフトーンマスクであり、ハーフトー
ンマスクを使用した方が半導体装置のDRAM Cell部にお
いて、より高解像度の回路パターンを得ることができ
る。Further, the trim mask is a chrome mask or a halftone mask, and a higher resolution circuit pattern can be obtained in the DRAM cell portion of the semiconductor device by using the halftone mask.

【０１１２】実施の形態６ 本発明の実施の形態６に係る半導体装置の製造方法を、
図３７〜図４５を用いて以下に説明する。図３７〜図４
５は、半導体装置のゲート層パターン形成のフロー断面
図および平面図を示す。Sixth Embodiment A method of manufacturing a semiconductor device according to a sixth embodiment of the present invention will now be described.
This will be described below with reference to FIGS. FIG. 37 to FIG.
FIG. 5 shows a flow sectional view and a plan view of a gate layer pattern formation of the semiconductor device.

【０１１３】本実施の形態６では、レベンソン型位相シ
フトマスクを使用した第1の露光によりLogic Gate部の
ゲートパターンを形成し、トリムマスクを使用した第2
の露光によりDRAM Cell部および配線部となる素子分離
部のパターンを形成するものである。ゲートパターンお
よび配線パターンを形成する工程では、レジストとゲー
ト電極材との間にハードマスク材料膜となる絶縁膜を形
成する。そして、Logic Gate部のハードマスク材料膜の
パターンに対してスリミングを行うものである。In the sixth embodiment, the gate pattern of the logic gate is formed by the first exposure using the Levenson type phase shift mask, and the second pattern using the trim mask is formed.
Is used to form a pattern of a DRAM cell portion and an element isolation portion serving as a wiring portion. In the step of forming the gate pattern and the wiring pattern, an insulating film serving as a hard mask material film is formed between the resist and the gate electrode material. Then, slimming is performed on the pattern of the hard mask material film in the Logic Gate section.

【０１１４】先ず、図３７に示すように、熱酸化法等に
よりシリコン基板（処理基板）４０上に素子分離部を形
成する。これにより、Logic Gate部（第１の領域、例え
ばトランジスタのゲート領域）、DRAM Cell部（第２の
領域、例えばメモリセル部）およびSiO2からなる素子分
離部（第２の領域）が形成される。First, as shown in FIG. 37, an element isolation portion is formed on a silicon substrate (process substrate) 40 by a thermal oxidation method or the like. As a result, a Logic Gate portion (first region, for example, a gate region of a transistor), a DRAM Cell portion (second region, for example, a memory cell portion), and an element isolation portion (second region) made of SiO 2 are formed. You.

【０１１５】次に、低圧ＣＶＤ法等により、被加工材料
膜であるゲート電極材料膜４１として、膜厚１５０〜２
００ｎｍのポリシリコン膜を形成する。Next, the gate electrode material film 41, which is a material film to be processed, is formed to a thickness of 150 to 2 by a low pressure CVD method or the like.
A 00 nm polysilicon film is formed.

【０１１６】次に、ポリシリコン膜からなるゲート電極
材膜４１上に、スパッタ法等によりハードマスク材料膜
（第１の材料）４２としての膜厚５０〜１００ｎｍのＳ
ｉＯＮ膜を形成する。このハードマスク材料膜４２とし
ては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの
光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜
等を、単独若しくは組合せて用いてもよい。Next, a 50-100 nm thick S as a hard mask material film (first material) 42 is formed on the gate electrode material film 41 made of a polysilicon film by sputtering or the like.
An iON film is formed. As the hard mask material film 42, in addition to SiON, SiO 2 , Si 3 N 4 , Al 2 O 3 , SiC, a carbon film, etc., which is an optical anti-reflection film from the base, are used alone or in combination Is also good.

【０１１７】次に、ハードマスク材料膜４２上にフォト
レジスト（レジスト）を回転塗布し、かつ乾燥させる。Next, a photoresist (resist) is spin-coated on the hard mask material film 42 and dried.

【０１１８】次に、レベンソン型位相シフトマスクを使
用して、第１のリソグラフィー工程（第１の露光）によ
りLogic Gate部にレジストパターン（第１のレジストパ
ターン）を形成する。これは、リソグラフィーの解像限
界寸法で形成する（ゲートレジストパターン形成工
程）。このとき、レジスト塗布前に塗布型反射防止膜を
塗布しても良い。Next, using a Levenson-type phase shift mask, a resist pattern (first resist pattern) is formed in the Logic Gate portion by a first lithography step (first exposure). This is formed at a resolution limit dimension of lithography (gate resist pattern forming step). At this time, a coating type antireflection film may be applied before applying the resist.

【０１１９】次に、図３８に示すように、レジストパタ
ーンをマスク材として、ＲＩＥ法等によりLogic Gate部
のハードマスク材料膜４２をドライエッチング加工し、
ハードマスクパターン（第１のパターン）を形成する
（ハードマスク材料膜の加工工程）。エッチングガスと
しては、ＣＨＦ3等のフロロカーボン系のガスを用い
る。Next, as shown in FIG. 38, using the resist pattern as a mask material, the hard mask material film 42 of the logic gate portion is dry-etched by RIE or the like.
A hard mask pattern (first pattern) is formed (process of processing a hard mask material film). As an etching gas, a fluorocarbon-based gas such as CHF 3 is used.

【０１２０】その後、図３９に示すように、Ｏ2アッシ
ング法等によりフォトレジスト４３の剥離を行う。これ
により、ハードマスクパターン（第１のパターン）が露
出する。（レジスト剥離工程）。フォトレジスト４３の
剥離工程では、過酸化水素水と硫酸の混合液を単独、若
しくは組合せた剥離液を用いた湿式エッチング法を用い
てもよい。Thereafter, as shown in FIG. 39, the photoresist 43 is peeled off by an O 2 ashing method or the like. Thereby, the hard mask pattern (first pattern) is exposed. (Resist stripping step). In the step of removing the photoresist 43, a wet etching method using a mixed solution of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１２１】次に、図４０に示すように、Logic Gate部
のハードマスク材料膜のパターンに対してドライエッチ
ング等でスリミングを行い、より微細なハードマスク材
料膜のパターン（第２のパターン）を形成する。Next, as shown in FIG. 40, slimming is performed on the pattern of the hard mask material film in the Logic Gate portion by dry etching or the like, and a finer pattern (second pattern) of the hard mask material film is formed. Form.

【０１２２】次に、図４１に示すように、トリムマスク
を使用して、Logic Gate部のハードマスクパターンをレ
ジスト４４で覆い、かつ、第２のリソグラフィー工程
（第２の露光）によりDRAM Cell部および素子分離部に
レジストパターン４４（第２のレジストパターン）を形
成する。Next, as shown in FIG. 41, the hard mask pattern of the logic gate portion is covered with a resist 44 using a trim mask, and the DRAM cell portion is subjected to a second lithography step (second exposure). Then, a resist pattern 44 (second resist pattern) is formed in the element isolation portion.

【０１２３】次に、図４２に示すように、Logic Gate部
のレジスト４４をマスク材として、DRAM Cell部および
素子分離部のハードマスク材料膜４２をドライエッチン
グ加工し、ハードマスクパターンを形成する（ハードマ
スク材料膜の加工工程）。エッチングガスとしては、Ｃ
ＨＦ3等のフロロカーボン系のガスを用いる。Next, as shown in FIG. 42, using the resist 44 of the logic gate portion as a mask material, the hard mask material film 42 of the DRAM cell portion and the element isolation portion is dry-etched to form a hard mask pattern (FIG. 42). Hard mask material film processing step). As an etching gas, C
A fluorocarbon gas such as HF 3 is used.

【０１２４】その後、図４３に示すように、アッシング
法等によりフォトレジスト４４の剥離を行う。（レジス
ト剥離工程）。フォトレジスト４４の剥離工程では、過
酸化水素水と硫酸の混合液を単独、若しくは組合せた剥
離液を用いた湿式エッチング法を用いてもよい。Thereafter, as shown in FIG. 43, the photoresist 44 is removed by an ashing method or the like. (Resist stripping step). In the step of stripping the photoresist 44, a wet etching method using a stripping solution of a mixture of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１２５】次に、図４４に示すように、ＲＩＥ法等に
よりハードマスク材料膜４２のパターン（第３のパター
ン）をマスク材としてゲート電極材膜４１をエッチング
する。これにより、ゲート電極パターンおよび配線パタ
ーンをもつハードマスクパターンを形成する。エッチン
グガスとしては、ＣＨＦ3等のフロロカーボン系のガス
を用いる。Next, as shown in FIG. 44, the gate electrode material film 41 is etched by RIE or the like using the pattern (third pattern) of the hard mask material film as a mask material. Thus, a hard mask pattern having a gate electrode pattern and a wiring pattern is formed. As an etching gas, a fluorocarbon-based gas such as CHF 3 is used.

【０１２６】その後、図４５に示すように、湿式エッチ
ング法等によりハードマスクパターンであるハードマス
ク材料膜４２を剥離する（ハードマスク剥離工程）。エ
ッチング液としては、hot Ｈ3ＰＯ4を用いる。これに
より、半導体装置の電極パターンおよび配線パターンが
形成される。Thereafter, as shown in FIG. 45, the hard mask material film 42 as a hard mask pattern is peeled off by a wet etching method or the like (hard mask peeling step). Hot H 3 PO 4 is used as an etchant. Thereby, an electrode pattern and a wiring pattern of the semiconductor device are formed.

【０１２７】以上説明したように、実施の形態６に係る
半導体装置の製造方法によれば、２回のリソグラフィー
工程（第１、第２の露光）により、所望の回路パターン
を形成することができるので、従来の半導体装置の製造
方法と比較して露光工程数を低減することができ、製造
コストを削減することができる。As described above, according to the method of manufacturing a semiconductor device according to the sixth embodiment, a desired circuit pattern can be formed by two lithography steps (first and second exposures). Therefore, the number of exposure steps can be reduced as compared with the conventional semiconductor device manufacturing method, and the manufacturing cost can be reduced.

【０１２８】これに対して、従来の半導体装置の製造方
法では、すなわちハードマスク材料膜４２を介さないプ
ロセスを用いて半導体装置の回路パターンを形成しよう
とする場合、レベンソン型位相シフトマスクを使用した
Logic Gate部に関する第1の露光と、トリムマスクを使
用したLogic Gate部および素子分離部に関する第2の露
光と、さらにスリミングプロセスを経た後のDRAM Cell
部に関する第3の露光が必要となる。On the other hand, in the conventional method of manufacturing a semiconductor device, that is, when the circuit pattern of the semiconductor device is to be formed by using a process not via the hard mask material film 42, a Levenson type phase shift mask is used.
DRAM cell after first exposure for Logic Gate part, second exposure for Logic Gate part and element isolation part using trim mask, and further slimming process
A third exposure is required for the part.

【０１２９】なお、実施の形態６に係る半導体装置の製
造方法において、ハードマスク材料膜としては、SiON、
Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれ
か1つ、あるいはそれらの組み合わせを用いてもよい。In the method of manufacturing a semiconductor device according to the sixth embodiment, the hard mask material film is made of SiON,
Any one of Si 3 N 4 , SiO 2 , Al 2 O 3 , SiC, a carbon film, or a combination thereof may be used.

【０１３０】また、レベンソン型位相シフトマスクを使
用した第１の露光、およびトリムマスクを使用した第２
の露光によるレジストパターンの形成には、ハードマス
ク材料膜上に直接形成する場合、および反射防止膜上に
形成する場合、また多層レジストマスクプロセスによっ
て形成する場合のいずれでもよい。A first exposure using a Levenson-type phase shift mask and a second exposure using a trim mask
The resist pattern may be formed by exposing directly to a hard mask material film, formed on an antireflection film, or formed by a multilayer resist mask process.

【０１３１】また、トリムマスクとしては、クロムマス
ク、あるいはハーフトーンマスクであり、ハーフトーン
マスクを使用した方が半導体装置のDRAM Cell部におい
て、より高解像度の回路パターンを得ることができる。The trim mask is a chrome mask or a halftone mask, and a higher resolution circuit pattern can be obtained in the DRAM cell portion of the semiconductor device by using the halftone mask.

【０１３２】実施の形態７ 本発明の実施の形態７に係る半導体装置の製造方法を、
図４６〜図５３を用いて以下に説明する。図４６〜図５
３は、半導体装置のゲート層パターン形成のフロー断面
図および平面図を示す。Seventh Embodiment A method of manufacturing a semiconductor device according to a seventh embodiment of the present invention will now be described.
This will be described below with reference to FIGS. FIG. 46 to FIG.
FIG. 3 shows a flow cross-sectional view and a plan view of forming a gate layer pattern of a semiconductor device.

【０１３３】本実施の形態７では、レベンソン型位相シ
フトマスクを使用した第1の露光によりLogic Gate部の
ゲートパターンを形成し、トリムマスクを使用した第2
の露光によりDRAM Cell部および配線部となる素子分離
部のパターンを形成するものである。ゲートパターンお
よび配線パターンを形成する工程では、レジストとゲー
ト電極材との間にハードマスク材料膜となる絶縁膜を形
成する。また、実施の形態５，６，８，９の場合と異な
り、本実施の形態７では、レジストパターンおよびハー
ドマスク材料膜のパターンのいずれに対してもスリミン
グを行わない。In the seventh embodiment, the gate pattern of the logic gate portion is formed by the first exposure using the Levenson-type phase shift mask, and the second exposure is performed using the trim mask.
Is used to form a pattern of a DRAM cell portion and an element isolation portion serving as a wiring portion. In the step of forming the gate pattern and the wiring pattern, an insulating film serving as a hard mask material film is formed between the resist and the gate electrode material. Unlike the fifth, sixth, eighth, and ninth embodiments, the seventh embodiment does not perform slimming on any of the resist pattern and the pattern of the hard mask material film.

【０１３４】先ず、図４６に示すように、熱酸化法等に
よりシリコン基板（処理基板）４０上に素子分離部を形
成する。これにより、Logic Gate部（第１の領域、例え
ばトランジスタのゲート領域）、DRAM Cell部（第２の
領域、例えばメモリセル部）およびSiO2からなる素子分
離部（第２の領域）が形成される。First, as shown in FIG. 46, an element isolation portion is formed on a silicon substrate (process substrate) 40 by a thermal oxidation method or the like. As a result, a Logic Gate portion (first region, for example, a gate region of a transistor), a DRAM Cell portion (second region, for example, a memory cell portion), and an element isolation portion (second region) made of SiO 2 are formed. You.

【０１３５】次に、低圧ＣＶＤ法等により、被加工材料
膜であるゲート電極材料膜４１として、膜厚１５０〜２
００ｎｍのポリシリコン膜を形成する。Next, a gate electrode material film 41 as a material film to be processed is formed to a thickness of 150 to 2 by a low pressure CVD method or the like.
A 00 nm polysilicon film is formed.

【０１３６】次に、ポリシリコン膜からなるゲート電極
材膜４１上に、スパッタ法等によりハードマスク材料膜
（第１の材料）４２としての膜厚５０〜１００ｎｍのＳ
ｉＯＮ膜を形成する。このハードマスク材料膜４２とし
ては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの
光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜
等を、単独若しくは組合せて用いてもよい。Next, a 50-100 nm-thick S as a hard mask material film (first material) 42 is formed on the gate electrode material film 41 made of a polysilicon film by sputtering or the like.
An iON film is formed. As the hard mask material film 42, in addition to SiON, SiO 2 , Si 3 N 4 , Al 2 O 3 , SiC, a carbon film, etc., which is an optical anti-reflection film from the base, are used alone or in combination Is also good.

【０１３７】次に、ハードマスク材料膜４２上にフォト
レジストを回転塗布し、かつ乾燥させる。Next, a photoresist is spin-coated on the hard mask material film 42 and dried.

【０１３８】次に、レベンソン型位相シフトマスクを使
用して、第１のリソグラフィー工程（第１の露光）によ
りLogic Gate部にレジストパターン（第１のレジストパ
ターン）を形成する。これは、リソグラフィーの解像限
界寸法で形成する（ゲートレジストパターン形成工
程）。このとき、レジスト塗布前に塗布型反射防止膜を
塗布しても良い。Next, using a Levenson-type phase shift mask, a resist pattern (first resist pattern) is formed in the Logic Gate portion by a first lithography step (first exposure). This is formed at a resolution limit dimension of lithography (gate resist pattern forming step). At this time, a coating type antireflection film may be applied before applying the resist.

【０１３９】次に、図４７に示すように、レジストパタ
ーンをマスク材として、ＲＩＥ法等によりLogic Gate部
のハードマスク材料膜４２をドライエッチング加工し、
ハードマスクパターン（第１のパターン）を形成する
（ハードマスク材料膜の加工工程）。エッチングガスと
しては、ＣＨＦ3等のフロロカーボン系のガスを用い
る。Next, as shown in FIG. 47, using the resist pattern as a mask material, the hard mask material film 42 of the logic gate portion is dry-etched by RIE or the like.
A hard mask pattern (first pattern) is formed (process of processing a hard mask material film). As an etching gas, a fluorocarbon-based gas such as CHF 3 is used.

【０１４０】その後、図４８に示すように、Ｏ2アッシ
ング法等によりフォトレジスト４３の剥離を行う。これ
により、ハードマスクパターン（第１のパターン）が露
出する。（レジスト剥離工程）。フォトレジスト４３の
剥離工程では、過酸化水素水と硫酸の混合液を単独、若
しくは組合せた剥離液を用いた湿式エッチング法を用い
てもよい。Thereafter, as shown in FIG. 48, the photoresist 43 is peeled off by an O 2 ashing method or the like. Thereby, the hard mask pattern (first pattern) is exposed. (Resist stripping step). In the step of removing the photoresist 43, a wet etching method using a mixed solution of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１４１】次に、図４９に示すように、トリムマスク
を使用して、Logic Gate部のハードマスクパターンをレ
ジスト４４で覆い、かつ、第２のリソグラフィー工程
（第２の露光）によりDRAM Cell部および素子分離部に
レジストパターン（第２のレジストパターン）４４を形
成する。Next, as shown in FIG. 49, the hard mask pattern of the logic gate portion is covered with a resist 44 using a trim mask, and the DRAM cell portion is subjected to a second lithography step (second exposure). Then, a resist pattern (second resist pattern) 44 is formed in the element isolation portion.

【０１４２】次に、図５０に示すように、Logic Gate部
のレジスト４４をマスク材として、DRAM Cell部および
素子分離部のハードマスク材料膜４２をドライエッチン
グ加工し、ハードマスクパターン（第２のパターン）を
形成する（ハードマスク材料膜の加工工程）。エッチン
グガスとしては、ＣＨＦ3等のフロロカーボン系のガス
を用いる。Next, as shown in FIG. 50, using the resist 44 of the logic gate portion as a mask material, the hard mask material film 42 of the DRAM cell portion and the element isolation portion is dry-etched to form a hard mask pattern (second (A process of processing a hard mask material film). As an etching gas, a fluorocarbon-based gas such as CHF 3 is used.

【０１４３】その後、図５１に示すように、アッシング
法等によりフォトレジスト４４の剥離を行う。（レジス
ト剥離工程）。フォトレジスト４４の剥離工程では、過
酸化水素水と硫酸の混合液を単独、若しくは組合せた剥
離液を用いた湿式エッチング法を用いてもよい。Thereafter, as shown in FIG. 51, the photoresist 44 is peeled off by an ashing method or the like. (Resist stripping step). In the step of stripping the photoresist 44, a wet etching method using a stripping solution of a mixture of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１４４】次に、図５２に示すように、ＲＩＥ法等に
よりハードマスク材料膜４２のパターンをマスク材とし
てゲート電極材膜４１をエッチングする。これにより、
ゲート電極パターンおよび配線パターンをもつハードマ
スクパターンを形成する。エッチングガスとしては、Ｃ
ＨＦ3等のフロロカーボン系のガスを用いる。Next, as shown in FIG. 52, the gate electrode material film 41 is etched by RIE or the like using the pattern of the hard mask material film as a mask material. This allows
A hard mask pattern having a gate electrode pattern and a wiring pattern is formed. As an etching gas, C
A fluorocarbon gas such as HF 3 is used.

【０１４５】その後、図５３に示すように、湿式エッチ
ング法等によりハードマスクパターンであるハードマス
ク材料膜４２を剥離する（ハードマスク剥離工程）。エ
ッチング液としては、hot Ｈ3ＰＯ4を用いる。これに
より、半導体装置の電極パターンおよび配線パターンが
形成される。Thereafter, as shown in FIG. 53, the hard mask material film 42 which is a hard mask pattern is peeled off by a wet etching method or the like (hard mask peeling step). Hot H 3 PO 4 is used as an etchant. Thereby, an electrode pattern and a wiring pattern of the semiconductor device are formed.

【０１４６】以上説明したように、実施の形態７に係る
半導体装置の製造方法によれば、２回のリソグラフィー
工程（第１、第２の露光）により、所望の回路パターン
を形成することができるので、従来の半導体装置の製造
方法と比較して露光工程数を低減することができ、製造
コストを削減することができる。As described above, according to the method of manufacturing a semiconductor device of the seventh embodiment, a desired circuit pattern can be formed by two lithography steps (first and second exposures). Therefore, the number of exposure steps can be reduced as compared with the conventional semiconductor device manufacturing method, and the manufacturing cost can be reduced.

【０１４７】これに対して、従来の半導体装置の製造方
法では、すなわちハードマスク材料膜４２を介さないプ
ロセスを用いて半導体装置の回路パターンを形成しよう
とする場合、レベンソン型位相シフトマスクを使用した
Logic Gate部に関する第1の露光と、トリムマスクを使
用したLogic Gate部および素子分離部に関する第2の露
光と、さらにスリミングプロセスを経た後のDRAM Cell
部に関する第3の露光が必要となる。On the other hand, in the conventional method of manufacturing a semiconductor device, that is, when a circuit pattern of the semiconductor device is to be formed using a process not via the hard mask material film 42, a Levenson type phase shift mask is used.
DRAM cell after first exposure for Logic Gate part, second exposure for Logic Gate part and element isolation part using trim mask, and further slimming process
A third exposure is required for the part.

【０１４８】なお、実施の形態７に係る半導体装置の製
造方法において、ハードマスク材料膜としては、SiON、
Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれ
か1つ、あるいはそれらの組み合わせを用いてもよい。In the method of manufacturing a semiconductor device according to the seventh embodiment, the hard mask material film is made of SiON,
Any one of Si 3 N 4 , SiO 2 , Al 2 O 3 , SiC, a carbon film, or a combination thereof may be used.

【０１４９】また、レベンソン型位相シフトマスクを使
用した第１の露光、およびトリムマスクを使用した第２
の露光によるレジストパターンの形成には、ハードマス
ク材料膜上に直接形成する場合、および反射防止膜上に
形成する場合、また多層レジストマスクプロセスによっ
て形成する場合のいずれでもよい。A first exposure using a Levenson-type phase shift mask and a second exposure using a trim mask
The resist pattern may be formed by exposing directly to a hard mask material film, formed on an antireflection film, or formed by a multilayer resist mask process.

【０１５０】また、トリムマスクとしては、クロムマス
ク、あるいはハーフトーンマスクであり、ハーフトーン
マスクを使用した方が半導体装置のDRAM Cell部におい
て、より高解像度の回路パターンを得ることができる。Further, the trim mask is a chrome mask or a halftone mask, and a higher resolution circuit pattern can be obtained in the DRAM cell portion of the semiconductor device by using the halftone mask.

【０１５１】実施の形態８ 本発明の実施の形態８に係る半導体装置の製造方法を、
図５４〜図６３を用いて以下に説明する。図５４〜図６
３は、半導体装置のゲート層パターン形成のフロー断面
図および平面図を示す。Eighth Embodiment A method of manufacturing a semiconductor device according to an eighth embodiment of the present invention will now be described.
This will be described below with reference to FIGS. FIGS. 54 to 6
FIG. 3 shows a flow cross-sectional view and a plan view of forming a gate layer pattern of a semiconductor device.

【０１５２】本実施の形態８では、レベンソン型位相シ
フトマスクを使用した第1の露光によりLogic Gate部の
ゲートパターンを形成し、トリムマスクを使用した第2
の露光によりDRAM Cell部および配線部となる素子分離
部のパターンを形成するものである。ゲートパターンお
よび配線パターンを形成する工程では、レジストとゲー
ト電極材との間にハードマスク材料膜となる絶縁膜を形
成する。また、実施の形態５，６，７の場合と異なり、
本実施の形態８では、レジストパターンおよびハードマ
スク材料膜のパターンの双方のパターンに対してスリミ
ングを行うものである。In the eighth embodiment, the gate pattern of the Logic Gate portion is formed by the first exposure using the Levenson type phase shift mask, and the second exposure is performed using the trim mask.
Is used to form a pattern of a DRAM cell portion and an element isolation portion serving as a wiring portion. In the step of forming the gate pattern and the wiring pattern, an insulating film serving as a hard mask material film is formed between the resist and the gate electrode material. Also, unlike the case of the fifth, sixth, and seventh embodiments,
In the eighth embodiment, slimming is performed on both the resist pattern and the pattern of the hard mask material film.

【０１５３】先ず、図５４に示すように、熱酸化法等に
よりシリコン基板（処理基板）４０上に素子分離部を形
成する。これにより、Logic Gate部（第１の領域、例え
ばトランジスタのゲート領域）、DRAM Cell部（第２の
領域、例えばメモリセル部）およびSiO2からなる素子分
離部（第２の領域）が形成される。First, as shown in FIG. 54, an element isolation portion is formed on a silicon substrate (process substrate) 40 by a thermal oxidation method or the like. As a result, a Logic Gate portion (first region, for example, a gate region of a transistor), a DRAM Cell portion (second region, for example, a memory cell portion), and an element isolation portion (second region) made of SiO 2 are formed. You.

【０１５４】次に、低圧ＣＶＤ法等により、被加工材料
膜であるゲート電極材料膜４１として、膜厚１５０〜２
００ｎｍのポリシリコン膜を形成する。Next, the gate electrode material film 41, which is the material film to be processed, is formed to a thickness of 150 to 2 by low pressure CVD or the like.
A 00 nm polysilicon film is formed.

【０１５５】次に、ポリシリコン膜からなるゲート電極
材膜４１上に、スパッタ法等によりハードマスク材料膜
（第１の材料）４２としての膜厚５０〜１００ｎｍのＳ
ｉＯＮ膜を形成する。このハードマスク材料膜４２とし
ては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの
光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜
等を、単独若しくは組合せて用いてもよい。Next, a 50 to 100 nm thick S as a hard mask material film (first material) 42 is formed on the gate electrode material film 41 made of a polysilicon film by sputtering or the like.
An iON film is formed. As the hard mask material film 42, in addition to SiON, SiO 2 , Si 3 N 4 , Al 2 O 3 , SiC, a carbon film, etc., which is an optical anti-reflection film from the base, are used alone or in combination Is also good.

【０１５６】次に、ハードマスク材料膜４２上にフォト
レジストを回転塗布し、かつ乾燥させる。Next, a photoresist is spin-coated on the hard mask material film 42 and dried.

【０１５７】次に、レベンソン型位相シフトマスクを使
用して、第１のリソグラフィー工程（第１の露光）によ
りLogic Gate部にレジストパターン（第１のレジストパ
ターン）を形成する。これは、リソグラフィーの解像限
界寸法で形成する（ゲートレジストパターン形成工
程）。このとき、レジスト塗布前に塗布型反射防止膜を
塗布しても良い。Next, using a Levenson-type phase shift mask, a resist pattern (first resist pattern) is formed in the Logic Gate portion by a first lithography step (first exposure). This is formed at a resolution limit dimension of lithography (gate resist pattern forming step). At this time, a coating type antireflection film may be applied before applying the resist.

【０１５８】次に、図５５に示すように、Logic Gate部
のレジストパターンに対してドライエッチング等でスリ
ミングを行い、より微細なレジストパターン（第２のレ
ジストパターン）を形成する。このレジストパターンの
フォトレジストとしては、DRAM Cell部および素子分離
部に形成するフォトレジストと反対のトーンをもつフォ
トレジスト、例えば、DRAM Cell部および素子分離部に
形成するフォトレジストとしてポジ型レジストを用いた
場合には、Logic Gate部にはネガ型レジストを用い、逆
に、DRAM Cell部および素子分離部に形成するフォトレ
ジストとしてネガ型レジストを使用した場合には、Logi
c Gate部にはポジ型レジストを使用する。これにより、
DRAM Cell部および素子分離部のフォトレジストの形成
工程で用いた露光マスクが利用でき経済的であるため、
好ましい。Next, as shown in FIG. 55, the resist pattern in the logic gate portion is slimmed by dry etching or the like to form a finer resist pattern (second resist pattern). As the photoresist of this resist pattern, a photoresist having a tone opposite to that of the photoresist formed in the DRAM cell portion and the element isolation portion, for example, a positive type resist is used as the photoresist formed in the DRAM cell portion and the element isolation portion. In the case where a negative resist is used for the Logic Gate part and a negative resist is used as the photoresist formed in the DRAM cell part and the element isolation part, the Logi
c A positive resist is used for the gate. This allows
Since the exposure mask used in the process of forming the photoresist in the DRAM cell section and element isolation section can be used, it is economical.
preferable.

【０１５９】次に、図５６に示すように、レジストパタ
ーンをマスク材として、ＲＩＥ法等によりLogic Gate部
のハードマスク材料膜４２をドライエッチング加工し、
ハードマスクパターン（第１のパターン）を形成する
（ハードマスク材料膜の加工工程）。エッチングガスと
しては、ＣＨＦ3等のフロロカーボン系のガスを用い
る。Next, as shown in FIG. 56, using the resist pattern as a mask material, the hard mask material film 42 of the logic gate portion is dry-etched by RIE or the like.
A hard mask pattern (first pattern) is formed (process of processing a hard mask material film). As an etching gas, a fluorocarbon-based gas such as CHF 3 is used.

【０１６０】その後、図５７に示すように、Ｏ2アッシ
ング法等によりフォトレジスト４３の剥離を行う。これ
により、ハードマスクパターン（第１のパターン）が露
出する。（レジスト剥離工程）。フォトレジスト４３の
剥離工程では、過酸化水素水と硫酸の混合液を単独、若
しくは組合せた剥離液を用いた湿式エッチング法を用い
てもよい。Thereafter, as shown in FIG. 57, the photoresist 43 is peeled off by an O 2 ashing method or the like. Thereby, the hard mask pattern (first pattern) is exposed. (Resist stripping step). In the step of removing the photoresist 43, a wet etching method using a mixed solution of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１６１】次に、図５８に示すように、Logic Gate部
のハードマスク材料膜４２のパターンに対してドライエ
ッチング等でスリミングを行い、より微細なハードマス
ク材料膜のパターン（第２のパターン）を形成する。Next, as shown in FIG. 58, the pattern of the hard mask material film 42 in the logic gate portion is slimmed by dry etching or the like, and a finer hard mask material film pattern (second pattern) is formed. To form

【０１６２】次に、図５９に示すように、トリムマスク
を使用して、Logic Gate部のハードマスクパターンをフ
ォトレジスト４４で覆い、かつ、第２のリソグラフィー
工程（第２の露光）によりDRAM Cell部および素子分離
部にフォトレジストのパターン（第３のレジストパター
ン）４４を形成する。Next, as shown in FIG. 59, the hard mask pattern of the Logic Gate portion is covered with a photoresist 44 using a trim mask, and the DRAM cell is subjected to a second lithography step (second exposure). A photoresist pattern (third resist pattern) 44 is formed in the section and the element isolation section.

【０１６３】次に、図６０に示すように、Logic Gate部
のレジスト４４をマスク材として、DRAM Cell部および
素子分離部のハードマスク材料膜４２をドライエッチン
グ加工し、ハードマスクパターン（第３のパターン）を
形成する（ハードマスク材料膜の加工工程）。エッチン
グガスとしては、ＣＨＦ3等のフロロカーボン系のガス
を用いる。Next, as shown in FIG. 60, using the resist 44 of the logic gate portion as a mask material, the hard mask material film 42 of the DRAM cell portion and the element isolation portion is dry-etched to form a hard mask pattern (third mask). (A process of processing a hard mask material film). As an etching gas, a fluorocarbon-based gas such as CHF 3 is used.

【０１６４】その後、図６１に示すように、アッシング
法等によりフォトレジスト４４の剥離を行う。これによ
り、ハードマスクパターン（第３のパターン）が露出す
る。（レジスト剥離工程）。フォトレジスト４４の剥離
工程では、過酸化水素水と硫酸の混合液を単独、若しく
は組合せた剥離液を用いた湿式エッチング法を用いても
よい。Thereafter, as shown in FIG. 61, the photoresist 44 is removed by an ashing method or the like. Thus, the hard mask pattern (third pattern) is exposed. (Resist stripping step). In the step of stripping the photoresist 44, a wet etching method using a stripping solution of a mixture of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１６５】次に、図６２に示すように、ＲＩＥ法等に
よりハードマスク材料膜４２のパターンをマスク材とし
てゲート電極材膜４１をエッチングする。これにより、
ゲート電極パターンおよび配線パターンをもつハードマ
スクパターンを形成する。エッチングガスとしては、Ｃ
ＨＦ3等のフロロカーボン系のガスを用いる。Next, as shown in FIG. 62, the gate electrode material film 41 is etched by RIE or the like using the pattern of the hard mask material film as a mask material. This allows
A hard mask pattern having a gate electrode pattern and a wiring pattern is formed. As an etching gas, C
A fluorocarbon gas such as HF 3 is used.

【０１６６】その後、図６３に示すように、湿式エッチ
ング法等によりハードマスクパターンであるハードマス
ク材料膜４２を剥離する（ハードマスク剥離工程）。エ
ッチング液としては、hot Ｈ3ＰＯ4を用いる。これに
より、半導体装置の電極パターンおよび配線パターンが
形成される。Thereafter, as shown in FIG. 63, the hard mask material film 42 as a hard mask pattern is peeled off by a wet etching method or the like (hard mask peeling step). Hot H 3 PO 4 is used as an etchant. Thereby, an electrode pattern and a wiring pattern of the semiconductor device are formed.

【０１６７】以上説明したように、実施の形態８に係る
半導体装置の製造方法によれば、２回のリソグラフィー
工程（第１、第２の露光）により、所望の回路パターン
を形成することができるので、従来の半導体装置の製造
方法と比較して露光工程数を低減することができ、製造
コストを削減することができる。As described above, according to the method for manufacturing a semiconductor device of the eighth embodiment, a desired circuit pattern can be formed by two lithography steps (first and second exposures). Therefore, the number of exposure steps can be reduced as compared with the conventional semiconductor device manufacturing method, and the manufacturing cost can be reduced.

【０１６８】これに対して、従来の半導体装置の製造方
法では、すなわちハードマスク材料膜４２を介さないプ
ロセスを用いて半導体装置の回路パターンを形成しよう
とする場合、レベンソン型位相シフトマスクを使用した
Logic Gate部に関する第1の露光と、トリムマスクを使
用したLogic Gate部および素子分離部に関する第2の露
光と、さらにスリミングプロセスを経た後のDRAM Cell
部に関する第3の露光が必要となる。On the other hand, in the conventional method of manufacturing a semiconductor device, that is, when a circuit pattern of the semiconductor device is to be formed by using a process not via the hard mask material film 42, a Levenson type phase shift mask is used.
DRAM cell after first exposure for Logic Gate part, second exposure for Logic Gate part and element isolation part using trim mask, and further slimming process
A third exposure is required for the part.

【０１６９】なお、実施の形態８に係る半導体装置の製
造方法において、ハードマスク材料膜としては、SiON、
Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれ
か1つ、あるいはそれらの組み合わせを用いてもよい。In the method of manufacturing a semiconductor device according to the eighth embodiment, the hard mask material film is made of SiON,
Any one of Si 3 N 4 , SiO 2 , Al 2 O 3 , SiC, a carbon film, or a combination thereof may be used.

【０１７０】また、レベンソン型位相シフトマスクを使
用した第１の露光、およびトリムマスクを使用した第２
の露光によるレジストパターンの形成には、ハードマス
ク材料膜上に直接形成する場合、および反射防止膜上に
形成する場合、また多層レジストマスクプロセスによっ
て形成する場合のいずれでもよい。A first exposure using a Levenson type phase shift mask and a second exposure using a trim mask
The resist pattern may be formed by exposing directly to a hard mask material film, formed on an antireflection film, or formed by a multilayer resist mask process.

【０１７１】また、トリムマスクとしては、クロムマス
ク、あるいはハーフトーンマスクであり、ハーフトーン
マスクを使用した方が半導体装置のDRAM Cell部におい
て、より高解像度の回路パターンを得ることができる。The trim mask is a chrome mask or a halftone mask, and a higher resolution circuit pattern can be obtained in the DRAM cell portion of the semiconductor device by using the halftone mask.

【０１７２】実施の形態９ 本発明の実施の形態９に係る半導体装置の製造方法を、
図６４〜図７２を用いて以下に説明する。図６４〜図７
２は、半導体装置のゲート層パターン形成のフロー断面
図および平面図を示す。Ninth Embodiment A method of manufacturing a semiconductor device according to a ninth embodiment of the present invention will now be described.
This will be described below with reference to FIGS. 64 to FIG.
FIG. 2 shows a flow cross-sectional view and a plan view of forming a gate layer pattern of a semiconductor device.

【０１７３】本実施の形態９では、レベンソン型位相シ
フトマスクを使用した第1の露光によりLogic Gate部に
ゲートパターンおよびダミーパターンを形成し、トリム
マスクを使用した第2の露光によりダミーパターンを除
去し、かつ、DRAM Cell部および配線部となる素子分離
部のパターンを形成するものである。ゲートパターンお
よび配線パターンを形成する工程では、レジストとゲー
ト電極材との間にハードマスク材料膜となる絶縁膜を形
成する。そして、Logic Gate部のダミーパターンを含む
レジストパターンに対してスリミングを行うものであ
る。In the ninth embodiment, a gate pattern and a dummy pattern are formed in a Logic Gate portion by a first exposure using a Levenson-type phase shift mask, and the dummy pattern is removed by a second exposure using a trim mask. In addition, a pattern of a DRAM cell section and an element isolation section serving as a wiring section is formed. In the step of forming the gate pattern and the wiring pattern, an insulating film serving as a hard mask material film is formed between the resist and the gate electrode material. Then, slimming is performed on the resist pattern including the dummy pattern of the Logic Gate unit.

【０１７４】先ず、図６４に示すように、熱酸化法等に
よりシリコン基板（処理基板）４０上に素子分離部を形
成する。これにより、Logic Gate部（第１の領域、例え
ばトランジスタのゲート領域）、DRAM Cell部（第２の
領域、例えばメモリセル部）およびSiO2からなる素子分
離部（第２の領域）が形成される。First, as shown in FIG. 64, an element isolation portion is formed on a silicon substrate (processing substrate) 40 by a thermal oxidation method or the like. As a result, a Logic Gate portion (first region, for example, a gate region of a transistor), a DRAM Cell portion (second region, for example, a memory cell portion), and an element isolation portion (second region) made of SiO 2 are formed. You.

【０１７５】次に、低圧ＣＶＤ法等により、被加工材料
膜であるゲート電極材料膜４１として、膜厚１５０〜２
００ｎｍのポリシリコン膜を形成する。Next, the gate electrode material film 41, which is the material film to be processed, is formed to a thickness of 150 to 2 by low pressure CVD or the like.
A 00 nm polysilicon film is formed.

【０１７６】次に、ポリシリコン膜からなるゲート電極
材膜４１上に、スパッタ法等によりハードマスク材料膜
（第１の材料）４２としての膜厚５０〜１００ｎｍのＳ
ｉＯＮ膜を形成する。このハードマスク材料膜４２とし
ては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの
光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜
等を、単独若しくは組合せて用いてもよい。Next, a 50-100 nm thick S as a hard mask material film (first material) 42 is formed on the gate electrode material film 41 made of a polysilicon film by sputtering or the like.
An iON film is formed. As the hard mask material film 42, in addition to SiON, SiO 2 , Si 3 N 4 , Al 2 O 3 , SiC, a carbon film, etc., which is an optical anti-reflection film from the base, are used alone or in combination Is also good.

【０１７７】次に、ハードマスク材料膜４２上にフォト
レジストを回転塗布し、かつ乾燥させる。本実施の形態
９の場合では、Logic Gate部のゲートパターンの密度は
粗であるため、ダミーパターン４５を同時に形成する。Next, a photoresist is spin-coated on the hard mask material film 42 and dried. In the case of the ninth embodiment, since the density of the gate pattern of the logic gate portion is low, the dummy pattern 45 is formed at the same time.

【０１７８】次に、レベンソン型位相シフトマスクを使
用して、第１のリソグラフィー工程（第１の露光）によ
りLogic Gate部にレジストパターンを形成する。これ
は、リソグラフィーの解像限界寸法で形成する（ゲート
レジストパターン形成工程）。このとき、レジスト塗布
前に塗布型反射防止膜を塗布しても良い。Next, using a Levenson-type phase shift mask, a resist pattern is formed in the Logic Gate portion by a first lithography step (first exposure). This is formed at a resolution limit dimension of lithography (gate resist pattern forming step). At this time, a coating type antireflection film may be applied before applying the resist.

【０１７９】次に、図６５に示すように、Logic Gate部
のレジストパターン４３およびダミーパターン４５に対
してドライエッチング等でスリミングを行い、より微細
なレジストパターンを形成する。このLogic Gate部にお
けるダミーパターンおよびレジストパターンのフォトレ
ジストとしては、DRAM Cell部および素子分離部に形成
するフォトレジストと反対のトーンをもつフォトレジス
ト、例えば、DRAM Cell部および素子分離部に形成する
フォトレジストとしてポジ型レジストを用いた場合に
は、Logic Gate部にはネガ型レジストを用い、逆に、DR
AM Cell部および素子分離部に形成するフォトレジスト
としてネガ型レジストを使用した場合には、Logic Gate
部にはポジ型レジストを使用する。これにより、DRAM C
ell部および素子分離部のフォトレジストの形成工程で
用いた露光マスクが利用でき経済的であるため、好まし
い。Next, as shown in FIG. 65, the resist pattern 43 and the dummy pattern 45 in the logic gate portion are slimmed by dry etching or the like to form a finer resist pattern. As the photoresist of the dummy pattern and the resist pattern in the Logic Gate section, a photoresist having a tone opposite to that of the photoresist formed in the DRAM cell section and the element isolation section, for example, a photoresist formed in the DRAM cell section and the element isolation section. When a positive resist is used as the resist, a negative resist is used for the Logic Gate part, and conversely, a DR is used.
If a negative resist is used as the photoresist formed in the AM Cell and element isolation sections, the Logic Gate
A positive resist is used for the part. This allows DRAM C
Exposure masks used in the steps of forming the photoresist in the ell portion and the element isolation portion can be used and are economical, which is preferable.

【０１８０】次に、図６６に示すように、Logic Gate部
のレジストパターン４３およびダミーパターン４５をマ
スク材として、ＲＩＥ法等によりLogic Gate部のハード
マスク材料膜４２をドライエッチング加工し、ハードマ
スクパターンを形成する（ハードマスク材料膜の加工工
程）。エッチングガスとしては、ＣＨＦ3等のフロロカ
ーボン系のガスを用いる。Next, as shown in FIG. 66, using the resist pattern 43 and the dummy pattern 45 of the Logic Gate portion as a mask material, the hard mask material film 42 of the Logic Gate portion is dry-etched by RIE or the like to form a hard mask. A pattern is formed (hard mask material film processing step). As an etching gas, a fluorocarbon-based gas such as CHF 3 is used.

【０１８１】その後、図６７に示すように、Ｏ2アッシ
ング法等によりレジストパターン４３およびダミーパタ
ーン４５の剥離を行う。これにより、ハードマスクパタ
ーンが露出する。（レジスト剥離工程）。フォトレジス
ト４３およびダミーパターン４５の剥離工程では、過酸
化水素水と硫酸の混合液を単独、若しくは組合せた剥離
液を用いた湿式エッチング法を用いてもよい。Thereafter, as shown in FIG. 67, the resist pattern 43 and the dummy pattern 45 are peeled off by an O 2 ashing method or the like. Thereby, the hard mask pattern is exposed. (Resist stripping step). In the step of stripping the photoresist 43 and the dummy pattern 45, a wet etching method using a stripping solution of a mixture of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１８２】次に、図６８に示すように、トリムマスク
を使用して、Logic Gate部のハードマスクパターンをフ
ォトレジストで覆う。これによりLogic Gate部のレジス
トパターン４４が形成される。この場合、ダミーパター
ン４５に対応するハードマスクパターン上にはフォトレ
ジストを覆わない。そして、第２のリソグラフィー工程
（第２の露光）によりDRAM Cell部および素子分離部に
フォトレジストのパターン４４を形成する。Next, as shown in FIG. 68, the hard mask pattern of the logic gate portion is covered with a photoresist using a trim mask. As a result, a resist pattern 44 of the Logic Gate portion is formed. In this case, the photoresist is not covered on the hard mask pattern corresponding to the dummy pattern 45. Then, a photoresist pattern 44 is formed in the DRAM cell portion and the element isolation portion by a second lithography step (second exposure).

【０１８３】次に、図６９に示すように、Logic Gate部
のレジスト４４をマスク材として、DRAM Cell部および
素子分離部のハードマスク材料膜４２をドライエッチン
グ加工し、ハードマスクパターンを形成する（ハードマ
スク材料膜の加工工程）。エッチングガスとしては、Ｃ
ＨＦ3等のフロロカーボン系のガスを用いる。Next, as shown in FIG. 69, using the resist 44 of the logic gate portion as a mask material, the hard mask material film 42 of the DRAM cell portion and the element isolation portion is dry-etched to form a hard mask pattern (FIG. 69). Hard mask material film processing step). As an etching gas, C
A fluorocarbon gas such as HF 3 is used.

【０１８４】その後、図７０に示すように、アッシング
法等によりレジスト４４の剥離を行う。（レジスト剥離
工程）。レジスト４４の剥離工程では、過酸化水素水と
硫酸の混合液を単独、若しくは組合せた剥離液を用いた
湿式エッチング法を用いてもよい。Thereafter, as shown in FIG. 70, the resist 44 is peeled off by an ashing method or the like. (Resist stripping step). In the step of removing the resist 44, a wet etching method using a mixed solution of a hydrogen peroxide solution and sulfuric acid alone or in combination may be used.

【０１８５】次に、図７１に示すように、ＲＩＥ法等に
よりハードマスク材料膜４２のパターンをマスク材とし
てゲート電極材膜４１をエッチングする。これにより、
ゲート電極パターン部および配線パターンをもつハード
マスクパターンを形成する。エッチングガスとしては、
ＣＨＦ3等のフロロカーボン系のガスを用いる。Next, as shown in FIG. 71, the gate electrode material film 41 is etched by RIE or the like using the pattern of the hard mask material film as a mask material. This allows
A hard mask pattern having a gate electrode pattern portion and a wiring pattern is formed. As an etching gas,
A fluorocarbon gas such as CHF 3 is used.

【０１８６】その後、図７２に示すように、湿式エッチ
ング法等によりハードマスクパターンであるハードマス
ク材料膜４２を剥離する（ハードマスク剥離工程）。エ
ッチング液としては、hot Ｈ3ＰＯ4を用いる。これに
より、半導体装置のゲート電極パターンおよび配線パタ
ーンが形成される。Thereafter, as shown in FIG. 72, the hard mask material film 42 as a hard mask pattern is peeled off by a wet etching method or the like (hard mask peeling step). Hot H 3 PO 4 is used as an etchant. Thus, a gate electrode pattern and a wiring pattern of the semiconductor device are formed.

【０１８７】以上説明したように、実施の形態９に係る
半導体装置の製造方法によれば、２回のリソグラフィー
工程（第１、第２の露光）により、所望の回路パターン
を形成することができるので、従来の半導体装置の製造
方法と比較して露光工程数を低減することができ、製造
コストを削減することができる。また、本実施の形態９
のように、レベンソン型位相シフトマスクを使用した露
光で、Logic Gate部にダミーパターンを含む密集度の高
いレジストパターンを形成する方法では、露光における
フォーカスマージンの拡大および収差の低減等における
寸法精度の向上等を図ることができる。As described above, according to the method of manufacturing a semiconductor device of the ninth embodiment, a desired circuit pattern can be formed by two lithography steps (first and second exposures). Therefore, the number of exposure steps can be reduced as compared with the conventional semiconductor device manufacturing method, and the manufacturing cost can be reduced. Embodiment 9
In the method of forming a highly dense resist pattern including a dummy pattern in the Logic Gate section by exposure using a Levenson-type phase shift mask as described above, the dimensional accuracy of the exposure, such as expansion of the focus margin and reduction of aberration, is reduced. Improvement can be achieved.

【０１８８】一方、従来の半導体装置の製造方法では、
すなわちハードマスク材料膜４２を介さないプロセスを
用いて半導体装置の回路パターンを形成しようとする場
合、レベンソン型位相シフトマスクを使用したLogic Ga
te部に関する第1の露光と、トリムマスクを使用したLog
ic Gate部および素子分離部に関する第2の露光と、さら
にスリミングプロセスを経た後のDRAM Cell部に関する
第3の露光が必要となる。On the other hand, in the conventional method of manufacturing a semiconductor device,
That is, when a circuit pattern of a semiconductor device is to be formed using a process that does not involve the hard mask material film 42, a Logic Ga using a Levenson-type phase shift mask is used.
First exposure for te part and Log using trim mask
A second exposure for the ic Gate section and the element isolation section and a third exposure for the DRAM Cell section after the slimming process are required.

【０１８９】なお、実施の形態９に係る半導体装置の製
造方法において、ハードマスク材料膜としては、SiON、
Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれ
か1つ、あるいはそれらの組み合わせを用いてもよい。In the method of manufacturing a semiconductor device according to the ninth embodiment, the hard mask material film may be made of SiON,
Any one of Si 3 N 4 , SiO 2 , Al 2 O 3 , SiC, a carbon film, or a combination thereof may be used.

【０１９０】また、レベンソン型位相シフトマスクを使
用した第１の露光、およびトリムマスクを使用した第２
の露光によるレジストパターンの形成には、ハードマス
ク材料膜上に直接形成する場合、および反射防止膜上に
形成する場合、また多層レジストマスクプロセスによっ
て形成する場合のいずれでもよい。A first exposure using a Levenson-type phase shift mask and a second exposure using a trim mask
The resist pattern may be formed by exposing directly to a hard mask material film, formed on an antireflection film, or formed by a multilayer resist mask process.

【０１９１】また、トリムマスクとしては、クロムマス
ク、あるいはハーフトーンマスクであり、ハーフトーン
マスクを使用した方が半導体装置のDRAM Cell部におい
て、より高解像度の回路パターンを得ることができる。Further, the trim mask is a chrome mask or a halftone mask, and a higher resolution circuit pattern can be obtained in the DRAM cell portion of the semiconductor device by using the halftone mask.

【０１９２】[0192]

【発明の効果】以上詳細に説明したように、本発明の半
導体装置の製造方法によれば、高性能でチップ面積を縮
小した半導体装置を得ることが可能となる。また、露光
工程数を削減して低コストで半導体装置を製造すること
ができる。また、本発明の製造方法により、動作速度等
が高性能の半導体装置を得ることができる。As described in detail above, according to the method of manufacturing a semiconductor device of the present invention, it is possible to obtain a high-performance semiconductor device with a reduced chip area. Further, a semiconductor device can be manufactured at low cost by reducing the number of exposure steps. Further, according to the manufacturing method of the present invention, a semiconductor device having a high operation speed and the like can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１に係る半導体装置の製造
方法を示す工程平面図および該平面図のＸ−Ｘ’，Ｙ−
Ｙ’線に沿う工程断面図である。FIG. 1 is a process plan view showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention, and XX ′ and Y- in FIG.
It is process sectional drawing which follows the Y 'line.

【図２】本発明の実施の形態１に係る半導体装置の製造
方法を示す工程平面図および該平面図のＸ−Ｘ’，Ｙ−
Ｙ’線に沿う工程断面図である。FIG. 2 is a process plan view showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention, and XX ′ and Y- in the plan view.
It is process sectional drawing which follows the Y 'line.

【図３】本発明の実施の形態１に係る半導体装置の製造
方法を示す工程平面図および該平面図のＸ−Ｘ’，Ｙ−
Ｙ’線に沿う工程断面図である。FIG. 3 is a process plan view showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention, and XX ′ and Y- in the plan view.
It is process sectional drawing which follows the Y 'line.

【図４】本発明の実施の形態１に係る半導体装置の製造
方法を示す工程平面図および該平面図のＸ−Ｘ’，Ｙ−
Ｙ’線に沿う工程断面図である。FIG. 4 is a process plan view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and XX ′ and Y- in the plan view.
It is process sectional drawing which follows the Y 'line.

【図５】本発明の実施の形態１に係る半導体装置の製造
方法を示す工程平面図および該平面図のＸ−Ｘ’，Ｙ−
Ｙ’線に沿う工程断面図である。FIG. 5 is a process plan view showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention, and XX ′ and Y- in the plan view.
It is process sectional drawing which follows the Y 'line.

【図６】本発明の実施の形態１に係る半導体装置の製造
方法を示す工程平面図および該平面図のＸ−Ｘ’，Ｙ−
Ｙ’線に沿う工程断面図である。FIG. 6 is a process plan view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and XX ′ and Y- in the plan view.
It is process sectional drawing which follows the Y 'line.

【図７】本発明の実施の形態１に係る半導体装置の製造
方法を示す工程平面図および該平面図のＸ−Ｘ’，Ｙ−
Ｙ’線に沿う工程断面図である。FIG. 7 is a process plan view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and XX ′ and Y- in the plan view.
It is process sectional drawing which follows the Y 'line.

【図８】本発明の実施の形態１に係る半導体装置の製造
方法を示す工程平面図および該平面図のＸ−Ｘ’，Ｙ−
Ｙ’線に沿う工程断面図である。FIG. 8 is a process plan view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and XX ′ and Y- in the plan view.
It is process sectional drawing which follows the Y 'line.

【図９】本発明の実施の形態１に係る半導体装置の製造
方法におけるスリミング前とスリミング後のパターンで
ある。FIG. 9 shows patterns before and after slimming in the method for manufacturing a semiconductor device according to the first embodiment of the present invention.

【図１０】本発明の実施の形態１と従来の半導体装置の
製造方法の結果を比較するパターンである。FIG. 10 is a pattern for comparing the result of the first embodiment of the present invention with the result of the conventional method of manufacturing a semiconductor device.

【図１１】本発明の実施の形態２に係る半導体装置の製
造方法を示す工程平面図および該平面図のＸ−Ｘ’線に
沿う工程断面図である。FIG. 11 is a process plan view showing the method for manufacturing the semiconductor device according to the second embodiment of the present invention, and a process sectional view taken along line XX ′ of the plan view.

【図１２】本発明の実施の形態２に係る半導体装置の製
造方法を示す工程断面図である。FIG. 12 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１３】本発明の実施の形態２に係る半導体装置の製
造方法を示す工程断面図である。FIG. 13 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１４】本発明の実施の形態２に係る半導体装置の製
造方法を示す工程断面図である。FIG. 14 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１５】本発明の実施の形態２に係る半導体装置の製
造方法を示す工程断面図である。FIG. 15 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１６】本発明の実施の形態３に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。16A and 16B are a process plan view of each manufacturing process showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention, and a process cross-sectional view taken along line XX ′ and YY ′ of the plan view.

【図１７】本発明の実施の形態３に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。FIG. 17 is a process plan view of each manufacturing process showing the method for manufacturing a semiconductor device according to the third embodiment of the present invention, and a process cross-sectional view taken along line XX ′ and YY ′ of the plan view.

【図１８】本発明の実施の形態３に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。FIG. 18 is a process plan view of each manufacturing process showing the method for manufacturing a semiconductor device according to the third embodiment of the present invention, and a process cross-sectional view taken along line XX ′ and YY ′ of the plan view.

【図１９】本発明の実施の形態３に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。FIG. 19 is a process plan view of each manufacturing process showing the method for manufacturing a semiconductor device according to the third embodiment of the present invention, and a process cross-sectional view taken along line XX ′ and YY ′ of the plan view.

【図２０】本発明の実施の形態３に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。FIG. 20 is a process plan view of each manufacturing process showing the method for manufacturing a semiconductor device according to the third embodiment of the present invention, and a process cross-sectional view taken along the line XX ′, YY ′ of the plan view.

【図２１】本発明の実施の形態３に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。FIG. 21 is a process plan view of each manufacturing process showing the method for manufacturing a semiconductor device according to the third embodiment of the present invention, and a process cross-sectional view taken along line XX ′ and YY ′ of the plan view.

【図２２】本発明の実施の形態４に係る半導体装置の製
造方法を示す各製造工程の工程平面図および工程断面図
である。FIG. 22 is a process plan view and a process cross-sectional view of each manufacturing process showing the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.

【図２３】本発明の実施の形態４に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。FIG. 23 is a process plan view of each manufacturing process showing a method for manufacturing a semiconductor device according to Embodiment 4 of the present invention, and a process cross-sectional view taken along the line XX ′, YY ′ of the plan view.

【図２４】本発明の実施の形態４に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。24A and 24B are a process plan view of each manufacturing process showing a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention, and a process cross-sectional view along a line XX ′ and YY ′ of the plan view.

【図２５】本発明の実施の形態４に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。FIG. 25 is a process plan view of each manufacturing process showing a method for manufacturing a semiconductor device according to Embodiment 4 of the present invention, and a process cross-sectional view taken along the line XX ′, YY ′ of the plan view.

【図２６】本発明の実施の形態４に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。FIG. 26 is a process plan view of each manufacturing process showing the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention, and a process cross-sectional view taken along the line XX ′, YY ′ of the plan view.

【図２７】本発明の実施の形態４に係る半導体装置の製
造方法を示す各製造工程の工程平面図および該平面図の
Ｘ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。27A and 27B are a process plan view of each manufacturing process showing the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention, and a process cross-sectional view taken along line XX ′ and YY ′ of the plan view.

【図２８】本発明の実施の形態５に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 28 is a process plan view showing the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図２９】本発明の実施の形態５に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 29 includes a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.

【図３０】本発明の実施の形態５に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 30 is a process plan view showing the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図３１】本発明の実施の形態５に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 31 includes a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.

【図３２】本発明の実施の形態５に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 32 is a process plan view showing the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図３３】本発明の実施の形態５に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 33 is a process plan view showing the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図３４】本発明の実施の形態５に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 34 includes a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.

【図３５】本発明の実施の形態５に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 35 is a process plan view showing the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図３６】本発明の実施の形態５に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 36 is a process plan view showing the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図３７】本発明の実施の形態６に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 37 includes a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention.

【図３８】本発明の実施の形態６に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 38 is a process plan view showing the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図３９】本発明の実施の形態６に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 39 is a process plan view showing the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図４０】本発明の実施の形態６に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 40 is a process plan view showing the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図４１】本発明の実施の形態６に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 41 is a process plan view showing the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図４２】本発明の実施の形態６に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 42 is a process plan view showing the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図４３】本発明の実施の形態６に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 43 includes a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention.

【図４４】本発明の実施の形態６に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 44 includes a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention.

【図４５】本発明の実施の形態６に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 45 is a process plan view showing the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図４６】本発明の実施の形態７に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 46 is a process plan view showing the method for manufacturing the semiconductor device according to the seventh embodiment of the present invention, and a process cross-sectional view of the plan view.

【図４７】本発明の実施の形態７に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 47 is a process plan view showing the method for manufacturing the semiconductor device according to the seventh embodiment of the present invention, and a process cross-sectional view of the plan view.

【図４８】本発明の実施の形態７に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 48 includes a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the seventh embodiment of the present invention.

【図４９】本発明の実施の形態７に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 49 is a process plan view showing the method for manufacturing the semiconductor device according to the seventh embodiment of the present invention, and a process cross-sectional view of the plan view.

【図５０】本発明の実施の形態７に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 50 is a process plan view showing the method for manufacturing the semiconductor device according to the seventh embodiment of the present invention, and a process cross-sectional view of the plan view.

【図５１】本発明の実施の形態７に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 51 is a process plan view showing the method for manufacturing the semiconductor device according to the seventh embodiment of the present invention, and a process cross-sectional view of the plan view.

【図５２】本発明の実施の形態７に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 52 is a process plan view showing the method for manufacturing the semiconductor device according to the seventh embodiment of the present invention, and a process cross-sectional view of the plan view.

【図５３】本発明の実施の形態７に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 53 is a process plan view showing the method for manufacturing the semiconductor device according to the seventh embodiment of the present invention, and a process cross-sectional view of the plan view.

【図５４】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 54 is a process plan view showing the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図５５】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 55 includes a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention.

【図５６】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 56 is a process plan view showing the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図５７】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 57 is a process plan view showing the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図５８】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 58 is a process plan view showing the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図５９】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 59 is a process plan view showing the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図６０】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。60A and 60B are a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention.

【図６１】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。61 is a process plan view showing the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図６２】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。62A and 62B are a process plan view and a process cross-sectional view of the plan view, illustrating the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention.

【図６３】本発明の実施の形態８に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 63 is a process plan view showing the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図６４】本発明の実施の形態９に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 64 is a process plan view showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図６５】本発明の実施の形態９に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 65 is a process plan view showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図６６】本発明の実施の形態９に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 66 is a process plan view showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図６７】本発明の実施の形態９に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 67 is a process plan view showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図６８】本発明の実施の形態９に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 68 is a process plan view showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図６９】本発明の実施の形態９に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 69 is a process plan view showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図７０】本発明の実施の形態９に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 70 is a process plan view showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図７１】本発明の実施の形態９に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 71 is a process plan view showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図７２】本発明の実施の形態９に係る半導体装置の製
造方法を示す工程平面図および該平面図の工程断面図で
ある。FIG. 72 is a process plan view showing the method for manufacturing the semiconductor device according to the ninth embodiment of the present invention, and a process cross-sectional view of the plan view.

【図７３】従来の半導体装置の製造方法を示す工程平面
図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断
面図である。73 is a process plan view showing a conventional method for manufacturing a semiconductor device, and a process cross-sectional view along a line XX ′ and YY ′ of the plan view.

【図７４】従来の半導体装置の製造方法を示す工程平面
図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断
面図である。74 is a process plan view showing a conventional method for manufacturing a semiconductor device, and a process cross-sectional view along a line XX ′ and YY ′ of the plan view.

【図７５】従来の半導体装置の製造方法を示す工程平面
図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断
面図である。75 is a process plan view showing a conventional method for manufacturing a semiconductor device, and a process cross-sectional view taken along the line XX ′, YY ′ of the plan view.

【図７６】従来の半導体装置の製造方法を示す工程平面
図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断
面図である。76 is a process plan view showing a conventional method for manufacturing a semiconductor device, and a process cross-sectional view along a line XX ′ and YY ′ of the plan view.

【図７７】従来の半導体装置の製造方法におけるスリミ
ング前とスリミング後のパターンである。FIG. 77 shows patterns before and after slimming in a conventional method for manufacturing a semiconductor device.

【図７８】従来の半導体装置の製造方法によるメモリセ
ル部のスリミング前とスリミング後のゲートパターンで
ある。FIG. 78 shows gate patterns before and after slimming of a memory cell portion according to a conventional method of manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１、３１、１００…シリコン基板 １ａ、３１ａ、１００ａ…素子領域 １ｂ、３１ｂ、１００ｂ…素子分離領域 ２、３２、１０１…ゲート絶縁膜 ３、３３、１０２…ポリシリコン膜（被加工膜） ４…ＳｉＯＮ膜（ハードマスク材料膜） ５、３５、１０３…第１のレジストパターン（ゲートレ
ジストパターン） ５ａ、３５ａ、１０３ａ…ゲートレジストパターンのゲ
ート電極パターン部 ５ｂ、３５ｂ、１０３ｂ…ゲートレジストパターンの配
線レジストパターン部 ６…ハードマスクパターン ６ａ…ハードマスクパターンのゲート電極パターン部 ６ｂ…ハードマスクパターンの配線ハードマスクパター
ン部 ７、３８…第２のレジストパターン ７ａ、３８ａ…開口 ８、３９、１０４…ゲートパターン（被加工膜パター
ン） ８ａ、３９ａ、１０４ａ…ゲートパターンのゲート電極
パターン部(ラインパターン部) ８ｂ、３９ｂ、１０４ｂ…ゲートパターンの配線パター
ン部（スペースパターン部） ２０…ゲート側壁膜 ２１…層間絶縁膜 ２２…コンタクト用レジストパターン ２３…拡散層 ２４…コンタクト孔 ２５…コンタクト ３４…多層レジスト膜 ３４1…下層膜 ３４2…中間膜 ３４3…フォトレジスト膜 ３６…中間膜パターン ３６ａ…中間膜パターンのゲート電極パターン部 ３６ｂ…中間膜パターンの配線パターン部 ３７…下層膜パターン ３７ａ…下層膜パターンのゲート電極パターン部 ３７ｂ…下層膜パターンの配線パターン部 ４０…シリコン基板 ４１…ゲート電極材膜 ４２…ハードマスク材料膜 ４３…レジスト、レジストパターン ４４…レジスト、レジストパターン ４５…ダミーパターン。1, 31, 100: silicon substrate 1a, 31a, 100a: element region 1b, 31b, 100b: element isolation region 2, 32, 101: gate insulating film 3, 33, 102: polysilicon film (processed film) 4: SiON film (hard mask material film) 5, 35, 103: First resist pattern (gate resist pattern) 5a, 35a, 103a: Gate electrode pattern portion of gate resist pattern 5b, 35b, 103b: Wiring resist of gate resist pattern Pattern portion 6: Hard mask pattern 6a: Gate electrode pattern portion of hard mask pattern 6b: Wiring of hard mask pattern Hard mask pattern portion 7, 38: Second resist pattern 7a, 38a: Opening 8, 39, 104: Gate pattern (Processed film pattern) 8a, 39a, 1 4a: Gate electrode pattern portion (line pattern portion) of the gate pattern 8b, 39b, 104b: Wiring pattern portion (space pattern portion) of the gate pattern 20: Gate sidewall film 21: Interlayer insulating film 22: Contact resist pattern 23: Diffusion Layer 24 Contact hole 25 Contact 34 Multilayer resist film 34 1 Lower film 34 2 Intermediate film 34 3 Photoresist film 36 Intermediate film pattern 36 a Gate electrode pattern part of intermediate film pattern 36 b Intermediate film pattern Wiring pattern part 37: Lower layer film pattern 37a: Gate electrode pattern part of lower layer film pattern 37b: Wiring pattern part of lower layer film pattern 40: Silicon substrate 41: Gate electrode material film 42: Hard mask material film 43: Resist, resist pattern 44 ... resist, resist putter 45 ... dummy pattern.

フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３０１Ｇ ５Ｆ１４０ 27/088 21/30 ５７３ 27/108 ５７４ 29/78 27/08 １０２Ｃ (72)発明者 井上 壮一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 BB01 CC05 DD03 DD71 EE14 EE17 GG14 GG16 HH14 5F033 HH04 JJ04 KK01 NN40 PP09 QQ01 QQ04 QQ08 QQ09 QQ11 QQ13 QQ19 QQ28 QQ29 QQ30 QQ37 QQ48 RR06 RR08 SS08 TT08 VV06 XX03 5F046 AA20 NA07 PA03 PA04 PA11 5F048 AB01 AB03 BB03 BB05 5F083 GA01 GA09 GA28 MA03 MA06 MA19 PR01 PR03 PR05 PR06 PR07 PR23 PR40 ZA12 5F140 AA39 AA40 AB01 AC32 BF04 BF56 BG08 BG14 BG19 BG26 BG28 BG37 BG38 BG39 BG46 BG52 BG53 BJ04 BK13 BK27 CB04 CC03 CC12 CE07 CE14Continuation of the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (reference) H01L 21/8242 H01L 29/78 301G 5F140 27/088 21/30 573 27/108 574 29/78 27/08 102C (72 ) Inventor Soichi Inoue 8 Shinsugita-cho, Isogo-ku, Yokohama-shi, Kanagawa Prefecture F-term in the Toshiba Yokohama office (Reference) 4M104 BB01 CC05 DD03 DD71 EE14 EE17 GG14 GG16 HH14 5F033 HH04 JJ04 KK01 NN40 PP09 QQ01 QQQQQQQQ08 QQ28 QQ29 QQ30 QQ37 QQ48 RR06 RR08 SS08 TT08 VV06 XX03 5F046 AA20 NA07 PA03 PA04 PA11 5F048 AB01 AB03 BB03 BB05 5F083 GA01 GA09 GA28 MA03 MA06 MA19 PR01 PR03 PR05 PR06 PR07 PR23 PR40 ZA12 5F140 BG39 ABG30 BG33 BG38 BG39 BG46 BG52 BG53 BJ04 BK13 BK27 CB04 CC03 CC12 CE07 CE14

Claims (54)

【特許請求の範囲】[Claims] 【請求項１】 被加工膜上にマスク材料膜を堆積させ、
該マスク材料膜上に第1の露光工程により第1のレジスト
パターンを形成する工程と、 前記第1のレジストパターンをマスクに前記マスク材料
膜を加工してマスクパターンを形成する工程と、 前記第１のレジストパターンを剥離する工程と、 前記マスクパターンを含む前記被加工膜上に、第２の露
光工程により前記マスクパターンの選択領域を露出する
ための開口を有し、かつ非選択領域を被覆するような第
２のレジストパターンを形成する工程と、 前記第２のレジストパターンの開口内に露出された前記
マスクパターン部分を細らせる工程と、 前記第２のレジストパターンを剥離する工程と、 前記マスクパターンをマスクに前記被加工膜をエッチン
グ加工して、広い寸法幅のパターン部と細い寸法幅のパ
ターン部とを有する被加工膜パターンを形成する工程と
を具備することを特徴とする半導体装置の製造方法。1. A mask material film is deposited on a film to be processed,
Forming a first resist pattern on the mask material film by a first exposure step; processing the mask material film using the first resist pattern as a mask to form a mask pattern; A step of removing the resist pattern, and an opening for exposing a selected area of the mask pattern by a second exposure step on the film to be processed including the mask pattern, and covering an unselected area. Forming a second resist pattern such that the mask pattern portion exposed in the opening of the second resist pattern is narrowed; and removing the second resist pattern. Etching the processing target film using the mask pattern as a mask to form a processing target film pattern having a pattern part having a wide dimension width and a pattern part having a narrow dimension width. The method of manufacturing a semiconductor device characterized by comprising the step of forming a. 【請求項２】 前記マスク材料膜は、ハードマスク材料
膜、反射防止材料膜、平坦化膜のいずれかからなる単
層、若しくは多層膜であることを特徴とする背請求項１
記載の半導体装置の製造方法。2. The method according to claim 1, wherein the mask material film is a single layer or a multilayer film made of any one of a hard mask material film, an anti-reflection material film, and a flattening film.
The manufacturing method of the semiconductor device described in the above. 【請求項３】 前記マスク材料膜が多層膜よりなる場合
は、前記第１のレジストパターンをマスクに加工される
マスク材料膜の最下層を、前記第２のレジストパターン
の開口内に露出させて細らせることを特徴とする請求項
１または２記載の半導体装置の製造方法。3. When the mask material film is formed of a multilayer film, a lowermost layer of the mask material film processed using the first resist pattern as a mask is exposed in an opening of the second resist pattern. 3. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is tapered. 【請求項４】 前記第２の露光工程で形成されるレジス
トパターンは、平坦化材料を含むレジストパターン形成
プロセスによって形成されることを特徴とする請求項１
記載の半導体装置の製造方法。4. The resist pattern formed in the second exposure step is formed by a resist pattern forming process including a planarizing material.
The manufacturing method of the semiconductor device described in the above. 【請求項５】 前記被加工膜が、ゲート電極材料膜であ
ることを特徴とする請求項１から４のいずれか１項記載
の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the film to be processed is a gate electrode material film. 【請求項６】 前記第２の露光工程によって露出された
選択領域は、素子領域上のトランジスタのゲート電極パ
ターン部とし、前記第２の露光工程によって被覆された
非選択領域は、素子分離上の配線パターン部とすること
を特徴とする請求項１から５のいずれか１項記載の半導
体装置の製造方法。6. The selected region exposed in the second exposure step is a gate electrode pattern portion of a transistor on an element region, and the non-selected region covered by the second exposure step is 6. The method for manufacturing a semiconductor device according to claim 1, wherein said method is a wiring pattern portion. 【請求項７】 前記第２のレジストパターンは、素子領
域パターンと同一の反転パターンで、かつ素子領域パタ
ーンよりも合せずれ裕度分大きくなるように形成されて
いることを特徴とする請求項１から６のいずれか１項記
載の半導体装置の製造方法。7. The semiconductor device according to claim 1, wherein the second resist pattern is the same reverse pattern as the element region pattern and is formed so as to be larger than the element region pattern by the amount of misalignment tolerance. 7. The method for manufacturing a semiconductor device according to any one of claims 1 to 6. 【請求項８】 前記第２の露光工程と素子分離領域を形
成するための露光工程において用いられるレジストは、
一方がポジ型レジストであれば、他方はネガ型レジスト
であり、かつ露光マスクは、同一マスクであることを特
徴とする請求項１から７のいずれか１項記載の半導体装
置の製造方法。8. The resist used in the second exposure step and the exposure step for forming an element isolation region includes:
8. The method according to claim 1, wherein one of the resists is a positive resist, the other is a negative resist, and the exposure mask is the same mask. 【請求項９】 前記第２の露光工程によって露出された
選択領域は、ロジック部とメモリ部を混載したシステム
ＬＳＩのロジック部におけるトランジスタのゲートパタ
ーン部であり、前記第２の露光工程によって被覆された
非選択領域は、メモリ部の回路パターン部であることを
特徴とする請求項１から８のいずれか１項記載の半導体
装置の製造方法。9. The selected area exposed in the second exposure step is a gate pattern part of a transistor in a logic part of a system LSI in which a logic part and a memory part are mounted, and is covered by the second exposure step. 9. The method according to claim 1, wherein the non-selected region is a circuit pattern portion of a memory portion. 【請求項１０】 前記マスク材料膜は、ＳｉＯ2、Ｓｉ3
Ｎ4、ＳｉＯＮ、Ａｌ2Ｏ3、ＳｉＣ、カーボン膜、有機
膜のうち選択された１つ、又はその組合わせからなるこ
とを特徴とする請求項１から９のいずれか１項記載の半
導体装置の製造方法。10. The mask material film is made of SiO 2 , Si 3
10. The semiconductor device according to claim 1, comprising one selected from N 4 , SiON, Al 2 O 3 , SiC, a carbon film, and an organic film, or a combination thereof. Manufacturing method. 【請求項１１】 前記被加工膜上にハードマスク材料膜
を堆積させ、該ハードマスク材料膜上に第１の露光工程
により第１のレジストパターンを形成する工程と、 前記第１のレジストパターンをマスクに前記ハードマス
ク材料膜をエッチング加工してハードマスクパターンを
形成する工程と、 前記第１のレジストパターンを剥離する工程と、 前記ハードマスクパターンを含む前記被加工膜上に、第
２の露光工程により前記ハードマスクパターンの選択領
域を露出するための開口を有し、かつ非選択領域を被覆
するような第２のレジストパターンを形成する工程と、 前記第２のレジストパターンの開口内に露出された前記
ハードマスクパターン部をエッチング加工によって細ら
せる工程と、 前記第２のレジストパターンを剥離する工程と、 前記ハードマスクパターンをマスクに前記被加工膜をエ
ッチングして広い寸法幅のパターン部と細い寸法幅のパ
ターン部とを有する被加工膜パターンを形成する工程
と、 前記ハードマスクパターンを剥離せずに残存させた状態
で、トランジスタのソース、ドレイン部コンタクトを、
該ハードマスクパターンを用いた自己整合により形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。11. A step of depositing a hard mask material film on the film to be processed and forming a first resist pattern on the hard mask material film by a first exposure step; Forming a hard mask pattern by etching the hard mask material film on a mask; removing the first resist pattern; and performing a second exposure on the film to be processed including the hard mask pattern. Forming a second resist pattern having an opening for exposing a selected region of the hard mask pattern by a step and covering a non-selected region; and exposing the second resist pattern in the opening of the second resist pattern. A step of narrowing the hard mask pattern portion by etching, and a step of peeling off the second resist pattern. A step of etching the film to be processed using the hard mask pattern as a mask to form a film to be processed having a pattern portion having a wide dimension width and a pattern portion having a narrow dimension width, without peeling off the hard mask pattern In the state where it is left, the source and drain contacts of the transistor are
Forming the semiconductor device by self-alignment using the hard mask pattern. 【請求項１２】 前記ハードマスク材料膜は、Ｓｉ
Ｏ2、Ｓｉ3Ｎ4、ＳｉＯＮ、Ａｌ2Ｏ3、ＳｉＣ、カーボ
ン膜、有機膜のうちから選択された１つ、又はその組合
わせからなることを特徴とする請求項１１記載の半導体
装置の製造方法。12. The hard mask material film is made of Si
12. The semiconductor device according to claim 11, comprising one selected from O 2 , Si 3 N 4 , SiON, Al 2 O 3 , SiC, a carbon film, an organic film, or a combination thereof. Production method. 【請求項１３】 素子領域および素子分離領域上に、同
時に形成された回路パターンを有する半導体装置におい
て、前記回路パターンは、前記素子領域において細い寸
法幅に形成されてなり、かつ前記素子分離領域において
太い寸法幅に形成されてなることを特徴とする半導体装
置。13. A semiconductor device having a circuit pattern formed simultaneously on an element region and an element isolation region, wherein the circuit pattern is formed to have a small dimension width in the element region, and A semiconductor device characterized by being formed with a large dimension width. 【請求項１４】 前記回路パターン寸法と前記回路パタ
ーンから最近接の回路パターンまでの距離の比が、１．
５から２．０以下の比較的密集度の高いパターンと、そ
の比が１．５から２．０以上の孤立パターンが同時に形
成された回路パターンを有する半導体装置において、前
記密集度の高いパターンは、太い寸法幅に形成されてな
り、前記孤立パターンは、細い寸法幅に形成されてなる
ことを特徴とする請求項１３記載の半導体装置。14. The ratio of the circuit pattern dimension to the distance from the circuit pattern to the nearest circuit pattern is 1.
In a semiconductor device having a circuit pattern in which a relatively dense pattern of 5 to 2.0 or less and an isolated pattern having a ratio of 1.5 to 2.0 or more are formed at the same time, the pattern of high density is 14. The semiconductor device according to claim 13, wherein the isolated pattern is formed to have a large dimension width, and the isolated pattern is formed to have a small dimension width. 【請求項１５】 処理基板上に第1の材料を形成する工
程と、 レベンソン型位相シフトマスクを使用して第１の露光を
行い前記第１の材料上の第１の領域に第１のレジストパ
ターンを形成し、かつ第２の領域にレジストを被覆する
工程と、 前記第1のレジストパターンを細らせて第２のレジスト
パターンを形成する工程と、 前記第２のレジストパターンをマスクとして前記第１の
材料を加工する工程と、 前記第２のレジストパターンを除去して前記第１の材料
からなる第１のパターンを形成する工程と、 前記第１の領域にレジストを覆い、かつ第２の露光を行
って前記第２の領域に第３のレジストパターンを形成す
る工程と、 前記第３のレジストパターンをマスクとして前記第１の
材料を加工する工程と、 前記第３のレジストパターンを除去して前記第1の材料
からなる第２のパターンを形成する工程と、 前記第１の材料からなる第２のパターンをマスクとして
前記処理基板を加工する工程と、 前記第1の材料を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。15. A step of forming a first material on a processing substrate, and performing a first exposure using a Levenson-type phase shift mask to form a first resist on a first region on the first material. Forming a pattern, and covering a second region with a resist, narrowing the first resist pattern to form a second resist pattern, and using the second resist pattern as a mask, Processing a first material; removing the second resist pattern to form a first pattern made of the first material; covering the first region with a resist; Forming a third resist pattern in the second region by performing light exposure; processing the first material using the third resist pattern as a mask; removing the third resist pattern Forming a second pattern made of the first material, processing the processing substrate using the second pattern made of the first material as a mask, and removing the first material. A method for manufacturing a semiconductor device, comprising: 【請求項１６】 前記第１の材料はハードマスク材料
膜、反射防止材料膜、平坦化膜のいずれかからなる単層
もしくは多層膜であることを特徴とする請求項１５記載
の半導体装置の製造方法。16. The manufacturing method of a semiconductor device according to claim 15, wherein said first material is a single layer or a multilayer film made of any one of a hard mask material film, an anti-reflection material film, and a flattening film. Method. 【請求項１７】 前記第１の材料はSiO2、Si3N4、SiO
N、Al2O3、SiC、カーボン膜のうち選択された１つ、ま
たはその組み合わせからなることを特徴とする請求項１
６記載の半導体装置の製造方法。17. The first material may be SiO 2 , Si 3 N 4 , SiO
2. The semiconductor device according to claim 1, wherein the material is selected from one of N, Al 2 O 3 , SiC, and a carbon film, or a combination thereof.
7. The method for manufacturing a semiconductor device according to item 6. 【請求項１８】 前記第１の領域は高速動作が要求され
るトランジスタのゲート領域であることを特徴とする請
求項１５または１６記載の半導体装置の製造方法。18. The method according to claim 15, wherein the first region is a gate region of a transistor that requires high-speed operation. 【請求項１９】 前記第２の領域は高速動作が要求され
るトランジスタのゲート領域以外の領域であることを特
徴とする請求項１５，１６，１８記載のいずれか１項記
載の半導体装置の製造方法。19. The semiconductor device according to claim 15, wherein said second region is a region other than a gate region of a transistor requiring high-speed operation. Method. 【請求項２０】 前記第２の領域はメモリセル部を含む
ことを特徴とする請求項１９記載の半導体装置の製造方
法。20. The method according to claim 19, wherein the second region includes a memory cell portion. 【請求項２１】 前記第１のレジストパターンは前記第
１の材料上に直接形成されるもの、あるいは反射防止膜
上に形成されるもの、あるいは多層レジストマスクプロ
セスによって形成されるものであることを特徴とする請
求項１５，１６，１８，１９のいずれか１項記載の半導
体装置の製造方法。21. The method according to claim 21, wherein the first resist pattern is formed directly on the first material, formed on an antireflection film, or formed by a multilayer resist mask process. 20. The method of manufacturing a semiconductor device according to claim 15, wherein: 【請求項２２】 前記第１のレジストパターンはダミー
パターンを含み、前記第１の領域を覆い、かつ前記第２
の領域に第３のレジストパターンを形成する工程におい
て前記第１の材料からなるダミーパターンをレジストで
覆わないことを特徴とする請求項１５，１６，１８，１
９，２１のいずれか１項記載の半導体装置の製造方法。22. The first resist pattern includes a dummy pattern, covers the first region, and includes the second resist pattern.
18. A semiconductor device according to claim 15, wherein said step of forming a third resist pattern in said region does not cover said dummy pattern made of said first material with a resist.
22. The method for manufacturing a semiconductor device according to any one of items 9 and 21. 【請求項２３】 前記第１の領域にレジストを覆い、か
つ前記第２の露光を行って前記第２の領域に第３のレジ
ストパターンを形成する工程において、前記第２の露光
に使用するマスクはクロムマスク、あるいはハーフトー
ンマスクであることを特徴とする請求項１５，１６，１
８，１９，２１，２２のいずれか１項記載の半導体装置
の製造方法。23. A mask used for the second exposure in the step of covering the first region with a resist and performing the second exposure to form a third resist pattern in the second region. 15. A chromium mask or a halftone mask.
The method for manufacturing a semiconductor device according to any one of 8, 19, 21 and 22. 【請求項２４】 前記の各工程はトランジスタのゲート
層形成に用いられることを特徴とする請求項１５，１
６，１８，１９，２１，２２，２３のいずれか１項記載
の半導体装置の製造方法。24. The method according to claim 15, wherein each of the steps is used for forming a gate layer of a transistor.
26. The method of manufacturing a semiconductor device according to any one of 6, 18, 19, 21, 22, and 23. 【請求項２５】 処理基板上に第1の材料を形成する工
程と、 レベンソン型位相シフトマスクを使用して第１の露光を
行い前記第１の材料上の第１の領域に第１のレジストパ
ターンを形成し、かつ第２の領域にレジストを被覆する
工程と、 前記第１のレジストパターンをマスクとして前記第１の
材料を加工する工程と、 前記第１のレジストパターンを除去し前記第１の材料か
らなる第１のパターンを形成する工程と、 前記第１の材料からなる第１のパターンを細らせて前記
第1の材料からなる第2のパターンを形成する工程と、 前記第１の領域をレジストで覆い、かつ第２の露光を行
って前記第２の領域に第２のレジストパターンを形成す
る工程と、 前記第２のレジストパターンをマスクとして前記第１の
材料を加工する工程と、 前記第２のレジストパターンを除去して前記第１の材料
からなる第３のパターンを形成する工程と、 前記第１の材料からなる第３のパターンをマスクとして
前記処理基板を加工する工程と、 前記第１の材料を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。25. A step of forming a first material on a processing substrate, and performing a first exposure using a Levenson-type phase shift mask to form a first resist on a first region on the first material. Forming a pattern and coating a second region with a resist; processing the first material using the first resist pattern as a mask; removing the first resist pattern and removing the first resist pattern; Forming a first pattern made of the first material; narrowing the first pattern made of the first material to form a second pattern made of the first material; Forming a second resist pattern in the second area by covering the area with a resist and performing a second exposure; and processing the first material using the second resist pattern as a mask And the second Removing a distant pattern to form a third pattern made of the first material; processing the processing substrate using the third pattern made of the first material as a mask; A method for manufacturing a semiconductor device, comprising: removing a material. 【請求項２６】 前記第１の材料はハードマスク材料
膜、反射防止材料膜、平坦化膜のいずれかからなる単層
もしくは多層膜であることを特徴とする請求項２５記載
の半導体装置の製造方法。26. The method of manufacturing a semiconductor device according to claim 25, wherein the first material is a single layer or a multilayer film made of any one of a hard mask material film, an anti-reflection material film, and a planarization film. Method. 【請求項２７】 前記第1の材料はSiO2、Si3N4、SiON、
Al2O3、SiC、カーボン膜のうち選択された１つ、または
その組み合わせからなることを特徴とする請求項２６記
載の半導体装置の製造方法。27. The first material may be SiO 2 , Si 3 N 4 , SiON,
Al 2 O 3, SiC, a selected one of the carbon film, or method according to claim 26, wherein in that it consists of a combination thereof. 【請求項２８】 前記第1の領域は高速動作が要求され
るトランジスタのゲート領域であることを特徴とする請
求項２５または２６記載の半導体装置の製造方法。28. The method according to claim 25, wherein the first region is a gate region of a transistor requiring high-speed operation. 【請求項２９】 前記第２の領域は高速動作が要求され
るトランジスタのゲート領域以外の領域であることを特
徴とする請求項２５，２６，２８記載のいずれか１項記
載の半導体装置の製造方法。29. The semiconductor device according to claim 25, wherein said second region is a region other than a gate region of a transistor requiring high-speed operation. Method. 【請求項３０】 前記第２の領域はメモリセル部を含む
ことを特徴とする請求項２９記載の半導体装置の製造方
法。30. The method according to claim 29, wherein the second region includes a memory cell portion. 【請求項３１】 前記第1のレジストパターンは前記第1
の材料上に直接形成されるもの、あるいは反射防止膜上
に形成されるもの、あるいは多層レジストマスクプロセ
スによって形成されるものであることを特徴とする請求
項２５，２６，２８，２９のいずれか１項記載の半導体
装置の製造方法。31. The method according to claim 31, wherein the first resist pattern is the first resist pattern.
30. The method according to claim 25, wherein the material is formed directly on the material, the material is formed on an antireflection film, or the material is formed by a multilayer resist mask process. 2. A method for manufacturing a semiconductor device according to claim 1. 【請求項３２】 前記第1のレジストパターンはダミー
パターンを含み、前記第1の領域を覆い、かつ前記第２
の領域に第３のレジストパターンを形成する工程におい
て前記第１の材料からなるダミーパターンをレジストで
覆わないことを特徴とする請求項２５，２６，２８，２
９，３１のいずれか１項記載の半導体装置の製造方法。32. The method according to claim 31, wherein the first resist pattern includes a dummy pattern, covers the first region, and
27. The method according to claim 25, wherein in the step of forming a third resist pattern in the region, the dummy pattern made of the first material is not covered with a resist.
32. The method of manufacturing a semiconductor device according to any one of items 9 and 31. 【請求項３３】 前記第１の領域にレジストを覆い、か
つ前記第２の露光を行って前記第２の領域に第３のレジ
ストパターンを形成する工程において、前記第２の露光
に使用するマスクはクロムマスクあるいはハーフトーン
マスクであることを特徴とする請求項２５，２６，２
８，２９，３１，３２のいずれか１項記載の半導体装置
の製造方法。33. A mask used for the second exposure in the step of covering the first region with a resist and performing the second exposure to form a third resist pattern in the second region. 25. A chromium mask or a halftone mask.
33. The method for manufacturing a semiconductor device according to any one of 8, 29, 31, and 32. 【請求項３４】 前記の各工程はトランジスタのゲート
層形成に用いられることを特徴とする請求項２５，２
６，２８，２９，３１，３２，３３のいずれか１項記載
の半導体装置の製造方法。34. The method according to claim 25, wherein each of the steps is used for forming a gate layer of a transistor.
The method for manufacturing a semiconductor device according to any one of claims 6, 28, 29, 31, 32, and 33. 【請求項３５】 処理基板上に第１の材料を形成する工
程と、 レベンソン型位相シフトマスクを使用して第１の露光を
行い、前記第１の材料上の第１の領域に第１のレジスト
パターンを形成し、かつ第２の領域にレジストを被覆す
る工程と、 前記第1のレジストパターンをマスクとして前記第1の材
料を加工する工程と、 前記第1のレジストパターンを除去し、前記第1の材料か
らなる第１のパターンを形成する工程と、 前記第1の領域をレジストで覆い、かつ第２の露光を行
って前記第２の領域に第2のレジストパターンを形成す
る工程と、 前記第２のレジストパターンをマスクとして前記第１の
材料を加工する工程と、 前記第２のレジストパターンを除去して前記第１の材料
からなる第２のパターンを形成する工程と、 前記第１の材料からなる第２のパターンをマスクとして
処理基板を加工する工程と、 前記第１の材料を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。35. A step of forming a first material on a processing substrate, and performing a first exposure using a Levenson-type phase shift mask, and forming a first region on a first region on the first material. Forming a resist pattern, and covering a second region with a resist, processing the first material using the first resist pattern as a mask, removing the first resist pattern, Forming a first pattern made of a first material, covering the first region with a resist, and performing a second exposure to form a second resist pattern in the second region; Processing the first material using the second resist pattern as a mask; removing the second resist pattern to form a second pattern made of the first material; From the first material The method of manufacturing a semiconductor device characterized by comprising the step of processing the substrate to the second pattern as a mask, removing the first material. 【請求項３６】 前記第１の材料はハードマスク材料
膜、反射防止材料膜、平坦化膜のいずれかからなる単層
もしくは多層膜であることを特徴とする請求項３５記載
の半導体装置の製造方法。36. The method of manufacturing a semiconductor device according to claim 35, wherein the first material is a single layer or a multilayer film made of any one of a hard mask material film, an anti-reflection material film, and a planarization film. Method. 【請求項３７】 前記第１の材料はSiO2、Si3N4、SiO
N、Al2O3、SiC、カーボン膜のうち選択された1つ、また
はその組み合わせからなることを特徴とする請求項３６
記載の半導体装置の製造方法。37. The first material is made of SiO 2 , Si 3 N 4 , SiO
37. A film made of one selected from N, Al 2 O 3 , SiC, and a carbon film, or a combination thereof.
The manufacturing method of the semiconductor device described in the above. 【請求項３８】 前記第1の領域は高速動作が要求され
るトランジスタのゲート領域であることを特徴とする請
求項３５または３６記載の半導体装置の製造方法。38. The method according to claim 35, wherein the first region is a gate region of a transistor requiring high-speed operation. 【請求項３９】 前記第２の領域は高速動作が要求され
るトランジスタのゲート領域以外の領域であることを特
徴とする請求項３５，３６，３８記載のいずれか１項記
載の半導体装置の製造方法。39. The semiconductor device according to claim 35, wherein the second region is a region other than a gate region of a transistor requiring high-speed operation. Method. 【請求項４０】 前記第２の領域はメモリセル部を含む
ことを特徴とする請求項３９記載の半導体装置の製造方
法。40. The method according to claim 39, wherein the second region includes a memory cell portion. 【請求項４１】 前記第１のレジストパターンは前記第
１の材料上に直接形成されるもの、あるいは反射防止膜
上に形成されるもの、あるいは多層レジストマスクプロ
セスによって形成されるものであることを特徴とする請
求項３５，３６，３８，３９のいずれか１項記載の半導
体装置の製造方法。41. The method according to claim 41, wherein the first resist pattern is formed directly on the first material, formed on an antireflection film, or formed by a multilayer resist mask process. The method for manufacturing a semiconductor device according to claim 35, wherein: 【請求項４２】 前記第１のレジストパターンはダミー
パターンを含み、前記第１の領域を覆い、かつ前記第２
の領域に第３のレジストパターンを形成する工程におい
て前記第１の材料からなるダミーパターンをレジストで
覆わないことを特徴とする請求項３５，３６，３８，３
９，４１のいずれか１項記載の半導体装置の製造方法。42. The first resist pattern includes a dummy pattern, covers the first region, and
35. The method according to claim 35, wherein the step of forming a third resist pattern in the region of the second step does not cover the dummy pattern made of the first material with a resist.
42. The method of manufacturing a semiconductor device according to any one of items 9 and 41. 【請求項４３】 前記第１の領域にレジストを覆い、か
つ第２の露光を行って前記第２の領域に第３のレジスト
パターンを形成する工程において、前記第２の露光で使
用するマスクはクロムマスク、あるいはハーフトーンマ
スクであることを特徴とする請求項３５，３６，３８，
３９，４１，４２のいずれか１項記載の半導体装置の製
造方法。43. In the step of covering the first region with a resist and performing a second exposure to form a third resist pattern in the second region, a mask used in the second exposure is A chrome mask or a halftone mask.
43. The method of manufacturing a semiconductor device according to any one of items 39, 41, and 42. 【請求項４４】 上記工程はトランジスタのゲート層形
成に用いられることを特徴とする請求項３５，３６，３
８，３９，４１，４２，４３のいずれか１項記載の半導
体装置の製造方法。44. The method according to claim 35, wherein said step is used for forming a gate layer of a transistor.
The method for manufacturing a semiconductor device according to any one of 8, 39, 41, 42, and 43. 【請求項４５】 処理基板上に第1の材料を形成する工
程と、 レベンソン型位相シフトマスクを使用して第１の露光を
行い、前記第１の材料上の第１の領域に第１のレジスト
パターンを形成し、かつ第２の領域にレジストを被覆す
る工程と、 前記第１のレジストパターンを細らせて第２のレジスト
パターンを形成する工程と、 前記第２のレジストパターンをマスクとして前記第１の
材料を加工する工程と、 前記第２のレジストパターンを除去して前記第１の材料
からなる第１のパターンを形成する工程と、 前記第１の材料からなる第１のパターンを細らせて前記
第１の材料からなる第２のパターンを形成する工程と、 前記第１の領域にレジストを覆い、かつ第２の露光を行
って前記第２の領域に第３のレジストパターンを形成す
る工程と、 前記第３のレジストパターンをマスクとして前記第１の
材料を加工する工程と、 前記第３のレジストパターンを除去して前記第１の材料
からなる第３のパターンを形成する工程と、 前記第１の材料からなる第３のパターンをマスクとして
処理基板を加工する工程と、 前記第１の材料を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。45. A step of forming a first material on a processing substrate, and performing a first exposure using a Levenson-type phase shift mask to form a first region on a first region on the first material. Forming a resist pattern and covering the second region with a resist; narrowing the first resist pattern to form a second resist pattern; and using the second resist pattern as a mask. Processing the first material, removing the second resist pattern to form a first pattern made of the first material, and forming a first pattern made of the first material Forming a second pattern made of the first material by thinning; and covering the first region with a resist and performing a second exposure to form a third resist pattern on the second region. Forming a; Processing the first material using the third resist pattern as a mask; removing the third resist pattern to form a third pattern made of the first material; A method of manufacturing a semiconductor device, comprising: a step of processing a processing substrate using a third pattern made of the material described above as a mask; and a step of removing the first material. 【請求項４６】 前記第１の材料はハードマスク材料
膜、反射防止材料膜、平坦化膜のいずれかからなる単層
もしくは多層膜であることを特徴とする請求項４５記載
の半導体装置の製造方法。46. The manufacturing method of a semiconductor device according to claim 45, wherein the first material is a single layer or a multilayer film made of any one of a hard mask material film, an antireflection material film, and a flattening film. Method. 【請求項４７】 前記第１の材料はSiO2、Si3N4、SiO
N、Al2O3、SiC、カーボン膜のうち選択された１つ、ま
たはその組み合わせからなることを特徴とする請求項４
６記載の半導体装置の製造方法。47. The first material is SiO 2 , Si 3 N 4 , SiO
5. The method according to claim 4, wherein the material is selected from N, Al 2 O 3 , SiC, and a carbon film or a combination thereof.
7. The method for manufacturing a semiconductor device according to item 6. 【請求項４８】 前記第１の領域は高速動作が要求され
るトランジスタのゲート領域であることを特徴とする請
求項４５または４６記載の半導体装置の製造方法。48. The method according to claim 45, wherein the first region is a gate region of a transistor requiring high-speed operation. 【請求項４９】 前記第２の領域は高速動作が要求され
るトランジスタのゲート領域以外の領域であることを特
徴とする請求項４５，４６，４８記載のいずれか１項記
載の半導体装置の製造方法。49. The semiconductor device according to claim 45, wherein the second region is a region other than a gate region of a transistor requiring high-speed operation. Method. 【請求項５０】 前記第２の領域はメモリセル部を含む
ことを特徴とする請求項４９記載の半導体装置の製造方
法。50. The method according to claim 49, wherein said second region includes a memory cell portion. 【請求項５１】 前記第１のレジストパターンは前記第
１の材料上に直接形成されるもの、あるいは反射防止膜
上に形成されるもの、あるいは多層レジストマスクプロ
セスによって形成されるものであることを特徴とする請
求項４５，４６，４８，４９のいずれか１項記載の半導
体装置の製造方法。51. The method according to claim 51, wherein the first resist pattern is formed directly on the first material, formed on an antireflection film, or formed by a multilayer resist mask process. 50. The method of manufacturing a semiconductor device according to claim 45, wherein: 【請求項５２】 前記第１のレジストパターンはダミー
パターンを含み、前記第１の領域を覆い、かつ前記第２
の領域に第３のレジストパターンを形成する工程におい
て前記第１の材料からなるダミーパターンをレジストで
覆わないことを特徴とする請求項４５，４６，４８，４
９，５１のいずれか１項記載の半導体装置の製造方法。52. The first resist pattern includes a dummy pattern, covers the first region, and
50. The method according to claim 45, wherein the step of forming a third resist pattern in the region does not cover the dummy pattern made of the first material with a resist.
The method for manufacturing a semiconductor device according to any one of claims 9 and 51. 【請求項５３】 前記第１の領域にレジストを覆い、か
つ第２の露光を行って前記第２の領域に第３のレジスト
パターンを形成する工程において、前記第２の露光で使
用するマスクはクロムマスク、あるいはハーフトーンマ
スクであることを特徴とする請求項４５，４６，４８，
４９，５１，５２のいずれか１項記載の半導体装置の製
造方法。53. In the step of forming a third resist pattern in the second region by covering the first region with a resist and performing a second exposure, a mask used in the second exposure is A chrome mask or a halftone mask.
The method for manufacturing a semiconductor device according to any one of claims 49, 51, and 52. 【請求項５４】 前記の各工程はトランジスタのゲート
層形成に用いられることを特徴とする請求項４５，４
６，４８，４９，５１，５２，５３のいずれか１項記載
の半導体装置の製造方法。54. The method according to claim 45, wherein each of the steps is used to form a gate layer of a transistor.
The method for manufacturing a semiconductor device according to any one of claims 6, 48, 49, 51, 52, and 53.
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136376A (en) * 2003-10-31 2005-05-26 Hynix Semiconductor Inc Transistor of semiconductor device and method of manufacturing the same
WO2005083757A1 (en) * 2004-03-01 2005-09-09 Tokyo Electron Limited Method for separating resist film and rework process
JP2006310376A (en) * 2005-04-26 2006-11-09 Renesas Technology Corp Method of manufacturing semiconductor integrated circuit device
JP2007500443A (en) * 2003-07-28 2007-01-11 フリースケール セミコンダクター インコーポレイテッド Semiconductor device having organic antireflection coating (ARC) and method thereof
JP2007096099A (en) * 2005-09-29 2007-04-12 Toshiba Corp Method of manufacturing semiconductor device
JP2007149768A (en) * 2005-11-24 2007-06-14 Nec Electronics Corp Method of manufacturing semiconductor device
JP2008500727A (en) * 2004-05-25 2008-01-10 フリースケール セミコンダクター インコーポレイテッド Separate complementary mask pattern transfer method
US7399557B2 (en) 2003-06-05 2008-07-15 Kabushiki Kaisha Toshiba Photomask correcting method and manufacturing method of semiconductor device
JP2008166732A (en) * 2006-12-27 2008-07-17 Hynix Semiconductor Inc Method of manufacturing semiconductor element
JP2008166714A (en) * 2007-01-04 2008-07-17 Hynix Semiconductor Inc Manufacturing method for semiconductor device
JP2008181957A (en) * 2007-01-23 2008-08-07 Toshiba Corp Method of manufacturing semiconductor device
JP2008306143A (en) * 2007-06-11 2008-12-18 Toshiba Corp Pattern forming method
US7638244B2 (en) 2004-02-16 2009-12-29 Kabushiki Kaisha Toshiba Method of correcting mask data, method of manufacturing a mask and method of manufacturing a semiconductor device
US7709395B2 (en) 2005-04-28 2010-05-04 Kabushiki Kaisha Toshiba Semiconductor device fabrication method
JP2010527137A (en) * 2006-03-23 2010-08-05 マイクロン テクノロジー， インク． Topography-oriented patterning
JP2013135202A (en) * 2011-12-27 2013-07-08 Toshiba Corp Semiconductor device manufacturing method
US8592940B2 (en) 2006-06-02 2013-11-26 Micron Technology, Inc. Topography based patterning
JP2015028636A (en) * 2005-04-26 2015-02-12 ルネサスエレクトロニクス株式会社 Method of manufacturing semiconductor device
US9224745B2 (en) 2011-12-28 2015-12-29 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7399557B2 (en) 2003-06-05 2008-07-15 Kabushiki Kaisha Toshiba Photomask correcting method and manufacturing method of semiconductor device
US7670755B2 (en) 2003-06-05 2010-03-02 Kabushiki Kaisha Toshiba Photomask correcting method and manufacturing method of semiconductor device
JP4677407B2 (en) * 2003-07-28 2011-04-27 フリースケール セミコンダクター インコーポレイテッド Method for manufacturing semiconductor device having organic antireflection film (ARC)
JP2007500443A (en) * 2003-07-28 2007-01-11 フリースケール セミコンダクター インコーポレイテッド Semiconductor device having organic antireflection coating (ARC) and method thereof
JP2005136376A (en) * 2003-10-31 2005-05-26 Hynix Semiconductor Inc Transistor of semiconductor device and method of manufacturing the same
US7638244B2 (en) 2004-02-16 2009-12-29 Kabushiki Kaisha Toshiba Method of correcting mask data, method of manufacturing a mask and method of manufacturing a semiconductor device
WO2005083757A1 (en) * 2004-03-01 2005-09-09 Tokyo Electron Limited Method for separating resist film and rework process
JP2008500727A (en) * 2004-05-25 2008-01-10 フリースケール セミコンダクター インコーポレイテッド Separate complementary mask pattern transfer method
JP2006310376A (en) * 2005-04-26 2006-11-09 Renesas Technology Corp Method of manufacturing semiconductor integrated circuit device
JP2015028636A (en) * 2005-04-26 2015-02-12 ルネサスエレクトロニクス株式会社 Method of manufacturing semiconductor device
US7709395B2 (en) 2005-04-28 2010-05-04 Kabushiki Kaisha Toshiba Semiconductor device fabrication method
US7851137B2 (en) 2005-09-29 2010-12-14 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP2007096099A (en) * 2005-09-29 2007-04-12 Toshiba Corp Method of manufacturing semiconductor device
JP2007149768A (en) * 2005-11-24 2007-06-14 Nec Electronics Corp Method of manufacturing semiconductor device
JP2010527137A (en) * 2006-03-23 2010-08-05 マイクロン テクノロジー， インク． Topography-oriented patterning
US8592940B2 (en) 2006-06-02 2013-11-26 Micron Technology, Inc. Topography based patterning
JP2008166732A (en) * 2006-12-27 2008-07-17 Hynix Semiconductor Inc Method of manufacturing semiconductor element
JP2008166714A (en) * 2007-01-04 2008-07-17 Hynix Semiconductor Inc Manufacturing method for semiconductor device
US8263485B2 (en) 2007-01-04 2012-09-11 Hynix Semiconductor Inc. Method for fabricating semiconductor device
JP2008181957A (en) * 2007-01-23 2008-08-07 Toshiba Corp Method of manufacturing semiconductor device
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP4560066B2 (en) * 2007-06-11 2010-10-13 株式会社東芝 Pattern formation method
JP2008306143A (en) * 2007-06-11 2008-12-18 Toshiba Corp Pattern forming method
JP2013135202A (en) * 2011-12-27 2013-07-08 Toshiba Corp Semiconductor device manufacturing method
US9224745B2 (en) 2011-12-28 2015-12-29 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device

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