JP2001326287A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、フォトリソグラフィ技術の解像限界
以下のパターン転写の簡便な方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a simple method of transferring a pattern having a resolution equal to or less than the resolution limit of a photolithography technique.
【０００２】[0002]
【従来の技術】現在、半導体装置の製造工程において
は、半導体基板上にパターンを形成するためにフォトリ
ソグラフィ技術を用いる。フォトリソグラフィ技術で
は、通常、縮小投影露光装置によりレチクルのパターン
をレジスト膜のような感光性樹脂膜の塗布された半導体
基板上に転写し、現像により所定のパターンのレジスト
マスクを得る。このようなフォトリソグラフィ技術にお
いては、一般にレーレー（Ｒａｙｌｅｉｇｈ）の式とし
てよく知られているように、限界解像度Ｒ（解像できる
限界の微細パターンの寸法）は、Ｒ＝Ｋ１×λ／ＮＡ
（ここで、Ｋ１は感光性樹脂の性能等のプロセスに依存
する定数）で表される。また、この場合の焦点深度（焦
点位置のずれが許容できる範囲）ＤＯＦは、ＤＯＦ＝Ｋ
２×λ／ＮＡ2 （ここで、Ｋ２はプロセスに依存する定
数）となる。ここで、λは露光波長であり、ＮＡは投影
レンズ系の開口数である。2. Description of the Related Art At present, in a manufacturing process of a semiconductor device, a photolithography technique is used to form a pattern on a semiconductor substrate. In the photolithography technique, a reticle pattern is usually transferred onto a semiconductor substrate coated with a photosensitive resin film such as a resist film by a reduction projection exposure apparatus, and a resist mask having a predetermined pattern is obtained by development. In such a photolithography technique, as is generally well known as a Rayleigh equation, a limit resolution R (a dimension of a limit fine pattern that can be resolved) is R = K1 × λ / NA.
(Where K1 is a constant that depends on processes such as the performance of the photosensitive resin). In this case, the depth of focus (the range in which the shift of the focal position is allowable) DOF is DOF = K
2 × λ / NA 2 (where K2 is a process-dependent constant). Here, λ is the exposure wavelength, and NA is the numerical aperture of the projection lens system.
【０００３】上記の限界解像度Ｒを小さくして微細パタ
ーンを形成するためには、露光波長を短くし開口数を大
きくすることになる。しかし、高ＮＡ化あるいは短波長
化は上記の焦点深度を減少させる。現在のフォトリソグ
ラフィ技術は、露光源にＫｒＦのエキシマレーザ（波
長：２４８ｎｍ）を用い、高ＮＡ化（ＮＡ：０．６程
度）をして、最小パターンが０．１８μｍの半導体デバ
イスを生産できるようにしている。In order to form a fine pattern by reducing the critical resolution R, the exposure wavelength is shortened and the numerical aperture is increased. However, increasing the NA or shortening the wavelength reduces the depth of focus. The current photolithography technology uses a KrF excimer laser (wavelength: 248 nm) as an exposure source and increases the NA (NA: about 0.6) to produce a semiconductor device with a minimum pattern of 0.18 μm. I have to.
【０００４】半導体デバイスにはＤＲＡＭのようなメモ
リデバイスあるいはロジックデバイス等がある。この中
で、情報の書き込み及びその消去が可能な不揮発性記憶
素子として浮遊ゲート型トランジスタ構造を有するフラ
ッシュ・メモリ（以下、フラッシュＥＥＰＲＯＭとい
う）が広く使用されるようになってきている。このフラ
ッシュＥＥＰＲＯＭでは、半導体表面上にソ−スとドレ
イン領域が設けられ、このソースとドレイン領域との間
にチャネル領域が形成される。そして、このチャネル領
域上に順次形成された第１の絶縁膜、浮遊ゲート電極、
第２の絶縁膜、制御ゲート電極が形成され、いわゆる浮
遊ゲート型トランジスタが形成される。通常、この浮遊
ゲート型トランジスタでは、浮遊ゲート電極が半導体基
板主面のシリコン酸化膜上に形成され、この浮遊ゲート
電極の上部にシリコン酸化膜とシリコン窒化膜の複合し
た絶縁膜が設けられる。そして、この層間絶縁膜の上部
に制御ゲート電極が形成される。[0004] Semiconductor devices include memory devices such as DRAMs and logic devices. Among them, a flash memory (hereinafter referred to as a flash EEPROM) having a floating gate transistor structure has been widely used as a nonvolatile memory element capable of writing and erasing information. In this flash EEPROM, source and drain regions are provided on a semiconductor surface, and a channel region is formed between the source and drain regions. Then, a first insulating film, a floating gate electrode, which are sequentially formed on the channel region,
A second insulating film and a control gate electrode are formed, and a so-called floating gate transistor is formed. Usually, in this floating gate type transistor, a floating gate electrode is formed on a silicon oxide film on the main surface of a semiconductor substrate, and a composite insulating film of a silicon oxide film and a silicon nitride film is provided on the floating gate electrode. Then, a control gate electrode is formed on the interlayer insulating film.
【０００５】特にフラッシュＥＥＰＲＯＭを構成する浮
遊ゲート型トランジスタでは浮遊ゲート電極の占有率を
増加させることが必須になる。そして、簡便で信頼性の
高い方法が望まれている。そこで、上述したようなフォ
トリソグラフィ技術を補い、フォトリソグラフィ技術で
の解像限界、すなわち、上記Ｒよりも寸法の小さくなる
パターン転写の方法が種々に検討されている。In particular, in a floating gate transistor constituting a flash EEPROM, it is essential to increase the occupancy of the floating gate electrode. And a simple and reliable method is desired. In view of the above, various methods for compensating for the above-described photolithography technology and for transferring a pattern having a smaller resolution than the resolution limit of the photolithography technology, that is, the above-described R, have been studied.
【０００６】例えば、フォトリソグラフィ工程で所定の
パターンのレジストマスクを形成した後、上記のレジス
トマスクの側壁に有機膜を形成し、フォトリソグラフィ
工程で形成した転写パターン寸法より有機膜の堆積分だ
け微細化する方法が特開昭６２−１２００３０号公報あ
るいは特開平１１−１８６２３０号公報に記載されてい
る。For example, after a resist mask having a predetermined pattern is formed in a photolithography process, an organic film is formed on the side wall of the resist mask, and the size of the organic film is smaller than the size of the transfer pattern formed in the photolithography process. The method of conversion is described in JP-A-62-120030 or JP-A-11-186230.
【０００７】以下、特開昭６２−１２００３０号公報に
記載されている技術を図７に基づいて説明する。図７
は、この方法を上記浮遊ゲート電極の形成に適用した場
合の製造工程順の断面図である。[0007] The technique described in Japanese Patent Application Laid-Open No. 62-120030 will be described below with reference to FIG. FIG.
3A to 3C are cross-sectional views in the order of manufacturing steps when this method is applied to the formation of the floating gate electrode.
【０００８】図７（ａ）に示すように、シリコン基板１
０１表面の所定の領域に素子分離絶縁膜１０２を形成す
る。ここで、素子分離絶縁膜１０２はトレンチ内に形成
されている。そして、膜厚が１０ｎｍ程度のトンネル酸
化膜１０３をシリコン基板１０１表面に形成する。更に
上記トンネル酸化膜１０３上にリン不純物を含有する多
結晶シリコン膜１０４を形成する。そして、浮遊ゲート
電極を形成するために、フォトリソグラフィ技術で浮遊
ゲート電極用のレジストマスク１０５を多結晶シリコン
膜１０４上に形成する。[0008] As shown in FIG.
An element isolation insulating film 102 is formed in a predetermined region on the surface of the device. Here, the element isolation insulating film 102 is formed in the trench. Then, a tunnel oxide film 103 having a thickness of about 10 nm is formed on the surface of the silicon substrate 101. Further, a polycrystalline silicon film 104 containing a phosphorus impurity is formed on the tunnel oxide film 103. Then, in order to form the floating gate electrode, a resist mask 105 for the floating gate electrode is formed on the polycrystalline silicon film 104 by a photolithography technique.
【０００９】次に、レジストマスク１０５表面部および
多結晶シリコン膜１０４の露出部を被覆するように全面
に有機膜を堆積させる。そして、公知の反応性イオンエ
ッチング（ＲＩＥ）でのエッチバックを施し、図７
（ｂ）に示すように、レジストマスク１０５の側壁にサ
イドウォールマスク１０６を形成する。このエッチバッ
ク工程でのＲＩＥでは、反応ガスとして酸素（Ｏ2 ）を
用いる。Next, an organic film is deposited on the entire surface so as to cover the surface of the resist mask 105 and the exposed portion of the polycrystalline silicon film 104. Then, etch back is performed by known reactive ion etching (RIE), and FIG.
As shown in (b), a sidewall mask 106 is formed on the side wall of the resist mask 105. In the RIE in this etch-back step, oxygen (O 2 ) is used as a reaction gas.
【００１０】次に、図７（ｃ）に示すように、レジスト
マスク１０５とサイドウォールマスク１０６をエッチン
グマスクにして上記多結晶シリコン膜１０４をドライエ
ッチングする。このようにして、浮遊ゲート電極用パタ
ーン１０７を形成する。Next, as shown in FIG. 7C, the polycrystalline silicon film 104 is dry-etched using the resist mask 105 and the sidewall mask 106 as an etching mask. Thus, the floating gate electrode pattern 107 is formed.
【００１１】そして、上記エッチングのマスクとしたレ
ジストマスク１０５およびサイドウォールマスク１０６
を除去する。このようにして、図７（ｄ）に示すよう
に、シリコン基板１０１上のトンネル酸化膜１０３表面
にゲート電極用パターン１０７が形成されることにな
る。以後は、後述するが上記ゲート電極用パターン１０
７を再度ドライエッチングでパターニングし、最終の浮
遊ゲート電極を形成することになる。Then, a resist mask 105 and a side wall mask 106 used as a mask for the above etching are used.
Is removed. In this way, as shown in FIG. 7D, a gate electrode pattern 107 is formed on the surface of the tunnel oxide film 103 on the silicon substrate 101. Hereinafter, as described later, the gate electrode pattern 10 is used.
7 is again patterned by dry etching to form a final floating gate electrode.
【００１２】何れにしろ、上記の方法では、図７（ａ）
に示したレジストマスク１０５間のスペース寸法はｄ１
であるが、図７（ｄ）に示したように出来上がりの浮遊
ゲート電極用パターン１０７間のスペース寸法はｄ２と
なり、ｄ２値はｄ１値より小さくなる。この差はサイド
ウォールマスク１０６の幅寸法の２倍である。このよう
にして、フォトリソグラフィ技術の解像限界以下のスペ
ースを有するパターン転写が可能になる。In any case, in the above method, FIG.
The space dimension between the resist masks 105 shown in FIG.
However, as shown in FIG. 7D, the space dimension between the completed floating gate electrode patterns 107 is d2, and the value of d2 is smaller than the value of d1. This difference is twice the width of the sidewall mask 106. In this manner, pattern transfer having a space equal to or less than the resolution limit of the photolithography technique can be performed.
【００１３】[0013]
【発明が解決しようとする課題】上記の従来の技術を用
いた方法では、サイドウォールマスク１０６を形成する
ためのエッチバック工程で、エッチングガスとしてプラ
ズマ励起した酸素活性種を用いる。このために、全面に
形成した有機膜のＲＩＥで多結晶シリコン膜１０４が露
出すると、その表面が上記の酸素活性種に曝されシリコ
ン酸化膜が形成される。そして、図７（ｃ）のＲＩＥ工
程で多結晶シリコン膜を加工する場合に、上記酸素活性
種で形成されたシリコン酸化膜がエッチングの阻害要因
になり、均一な加工が困難になる。In the method using the above-mentioned conventional technique, a plasma-excited oxygen active species is used as an etching gas in an etch-back step for forming the sidewall mask 106. For this reason, when the polycrystalline silicon film 104 is exposed by RIE of the organic film formed on the entire surface, its surface is exposed to the above-mentioned oxygen active species to form a silicon oxide film. Then, when processing the polycrystalline silicon film in the RIE process of FIG. 7C, the silicon oxide film formed by the oxygen active species becomes a hindrance to etching, and uniform processing becomes difficult.
【００１４】また、上述した特開平１１−１８６２３０
号公報に記載されている技術を、上述した浮遊ゲート電
極用パターン１０７の形成に適用する方法では、転写パ
ターン寸法を縮小するためのプラズマ・デポジションに
おいて、浮遊ゲート電極となる多結晶シリコン膜表面に
も有機ポリマーのような堆積物が形成されてしまう。こ
のために、上記公開公報の技術は全く適用できなくな
る。Further, the above-mentioned Japanese Patent Application Laid-Open No. 11-186230
In the method of applying the technique described in Japanese Patent Application Laid-Open Publication No. H10-107,197 to the formation of the floating gate electrode pattern 107, the surface of the polycrystalline silicon film serving as the floating gate electrode is used in plasma deposition for reducing the size of the transfer pattern. Also, a deposit such as an organic polymer is formed. For this reason, the technique of the above-mentioned publication cannot be applied at all.
【００１５】本発明の目的は、簡便な方法でもって、フ
ォトリソグラフィ技術の解像限界以下のパターンの微細
加工を容易にする半導体装置の製造方法を提供すると共
に、フラッシュＥＥＰＲＯＭのような不揮発性メモリの
浮遊ゲート電極のパターニングにも簡便に適用できるパ
ターン形成方法を提供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device which facilitates fine processing of a pattern below the resolution limit of the photolithography technique by a simple method, and a nonvolatile memory such as a flash EEPROM. It is another object of the present invention to provide a pattern forming method which can be easily applied to patterning of a floating gate electrode.
【００１６】[0016]
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体素子の形成のための加工に
おいて、加工する材料膜上に無機絶縁膜と感光性樹脂膜
とをこの順序で積層して形成する工程と、前記感光性樹
脂膜に所定の第１のパターンを形成し、更に前記第１の
パターンの形成された前記感光性樹脂膜をエッチングマ
スクにして前記無機絶縁膜をその断面が順テーパー状に
なるようにドライエッチングし、前記第１のパターンの
寸法より小さな寸法を有する第２のパターンを前記無機
絶縁膜の下部領域に形成する工程と、前記第２のパター
ンの形成された前記無機絶縁膜をエッチングマスクにし
たドライエッチングで前記材料膜をパターニングする工
程とを含む。ここで、前記材料膜をパターニングする工
程において、前記材料膜の断面形状を順テーパー状に形
成する。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises, in processing for forming a semiconductor element, forming an inorganic insulating film and a photosensitive resin film on a material film to be processed in this order. And forming a predetermined first pattern on the photosensitive resin film, and further using the photosensitive resin film on which the first pattern is formed as an etching mask to form the inorganic insulating film. Dry etching such that the cross section thereof has a forward tapered shape, forming a second pattern having a size smaller than the size of the first pattern in a lower region of the inorganic insulating film; Patterning the material film by dry etching using the formed inorganic insulating film as an etching mask. Here, in the step of patterning the material film, a cross-sectional shape of the material film is formed in a forward tapered shape.
【００１７】あるいは、本発明の半導体装置の製造方法
は、半導体素子の形成のための加工において、加工する
材料膜上に無機絶縁膜と感光性樹脂膜とをこの順序で積
層して形成する工程と、前記感光性樹脂膜に所定の第１
のパターンを形成し、更に前記第１のパターンの形成さ
れた前記感光性樹脂膜をエッチングマスクにして前記無
機絶縁膜をその断面が順テーパー状になるようにドライ
エッチングし、前記第１のパターンの寸法より小さな寸
法を有する第２のパターンを前記無機絶縁膜の下部領域
に形成する工程と、前記第２のパターンの形成された前
記無機絶縁膜をエッチングマスクにしたドライエッチン
グで、前記材料膜の断面が順テーパー状になるように前
記材料膜を膜厚の途中までエッチング加工する工程と、
前記第２のパターンの形成された前記無機絶縁膜を除去
した後、前記膜厚の途中までエッチング加工した材料膜
に熱酸化を施し前記エッチング加工の残部を酸化物に変
換してパターニングする工程とを含む。Alternatively, in a method of manufacturing a semiconductor device according to the present invention, in a process for forming a semiconductor element, a step of laminating an inorganic insulating film and a photosensitive resin film on a material film to be processed in this order. And a predetermined first material on the photosensitive resin film.
Is formed, and the inorganic insulating film is dry-etched using the photosensitive resin film on which the first pattern is formed as an etching mask so that the cross section thereof becomes a forward tapered shape. Forming a second pattern having a size smaller than that of the inorganic insulating film in a lower region of the inorganic insulating film; and dry-etching using the inorganic insulating film on which the second pattern is formed as an etching mask. Etching the material film halfway through the film thickness such that the cross section of the material becomes forward tapered;
Removing the inorganic insulating film on which the second pattern is formed, performing thermal oxidation on the material film etched halfway through the film thickness, and converting the remaining portion of the etching process into oxide to pattern the oxide film. including.
【００１８】ここで、上記の材料膜は、多結晶シリコン
膜あるいは多結晶シリコン・ゲルマニウム合金膜で構成
される導電体膜である。あるいは、前記材料膜は非晶質
シリコン膜あるいは非晶質シリコン・ゲルマニウム合金
膜で構成される。また、上記無機絶縁膜をシリコン窒化
膜で構成する。Here, the material film is a conductor film composed of a polycrystalline silicon film or a polycrystalline silicon-germanium alloy film. Alternatively, the material film is formed of an amorphous silicon film or an amorphous silicon-germanium alloy film. Further, the inorganic insulating film is formed of a silicon nitride film.
【００１９】そして、本発明では、前記パターニングし
た材料膜を浮遊ゲート型トランジスタの浮遊ゲート電極
にし、前記浮遊ゲート型トランジスタをフラッシュ・メ
モリのメモリセルにする。In the present invention, the patterned material film is used as a floating gate electrode of a floating gate type transistor, and the floating gate type transistor is used as a memory cell of a flash memory.
【００２０】このように本発明の方法では、フォトリソ
グラフィ工程で形成される転写パターンよりも寸法の縮
小したテーパ付マスクが、被エッチング物である下地材
料膜上に容易に形成できる。ここで、テーパ付マスクは
無機絶縁膜で形成される。そして、この縮小したパター
ンを有するテーパ付マスクをエッチングマスクとするド
ライエッチングで下地材料膜を加工する。このようにし
て、フォトリソグラフィ技術の解像限界以下となる寸法
のパターンが下地材料膜に形成できるようになる。As described above, according to the method of the present invention, a tapered mask smaller in size than the transfer pattern formed in the photolithography step can be easily formed on the base material film to be etched. Here, the tapered mask is formed of an inorganic insulating film. Then, the underlying material film is processed by dry etching using the tapered mask having the reduced pattern as an etching mask. In this manner, a pattern having a size smaller than the resolution limit of the photolithography technique can be formed on the underlying material film.
【００２１】フラッシュＥＥＰＲＯＭを構成するメモリ
セルの浮遊ゲート電極を本発明の方法で形成すると、隣
接する浮遊ゲート電極間の寸法をフォトリソグラフィ技
術の解像限界以下に容易にできるようになり、フラッシ
ュＥＥＰＲＯＭの超高集積化が容易になる。また、浮遊
ゲート電極のキャパシタ容量値が増大するようになり、
フラッシュＥＥＰＲＯＭの動作性能が大幅に向上する。
特に、書き込み、消去のための動作電圧が低減するよう
になる。When the floating gate electrode of the memory cell constituting the flash EEPROM is formed by the method of the present invention, the dimension between the adjacent floating gate electrodes can be easily reduced to the resolution limit of the photolithography technique, and the flash EEPROM is formed. It becomes easy to achieve ultra-high integration. In addition, the capacitance value of the floating gate electrode is increased,
The operating performance of the flash EEPROM is greatly improved.
In particular, the operating voltage for writing and erasing is reduced.
【００２２】[0022]
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。図１は本発明を適用
するフラッシュＥＥＰＲＯＭの平面図と断面図である。
ここで、図１（ｂ）は図１（ａ）に記すＡ−Ｂでの断面
図になっている。なお、図１（ａ）では、明確にする目
的で浮遊ゲート電極に斜線を施している。そして、図２
は製造工程順の断面図である。初めにフラッシュＥＥＰ
ＲＯＭについて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a plan view and a sectional view of a flash EEPROM to which the present invention is applied.
Here, FIG. 1B is a cross-sectional view taken along a line AB shown in FIG. 1A. In FIG. 1A, the floating gate electrode is hatched for clarity. And FIG.
FIG. 3 is a cross-sectional view in the order of manufacturing steps. First Flash EEP
The ROM will be described.
【００２３】図１（ａ）及び図１（ｂ）に示すように、
一導電型のシリコン基板１の表面領域に素子分離絶縁膜
２が形成されている。そして、全面に第１の絶縁膜３が
膜厚１０ｎｍ程度のシリコン酸化膜で形成され、この第
１の絶縁膜３上に浮遊ゲート電極４が形成される。ここ
で、浮遊ゲート電極４は、図１（ａ）に示すように、孤
立した矩形パターンを有している。そして、この浮遊ゲ
ート電極４を被覆する第２の絶縁膜５上に制御ゲート電
極６が形成される。また、図１（ａ）に示すように、逆
導電型の拡散層７が上記浮遊ゲート電極４を挟んで対向
して形成され、浮遊ゲート型トランジスタのソース・ド
レイン領域となる。さらに全面を被覆する層間絶縁膜８
が形成され、図示しないが配線層が形成されてフラッシ
ュＥＥＰＲＯＭが出来上がることになる。As shown in FIGS. 1 (a) and 1 (b),
An element isolation insulating film 2 is formed in a surface region of a silicon substrate 1 of one conductivity type. Then, a first insulating film 3 is formed on the entire surface by a silicon oxide film having a thickness of about 10 nm, and a floating gate electrode 4 is formed on the first insulating film 3. Here, the floating gate electrode 4 has an isolated rectangular pattern as shown in FIG. Then, a control gate electrode 6 is formed on the second insulating film 5 covering the floating gate electrode 4. Further, as shown in FIG. 1A, a diffusion layer 7 of the opposite conductivity type is formed to face the floating gate electrode 4 so as to face the source / drain region of the floating gate transistor. Further, an interlayer insulating film 8 covering the entire surface
Are formed, and although not shown, a wiring layer is formed to complete a flash EEPROM.
【００２４】ここで、フラッシュＥＥＰＲＯＭが、フォ
トリソグラフィ技術で決まる０．１８μｍの最小寸法で
設計されると、上述した矩形形状の浮遊ゲート電極４の
寸法は、長辺が５００ｎｍ、短辺が２００ｎｍ程度にな
る。そして、図１（ａ）に記した浮遊ゲート電極４間の
スペースＤをフォトリソグラフィでの解像限界以下にす
る工夫が必要になる。Here, if the flash EEPROM is designed with a minimum dimension of 0.18 μm determined by the photolithography technique, the dimensions of the above-mentioned rectangular floating gate electrode 4 have a long side of about 500 nm and a short side of about 200 nm. become. Then, it is necessary to make the space D between the floating gate electrodes 4 shown in FIG. 1A less than the resolution limit by photolithography.
【００２５】次に、本発明のパターン形成方法を図２に
従って説明する。ここで、図１と同じものは同一符号で
示す。Next, the pattern forming method of the present invention will be described with reference to FIG. Here, the same components as those in FIG. 1 are denoted by the same reference numerals.
【００２６】図２（ａ）に示すように、シリコン基板１
表面の所定の領域に、トレンチ素子分離の方法で素子分
離絶縁膜２を形成する。そして、膜厚が１０ｎｍ程度の
シリコン酸化膜で第１の絶縁膜３をシリコン基板１表面
に形成する。更に上記第１の絶縁膜３上にリン不純物を
含有する多結晶シリコン膜９を成膜する。ここで、多結
晶シリコン膜９の膜厚は１００ｎｍである。そして、こ
の多結晶シリコン膜９上に積層した無機絶縁膜である転
写用絶縁膜１０を堆積させる。ここで、転写用絶縁膜１
０としては膜厚４０ｎｍのシリコン窒化膜を用いる。As shown in FIG. 2A, the silicon substrate 1
An element isolation insulating film 2 is formed in a predetermined region on the surface by a trench element isolation method. Then, a first insulating film 3 is formed on the surface of the silicon substrate 1 with a silicon oxide film having a thickness of about 10 nm. Further, a polycrystalline silicon film 9 containing a phosphorus impurity is formed on the first insulating film 3. Here, the thickness of the polycrystalline silicon film 9 is 100 nm. Then, a transfer insulating film 10 which is an inorganic insulating film laminated on the polycrystalline silicon film 9 is deposited. Here, the insulating film for transfer 1
As 0, a silicon nitride film having a thickness of 40 nm is used.
【００２７】次に、図２（ｂ）に示すように、ＫｒＦエ
キシマレーザによる縮小投影露光で転写用絶縁膜１０表
面に感光性樹脂膜であるレジストマスク１１をパターン
転写する。ここで、パターン間のスペースはｄ１であ
り、この値は０．２μｍ程度である。Next, as shown in FIG. 2B, a resist mask 11, which is a photosensitive resin film, is pattern-transferred to the surface of the transfer insulating film 10 by reduction projection exposure using a KrF excimer laser. Here, the space between the patterns is d1, and this value is about 0.2 μm.
【００２８】次に、ＣＨＦ3 、Ａｒ、Ｏ2 の混合ガスを
プラズマ励起し、上記レジストマスク１１をエッチング
マスクにして、転写用絶縁膜１０をドライエッチングす
る。このようにして、図２（ｃ）に示すような断面がテ
ーパー形状のテーパ付マスク１２を形成する。ここで、
テーパ角度は４５度になるように設定する。このテーパ
付マスク１２の多結晶シリコン膜９に接する下部領域の
パターン寸法すなわちスペース寸法は０．１２μｍにな
る。Next, a mixed gas of CHF 3 , Ar, and O 2 is plasma-excited, and the transfer insulating film 10 is dry-etched using the resist mask 11 as an etching mask. In this way, a tapered mask 12 having a tapered cross section as shown in FIG. 2C is formed. here,
The taper angle is set to be 45 degrees. The pattern dimension, that is, the space dimension of the lower region of the tapered mask 12 in contact with the polycrystalline silicon film 9 is 0.12 μm.
【００２９】次に、Ｃｌ2 、ＨＢｒ、Ｏ2 の混合ガスを
プラズマ励起し、上記テーパ付マスク１２をエッチング
マスクとして、多結晶シリコン膜９をドライエッチング
する。このようにして、図２（ｄ）に示すように、浮遊
ゲート電極用パターン１３を形成する。ここで、図２
（ｄ）に示すように、隣接する浮遊ゲート電極用パター
ン１３間のスペースｄ３は、上記ｄ１値より小さくな
る。この寸法は、上述したテーパ付マスク１２の下部領
域のパターン寸法とほぼ同じになる。Next, a mixed gas of Cl 2 , HBr, and O 2 is plasma-excited, and the polycrystalline silicon film 9 is dry-etched using the tapered mask 12 as an etching mask. In this way, as shown in FIG. 2D, the floating gate electrode pattern 13 is formed. Here, FIG.
As shown in (d), the space d3 between the adjacent floating gate electrode patterns 13 is smaller than the value d1. This dimension is substantially the same as the pattern dimension in the lower region of the tapered mask 12 described above.
【００３０】そして、テーパ付マスク１２を化学薬液で
除去する。このようにして、図２（ｅ）に示すように、
シリコン基板１上の第１の絶縁膜３表面に浮遊ゲート電
極用パターン１３が形成されることになる。Then, the tapered mask 12 is removed with a chemical solution. In this way, as shown in FIG.
The floating gate electrode pattern 13 is formed on the surface of the first insulating film 3 on the silicon substrate 1.
【００３１】以後は、図１で説明した第２の絶縁膜５を
形成する。この第２の絶縁膜５は、膜厚１０ｎｍのシリ
コン酸化膜／膜厚８ｎｍのシリコン窒化膜／膜厚１０ｎ
ｍのシリコン酸化膜の積層絶縁膜である。そして、図１
（ａ）に示した制御ゲート電極６をパターニングして形
成し、この制御ゲート電極６をエッチングマスクにし
て、上記浮遊ゲート電極用パターン１３を再度ドライエ
ッチングし最終の浮遊ゲート電極４を形成することにな
る。Thereafter, the second insulating film 5 described with reference to FIG. 1 is formed. The second insulating film 5 is a silicon oxide film having a thickness of 10 nm / a silicon nitride film having a thickness of 8 nm / a film thickness of 10 n.
m is a laminated insulating film of a silicon oxide film. And FIG.
The control gate electrode 6 shown in FIG. 1A is formed by patterning, and the control gate electrode 6 is used as an etching mask to dry-etch the floating gate electrode pattern 13 again to form the final floating gate electrode 4. become.
【００３２】本発明によれば、図２（ｄ）で説明したよ
うに、浮遊ゲート電極用パターン１２間のスペースｄ３
は、ｄ１値より８０ｎｍ程度小さくなる。この結果、図
１（ａ）に示す状態の浮遊ゲート電極４の長辺寸法は５
００ｎｍから５８０ｎｍへと増加するようになる。この
ために、浮遊ゲート電極４の表面積は１５％程度増加
し、図１に示した浮遊ゲート電極４と制御ゲート電極６
を対向電極とし、第２の絶縁膜を容量絶縁膜とするキャ
パシタの容量値が１５％程度増大することになる。この
ために、フラッシュＥＥＰＲＯＭの動作性能が向上す
る。例えば、情報の書き込み及び消去の動作の低電圧化
あるいは動作速度の向上が容易になる。また、本発明に
より、浮遊ゲート電極間の寸法が縮小しフラッシュＥＥ
ＰＲＯＭの超高集積化が容易になる。According to the present invention, as described with reference to FIG. 2D, the space d3 between the floating gate electrode patterns 12 is used.
Is about 80 nm smaller than the d1 value. As a result, the long side dimension of the floating gate electrode 4 in the state shown in FIG.
It increases from 00 nm to 580 nm. For this reason, the surface area of the floating gate electrode 4 increases by about 15%, and the floating gate electrode 4 and the control gate electrode 6 shown in FIG.
Is used as the counter electrode, and the capacitance value of the capacitor using the second insulating film as the capacitive insulating film is increased by about 15%. Therefore, the operation performance of the flash EEPROM is improved. For example, it becomes easy to lower the voltage of the operation of writing and erasing information or to improve the operation speed. Also, according to the present invention, the size between the floating gate electrodes is reduced, and the flash EE
Ultra-high integration of the PROM is facilitated.
【００３３】次に、本発明の第２の実施の形態を図３と
図４に基づいて説明する。ここで、図１と同じものは同
一符号で示す。本実施の形態の特徴は、上述したような
浮遊ゲート電極用パターンも断面がテーパー形状になる
ように形成する点にある。Next, a second embodiment of the present invention will be described with reference to FIGS. Here, the same components as those in FIG. 1 are denoted by the same reference numerals. A feature of this embodiment is that the floating gate electrode pattern as described above is also formed to have a tapered cross section.
【００３４】図３（ａ）に示すように、第１の実施の形
態と同様に、シリコン基板１表面の所定の領域に素子分
離絶縁膜２を形成する。そして、シリコン酸化膜で第１
の絶縁膜３をシリコン基板１表面に形成する。更に上記
第１の絶縁膜３上にリン不純物を含有する無定形シリコ
ン膜１４を成膜する。ここで、無定形シリコン膜１４の
膜厚は１００ｎｍである。そして、この無定形シリコン
膜１４上に積層した無機絶縁膜である転写用絶縁膜１０
を堆積させる。ここで、転写用絶縁膜１０としては膜厚
３０ｎｍのシリコン窒化膜を用いる。As shown in FIG. 3A, an element isolation insulating film 2 is formed in a predetermined region on the surface of the silicon substrate 1 as in the first embodiment. Then, a first silicon oxide film is used.
Is formed on the surface of the silicon substrate 1. Further, an amorphous silicon film 14 containing a phosphorus impurity is formed on the first insulating film 3. Here, the thickness of the amorphous silicon film 14 is 100 nm. The transfer insulating film 10 which is an inorganic insulating film laminated on the amorphous silicon film 14
Is deposited. Here, a silicon nitride film having a thickness of 30 nm is used as the transfer insulating film 10.
【００３５】次に、図３（ｂ）に示すように、転写用絶
縁膜１０表面にレジストマスク１１をパターン転写す
る。ここで、パターン間のスペースはｄ１であり、この
値は０．２μｍ程度である。Next, as shown in FIG. 3B, a resist mask 11 is pattern-transferred to the surface of the transfer insulating film 10. Here, the space between the patterns is d1, and this value is about 0.2 μm.
【００３６】次に、第１の実施の形態と同様に、ＣＨＦ
3 、Ａｒ、Ｏ2 の混合ガスをプラズマ励起し、上記レジ
ストマスク１１をエッチングマスクにして、転写用絶縁
膜１０をドライエッチングする。このようにして、図３
（ｃ）に示すような断面がテーパー形状のテーパ付マス
ク１２を形成する。ここで、テーパ角度は４５度になる
ように設定する。このテーパ付マスク１２の無定形シリ
コン膜１４表面に接する下部領域のパターン寸法間隔は
０．１４μｍになる。Next, as in the first embodiment, the CHF
3. A mixed gas of Ar and O 2 is plasma-excited, and the transfer insulating film 10 is dry-etched using the resist mask 11 as an etching mask. Thus, FIG.
A tapered mask 12 having a tapered cross section as shown in FIG. Here, the taper angle is set to be 45 degrees. The pattern dimension interval in the lower region of the tapered mask 12 in contact with the surface of the amorphous silicon film 14 is 0.14 μm.
【００３７】次に、Ｃｌ2 、ＨＢｒ、Ｏ2 、ＣＨ3 Ｃｌ
の混合ガスをプラズマ励起し、上記テーパ付マスク１２
をエッチングマスクとして、無定形シリコン膜１４をテ
ーパー形状にドライエッチングする。このようにして、
図３（ｄ）に示すような断面がテーパー形状の浮遊ゲー
ト電極用パターン１５を形成する。このドライエッチン
グの工程で、上記浮遊ゲート電極用パターン１５のテー
パー形状の表面は滑らかになるように形成できる。これ
は、無定形シリコン膜１４のドライエッチングでは、多
結晶シリコン膜のドライエッチングの場合と異なり、結
晶粒界が存在しないために、エッチング後の表面は非常
に滑らかになる。Next, Cl 2 , HBr, O 2 , CH 3 Cl
Is excited by plasma, and the tapered mask 12
Is used as an etching mask to dry-etch the amorphous silicon film 14 into a tapered shape. In this way,
As shown in FIG. 3D, a floating gate electrode pattern 15 having a tapered cross section is formed. In this dry etching step, the tapered surface of the floating gate electrode pattern 15 can be formed so as to be smooth. This is because in the dry etching of the amorphous silicon film 14, unlike in the case of the dry etching of the polycrystalline silicon film, since there is no crystal grain boundary, the surface after the etching becomes very smooth.
【００３８】このようにして、図３（ｄ）に示すよう
に、隣接する浮遊ゲート電極用パターン１５の下部領域
間のスペースｄ４は、上記ｄ１値よりも更に小さくな
る。この場合のｄ４の値は８０ｎｍ程度になる。すなわ
ち、ｄ４値はｄ１値より１２０ｎｍ程度減少するように
なる。In this way, as shown in FIG. 3D, the space d4 between the lower regions of the adjacent floating gate electrode patterns 15 becomes smaller than the value d1. In this case, the value of d4 is about 80 nm. That is, the d4 value is reduced by about 120 nm from the d1 value.
【００３９】そして、テーパ付マスク１２を化学薬液で
除去する。このようにして、図４（ａ）に示すように、
シリコン基板１上の第１の絶縁膜３表面に断面テーパ形
状の浮遊ゲート電極用パターン１５が形成されることに
なる。そして、熱処理を施し上記浮遊ゲート電極用パタ
ーン１５を多結晶構造にする。Then, the tapered mask 12 is removed with a chemical solution. In this way, as shown in FIG.
A floating gate electrode pattern 15 having a tapered cross section is formed on the surface of the first insulating film 3 on the silicon substrate 1. Then, a heat treatment is performed to form the floating gate electrode pattern 15 into a polycrystalline structure.
【００４０】以後は、図４（ｂ）に示すように、第１の
実施の形態で説明したと同様、第２の絶縁膜５を形成
し、制御ゲート電極６をパターニングし浮遊ゲート電極
用パターン１５を再度ドライエッチングし最終の浮遊ゲ
ート電極４ａを形成することになる。そして、全面に層
間絶縁膜８を堆積させる。Thereafter, as shown in FIG. 4B, a second insulating film 5 is formed, a control gate electrode 6 is patterned, and a floating gate electrode pattern is formed in the same manner as described in the first embodiment. 15 is again dry-etched to form the final floating gate electrode 4a. Then, an interlayer insulating film 8 is deposited on the entire surface.
【００４１】本発明によれば、図３（ｄ）で説明したよ
うに、浮遊ゲート電極用パターン１５間のスペースｄ４
は、ｄ１値より１２０ｎｍ程度小さくなる。この結果、
図４（ｂ）に示す状態の浮遊ゲート電極４の長辺寸法は
５００ｎｍから６２０ｎｍへと増加するようになる。こ
のために、浮遊ゲート電極４ａの表面積は約２５％程度
増加し、上述したキャパシタの容量値が２５％程度増大
することになる。このために、第１の実施の形態で説明
した場合よりも、更にフラッシュＥＥＰＲＯＭの動作性
能は向上する。According to the present invention, as described with reference to FIG. 3D, the space d4 between the floating gate electrode patterns 15 is formed.
Is about 120 nm smaller than the d1 value. As a result,
The long side dimension of the floating gate electrode 4 in the state shown in FIG. 4B increases from 500 nm to 620 nm. For this reason, the surface area of the floating gate electrode 4a increases by about 25%, and the capacitance value of the capacitor increases by about 25%. For this reason, the operation performance of the flash EEPROM is further improved as compared with the case described in the first embodiment.
【００４２】次に、本発明の第３の実施の形態を図５と
図６に基づいて説明する。ここで、図３、図４と同じも
のは同一符号で示す。本実施の形態の特徴は、上述した
浮遊ゲート電極用パターンの形成において、無定形シリ
コン膜の酸化による分離を併用する点にある。Next, a third embodiment of the present invention will be described with reference to FIGS. Here, the same components as those in FIGS. 3 and 4 are denoted by the same reference numerals. A feature of the present embodiment is that in the formation of the floating gate electrode pattern described above, separation by oxidation of an amorphous silicon film is also used.
【００４３】図５（ａ）に示すように、第２の実施の形
態と同様に、シリコン基板１表面の所定の領域に素子分
離絶縁膜２を形成する。そして、第１の絶縁膜３をシリ
コン基板１表面に形成し第１の絶縁膜３上にリン不純物
を含有する無定形シリコン膜１４を成膜する。そして、
この無定形シリコン膜１４上に積層した転写用絶縁膜１
０を堆積させ、ドライエッチングで断面がテーパー形状
のテーパ付マスク１２を形成する。As shown in FIG. 5A, an element isolation insulating film 2 is formed in a predetermined region on the surface of a silicon substrate 1 as in the second embodiment. Then, a first insulating film 3 is formed on the surface of the silicon substrate 1, and an amorphous silicon film 14 containing a phosphorus impurity is formed on the first insulating film 3. And
Transfer insulating film 1 laminated on this amorphous silicon film 14
0 is deposited, and a tapered mask 12 having a tapered cross section is formed by dry etching.
【００４４】次に、Ｃｌ2 、ＨＢｒ、Ｏ2 、ＣＨ3 Ｃｌ
の混合ガスをプラズマ励起し、上記テーパ付マスク１２
をエッチングマスクとして、無定形シリコン膜１４をテ
ーパー形状にドライエッチングする。ここで、第２の実
施の形態の場合と異なり、無定形シリコン膜１４は完全
にはエッチングで分離されない。図５（ａ）に示すよう
に、隣接する浮遊ゲート電極用パターン１５ａはエッチ
ング残部１６で接続されている。Next, Cl 2 , HBr, O 2 , CH 3 Cl
Is excited by plasma, and the tapered mask 12
Is used as an etching mask to dry-etch the amorphous silicon film 14 into a tapered shape. Here, unlike the case of the second embodiment, the amorphous silicon film 14 is not completely separated by etching. As shown in FIG. 5A, adjacent floating gate electrode patterns 15 a are connected by an etching residue 16.
【００４５】そして、テーパ付マスク１２を化学薬液で
除去する。このようにして、図５（ｂ）に示すように、
シリコン基板１上の第１の絶縁膜３表面に断面テーパ形
状の浮遊ゲート電極用パターン１５ａが未分離のままで
形成されることになる。Then, the tapered mask 12 is removed with a chemical solution. In this way, as shown in FIG.
On the surface of the first insulating film 3 on the silicon substrate 1, a floating gate electrode pattern 15a having a tapered cross section is formed without being separated.
【００４６】次に、上記未分離の浮遊ゲート電極用パタ
ーン１５ａ表面を熱酸化処理する。ここで、酸化温度は
８５０℃程度である。この処理で、図５（ｃ）に示すよ
うに、上述したエッチング残部１６のシリコンをシリコ
ン酸化膜である熱酸化膜１７に変換する。なお、浮遊ゲ
ート電極用パターン１５ａ表面には熱酸化膜１７が形成
され、同時に多結晶シリコン構造に変わる。この熱酸化
処理で互いに分離する浮遊ゲート電極用パターン１５ａ
間のスペースは４０ｎｍ程度になる。Next, the surface of the unseparated floating gate electrode pattern 15a is thermally oxidized. Here, the oxidation temperature is about 850 ° C. In this process, as shown in FIG. 5C, the silicon in the above-mentioned remaining etching part 16 is converted into a thermal oxide film 17 which is a silicon oxide film. A thermal oxide film 17 is formed on the surface of the floating gate electrode pattern 15a, and at the same time, the structure changes to a polycrystalline silicon structure. Floating gate electrode pattern 15a separated from each other by this thermal oxidation process
The space between them is about 40 nm.
【００４７】次に、熱酸化膜１７を化学薬液でエッチン
グ除去し、図６（ａ）に示すように、上記酸化分離した
浮遊ゲート電極用パターン１５ａ表面を被覆するように
第２の絶縁膜５を形成する。以後は、図６（ｂ）に示す
ように、第２の実施の形態で説明したと同様、制御ゲー
ト電極６をパターニングし浮遊ゲート電極用パターン１
５ａを再度ドライエッチングし最終の浮遊ゲート電極４
ａを形成することになる。そして、全面に層間絶縁膜８
を堆積させる。Next, the thermal oxide film 17 is removed by etching with a chemical solution, and as shown in FIG. 6A, the second insulating film 5 is formed so as to cover the surface of the oxidized and separated floating gate electrode pattern 15a. To form Thereafter, as shown in FIG. 6B, the control gate electrode 6 is patterned to form the floating gate electrode pattern 1 in the same manner as described in the second embodiment.
5a is again dry-etched and the final floating gate electrode 4
a will be formed. Then, an interlayer insulating film 8 is formed on the entire surface.
Is deposited.
【００４８】本発明によれば、図５（ｃ）で説明したよ
うに、浮遊ゲート電極用パターン１５ａ間は、熱酸化で
分離され、その間隔は４０ｎｍ程度になる。この結果、
図６（ｂ）に示す状態の浮遊ゲート電極４ａの長辺寸法
は５００ｎｍから６６０ｎｍへと更に増加する。このた
めに、浮遊ゲート電極４ａの表面積は約３０％程度増加
し、上述したキャパシタの容量値が３０％程度増大する
ことになる。このために、第２の実施の形態で説明した
場合よりも、更にフラッシュＥＥＰＲＯＭの動作性能は
向上する。According to the present invention, as described with reference to FIG. 5C, the floating gate electrode patterns 15a are separated by thermal oxidation, and the spacing is about 40 nm. As a result,
The long side dimension of the floating gate electrode 4a in the state shown in FIG. 6B further increases from 500 nm to 660 nm. For this reason, the surface area of the floating gate electrode 4a increases by about 30%, and the capacitance value of the above-described capacitor increases by about 30%. For this reason, the operation performance of the flash EEPROM is further improved as compared with the case described in the second embodiment.
【００４９】この第３の実施の形態では、図５（ｃ）で
説明した熱酸化膜１７を膜厚１０ｎｍ程度にし、エッチ
ング除去しないで第２の絶縁膜として用いてもよい。こ
の方法であれば、更に浮遊ゲート電極４ａ間は狭まり上
述したキャパシタの容量値は増大するようになる。In the third embodiment, the thermal oxide film 17 described with reference to FIG. 5C may have a thickness of about 10 nm and may be used as a second insulating film without being removed by etching. With this method, the space between the floating gate electrodes 4a is further narrowed, and the capacitance value of the above-described capacitor is increased.
【００５０】本発明の実施の形態では、本発明をフラッ
シュＥＥＰＲＯＭの浮遊ゲート電極の形成に適用する場
合について説明している。本発明のパターン形成方法の
適用は、フラッシュＥＥＰＲＯＭに限定されるものでな
い。本発明のパターン形成方法は、この他、半導体デバ
イスに用いる導電体材料あるいは絶縁体材料をパターニ
ングする場合にも同様に適用できるものである。例え
ば、半導体デバイスに使用するキャパシタの下部電極を
形成する場合にも同様に適用できる。In the embodiment of the present invention, the case where the present invention is applied to formation of a floating gate electrode of a flash EEPROM is described. The application of the pattern forming method of the present invention is not limited to a flash EEPROM. In addition, the pattern forming method of the present invention can be similarly applied to patterning of a conductor material or an insulator material used for a semiconductor device. For example, the present invention can be similarly applied to a case where a lower electrode of a capacitor used in a semiconductor device is formed.
【００５１】なお、本発明は上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。It should be noted that the present invention is not limited to the above embodiments, and it is apparent that each embodiment can be appropriately modified within the scope of the technical idea of the present invention.
【００５２】[0052]
【発明の効果】このように本発明の半導体装置の製造方
法では、フォトリソグラフィ工程で形成される感光性樹
脂膜の転写パターンをドライエッチングマスクにしてそ
の下部の無機絶縁膜を断面テーパー状にパターニングす
る。そして、断面テーパー状の無機絶縁膜をエッチング
マスクにしてその下部の材料膜をパターニングする。あ
るいは、上記材料膜の膜厚途中までエッチング加工した
後、熱酸化を施し残部を酸化物に変換して上記材料膜を
パターニングする。As described above, in the method of manufacturing a semiconductor device according to the present invention, the transfer pattern of the photosensitive resin film formed in the photolithography process is used as a dry etching mask, and the inorganic insulating film thereunder is patterned into a tapered cross section. I do. Then, using the inorganic insulating film having a tapered cross section as an etching mask, the material film thereunder is patterned. Alternatively, after etching the material film halfway through the film thickness, the material film is patterned by performing thermal oxidation to convert the remainder to an oxide.
【００５３】このようにして、フォトリソグラフィ技術
の解像限界以下となる寸法のパターンが下地材料膜に形
成できるようになる。In this manner, a pattern having a size smaller than the resolution limit of the photolithography technique can be formed on the underlying material film.
【００５４】フラッシュＥＥＰＲＯＭを構成するメモリ
セルの浮遊ゲート電極を本発明の方法で形成すると、隣
接する浮遊ゲート電極間の寸法をフォトリソグラフィ技
術の解像限界以下に容易にできるようになり、フラッシ
ュＥＥＰＲＯＭの超高集積化が容易になる。また、浮遊
ゲート電極のキャパシタ容量値が増大するようになり、
フラッシュＥＥＰＲＯＭの動作性能が大幅に向上する。When the floating gate electrode of the memory cell constituting the flash EEPROM is formed by the method of the present invention, the dimension between the adjacent floating gate electrodes can be easily reduced below the resolution limit of the photolithography technique. It becomes easy to achieve ultra-high integration. In addition, the capacitance value of the floating gate electrode is increased,
The operating performance of the flash EEPROM is greatly improved.
【００５５】また、フラッシュＥＥＰＲＯＭの情報電荷
の保持特性が向上すると共に、情報電荷の書き込み消去
回数が増加し、不揮発性の半導体記憶装置の性能向上に
効果的となる。The information charge retention characteristics of the flash EEPROM are improved, and the number of times of writing and erasing of the information charge is increased, which is effective in improving the performance of the nonvolatile semiconductor memory device.
【図１】本発明を説明するためのフラッシュＥＥＰＲＯ
Ｍの平面図と断面図である。FIG. 1 is a flash EEPROM for explaining the present invention.
M and M are a plan view and a sectional view.
【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。FIGS. 2A and 2B are cross-sectional views illustrating a first embodiment of the present invention in the order of manufacturing steps.
【図３】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。FIG. 3 is a cross-sectional view illustrating a second embodiment of the present invention in the order of manufacturing steps.
【図４】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。FIG. 4 is a sectional view illustrating a second embodiment of the present invention in the order of manufacturing steps.
【図５】本発明の第３の実施の形態を説明するための製
造工程順の断面図である。FIG. 5 is a sectional view illustrating a third embodiment of the present invention in the order of manufacturing steps.
【図６】本発明の第３の実施の形態を説明するための製
造工程順の断面図である。FIG. 6 is a sectional view illustrating a third embodiment of the present invention in the order of manufacturing steps.
【図７】従来の技術を説明するための製造工程順の断面
図である。FIG. 7 is a cross-sectional view in the order of manufacturing steps for explaining a conventional technique.
１，１０１ シリコン基板 ２，１０２ 素子分離絶縁膜 ３ 第１の絶縁膜 ４，４ａ 浮遊ゲート電極 ５ 第２の絶縁膜 ６ 制御ゲート電極 ７ 拡散層 ８ 層間絶縁膜 ９，１０４ 多結晶シリコン膜 １０ 転写用絶縁膜 １１，１０５ レジストマスク １２ テーパ付マスク １３，１５，１５ａ，１０７ 浮遊ゲート電極用パタ
ーン １４ 無定形シリコン膜 １６ エッチング残部 １７ 熱酸化膜 １０３ トンネル酸化膜 １０６ サイドウォールマスク ｄ１、ｄ２、ｄ３、ｄ４、Ｄ スペースDESCRIPTION OF SYMBOLS 1,101 Silicon substrate 2,102 Element isolation insulating film 3 First insulating film 4,4a Floating gate electrode 5 Second insulating film 6 Control gate electrode 7 Diffusion layer 8 Interlayer insulating film 9,104 Polycrystalline silicon film 10 Transfer Insulating film 11, 105 Resist mask 12 Tapered mask 13, 15, 15a, 107 Pattern for floating gate electrode 14 Amorphous silicon film 16 Residual etching 17 Thermal oxide film 103 Tunnel oxide film 106 Side wall mask d1, d2, d3, d4, D space
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/28 ３０１ Ｈ０１Ｌ 21/302 Ｌ 21/3065 27/10 ４３４ 27/115 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD08 DD12 DD17 DD62 DD65 DD66 DD71 DD74 DD78 DD86 DD88 EE15 EE17 FF08 GG16 HH14 5F001 AA02 AA04 AA25 AA30 AA43 AA63 AB02 AE08 AG02 AG28 5F004 AA16 DA00 DA04 DA16 DA23 DA26 DB02 DB07 EA08 EB02 5F083 EP03 EP27 EP55 EP56 ER22 JA04 JA33 PR03 PR07 PR12──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/28 301 H01L 21/302 L 21/3065 27/10 434 27/115 F term (reference) 4M104 AA01 BB01 CC05 DD08 DD12 DD17 DD62 DD65 DD66 DD71 DD74 DD78 DD86 DD88 EE15 EE17 FF08 GG16 HH14 5F001 AA02 AA04 AA25 AA30 AA43 AA63 AB02 AE08 AG02 AG28 5F004 AA16 DA00 DA04 DA16 DA23 DA26 DB02 DB07 EF08 EP03 EP03 EP03 EP03 EP02 PR12
Claims (9)
て、加工する材料膜上に無機絶縁膜と感光性樹脂膜とを
この順序で積層して形成する工程と、前記感光性樹脂膜
に所定の第１のパターンを形成し、更に前記第１のパタ
ーンの形成された前記感光性樹脂膜をエッチングマスク
にして前記無機絶縁膜をその断面が順テーパー状になる
ようにドライエッチングし、前記第１のパターンの寸法
より小さな寸法を有する第２のパターンを前記無機絶縁
膜の下部領域に形成する工程と、前記第２のパターンの
形成された前記無機絶縁膜をエッチングマスクにしたド
ライエッチングで前記材料膜をパターニングする工程
と、を含むことを特徴とする半導体装置の製造方法。In a process for forming a semiconductor element, an inorganic insulating film and a photosensitive resin film are laminated and formed in this order on a material film to be processed, and a predetermined process is performed on the photosensitive resin film. Forming a first pattern, further using the photosensitive resin film on which the first pattern is formed as an etching mask, dry-etching the inorganic insulating film so that a cross section thereof is forward-tapered; Forming a second pattern having a size smaller than the size of the pattern in the lower region of the inorganic insulating film, and dry etching using the inorganic insulating film on which the second pattern is formed as an etching mask. Patterning a film. A method for manufacturing a semiconductor device, comprising:
いて、前記材料膜の断面形状を順テーパー状に形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。2. The method according to claim 1, wherein in the step of patterning the material film, a cross-sectional shape of the material film is formed in a forward tapered shape.
て、加工する材料膜上に無機絶縁膜と感光性樹脂膜とを
この順序で積層して形成する工程と、前記感光性樹脂膜
に所定の第１のパターンを形成し、更に前記第１のパタ
ーンの形成された前記感光性樹脂膜をエッチングマスク
にして前記無機絶縁膜をその断面が順テーパー状になる
ようにドライエッチングし、前記第１のパターンの寸法
より小さな寸法を有する第２のパターンを前記無機絶縁
膜の下部領域に形成する工程と、前記第２のパターンの
形成された前記無機絶縁膜をエッチングマスクにしたド
ライエッチングで、前記材料膜の断面が順テーパー状に
なるように前記材料膜を膜厚の途中までエッチング加工
する工程と、前記第２のパターンの形成された前記無機
絶縁膜を除去した後、前記膜厚の途中までエッチング加
工した材料膜に熱酸化を施し前記エッチング加工の残部
を酸化物に変換してパターニングする工程と、を含むこ
とを特徴とする半導体装置の製造方法。3. A process for forming a semiconductor element by laminating an inorganic insulating film and a photosensitive resin film on a material film to be processed in this order, and forming a predetermined film on the photosensitive resin film. Forming a first pattern, further using the photosensitive resin film on which the first pattern is formed as an etching mask, dry-etching the inorganic insulating film so that a cross section thereof is forward-tapered; Forming a second pattern having a size smaller than the size of the pattern in a lower region of the inorganic insulating film, and dry-etching using the inorganic insulating film on which the second pattern is formed as an etching mask, A step of etching the material film to an intermediate thickness so that the cross section of the material film has a forward tapered shape, and after removing the inorganic insulating film on which the second pattern is formed, Subjecting the material film etched to the middle of the film thickness to thermal oxidation, and converting the remainder of the etching process to an oxide and patterning the oxide.
とする請求項１、請求項２または請求項３記載の半導体
装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein said material film is a conductor film.
は多結晶シリコン・ゲルマニウム合金膜であることを特
徴とする請求項４記載の半導体装置の製造方法。5. The method according to claim 4, wherein the conductor film is a polycrystalline silicon film or a polycrystalline silicon-germanium alloy film.
非晶質シリコン・ゲルマニウム合金膜であることを特徴
とする請求項１、請求項２または請求項３記載の半導体
装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 1, wherein said material film is an amorphous silicon film or an amorphous silicon-germanium alloy film.
ト型トランジスタの浮遊ゲート電極にすることを特徴と
する請求項４、請求項５または請求項６記載の半導体装
置の製造方法。7. The method of manufacturing a semiconductor device according to claim 4, wherein said patterned material film is used as a floating gate electrode of a floating gate type transistor.
することを特徴とする請求項４から請求項７のうち１つ
の請求項に記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 4, wherein said inorganic insulating film is formed of a silicon nitride film.
シュ・メモリのメモリセルとすることを特徴とする請求
項４から請求項８のうち１つの請求項に記載の半導体装
置の製造方法。9. The method for manufacturing a semiconductor device according to claim 4, wherein said floating gate type transistor is a memory cell of a flash memory.
Priority Applications (1)
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|---|---|---|---|
| JP2000145295A JP2001326287A (en) | 2000-05-17 | 2000-05-17 | Method for manufacturing semiconductor device |
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| JP2000145295A JP2001326287A (en) | 2000-05-17 | 2000-05-17 | Method for manufacturing semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442152B1 (en) * | 2002-04-18 | 2004-07-27 | 아남반도체 주식회사 | Method for manufacturing floating gate of nonvolatile memory cell |
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| JP2006253626A (en) * | 2005-03-09 | 2006-09-21 | Hynix Semiconductor Inc | Method for forming floating gate electrode in flash memory device |
| JP2007287857A (en) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | Semiconductor device |
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2000
- 2000-05-17 JP JP2000145295A patent/JP2001326287A/en not_active Withdrawn
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